JPS61502650A - プログラマブル集積回路論理アレイ装置 - Google Patents

プログラマブル集積回路論理アレイ装置

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Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 ＥＰＲＯＭ技術を用いる改良したプ ログラマブル倫理プレイ装置 本発明は全体としてプログラマブル論理アレイ装置に関するものでるり、更に詳 しくいえば、ＣＭＯＳフローティングゲート技術を用いて作られた改良した、消 去可能な電気的にプログラマブルな論理アレイ装置に関するものである。
本発明の主題は、１９８４年５月３日付に出願された［ｌｍＰＲＯＭ技術を用い るプログラマブル論理アレイ装置（Ｐｒｏｇｒａｍｍａｂｌｅ　Ｌｏｇｉｃ　Ａ ｒｒａｙ　Ｄｅｖｉｃｅ　Ｕｓｌｎｇ　ｇＰＲＯＭＴｅｃｈｎｏｌｏｇｙ）　Ｊ と題するわれわれの未決の米国特許出願第６０７，０１８号に関連するものでろ る。プログラマブル論理アレイ（ＰＩ、Ａ）を構成するためにＥＰＲＯＭ　）ラ ンジスタを使用する方法の基礎的な説明を与えるために、その出願の開示を参考 までにここにとくに官本発明の製造に用いられる集積回路技術はＣＭＯＳフロー ティングゲート（０ＭＯ８ｇｐｇｏＭ）　でろる。フローティングゲート技術に より、正常な動作電圧（Ｏ〜５ボルト）が加えられた時に「プログラムされた」 トランジスタが開回路に類似して機能するように、るるトランジスタを「プログ ラミング」できる。プログラムされない状態においては、それらの同じトランジ スタのゲート端子に５ボルトが加えられるとそれらのトランジスタが導通し、Ｏ ボルトがゲート端子に加えられると開回路を呈する。
過去におけるこの技術の通常の用途は、電気的にプログラマブルな読取専用メモ ＩＪ　（ＥＰＲＯＭ）を製造することでめった。ＥＰＲＯＭ技術におけるプログ ラマブル素子は二層ポリシリコンＭＯ８）ランジスタでろる。
プログラマブル素子のアレイへのアクセス回路を変更することによシ、プログラ マブル論理アレイ（ＰＬＡ）を実現できる。従来の米国特許には、カー７（Ｋａ ｈｎｇ）、第３，５００．１４２号、フローマン−ペンツコツスキ−（Ｆｒｏｈ ｍａｎ−Ｂｅｎｔｃｈｋｏｖｒｓｋｙ）、第３，６００，８１９号；フローマン ーペンッコフス＋’！’　−（Ｆｒｏｈｍａｎ−Ｂｅｎｔｅｈｋｏｗｓｋｙ）、 第３．７２８，６９５号；フローマン−ペンツコツスキー（Ｆｒｏｈｍａｎ−Ｂ ｅｎｔｃｈｋｏｗｓｋｙ）、第３　、７４４　、０３６号；フローマン−ベンツ コツスキ−（Ｆｒｏｈｍａｎ−Ｂｅｎｔｃｈｋｏｗｓｋｙ）、第３．７５５，７ ２１号；７０−マンーベンッコ７スキ−（Ｆｒｏｈｍａｎ−Ｂｅｎｔｃｈｋｏｗ ｓｋｙ）、第３　、８２５　、９４６号；シムコ（Ｓｉｍｋｏ）他の第３，９８ ４．８２２号；およびローストロー（Ｌｏｈｍｔｒｏｈ）他、第４．０１９．１ ９７号がろる。
プログラマブル論理アレイ、およびプログラマブル・アレイ論理（ＰＡＬ）のよ うな類似の回路素子はかなり以前から存在していた。たとえば、クロウフォード （Ｃｒａｗｆｏｒｄ）他に付与された米国特許第３．５４１，５４３号、スペン サ・ジニニア（Ｓｐ＠ｎ５ｅｒ、Ｊｒ、）へ付与された米国特許第３　、５６６ 　、１５３号、グローブスティング（Ｐｒｏｅｂ＠ｔｉｎｇ）　ヘ付与でれた米 国特許第３　、７０２　、９８５号、グリーヤ（Ｇｒｅｅｒ）　ヘ付与でれた米 国％許第３．８１６，７２５号、第３．８１８．４５２号、第３　、８４９　、 ６３８号を参照されたい。最初に実現てれたものは、マスクでプログラムするも のでめった。−例が１９６８〜１９７０年中にテキサス崇インスッルメンツ（Ｔ ｅｘｔｓ　Ｉｎａｔｒｕｍｅｎｔｓ）により製造されたＰチャネルＭＯ８装置で ある。
最近採用の技術は、シグネチックス（Ｓｉｇｎｅｔｌｃｓ）、モノリシック・メ モリーズ社（Ｍｏｎｏｌｉｔｈｉｃ　Ｍｅｍｏｒｉｅｓ。
Ｉｎｃ、）　、アドバンスト・マイクロ・デバイセズ（Ａｄｖａｎｃｅｄ　Ｍｌ ｃｒｏ　Ｄ＠ｖ１ｃｅｓ）、ハリス−セミコンダクタ（Ｈａｒｒｌｓ　Ｓｏｍｌ ｃｏｎｄｕｃｔｏｒ）等のような製造者により行われたヒユーズ・プログラマブ ル・バイポーラ技術でろる。
ＰＬＡとＰＡＬが複雑となるのは下記の理由によるのでるる。
（ａ）　入力端子の数； 伽）　ＡＮＤアレ・ｆ中の漬項の数； （ｅ）　Ｏ’Ｒアレイ中の和項の数； （ｄ）　蓄積素子（７リツプフロツプ）の数；（＊）　ＯＲアレイ（または７リ ツプフロツプ）の出力端子からＡＮＤアレイへの帰還線の数；（ｆ）　出力端子 の数。
本発明の概要 本発明は、論理的な複雑さがＮＡＮＯゲート（２人力）約１２００　個である電 気的にプログラム可能な集積回路に関するものでろる。好適な実施例はＡＬＴＥ ＲＡＥＰ１２００と名づけられ、入力、出力、および帰還の多くの組合せを構成 できるように、十分な数の付加回路を有するプログラマブル論理アレイ（ＰＬＡ ）として一般に分類できる。
ＥＰ１２００は下記のような特性を有する。
（＆）（オフチップからＪ　ＡＮＤアレイへの３６個の入力端子； （ｂ）　２３６個の積項（Ｐ項）； （ｅ）２８個の和項（それぞれ４〜１６個のＰ項を有する固定ＯＲ構造）； （ｄ）２８個のＯ型フリップフロップ；（ｅ）５６本の帰還線；および （ｆ）２４個の出力端子。
上記に加えて、Ｉｉ：Ｐ１２００にはいくつかの別の特徴もめる。それらは下記 の通シである。
（ａ）　ＡＮＤアレイへの入力の１つ（ピン＃３８）は、Ｄフリップフロップへ のクロックとしても機能する；〜）　Ｐ項は下記のようにして群ごとにまとめら れる： （１）　それぞれ４個を有する４個の固定ＯＲ／ＮＯＲゲート（１６個のＰ項） ； （２）　それぞれ６個を有する４個の固定ＯＲ／ＮＯＲゲ−）（２４個のＰ項） ； （３）　それぞれ８個を有する８個の固定ＯＩＬ／ＮＯＲゲ−１（６４個のＰ項 ）０ （４）　それぞれ１０個を有する４個の固定ＯＲ／ＮＯＲゲート（４０個のＰ項 ）； （５）　出力ドライバの１つの群の出力イネイブル（ＯＥ）へそれぞれ１つ（４ 個を含む６つの群）（６個のＰ項）； （６）Ｏ−フリップフロップへ非同期リセット信号のための６個のＰ項； （ｃ）　ＯＲ／ＮＯＲゲートからの各和項は「能動高」または「能動低」とする ことができる； （ｄ）　Ｉ１０ピンは、Ｄフリップフロップからの組合せデータ（能動高または 能動低）または登録されているデータ（能動高または能動低）を出力できる；（ ＋１）　帰還は、Ｉ１０ビン、レジスタの出力端子、ＯＲゲートの出力端子（後 述するＡ−４セルとＢ、−４セルから）の３つのデータ源の１つから帰還を行う ことができる； （ｆ）　出力データと帰還データの選択はアーキテクチャ特徴選択部中のＥＰＲ ＯＭ、　）ランジスタをプログラミングすることにより行われる； ［有］）　ＥＰＲＯＭ　）ランジスタは全てのプログラム可能な素子のために使 用される。したがって、この装置は電気的にプログラム可能で、紫外線で消去で きる。
ＥＰ１２００は、７４ＬＳｘｘシリーズおよび最近は７４ＨＣｘｘおよび７４Ｈ ＣＴｘ、　（ＣＭＯ８）シリーズのような標準のファミリー論理部品のための交 換部品として使用しようとするものである。論理交換部品としては、１個のＥＰ １２００は２０〜５０　個の標準的なファミリー論理部品に交換されるのが代表 的なものである。
そのように交換できる理由は： （＆）　論理密度が高いこと（狭いボード面積内に多くの論理素子）； Φ）　装置のパワーが少いことにろる。
本発明の究極の目的は、より低い全システムコストで一層強力なシステムを得る ことで８る。
ｇＰ１２００の典凰的な用途はデコーダ、比較器、およびｉルチプレクサのよう なランダムな論理交換のため、および状態マシンのためでおる。論理交換の用途 はＥｌ：Ｐ１２００の組合せ特徴を使用し、状態マシンは登録された帰還特徴を 使用する。
本発明のそれらの特徴およびその他の特徴は、図面に示されている好適な実施例 についての下記の説明を読むことにより、当業者には明らかとなるで６ろう。
図面の説明 第１図（第１ＩＬ図および第１ｂ図）は本発明による改良したプログラマブル論 理アレイ装置を概略的に表す線図。
第２図は第１図に示す装置に組込まれる第１の種類のマクロセルを概略的に示す 線図、 第３図は第１図に示す装置に組込まれる第２の種類の１クロセルを概略的に示す 線図、 第４図は第１図に示す装置に組込まれる第３の種類のマクロセルを概略的に示す 線図、 第５図は第１図に示す部品のマクロセルおよびパスの機能的な特徴および相互関 係を示すブロック図、第６図は第１図に示す実施例で利用てれる種類の入口回路 およびラッチを概略的に示す線図でろる。
好適な実施例の説明 ここで図面を参照する。いくつかの図において、同じ番号は同じ素子または類似 する素子を示すものでるる。第１図は本発明のモノリシック集積回路を示すブロ ック図でおる。全体として５０で示されている図示の装置は４０ビン装置であっ て、それらのピンには１〜４０の番号がつけられている。この装置はアルテラ（ ＡＬＴＥＲＡ）　ＥＰ１２００と名づけられ、本願の譲受人により製造されてい る。主な回路素子は、ピン３３〜３Ｂと２〜Ｔにそれぞれ接続てれる入力ラッチ ５２．５４と、プログラム可能なＡＮＤアレイ群Ａ、Ｂと、行ドライバ５６．５ ８と、ＯＲゲート６０−７４と、Ｏフリップフロップ７６〜９０と、マルチプレ クサ（ＭＵＸ）　９２〜１０６と、まとめて群で示されている出力ドライバ１０ ８〜１１８と、ピン２１〜３２と８〜１９にそれぞれ接続嘔れる入力ラッチ１２ ０　、１２２とでらる。この最初の説明自体は、ブロックおよび素子についての 詳しい説明ではなくて、種々のブロックの間の相互接続に王として関するもので ある。種々の回路部品の詳細が上記のわれわれの未決の出ＨＶＣ開示されていな い範囲まで、第２図〜第６図には含まれている。
図をみると気がつくように、この回路は破線１２４に関して対称的でるる。ＡＮ Ｄアレイの入力が入力ピン３３〜３８　（１１〜Ｉ６）と２．〜７（１７〜工１ ２）を通じ、入力ラッチ５２．５４と行ドライバ５６．５８をそれぞれ介してＭ ＵＸ回路９２〜１０６から全面的な帰還および局部的な帰還として加えられる。
ＡＮＤアレイは物理的に２つの群（Ａ、Ｂで示されている）に分けられる。各群 は全部で６４個の入力端子と１１８個の積項を有する。ＡＮＤアレイは、Ａ側で は４つの副群Ａ−１、Ａ−２、Ａ−３、Ａ−４と、Ｂ側では４つの副群Ｂ−１， Ｂ−２，Ｂ−３，Ｂ−４に更に分けられる。Ａ側とＢ＠は互いに鏡像関係にるる から、下記の説明のほとんどはＡ側だけについてのものでめり、Ｂ側についての 説明はそれに含まれているものとする。また、副群Ａ−２、Ａ−３は同一である からＡ−２について詳しく説明する。
各副群Ａ−１、Ａ−２、Ａ−３は、積項の数取外は全ての面で同一でめる４個の マクロセルより成る。群Ａ−４は４つの面で異なる。第１に、群Ａ−４中のマク ロセルに関連するＩ１０セルがない。第２に１群Ａ−４は２個のマクロセルを含 んでいるだけである。第３に、ＭＵＸ９　Ｂは登録された帰還すなわち組合せ帰 還を与えるように構成できる。群Ａ−４のマクロセルのことを１゛埋込まれた」 マクロセル（すなわち、Ｉ１０ビンへの直接接続が行われない）と呼ぶ。
群Ａ−１とＡ−２は群Ａ−３と２つの面で異なる。第１は、＃Ａ−１とＡ−２が 「局部的帰還」のみを行う、すなわち、帰還がバス線１３０，１３２を介してチ ップのＡ半分のみをドライブすることでるる。これとは対照的に、群Ａ−３は「 全面的帰還」を与える、すなわち、帰還がパス線１３４を介してチップＡとＢの 半分の両方へ与えられることでらる。群Ａ−４もパス線１３６を介して全面的帰 還を与えることに注意されたい。第２に、群Ａ−３は個々のマクロセルの間で積 項を共用させることでろる。これが第４図に概略的に示されている。
！色４！す星ε右髭ムニ遣１！じＪｕ１次ニ、Ａ−４（Ｂ−４）　マクロセルと 埋込まれ九レジスタの簡略化した回路図と論理図が示されている第２図を参照し て、全面的帰還について説明する。この回路は、われわれの前記未決の出願に記 述されているように、ＥＰＲＯＭ　）ランジスタで作られたプログラム可能なｌ ”ＡＮＤｊアレイ１４０より成る。ＡＮＤアレイ１４０の単一の積項の回路の詳 細が参照のために６７で示されている。好適な実施例においては、Ａ−４マクロ セルのためのＡＮＤアレイは８個の積項を有する。
各積項は６４個の入力を有して、ＯＲゲート及びセンス増幅器６６へ信号を供給 する。ＡＮＤアレイ１４Ｇへは入力ラッチ５２．５４（第１図）と、帰還マルチ プレクサ（ＭＵＸＪ９８　（第２図）と、他の帰還マルチプレクサ（ＭＵＸ）９ ２．９４，９６．１００および１０２（第１図）から入力が与えられる。入力ラ ッチ５２．５４へは入力ピン！１〜１１２からデータが与えられ、帰還マルチプ レクサ９８へＤ７リツプ７０ツブ８２またはＯＲゲート６６の出力端子からデー タが与えられる。信号は真および相補信号対としてＡＮＤプレイ１４０へ与えら れる。これは第１図および第２図に５６で示嘔れている記号によシ示されている 。
図示のように、ＯＲゲート６６の出力が０７リツプフロツプ８２のＤ入力端子と 帰還マルチプレクサ（ＦＭＵＸ）９８　の１つの入力端子へ与えられる。ＦＭＵ Ｘ９８の出力は、９９で示されているように、ＡＮＤアレイへ帰還される。ＦＭ ＵＸはフリップフロップ８２の出力端子からのデータまたはＯＲゲートからのデ ータ（帰還すべき）を選択する。その選択は、われわれの前記未決の米国％許出 願に説明されているようＫ。
１１：ＰＲＯＭ　）ランジスタの状態によシ制御でれる。消去された状態におい ては、フリップフロップの出力がデータソースとして選択される。プログラムさ れた状態においては、ＯＲゲートの出力が選択される。
これによシ、状態マシンの用途において有用でるる登録された帰還、または「組 合せ」帰還を行うことができる。その場合には複雑な論理が実現される。
Ａ−４マクロセル（同様ＩＣＢ−４）からの帰還は「全面的」でるる、すなわち 、帰還がバス１３６（第１図）を介してＡ、Ｈの全てのマクロセルに対して行わ れる。
Ｄクリップ７０ツブ８２は他の全ての０フリツプフロツプに共通のクロック信号 ＦＦＣＫを有する。リセット信号は記号ＲＥＳＮで示され、他のマクロセルＡ− ３とＡ−４にも共通でるるう 第３図には、Ａ−１またはＡ−２（Ｂ−１またはＢ−２）マクロセルの簡略化し た回路図と論理図が示されている。そのような各マクロセルは、ＯＲゲート・セ ンス増幅器５９ヘデータを与えるプログラム可能なＡＮＤアレイ１４２より成る 。（前記Ａ−４に類似する）。
ＯＲゲート５９は、反転制御回路６１を通った後で、ＤフリップフロップＴ６と 、出力マルチプレクサ（ＯＭＵＸ）９１と、ＦＭＵＸ９３とへ与えられる。反転 制御回路６１はＥＦＲＯＭビット（図示せず）により制御される二位置スイッチ ６３でるる。そのビットは５９からのＯＲ出力をインバータ６５を通って送らせ たり、そのインバータを迂回させ九りする。このようにしてＯＲ出力は選択的に 反転できる。
ＯＭＵＸ９１　は０７リツプフロツプ７６からのデータまたは反転制御回路の出 力を受け、そのデータを出力ドライバ９５を通ってＩ１０パッド９Ｔへ送る。出 力ドライバ９５は出力イネイブルを有する。この出力イネイブルはＡＮＤアレイ １４２からのＰ項（ＯＥ）によシ制御てれる。このＯＲ出力は、ＡＮＤアレイ１ ４２に関連する４（１ｍの出力ドライバ（他の３個は示されていない）を制御す る。Ａ−２マクロセル出力ドライバを制御する別のＱＥ傷信号ろる。ｌ’ＭｔＪ Ｘ９２は０フリツプフロツプＴ６の出力または工１０／（ラド９１の出力端子か らのデータを入力回路およびランチ１２０を介して受ける。ＦＭＵＸ９２　の出 力は行ドライノく５７を介してＡＮＤアレイへ帰還される。Ａ−１とＡ−２（、 Ｂ−１とＢ−２）からの帰還はバス１３０と１３２（第１図）を介する局部的帰 還のみでるる。このことは、Ａ−１とＡ−２（Ｂ−１とＢ−２）マクロセルから の帰還は、１つの側、すなわち、Ａ（Ｂ）側におけるＡＮＤアレイのみに行われ ることを意味する。この構成は部品の有用性を多少損じるが、チップの中央（第 １図参照）におけるＡとＢの側のストップからの行線により同じ水子線を使用で きるから、シリコンチップの面積が大幅に節約される。正味の節約は１６本の行 書により占められる面積である。そのために、アレイの面積が２０％節約てれる ことによりプレイの行線が８０本から６４本に減少する。
第３図において、ＯＲゲートにデータを与える積項の数を示すために変数ｒＮＪ が用いられる。群Ａ−１内の項の数は変化する。Ａ−１、Ａ−２，８−１、Ｂ− ２中の４個の各マクロセルはＰ項を１０個、４個、６個および８個有する。これ が第１図ＫＯＲ当りの積項として示されている。可変積項（Ｐ項）はチップ面積 を再び節約する。というのは、いくつかの論理機能が少数の積項を必要とするの に対して、他の論理機能が多くの積項を必要とするからである。そうすると、論 理機能はほとんどの適切なマクロセルに「適合」できる。あるいは、全てのマク ロセルに予測される最も多くのＰ項を与えることができる。そうすると、代表的 な用途ではかなりのＰ項が無駄になる。たとえば、ｂらゆるマクロセルに最大で １６個のＰ項が用いられたとすると１合計のＰ項の数は４６０個でろるが、この 実施例の構成においてはＰ項の総数は２３６個である。プレイの面積はほとんど １００％増す。
Ｉ１０マクロセル、Ｐ項共用、全面的帰還。
第４図に示すように、Ａ−３マクロセルはとんどの面で、前記Ａ−１とＡ−２の マクロセルに類似する。それらのマクロセルはプログラム可能なＡＮＤアレイと 。
ＯＲゲートおよびセンス増幅器５９と、反転制御回路６１と、Ｄフリップ７０ツ ブ７６と、ＯＭＵＸ９１と、出力ドライバ９５と、Ｉ１０パッド９７と、入力回 路およびラッチ９９　、１０１と、ＦＭＵＸ９２とで構成される。反転制御回路 およびＯＭＵＸのためのデータソースおよびデータ宛先は、Ａ−１のそれに類似 する。
特徴は共用てれるＰ項を使用することでろる。第４図に隣接する２１１！ｌのＡ −３マクロセルが示されている。
３　［）ＡＮＤアレイ１４６，１４８，１５０が示さｎている。第１のアレイ（ １４６）は、ＯＲゲートＯＲＩにデータを与える「Ｎ１」個の積項を有するもの として示てれ、第２のアーレイ（１５Ｇ）はＯＲゲートＯＲ２にデータを与える 積項を「Ｎ２」個有するものとして足場れている。
第３のＡＮＤアレイ１４８は、ＯＲ１とＯＲ２０両方にデータを与える「Ｎ３」 個の積項を有するものとして示されている。それらはＯＲ１およびＯＲ２により 共用、される。
項の数Ｎ−１，Ｎ−２，Ｎ−３はセルごとに変えることができる。ＯＲゲート当 りの専用および共用の積項の数が第１図に、ＯＲ当りの積項と共用される項とし て示でれている。ＥＰ１２００の設計においては、群Ａ−３の４個のマクロセル は、１２個と４個の専用積項を有する２個のマクロセルの間に４個の共用積項を 有し、かつ、８個と８個の専用積項を有する２個のマクロセルの間に４個の共用 積項を有する。したがって、４個より少く、１６個までの積項を必要とする論理 機能は最少の無駄で受け容れることができる。
全面帰還。バス１３４を介しての人−３（Ｂ−３）　マクロセルからの帰還は全 面的である。すなわち、Ａ側とＢ側の両方において全てのＡＮＤアレイが帰還信 号を利用できる。
第５図は全体の回路を簡略化したブロック図で示すブロック図でめる。装置５０ の各側に現われる３つの種類のマクロセルが、それぞれの種々の相互接続データ 路とともに１５２，１５４．１５６で示°されている。
４本の信号バス１６０〜１６６が足場れている。それら信号パスは次の通りでろ る。
（＆）　全面的入力信号バス１６０・・・このバスは入力パッド１６１から信号 をと９、それらの信号を装置の両側の全てのアンドアレイへ与える。
（ｂ）全面的帰還バス１６２・・・このバスはマクロセルＡ−３，Ａ−４，Ｂ− ３，Ｂ−４の全てからの帰還信号を含む。
このバスはＡ側とＢ側の全てのＡＮＤアレイへ信号を与える。
（ｃ）　Ａ側周部帰還パス１６４・・・このノ（スはマクロセルＡ−１，Ａ−２ からの帰還信号を含む。そのバスはＡ側のＡＮＤアレイのみに信号を与える。
（ｄ）　Ｂ側周部帰還パス１６６・・・このバスはマクロセルＢ−１，Ｂ−２か らの帰還信号を含む。このバスはＢ側のアンドアレイのみに信号を与える。
この回路図の目的は、装置の各構成部品の機能的な相互関係と、それらの部品が ４本の主なバスを介して互いに通信する方法を簡略化して示すものでおる。たと えば、ビン３３における信号！１は入力回路およびラッチ５２と、行ドライバ５ ６と、バス１６０を通ってＡＮＤアレイ１４２へ流れ、そのＡＮＤアレイ１４２ においては、それの先に行われていたプログラミングのために、特定の出力が発 生嘔れる。その出力はセンス増幅器およびＯＲ／ＮＯＲゲート６０によシ検出さ れる。ゲート８０の出力はＤフリップフロップ７６とＯＭＵＸ９２へ送られる。
そうすると、　ＯＭＵＸ９２は、センス増幅器６０の出力または０フリツプフロ ツプ７６とドライバ１０Ｂとを交信させる。ドライバ１０Ｂは信号をＩ１０ビン ３１へ与える。同様に、ＦＭＵＸ９３は、０フリツプフロツプ７Ｂの出力、また はＩｌｏの入力回路およびラッチ１２０に格納されている信号を行ドライバ５Ｔ に結合するように構成できる。そうすると、行ドライバ５７はその信号を人ＮＯ アレイ１４２．ｉたはＡ側の他の任意のアレイヘノ（ス１６４を介して戻すこと ができる。その信号がＡＮＤアレイ１４６に入ったとすると、その信号は■７・ ′ｏ９９へ送られ、または図示の代りの経路を経てバス１６２に結合できる。
ろるいは、信号がＡＮＤアレイ１４８へ入力されたとすると、Ｉ２１０ボート９ ９と１０１の一方または両方を１１！ｌす、または全面的帰還バス１６２を通っ て、装置のいずれかの側のＡＮＤアレイへ入力される。また、その信号がＡＮＤ アレイ１４０へ入力されると、その信号は、センス増幅器およびＯＲゲートから 直接循環させる（組合せ１８！還）か、Ｄフリップ７０ツブによりクロックされ た後でパス１６２へ送る（登録された帰還）ことができる。
したがって、本発明では、ユーザーが選択できるプログラミングの選択範囲が大 幅に広いことが明らかでろろう。
第６図は入力回路および入力ラッチ５２の回路図および論理図でろる。入力回路 はレベル変換器でもるる０チツプに来た信号は人力パッドを介して入力レベル変 換インバータ１６３へ与えられる。このインバータはＴＴＬレベルの入力信号を ０ＭＯ８レベルの信号に変える。レベル変換インバータ１６３からの信号は、Ｐ チャネルトランジスタおよびＮチャネルトランジスタで構成された伝送ゲート１ ６５を通じて送らりそれぞれ制御される。ＩＬＥが論理Ｏの時は、信号は、ラッ チおよびドライバをそれぞれ構成している３個のインバータ１６７．１６９．１ ７０を介して行ドライバへ与えられる。ＩＩＪが論理１になると、それらのトラ ンジスタはターンオフでれて、入力レベル変換器をラッチおよびドライバ１６７ 〜１７０から分離する。
ラッチおよびドライバは、ＩＬｇがＯから１に変った時の入力の状態を「記憶」 しており、したがって入力データは保持されているといわれる。
ＥＰ１２００の全ての入力部はラッチを有する。これにより、ＥＰ１２００はＩ ＬＩを適切な時刻にスイッチングすることにより、それの入力端子における信号 を捕えることができる。このことは、それの入力端子におけるデータを、ある期 間中にのみ安定でるることを保証できる時に、とくに有用でるる。この入力ラッ チがないと、この目的のために外部回路を設けねばならない。
以上、本発明を好適な実施例について説明したが、当業者にとっては他の変更お よび修正は明らかでろろう。したがって、下記の請求の範囲は、それら全ての質 更および修正が本発明の要旨に含まれるものと解すべきでめることを奪回するも のでろる。
ｉｇ−１ａ 国際調査報告

Claims (18)

    【特許請求の範囲】
  1. １．入力信号を受ける複数の入力端子を形成する手段と、 入力信号を受けるため、または出力信号を送るため、あるいは入力信号と出力信 号の送受のための複数のＩ／Ｏ入力端子を形成する手段と、アドレス可能な行と 列に配置された複数のメモリセルを有し、論理データを含むために個々にプログ ラムできるプログラム可能なＡＮＤアレイと、入力信号に応答し、１つまたはそ れ以上の前記セルを質問して対応するデータ信号を発生するように動作するセン ス手段と、信号格納手段と、前記データ信号を前記Ｉ／Ｏ端子の１つと、前記格 納装置または帰還端子へ選択的に結合するマルチブレツクス手段とをそれぞれ含 む第１の複数のマクロセルを形成する手段と、 前記各マクロセルのＡＮＤアレイ中の第１のセル群へ入力信号を結合する全面的 入力信号パスと、いくつかの前記マクロセルの帰還端子へ与えられた信号をいく つかの前記マクロセルの第２のセル群へ結合する局部的帰還バスと、いくつかの 前記帰還端子に与えられたデータ信号を前記マクロセルの全ての前記ＡＮＤアレ イの第３のセル群に結合する全面的帰還バスとを含む複数のデータバスを形成す る手段とを備えるブログラマブル集積回路論理アレイ装置。
  2. ２．請求の範囲第１項記載のブログラマブル集積回路輪理アレイ装置であつて、 アドレス可能な行と列に配置された複数のメモリセルを有し、論理データを含む ために個々にプログラムできるＡＮＤアレイと、入力信号に応答し、１つまたは それ以上の前記セルを質問して対応するデータ信号を発生するように動作するセ ンス手段と、格納手段と、前部データ信号を前記格納手段または帰還端子へ結合 するマルチブレツクス手段とをそれぞれ含む第２の複数のマクロセルを形成する 手段を更に備えるブログラマブル集積回路論理アレイ装置。
  3. ３．請求の範囲第２項記載のブログラマブル集積回路論理アレイ装置であつて、 複数のプログラム可能なＡＮＤアレイを更に備え、それらのＡＮＤアレイを共用 する名マクロセルのセンス手段が共用されているＡＮＤアレイのセルも質問する ように、前記ＡＮＤアレイの種々の１つは前記第１のマクロセルのいくつかのマ クロセル対により共用されるブログラマブル集積回路論理アレイ装置。
  4. ４．請求の範囲第３項記載のブログラマブル集積回路論理アレイ装置であつて、 複数の入力保持回路を更に備え、各入力保持回路は、前記入力端子の１つを前記 入力信号バスへ結合することにより、前記入力端子へ与えられた入力信号は、あ る期間中は、安定に保たれるブログラマブル集積回路論理アレイ装置。
  5. ５．請求の範囲第４項記載のブログラマブル集積回路論理アレイ装置であつて、 前記入力保持回路はレベル交換インバータ段と、切換え可能なパスダートおよび ラツチと、ドライバ素子とを含むブログラマブル集積回路輪理アレイ装置。
  6. ６．請求の範囲第５項記載のブログラマブル集積回路論理アレイ装置であつて、 前記メモリセルはＥＰＲＯＭ技術を用いて形成されるブログラマブル集積回路論 理アレイ装置。
  7. ７．請求の範囲第６項記載のブログラマブル集積回路論理アレイ装置であつて、 前記センス手段はＯＲゲートを含み、前記各ＡＮＤアレイはＯＲゲートごとに選 択可能な数の積項を有するブログラマブル集積回路論理アレイ装置。
  8. ８．請求の範囲第１項記載のブログラマブル集積回路論理アレイ装置であつて、 複数のプログラム可能なＡＮＤアレイを更に備え、ＡＮＤアレイを共用する各マ クロセルのセンス手段が共用されているＡＮＤアレイのセルを質問するように、 前記ＡＮＤアレイの種々の１つはいくつかの前記第１のマクロセル対により共用 されるブログラマブル集積回路論理アレイ装置。
  9. ９．請求の範囲第１項記載のブロクラマブル集積回路論理アレイ装置であつて、 複数の入力保持回路を更に備え、各入力保持回路は前記入力端子の１つを前記入 力信号パスへ結合することにより、前記入力端子へ与えられた入力信号は、ある 期間中は、安定に保たれるブログラマブル集積回路論理アレイ装置。
  10. １０．請求の範囲第９項記載のブログラマブル集積回路論理アレイ装置であつて 、前記入力保持回路はレベル変換インバータ段と、切換え可能なパスダートおよ びラツチと、ドライバ素子とを含むブログラマブル集積回路論理アレイ装置。
  11. １１．請求の範囲第１項記載のブログラマブル集積回路論理アレイ装置であつて 、前記メモリセルはＥＰＲＯＭ技術を用いて形成されるブログラマブル集積回路 論理アレイ装置。
  12. １２．請求の範囲第２項記載のブログラマブル集積回路論理アレイ装置であつて 、前記メモリセルはＥＰＲＯＭ技術を用いて形成されるブログラマブル集積回路 論理アレイ装置。
  13. １３．請求の範囲第１項記載のブログラマブル集積回路論理アレイ装置であつて 、前記センス手段はＯＲゲートを含み、前記各ＡＮＤアレイはＯＲダートごとに 選択可能な数の積項を有するブログラマブル集積回路論理アレイ装置。
  14. １４．請求の範囲第２項記載のブログラマブル集積回路論理アレイ装置であつて 、前記センス手段はＯＲゲートを含み、前記各ＡＮＤアレイはＯＲゲートごとに 選択可能な数の積項を有するブログラマブル集積回路論理アレイ装置。
  15. １５．請求の範囲第１項記載のブログラマブル集積回路論理アレイ装置であつて 、前記マルチブレツクス手段は、前記センス手段の出力または前記信号格納手段 の出力を前記Ｉ／Ｏ端子の１つに接続する第１のスイツチング手段装置を含むブ ログラマブル集積回路論理アレイ装置。
  16. １６．請求の範囲第１５項記載のブログラマブル集積回路論理アレイ装置であつ て、前記マルチブレツクス手段は、前記センス手段の出力または前記Ｉ／Ｏ端子 の１つを前記帰還端子へ結合するように動作する参宮２のスイツチング手段を更 に含むブログラマブル集積回路論理アレイ装置。
  17. １７．請求の範囲第７項記載のブログラマブル集積回路論理アレイ装置であつて 、前記マルチブレツクス手段は前記センス手段の出力または前記信号格納手段の 出力を前記Ｉ／Ｏ端子の１つに接続する第１のスイツチング手段装置を含むブロ グラマブル集積回路論理アレイ装置。
  18. １８．請求の範囲第１７項記載のブログラマブル集積回路論理アレイ装置であつ て、前記マルチブレツクス手段は、前記センス手段の出力または前記Ｉ／Ｏ端子 の１つを前記婦選端子へ結合するように動作する第２のスイツチング手段を更に 含むブログラマブル集積回路論理アレイ装置。
JP60502783A 1984-06-14 1985-06-12 プログラマブル集積回路論理アレイ装置 Granted JPS61502650A (ja)

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