CN106298772A

CN106298772A - 可编程逻辑器件

Info

Publication number: CN106298772A
Application number: CN201610804204.XA
Authority: CN
Inventors: 黑川义元
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2012-05-02
Filing date: 2013-04-15
Publication date: 2017-01-04
Also published as: JP6161387B2; US8970251B2; WO2013164958A1; US20130293263A1; TW201403760A; DE112013002281T5; SG10201608665WA; KR20150017713A; JP2013251894A; CN104247268B; US9379706B2; US20150171865A1; CN104247268A; TWI590386B; KR101978932B1; SG11201505224PA

Abstract

一种能够以高速经受动态配置的可编程逻辑器件（PLD）。该PLD包括多个可编程逻辑元件（PLE）及选择PLE间的电连接的开关。开关具有多个组，每个组包括第一及第二晶体管。每个组中的第二晶体管彼此电并联连接。在每个组中，第二晶体管的源极与漏极之间的电传导取决于保持在第二晶体管的栅极与第一晶体管的漏极之间的配置数据，通过选择一个组可以选择可编程逻辑元件之间的电连接及不连接。

Description

可编程逻辑器件

技术领域

本发明涉及一种半导体装置并尤其涉及一种可编程逻辑器件及包括该可编程逻辑器件的半导体装置。本发明还涉及一种包括该半导体装置的电子设备。

背景技术

与在制造时所有电路都被固定的一般的集成电路不同，可编程逻辑器件（PLD）是一种在出货之后的实际使用时利用者可以设定所希望的电路结构而使其工作的器件。上述利用者可编程的器件的例子是小规模的可编程阵列逻辑（PAL：Programmable ArrayLogic）及通用阵列逻辑（GAL：Generic Array Logic）及大规模的复杂可编程逻辑器件（CPLD：Complex Programmable Logic Device）及现场可编程门阵列（FPGA：FieldProgrammable Gate Array）；在本说明书中，将上述器件总称为可编程逻辑器件（以下称为PLD）。

与现有的专用集成电路（ASIC：Application Specific Integrated Circuit）相比，PLD具有优点如较短的开发时间及在设计规格变更上的灵活性等。因此，PLD对半导体装置的应用近年不断地发展。

PLD由例如多个可编程逻辑元件（也称为逻辑块）及可编程逻辑元件间的布线构成。可以通过改变可编程逻辑元件的功能来改变PLD的功能。另外，也可以通过改变可编程逻辑元件间的电连接关系改变PLD的功能。

例如，可编程逻辑元件由查找表（LUT）及多路复用器等构成。可以通过设定储存该查找表的数据的存储元件中的特定的值，来特定可编程逻辑元件的功能。另外，可以通过设定储存输入到该多路复用器的信号的选择信息的存储元件中的特定的值，来特定可编程逻辑元件的功能。

例如，可编程逻辑元件间的布线由例如能够控制多个布线与多个布线之间的连接的连接开关构成。可编程逻辑元件间的布线的电连接关系可以通过设定储存连接开关的导通/截止状态的数据的存储元件中的特定的值来特定。

例如，将上述包括查找表的数据、输入到多路复用器的信号的选择信息、以及连接开关的导通/截止状态的数据的信息称为配置数据。将储存配置数据的存储元件称为配置存储器。将设定配置存储器中的配置数据称为“配置”。尤其是，将设定新的配置存储器（更新配置数据）中的配置数据称为“重配置”。通过生成（编程）所希望的配置数据并进行配置，PLD的电路结构可被变为对应于利用者的目的的电路结构。

PLD通常在包括PLD的半导体装置的工作停止时进行配置（静态配置）。相反地，为了进一步利用PLD的特长，在半导体装置工作时进行配置（动态配置）的技术受到关注。具体而言，准备多个对应于多个电路结构（背景）的配置数据，切换上述电路的功能。可以将该PLD称为多背景PLD（multi-context PLD）。

对于专利文献1中的动态配置，对应于多个电路结构的各配置数据以不同的地址被储存在动态随机存取存储器（DRAM）中，并且配置存储器由静态随机存取存储器（SRAM：Static Random Access Memory）构成。专利文献1提出通过从DRAM的地址读取所希望的电路结构的配置数据并将该配置数据写入作为配置存储器的SRAM中，在短时间内进行配置。

[参考文献]

专利文献1：日本专利申请公开平10-285014号公报。

发明内容

但是，在专利文献1所公开的结构中，需要定期性地进行刷新工作以在DRAM中保持配置数据，其结果是耗电量增大。由于DRAM为易失性存储器，因此每次PLD启动时都需要在DRAM中储存数据。因此，需要非易失性存储器以储存配置数据。并且，由于每次当PLD启动时就需要从该非易失性存储器向DRAM传送大规模的数据的步骤；所以启动时间增加。

当作为配置存储器使用SRAM时，至少需要4个晶体管，所以整个PLD的元件数大幅增大及电路面积增大。

于是，本发明的一个方式的目的是提供一种能够进行动态配置的实现了高速配置的耗电量低且启动时间短的PLD。

另一目的是提供一种作为配置存储器其电路面积小于使用SRAM的PLD的PLD。

考虑到上述目的，本发明的一个方式提供一种高性能的PLD，该高性能的PLD与包括能够储存多个配置数据的非易失性存储器的PLD相比，可以在以每比特的较少的晶体管及切换配置数据所需要的较短的时间工作时进行重配置。

上述非易失性存储器通过以具有极低的截止态电流（off-state current）的晶体管控制存储节点的电荷来保持并储存配置数据。以该结构可以保持电荷，由此可以容易地实现非易失性存储器。

具体地，包括在上述非易失性存储器中的晶体管在其沟道形成区中包括与硅相比具有较宽的带隙及较低的本征载流子密度的半导体材料。通过使沟道形成区包括具有上述特性的半导体材料，可以实现截止态电流极低的晶体管。该半导体材料的例子是带隙大致为硅的带隙的三倍宽的氧化物半导体、碳化硅、氮化镓等。具有上述半导体材料的晶体管可以具有比包括通常的如硅、锗等半导体材料的晶体管低得多的截止态电流。

本发明的一个方式是一种可编程逻辑器件，包括配置为阵列状的多个可编程逻辑元件及选择可编程逻辑元件间的电连接的开关。开关包括多个组，每个组包括包含其中形成有沟道的氧化物半导体层的第一晶体管、当第一晶体管关闭时成为浮动状态的节点以及根据储存于节点的配置数据决定源极与漏极间的电传导的第二晶体管。组中的第二晶体管彼此并联电连接。选择一个组来设定开关的导通/截止状态并设定可编程逻辑元件间的电传导。

在本发明的一个方式中，具体而言，例如，多个组中的每一个被构造为如下。第一晶体管的栅极与第一布线电连接。第一晶体管的源极和漏极中的一方与第二布线电连接。第一晶体管的源极和漏极中的另一方与第二晶体管的栅极及电容器的一对电极中的一方电连接。第二晶体管的源极和漏极中的一方与开关的输入端子电连接。第二晶体管的源极和漏极中的另一方与开关的输出端子电连接。电容器的一对电极中的另一方与第三布线电连接。

在本发明的一个方式中，可编程逻辑元件可以包括对可编程逻辑元件的输出端子输入使能信号（enable signal）的电路。

根据本发明的一个方式，可以提供一种实现具有动态配置能力的高速配置且启动时间短的低耗电量PLD。

另外，与作为配置存储器使用SRAM的情况相比，可以提供晶体管数量少或电路面积小的PLD。

附图说明

图1A和1B是示出半导体装置的一个方式的电路图；

图2是示出半导体装置的一个方式的电路图；

图3是示出半导体装置的一个方式的电路图；

图4是示出电路工作的一个方式的时序图；

图5是示出半导体装置的一个方式的电路图；

图6是示出电路工作的一个方式的时序图；

图7是示出半导体装置的一个方式的电路图；

图8是示出半导体装置的一个方式的电路图；

图9是示出半导体装置的一个方式的电路图；

图10是示出电路工作的一个方式的时序图；

图11是示出半导体装置的一个方式的电路图；

图12A至12C是示出半导体装置的一个方式的电路图；

图13A至13C是示出半导体装置的一个方式的电路图；

图14是示出半导体装置的一个方式的截面图；

图15A至15F各示出电子设备；

图16示出单元的电路图和时序图；

图17是表示过驱动电压与延迟时间的关系的图。

具体实施方式

下面，参照附图详细地说明本说明书所公开的发明的实施方式。注意，所属技术领域的普通技术人员可以很容易地理解一个事实，就是本说明书所公开的发明的方式及详细内容可以被变换为各种各样的形式而不局限于以下说明。本说明书所公开的发明不应该被解释为仅限定在下面所示的实施方式所记载的内容中。

注意，第一及第二等序数词是为了方便起见而使用的，并且在本说明书中并不表示特定发明的事项的固有名称。

“电连接”包括通过具有某种电作用的元件连接的情况。在此，只要电信号在连接对象间可以传送及接收，就对具有某种电作用的元件没有特别的限制。例如，作为具有某种电作用的元件的例子，如电极和布线，还有晶体管等的开关元件、电阻器、电感器、电容器、其他具有各种功能的元件等。

注意，本发明的半导体装置在其范畴内包括微处理器、图像处理电路、半导体显示装置用控制器、DSP（Digital Signal Processor：数字信号处理器）以及微控制器等的使用半导体元件的各种半导体集成电路。本发明的半导体装置在其范畴内还包括使用如RF标签等上述任何半导体集成电路及半导体显示装置等各种装置。半导体显示装置在其范畴内还包括液晶显示装置、在各像素中具有以有机发光元件（OLED）为代表的发光元件的发光装置、电子纸、DMD（Digital Micromirror Device：数字微镜装置）、PDP（Plasma DisplayPanel：等离子体显示面板）、FED（Field Emission Display：场致发射显示器）以及在驱动电路中具有半导体元件的其他半导体显示装置。

实施方式1

在实施方式1中，参照图1A和图1B、图2、图3及图4说明PLD的一个方式。

图1A示意性地示出PLD中的逻辑阵列的一部分。逻辑阵列101包括配置为阵列状的多个可编程逻辑元件102（在图1A中可编程逻辑元件被记作PLE）。这里，“配置为阵列状”是指可编程逻辑元件周期性地排列，其排列方式不局限于图1A的排列方式。

另外，以围绕可编程逻辑元件102的方式形成有多个布线。在图1A中，这些布线由多个水平布线群103a及多个垂直布线群103b构成。布线群是指布线束，例如是如图1A所示的4个布线的束。水平布线群103a与垂直布线群103b相交的部分设置有开关盒104。水平布线群103a及垂直布线群103b与输出端子105电连接，由此与设置在逻辑阵列101的外部的电路进行信号的传送及接收。

多个可编程逻辑元件102的输入端子和输出端子与设置在可编程逻辑元件102周围的水平布线群103a和垂直布线群103b电连接。例如，可编程逻辑元件102在图1A中分别在上下左右侧具有4个端子，并且可以将上侧及左侧的端子用作输入端子，将右侧及下侧的端子用作输出端子。通过使用上述输入/输出端子，可以将各可编程逻辑元件102与其他的可编程逻辑元件102电连接。

可以利用设置于开关盒104内的可编程的开关决定任意可编程逻辑元件102与其他的可编程逻辑元件102的电连接关系。图1B是开关盒104的放大图。例如，当水平布线群103a及垂直布线群103b分别由4个布线构成时，水平布线群103a与垂直布线群103b的交点为16个。若对所有交点设置开关群106时，则有信号延迟、芯片面积增大、成本增大等明显的缺点。在这些缺点中，例如，如图1B所示，仅对16个交点中的斜着的交点设置开关群106。换言之，在一个开关盒104中，一个水平布线仅有一个开关群106，该开关群106仅与一个垂直布线共用。

开关群106由多个开关构成。图2示出开关群106的结构。开关群106设置于图1B中的水平布线群103a中的1个布线111与垂直布线群103b中的1个布线110的交点。开关群106具有控制布线111与布线110的连接的功能。具体地，开关群106包括开关112至开关117。开关112具有控制布线110的点A与布线111的点C的电连接的功能。开关113具有控制布线110的点B与布线111的点C的电连接的功能。开关115具有控制布线110的点A与布线111的点D的电连接的功能。开关114具有控制布线110的点B与布线111的点D的电连接的功能。开关116具有控制布线110的点A与点B的电连接的功能。开关117具有控制布线111的点C与点D的电连接的功能。

开关112至开关117分别储存有配置数据，并根据该配置数据选择开关112至开关117的导通或关闭。

（开关200的电路结构）

图3示出根据本实施方式的开关200。开关200对应于图2中的各开关112至开关117，并控制PLD中的可编程逻辑元件212（在图3中记作PLE1）与可编程逻辑元件218（在图3中记作PLE2）的连接。各可编程逻辑元件212及可编程逻辑元件218对应于图1A和1B中的多个可编程逻辑元件102中的一个，并包括组合电路、触发器、逻辑元件及/或其他。组合电路由查找表、AND-OR电路等构成，并可以根据配置数据重配置。例如，在图3中，可编程逻辑元件212由查找表213、触发器214及AND电路215构成，可编程逻辑元件218由查找表219、触发器220及AND电路221构成。由布线216对触发器214及220输入同一时钟信号，使可编程逻辑元件212及可编程逻辑元件218同步。由布线217对AND电路215及221输入同一使能信号。

开关200由包括三个组的电路构成，各组包括第一晶体管、第二晶体管及电容器。第一晶体管使用比硅带隙宽且本征载流子密度比硅低的半导体材料。作为这样的材料例如可以举出氧化物半导体。在图3中，表示氧化物半导体的记号“OS”被标在使用氧化物半导体的晶体管的下方。第一晶体管的沟道形成区使用氧化物半导体。其间，第二晶体管优选是对沟道形成区使用如硅等的半导体材料以与第一晶体管相比能够更高速地工作。在本实施方式中，第二晶体管具体为n沟道晶体管。

如图3所示，开关200具体为包括第一晶体管201a、201b、201c；第二晶体管202a、202b、202c；以及电容器204a、204b、204c。第一晶体管201a、201b、201c的栅极分别与布线206a、206b、206c电连接。写入信号被输入到布线206a、206b、206c。第一晶体管201a、201b、201c的源极与公共布线207电连接。写入数据信号被输入到布线207。第一晶体管201a、201b、201c的漏极与第二晶体管202a、202b、202c的各栅极电连接。第一晶体管201a、201b、201c的漏极还分别与电容器204a的一对电极中的一方、204b的一对电极中的一方、204c的一对电极中的一方电连接。第二晶体管202a至202c彼此电并联连接。即，第二晶体管202a至202c的源极彼此连接，第二晶体管202a至202c的漏极彼此连接。第二晶体管202a至202c的源极通过布线210与可编程逻辑元件212的输出端子电连接。第二晶体管202a至202c的漏极通过布线211与可编程逻辑元件218的输入端子电连接。电容器204a的一对电极中的另一方与被输入选择信号的布线205a电连接。电容器204b的一对电极中的另一方与被输入选择信号的布线204b电连接。电容器204c的一对电极中的另一方与被输入选择信号的布线205c电连接。这里，将第一晶体管201a、201b、201c的漏极电连接于第二晶体管202a、202b、202c的各栅极及电容器204a、204b、204c的各电极的部位分别称为节点203a、203b、203c。在该节点203a至203c中储存配置数据。

由此，本实施方式的开关200由组230、231、232这三个组构成，各组包括第一晶体管、第二晶体管及电容器。

可编程逻辑元件212的输出信号被输出至布线210，并通过开关200供应给布线211，而输入到可编程逻辑元件218。

通过将布线206a至206c的电位设定为高“H”，并对布线207供应对应于“H”或低“L”的电位，可以在节点203a至203c中储存对应于布线207的电位的电荷。注意，此时优选将布线210和布线211中的至少一方设定为“L”。

这里，通过作为第一晶体管201a至201c使用截止态电流极低的晶体管，可以在布线206a至206c处于“L”的期间使储存于节点203a至203c的电荷保持一定。即，可以储存被输入的数据。当将布线206a至206c设定为“L”并将布线205a至205c设定为“H”时，第二晶体管202a至202c的导通/截止状态根据分别储存于节点203a至203c的电荷发生变化。换言之，通过选择布线205a至205c中的一个，开关200的导通/截止状态可以根据储存于节点203a、203b、203c的电荷瞬时地切换。

这里，当使储存于节点203a、203b、203c的电荷分别对应于第一配置数据、第二配置数据、第三配置数据时，可以通过切换布线205a、205b、205c来切换配置数据。

上述结构可以缩短从储存多个配置数据的存储装置进行读取时所需要的时间。由此，可以提供能够以高速切换配置数据的PLD。

由于当信号经由开关200时有时因开关电阻而信号的电位下降，因此优选对布线211设置锁存器。锁存器可以使用反相器及上拉晶体管构成。

图3示出一个开关被设置在可编程逻辑元件间的情况；但是也可以采用多个开关串联连接的方式；另外，通过采用该结构可以形成控制多个布线之间的连接的交叉开关。当信号经由多个开关时，有时因开关电阻而信号的电位下降。

作为一个例子，图12A示出在可编程逻辑元件间设置多个开关时的情况。通过设定配置数据，例如可以使左上部的可编程逻辑元件102与右下部的可编程逻辑元件102电连接。此时，这些可编程逻辑元件102通过三个开关盒104彼此电连接。因此，信号至少经由三个串联连接的开关。因此，为了防止信号的电位因开关电阻而下降，优选每隔一定个数的开关就设置一个锁存器。

如图12B所示，可以通过使上拉晶体管51的输入端子与反相器52的输出端子电连接来构成锁存器。另外，如图12C所示，可以通过使反相器53的输入端子与反相器54的输出端子连接，并使反相器53的输出端子与反相器54的输入端子连接来构成锁存器。

（开关200的电路工作）

接着，将参照图4中的时序图说明图3所示的开关200的工作方法的一个例子。

这里，作为一个例子，布线206a至206c处于“H”时的电位为+V，并且布线206a至206c处于“L”时的电位为-V。布线205a至205c处于“H”时的电位为+V，并且布线205a至205c处于“L”时的电位为0。布线207处于“H”时的电位为+V，并且布线207处于“L”时的电位为0。布线210、211、216、217处于“H”时的电位为+V，布线210、211、216、217处于“L”时的电位为0。

作为初始状态，考虑布线205c处于“H”且节点203c的电位为+V时的情况。换言之，开关200的导通/截止状态根据第三配置数据决定，并且开关200在初始状态中为导通状态。另外，节点203a、节点203b的电位在初始状态中为-V。

首先，说明配置数据的写入（时刻T1至T6）。

在时刻T2，将布线206a及布线205a设定为“H”，将布线217设定为“L”，并将布线207设定为“L”。此时，节点203a的电位变为0；该电位相当于使开关200关闭时的电位。即，该状态相当于作为第一配置数据储存“L”时的状态。注意，可编程逻辑元件212的输出为“L”。

在时刻T3，将布线206a及布线205a设定为“L”。此时，节点203a的电位变为-V。

在时刻T5，将布线206b及布线205b设定为“H”，将布线217设定为“L”，并且布线207为“H”。此时，节点203b的电位变为+V；该电位相当于使开关200导通时的电位。即，该状态相当于作为第二配置数据储存“H”时的状态。注意，可编程逻辑元件212的输出为“L”。

在时刻T6，将布线206b及布线205b设定为“L”。此时，节点203b的电位变为0。

注意，优选在输入至布线216的时钟信号的上升沿（positive edge）的时刻T1、T4之后在尽量早的时刻以尽量短的时间完成配置数据的写入。具体地，优选在从时刻T1、T4经过触发器的保持时间后开始配置数据的写入。通过采用上述结构，可以在不影响PLD的工作的情况下进行配置数据的重写。

接着，说明配置数据的切换（时刻T7至T10）。

在时刻T8，将布线205a设定为“H”，将布线205c设定为“L”。此时，节点203a的电位变为0，节点203c的电位变为0。由此，开关200关闭，这意味着切换为第一配置数据的完成。

在时刻T10，将布线205a设定为“L”，将布线205b设定为“H”。此时，节点203a的电位变为-V，节点203b的电位变为+V。由此，开关200导通。这意味着切换为第二配置数据的完成。

注意，配置数据的切换优选在输入至布线216的时钟信号的上升沿的时刻T7、T9之后尽早进行。具体地，优选在从时刻T7、T9经过触发器的保持时间之后进行配置数据的切换。通过采用上述结构，可以在不影响PLD的工作的情况下进行配置数据的切换。

通过采用上述结构，可以提供实现具有动态配置能力的高速配置且启动时间短的低耗电量PLD。

在图4所示的开关200的工作方法中，改变布线205a至205c的电位以对节点203a至203c写入配置数据。但是，当第二晶体管202a至202c的栅极电容充分大于源极-栅极间的电容及漏极-栅极间的电容时，或者当其他保持电容电连接于第二晶体管202a至202c的栅极并且栅极电容与保持电容充分大于源极-栅极间的电容及漏极-栅极间的电容时，可以在不改变布线205a至205c的电位的情况下写入配置数据。

另外，在图4中的开关200的工作方法中，为了对节点203a至203c写入配置数据，对布线217输入使能信号0（可编程逻辑元件212的输出为0）。但是，当第二晶体管202a至202c的栅极电容充分大于源极-栅极间的电容及漏极-栅极间的电容时，或者当其他保持电容电连接于第二晶体管202a至202c的栅极并且栅极电容与保持电容充分大于源极-栅极间的电容及漏极-栅极间的电容时，可以在对布线217输入的使能信号维持为1的状态下（不将可编程逻辑元件212的输出设定为0的状态下）写入配置数据。

本实施方式可以与其他实施方式适当地组合而实施。

实施方式2

在本实施方式中，参照图5及图6说明将使用p沟道第二晶体管代替用于实施方式1所示的开关200的n沟道第二晶体管的开关300。

（开关300的结构）

图5示出根据本实施方式的开关300。开关300对应于图2中的各开关112至开关117，其结构除了将实施方式1所说明的开关200中的n沟道第二晶体管202a至202c换为极性不同的p沟道第二晶体管302a至302c的结构之外，其他结构与实施方式1所说明的开关200的结构相同。

开关300控制PLD中的可编程逻辑元件312与可编程逻辑元件318的连接。各可编程逻辑元件312及可编程逻辑元件318对应于图1A和1B中的多个可编程逻辑元件102中的一个。例如，在图5中，可编程逻辑元件312可以由查找表313、触发器314、AND电路315构成，并且可编程逻辑元件318可以由查找表319、触发器320、AND电路321构成。

与在实施方式1中说明的开关200同样，开关300由包括三个组的电路构成，该三个组的各组包括第一晶体管、第二晶体管及电容器。作为第一晶体管，使用带隙比硅宽且本征载流子密度比硅低的半导体材料。第一晶体管的沟道形成区使用氧化物半导体。同时，第二晶体管优选是对沟道形成区使用如硅等的半导体材料以与第一晶体管相比能够更高速地工作。在本实施方式中，第二晶体管尤其是p沟道晶体管。

如图5所示，开关300具体包括第一晶体管301a、301b及301c、第二晶体管302a、302b及302c以及电容器304a、304b及304c。第一晶体管301a、301b、301c的栅极分别与布线306a、306b、306c电连接。布线306a、306b、306c被输入写入信号。第一晶体管301a、301b、301c的源极与公共布线307电连接。布线307被输入写入数据信号。第一晶体管301a、301b、301c的漏极与第二晶体管302a、302b、302c的各栅极电连接。第一晶体管301a、301b、301c的漏极还分别与电容器304a的一对电极中的一方、304b的一对电极中的一方、304c的一对电极中的一方电连接。p沟道第二晶体管302a至302c彼此电并联连接。即，第二晶体管302a至302c的源极彼此连接，第二晶体管302a至302c的漏极彼此连接。另外，第二晶体管302a至302c的源极通过布线310与可编程逻辑元件312的输出端子电连接。第二晶体管302a至302c的漏极通过布线311与可编程逻辑元件318的输入端子电连接。另外，电容器304a的一对电极中的另一方与分别被输入选择信号的布线305a电连接。电容器304b的一对电极中的另一方与分别被输入选择信号的布线305b电连接。电容器304c的一对电极中的另一方与分别被输入选择信号的布线305c电连接。这里，将第一晶体管301a、301b、301c的漏极、第二晶体管302a、302b、302c的栅极及电容器304a、304b、304c的一对电极彼此电连接的部位分别称为节点303a、303b、303c。在该节点303a、303b、303c中储存配置数据。

由此，本实施方式中的开关300由组330、331、332这三个组构成，各组330、331、332各包括第一晶体管、第二晶体管及电容器。

可编程逻辑元件312的输出信号被输出至布线310，并通过开关300供应给布线311，而输入至可编程逻辑元件318。

通过将布线306a至306c的电位设定为高“H”，并对布线307提供对应于“H”或低“L”的电位，可以在节点303a至303c中储存对应于布线307的电位的电荷。注意，此时优选将布线310和布线311中的至少一方设定为“L”。

这里，通过作为第一晶体管301a至301c使用截止态电流极低的晶体管，可以在布线306a至306c处于“L”的期间使储存于节点303a至303c的电荷保持一定。即，可以储存被输入的数据。当将布线306a至306c设定为“L”并将布线305a至305c设定为“H”时，第二晶体管302a至302c的导通/截止状态根据分别储存于节点303a至303c的电荷发生变化。换言之，通过选择布线305a至305c中的一个，开关300的导通/截止状态可以根据储存于节点303a、303b、303c的电荷瞬时地切换。

这里，当使储存于节点303a、303b、303c的电荷分别对应于第一配置数据、第二配置数据、第三配置数据时，可以通过切换布线305a、305b、305c来切换配置数据。

采用上述可以缩短从储存多个配置数据的存储装置进行读取时所需要的时间。由此，可以提供能够以高速切换配置数据的PLD。

当信号经由开关300时，有时因开关电阻而信号的电位下降。为了防止电位下降的锁存器可以如实施方式1所说明的那样配置。

（开关300的工作）

接着，将参照图6中的时序图说明图5所示的开关300的工作方法的一个例子。

这里，作为一个例子，布线306a至306c处于“H”时的电位为+V，并且布线306a至306c处于“L”时的电位为0。布线305a至305c处于“H”时的电位为+V，并且布线305a至305c处于“L”时的电位为0。布线307处于“H”时的电位为+V，并且布线307处于“L”时的电位设定为0。布线310、311、316、317处于“H”时的电位为+V，并且布线310、311、316、317处于“L”时的电位为0。

作为初始状态，考虑布线305c处于“L”且节点303c的电位为0时的情况。换言之，开关300的导通/截止状态根据第三配置数据决定，并且开关300在初始状态中为导通状态。另外，节点303a、节点303b的电位在初始状态中为+2V。

首先，说明配置数据的写入（时刻T1至T6）。

在时刻T2，将布线306a设定为“H”，将布线305a设定为“L”，将布线317设定为“L”，并将布线307设定为“H”。此时，节点303a的电位变为+V；该电位相当于使开关300关闭时的电位。即，该状态相当于作为第一配置数据储存“H”时的状态。注意，可编程逻辑元件312的输出为“L”。

在时刻T3，将布线306a设定为“L”，并且将布线305a设定为“H”。此时，节点303a的电位变为+2V。

在时刻T5，将布线306b设定为“H”，将布线305b设定为“L”，将布线317设定为“L”，并且布线307为“L”。此时，节点303b的电位变为0；该电位相当于使开关300导通时的电位。即，该状态相当于作为第二配置数据储存“H”时的状态。注意，可编程逻辑元件312的输出为“L”。

在时刻T6，将布线306b设定为“L”，将布线305b设定为“H”。此时，节点303b的电位变为+V。

注意，优选在输入至布线316的时钟信号的上升沿（positive edge）的时刻T1、T4之后在尽量早的时刻以尽量短的时间完成配置数据的写入。具体地，优选在从时刻T1、T4经过触发器的保持时间后开始配置数据的写入。通过采用上述结构，可以在不影响PLD的工作的情况下进行配置数据的重写。

接着，说明配置数据的切换（时刻T7至T10）。

在时刻T8，将布线305a设定为“L”，将布线305c设定为“H”。此时，节点303a的电位变为+V，节点303c的电位变为+V。由此，开关300关闭。这意味着切换为第一配置数据的完成。

在时刻T10，将布线305a设定为“H”，将布线305b设定为“L”。此时，节点303a的电位变为+2V，节点303b的电位变为0。由此，开关300变为导通。这意味着切换为第二配置数据的完成。

注意，配置数据的切换优选在输入至布线316的时钟信号的上升沿的时刻T7、T9之后尽早进行。具体地，优选在从时刻T7、T9经过触发器的保持时间之后进行配置数据的切换。通过采用上述结构，可以在不影响PLD的工作的情况下进行配置数据的切换。

值得注意的是，由于第二晶体管是p沟道晶体管，因此本实施方式的开关300不需要使用“-V”的电位。因此，与实施方式1中说明的开关200相比可以减少电源电压的数量。另一方面，由于开关300作为第二晶体管使用p沟道晶体管，因此一般来说开关300的开关速度有比作为第二晶体管使用n沟道晶体管的实施方式1所记载的开关200小的可能性。为此，优选对应用途适当地选择开关200或开关300。

在图6所示的开关300的工作方法中，改变布线305a至305c的电位以对节点303a至303c写入配置数据。但是，当第二晶体管302a至302c的栅极电容充分大于源极-栅极间的电容及漏极-栅极间的电容时，或者当其他保持电容电连接于第二晶体管302a至302c的栅极并且栅极电容与保持电容充分大于源极-栅极间的电容及漏极-栅极间的电容时，可以在不改变布线305a至305c的电位的情况下写入配置数据。

另外，在图6中的开关300的工作方法中，为了对节点303a至303c写入配置数据，对布线317输入使能信号0（可编程逻辑元件312的输出为0）。但是，当第二晶体管302a至302c的栅极电容充分大于源极-栅极间的电容及漏极-栅极间的电容时，或者当其他保持电容电连接于第二晶体管302a至302c的栅极并且栅极电容与保持电容充分大于源极-栅极间的电容及漏极-栅极间的电容时，可以在对布线317输入的使能信号维持为1的状态下（不将可编程逻辑元件312的输出设定为0的状态下）写入配置数据。

本实施方式可以与其他实施方式适当地组合而实施。

实施方式3

相对于实施方式1所示的使用三个各包括第一晶体管、第二晶体管及电容器的组的开关200，实施方式3将参照图7说明包括这些元件的至少三个组（以下称为N组，这里N是指3以上的整数。）的开关400。

开关400对应于图2中的各开关112至开关117，其控制PLD中的可编程逻辑元件412与可编程逻辑元件418的连接。各可编程逻辑元件412及可编程逻辑元件418对应于图1A和1B中的多个可编程逻辑元件102中的一个。例如，在图7中，可编程逻辑元件412可以由查找表413、触发器414及AND电路415构成，并且可编程逻辑元件418可以由查找表419、触发器420及AND电路421构成。

与实施方式1所记载的开关200同样，开关400中的第一晶体管使用带隙比硅宽且本征载流子密度比硅低的半导体材料。第一晶体管的沟道形成区使用氧化物半导体。同时，第二晶体管优选是对沟道形成区使用如硅等的半导体材料以与第一晶体管相比能够更高速地工作。在本实施方式中，第二晶体管尤其是n沟道晶体管。

如图7所示，开关400具体包括第一组的第一晶体管401a、第二组的第一晶体管401b、第N组的第一晶体管401n（不表示从第三组至第N-1组的第一晶体管）；第一组的第二晶体管402a、第二组的第二晶体管402b、第N组的第二晶体管402n（不表示从第三组至第N-1组的第二晶体管）；以及第一组的电容器404a、第二组的电容器404b、第N组的电容器404n（不表示从第三组至第N-1组的电容器）。

第一晶体管401a、401b、401n的栅极分别与布线406a、406b、406n电连接。布线406a、406b、406n被输入写入信号。第一晶体管401a、401b、401n的源极与公共布线407电连接。布线407被输入写入数据信号。第一晶体管401a、401b、401n的漏极分别与第二晶体管402a、402b、402n的栅极以及电容器404a、404b、404n的一对电极中的一方电连接。p沟道第二晶体管402a、402b、402n彼此电并联连接。即，第二晶体管402a、402b、402n的源极彼此连接，第二晶体管402a、402b、402n的漏极彼此连接。第二晶体管402a、402b、402n的源极通过布线410与可编程逻辑元件412的输出端子电连接，第二晶体管402a、402b、402n的漏极通过布线411与可编程逻辑元件418的输入端子电连接。电容器404a、404b、404n的一对电极中的另一方与分别被输入读取信号的布线405a、405b、405n电连接。电容器404n的一对电极中的另一方与分别被输入读取信号的布线405b电连接。电容器404n的一对电极中的另一方与分别被输入读取信号的布线405n电连接。这里，将第一晶体管401a、401b、401n的漏极、第二晶体管402a、402b、402n的栅极及电容器404a、404b、404n的一对电极彼此电连接的部位分别称为节点403a、403b、403n。在该节点403a、403b、403n中储存配置数据。

如此，本实施方式中的开关400由包括第一晶体管、第二晶体管及电容器的组430、431、432的N个组构成。

可编程逻辑元件412的输出信号输出至布线410，通过开关400供应至布线411，而输入至可编程逻辑元件418。

注意，开关400可以根据实施方式1中说明的工作适当地工作。

采用上述结构可以缩短从储存多个配置数据的存储装置进行读取时所需要的时间。由此，可以提供能够以高速切换配置数据的PLD。

值得注意的是，由于本实施方式所示的开关400可以同时储存多个配置数据，因此在短时间内多次变换PLD的结构时是有效的。注意，可以根据用途适当地选择开关400中的组的数目。

本实施方式可以与其他实施方式适当地组合而实施。

实施方式4

相对于实施方式1所示的使用三个由第一晶体管、第二晶体管及电容器构成的组的开关200，实施方式4将参照附图说明仅包括两个组的开关500。

开关500对应于图2中的各开关112至开关117，其控制PLD中的可编程逻辑元件512与可编程逻辑元件518的连接。各可编程逻辑元件512及可编程逻辑元件518对应于图1A和1B中的多个可编程逻辑元件102中的一个。例如，在图8中，可编程逻辑元件512可以由查找表513、触发器514及AND电路515构成，并且可编程逻辑元件518可以由查找表519、触发器520及AND电路521构成。

与实施方式1所记载的开关200同样，开关500中的第一晶体管使用带隙比硅宽且本征载流子密度比硅低的半导体材料。第一晶体管的沟道形成区使用氧化物半导体。同时，第二晶体管优选是对沟道形成区使用如硅等的半导体材料以与第一晶体管相比能够更高速地工作。在本实施方式中，第二晶体管尤其是n沟道晶体管。

如图8所示，开关500具体包括第一组的第一晶体管501a、501b、第二晶体管502a、502b以及电容器504a、504b。第一晶体管501a、501b的栅极分别与布线506a、506b电连接。布线506a、506b被输入写入信号。第一晶体管501a、501b的源极与公共布线507电连接。布线507被输入写入数据信号。第一晶体管501a、501b的漏极分别与第二晶体管502a、502b的栅极以及电容器504a、504b的一对电极中的一方电连接。第二晶体管502a、502b彼此电并联连接。即，第二晶体管502a、502b的源极彼此连接，第二晶体管502a、502b的漏极彼此连接。第二晶体管502a、502b的源极通过布线510与可编程逻辑元件512的输出端子电连接，第二晶体管502a、502b的漏极通过布线511与可编程逻辑元件518的输入端子电连接。电容器504a的一对电极中的另一方与被输入读取信号的布线505a电连接。电容器504b的一对电极中的另一方与被输入读取信号的布线505b电连接。这里，将第一晶体管501a、501b的漏极、第二晶体管502a、502b的栅极及电容器504a、504b的一对电极彼此电连接的部位分别称为节点503a、503b。在该节点503a、503b中储存配置数据。

如此，本实施方式中的开关500由各包括第一晶体管、第二晶体管及电容器的组530、531的两个组构成。

可编程逻辑元件512的输出信号输出至布线510，通过开关500供应至布线511，而输入至可编程逻辑元件518。

值得注意的是，在本实施方式中说明的开关500可以根据实施方式1中说明的工作适当地工作，并可以将组530及531中的没有被选择的一方的组的配置数据在另一方被选择的期间中进行变更。为此，通过依次重新设定没被选择的组的配置数据，仅具有两个组的开关也可以实现PLD。

注意，在本实施方式中说明的开关500中，如图8所示，可以在布线510与布线511之间设置晶体管540，以当将配置数据写入节点503a、503b时，使可编程逻辑元件512与可编程逻辑元件518之间短路。通过采用该结构，节点503a及503b可以稳定地储存配置数据。

本实施方式可以与其他实施方式适当地组合而实施。

实施方式5

在本实施方式中，将参照图9及图10说明不使用包括在实施方式1所示的开关200中的电容器而使用第三晶体管的开关600。

（开关600的电路结构）

图9示出本实施方式中的开关600。开关600对应于图2中的开关112至开关117，其控制PLD中的可编程逻辑元件612与可编程逻辑元件618之间的连接。各可编程逻辑元件612及可编程逻辑元件618对应于图1A和1B中的多个可编程逻辑元件102中的一个。例如，在图9中，可编程逻辑元件612可以由查找表613、触发器614、AND电路615构成，可编程逻辑元件618可以由查找表619、触发器620、AND电路621构成。

开关600由具有三个组的电路构成，各组包括第一晶体管、第二晶体管及第三晶体管。作为第一晶体管，使用带隙比硅宽且本征载流子密度比硅低的半导体材料。第一晶体管的沟道形成区使用氧化物半导体。同时，第二晶体管及第三晶体管优选都是对沟道形成区使用如硅等的半导体材料以与第一晶体管相比能够更高速地工作。在本实施方式中，第二晶体管及第三晶体管尤其是n沟道晶体管。

如图9所示，开关600具体包括第一晶体管601a、601b、601c；第二晶体管602a、602b、602c；以及第三晶体管608a、608b、608c。第一晶体管601a、601b、601c的栅极分别与布线606a、606b、606c电连接。布线606a、606b、606c被输入写入信号。第一晶体管601a、601b、601c的源极与公共布线607电连接。布线607被输入写入数据信号。第一晶体管601a、601b、601c的漏极分别与第二晶体管602a、602b、602c的栅极电连接。第二晶体管602a、602b、602c的漏极分别与第三晶体管608a、608b、608c的源极电连接。因此，第二晶体管602a、602b、602c分别与第三晶体管608a、608b、608c电串联连接。第三晶体管608a至608c的漏极彼此连接。第二晶体管602a至602c的源极通过布线610与可编程逻辑元件612的输出端子电连接。第三晶体管608a至608c的漏极通过布线611与可编程逻辑元件618的输入端子电连接。第三晶体管608a、608b、608c的栅极分别与布线605a、605b、605c电连接。这里，将第一晶体管601a、601b、601c的漏极与第二晶体管602a、602b、602c的栅极彼此电连接的部位分别称为节点603a、603b、603c。在该节点603a、603b、603c中储存配置数据。

由此，本实施方式中的开关600由各包括第一晶体管、第二晶体管及第三晶体管的组630、631、632的三个组构成。

可编程逻辑元件612的输出信号被输出至布线610，通过开关600供应给布线611，而输入至可编程逻辑元件618。

当将布线606a至606c的电位设定为高“H”并对布线607供应对应于“H”或低“L”的电位时，可以分别在节点603a至603c中储存对应于布线607的电位的电荷。注意，此时优选将布线610和布线611中的至少一方设定为“L”。

这里，通过作为第一晶体管601a至601c使用截止态电流极低的晶体管，可以在布线606a至606c处于“L”的期间使储存于节点603a至603c的电荷保持一定。即，可以储存被输入的数据。将布线606a至606c设定为“L”并将布线605a至605c设定为“H” 时，以使第三晶体管608a至608c导通，由此对应于储存于节点603a至603c的电荷的第二晶体管602a至602c的导通/截止状态决定开关600的导通/截止状态。换言之，通过选择布线605a至605c中的任一个，开关600的导通/截止状态可以根据储存于节点603a、603b、603c的电荷瞬时地切换。

这里，当使储存于节点603a、603b、603c的电荷分别对应于第一配置数据、第二配置数据、第三配置数据时，可以通过切换布线605a、605b、605c来切换配置数据。

当信号经由开关600时，有时对应于开关的电阻的信号的电位下降。用于防止电位下降的锁存器的配置可以参照实施方式1所说明的结构。

（开关600的工作）

接着，将参照图10中的时序图说明图9所示的开关600的工作方法的一个例子。

这里，作为一个例子，布线606a至606c处于“H”时的电位为+V，并且布线606a至606c处于“L”时的电位为0。布线605a至605c处于“H”时的电位为+V、并且布线605a至605c处于“L”时的电位为0。布线607处于“H”时的电位为+V，并且布线607处于“L”时的电位为0。布线610、611、616、617处于“H”时的电位为+V，并且布线610、611、616、617处于“L”时的电位为0。

作为初始状态，考虑布线605c处于“H”且节点603c的电位为+V时的情况。换言之，开关600的导通/截止状态根据第三配置数据决定，并且开关600在初始状态中为导通状态。另外，节点603a、节点603b的电位在初始状态中为0。

首先，说明配置数据的写入（时刻T1至T6）。

在时刻T2，将布线606a设定为“H”，将布线617设定为“L”，并将布线607设定为“L”。此时，节点603a的电位变为0；该电位相当于使开关600关闭时的电位。即，该状态相当于作为第一配置数据储存“L”时的状态。注意，可编程逻辑元件612的输出为“L”。

在时刻T3，将布线606a设定为“L”。此时，节点603a的电位为0。

在时刻T5，将布线606b设定为“H”，将布线617设定为“L”，并且布线607为“H”。此时，节点603b的电位变为+V；该电位相当于使开关600导通时的电位。即，该状态相当于作为第二配置数据储存“H”时的状态。注意，可编程逻辑元件612的输出为“L”。

在时刻T6，将布线606b设定为“L”。此时，节点603b的电位为+V。

注意，优选在输入至布线616的时钟信号的上升沿（positive edge）的时刻T1、T4之后在尽量早的时刻以尽量短的时间完成配置数据的写入。具体地，优选在从时刻T1、T4经过触发器的保持时间后开始配置数据的写入。通过采用上述结构，可以在不影响PLD的工作的情况下进行配置数据的重写。

接着，说明配置数据的切换（时刻T7至T10）。

在时刻T8，将布线605a设定为“H”，将布线605c设定为“L”。此时，节点603a的电位为0，节点603c的电位为+V。由此，开关600关闭。这意味着切换为第一配置数据时的完成。

在时刻T10，将布线605a设定为“L”，将布线605b设定为“H”。此时，节点603a的电位为0，节点603b的电位为+V。由此，开关600变为导通。这意味着切换为第二配置数据时的完成。

注意，配置数据的切换优选在输入至布线616的时钟信号的上升沿的时刻T7、T9之后尽早进行。具体地，优选在从时刻T7、T9经过触发器的保持时间之后进行配置数据的切换。通过采用上述结构，可以在不影响PLD的工作的情况下进行配置数据的切换。

另外，在图10中的开关600的工作方法中，使能信号0被输入至布线617（可编程逻辑元件612的输出为0）以将配置数据写入至节点603a至603c。但是，当第二晶体管602a至602c的栅极电容充分大于源极-栅极间的电容及漏极-栅极间的电容时，或者当其他保持电容电连接于第二晶体管602a至602c的栅极并且栅极电容与保持电容充分大于源极-栅极间的电容及漏极-栅极间的电容时，可以在输入至布线617的使能信号为1的状态下（可编程逻辑元件612的输出不被设定为0的状态下）写入配置数据。

本实施方式可以与其他实施方式适当地组合而实施。

实施方式6

在本实施方式中，将参照图11说明PLD所包括的逻辑阵列中的多个开关之间的电连接的一个例子。

如实施方式1所述，逻辑阵列由多个可编程逻辑元件、布线及开关的排列而成。开关在纵向和横向上排列形成矩阵。图11是仅示出逻辑阵列中的开关60的示意图。例如，开关60可以如实施方式1所述的开关200那样包括第一晶体管61a、61b、61c、第二晶体管62a、62b、62c以及电容器66a、66b、66c。

这里，与开关60中的第一晶体管61a、61b、61c的源极电连接的布线63_1是与垂直方向排列的开关60共用布线。同样地，布线63_2也被垂直方向排列的开关60共用并与其电连接。

另一方面，与开关60中的第一晶体管61a、61b、61c的栅极连接的布线64_1a、64_1b、64_1c、64_2a、64_2b和64_2c被水平方向上排列的开关60共用。

在本实施方式中的开关中的电连接中，通过各开关60中的第一晶体管61a、61b、61c写入配置数据，依次选择布线64_1c、64_1b、64_1a、64_2c、64_2b、64_2a，从最上面的行开始依次使第一晶体管导通，并通过布线63_1及63_2写入配置数据。

另外，分别与电容器66a、66b、66c的一个电极电连接的布线65_1a、65_1b、65_1c、65_2a、65_2b、65_2c被水平方向上的开关60共用，并且通过布线65a、65b、65c还被垂直方向上的开关60共用。因此，由于开关60所包括的三个组的各组中的电容器的一个电极与布线65a、65b、65c中所对应的一个电连接，因此通过选择布线65a、65b、65c中的一个，可以同时读取储存于共用被选择的布线的组中的配置数据。

注意，可以将上述结构分割为块并可以在各块中进行如数据读取及数据写入等工作。

本实施方式可以与其他实施方式适当地组合而实施。

实施方式7

实施方式7将说明上述实施方式的可编程逻辑元件所包括的查找表（LUT）的结构例子。LUT可以由多个多路复用器构成。配置数据可以输入到这些多个多路复用器的输入终端和控制终端中的任一个。

图13A示出可编程逻辑元件所包括的LUT30的一个方式。

在图13A中，LUT30由七个双输入多路复用器（多路复用器31至多路复用器37）构成。多路复用器31至多路复用器34的输入端子相当于LUT30的输入端子M1至M8。

多路复用器31至多路复用器34的控制端子彼此电连接并相当于LUT30的输入端子IN3。多路复用器31的输出端子及多路复用器32的输出端子与多路复用器35的两个输入端子电连接。多路复用器33的输出端子及多路复用器34的输出端子与多路复用器36的两个输入端子电连接。多路复用器35及多路复用器36的各控制端子彼此电连接并相当于LUT30的输入端子IN2。多路复用器35的输出端子及多路复用器36的输出端子与多路复用器37的两个输入端子电连接。多路复用器37的控制端子相当于LUT30的输入端子IN1。多路复用器37的输出端子相当于LUT30的输出端子OUT。

可以通过对输入端子M1至输入端子M8输入来自配置存储器的配置数据，来决定利用LUT30进行的逻辑运算的种类。

例如，在图13A中，当对LUT30的输入端子M1至输入端子M8输入数字值为“0”、“1”、“0”、“1”、“0”、“1”、“1”、“1”的配置数据时，可以得到图13C中所示的等效电路的功能。

图13B示出可编程逻辑元件所包括的LUT40的一个方式。

在图13B中，LUT40使用三个双输入多路复用器（多路复用器41至多路复用器43）和双输入OR电路44构成。

多路复用器41的输出端子及多路复用器42的输出端子与多路复用器43的两个输入端子电连接。OR电路44的输出端子与多路复用器43的控制端子电连接。多路复用器43的输出端子相当于LUT40的输出端子OUT。

当从配置存储器对多路复用器41的控制端子A1、输入端子A2及输入端子A3、多路复用器42的控制端子A6、输入端子A4及输入端子A5、OR电路44的输入端子A7及输入端子A8中的任一个输入对应于储存于该配置存储器中的配置数据的输出信号时，可以决定利用LUT40进行的逻辑运算的种类。

例如，在图13B中，当从配置存储器对LUT40的输入端子A2、输入端子A4、输入端子A5、控制端子A6、输入端子A8输入对应于数字值为“0”、“1”、“0”、“0”、“0”的储存于该配置存储器的配置数据的输出信号时，可以得到图13C中所示的等效电路的功能。另外，当采用上述结构时，控制端子A1、输入端子A3、输入端子A7分别相当于输入端子IN1、输入端子IN2、输入端子IN3。

另外，虽然图13A及图13B示出LUT30及LUT40各包括双输入的多路复用器的例子；但是LUT30及LUT40也可以使用三个以上的输入的多路复用器构成。

另外，LUT30、LUT40除了多路复用器之外还可以包括二极管、电阻器、逻辑电路（或者逻辑元件）、开关中的任一个或全部。作为逻辑电路（或者逻辑元件），可以使用缓冲器、反相器、NAND电路、NOR电路、三态缓冲器、时钟控制反相器等。作为开关，可以使用例如模拟开关、晶体管等。

虽然这里说明使用图13A中的LUT30或图13B中的LUT40进行如图13C所示的三输入单输出的逻辑运算的情况；但是不局限于此。通过适当地选择LUT30或LUT40及所输入的配置数据的结构，可以进行四个以上的输入及两个以上的输出的逻辑运算。

本实施方式可以与其他实施方式适当地组合而实施。

实施方式8

参照图14，实施方式8将说明上述任一个实施方式中的开关的截面结构及制造方法的例子，在该开关中，第一晶体管902的沟道形成区使用氧化物半导体，第二晶体管901的沟道形成区使用单晶硅片。

注意，可以将如硅的半导体材料诸如锗、硅锗、碳化单晶硅等用于开关所包括的第二晶体管901。例如，包括硅的晶体管可以使用通过SOI法制造的硅薄膜或通过气相生长法制造的硅薄膜等；此时，可以将通过熔融法或浮法而制造的玻璃衬底、石英衬底、半导体衬底、陶瓷衬底等用作衬底。当使用玻璃衬底且后面的加热处理的温度较高时，优选使用应变点为730℃以上的玻璃衬底。

图14示出在开关中储存一个配置数据的一个组的电路结构的截面结构的实施方式。此时，形成使用单晶硅片形成的第二晶体管901，并且在第二晶体管901的上部的层上形成使用氧化物半导体形成的第一晶体管902以及电容器903。换言之，本实施方式所示的开关是具有三维叠层结构的半导体装置，在该三维叠层结构中，硅片被用作衬底且第一晶体管被设置在该硅片上。并且，本实施方式中的开关是包括将硅用于沟道形成区的晶体管和将氧化物半导体用于沟道形成区的晶体管的混合型半导体装置。

另外，虽然在本实施方式中仅示出开关的部分结构的截面，但是可编程逻辑元件等的其他电路也可以使用该叠层结构。因此，可以将整个PLD以该叠层结构一体化。

使用含有半导体材料的衬底900制造的第二晶体管901可以使用n沟道晶体管（nMOSFET）和p沟道晶体管（pMOSFET）中的任一种。在图14所示的例子中，第二晶体管901因STI（Shallow Trench Isolation：浅沟槽隔离）905与其他的元件电分离。通过使用STI905，可以抑制元件分离部中的“鸟嘴”的发生并可以缩小元件分离部，该“鸟嘴”起因于LOCOS元件分离法。另一方面，在不要求结构的微型化或小型化的半导体装置中，不需要必须形成STI905而可以使用LOCOS等的元件分离法。在形成有第二晶体管901的衬底900中，形成有添加有硼、磷、砷等的赋予导电性的杂质的阱904。

图14中的第二晶体管901包括：设置在衬底900中的沟道形成区、以夹着沟道形成区的方式设置的杂质区906（也称为源区及漏区）、设置在沟道形成区上的栅极绝缘膜907以及在栅极绝缘膜907上以与沟道形成区重叠的方式设置的栅电极层908。栅电极层可以具有叠层包括用来提高加工精度的第一材料的栅电极层与作为布线包括用来实现低电阻化的第二材料构成的栅电极层的结构。例如，栅电极层可以具有添加了赋予导电性的磷等杂质的结晶硅与硅化镍的叠层结构。注意，并不局限于该结构，可以根据要求的样式适当地调整材料、叠层数以及形状等。

另外，图14所示的第二晶体管901也可以为鳍型结构晶体管。在鳍型结构中，半导体衬底的一部分被加工为板状的突起形状，并且栅电极层以与突起形状的长边方向交叉的方式设置。栅电极层覆盖突起结构的上表面及侧面，栅电极层与突起结构中夹着栅极绝缘膜。通过将第二晶体管形成为鳍型结构的晶体管，可以缩小沟道宽度由此实现晶体管的集成化。另外，较多的电流可以流过晶体管，并且可以提高控制效率，由此可以降低晶体管的截止态电流及阈值电压。

设置于衬底900中的杂质区906连接有接触插头913、915。这里，接触插头913、915还用作第二晶体管901的源电极及漏电极。另外，杂质区906与沟道形成区之间设置有与杂质区906不同的杂质区。该杂质区根据引入的杂质的浓度成为LDD区或扩展区来控制沟道形成区附近的电场分布。在栅电极层908的侧壁上隔着绝缘膜设置有侧壁绝缘膜909。通过使用该绝缘膜及该侧壁绝缘膜909，可以形成LDD区或扩展区。

第二晶体管901被绝缘膜910覆盖。绝缘膜910可以用作保护膜，而可以防止杂质从外部进入沟道形成区。通过利用使用氮化硅等材料的CVD法形成绝缘膜910，可以在将单晶硅用于沟道形成区时通过加热处理进行氢化。当绝缘膜910使用具有拉应力或压应力的绝缘膜时，可以使用于沟道形成区的半导体材料弯曲。通过对用于n沟道晶体管的沟道形成区的硅材料施加拉应力或通过对用于p沟道晶体管的沟道形成区的硅材料施加压应力，可以提高晶体管的场效应迁移率。

并且，在绝缘膜910上设置有绝缘膜911，并利用CMP对绝缘膜911的表面进行平坦化处理。由此，可以高精度地在包括第二晶体管901的层上层叠元件层。

在包括第二晶体管901的层上的层中形成包括将氧化物半导体膜用于沟道形成区的第一晶体管902及电容器903的层。第一晶体管902为顶栅结构的晶体管。第一晶体管902包括接触于氧化物半导体膜926的侧面及上表面的源电极层927及漏电极层928，并且在氧化物半导体膜926之上的栅极绝缘膜929上包括栅电极层930。以覆盖第一晶体管902的方式形成有绝缘膜932。下面，对第一晶体管902的制造方法进行说明。

在绝缘膜924上形成氧化物半导体膜926。绝缘膜924可以使用氧化硅、氮化硅、氮氧化硅、氧氮化硅、氧化铝、氮化铝、氮氧化铝等无机绝缘膜。尤其是，绝缘膜924优选使用介电常数低（low-k）的材料，这是因为可以充分降低起因于各种电极或布线的重叠的电容。注意，绝缘膜924可以使用含有任意上述材料的多孔绝缘膜。由于多孔绝缘膜具有比致密绝缘膜低的介电常数，所以可以进一步降低由于电极或布线所导致的寄生电容。在本实施方式中，绝缘膜924是在膜厚度为50nm的氧化铝膜上层叠膜厚度为300nm左右的氧化硅膜的叠层。

通过将形成在绝缘膜924上的氧化物半导体膜加工为所希望的形状，可以形成氧化物半导体膜926。上述氧化物半导体膜的厚度为2nm以上200nm以下，优选为3nm以上50nm以下，更优选为3nm以上20nm以下。使用氧化物半导体的靶材并通过溅射法形成氧化物半导体膜。另外，氧化物半导体膜可以在稀有气体（例如氩）气氛下、在氧气氛下或在稀有气体（例如氩）及氧的混合气氛下通过溅射法形成。

注意，在利用溅射法形成氧化物半导体膜之前，优选通过进行引入氩气体来产生等离子体的反溅射来去除附着在绝缘膜924表面上的灰尘。反溅射是指不对靶材一侧施加电压而使用RF电源在氩气氛中对衬底一侧施加电压来在衬底附近形成等离子体以进行表面改性的方法。注意也可以使用氮、氦等代替氩气氛。另外，也可以使用对氩气氛添加氧、一氧化二氮等的气氛。再者，也可以使用对氩气氛添加氯、四氟化碳等的气氛。

例如，作为氧化物半导体可以使用如下氧化物：氧化铟；氧化锡；氧化锌；二元金属氧化物如In-Zn氧化物、Sn-Zn氧化物、Al-Zn氧化物、Zn-Mg氧化物、Sn-Mg氧化物、In-Mg氧化物、In-Ga氧化物；三元金属氧化物如In-Ga-Zn氧化物(也称为IGZO)、In-Al-Zn氧化物、In-Sn-Zn氧化物、Sn-Ga-Zn氧化物、Al-Ga-Zn氧化物、Sn-Al-Zn氧化物、In-Hf-Zn氧化物、In-La-Zn氧化物、In-Ce-Zn氧化物、In-Pr-Zn氧化物、In-Nd-Zn氧化物、In-Sm-Zn氧化物、In-Eu-Zn氧化物、In-Gd-Zn氧化物、In-Tb-Zn氧化物、In-Dy-Zn氧化物、In-Ho-Zn氧化物、In-Er-Zn氧化物、In-Tm-Zn氧化物、In-Yb-Zn氧化物、In-Lu-Zn氧化物；以及四元金属氧化物如In-Sn-Ga-Zn氧化物、In-Hf-Ga-Zn氧化物、In-Al-Ga-Zn氧化物、In-Sn-Al-Zn氧化物、In-Sn-Hf-Zn氧化物、In-Hf-Al-Zn氧化物。氧化物半导体可以含有硅。

在本实施方式中，将通过使用包含In（铟）、Ga（镓）及Zn（锌）的靶材的溅射法得到的厚度为30nm的In-Ga-Zn类氧化物半导体的薄膜用作氧化物半导体膜。作为上述靶材，优选使用原子数比为In:Ga:Zn=1:1:1、4:2:3、3:1:2、1:1:2、2:1:3或3:1:4的靶材。包含In、Ga及Zn的靶材的填充率为90%以上且100%以下，优选为95%以上且低于100%。通过使用高填充率的靶材，形成致密的氧化物半导体膜。

当作为氧化物半导体膜使用In-Zn类材料时，所使用的靶材的组成比的原子数比为In:Zn=50:1至1:2（换算为摩尔数比则为In₂O₃：ZnO=25:1至1:4），优选为In:Zn=20:1至1:1（摩尔数比为In₂O₃:ZnO=10:1至1:2），更优选为In:Zn=15:1至1.5:1（摩尔数比为In₂O₃:ZnO=15:2至3:4）。例如，在用于形成In-Zn-O类氧化物半导体的靶材中的原子数比为In:Zn:O=X:Y:Z时，满足Z>1.5X+Y。通过保持Zn的比率为上述范围内的值，可以提高迁移率。

在通过溅射法形成作为氧化物半导体膜的In-Sn-Zn类氧化物半导体膜时，优选使用原子数比为In:Sn:Zn=1:1:1、2:1:3、1:2:2或20:45:35的In-Sn-Zn-O靶材。

在本实施方式中，在如下条件下形成氧化物半导体膜：将衬底放置在保持为减压状态的处理室内，在去除处理室内的残留水分的同时引入去除了氢及水分的溅射气体，并使用上述靶材。进行成膜时的衬底温度可以为100℃以上且600℃以下，优选为200℃以上且400℃以下。通过边加热衬底边进行成膜，可以降低包括在形成的氧化物半导体膜中的杂质浓度。另外，可以减轻溅射带来的损伤。为了去除残留在处理室中的水分，优选使用吸附型真空泵。例如，优选使用低温泵、离子泵、钛升华泵。排气单元可以使用配备有冷阱的涡轮泵。在对处理室进行排气的低温泵中，例如排出氢原子、水（H₂O）等包含氢原子的化合物等，由此可以降低在该处理室中形成的氧化物半导体膜中的杂质的浓度。

作为成膜条件的一个例子，衬底与靶材之间的距离为100mm，压力为0.6Pa，直流（DC）电源功率为0.5kW，采用氧（氧流量比率为100%）气氛。注意，优选使用脉冲直流（DC）电源，这是因为可以减少在成膜时产生的灰尘并可以实现均匀的膜厚度分布。

当将溅射装置的处理室的泄漏率设定为1×10^-10Pa·m³/秒以下时，可以减少当通过溅射法形成膜时混入到氧化物半导体膜中的碱金属、氢化物等杂质。另外，通过作为排气系统使用上述吸附型真空泵，可以减少碱金属、氢原子、氢分子、水或氢化物等杂质从排气系统倒流。

当将靶材的纯度设定为99.99%以上时，可以降低混入到氧化物半导体膜中的碱金属、氢原子、氢分子、水、羟基或氢化物等。另外，当使用上述靶材时，在氧化物半导体膜中可以降低锂、钠、钾等的碱金属的浓度。

为了使氧化物半导体膜尽量不包含氢、羟基及水分，作为成膜的预处理，优选通过在溅射装置的预热室中对形成有绝缘膜924的衬底900进行预热，使吸附到衬底900的如水分或氢的杂质脱离且进行排气。预热的温度是100℃以上且400℃以下，优选是150℃以上且300℃以下。作为设置在预热室中的排气单元，优选是低温泵。注意，可以省略该预热处理。

注意，作为用来形成氧化物半导体膜926的蚀刻，可以采用干蚀刻及湿蚀刻中的一种或两种。作为用于干蚀刻的蚀刻气体，优选使用包含氯的气体（氯类气体，例如，氯（Cl₂）、三氯化硼（BCl₃）、四氯化硅（SiCl₄）、四氯化碳（CCl₄）等）。或者，还可以使用含有氟的气体（氟类气体，例如四氟化碳(CF₄)、六氟化硫(SF₆)、三氟化氮（NF₃）、三氟甲烷（CHF₃）等）、溴化氢（HBr）、氧（O₂）、或对上述气体添加了氦（He）或氩（Ar）等的稀有气体的气体等。

作为干蚀刻法，可以使用平行平板型RIE（Reactive Ion Etching：反应离子蚀刻）法或ICP（Inductively Coupled Plasma：感应耦合等离子体）蚀刻法。为了将该膜蚀刻成所希望的形状，适当地调节蚀刻条件（施加到线圈型电极的电力量、施加到衬底一侧的电极的电力量、衬底一侧的电极温度等）。

作为用于湿蚀刻的蚀刻液，可以使用将磷酸、醋酸和硝酸混合而成的溶液、或者如柠檬酸或草酸的有机酸。在本实施方式中,使用ITO-07N（日本关东化学公司制造）。

可以利用喷墨法形成用来形成氧化物半导体膜926的抗蚀剂掩模。在通过喷墨法形成抗蚀剂掩模时不需要光掩模；由此可以降低制造成本。

注意，优选在下一个工序中形成导电膜之前进行反溅射，以去除附着在氧化物半导体膜926和绝缘膜924的表面上的抗蚀剂残留物等。

注意，有时在通过溅射法等形成的氧化物半导体膜中包含多量的水分或氢（包括羟基）等的杂质。水分或氢容易形成施主能级，从而用作氧化物半导体中的杂质。于是，在本发明的一个方式中，为了减少氧化物半导体膜中的水分或氢等杂质（脱水化或脱氢化），优选在减压气氛、氮或稀有气体等惰性气体气氛、氧气气氛或超干燥空气（使用CRDS（cavityring-down laser spectroscopy:光腔衰荡光谱法）方式的露点计进行测定时的水分量是20ppm（露点换算为-55℃）以下，优选的是1ppm以下，更优选的是10ppb以下的空气）气氛下对氧化物半导体膜926进行加热处理。

通过对氧化物半导体膜926进行加热处理，可以去除氧化物半导体膜926中的水分或氢。具体地，可在250 ℃以上且750 ℃以下的温度下执行加热处理，优选在400 ℃以上且低于基板的应变点的温度下。例如，可以以500℃进行大约3分钟以上且6分钟以下的加热处理。当使用RTA（Rapid Thermal Anneal：快速热退火）法作为加热处理时，可以在短时间内进行脱水化或脱氢化；由此可以以超过玻璃衬底的应变点的温度进行处理。

在本实施方式中，使用加热处理装置中之一的电炉。

注意，加热处理装置不局限于电炉，可以具备利用来自电阻发热体等的发热体的热传导或热辐射来加热被处理物的装置。例如，可以使用GRTA（Gas Rapid ThermalAnneal：气体快速热退火）装置、LRTA（Lamp Rapid Thermal Anneal：灯快速热退火）装置等RTA装置。LRTA装置是利用从灯如卤素灯、金卤灯、氙弧灯、碳弧灯、高压钠灯或高压汞灯等发出的光（电磁波）的辐射加热被处理物的装置。GRTA装置是使用高温的气体进行加热处理的装置。作为气体，使用如氩等的稀有气体或者如氮等的即使进行加热处理也不与被处理物产生反应的惰性气体。

在加热处理中，优选在氮或氦、氖、氩等的稀有气体中不包含水分或氢等。或者，引入到加热处理装置的氮或氦、氖、氩等的稀有气体的纯度优选为6N（99.9999%）以上，更优选为7N（99.99999%）以上（即，杂质浓度为1ppm以下，优选为0.1ppm以下）。

通过上述工序可以降低氧化物半导体膜926中的氢浓度，而使半导体膜926为高纯度。由此可以使氧化物半导体膜的稳定。另外，通过使用该氢浓度降低而高度纯化的氧化物半导体膜，可以制造耐压性高且截止态电流显著低的晶体管。可以在形成氧化物半导体膜之后的任何时候进行上述热处理。

另外，也可以通过在氧气氛下对氧化物半导体膜926进行加热处理以对氧化物半导体添加氧，而减少在氧化物半导体膜926中成为施主的氧缺陷。加热处理的温度例如是100℃以上且低于350℃，优选是150℃以上且低于250℃。上述用于氧气氛下的加热处理的氧气体优选不包含水、氢等。或者，导入到加热处理装置中的氧气的纯度优选为6N（99.9999%）以上，更优选设定为7N（99.99999%）以上（即，氧中的杂质浓度为1ppm以下，优选为0.1ppm以下）。

或者，可以通过离子注入法或离子掺杂法等对氧化物半导体膜926添加氧，以减少成为施主的氧缺陷。例如，以2.45GHz的微波成为等离子体状态的氧可以被添加到氧化物半导体膜926中。

下面，对氧化物半导体膜的结构进行说明。

氧化物半导体膜大致分为单晶氧化物半导体膜和非单晶氧化物半导体膜。非单晶氧化物半导体膜包括非晶氧化物半导体膜、微晶氧化物半导体膜、多晶氧化物半导体膜及CAAC-OS（C-Axis Aligned Crystalline Oxide Semiconductor：c轴取向结晶氧化物半导体）膜等中的任一个。

非晶氧化物半导体膜具有无序的原子排列并不具有结晶成分。其典型例子是即便在微小区域中也不存在结晶部且整个膜都为非晶的氧化物半导体膜。

微晶氧化物半导体膜例如包括1nm以上且小于10nm的尺寸的微晶（也称为纳米晶）。因此，微晶氧化物半导体膜具有比非晶氧化物半导体膜高的原子排列的有序度。因此，微晶氧化物半导体膜的缺陷态密度低于非晶氧化物半导体膜。

CAAC-OS膜是包含多个结晶部的氧化物半导体膜之一，大部分的结晶部的尺寸为能够容纳于一边短于100nm的立方体内的尺寸。因此，有时包括在CAAC-OS膜中的结晶部的尺寸为能够容纳于一边短于10nm、短于5nm或短于3nm的立方体内的尺寸。CAAC-OS膜的缺陷态密度低于微晶氧化物半导体膜。下面，对CAAC-OS膜进行详细地说明。

在CAAC-OS膜的透射电子显微镜（TEM：Transmission Electron Microscope）图像中，结晶部与结晶部之间的边界，即，观察不到明确的晶界（grain boundary）。因此，在CAAC-OS膜中，不容易发生起因于晶界的电子迁移率的降低。

根据从大致平行于样品面的方向观察的CAAC-OS膜的TEM图像（截面TEM图像），在结晶部中金属原子排列为层状。各金属原子层具有反映被形成CAAC-OS膜的面（下面，将在形成有CAAC-OS膜之上的面称为被形成面）或CAAC-OS膜的顶面的形状并以平行于CAAC-OS膜的被形成面或顶面的方式排列。

注意，在本说明书中，“平行”是指两条直线形成的角为-10°以上且10°以下，因此包括角为-5°以上且5°以下的情况。另外，“垂直”是指两条直线形成的角为80°以上且100°以下，因此包括角为85°以上且95°以下的情况。

另一方面，根据从大致垂直于样品面的方向观察的CAAC-OS膜的TEM图像（平面TEM图像），在结晶部中金属原子排列为三角形状或六角形状。但是，在不同的结晶部之间金属原子的排列没有规律性。

从截面TEM图像及平面TEM图像发现CAAC-OS膜的结晶部中的取向性。

使用X射线衍射(XRD:X-Ray Diffraction)装置对CAAC-OS膜进行结构分析。例如，当利用out-of-plane（面外）法分析包括InGaZnO₄的结晶的CAAC-OS膜时，在衍射角（2θ）为31°附近时出现峰值。该峰值来源于InGaZnO₄结晶的(009)面，这意味着CAAC-OS膜中的结晶具有c轴取向性，并且c轴朝向大致垂直于CAAC-OS膜的被形成面或顶面的方向。

另一方面，当利用从大致垂直于c轴的方向使X线入射到样品的in-plane（面内）法分析CAAC-OS膜时，在2θ为56°附近时出现峰值。该峰值来源于InGaZnO₄结晶的(110)面。在此，将2θ固定为56°附近并在以样品面的法线向量为轴（φ轴）旋转样品的条件下进行分析（φ扫描）。当该样品是InGaZnO₄的单晶氧化物半导体膜时，出现六个峰值。该六个峰值来源于相等于（110）面的结晶面。另一方面，当该样品是CAAC-OS膜时，即使在将2q固定为56°附近的状态下进行φ扫描也不能明确地观察到峰值。

由上述结果可知，在具有c轴取向的CAAC-OS膜中，虽然a轴及b轴的方向在结晶部之间不同，但是c轴都朝向平行于被形成面或顶面的法线向量的方向。因此，在上述截面TEM图像中观察到的排列为层状的各金属原子层相当于与结晶的ab面平行的面。

注意，结晶部在形成CAAC-OS膜或进行加热处理等晶化处理时形成。如上所述，结晶的c轴朝向平行于CAAC-OS膜的被形成面或顶面的法线向量的方向。由此，例如，当CAAC-OS膜的形状因蚀刻等而发生改变时，结晶的c轴不一定平行于CAAC-OS膜的被形成面或顶面的法线向量。

此外，CAAC-OS膜中的晶化度不一定均匀。例如，当CAAC-OS膜的结晶部是由CAAC-OS膜的顶面近旁的结晶成长而形成时，有时顶面附近的晶化度高于被形成面附近的晶化度。另外，当对CAAC-OS膜添加杂质时，被添加了杂质的区域的晶化度改变，CAAC-OS膜中的晶化度根据区域而不同。

注意，当利用out-of-plane法分析包括InGaZnO₄结晶的CAAC-OS膜时，除了在2θ为31°附近的峰值之外，有时还在2θ为36°附近观察到峰值。由于在2θ为36°附近的峰值来源于ZnGa₂O₄结晶的（311）面，因此包括InGaZnO₄结晶的CAAC-OS膜的一部分中含有ZnGa₂O₄结晶。优选的是，在CAAC-OS膜中2θ的峰值出现在31°附近而不出现在36°附近。

在使用CAAC-OS膜的晶体管中，起因于可见光或紫外光的照射的电特性的变动小。因此，该晶体管具有高可靠性。

注意，氧化物半导体膜例如也可以是包括非晶氧化物半导体膜、微晶氧化物半导体膜和CAAC-OS膜中的两种以上的叠层膜。

CAAC-OS膜例如使用多晶的金属氧化物靶材并通过溅射法形成。当离子碰撞到该靶材时，有时包含在靶材中的结晶区域沿着a-b面劈开，即具有平行于a-b面的面的平板状或颗粒状的溅射粒子剥离。此时，通过该平板状的溅射粒子保持结晶状态到达衬底，可以形成CAAC-OS膜。

CAAC-OS膜优选在如下条件下成膜。

通过降低成膜时进入CAAC-OS膜的杂质的量，可以抑制因杂质导致的结晶状态的破坏，例如，通过降低存在于处理室内的杂质（氢、水、二氧化碳及氮等）的浓度或通过降低成膜气体中的杂质浓度。具体地，使用露点为-80℃以下，优选为-100℃以下的成膜气体。

通过增加成膜时的衬底温度，在溅射粒子到达衬底之后容易发生溅射粒子的迁移。具体地，成膜时的衬底温度在100℃以上且740℃以下的范围内，优选在200℃以上且500℃以下的范围内。通过增加成膜时的衬底温度，当平板状的溅射粒子到达衬底时，在衬底上发生迁移，所以溅射粒子的平坦的面附着到衬底。

优选的是，通过增加成膜气体中的氧比例并对电力进行最优化，以减轻成膜时的等离子体损伤。成膜气体中的氧比例为30vol.%以上，优选为100vol.%。

以下，作为靶材的一个例子示出In-Ga-Zn类氧化物靶材。

将InO_X粉末、GaO_Y粉末及ZnO_Z粉末混合，进行加压处理，然后在1000℃以上且1500℃以下的温度下进行加热处理，由此得到作为多晶的In-Ga-Zn类氧化物靶材。注意，X、Y及Z都为正数。这里，InO_X、GaO_Y、ZnO_Z的摩尔比例如为2:2:1、8:4:3、3:1:1、1:1:1、4:2:3或3:1:2。可以根据要制造的靶材适当地改变粉末的形态及其摩尔比。

碱金属由于不是氧化物半导体的构成元素，因此是杂质。碱土金属在它不是构成氧化物半导体的元素时也是杂质。当与氧化物半导体膜接触的绝缘膜为氧化物时，在碱金属中，Na容易作为Na⁺扩散到该绝缘膜中。另外，在氧化物半导体膜内，Na劈开包括在氧化物半导体中的金属与氧的键合或插在其中，而引起因阈值电压晶体管电特性的劣化（例如，阈值电压的负向漂移而导致的常导通状态（normally-on state）或迁移率的降低等）及特性的偏差。具体地，利用二次离子质谱分析法测量的Na浓度优选为5×10¹⁶/cm³以下,更优选为1×10¹⁶/cm³以下，进一步优选为1×10¹⁵/cm³以下。同样地，Li浓度优选为5×10¹⁵/cm³以下，更优选为1×10¹⁵/cm³以下。同样地，K浓度优选为5×10¹⁵/cm³以下，更优选为1×10¹⁵/cm³以下。

接着，利用光刻工序形成源电极层927及漏电极层928。具体地，可以以如下方式形成电极层927及漏电极层928，即利用溅射法或真空蒸镀法在绝缘膜924上形成导电膜之后，将该导电膜加工（进行构图化）为预定的形状。

源电极层927及漏电极层928可以具有单层结构或两层以上的叠层结构并可以使用选自铝、铬、铜、钽、钛、钼、钨的元素；含有上述元素的合金膜等来形成。或者，源电极层927及漏电极层928可以具有在铝、铜等的金属膜的下侧或上侧层叠铬、钽、钛、钼、钕、钪、钇、钨等的高熔点金属膜的结构。优选将铝或铜与高熔点金属材料组合而使用以避免耐热性弱或腐蚀性高的问题，。

例如，源电极层927及漏电极层928可以具有包含硅的铝膜的单层结构、在铝膜上层叠钛膜的两层结构、或依次层叠钛膜、铝膜、钛膜的三层结构等。Cu-Mg-Al合金、Mo-Ti合金、Ti、Mo与氧化膜具有高密接性；因此，当源电极层927及漏电极层928具有在Cu-Mg-Al合金、Mo-Ti合金、Ti或者Mo的导电膜上层叠Cu的导电膜的叠层结构时，可以提高绝缘膜924与源电极层927及漏电极层928的密接性。

源电极层927及漏电极层928也可以由导电金属氧化物形成。作为导电金属氧化物，可以使用氧化铟、氧化锡、氧化锌、氧化铟氧化锡混合物、氧化铟氧化锌混合物或使上述金属氧化物材料包含硅或氧化硅的材料。

在形成导电膜之后进行加热处理的情况下，优选使导电膜具有承受该加热处理的耐热性。

在本实施方式中，将膜厚度为100nm的钨膜用于源电极层927及漏电极层928。

注意，适当地调节各个材料及蚀刻条件，以便在导电膜的蚀刻中尽可能不去除氧化物半导体膜926。根据蚀刻条件，有时氧化物半导体膜926的露出的部分被部分地蚀刻，从而形成槽部（凹部）。

在本实施方式中，作为成为源电极层927及漏电极层928的导电膜使用钨膜。因此，可以使用包含氨和过氧化氢水的溶液（过氧化氢氨水）对上述导电膜选择性地进行湿蚀刻。作为过氧化氢氨水，具体使用以5:2:2的体积比混合31wt%的过氧化氢水、28wt%的氨水和水。或者，也可以使用包含四氟化碳（CF₄）、氯（Cl₂）、氧的气体对上述导电膜进行干蚀刻。

为了缩减在光刻工序中使用的光掩模数及工序数，还可以通过使用由多级灰度掩模形成的抗蚀剂掩模进行蚀刻工序，该多级灰度掩模是使透过的光具有多种强度的掩模。由于使用多级灰度掩模形成的抗蚀剂掩模具有多种厚度的形状且可以通过进行蚀刻改变其形状，因此可以将使用多级灰度掩模形成的抗蚀剂掩模用在加工为不同图案的多个蚀刻工序中。由此，可以通过一个多级灰度掩模形成至少对应于两种以上的不同图案的抗蚀剂掩模。其结果是，可以缩减曝光掩模数，还可以缩减与其对应的光刻工序，所以可以实现工序的简化。

另外，也可以在氧化物半导体膜926与源电极层927及漏电极层928之间设置用作源区及漏区的氧化物导电膜。氧化物导电膜的材料优选作为成分含有氧化锌，并优选不含有氧化铟。作为这样的氧化物导电膜，可以使用氧化锌、氧化锌铝、氧氮化锌铝、氧化锌镓等。

例如，在形成氧化物导电膜时，可以一同进行形成氧化物导电膜的蚀刻以及形成源电极层927及漏电极层928的蚀刻。

通过设置用作源区及漏区的氧化物导电膜，可以降低氧化物半导体膜926与源电极层927及漏电极层928之间的电阻，由此可以实现晶体管的高速工作。另外，通过设置用作源区及漏区的氧化物导电膜，可以提高晶体管的耐压。

接着，也可以进行使用N₂O、N₂或Ar等气体的等离子体处理。通过该等离子体处理，去除附着到露出的氧化物半导体膜表面的水等。等离子体处理可以使用氧和氩的混合气体进行。

在进行等离子体处理之后，以覆盖源电极层927及漏电极层928与氧化物半导体膜926的方式形成栅极绝缘膜929。然后，在栅极绝缘膜929上，以与氧化物半导体膜926重叠的方式形成栅电极层930，由此形成成为电容器的上部电极层931的导电膜。

栅极绝缘膜929例如可以使用氧氮化硅膜形成。注意，栅极绝缘膜929优选尽量地不含有水分或氢等杂质，并且栅极绝缘膜929可以是单层的绝缘膜或多个绝缘膜的叠层。若栅极绝缘膜929中含有氢，该氢则侵入氧化物半导体膜926中或者氢抽出氧化物半导体膜926中的氧，而使氧化物半导体膜926具有低电阻（n型导电性），而其结果是有可能生成寄生沟道。因此，为了使栅极绝缘膜929尽量不含有氢，成膜时不使用氢是十分重要的。栅极绝缘膜929优选使用阻挡性高的材料。例如，作为阻挡性高的绝缘膜，可以使用氮化硅膜、氮氧化硅膜、氮化铝膜或氮氧化铝膜等。当使用多个层叠的绝缘膜时，将氮的比率低的氧化硅膜、氧氮化硅膜等绝缘膜形成地与上述阻挡性高的绝缘膜相比更接近氧化物半导体膜926。然后，在其间夹着氮比率低的绝缘膜且以与源电极层927、漏电极层928及氧化物半导体膜926重叠的方式形成阻挡性高的绝缘膜。通过使用阻挡性高的绝缘膜，可以防止水分或氢等杂质侵入到氧化物半导体膜926内、栅极绝缘膜929内或者氧化物半导体膜926与其他绝缘膜的界面及其近旁。此外，以与氧化物半导体膜926接触的方式形成氮比率低的如氧化硅膜、氧氮化硅膜等绝缘膜可以防止阻挡性高的绝缘膜直接接触于氧化物半导体膜926。

在本实施方式中，将利用溅射法形成的膜厚度为20nm的氧氮化硅膜用作栅极绝缘膜929。成膜时的衬底温度可以为室温以上400℃以下，在本实施方式中为300℃。

也可以在形成栅极绝缘膜929之后进行加热处理。该加热处理在氮、超干燥空气或稀有气体（氩、氦等）的气氛下优选以200℃以上且400℃以下，例如250℃以上且350℃以下的温度下进行。气体的含水量为20ppm以下，优选为1ppm以下，更优选为10ppb以下。在本实施方式中，例如，在氮气氛下以250℃进行1小时的加热处理。通过在设置了含有氧的栅极绝缘膜929之后进行加热处理，即使因对氧化物半导体膜926进行的之前的加热处理而使氧化物半导体膜926中产生氧缺陷，也可以从栅极绝缘膜929向氧化物半导体膜926中供应氧。通过将氧供应到氧化物半导体膜926，可以降低氧化物半导体膜926中成为施主的氧缺陷，并恢复化学计量组成比。其结果是，可以使氧化物半导体膜926实质上为i型，并可以减轻因氧缺陷造成的晶体管的电特性偏差，由此可以改善电特性。只要是在形成栅极绝缘膜929之后，就对进行该加热处理的时序没有特别的限定。当该加热处理与其他的工序兼用时，可以在不增加工序数的情况下使氧化物半导体膜926实质上为i型。

可以在在栅极绝缘膜929上形成导电膜，然后通过对该导电膜进行图案化而形成栅电极层930及上部电极层931。

栅电极层930及上部电极层931分别为10nm至400nm，优选为100nm至300nm。在本实施方式中，通过如下方法形成栅电极层930及上部电极层931：在利用溅射法在膜厚度为30nm的氮化钽上层叠膜厚度为135nm的钨来形成栅极用的导电膜之后，通过对该导电膜进行蚀刻来将其加工（构图）为所希望的形状。注意，还可以利用喷墨法形成抗蚀剂掩模。利用喷墨法形成抗蚀剂掩模时不需要光掩模；由此可以降低制造成本。

通过上述工序，形成第一晶体管902。

注意，以第一晶体管902为单栅结构的晶体管进行了说明；如有需要，可以制造包括彼此电连接的多个栅电极而形成包括多个沟道形成区的多栅结构的晶体管。

在上述制造方法中，源电极层927及漏电极层928在氧化物半导体膜926之后形成。因此，如图14所示，源电极层927及漏电极层928形成在氧化物半导体膜926之上。或者，源电极层927及漏电极层928可以形成在氧化物半导体膜926之下，即，可以设置于氧化物半导体膜926与绝缘膜924之间。

注意，接触于氧化物半导体膜926的绝缘膜，即，绝缘膜924及栅极绝缘膜929可以使用含有第13族元素及氧的绝缘材料形成。氧化物半导体材料包含第13族元素的材料较多，包含第13族元素的绝缘材料与氧化物半导体的搭配良好。因此，当将含有第13族元素的绝缘材料用于与氧化物半导体膜接触的绝缘膜时，可以使与氧化物半导体膜保持良好的界面状态。

作为包含第13族元素的绝缘材料的例子，有氧化镓、氧化铝、氧化铝镓、氧化镓铝等。在此，氧化铝镓是指含铝量（at.%）多于含镓量（at.%）的物质，氧化镓铝是指含镓量（at.%）等于或多于含铝量（at.%）的物质。

例如，以接触于包含镓的氧化物半导体膜的方式形成包含氧化镓的绝缘膜，由此可以降低界面的氢堆积。或者，使用包含氧化铝的材料形成绝缘膜是有效的。注意，因为氧化铝具有不容易透过水的特性，所以为了防止水侵入到氧化物半导体膜中，优选使用包含氧化铝的材料。

优选通过在氧气氛下进行热处理、氧掺杂等，不仅对接触于氧化物半导体膜926的绝缘膜的表面并对其内部添加氧，从而使其处于包含多于化学计量组成的氧比例的状态。在此，“氧掺杂”包括将等离子体化的氧添加到块体中的氧等离子体掺杂。可以使用离子注入法或离子掺杂法进行氧掺杂。

通过进行氧掺杂处理，可以形成包括氧比例多于化学计量组成的区域的绝缘膜。当使具备这种区域的绝缘膜与氧化物半导体膜接触时，绝缘膜中的过剩的氧被供应到氧化物半导体膜中，而可以减少氧化物半导体膜中或氧化物半导体膜与绝缘膜的界面中的氧缺陷。由此，可以使氧化物半导体膜成为i型或无限趋近于i型。

注意，也可以将包括氧比例多于化学计量组成的区域的绝缘膜用于与氧化物半导体膜926接触的绝缘膜中的位于上层的绝缘膜和位于下层的绝缘膜中的一方；但是，优选用于与氧化物半导体膜926接触的绝缘膜的双方。通过将包括氧比例多于化学计量组成的氧的区域的绝缘膜用于与氧化物半导体膜926接触的绝缘膜中的位于上层及下层的绝缘膜，以形成夹着氧化物半导体膜926的结构，可以进一步提高上述效果。

用于氧化物半导体膜926的上层或下层的绝缘膜可以包含相同的构成元素或不同的构成元素。与氧化物半导体膜926接触的绝缘膜可以是各包括氧比例多于化学计量组成的区域的绝缘膜的叠层。

注意，在本实施方式中，第一晶体管902具有顶栅结构。第一晶体管902包括背栅电极层923。通过设置背栅电极层可以更容易地得到第一晶体管902的常截止特性。例如，当将背栅电极层923的电位设定为GND或固定电位时，可以使第一晶体管902的阈值电压进一步向正方向漂移，由此可以形成常截止化的晶体管。

为了使上述第二晶体管901、第一晶体管902及电容器903电连接来形成电路，在各层间以及上层上层叠用于连接的布线层的单层或多个层。

在图14中，例如为了形成图3中的开关的一个组，第二晶体管901的源极和漏极中的一方通过接触插头913与布线层914电连接。布线层914与可编程逻辑元件的输出端子电连接。第二晶体管901的源极和漏极中的另一方通过接触插头915与布线层916电连接。布线层916与其它的可编程逻辑元件的输入端子电连接。第二晶体管901的栅极通过接触插头917、布线层918、接触插头921、布线层922、接触插头925与第一晶体管902的漏电极层928电连接。该漏电极层928在图14中沿右方向延伸而用作电容器903的下部电极层。在漏电极层928上设置有第一晶体管902的栅极绝缘膜929。该栅极绝缘膜929在形成有电容器903的区域用作电容器903的电极间介电膜。该电极间介电膜上设置有上部电极层931，上部电极层931通过接触插头935与布线层936电连接。布线层936是用来选择储存有开关中的一个配置数据的组的布线。

布线层914、918、916、922、936及背栅电极层923埋入绝缘膜中。这些布线层等优选使用例如铜、铝等低电阻的导电性材料。或者，布线层可以将利用CVD法形成的石墨烯作为导电性材料来形成。石墨烯是指具有sp²键的1原子层的碳分子片或者2层至100层的碳分子片的叠层。作为该石墨烯的制造方法的例子，有在金属催化剂上形成石墨烯的热CVD法；以及通过照射紫外光在局部生成等离子体，不使用催化剂而由甲烷形成石墨烯的等离子体CVD法。

通过采用上述低电阻的导电性材料，可以降低通过布线层传播的信号的RC延迟。当作为布线层使用铜时，为了防止铜向沟道形成区扩散，形成阻挡膜。例如，阻挡膜可以是由氮化钽、氮化钽与钽的叠层、氮化钛、氮化钛与钛的叠层等形成的膜，但是只要具有防止布线材料的扩散的功能且具有与布线材料或绝缘膜等的附着性，就不局限于包含上述材料的膜。阻挡膜可以独自地形成或可以将形成阻挡膜的材料包含于布线材料中，并通过加热处理使其析出于设置在绝缘膜中的开口的内壁来形成。

绝缘膜911、912、919、920、933、934可以使用氧化硅、氧氮化硅、氮氧化硅、BPSG（Boron Phosphorus Silicate Glass：硼磷硅玻璃）、PSG（Phosphorus Silicate Glass：磷硅玻璃）、添加有碳的氧化硅（SiOC）、添加有氟的氧化硅（SiOF）、作为以Si(OC₂H₅)₄为原料的氧化硅的TEOS（Tetraethyl orthosilicate：四乙氧基硅烷）、HSQ(HydrogenSilsesquioxane：氢硅倍半环氧乙烷)、MSQ(Methyl Silsesquioxane：甲基硅倍半环氧乙烷)、OSG(Organo Silicate Glass：有机硅酸盐玻璃)、有机聚合物类材料等的绝缘体。当进行半导体装置的微型化时，由于布线之间的寄生电容变为明显而信号延迟增大，所以氧化硅的相对介电常数（k=4.0至4.5）过高，因此优选使用k为3.0以下的材料。并且，由于在将布线埋入该绝缘膜之后进行CMP处理，所以要求绝缘膜具有机械强度。只要确保该机械强度，就可以使它们多孔（porous）化而具有低介电常数。绝缘膜通过溅射法、CVD法、包括旋涂法（Spin On Glass：旋涂玻璃，也称为SOG）的涂敷法等形成。

在绝缘膜911、912、919、920、933、934上，也可以在将布线材料埋入上述绝缘膜中之后，另外设置用作利用CMP等进行平坦化处理时的蚀刻停止膜的绝缘膜。

布线层914、918、916、922、936以及背栅电极层923上设置有阻挡膜，阻挡膜上设置有保护膜。阻挡膜是用来防止铜等的布线材料的扩散的膜。阻挡膜可以使用氮化硅或SiC、SiBON等的绝缘材料形成。注意，较厚的阻挡膜会增大布线间电容；因此优选选择具有阻挡性且低介电常数的材料。

接触插头913、915、917、921、925、935各通过在绝缘膜中形成高宽高比的开口（辅助孔）并埋入钨等导电材料而形成。优选通过各向异性高的干蚀刻来形成开口，尤其优选通过反应离子刻蚀法（RIE法）来形成开口。开口的内壁形成有由钛膜、氮化钛膜或上述膜的叠层膜等形成的阻挡膜（扩散防止膜），阻挡膜的内部被填充有掺杂了钨或磷等的多晶硅等材料。例如，可以通过包层CVD（blanket CVD）法在辅助孔内埋入钨，并利用CMP使接触插头的上表面平坦化。

另外，最上层设置有保护绝缘膜937，用来防止来自外部的水分或污染物侵入半导体装置。保护绝缘膜937可以具有使用氮化硅、氧氮化硅、氮氧化硅等材料的单层或叠层。

通过采用上述半导体装置的结构，使用包括第一半导体材料且能够进行高速工作的晶体管与包括截止态电流极小的第二半导体材料的晶体管的组合，从而可以制造包括能够以低耗电量进行高速工作的逻辑电路的PLD等半导体装置。

本实施方式可以与其他实施方式适当地组合而实施。

实施方式9

根据本发明的一个方式的半导体装置或PLD可以用于如下各领域的电子设备：数字信号处理装置、软件无线电装置（software-defined radio devices）、航空电子设备（如通信设备、导航系统、自动驾驶系统（autopilot systems）、飞行管理系统等与航空有关的电子设备）、医学图像处理装置、语音识别装置、暗号装置、机械装置的模拟器、射电天文学中的射电望远镜等。还可以应用于ASIC原型（ASIC prototyping）、生物信息学（bioinformatics）领域。

作为民生设备的例子，有显示设备、个人计算机、具备记录媒体的图像再现装置（能够再现如DVD（Digital Versatile Disc：数字通用磁盘）等记录媒体并具有能够显示其图像的显示器的装置）等电子设备。作为其他例子，还有移动电话、包括便携式在内的游戏机、便携式信息终端、电子书阅读器、例如摄像机和数码相机等影像拍摄装置、护目镜型显示器（头戴式显示器）、导航系统、音频再现装置（例如，汽车音频系统和数字音频播放器等）、复印机、传真机、打印机、多功能打印机等。图15A至15F示出这些电子设备的具体例子。

图15A示出便携式游戏机，其包括框体5001、框体5002、显示部5003、显示部5004、麦克风5005、扬声器5006、操作键5007、触屏笔5008等。注意，虽然图15A所示的便携式游戏机包括两个显示部5003和显示部5004，但显示部的数目不限于两个。

图15B示出便携式信息终端，其包括第一框体5601、第二框体5602、第一显示部5603、第二显示部5604、连接部5605、操作键5606等。第一显示部5603设置在第一框体5601中，第二显示部5604设置在第二框体5602中。第一框体5601与第二框体5602通过连接部5605连接，第一框体5601与第二框体5602之间的角度可以通过连接部5605改变。第一显示部5603中的图像可以根据第一框体5601与第二框体5602之间的角度进行切换。也可以对第一显示部5603和第二显示部5604中的至少一个使用附加有位置输入装置的功能的显示装置。注意，可以通过在显示装置设置触摸屏来附加位置输入装置的功能。或者，可以通过在显示装置的像素部设置也称为光电传感器的光电转换元件来附加位置输入装置的功能。

图15C示出笔记本式个人计算机，其包括框体5401、显示部5402、键盘5403及指向装置5404等。

图15D示出电冷藏冷冻箱，其包括框体5301、冷藏室门5302、冷冻室门5303等。

图15E示出摄像机，其包括第一框体5801、第二框体5802、显示部5803、操作键5804、透镜5805、连接部5806等。操作键5804及透镜5805设置在第一框体5801中，显示部5803设置在第二框体5802中。第一框体5801与第二框体5802通过连接部5806连接，第一框体5801与第二框体5802之间的角度可以通过连接部5806改变。显示部5803中的图像可以根据第一框体5801与第二框体5802之间的角度进行切换。

图15F示出一般的汽车，其包括车体5101、车轮5102、仪表盘5103及灯5104等。

本实施方式可以与其他实施方式适当地组合而实施。

实施方式10

接着，对具有使用氧化物半导体（OS）膜的晶体管的开关与包括使用硅（Si）膜的晶体管和一对反相器的开关之间的工作上的区别进行说明。

图16示出包括使用OS膜的晶体管的组720a以及包括使用硅（Si）膜的晶体管和一对反相器的组720b的电路图。图16还示出组720a及组720b中的节点FD的电位的时序图以及供应到布线721且含有配置数据的信号IN的电位的时序图。

在组720a及组720b各组中，晶体管701的导通状态或截止状态且由布线722的电位控制，对应于由布线721供应的配置数据的电位被保持于节点FD，来控制晶体管702的导通状态或截止状态。注意，图16所示的时序图示出晶体管702是n沟道晶体管时的例子。

在组720b中，节点FD的电位通过反相器780及反相器781被保持。另一方面，在组720a中，节点FD的电位使用包括OS膜的的晶体管701的极小的截止态电流被保持。因此，当晶体管701在组720a中为截止状态时，节点FD用作与其它的电极或布线之间的绝缘性极高的浮遊电极。因此，与组720b相比，组720a可以使用更少的晶体管保持节点FD的电位。

由于节点FD在组720a中变为浮遊状态，可以期待下述增压（Boosting）效果。具体而言，当节点FD在组720a中为浮遊状态时，随着信号IN的电位从低电平变为高电平，因晶体管702所具有的各种电容，节点FD的电位上升。当被写入组720a的配置数据为“0”时，晶体管702处于弱反模式，因此在源极与栅极间形成电容Cgs，而栅极使节点FD的电位上升。另一方面，当写入组720a的配置数据为“1”时，晶体管702处于强反模式，沟道形成区与栅极间形成电容Cox，而栅极如电容Cgs使节点FD的电位上升。因此，当配置数据为“1”时，引起节点FD的电位上升的晶体管702的电容比配置数据为“0”时要大。因此，与配置数据为“0”时相比，组720a可以在配置数据为“1”时获得伴随信号IN的电位变化节点FD的电位上升更高的增压效果。通过上述增压效果，组720a的开关速度在配置数据为“1”时提高，在配置数据为“0”时晶体管702被关闭。

在包含于一般的PLD的布线资源中的开关中，采用用来提高集成密度的n沟道晶体管。但是，上述开关存在由于通过n沟道晶体管的栅极的信号的电位因阈值电压而下降，而使开关速度降低的问题。提出了一种对n沟道晶体管的栅极施加高电位的过驱动方法以提高开关速度；但是，采用该方法有可能导致用作开关的n沟道晶体管的可靠性下降。相反地，在本发明的一个方式中，当配置数据为“1”时，上述增压效果可以以不使用过驱动的方式提高组720a的开关速度；因此可以在不影响可靠性的情况下提高开关速度。

在组720b中，节点FD的电位因增压效果而上升，但是通过反相器780及反相器781立刻回到原来的电位。因此，组720b无法利用增压效果提高开关速度。

与文献1（K. C. Chun, P. Jain, J. H. Lee, and C. H. Kim, "A 3T GainCell Embedded DRAM Utilizing Preferential Boosting for High Density and LowPower On-Die Caches", IEEE Journal of Solid-State Circuits, vol. 46, no. 6,pp. 1495-1505, June 2011）、文献2（F. Eslami and M. Sima, "Capacitive Boostingfor FPGA Interconnection Networks", Int. Conf. on Field Programmable Logicand Applications, 2011, pp. 453-458）不同，组720a可以期待其他有利的效果。

由于文献1中的电路结构以提高DRAM的数据保持时间及读取速度为目的，因此存储单元的数量多且连接于存储单元的输出的读取用的位线（RBL）具有高寄生电容。相反地，在组720a中，由于信号OUT被供应至CMOS的栅极，因此组720a的输出侧的寄生电容比文献1的情况要小。为此，伴随晶体管702的电容Cgs引起的节点FD的电位上升以及漏极与栅极间形成的电容Cgd，可以获得信号OUT的电位上升的间接增压效果。换言之，当将组720a作为控制布线间的连接的开关电路时，因为间接增压效果而可以进一步提高开关速度。另外，与文献2的情况相比，组720a可以使用更少的晶体管保持上升了的节点FD的电位。

为了验证上述增压效果，制造两种各段的输出都配置有组720a或组720b的101段的环形振荡器（RO）电路的TEG，并利用振荡频率对组720a或组720b的延迟时间进行了评价。包括在RO电路的TEG的反相器中的n沟道晶体管和p沟道晶体管的沟道宽度W分别为16μm和32μm。组720a及组720b所包括的晶体管702的沟道宽度W为16μm。组720a所具有的晶体管701的沟道宽度W为4μm，组720b所包括的晶体管701的沟道宽度W为8μm。组720b的反相器780及反相器781所包括的n沟道晶体管与p沟道晶体管的沟道宽度W分别为4μm和8μm。包括硅膜的n沟道晶体管及p沟道晶体管的沟道长度L都为0.5μm。作为组720a中的晶体管701，使用包括含有In-Ga-Zn类氧化物的CAAC-OS膜且沟道长度L为1μm的晶体管。晶体管701层叠于使用硅膜的晶体管上。

将RO电路的TEG中的电源电压（VDD_RO）与组720b的反相器780及反相器781的电源电压（VDD_MEM）的差称为过驱动电压（Overdrive Voltage），并测定了对应于过驱动电压的一段RO的延迟时间。注意，施加至布线722及布线721的高电平电位与低电平电位的电位差相当于VDD_MEM。

图17示出延迟时间的测定结果。在图17中，横轴表示过驱动电压（mV），纵轴表示一段RO的延迟时间。注意，在图17中，纵轴的延迟时间表示相对于VDD_RO为2.00V、过驱动电压为0V时的延迟时间的测定值的值。在图17中，VDD_RO为2.00V时的延迟时间以实线表示，VDD_RO为2.25V时的延迟时间以点划线表示，VDD_RO为2.50V时的延迟时间以虚线表示。

如图17所示，包括组720a的RO电路比包括组720b的RO电路的延迟时间短，由此可以确认延迟时间根据组720a与组720b的结构而不同。

另外，如图17所示，在组720b中，VDD_RO越低通过提高过驱动电压开关速度被提高的过驱动效果越显著。但是，即使施加VDD_RO的0.2倍以上的过驱动电压，在组720b的开关速度还是不比720a的开关速度高。注意，当配置数据被写入到组720a中时，因晶体管701的阈值电压节点FD的电位下降，因此节点FD的电位变为低于VDD_MEM。尽管这样，值得注意的是没有被施加过驱动电压的组720a的开关速度还是比被施加过驱动电压的组720b高。

还确认到在施加相同的过驱动电压时，包括组720a的RO电路的耗电量小于包括组720b的RO电路的耗电量。

利用对应于上述RO电路的TEG的SPICE模拟，评价伴随包括组720a的RO电路中的信号IN的电位的上升的节点FD的电位的上升。在模拟中，VDD_RO为2.5V。模拟的结果示出：伴随信号IN的电位的上升，当配置数据为“1”时，节点FD的电位上升0.75V，当配置数据为“0”时，节点FD的电位上升0.07V。

如上所述，结果表明，在包括组720a的半导体装置即使在不使用过驱动电压仅使用单一的电源电压时也可以实现耗电量降低、开关速度提高等高性能。

本实施方式可以与其他实施方式适当地组合而实施。

附图标记说明

30：LUT；31：多路复用器；32：多路复用器；33：多路复用器；34：多路复用器；35：多路复用器；36：多路复用器；37：多路复用器；40：LUT；41：多路复用器；42：多路复用器；43：多路复用器；44：OR电路；51：晶体管；52：反相器；53：反相器；54：反相器；60：开关；61a：第一晶体管；61b：第一晶体管；61c：第一晶体管；62a：第二晶体管；62b：第二晶体管；62c：第二晶体管；63_1：布线；63_2：布线；64_1a：布线；64_1b：布线；64_1c：布线；64_2a：布线；64_2b：布线；64_2c：布线；65a：布线；65b：布线；65c：布线；65_1a：布线；65_1b：布线；65_1c：布线；65_2a：布线；65_2b：布线；65_2c：布线；66a：电容器；66b：电容器；66c：电容器；101：逻辑阵列；102：可编程逻辑元件；103a：水平布线群；103b：垂直布线群；104：开关盒；105：输出端子；106：开关群；110：布线；111：布线；112：开关；113：开关；114：开关；115：开关；116：开关；117：开关；200：开关；201a：第一晶体管；201b：第一晶体管；201c：第一晶体管；202a：第二晶体管；202b：第二晶体管；202c：第二晶体管；203a：节点；203b：节点；203c：节点；204a：电容器；204b：电容器；204c：电容器；205a：布线；205b：布线；205c：布线；206a：布线；206b：布线；206c：布线；207：布线；210：布线；211：布线；212：可编程逻辑元件；213：查找表；214：触发器；215：AND：电路；216：布线；217布线；218：可编程逻辑元件；219：查找表；220：触发器；221：AND电路；230：组；231：组；232：组；300：开关；301a：第一晶体管；301b：第一晶体管；301c：第一晶体管；302a：第二晶体管；302b：第二晶体管；302c：第二晶体管；303a：节点；303b：节点；303c：节点；304a：电容器；304b：电容器；304c：电容器；305a：布线；305b：布线；305c：布线；306a：布线；306b：布线；306c：布线；307：布线；310：布线；311：布线；312：可编程逻辑元件；313：查找表；314：触发器；315：AND电路；316：布线；317：布线；318：可编程逻辑元件；319：查找表；320：触发器；321：AND电路；330：组；331：组；332：组；400：开关；401a：第一晶体管；401b：第一晶体管；401n：第一晶体管；402a：第二晶体管；402b：第二晶体管；402n：第二晶体管；403a：节点；403b：节点；403n：节点；404a：电容器；404b：电容器；404n：电容器；405a：布线；405b：布线；405n：布线；406a：布线；406b：布线；406n：布线；407：布线；410：布线；411：布线；412：可编程逻辑元件；413：查找表；414：触发器；415：AND电路；418：可编程逻辑元件；419：查找表；420：触发器；421：AND电路；430：组；431：组；432：组；500：开关；501a：第一晶体管；501b：第一晶体管；502a：第二晶体管；502b：第二晶体管；503a：节点；503b：节点；504a：电容器；504b：电容器；505a：布线；505b：布线；506a：布线；506b：布线；507：布线；510：布线；511：布线；512：可编程逻辑元件；513：查找表；514：触发器；515：AND电路；518：可编程逻辑元件；519：查找表；520：触发器；521：AND电路；530：组；531：组；540：晶体管；600：开关；601a：第一晶体管；601b：第一晶体管；601c：第一晶体管；602a：第二晶体管；602b：第二晶体管；602c：第二晶体管；603a：节点；603b：节点；603c：节点；605a：布线；605b：布线；605c：布线；606a：布线；606b：布线；606c：布线；607：布线；608a：第三晶体管；608b：第三晶体管；608c：第三晶体管；610：布线；611：布线；612：可编程逻辑元件；613：查找表；614：触发器；615：AND电路；616：布线；617：布线；618：可编程逻辑元件；619：查找表；620：触发器；621：AND电路；630：组；631：组；632：组；701：晶体管；702：晶体管；720a：组；720b：组；721：布线；722：布线；780：反相器；781：反相器；900：衬底；901：第二晶体管；902：第一晶体管；903：电容器；904：阱；906：杂质区；907：栅极绝缘膜；908：栅电极层；909：侧壁绝缘膜；910：绝缘膜；911：绝缘膜；912：绝缘膜；913：接触插头；914：布线层；915：接触插头；916：布线层；917：接触插头；918：布线层；919：绝缘膜；920：绝缘膜；921：接触插头；922：布线层；923：背栅电极层；924：绝缘膜；925：接触插头；926：氧化物半导体膜；927：源电极层；928：漏电极层；929：栅极绝缘膜；930：栅电极层；931：上部电极层；932：绝缘膜；933：绝缘膜；934：绝缘膜；935：接触插头；936：布线层；937：保护绝缘膜；5001：框体；5002：框体；5003：显示部；5004：显示部；5005：麦克风；5006：扬声器；5007：操作键；5008：触屏笔；5101：车体；5102：车轮；5103：仪表盘；5104：灯；5301：框体；5302：冷藏室门；5303：冷冻室门；5401：框体；5402：显示部；5403：键盘；5404：指向装置；5601：框体；5602：框体；5603：显示部；5604：显示部；5605：连接部；5606：操作键；5801：框体；5802：框体；5803：显示部；5804：操作键；5805：透镜；5806：连接部；IN1：输入端子；IN2：输入端子；IN3：输入端子；IN4：输入端子；A1：控制端子；A2：输入端子；A3：输入端子；A4：输入端子；A5：输入端子；A6：控制端子；A7：输入端子；A8：输入端子；M1：输入端子；M2：输入端子；M3：输入端子；M4：输入端子；M5：输入端子；M6：输入端子；M7：输入端子；M8：输入端子；OUT：输出端子

本申请基于2012年5月2日提交到日本专利局的日本专利申请No. 2012-105031，通过引用将其完整内容并入在此。

Claims

1.一种半导体装置，包括：

第一可编程逻辑元件和第二可编程逻辑元件；

垂直布线，置于所述第一可编程逻辑元件与所述第二可编程逻辑元件之间；

水平布线，垂直于所述垂直布线；以及

开关的组，位于所述垂直布线与所述水平布线的交叉点，所述开关的组包括第一至第六开关，

其中：

所述第一开关和所述第二开关配置成确定所述垂直布线与所述水平布线之间的导通；

所述第三开关和所述第四开关配置成确定所述垂直布线与所述水平布线之间的导通；

所述第五开关和所述第六开关配置成分别确定所述垂直布线与所述水平布线的导通，以及

其中所述第一至第六开关的各个包括在沟道形成区中包含氧化物半导体的第一晶体管。

2.根据权利要求1所述的半导体装置，

其中所述第一至第六开关的各个包括：

第二布线；以及

多个电路组，

其中所述多个电路组的各个包括：

第一布线；以及

所述第一晶体管和第二晶体管各包括栅极、源极和漏极，以及

其中：

所述第一晶体管的所述栅极电连接到所述第一布线；

所述第一晶体管的所述源极电连接到所述第二布线；

所述第二晶体管的所述栅极电连接到所述第一晶体管的所述漏极；

所述多个电路组的所述第二晶体管的所述源极彼此电连接；

所述多个电路组的所述第二晶体管的所述漏极彼此电连接；

所述第一可编程逻辑元件电连接到所述多个电路组的所述第二晶体管的所述源极；以及

所述第二可编程逻辑元件电连接到所述多个电路组的所述第二晶体管的所述漏极。

3. 根据权利要求2所述的半导体装置，

其中所述多个电路组的各个还包括电容器和第三布线，以及

其中，在所述多个电路组的各个中，所述电容器的电极中的一个电连接到所述第二晶体管的所述栅极并且所述电容器的所述电极中的另一个电连接到所述第三布线。

4.根据权利要求2所述的半导体装置，其中所述第二晶体管在沟道形成区中包括硅。

5.根据权利要求2所述的半导体装置，其中所述第二晶体管是p沟道晶体管。

6.根据权利要求2所述的半导体装置，其中所述多个电路组的数量为2。

7.一种半导体装置包括：

第一可编程逻辑元件和第二可编程逻辑元件；

水平布线，垂直于所述垂直布线；以及

其中：

所述第三开关和所述第四开关配置成确定所述垂直布线与所述水平布线之间的导通；以及

所述第五开关和所述第六开关配置成分别确定所述垂直布线与所述水平布线的导通，

其中所述第一至第六开关的各个包括在沟道形成区中包含氧化物半导体的第一晶体管，

其中所述第一至第六开关的各个包括：

第一布线和第二布线；以及

所述第一晶体管和第二晶体管各包括栅极、源极和漏极，

其中：

所述第一晶体管的所述栅极电连接到所述第一布线；

所述第一晶体管的所述源极电连接到所述第二布线；以及

所述第二晶体管的所述栅极电连接到所述第一晶体管的所述漏极，

其中所述第一可编程逻辑元件电连接到所述第二晶体管的所述源极，以及

其中所述第二可编程逻辑元件电连接到所述第二晶体管的所述漏极。

8. 根据权利要求7所述的半导体装置，

其中所述第一至第六开关的各个还包括电容器和第三布线，以及

其中所述电容器的电极中的一个电连接到所述第二晶体管的所述栅极并且所述电容器的所述电极中的另一个电连接到所述第三布线。

9.根据权利要求7所述的半导体装置，其中所述第二晶体管在沟道形成区中包括硅。

10.根据权利要求7所述的半导体装置，其中所述第二晶体管是p沟道晶体管。

11.一种半导体装置包括：

第一可编程逻辑元件和第二可编程逻辑元件；

水平布线，垂直于所述垂直布线；以及

其中：

其中所述第一至第六开关的各个包括：

第一布线和第二布线；以及

所述第一晶体管、第二晶体管和第三晶体管各包括栅极、源极和漏极，

其中：

所述第一晶体管的所述栅极电连接到所述第一布线；

所述第一晶体管的所述源极电连接到所述第二布线；

所述第二晶体管的所述栅极电连接到所述第一晶体管的所述漏极；以及

所述第三晶体管的所述源极电连接到所述第二晶体管的所述漏极，

其中所述第二可编程逻辑元件电连接到所述第三晶体管的所述漏极。

12. 根据权利要求11所述的半导体装置，

其中所述第一至第六开关的各个还包括第三布线，以及

其中所述第三晶体管的所述栅极电连接到所述第三布线。

13.根据权利要求11所述的半导体装置，其中所述第二晶体管和所述第三晶体管的各个在沟道形成区中包括硅。

14.根据权利要求11所述的半导体装置，其中所述第二晶体管和所述第三晶体管的各个是p沟道晶体管。