TW201403760A - 可程式化邏輯裝置 - Google Patents

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Abstract

本發明的一個實施例是一種可程式化邏輯裝置(PLD)，其包括：陣列狀的多個可程式化邏輯元件(PLE)；以及選擇PLE間的電連接的開關。開關具有多個如下組，每個組包括：氧化物半導體層中形成有通道的第一電晶體；當第一電晶體變為關閉狀態時變為浮動狀態的節點；以及根據儲存於節點的配置資料決定源極與汲極間的電連接的第二電晶體。每個組中的第二電晶體彼此電並聯連接。藉由選擇任一個組來設定開關的導通/關閉狀態，由此設定PLE間的電連接。

Description

可程式化邏輯裝置
本發明關於一種半導體裝置。本發明尤其關於一種可程式化邏輯裝置及使用該可程式化邏輯裝置的半導體裝置。另外，本發明關於一種使用上述半導體裝置的電子裝置。
與在製造時所有電路都被固定的一般的積體電路不同，可程式化邏輯裝置(Programmable Logic Device：PLD)是一種在發貨之後，利用者可以根據其需改變電路結構而使用的裝置。作為上述利用者可進行程式化的裝置可以舉出小規模的PAL(Programmable Array Logic：可程式化陣列邏輯)、GAL(Generic Array Logic：通用陣列邏輯)、規模較大的CPLD(Complex Programmable Logic Device：複雜可程式化邏輯裝置)及FPGA(Field Programmable Gate Array：場可程式化閘陣列)等，在本說明書中將上述裝置稱為可程式化邏輯裝置(以下稱為PLD)。
與習知的ASIC(Application Specific Integrated Circuit：專用積體電路)相比，PLD具有如下優點：開發時間短以及在設計規格變更上的柔軟性等。因此，近年不斷被應用於半導體裝置。
PLD例如由多個可程式化邏輯元件(也稱為邏輯塊)及可程式化邏輯元件間的佈線構成。可以藉由改變各可程式化邏輯元件的功能來改變PLD的功能。另外，也可以藉由改變可程式化邏輯元件間的電連接關係來改變PLD的功能。
例如，可程式化邏輯元件由查找表(lookup table,LUT)及多工器等構成。可以藉由對儲存該查找表的資料的記憶體裝置設定特定的值，來特定可程式化邏輯元件的功能。另外，可以藉由對儲存該多工器的輸入信號的選擇信息的儲存元件設定特定的值，來特定可程式化邏輯元件的功能。
例如，可程式化邏輯元件間的佈線可以使用能夠控制多個佈線與多個佈線之間的連接的連接開關構成。可程式化邏輯元件間的佈線的電連接關係，藉由對儲存上述連接開關的導通．非導通的資料的儲存元件設定特定的值可為特定的。
將上述查找表的資料、多工器的輸入信號的選擇資訊、連接開關的導通．非導通的資料等稱為配置資料，將儲存配置資料的儲存元件稱為配置記憶體，並將對配置記憶體設定配置資料稱為配置。尤其是，將對配置記憶體重 新設定(更新)配置資料稱為重配置。藉由生成(程式化)所希望的配置資料並進行配置，可以將PLD的電路結構變為對應於利用者的目的的電路結構。
PLD通常在停止具有PLD的半導體裝置的工作的狀態下進行配置(靜態配置)。但是，為了進一步發揮PLD的特長，如何在半導體裝置工作時進行配置(動態配置)的技術受到關注。明確而言，準備多個對應於多個電路結構(背景contexts)而分別設定的配置資料，來切換上述電路的功能。有時將該種PLD稱為多背景PLD(multi-context PLD)。
作為動態配置的方法，專利文獻1中提出一種如下方法：在DRAM(Dynamic Random Access Memory：動態隨機存取記憶體)中將對應於多個電路結構的各配置資料分別儲存在不同的地址，並由SRAM(Static Random Access Memory：靜態隨機存取記憶體)構成配置記憶體，由DRAM的上述地址讀取對應於所希望的電路結構的配置資料，並將其寫入為配置記憶體的SRAM中來在短時間內進行配置。
[專利文獻1]日本專利申請公開第平10-285014號公報
但是，在上述專利文獻1的結構中，為了將配置資料保持於DRAM，需要定期性地進行更新工作，導致耗電量增大。另外，由於DRAM為揮發性記憶體，因此每當對 PLD投入電源時都需要向DRAM儲存資料。因此，為了保存配置資料，還需要非揮發性記憶體。並且，由於每當投入電源就需要從該非揮發性記憶體向DRAM進行大規模的資料傳送等程序，而會延長啟動時間。
另外，當作為配置記憶體使用SRAM時，至少需要4個電晶體。為此，整個PLD的元件數大幅增大，而導致電路面積增大。
於是，本發明的一個實施例的目的是提供一種能夠進行動態配置的實現了高速配置的耗電量低且啟動時間短的PLD。
另外，本發明的一個實施例的目的是提供一種與使用SRAM作為配置記憶體的情況相比電路面積小的PLD。
鑒於上述目的，本發明的一個實施例提供一種如下高性能的PLD：在具有能夠儲存多個配置資料的非揮發性記憶體的PLD中，藉由縮減每位元的電晶體數量以及切換配置資料所需要的時間，而能夠在工作時進行重配置的PLD。
上述非揮發性記憶體可以藉由由關態電流(off-state current)極低的電晶體控制儲存節點的電荷量來保持並儲存配置資料。藉由採用該結構，可以保持電荷，由此可以容易地實現非揮發性記憶體。
具體地，構成上述非揮發性記憶體的電晶體在通道形 成區中含有比矽帶隙寬且本質載流子密度比矽低的半導體材料。藉由使通道形成區中含有具有上述特性的半導體材料，可以實現關態電流極低的電晶體。作為該半導體材料，例如可以舉出帶隙大致為矽的帶隙的三倍的氧化物半導體、碳化矽、氮化鎵等。與通常的由矽、鍺等半導體材料形成的電晶體相比，具有上述半導體材料的電晶體的關態電流極低。
本發明的一個實施例是一種可程式化邏輯裝置，其包括：陣列狀的多個可程式化邏輯元件；以及選擇可程式化邏輯元件間的電連接的開關。開關具有多個如下組，每個組包括：氧化物半導體層中形成有通道的第一電晶體；當第一電晶體變為關閉狀態時變為浮動狀態的節點；以及根據儲存於節點的配置資料決定源極與汲極間的電連接的第二電晶體。每個組中的第二電晶體彼此電並聯連接。藉由選擇任一個組來設定開關的導通/關閉狀態，由此設定可程式化邏輯元件間的電連接。
在上述本發明的一個實施例中，作為具體的電路結構，例如可以採用如下結構：在多個組的每一個中，第一電晶體的閘極與第一佈線電連接，第一電晶體的源極和汲極中的一方與第二佈線電連接，第一電晶體的源極和汲極中的另一方與第二電晶體的閘極及電容器的一對電極中的一方電連接，第二電晶體的源極和汲極中的一方與開關的輸入端子電連接，第二電晶體的源極和汲極中的另一方與開關的輸出端子電連接，電容器的一對電極中的另一方與 第三佈線電連接。
另外，在本發明的一個實施例中，可程式化邏輯元件也可以具有如下電路，該電路對可程式化邏輯元件的輸出端子輸入致能信號(enable signal)。
根據本發明的一個實施例可以提供一種能夠進行動態配置的實現了高速配置的耗電量低且啟動時間短的PLD。
另外，與作為配置記憶體使用SRAM的情況相比，可以提供電晶體數量少或電路面積小的PLD。
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5601‧‧‧外殼
5602‧‧‧外殼
5603‧‧‧顯示部
5604‧‧‧顯示部
5605‧‧‧連接部
5606‧‧‧操作鍵
5801‧‧‧外殼
5802‧‧‧外殼
5803‧‧‧顯示部
5804‧‧‧操作鍵
5805‧‧‧透鏡
5806‧‧‧連接部
IN1‧‧‧輸入端子
IN2‧‧‧輸入端子
IN3‧‧‧輸入端子
IN4‧‧‧輸入端子
A1‧‧‧控制端子
A2‧‧‧輸入端子
A3‧‧‧輸入端子
A4‧‧‧輸入端子
A5‧‧‧輸入端子
A6‧‧‧控制端子
A7‧‧‧輸入端子
A8‧‧‧輸入端子
M1‧‧‧輸入端子
M2‧‧‧輸入端子
M3‧‧‧輸入端子
M4‧‧‧輸入端子
M5‧‧‧輸入端子
M6‧‧‧輸入端子
M7‧‧‧輸入端子
M8‧‧‧輸入端子
OUT‧‧‧輸出端子
在圖式中：圖1A和1B是說明半導體裝置的一個實施例的電路圖；圖2是說明半導體裝置的一個實施例的電路圖；圖3是說明半導體裝置的一個實施例的電路圖；圖4是說明電路工作的一個實施例的時序圖；圖5是說明半導體裝置的一個實施例的電路圖；圖6是說明電路工作的一個實施例的時序圖；圖7是說明半導體裝置的一個實施例的電路圖；圖8是說明半導體裝置的一個實施例的電路圖；圖9是說明半導體裝置的一個實施例的電路圖；圖10是說明電路工作的一個實施例的時序圖；圖11是說明半導體裝置的一個實施例的電路圖；圖12A至12C是說明半導體裝置的一個實施例的電 路圖；圖13A至13C是說明半導體裝置的一個實施例的電路圖；圖14是示出半導體裝置的一個實施例的剖面圖；圖15A至15F是說明電子裝置的圖；圖16是單元的電路圖和時序圖；圖17是表示過驅動電壓與延遲時間的關係的圖。
本發明的選擇圖為圖3。
下面，參照圖式詳細地說明本說明書所公開的發明的實施例。但是，所屬技術領域的普通技術人員可以很容易地理解一個事實，就是本說明書所公開的發明可以被變換為各種各樣的形式而不侷限於以下說明。另外，本說明書所公開的發明不應該被解釋為僅限定在下面所示的實施例所記載的內容中。
注意，第一、第二等序數詞是為了方便起見而附加的，在本說明書中其並不表示特定發明的事項的固有名稱。
“電連接”包括藉由“具有某種電作用的元件”連接的情況。在此，“具有某種電作用的元件”只要可以進行連接對象間的電信號的傳送及接收，就對其沒有特別的限制。例如，“具有某種電作用的元件”不僅包括電極和佈線，而且還包括電晶體等的切換元件、電阻、電感器、電 容器、其他具有各種功能的元件等。
另外，本發明的半導體裝置在其範疇內包括微處理器、影像處理電路、半導體顯示裝置用控制器、DSP(Digital Signal Processor：數位信號處理器)、微控制器等的使用半導體元件的各種半導體積體電路。另外，本發明的半導體裝置在其範疇內還包括使用該半導體積體電路的RF標籤，半導體顯示裝置等各種裝置。半導體顯示裝置在其範疇內還包括液晶顯示裝置、在各像素中具有以有機發光元件(OLED)為代表的發光元件的發光裝置、電子紙、DMD(Digital Micromirror Device：數位微鏡裝置)、PDP(Plasma Display Panel：電漿顯示面板)及FED(Field Emission Display：場致發射顯示器)等以及在驅動電路中具有半導體元件的其他半導體顯示裝置。
實施例1
在本實施例中，參照圖1A至圖4對PLD的一個實施例進行說明。
圖1A示意性地示出PLD中的邏輯陣列的一部分。邏輯陣列101包括“陣列狀”的多個可程式化邏輯元件102(在圖1A中記作PLE)。這裏，陣列狀是指可程式化邏輯元件週期性地排列，其排列方式不侷限於圖1A的排列方式。
另外，以圍繞可程式化邏輯元件102的方式形成有多個佈線。在圖1A中，上述佈線由多個水平佈線群103a及 多個垂直佈線群103b構成。佈線群是指如圖1A所示的例如由4個等多個佈線形成的佈線束。水平佈線群103a與垂直佈線群103b相交的部分設置有開關盒104。另外，水平佈線群103a及垂直佈線群103b與輸出端子105電連接，由此進行邏輯陣列101與外部電路的信號的傳送及接收。
多個可程式化邏輯元件102的輸入端子和輸出端子分別與設置在周圍的水平佈線群103a和垂直佈線群103b電連接。例如，可程式化邏輯元件102在圖1A中分別在上下左右側具有4個輸入/輸出端子，可以將上側及左側的端子用作輸入端子，將右側及下側的端子用作輸出端子。藉由使用上述輸入/輸出端子，可以將可程式化邏輯元件102與其他的可程式化邏輯元件102電連接。
可以利用設置於開關盒104內的可程式化的開關決定任意可程式化邏輯元件102與其他的可程式化邏輯元件102的電連接關係。圖1B示出開關盒104的放大圖。例如，當水平佈線群103a及垂直佈線群103b分別由4個佈線構成時，水平佈線群103a與垂直佈線群103b的交點為16個。但是，當對所有交點設置開關群106時，如信號延遲、晶片面積增大、成本增大等缺點明顯。因此，例如，如圖1B所示，僅對16個交點中的斜著的交點設置開關群106。也就是說，一個開關盒104中，一個水平佈線僅有一個開關群106，該開關群106僅與一個垂直佈線共用。
開關群106由多個開關構成。圖2示出開關群106的結構。開關群106設置於圖1B所示的水平佈線群103a中的1個佈線111與垂直佈線群103b中的1個佈線110的交點。開關群106具有控制佈線111與佈線110的連接的功能。具體地，開關群106包括開關112至開關117。開關112具有控制佈線110中的PointA與佈線111中的PointC的電連接的功能。開關113具有控制佈線110中的PointB與佈線111中的PointC的電連接的功能。開關115具有控制佈線110中的PointA與佈線111中的PointD的電連接的功能。開關114具有控制佈線110中的PointB與佈線111中的PointD的電連接的功能。開關116具有控制佈線110中的PointA與PointB的電連接的功能。開關117具有控制佈線111中的PointC與PointD的電連接的功能。
開關112至開關117分別儲存有配置資料，並根據該配置資料選擇開關112至開關117的導通或關閉。
(開關200的電路結構)
圖3示出根據本實施例的開關200。開關200對應於圖2中的各開關112至開關117，其控制PLD中的可程式化邏輯元件212(在圖3中記作PLE1)與可程式化邏輯元件218(在圖3中記作PLE2)的連接。各可程式化邏輯元件212、可程式化邏輯元件218對應於圖1A和1B中的多個可程式化邏輯元件102中的一個，其分別由組合電 路、正反器、邏輯元件等構成。另外，組合電路由查找表、AND-OR電路等構成，並可以根據配置資料改變組合電路的電路結構。例如，在圖3中，可程式化邏輯元件212由查找表213、正反器214、AND電路215構成，可程式化邏輯元件218由查找表219、正反器220、AND電路221構成。由佈線216對正反器214、220輸入同一時脈信號，以使可程式化邏輯元件212、可程式化邏輯元件218同步。另外，由佈線217對AND電路215、221輸入同一致能信號。
開關200由包括三個組的電路構成，其中該三個組的每一個組都包括第一電晶體、第二電晶體及電容器。第一電晶體使用比矽帶隙寬且本質載流子密度比矽低的半導體材料。作為這樣的材料例如可以舉出氧化物半導體。在圖3中，使用氧化物半導體的電晶體的記號下方標有表示氧化物半導體的OS字樣。第一電晶體使用氧化物半導體作為通道形成區。第二電晶體較佳為使用與第一電晶體相比能夠高速地進行開關的使用如矽等的半導體材料作為通道形成區的電晶體。在本實施例中，第二電晶體使用n型電晶體。
如圖3所示，具體地，開關200包括：第一電晶體201a、201b、201c；第二電晶體202a、202b、202c；以及電容器204a、204b、204c。第一電晶體201a、201b、201c的閘極分別與佈線206a、206b、206c電連接。佈線206a、206b、206c被輸入寫入信號。另外，第一電晶體 201a、201b、201c的源極與公共佈線207電連接。佈線207被輸入寫入資料信號。另外，第一電晶體201a、201b、201c的汲極分別與第二電晶體202a、202b、202c的閘極以及電容器204a、204b、204c的一對電極中的一方電連接。第二電晶體202a、202b、202c彼此電並聯連接。即，第二電晶體202a、202b、202c的源極彼此連接，第二電晶體202a、202b、202c的汲極彼此連接。另外，第二電晶體202a、202b、202c的源極藉由佈線210與可程式化邏輯元件212的輸出端子電連接，第二電晶體202a、202b、202c的汲極藉由佈線211與可程式化邏輯元件218的輸入端子電連接。另外，電容器204a、204b、204c的一對電極中的另一方與分別被輸入選擇信號的佈線205a、205b、205c電連接。這裏，將第一電晶體201a、201b、201c的汲極、第二電晶體202a、202b、202c的閘極及電容器204a、204b、204c的一對電極彼此電連接的部位分別稱為節點203a、203b、203c。在該節點203a、203b、203c中儲存配置資料。
由此，根據本實施例的開關200由組230、231、232這三個組構成，其中組230、231、232都包括第一電晶體、第二電晶體及電容器。
可程式化邏輯元件212的輸出信號被輸出至佈線210，並藉由開關200提供給佈線211，而輸入到可程式化邏輯元件218。
藉由將佈線206a、206b、206c的電位設定為“H (High)”，並對佈線207提供對應於“H”或“L(Low)”的電位，可以在節點203a、203b、203c中儲存對應於佈線207的電位的電荷量。另外，此時較佳為將佈線210、佈線211中的至少一方設定為“L”。
這裏，藉由作為第一電晶體201a、201b、201c使用關態電流極低的電晶體，可以在佈線206a、206b、206c處於“L”的期間使儲存於節點203a、203b、203c的電荷量保持一定。即，可以儲存被輸入的資料。另外，藉由將佈線206a、206b、206c設定為“L”並將佈線205a、205b、205c設定為“H”，第二電晶體202a、202b、202c的導通/關閉狀態對應於儲存於節點203a、203b、203c的電荷量發生變化。也就是說，藉由選擇佈線205a、205b、205c中的任一個，可以對應於儲存於節點203a、203b、203c的電荷量瞬時地切換開關200的導通/關閉狀態。
這裏，當使儲存於節點203a、203b、203c的電荷量分別對應於第一配置資料、第二配置資料、第三配置資料時，可以藉由切換佈線205a、205b、205c來切換配置資料。
藉由採用上述結構，可以縮短從儲存多個配置資料的記憶體裝置進行讀取時所需要的時間。由此，可以提供能夠高速切換配置資料的PLD。
另外，由於當信號經由開關200時有時因開關電阻信號的電位下降，因此較佳為對佈線211設置閂鎖器。閂鎖 器可以使用反相器及上拉電晶體構成。
另外，雖然在圖3中示出可程式化邏輯元件間的開關為一個時的情況，但是也可以採用多個開關串聯連接的方式。另外，也可以採用控制多個佈線與多個佈線的連接的交叉開關。當信號經由多個開關時，有時因開關電阻信號的電位下降。
作為一個例子，圖12A示出在可程式化邏輯元件間設置多個開關時的情況。藉由設定配置資料，例如可以使左上部的可程式化邏輯元件102與右下部的可程式化邏輯元件102電連接。此時，藉由三個開關盒104上述可程式化邏輯元件102彼此電連接。因此，信號至少經由串聯連接的三個開關。鑒於上述情況，為了防止信號的電位因開關電阻而下降，較佳為採用每隔一定數量的開關就設置一個閂鎖器的結構。
如圖12B所示，可以藉由使上拉電晶體51的輸入端子與反相器52的輸出端子電連接來構成閂鎖器。另外，還可以如圖12C所示地，藉由使反相器53的輸入端子與反相器54的輸出端子連接，並使反相器53的輸出端子與反相器54的輸入端子連接來構成閂鎖器。
(開關200的電路工作)
接著，參照圖4所示的時序圖對圖3所示的開關200的工作方法的一個例子進行說明。
這裏，作為一個例子，將佈線206a、206b、206c處 於“H”時的電位設定為+V，“L”時的電位設定為-V。另外，將佈線205a、205b、205c處於“H”時的電位設定為+V、“L”時的電位設定為0。將佈線207處於“H”時的電位設定為+V，“L”時的電位設定為0。另外，將佈線216、217、210、211處於“H”時的電位設定為+V，“L”時的電位設定為0。
作為初始狀態考慮佈線205c處於“H”、節點203c的電位為+V時的情況。也就是說，開關200的導通/關閉狀態根據第三配置資料決定，並且開關200為導通狀態的狀態為初始狀態。另外，初始狀態時節點203a、節點203b的電位為-V。
首先，對配置資料的寫入(時刻T1至T6)進行說明。
在時刻T2，將佈線206a、佈線205a設定為“H”，將佈線217設定為“L”，並將佈線207設定為“L”。此時，節點203a的電位變為0。這相當於將開關200設定為非導通時的電位，即，相當於作為第一配置資料儲存“L”時的情況。另外，可程式化邏輯元件212的輸出為“L”。
在時刻T3，將佈線206a、佈線205a設定為“L”。此時，節點203a的電位變為-V。
在時刻T5，將佈線206b、佈線205b設定為“H”，將佈線217設定為“L”，並將佈線207設定為“H”。此時，節點203b的電位變為+V。這相當於使開關200導 通時的電位，即，相當於作為第二配置資料儲存“H”時的情況。另外，可程式化邏輯元件212的輸出為“L”。
在時刻T6，將佈線206b、佈線205b設定為“L”。 此時，節點203b的電位變為0。
另外，較佳的是在輸入佈線216的時脈信號的上升邊緣(positive edge)的時刻T1、T4之後在儘量早的時刻以儘量短的時間完成配置資料的寫入。更具體地，較佳的是在從時刻T1、T4僅經過正反器的保持時間後開始配置資料的寫入。藉由採用上述結構，可以在不影響PLD的工作的情況下進行配置資料的重寫。
接著，對配置資料的切換(時刻T7至T10)進行說明。
在時刻T8，將佈線205a設定為“H”，將佈線205c設定為“L”。此時，節點203a的電位變為0，節點203c的電位變為0。由此，開關200變為非導通。這相當於切換為第一配置資料時的情況。
在時刻T10，將佈線205a設定為“L”，將佈線205b設定為“H”。此時，節點203a的電位變為-V，節點203b的電位變為+V。由此，開關200變為導通。這相當於切換為第二配置資料時的情況。
另外，配置資料的切換較佳的是在輸入佈線216的時脈信號的上升邊緣的時刻T7、T9之後在儘量早的時刻進行。更具體地，較佳的是從時刻T7、T9僅經過正反器的保持時間之後進行配置資料的切換。藉由採用上述結構， 可以在不影響PLD的工作的情況下進行配置資料的切換。
藉由採用上述結構，可以提供能夠進行動態配置的實現了高速配置的耗電量低且啟動時間短的PLD。
另外，在圖4所示的開關200的工作方法中，改變了佈線205a、205b、205c的電位以對節點203a、203b、203c寫入配置資料。但是，當第二電晶體202a、202b、202c的閘極電容充分大於源極-閘極間及汲極-閘極間的電容時，或者當第二電晶體202a、202b、202c的閘極另外電連接有儲存電容並且閘極電容與儲存電容充分大於源極-閘極間及汲極-閘極間的電容時，可以在不改變佈線205a、205b、205c的電位的情況下寫入配置資料。
另外，在圖4所示的開關200的工作方法中，為了對節點203a、203b、203c進行配置資料的寫入，對佈線217輸入致能信號0(可程式化邏輯元件212的輸出為0)。但是，當第二電晶體202a、202b、202c的閘極電容充分大於源極-閘極間及汲極-閘極間的電容時，或者當第二電晶體202a、202b、202c的閘極另外電連接有儲存電容並且閘極電容與儲存電容充分大於源極-閘極間及汲極-閘極間的電容時，可以在對佈線217輸入的致能信號為1的狀態下(可程式化邏輯元件212的輸出不為0的狀態下)寫入配置資料。
本實施例可以與其他實施例適當地組合而實施。
實施例2
在本實施例中，參照圖5及圖6對將使用p型第二電晶體代替用於實施例1所示的開關200的n型第二電晶體的開關300進行說明。
(開關300的電路結構)
圖5示出根據本實施例的開關300。開關300對應於圖2中的各開關112至開關117，其電路結構除了將實施例1所說明的開關200中的n型第二電晶體202a、202b、202c換為極性不同的p型第二電晶體302a、302b、302c的結構之外，其他的電路結構與實施例1所說明的開關200的結構相同。
即，開關300控制PLD中的可程式化邏輯元件312與可程式化邏輯元件318的連接。各可程式化邏輯元件312、可程式化邏輯元件318對應於圖1A和1B中的多個可程式化邏輯元件102中的一個。例如，在圖5中，可程式化邏輯元件312可以由查找表313、正反器314、AND電路315構成，可程式化邏輯元件318可以由查找表319、正反器320、AND電路321構成。
開關300與實施例1所記載的開關200同樣，由包括三個組的電路構成，其中該三個組的每一個組都包括第一電晶體、第二電晶體及電容器。第一電晶體使用比矽帶隙寬且本質載流子密度比矽低的半導體材料。第一電晶體使用氧化物半導體作為通道形成區。第二電晶體較佳為使用 與第一電晶體相比能夠高速地進行開關的使用如矽等的半導體材料作為通道形成區的電晶體。在本實施例中，第二電晶體使用p型電晶體。
如圖5所示，具體地，開關300包括：第一電晶體301a、301b、301c；第二電晶體302a、302b、302c；以及電容器304a、304b、304c。第一電晶體301a、301b、301c的閘極分別與佈線306a、306b、306c電連接。佈線306a、306b、306c被輸入寫入信號。另外，第一電晶體301a、301b、301c的源極與公共佈線307電連接。佈線307被輸入寫入資料信號。另外，第一電晶體301a、301b、301c的汲極分別與第二電晶體302a、302b、302c的閘極以及電容器304a、304b、304c的一對電極中的一方電連接。p型第二電晶體302a、302b、302c彼此電並聯連接。即，第二電晶體302a、302b、302c的源極彼此連接，第二電晶體302a、302b、302c的汲極彼此連接。另外，第二電晶體302a、302b、302c的源極藉由佈線310與可程式化邏輯元件312的輸出端子電連接，第二電晶體302a、302b、302c的汲極藉由佈線311與可程式化邏輯元件318的輸入端子電連接。另外，電容器304a、304b、304c的一對電極中的另一方與分別被輸入選擇信號的佈線305a、305b、305c電連接。這裏，將第一電晶體301a、301b、301c的汲極、第二電晶體302a、302b、302c的閘極及電容器304a、304b、304c的一對電極彼此電連接的部位分別稱為節點303a、303b、303c。在該節點 303a、303b、303c中儲存配置資料。
由此，根據本實施例的開關300由組330、331、332這三個組構成，其中組330、331、332都包括第一電晶體、第二電晶體及電容器。
可程式化邏輯元件312的輸出信號被輸出至佈線310，並藉由開關300提供給佈線311，而輸入到可程式化邏輯元件318。
藉由將佈線306a、306b、306c的電位設定為“H(High)”，並對佈線307提供對應於“H”或“L(Low)”的電位，可以在節點303a、303b、303c中儲存對應於佈線307的電位的電荷量。另外，此時較佳為將佈線310、佈線311中的至少一方設定為“L”。
這裏，藉由作為第一電晶體301a、301b、301c使用關態電流極低的電晶體，可以在佈線306a、306b、306c處於“L”的期間使儲存於節點303a、303b、303c的電荷量保持一定。即，可以儲存被輸入的資料。另外，藉由將佈線306a、306b、306c設定為“L”並將佈線305a、305b、305c設定為“L”，第二電晶體302a、302b、302c的導通/關閉狀態對應於儲存於節點303a、303b、303c的電荷量發生變化。也就是說，藉由選擇佈線305a、305b、305c中的任一個，可以對應於儲存於節點303a、303b、303c的電荷量瞬時地切換開關300的導通/關閉狀態。
這裏，當使儲存於節點303a、303b、303c的電荷量 分別對應於第一配置資料、第二配置資料、第三配置資料時，可以藉由切換佈線305a、305b、305c來切換配置資料。
藉由採用上述結構，可以縮短從儲存多個配置資料的記憶體裝置進行讀取時所需要的時間。由此，可以提供能夠高速切換配置資料的PLD。
另外，當信號經由開關300時，有時因開關電阻信號的電位下降。為了防止電位下降的閂鎖器的配置參照實施例1所說明的結構。
(開關300的電路工作)
接著，參照圖6所示的時序圖對圖5所示的開關300的工作方法的一個例子進行說明。
這裏，作為一個例子，將佈線306a、306b、306c處於“H”時的電位設定為+V，“L”時的電位設定為0。另外，將佈線305a、305b、305c處於“H”時的電位設定為+V、“L”時的電位設定為0。將佈線307處於H”時的電位設定為+V，“L”時的電位設定為0。另外，將佈線316、317、310、311處於“H”時的電位設定為+V，“L”時的電位設定為0。
作為初始狀態考慮佈線305c處於“L”、節點303c的電位為0時的情況。也就是說，開關300的導通/關閉狀態根據第三配置資料決定，並且開關300為導通狀態的狀態為初始狀態。另外，初始狀態時節點303a、節點 303b的電位為+2V。
首先，對配置資料的寫入(時刻T1至T6)進行說明。
在時刻T2，將佈線306a設定為“H”，將佈線305a設定為“L”，將佈線317設定為“L”，並將佈線307設定為“H”。此時，節點303a的電位變為+V。這相當於將開關300設定為非導通時的電位，即，相當於作為第一配置資料儲存“H”時的情況。另外，可程式化邏輯元件312的輸出為“L”。
在時刻T3，將佈線306a設定為“L”，將佈線305a設定為“H”。此時，節點303a的電位變為+2V。
在時刻T5，將佈線306b設定為“H”，將佈線305b設定為“L”，將佈線317設定為“L”，並將佈線307設定為“L”。此時，節點303b的電位變為0。這相當於使開關300導通時的電位，即，相當於作為第二配置資料儲存“H”時的情況。另外，可程式化邏輯元件312的輸出為“L”。
在時刻T6，將佈線306b設定為“L”，將佈線305b設定為“H”。此時，節點303b的電位變為+V。
另外，較佳的是在輸入佈線316的時脈信號的上升邊緣(positive edge)的時刻T1、T4之後在儘量早的時刻以儘量短的時間完成配置資料的寫入。更具體地，較佳的是在從時刻T1、T4僅經過正反器的保持時間後開始配置資料的寫入。藉由採用上述結構，可以在不影響PLD的 工作的情況下進行配置資料的重寫。
接著，對配置資料的切換(時刻T7至T10)進行說明。
在時刻T8，將佈線305a設定為“L”，將佈線305c設定為“H”。此時，節點303a的電位變為+V，節點303c的電位變為+V。由此，開關300變為非導通。這相當於切換為第一配置資料時的情況。
在時刻T10，將佈線305a設定為“H”，將佈線305b設定為“L”。此時，節點303a的電位變為+2V，節點303b的電位變為0。由此，開關300變為導通。這相當於切換為第二配置資料時的情況。
另外，配置資料的切換較佳的是在輸入佈線316的時脈信號的上升邊緣的時刻T7、T9之後在儘量早的時刻進行。更具體地，較佳的是從時刻T7、T9僅經過正反器的保持時間之後進行配置資料的切換。藉由採用上述結構，可以在不影響PLD的工作的情況下進行配置資料的切換。
藉由採用上述結構，可以提供能夠進行動態配置的實現了高速配置的耗電量低且啟動時間短的PLD。
尤其是根據本實施例的開關300藉由作為第二電晶體使用p型電晶體，而不需要使用“-V”的電位。因此，與實施例1中說明的開關200相比，可以減少電源電壓的數量。另一方面，由於開關300作為第二電晶體使用p型電晶體，與作為第二電晶體使用n型電晶體的實施例1所記 載的開關200相比，一般來說有開關速度變小的擔憂。為此，較佳的是對應用途適當地選擇開關200或開關300。
另外，在圖6所示的開關300的工作方法中，改變了佈線305a、305b、305c的電位以對節點303a、303b、303c寫入配置資料。但是，當第二電晶體302a、302b、302c的閘極電容充分大於源極-閘極間及汲極-閘極間的電容時，或者當第二電晶體302a、302b、302c的閘極另外電連接有儲存電容並且閘極電容與儲存電容充分大於源極-閘極間及汲極-閘極間的電容時，可以在不改變佈線305a、305b、305c的電位的情況下寫入配置資料。
另外，在圖6所示的開關300的工作方法中，為了對節點303a、303b、303c進行配置資料的寫入，對佈線317輸入致能信號0(可程式化邏輯元件312的輸出為0)。但是，當第二電晶體302a、302b、302c的閘極電容充分大於源極-閘極間及汲極-閘極間的電容時，或者當第二電晶體302a、302b、302c的閘極另外電連接有儲存電容並且閘極電容與儲存電容充分大於源極-閘極間及汲極-閘極間的電容時，可以在對佈線317輸入的致能信號為1的狀態下(可程式化邏輯元件312的輸出不為0的狀態下)寫入配置資料。
本實施例可以與其他實施例適當地組合而實施。
實施例3
在本實施例中，相對於實施例1所示的使用三個由第 一電晶體、第二電晶體及電容器構成的組的開關200，參照圖7對使用三組以上的多個組(以下稱為N組。這裏N是指3以上的整數。)的開關400進行說明。
也就是說，開關400對應於圖2中的各開關112至開關117，其控制PLD中的可程式化邏輯元件412與可程式化邏輯元件418的連接。各可程式化邏輯元件412、可程式化邏輯元件418對應於圖1A和1B中的多個可程式化邏輯元件102中的一個。例如，在圖7中，可程式化邏輯元件412、可程式化邏輯元件418可以分別使用查找表413、419、正反器414、420、AND電路415、421構成。
開關400與實施例1所記載的開關200同樣，第一電晶體使用比矽帶隙寬且本質載流子密度比矽低的半導體材料。第一電晶體使用氧化物半導體作為通道形成區。第二電晶體較佳為使用與第一電晶體相比能夠高速地進行開關的使用如矽等的半導體材料作為通道形成區的電晶體。在本實施例中，第二電晶體使用n型電晶體。
如圖7所示，具體地，開關400包括：第一組的第一電晶體401a、第二組的第一電晶體401b、第N組的第一電晶體401n(省略從第三組至第N-1組的第一電晶體的記載)，第一組的第二電晶體402a、第二組的第二電晶體402b、第N組的第二電晶體402n(省略從第三組至第N-1組的第二電晶體的記載)，以及第一組的電容器404a、第二組的電容器404b、第N組的電容器404n(省略從第三組至第N-1組的電容器的記載)。
第一電晶體401a、401b、401n的閘極分別與佈線406a、406b、406n電連接。佈線406a、406b、406n被輸入寫入信號。另外，第一電晶體401a、401b、401n的源極與公共佈線407電連接。佈線407被輸入寫入資料信號。另外，第一電晶體401a、401b、401n的汲極分別與第二電晶體402a、402b、402n的閘極以及電容器404a、404b、404n的一對電極中的一方電連接。p型第二電晶體402a、402b、402n彼此電並聯連接。即，第二電晶體402a、402b、402n的源極彼此連接，第二電晶體402a、402b、402n的汲極彼此連接。另外，第二電晶體402a、402b、402n的源極藉由佈線410與可程式化邏輯元件412的輸出端子電連接，第二電晶體402a、402b、402n的汲極藉由佈線411與可程式化邏輯元件418的輸入端子電連接。另外，電容器404a、404b、404n的一對電極中的另一方與分別被輸入讀取信號的佈線405a、405b、405n電連接。這裏，將第一電晶體401a、401b、401n的汲極、第二電晶體402a、402b、402n的閘極及電容器404a、404b、404n的一對電極彼此電連接的部位分別稱為節點403a、403b、403n。在該節點403a、403b、403n中儲存配置資料。
如此，根據本實施例的開關400由從第一電晶體、第二電晶體及電容器的組430、431至第一電晶體、第二電晶體及電容器的組432為止的N個組構成。
可程式化邏輯元件412的輸出信號輸出至佈線410， 藉由開關400提供至佈線411，而輸入到可程式化邏輯元件418。
另外，開關400的電路工作可以適當地根據實施例1中說明的工作而進行。
藉由採用上述結構，可以縮短從儲存多個配置資料的記憶體裝置進行讀取時所需要的時間。由此，可以提供能夠高速切換配置資料的PLD。
尤其是由於本實施例所示的開關400可以同時將多個配置資料儲存至開關，因此當在短時間內多次變換PLD的電路結構時是有效的。另外，可以根據用途適當地選擇最適合構成開關400的組的數目。
本實施例可以與其他實施例適當地組合而實施。
實施例4
在本實施例中，相對於實施例1所示的使用三個由第一電晶體、第二電晶體及電容器構成的組的開關200，參照圖8對僅採用上述那樣的兩個組的開關500進行說明。
也就是說，開關500對應於圖2中的各開關112至開關117，其控制PLD中的可程式化邏輯元件512與可程式化邏輯元件518的連接。各可程式化邏輯元件512、可程式化邏輯元件518對應於圖1A和1B中的多個可程式化邏輯元件102中的一個。例如，在圖8中，可程式化邏輯元件512、可程式化邏輯元件518可以分別使用查找表513、519、正反器514、520、AND電路515、521構成。
開關500與實施例1所記載的開關200同樣，第一電晶體使用比矽帶隙寬且本質載流子密度比矽低的半導體材料。第一電晶體使用氧化物半導體作為通道形成區。第二電晶體較佳為使用與第一電晶體相比能夠高速地進行開關的使用如矽等的半導體材料作為通道形成區的電晶體。在本實施例中，第二電晶體使用n型電晶體。
如圖8所示，具體地，開關500包括：第一組的第一電晶體501a、501b、第二電晶體502a、502b以及電容器504a、504b。第一電晶體501a、501b的閘極分別與佈線506a、506b電連接。佈線506a、506b被輸入寫入信號。另外，第一電晶體501a、501b的源極與公共佈線507電連接。佈線507被輸入寫入資料信號。另外，第一電晶體501a、501b的汲極分別與第二電晶體502a、502b的閘極以及電容器504a、504b的一對電極中的一方電連接。第二電晶體502a、502b彼此電並聯連接。即，第二電晶體502a、502b的源極彼此連接，第二電晶體502a、502b的汲極彼此連接。另外，第二電晶體502a、502b的源極藉由佈線510與可程式化邏輯元件512的輸出端子電連接，第二電晶體502a、502b的汲極藉由佈線511與可程式化邏輯元件518的輸入端子電連接。另外，電容器504a、504b的一對電極中的另一方與分別被輸入讀取信號的佈線505a、505b電連接。這裏，將第一電晶體501a、501b的汲極、第二電晶體502a、502b的閘極及電容器504a、504b的一對電極彼此電連接的部位分別稱為節點503a、 503b。在該節點503a、503b中儲存配置資料。
如此，根據本實施例的開關500由第一電晶體、第二電晶體及電容器的組530、531，這兩個組構成。
可程式化邏輯元件512的輸出信號輸出至佈線510，藉由開關500提供至佈線511，而輸入到可程式化邏輯元件518。
藉由採用上述結構，可以縮短從儲存多個配置資料的記憶體裝置進行讀取時所需要的時間。由此，可以提供能夠高速切換配置資料的PLD。
尤其是本實施例所示的開關500的電路工作可以適當地根據實施例1中說明的工作而進行，並可以將組530及531中的沒有被選擇的一方的組的配置資料在另一方被選擇的期間中進行變更。為此，藉由依次重新設定沒被選擇的另一方的組的配置資料，即使開關由兩個組構成也可以實現PLD。
另外，在本實施例所示的開關500中，如圖8所示，可以在佈線510與佈線511之間設置電晶體540，當將配置資料寫入節點503a、503b時，使可程式化邏輯元件512與可程式化邏輯元件518之間短路。藉由採用該結構，可以使節點503a、503b穩定地儲存配置資料。
本實施例可以與其他實施例適當地組合而實施。
實施例5
在本實施例中，參照圖9及圖10對不使用用於實施 例1所示的開關200的電容器而使用第三電晶體的開關600進行說明。
(開關600的電路結構)
圖9示出根據本實施例的開關600。即，開關600對應於圖2中的開關112至開關117，其控制PLD中的可程式化邏輯元件612與可程式化邏輯元件618的連接。各可程式化邏輯元件612、可程式化邏輯元件618對應於圖1A和1B中的多個可程式化邏輯元件102中的一個。例如，在圖9中，可程式化邏輯元件612可以由查找表613、正反器614、AND電路615構成，可程式化邏輯元件618可以由查找表619、正反器620、AND電路621構成。
開關600由包括三個組的電路構成，其中該三個組的每一個組都包括第一電晶體、第二電晶體及第三電晶體。第一電晶體使用比矽帶隙寬且本質載流子密度比矽低的半導體材料。第一電晶體使用氧化物半導體作為通道形成區。第二電晶體及第三電晶體較佳為使用與第一電晶體相比能夠高速地進行開關的使用如矽等的半導體材料作為通道形成區的電晶體。在本實施例中，第二電晶體及第三電晶體使用n型電晶體。
如圖9所示，具體地，開關600包括：第一電晶體601a、601b、601c；第二電晶體602a、602b、602c；以及第三電晶體608a、608b、608c。第一電晶體601a、601b、601c的閘極分別與佈線606a、606b、606c電連 接。佈線606a、606b、606c被輸入寫入信號。另外，第一電晶體601a、601b、601c的源極與公共佈線607電連接。佈線607被輸入寫入資料信號。另外，第一電晶體601a、601b、601c的汲極分別與第二電晶體602a、602b、602c的閘極電連接。並且，第二電晶體602a、602b、602c的汲極分別與第三電晶體608a、608b、608c的源極電連接。因此，第二電晶體602a、602b、602c與第三電晶體608a、608b、608c彼此電並聯連接。另外，第三電晶體608a、608b、608c的汲極彼此連接。另外，第二電晶體602a、602b、602c的源極藉由佈線610與可程式化邏輯元件612的輸出端子電連接，第三電晶體608a、608b、608c的汲極藉由佈線611與可程式化邏輯元件618的輸入端子電連接。第三電晶體608a、608b、608c的閘極分別與佈線605a、605b、605c電連接。這裏，將第一電晶體601a、601b、601c的汲極與第二電晶體602a、602b、602c的閘極彼此電連接的部位分別稱為節點603a、603b、603c。在該節點603a、603b、603c中儲存配置資料。
由此，根據本實施例的開關600由組630、631、632這三個組構成，其中組630、631、632都包括第一電晶體、第二電晶體及第三電晶體。
可程式化邏輯元件612的輸出信號被輸出至佈線610，並藉由開關600提供給佈線611，而輸入到可程式化邏輯元件618。
藉由將佈線606a、606b、606c的電位設定為“H(High)”，並對佈線607提供對應於“H”或“L(Low)”的電位，可以在節點603a、603b、603c中儲存對應於佈線607的電位的電荷量。另外，此時較佳為將佈線610、佈線611中的至少一方設定為“L”。
這裏，藉由作為第一電晶體601a、601b、601c使用關態電流極低的電晶體，可以在佈線606a、606b、606c處於“L”的期間使儲存於節點603a、603b、603c的電荷量保持一定。即，可以儲存被輸入的資料。另外，藉由將佈線606a、606b、606c設定為“L”，將佈線605a、605b、605c設定為“H”，並將第三電晶體608a、608b、608c設定為導通狀態，對應於儲存於節點603a、603b、603c的電荷量的第二電晶體602a、602b、602c的導通/關閉狀態決定開關600的導通/關閉狀態。也就是說，藉由選擇佈線605a、605b、605c中的任一個，可以對應於儲存於節點603a、603b、603c的電荷量瞬時地切換開關600的導通/關閉狀態。
這裏，當使儲存於節點603a、603b、603c的電荷量分別對應於第一配置資料、第二配置資料、第三配置資料時，可以藉由切換佈線605a、605b、605c來切換配置資料。
藉由採用上述結構，可以縮短從儲存多個配置資料的記憶體裝置進行讀取時所需要的時間。由此，可以提供能夠高速切換配置資料的PLD。
另外，當信號經由開關600時，有時對應於開關的電阻的信號的電位下降。為了防止電位下降的閂鎖器的配置參照實施例1所說明的結構。
(開關600的電路工作)
接著，參照圖10所示的時序圖對圖9所示的開關600的工作方法的一個例子進行說明。
這裏，作為一個例子，將佈線606a、606b、606c處於“H”時的電位設定為+V，“L”時的電位設定為0。另外，將佈線605a、605b、605c處於“H”時的電位設定為+V、“L”時的電位設定為0。將佈線607處於“H”時的電位設定為+V，“L”時的電位設定為0。另外，將佈線616、617、610、611處於“H”時的電位設定為+V，“L”時的電位設定為0。
作為初始狀態考慮佈線605c處於“H”、節點603c的電位為+V時的情況。也就是說，開關600的導通/關閉狀態根據第三配置資料決定，並且開關600為導通狀態的狀態為初始狀態。另外，初始狀態時節點603a、節點603b的電位為0。
首先，對配置資料的寫入(時刻T1至T6)進行說明。
在時刻T2，將佈線606a設定為“H”，將佈線617設定為“L”，並將佈線607設定為“L”。此時，節點603a的電位變為0。這相當於將開關600設定為非導通時 的電位，即，相當於作為第一配置資料儲存“L”時的情況。另外，可程式化邏輯元件612的輸出為“L”。
在時刻T3，將佈線606a設定為“L”。此時，節點603a的電位變為0。
在時刻T5，將佈線606b設定為“H”，將佈線617設定為“L”，並將佈線607設定為“H”。此時，節點603b的電位變為+V。這相當於使開關600導通時的電位，即，相當於作為第二配置資料儲存“H”時的情況。另外，可程式化邏輯元件612的輸出為“L”。
在時刻T6，將佈線606b設定為“L”。此時，節點603b的電位變為+V。
另外，較佳的是在輸入佈線616的時脈信號的上升邊緣(positive edge)的時刻T1、T4之後在儘量早的時刻以儘量短的時間完成配置資料的寫入。更具體地，較佳的是在從時刻T1、T4僅經過正反器的保持時間後開始配置資料的寫入。藉由採用上述結構，可以在不影響PLD的工作的情況下進行配置資料的重寫。
接著，對配置資料的切換(時刻T7至T10)進行說明。
在時刻T8，將佈線605a設定為“H”，將佈線605c設定為“L”。此時，節點603a的電位變為0，節點603c的電位變為+V。由此，開關600變為非導通。這相當於切換為第一配置資料時的情況。
在時刻T10，將佈線605a設定為“L”，將佈線605b 設定為“H”。此時，節點603a的電位變為0，節點603b的電位變為+V。由此，開關600變為導通。這相當於切換為第二配置資料時的情況。
另外，配置資料的切換較佳的是在輸入佈線616的時脈信號的上升邊緣的時刻T7、T9之後在儘量早的時刻進行。更具體地，較佳的是從時刻T7、T9僅經過正反器的保持時間之後進行配置資料的切換。藉由採用上述結構，可以在不影響PLD的工作的情況下進行配置資料的切換。
藉由採用上述結構，可以提供能夠進行動態配置的實現了高速配置的耗電量低且啟動時間短的PLD。
另外，在圖10所示的開關600的工作方法中，為了對節點603a、603b、603c進行配置資料的寫入，對佈線617輸入致能信號0(可程式化邏輯元件612的輸出為0)。但是，當第二電晶體602a、602b、602c的閘極電容充分大於源極-閘極間及汲極-閘極間的電容時，或者當第二電晶體602a、602b、602c的閘極另外電連接有儲存電容並且閘極電容與儲存電容充分大於源極-閘極間及汲極-閘極間的電容時，可以在對佈線617輸入的致能信號為1的狀態下(可程式化邏輯元件612的輸出不為0的狀態下)寫入配置資料。
本實施例可以與其他實施例適當地組合而實施。
實施例6
在本實施例中，參照圖11對PLD所具有的邏輯陣列中的多個開關的電連接狀態的一個例子進行說明。
如實施例1所述，邏輯陣列由多個可程式化邏輯元件、佈線、開關排列而成。圖11是僅示出邏輯陣列中的開關60的示意圖。開關在縱向和橫向上排列形成矩陣。開關60例如可以如實施例1所述的開關200那樣包括第一電晶體61a、61b、61c、第二電晶體62a、62b、62c以及電容器66a、66b、66c。
這裏，與開關60的各第一電晶體61a、61b、61c的源極電連接的佈線63_1是與垂直方向排列的開關60共用的佈線。同樣地，佈線63_2也被共用並與垂直方向排列的開關60電連接。
另一方面，與開關60中的第一電晶體61a、61b、61c的閘極連接的佈線64_1a、64_1b、64_1c、64_2a、64_2b和64_2c被水平方向上排列的開關60公用。
在本實施例中的開關的電連接關係中，藉由如下方法進行藉由各開關60中的第一電晶體61a、61b、61c的配置資料的寫入：藉由依次選擇佈線64_1c、64_1b、64_1a、64_2c、64_2b、64_2a，從上面的行的第一電晶體開始依次變為導通狀態，並藉由佈線63_1、63_2進行配置資料的寫入。
另外，分別與電容器66a、66b、66c的一個電極電連接的佈線65_1a、65_1b、65_1c、65_2a、65_2b、65_2c被水平方向上的開關60共用，並且藉由佈線65a、65b、 65c還被垂直方向上的開關60共用。因此，開關60中的三個組的每一個組中的電容器的一個電極都與佈線65a、65b、65c電連接，因此藉由選擇佈線65a、65b、65c中的任一個，可以同時讀取儲存於共用被選擇的佈線的一組中的配置資料。
另外，也可以將上述那樣的結構分割為塊單位並按塊進行讀取、寫入等處理。
本實施例可以與其他實施例適當地組合而實施。
實施例7
在本實施例中，對其他的實施例中的可程式化邏輯元件所具有的查找表(LUT)的結構例進行說明。LUT可以使用多個多工器構成。此外，配置資料可以輸入到這些多個多工器的輸入終端和控制終端中的任一個。
圖13A示出可程式化邏輯元件所具有的LUT30的一個實施例。
在圖13A中，LUT30使用七個雙輸入多工器(多工器31、多工器32、多工器33、多工器34、多工器35、多工器36、多工器37)構成。多工器31至多工器34的各輸入端子相當於LUT30的輸入端子M1至M8。
多工器31至多工器34的各控制端子彼此電連接，上述控制端子相當於LUT30的輸入端子IN3。多工器31的輸出端子及多工器32的輸出端子與多工器35的兩個輸入端子電連接，多工器33的輸出端子及多工器34的輸出端 子與多工器36的兩個輸入端子電連接。多工器35及多工器36的各控制端子彼此電連接，上述控制端子相當於LUT30的輸入端子IN2。多工器35的輸出端子及多工器36的輸出端子與多工器37的兩個輸入端子電連接。多工器37的控制端子相當於LUT30的輸入端子IN1。多工器37的輸出端子相當於LUT30的輸出端子OUT。
可以藉由對輸入端子M1至輸入端子M8輸入來自配置記憶體的配置資料，來決定利用LUT30進行的邏輯運算的種類。
例如，在圖13A的LUT30中，對輸入端子M1至輸入端子M8分別輸入數字值為“0”、“1”、“0”、“1”、“0”、“1”、“1”、“1”的配置資料時，可以實現圖13C所示的等效電路的功能。
圖13B示出可程式化邏輯元件所具有的LUT40的一個實施例。
在圖13B中，LUT40使用三個雙輸入多工器(多工器41、多工器42、多工器43)和雙輸入OR電路44構成。
多工器41的輸出端子及多工器42的輸出端子與多工器43的兩個輸入端子電連接。OR電路44的輸出端子與多工器43的控制端子電連接。多工器43的輸出端子相當於LUT40的輸出端子OUT。
並且，可以藉由從配置記憶體對多工器41的控制端子A1、輸入端子A2及輸入端子A3、多工器42的控制端 子A6、輸入端子A4及輸入端子A5、OR電路44的輸入端子A7及輸入端子A8中的任一個輸入對應於儲存於該配置記憶體中的配置資料的輸出信號，來決定利用LUT40進行的邏輯運算的種類。
例如，在圖13B的LUT40中，當從配置記憶體分別對輸入端子A2、輸入端子A4、輸入端子A5、控制端子A6、輸入端子A8輸入對應於數字值為“0”、“1”、“0”、“0”、“0”的儲存於該配置記憶體的配置資料的輸出信號時，可以具有圖13C所示的等效電路的功能。另外，當採用上述結構時，控制端子A1、輸入端子A3、輸入端子A7分別相當於輸入端子IN1、輸入端子IN2、輸入端子IN3。
另外，雖然在圖13A及圖13B中示出使用2輸入的多工器構成的LUT30、LUT40的例子，但是也可以為使用更多的輸入的多工器構成的LUT30、LUT40。
另外，除了多工器之外，LUT30、LUT40還可以具有二極管、電阻元件、邏輯電路(或者邏輯元件)、開關中的任一個或全部。作為邏輯電路(或者邏輯元件)，可以使用緩衝器、反相器、NAND電路、NOR電路、三態緩衝器、時脈控制反相器等。作為開關，可以使用例如類比開關、電晶體等。
另外，雖然示出使用圖13A或圖13B所示的LUT30、LUT40進行如圖13C所示那樣的三輸入單輸出的邏輯運算的情況，但是不侷限於此。藉由適當地決定 LUT30、LUT40及所輸入的配置資料，可以實現更多的輸入、更多的輸出的邏輯運算。
本實施例可以與其他實施例適當地組合而實施。
實施例8
在本實施例中，參照圖14對如下情況的剖面結構的例子及其製造方法的例子進行說明。該情況為：在之前的實施例中說明的開關中，在第一電晶體902中作為通道形成區使用氧化物半導體，在第二電晶體901中作為通道形成區使用單晶矽晶片。
但是，作為開關所具有的第二電晶體901，除了矽之外，還可以使用鍺、矽鍺、單晶氮化矽等半導體材料。另外，例如，使用矽的電晶體可以使用利用SOI法製造的矽薄膜、利用氣象生長法製造的矽薄膜等。此時，作為基板可以使用藉由熔融法或浮法而製造的玻璃基板、石英基板、半導體基板、陶瓷基板等。當後面的加熱處理的溫度較高時，作為玻璃基板較佳為使用應變點為730℃以上的玻璃基板。
圖14是示出在開關中儲存一個配置資料的一組電路結構的具體的剖面結構的圖。這裏，形成有使用單晶矽晶片形成的第二電晶體901、第二電晶體901的上部的層上使用氧化物半導體形成的第一電晶體902以及電容器903。也就是說，本實施例所示的開關是在用作基板的矽晶片上設置有第一電晶體的三維疊層結構的半導體裝置， 並且，還是包括將矽用於通道形成區的電晶體和將氧化物半導體用於通道形成區的電晶體的混合型半導體裝置。
另外，雖然在本實施例中僅示出開關的部分結構的剖面，但是也可以使用該疊層結構製造可程式化邏輯元件等的其他的電路結構。因此，可以將整個PLD作為一個疊層結構來製造。
使用含有半導體材料的基板900製造的第二電晶體901可以使用n通道型電晶體(NMOSFET)和p通道型電晶體(PMOSFET)中的任一種。在圖14所示的例子中，第二電晶體901因STI(Shallow Trench Isolation：淺溝槽隔離)905與其他的元件絕緣分離。藉由使用STI905，可以抑制因LOCOS元件分離法而發生的元件分離部的“鳥嘴”，由此可以縮小元件分離部等。另一方面，對於不要求結構的微型化或小型化的半導體裝置不需要必須形成STI905，而可以使用LOCOS等的元件分離法。形成有第二電晶體901的基板900中形成有添加有硼、磷、砷等的賦予導電性的雜質的阱904。
圖14中的第二電晶體901包括：設置在基板900中的通道形成區；以夾著通道形成區的方式設置的雜質區906(也稱為源極區及汲極區)；設置在通道形成區上的閘極絕緣膜907；在閘極絕緣膜907上以與通道形成區重疊的方式設置的閘極電極層908。閘極電極層可以採用如下疊層結構：由用來提高加工精度的第一材料構成的閘極電極層與作為佈線的由用來實現低電阻化的第二材料構成 的閘極電極層的疊層。例如，可以舉出添加了賦予導電性的磷等雜質的結晶矽與矽化鎳的疊層結構等。但是，並不侷限於該結構，可以根據要求的樣式適當地調整材料、疊層數以及形狀等。
另外，圖14所示的第二電晶體901也可以為鰭型結構電晶體。在鰭型結構中，半導體基板的一部分被加工為板狀的突起形狀，並且閘極電極層以與突起形狀的長邊方向交叉的方式設置。閘極電極層隔著閘極絕緣膜覆蓋突起結構的上表面及側面。藉由將第二電晶體形成為鰭型結構的電晶體，可以縮小通道寬度由此實現電晶體的積體化。另外，可以流過較多的電流，並且可以提高控制效率，由此可以降低電晶體關閉時的電流及臨界電壓。
另外，設置於基板900中的雜質區906連接有接觸插頭913、915。這裏，接觸插頭913、915還用作第二電晶體901的源極電極及汲極電極。另外，雜質區906與通道形成區之間設置有與雜質區906不同的雜質區。該雜質區根據引入的雜質的濃度成為LDD區或擴展區來控制通道形成區附近的電場分佈。在閘極電極層908的側壁上隔著絕緣膜設置有側壁絕緣膜909。藉由使用該絕緣膜及該側壁絕緣膜909，可以形成LDD區或擴展區。
另外，第二電晶體901被絕緣膜910覆蓋。絕緣膜910可以用作保護膜，來防止雜質從外部進入通道形成區。另外，藉由作為絕緣膜910採用利用CVD法形成的氮化矽等材料，當作為通道形成區使用單晶矽時可以藉由 加熱處理進行氫化。另外，藉由作為絕緣膜910使用具有拉應力或壓應力的絕緣膜，可以使構成通道形成區的半導體材料彎曲。當採用n通道型電晶體時對構成通道形成區的矽材料施加拉應力，當採用p通道型電晶體時對構成通道形成區的矽材料施加壓應力，由此可以提高各電晶體的場效應遷移率。
並且，在絕緣膜910上設置有絕緣膜911，並利用CMP對其表面進行了平坦化處理。由此，可以高精度地在含有第二電晶體901的層上層疊元件層。
在含有第二電晶體901的層更上的層中形成含有將氧化物半導體膜用於通道形成區的第一電晶體902及電容器903的層。第一電晶體902為頂閘極結構的電晶體，接觸於氧化物半導體膜926的側面及上表面具有源極電極層927及汲極電極層928，並且在上述層之上的閘極絕緣膜929上有閘極電極層930。另外，以覆蓋第一電晶體902的方式形成有絕緣膜932。下面，對第一電晶體902的製造方法進行說明。
在絕緣膜924上形成氧化物半導體膜926。絕緣膜924可以使用氧化矽、氮化矽、氮氧化矽、氧氮化矽、氧化鋁、氮化鋁、氮氧化鋁等無機絕緣膜。尤其是，藉由使用介電常數低(low-k)的材料，可以充分降低起因於各種電極或佈線的重疊的電容，因此是較佳的。另外，可以使用含有任意上述材料的多孔絕緣膜作為絕緣膜924。由於多孔絕緣膜具有比緻密絕緣膜低的介電常數，所以可以 進一步降低由於電極或佈線所導致的寄生電容。在本實施例中，在膜厚度為50nm的氧化鋁膜上層疊膜厚度為300nm左右的氧化矽膜，將其作為絕緣膜924。
藉由將形成在絕緣膜924上的氧化物半導體膜加工為所希望的形狀，來形成氧化物半導體膜926。上述氧化物半導體膜的厚度為2nm以上200nm以下，較佳為3nm以上50nm以下，更佳為3nm以上20nm以下。將氧化物半導體用作靶材並使用濺射法形成氧化物半導體膜。另外，氧化物半導體膜可以在稀有氣體(例如氬)氛圍下、在氧氛圍下或在稀有氣體(例如氬)及氧的混合氛圍下藉由濺射法形成。
另外，較佳的是在利用濺射法形成氧化物半導體膜之前，進行引入氬氣體來產生電漿的反濺射，來去除附著在絕緣膜924表面上的灰塵。反濺射是指不對靶材一側施加電壓而使用RF電源在氬氛圍中對基板一側施加電壓來在基板附近形成電漿以進行表面改性的方法。注意也可以使用氮、氦等代替氬氛圍。另外，也可以在對氬氛圍添加氧、一氧化二氮等的氛圍下進行反濺射。另外，也可以在對氬氛圍添加氯、四氟化碳等的氛圍下進行反濺射。
例如，作為氧化物半導體可以使用氧化銦；氧化錫；氧化鋅；二元金屬氧化物如In-Zn氧化物、Sn-Zn氧化物、Al-Zn氧化物、Zn-Mg氧化物、Sn-Mg氧化物、In-Mg氧化物、In-Ga氧化物；三元金屬氧化物如In-Ga-Zn氧化物(也稱為IGZO)、In-Al-Zn氧化物、In-Sn-Zn氧 化物、Sn-Ga-Zn氧化物、Al-Ga-Zn氧化物、Sn-Al-Zn氧化物、In-Hf-Zn氧化物、In-La-Zn氧化物、In-Ce-Zn氧化物、In-Pr-Zn氧化物、In-Nd-Zn氧化物、In-Sm-Zn氧化物、In-Eu-Zn氧化物、In-Gd-Zn氧化物、In-Tb-Zn氧化物、，In-Dy-Zn氧化物、In-Ho-Zn氧化物、In-Er-Zn氧化物、In-Tm-Zn氧化物、In-Yb-Zn氧化物、In-Lu-Zn氧化物；以及四元金屬氧化物如In-Sn-Ga-Zn氧化物、In-Hf-Ga-Zn氧化物、In-Al-Ga-Zn氧化物、In-Sn-Al-Zn氧化物、In-Sn-Hf-Zn氧化物、In-Hf-Al-Zn氧化物。另外，上述氧化物半導體可以含有矽。
在本實施例中，將藉由使用包含In(銦)、Ga(鎵)及Zn(鋅)的靶材的濺射法得到的厚度為30nm的In-Ga-Zn類氧化物半導體的薄膜用作氧化物半導體膜。作為上述靶材，較佳為使用原子數比為In：Ga：Zn=1：1：1、4：2：3、3：1：2、1：1：2、2：1：3或3：1：4的靶材。另外，包含In、Ga及Zn的靶材的填充率為90%以上且100%以下，較佳為95%以上且低於100%。藉由採用填充率高的靶材，可以形成緻密的氧化物半導體膜。
此外，當作為氧化物半導體膜使用In-Zn類材料時，將所使用的靶材的成分比的原子數比設定為In：Zn=50：1至1：2(換算為莫耳數比則為In2O3：ZnO=25：1至1：4)，較佳為In：Zn=20：1至1：1(換算為莫耳數比則為In2O3：ZnO=10：1至1：2)，更佳為In：Zn=15：1至1.5：1(換算為莫耳數比則為In2O3：ZnO=15：2至3：4)。例如，作為用於 形成In-Zn-O類氧化物半導體的靶材，當原子數比為In：Zn：O=X：Y：Z時，Z>1.5X+Y。藉由將Zn的比率設定為上述範圍內的值，可以提高遷移率。
另外，在藉由濺射法形成作為氧化物半導體膜的In-Sn-Zn類氧化物半導體膜時，較佳為使用原子數比為In：Sn：Zn=1：1：1、2：1：3、1：2：2或20：45：35的In-Sn-Zn-O靶材。
在本實施例中，將基板放置在保持為減壓狀態的處理室內，去除處理室內的殘留水分並引入去除了氫及水分的濺射氣體，使用上述靶材形成氧化物半導體膜。在進行成膜時，也可以將基板溫度設定為100℃以上且600℃以下，較佳為200℃以上且400℃以下。藉由邊加熱基板邊進行成膜，可以降低形成的氧化物半導體膜中含有的雜質濃度。另外，可以減輕由於濺射帶來的損傷。為了去除殘留在處理室中的水分，較佳為使用吸附型真空泵。例如，較佳為使用低溫泵、離子泵、鈦昇華泵。另外，作為排氣單元，也可以使用配備有冷阱的渦輪泵。在使用低溫泵對處理室進行排氣時，排出例如氫原子、水(H2O)等包含氫原子的化合物等，由此可以降低在該處理室中形成的氧化物半導體膜所包含的雜質的濃度。
作為成膜條件的一個例子，可以應用如下條件：基板與靶材之間的距離為100mm，壓力為0.6Pa，直流(DC)電源功率為0.5kW，採用氧(氧流量比率為100%)氛圍。另外，在使用脈衝直流(DC)電源時，可以減少在 成膜時產生的灰塵並可以實現均勻的膜厚度分佈，所以是較佳的。
另外，藉由將濺射裝置的處理室的洩漏率設定為1×10-10Pa．m3/秒以下，可以減少當藉由濺射法形成膜時混入到氧化物半導體膜中的鹼金屬、氫化物等雜質。另外，藉由作為排氣系統使用上述吸附型真空泵，可以減少鹼金屬、氫原子、氫分子、水或氫化物等雜質從排氣系統倒流。
另外，藉由將靶材的純度設定為99.99%以上，可以降低混入到氧化物半導體膜中的鹼金屬、氫原子、氫分子、水、羥基或氫化物等。另外，藉由使用該靶材，在氧化物半導體膜中可以降低鋰、鈉、鉀等的鹼金屬的濃度。
另外，為了使氧化物半導體膜儘量不包含氫、羥基及水分，作為成膜的預處理，較佳的是在濺射裝置的預熱室中對形成有絕緣膜924的基板900進行預熱，並使吸附到基板900的水分或氫等的雜質脫離且進行排氣。注意，預熱的溫度是100℃以上且400℃以下，較佳是150℃以上且300℃以下。另外，設置在預熱室中的排氣單元較佳是低溫泵。此外，還可以省略該預熱處理。
另外，作為用來形成氧化物半導體膜926的蝕刻，可以採用乾蝕刻及濕蝕刻中的一者或兩者。作為用於乾蝕刻的蝕刻氣體，較佳為使用包括氯的氣體(氯類氣體，例如，氯(Cl2)、三氯化硼(BCl3)、四氯化矽(SiCl4)、四氯化碳(CCl4)等)。另外，還可以使用含 有氟的氣體(氟類氣體，例如四氟化碳(CF4)、六氟化硫(SF6)、三氟化氮(NF3)、三氟甲烷(CHF3)等)、溴化氫(HBr)、氧(O2)、或對上述氣體添加了氦(He)或氬(Ar)等的稀有氣體的氣體等。
作為乾蝕刻法，可以使用平行平板型RIE(Reactive Ion Etching：反應離子蝕刻)法或ICP(Inductively Coupled Plasma：感應耦合電漿)蝕刻法。適當地調節蝕刻條件(施加到線圈型電極的電力量、施加到基板一側的電極的電力量、基板一側的電極溫度等)，以可以蝕刻為所希望的形狀。
作為用於濕蝕刻的蝕刻劑，可以使用將磷酸、醋酸和硝酸混合而成的溶液、檸檬酸或草酸等的有機酸。在本實施例中，使用ITO-07N(日本關東化學公司製造)。
也可以利用噴墨法形成用來形成氧化物半導體膜926的光阻遮罩。在藉由噴墨法形成光阻遮罩時不需要光遮罩，由此可以降低製造成本。
另外，較佳的是在下一個製程中形成導電膜之前進行反濺射，以去除附著在氧化物半導體膜926和絕緣膜924的表面上的抗蝕劑殘留物等。
另外，有時在藉由濺射法等形成的氧化物半導體膜中包含多量的水分或氫(包括羥基)等的雜質。水分或氫容易形成施體能階，從而用作氧化物半導體中的雜質。於是，在本發明的一個實施例中，為了減少氧化物半導體膜中的水分或氫等雜質(脫水化或脫氫化)，較佳的是在減 壓氛圍、氮或稀有氣體等惰性氣體氛圍、氧氣氛圍或超乾燥空氣(使用CRDS(cavity ring-down laser spectroscopy：光腔衰盪光譜法)方式的露點計進行測定時的水分量是20ppm(露點換算為-55℃)以下，較佳的是1ppm以下，更佳的是10ppb以下的空氣)氛圍下對氧化物半導體膜926進行加熱處理。
藉由對氧化物半導體膜926進行加熱處理，可以使氧化物半導體膜926中的水分或氫脫離。具體地，可在250℃以上且750℃以下的溫度下執行，較佳為在400℃以上且低於基板的應變點的溫度下進行加熱處理。例如，可以以500℃進行3分鐘以上且6分鐘以下左右的加熱處理即可。藉由使用RTA(Rapid Thermal Anneal：快速熱退火)法作為加熱處理，可以在短時間內進行脫水化或脫氫化，由此也可以以超過玻璃基板的應變點的溫度進行處理。
在本實施例中，使用加熱處理裝置中之一的電爐。
注意，加熱處理裝置不侷限於電爐，還可以具備利用來自電阻發熱體等的發熱體的熱傳導或熱輻射來加熱被處理物的裝置。例如，可以使用GRTA(Gas Rapid Thermal Anneal：氣體快速熱退火)裝置、LRTA(Lamp Rapid Thermal Anneal：燈快速熱退火)裝置等RTA裝置。LRTA裝置是利用從燈如鹵素燈、金屬鹵化物燈、氙弧燈、碳弧燈、高壓鈉燈或高壓汞燈等發出的光(電磁波)的輻射加熱被處理物的裝置。GRTA裝置是使用高溫的氣 體進行加熱處理的裝置。作為氣體，使用如氬等的稀有氣體或者如氮等的即使進行加熱處理也不與被處理物產生反應的惰性氣體。
另外，在加熱處理中，較佳的是在氮或氦、氖、氬等的稀有氣體中不包含水分或氫等。或者，較佳的是，引入到加熱處理裝置的氮或氦、氖、氬等的稀有氣體的純度為6N(99.9999%)以上，較佳為7N(99.99999%)以上(即，雜質濃度為1ppm以下，較佳為0.1ppm以下)。
藉由上述製程可以降低氧化物半導體膜926中的氫濃度，從而實現高度純化。由此可以實現氧化物半導體膜的穩定化。另外，藉由使用該氫濃度降低而高度純化的氧化物半導體膜，可以製造耐壓性高且關態電流顯著低的電晶體。可以在形成氧化物半導體膜之後的任何時候進行上述熱處理。
另外，也可以藉由在氧氛圍下對氧化物半導體膜926進行加熱處理，對氧化物半導體添加氧，而減少在氧化物半導體膜926中成為施體的氧缺陷。加熱處理的溫度例如是100℃以上且低於350℃，較佳是150℃以上且低於250℃。上述用於氧氛圍下的加熱處理的氧氣體較佳為不包含水、氫等。或者，較佳為將導入到加熱處理裝置中的氧氣的純度設定為6N(99.9999%)以上，更佳的是設定為7N(99.99999%)以上(即，將氧中的雜質濃度設定為1ppm以下，較佳設定為0.1ppm以下)。
或者，也可以藉由採用離子植入法或離子摻雜法等對 氧化物半導體膜926添加氧，來減少成為施體的氧缺陷。例如，將以2.45GHz的微波電漿化了的氧添加到氧化物半導體膜926中，即可。
下面，對氧化物半導體膜的結構進行說明。
氧化物半導體膜大致分為單晶氧化物半導體膜和非單晶氧化物半導體膜。非單晶氧化物半導體膜包括非晶氧化物半導體膜、微晶氧化物半導體膜、多晶氧化物半導體膜及CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor：c軸配向結晶氧化物半導體)膜等。
非晶氧化物半導體膜具有無序的原子排列並不具有結晶成分。其典型例子是即便在微小區域中也不存在結晶部的整個膜都為非晶的氧化物半導體膜。
微晶氧化物半導體膜例如包括1nm以上且小於10nm的尺寸的微晶(也稱為奈米晶)。因此，微晶氧化物半導體膜的原子排列的有序度比非晶氧化物半導體膜高。因此，微晶氧化物半導體膜的缺陷態密度低於非晶氧化物半導體膜。
CAAC-OS膜是包含多個結晶部的氧化物半導體膜之一，大部分的結晶部的尺寸為能夠容納於一邊短於100nm的立方體內的尺寸。因此，有時包括在CAAC-OS膜中的結晶部的尺寸為能夠容納於一邊短於10nm、短於5nm或短於3nm的立方體內的尺寸。CAAC-OS膜的缺陷態密度低於微晶氧化物半導體膜。下面，對CAAC-OS膜進行詳細地說明。
在CAAC-OS膜的透射電子顯微鏡(TEM：Transmission Electron Microscope)影像中，觀察不到結晶部與結晶部之間的明確的邊界，即晶界(grain boundary)。因此，在CAAC-OS膜中，不容易發生起因於晶界的電子遷移率的降低。
根據從大致平行於樣本面的方向觀察的CAAC-OS膜的TEM影像(剖面TEM影像)可知在結晶部中金屬原子排列為層狀。各金屬原子層具有反映被形成CAAC-OS膜的面(也稱為被形成面)或CAAC-OS膜的頂面的形狀並以平行於CAAC-OS膜的被形成面或頂面的方式排列。
注意，在本說明書中，“平行”是指兩條直線形成的角為-10°以上且10°以下，因此也包括角為-5°以上且5°以下的情況。另外，“垂直”是指兩條直線形成的角為80°以上且100°以下，因此也包括角為85°以上且95°以下的情況。
另一方面，根據從大指垂直於樣本面的方向觀察的CAAC-OS膜的TEM影像(平面TEM影像)可知在結晶部中金屬原子排列為三角形狀或六角形狀。但是，在不同的結晶部之間金屬原子的排列沒有規律性。
由剖面TEM影像及平面TEM影像可知，CAAC-OS膜的結晶部具有配向性。
使用X射線繞射(XRD：X-Ray Diffraction)裝置對CAAC-OS膜進行結構分析。例如，當利用out-of-plane法分析包括InGaZnO4的結晶的CAAC-OS膜時，在繞射角 (2θ)為31°附近時出現峰值。由於該峰值來源於InGaZnO4結晶的(009)面，由此可以確認CAAC-OS膜中的結晶具有c軸配向性，並且c軸朝向大致垂直於CAAC-OS膜的被形成面或頂面的方向。
另一方面，當利用從大致垂直於c軸的方向使X線入射到樣本的in-plane法分析CAAC-OS膜時，在2θ為56°附近時出現峰值。該峰值來源於InGaZnO4結晶的(110)面。在此，將2θ固定為56°附近並在以樣本面的法線向量為軸(軸)旋轉樣本的條件下進行分析(掃描)。當該樣本是InGaZnO4的單晶氧化物半導體膜時，出現六個峰值。該六個峰值來源於相等於(110)面的結晶面。另一方面，當該樣本是CAAC-OS膜時，即使在將2θ固定為56°附近的狀態下進行掃描也不能明確地觀察到峰值。
由上述結果可知，在具有c軸配向的CAAC-OS膜中，雖然a軸及b軸的方向在結晶部之間不同，但是c軸都朝向平行於被形成面或頂面的法線向量的方向。因此，在上述剖面TEM影像中觀察到的排列為層狀的各金屬原子層相當於與結晶的ab面平行的面。
注意，結晶部在形成CAAC-OS膜或進行加熱處理等晶化處理時形成。如上所述，結晶的c軸朝向平行於CAAC-OS膜的被形成面或頂面的法線向量的方向。由此，例如，當CAAC-OS膜的形狀因蝕刻等而發生改變時，結晶的c軸不一定平行於CAAC-OS膜的被形成面或頂面的法線向量。
此外，CAAC-OS膜中的晶化度不一定均勻。例如，當CAAC-OS膜的結晶部是由CAAC-OS膜的頂面近旁的結晶成長而形成時，有時頂面附近的晶化度高於被形成面附近的晶化度。另外，當對CAAC-OS膜添加雜質時，被添加了雜質的區域的晶化度改變，CAAC-OS膜中的晶化度根據區域而不同。
注意，當利用out-of-plane法分析包括InGaZnO4結晶的CAAC-OS膜時，除了在2θ為31°附近的峰值之外，有時還在2θ為36°附近觀察到峰值。由於在2θ為36°附近的峰值來源於ZnGa2O4結晶的(311)面，因此包括InGaZnO4結晶的CAAC-OS膜的一部分中含有ZnGa2O4結晶。較佳的是，在CAAC-OS膜中2θ的峰值出現在31°附近而不出現在36°附近。
在使用CAAC-OS膜的電晶體中，起因於可見光或紫外光的照射的電特性的變動小。因此，該電晶體具有高可靠性。
注意，氧化物半導體膜例如也可以是包括非晶氧化物半導體膜、微晶氧化物半導體膜和CAAC-OS膜中的兩種以上的疊層膜。
CAAC-OS膜例如使用多晶的金屬氧化物靶材並藉由濺射法形成。當離子碰撞到該靶材時，有時包含在靶材中的結晶區域沿著a-b面劈開，即具有平行於a-b面的面的平板狀或顆粒狀的濺射粒子剝離。此時，藉由該平板狀的濺射粒子保持結晶狀態到達基板，可以形成CAAC-OS 膜。
另外，為了形成CAAC-OS膜，較佳的是應用如下條件。
藉由降低成膜時的雜質的混入，可以抑制因雜質導致的結晶狀態的破壞。例如，可以降低存在於處理室內的雜質(氫、水、二氧化碳及氮等)的濃度。另外，可以降低成膜氣體中的雜質濃度。具體地，使用露點為-80℃以下，較佳為-100℃以下的成膜氣體。
另外，藉由增高成膜時的基板溫度，在濺射粒子到達基板之後發生濺射粒子的遷移。具體地，在將基板溫度設定為100℃以上且740℃以下，較佳為200℃以上且500℃以下的狀態下進行成膜。藉由提高成膜時的基板溫度，當平板狀的濺射粒子到達基板時，在基板上發生遷移，濺射粒子的平坦的面附著到基板。
另外，較佳的是，藉由增高成膜氣體中的氧比例並對電力進行最優化，減輕成膜時的電漿損傷。將成膜氣體中的氧比例設定為30vol.%以上，較佳為100vol.%。
以下，作為靶材的一個例子示出In-Ga-Zn類氧化物靶材。
將InOX粉末、GaOY粉末及ZnOZ粉末混合，進行加壓處理，然後在1000℃以上且1500℃以下的溫度下進行加熱處理，由此得到作為多晶的In-Ga-Zn類氧化物靶材。另外，X、Y及Z為任意正數。這裏，InOX、GaOY、ZnOZ的莫耳比例如為2：2：1、8：4：3、3：1：1、1：1：1、4：2：3 或3：1：2。注意，可以根據要製造的靶材適當地改變粉末的形態及其莫耳比。
另外，鹼金屬由於不是構成氧化物半導體的元素，所以是雜質。鹼土金屬在它不是構成氧化物半導體的元素時也是雜質。尤其是，當與氧化物半導體膜接觸的絕緣膜為氧化物時，鹼金屬中的Na容易作為Na+擴散到該絕緣膜中。另外，在氧化物半導體膜內，Na斷裂構成氧化物半導體的金屬與氧的接合或擠進其接合之中。其結果是，例如，產生因臨界電壓漂移到負方向而導致的常導通化、遷移率的降低等的電晶體電特性的劣化，而且還產生特性偏差。具體地，可以使利用二次離子質譜分析法測量的Na濃度為5×1016/cm3以下，較佳為1×1016/cm3以下，更佳為1×1015/cm3以下。同樣地，可以使Li濃度為5×1015/cm3以下，較佳為1×1015/cm3以下。同樣地，可以使K濃度為5×1015/cm3以下，較佳為1×1015/cm3以下。
接著，利用光微影製程形成源極電極層927及汲極電極層928。具體地，可以利用濺射法或真空蒸鍍法在絕緣膜924上形成導電膜之後，將該導電膜加工(進行構圖化)為預定的形狀，來形成源極電極層927及汲極電極層928。
源極電極層927及汲極電極層928可以使用選自鋁、鉻、銅、鉭、鈦、鉬、鎢的元素或含有上述元素的合金膜等的單層結構或兩層以上的疊層結構來形成。此外，還可以採用在鋁、銅等的金屬膜的下側或上側層疊鉻、鉭、 鈦、鉬、釹、鈧、釔、鎢等的高熔點金屬膜的結構。另外，作為鋁或銅，為了避免耐熱性或腐蝕性的問題，較佳為將鋁或銅與高熔點金屬材料組合而使用。
例如，可以舉出：包含矽的鋁膜的單層結構；在鋁膜上層疊鈦膜的兩層結構；以及鈦膜、層疊在該鈦膜上的鋁膜、還在其上層疊的鈦膜的三層結構等。另外，Cu-Mg-Al合金、Mo-Ti合金、Ti、Mo與氧化膜具有高密接性。因此，作為下層採用由Cu-Mg-Al合金、Mo-Ti合金、Ti或者Mo構成的導電膜，作為上層層疊由Cu構成的導電膜，藉由將上述層疊的導電膜作為源極電極層927及汲極電極層928，可以提高絕緣膜924與源極電極層927及汲極電極層928的密接性。
另外，源極電極層927及汲極電極層928也可以由導電金屬氧化物形成。作為導電金屬氧化物，可以使用氧化銦、氧化錫、氧化鋅、氧化銦氧化錫混合物、氧化銦氧化鋅混合物或使上述金屬氧化物材料包含矽或氧化矽的材料。
在形成導電膜之後進行加熱處理的情況下，較佳為使導電膜具有承受該加熱處理的耐熱性。
在本實施例中，作為源極電極層927及汲極電極層928使用膜厚度為100nm的鎢膜。
另外，適當地調節各個材料及蝕刻條件，以便在對導電膜進行蝕刻時，氧化物半導體膜926盡可能不被去除。根據蝕刻條件，有時由於氧化物半導體膜926的露出的部 分被部分地蝕刻，形成槽部(凹部)。
在本實施例中，作為成為源極電極層927及汲極電極層928的導電膜使用鎢膜。因此，可以使用包含氨和過氧化氫水的溶液(過氧化氫氨水)對上述導電膜選擇性地進行濕蝕刻。具體地，使用以5：2：2的體積比混合31wt%的過氧化氫水、28wt%的氨水和水的過氧化氫氨水。或者，也可以使用包含四氟化碳(CF4)、氯(Cl2)、氧的氣體對上述導電膜進行乾蝕刻。
另外，為了縮減在光微影製程中使用的光遮罩數及製程數，還可以使用由多色調遮罩形成的光阻遮罩來進行蝕刻製程，該多色調遮罩是使透過光具有多種強度的遮罩。由於使用多色調遮罩形成的光阻遮罩成為具有多種厚度的形狀，且藉由進行蝕刻可以進一步改變其形狀，因此可以將使用多色調遮罩形成的光阻遮罩用於加工為不同圖案的多個蝕刻製程。由此，可以使用一個多色調遮罩形成至少對應於兩種以上的不同圖案的光阻遮罩。由此，可以縮減曝光遮罩數，並還可以縮減與其對應的光微影製程，所以可以實現製程的簡化。
另外，也可以在氧化物半導體膜926與源極電極層927及汲極電極層928之間設置用作源極區及汲極區的氧化物導電膜。作為氧化物導電膜的材料較佳為使用作為成分含有氧化鋅的材料，並較佳為使用不含有氧化銦的材料。作為這樣的氧化物導電膜，可以使用氧化鋅、氧化鋅鋁、氧氮化鋅鋁、氧化鋅鎵等。
例如，在形成氧化物導電膜時，可以一同進行為了形成氧化物導電膜的構圖以及為了形成源極電極層927及汲極電極層928的構圖。
藉由設置用作源極區及汲極區的氧化物導電膜，可以降低氧化物半導體膜926與源極電極層927及汲極電極層928之間的電阻，由此可以實現電晶體的高速工作。另外，藉由設置作為源極區及汲極區的氧化物導電膜，可以提高電晶體的耐壓。
接著，也可以進行使用N2O、N2或Ar等的氣體的電漿處理。藉由該電漿處理去除附著到露出的氧化物半導體膜表面的水等。另外，也可以使用氧和氬的混合氣體進行電漿處理。
注意，在進行電漿處理之後，以覆蓋源極電極層927及汲極電極層928與氧化物半導體膜926的方式形成閘極絕緣膜929。並且，在閘極絕緣膜929上的與氧化物半導體膜926重疊的位置上形成閘極電極層930，由此形成成為電容器的上部電極層931的導電膜。
閘極絕緣膜929例如可以使用氧氮化矽膜形成。另外，閘極絕緣膜929較佳的是儘量地不含有水分或氫等雜質，並可以使用單層的絕緣膜或由層疊的多個絕緣膜構成。當閘極絕緣膜929中含有氫時，該氫侵入氧化物半導體膜926中或者氫抽出氧化物半導體膜926中的氧，而使氧化物半導體膜926低電阻化(n型化)，而有可能生成寄生通道。因此，為了使閘極絕緣膜929儘量不含有氫， 形成膜時不使用氫是十分重要的。上述閘極絕緣膜929較佳為使用阻擋性高的材料。例如，作為阻擋性高的絕緣膜，可以使用氮化矽膜、氮氧化矽膜、氮化鋁膜或氮氧化鋁膜等。當使用多個層疊的絕緣膜時，將氮的含有比率低的氧化矽膜、氧氮化矽膜等絕緣膜形成在與上述阻擋性高的絕緣膜相比更接近氧化物半導體膜926的一側。並且，以在其間夾著氮含有比率低的絕緣膜且與源極電極層927、汲極電極層928及氧化物半導體膜926重疊的方式形成阻擋性高的絕緣膜。藉由使用阻擋性高的絕緣膜，可以防止水分或氫等雜質侵入到氧化物半導體膜926內、閘極絕緣膜929內或者氧化物半導體膜926與其他絕緣膜的界面及其近旁。此外，藉由以與氧化物半導體膜926接觸的方式形成氮的比率低的如氧化矽膜、氧氮化矽膜等絕緣膜，可以防止阻擋性高的絕緣膜直接接觸於氧化物半導體膜926。
在本實施例中，將利用濺射法形成的膜厚度為20nm的氧氮化矽膜用作閘極絕緣膜929。可以將成膜時的基板溫度設定為室溫以上400℃以下，本實施例設定為300℃。
另外，也可以在形成閘極絕緣膜929之後進行加熱處理。該加熱處理在氮、超乾燥空氣或稀有氣體(氬、氦等)的氛圍下較佳的是以200℃以上且400℃以下，例如250℃以上且350℃以下的溫度下進行。上述氣體的含水量為20ppm以下，較佳為1ppm以下，更佳為10ppb以 下。在本實施例中，例如，在氮氛圍下以250℃進行1小時的加熱處理。藉由在設置了含有氧的閘極絕緣膜929之後進行加熱處理，即使氧化物半導體膜926中因對氧化物半導體膜926進行的上述加熱處理產生有氧缺陷，也可以從閘極絕緣膜929向氧化物半導體膜926中供應氧。並且，藉由將氧供應到氧化物半導體膜926，可以降低氧化物半導體膜926中成為施體的氧缺陷，並滿足化學計量成分比。其結果，可以使氧化物半導體膜926接近i型，從而可以減輕因氧缺陷造成的電晶體的電特性偏差，由此可以提高電特性。進行該加熱處理的時序，只要是在形成閘極絕緣膜929之後，就沒有特別的限定，還可以與其他的製程兼用，來可以在不增加製程數的情況下使氧化物半導體膜926接近i型。
閘極電極層930及上部電極層931可以在在閘極絕緣膜929上形成導電膜之後，藉由對該導電膜進行構圖而形成。
將閘極電極層930及上部電極層931設定為10nm至400nm，較佳為100nm至300nm。在本實施例中，在利用濺射法在膜厚度為30nm的氮化鉭上層疊膜厚度為135nm的鎢來形成閘極用的導電膜之後，藉由對該導電膜進行蝕刻來將其加工(構圖)為所希望的形狀，來形成閘極電極層930及上部電極層931。另外，還可以利用噴墨法形成光阻遮罩。當利用噴墨法形成光阻遮罩時不需要光遮罩，由此可以降低製造成本。
藉由上述製程，形成第一電晶體902。
另外，雖然作為第一電晶體902使用單閘結構的電晶體進行了說明，但是也可以根據需要具有電連接的多個閘極電極來形成具有多個通道形成區的多閘結構的電晶體。
另外，在上述製造方法中，源極電極層927及汲極電極層928在氧化物半導體膜926之後形成。因此，如圖14所示，源極電極層927及汲極電極層928形成在氧化物半導體膜926之上。但是，源極電極層927及汲極電極層928也可以形成在氧化物半導體膜926之下，即，可以設置於氧化物半導體膜926與絕緣膜924之間。
另外，接觸於氧化物半導體膜926的絕緣膜，即，絕緣膜924、閘極絕緣膜929可以使用含有第13族元素及氧的絕緣材料。氧化物半導體材料包含第13族元素的材料較多，包含第13族元素的絕緣材料與氧化物半導體的搭配良好，因此藉由將含有第13族元素的絕緣材料用於與氧化物半導體膜接觸的絕緣膜，可以與氧化物半導體膜保持良好的界面狀態。
作為包含第13族元素的絕緣材料，例如有氧化鎵、氧化鋁、氧化鋁鎵、氧化鎵鋁等。在此，氧化鋁鎵是指含鋁量(at.%)多於含鎵量(at.%)的物質，氧化鎵鋁是指含鎵量(at.%)等於或多於含鋁量(at.%)的物質。
例如，以接觸於包含鎵的氧化物半導體膜的方式形成包含氧化鎵的絕緣膜。由此可以降低界面的氫沉積。另外，使用包含氧化鋁的材料形成絕緣膜也是有效的。另 外，因為氧化鋁具有不容易透過水的特性，所以從防止水侵入到氧化物半導體膜中的角度來看，使用該材料是較佳的。
另外，較佳的是藉由在氧氛圍下進行熱處理、氧摻雜等，不僅對接觸於氧化物半導體膜926的絕緣膜的表面並對其內部添加氧，而使其處於包含多於化學計量組成的氧的狀態。氧摻雜包括將電漿化了的氧添加到塊體中的氧電漿摻雜。另外，也可以使用離子植入法或離子摻雜法進行氧摻雜。
藉由進行氧摻雜處理，可以形成具有包含多於化學計量組成的氧的區域的絕緣膜。藉由使具備這種區域的絕緣膜與氧化物半導體膜接觸，絕緣膜中的過剩的氧被供應到氧化物半導體膜中，可以減少氧化物半導體膜中或氧化物半導體膜與絕緣膜的界面中的氧缺陷，來可以使氧化物半導體膜成為i型化或無限趨近於i型。
另外，也可以將具有其氧量多於化學計量組成的區域的絕緣膜僅用於與氧化物半導體膜926接觸的絕緣膜中的位於上層的絕緣膜和位於下層的絕緣膜中的某一方，但是較佳的是用於兩者的絕緣膜。藉由將具有其氧量多於化學計量組成的區域的絕緣膜用於與氧化物半導體膜926接觸的絕緣膜中的位於上層及下層的絕緣膜，以形成夾著氧化物半導體膜926的結構，可以進一步提高上述效果。
此外，用於氧化物半導體膜926的上層或下層的絕緣膜既可以具有相同的構成元素，又可以具有不同的構成元 素。另外，與氧化物半導體膜926接觸的絕緣膜也可以是具有包含多於化學計量組成的氧的區域的絕緣膜的疊層。
另外，在本實施例中，第一電晶體902為頂閘極結構。另外，第一電晶體902設置有背閘極電極層923。當設置有背閘極電極層時，可以更容易地實現第一電晶體902的常關閉化。例如，藉由將背閘極電極層923的電位設定為GND或固定電位，可以使第一電晶體902的臨界電壓更高，由此可以形成進一步實現常關閉化的電晶體。
為了將上述第二電晶體901、第一電晶體902及電容器903電連接來形成電路，在各層間以及上層上層疊用於連接的佈線層的單層或多個層。
在圖14中，例如為了形成圖3的開關的一個組，第二電晶體901的源極和汲極中的一方藉由接觸插頭913與佈線層914電連接。佈線層914與可程式化邏輯元件的輸出端子電連接。另一方面，第二電晶體901的源極和汲極中的另一方藉由接觸插頭915與佈線層916電連接。佈線層916與其它的可程式化邏輯元件的輸入端子電連接。另外，第二電晶體901的閘極藉由接觸插頭917、佈線層918、接觸插頭921、佈線層922、接觸插頭925與第一電晶體902的汲極電極層928電連接。該汲極電極層928在圖14中沿右方向延伸而用作電容器903的下部電極層。在汲極電極層928上設置有第一電晶體902的閘極絕緣膜929。該閘極絕緣膜929在形成有電容器903的區域用作電容器903的電極間介電膜。該電極間介電膜上設置有上 部電極層931，上部電極層931藉由接觸插頭935與佈線層936電連接。佈線層936是用來選擇儲存有開關中的一個配置資料的組的佈線。
佈線層914、918、916、922、936及背閘極電極層923埋入絕緣膜中。這些佈線層等較佳為使用例如銅、鋁等低電阻的導電性材料。另外，也可以將利用CVD法形成的石墨烯作為導電性材料來形成佈線層。石墨烯是指具有sp2鍵的1原子層的碳分子片或者2層至100層的碳分子片的疊層。作為該石墨烯的製造方法，可以舉出：在金屬催化劑上形成石墨烯的熱CVD法；藉由照射紫外光在局部生成電漿，不使用催化劑而由甲烷形成石墨烯的電漿CVD法；等等。
藉由採用上述低電阻的導電性材料，可以降低藉由佈線層傳播的信號的RC延遲。當作為佈線層使用銅時，為了防止銅向通道形成區擴散，形成障壁膜。作為障壁膜，例如可以採用由氮化鉭、氮化鉭與鉭的疊層、氮化鈦、氮化鈦與鈦的疊層等形成的膜，但是只要確保佈線材料的擴散防止功能以及與佈線材料或絕緣膜等的密著性，就不侷限於由上述材料構成的膜。障壁膜也可以為從佈線層中分離的層，可以將形成障壁膜的材料包含於佈線材料中，藉由加熱處理使其析出於設置在絕緣膜中的開口的內壁來形成障壁膜。
作為絕緣膜911、912、919、920、933、934，可以使用氧化矽、氧氮化矽、氮氧化矽、BPSG(Boron Phosphorus Silicate Glass：硼磷矽玻璃)、PSG(Phosphorus Silicate Glass：磷矽玻璃)、添加有碳的氧化矽(SiOC)、添加有氟的氧化矽(SiOF)、作為以Si(OC2H5)4為原料的氧化矽的TEOS(Tetraethyl orthosilicate：四乙氧基矽烷)、HSQ(Hydrogen Silsesquioxane：氫矽倍半環氧乙烷)、MSQ(Methyl Silsesquioxane：甲基矽倍半環氧乙烷)、OSG(Organo Silicate Glass：有機矽酸鹽玻璃)、有機聚合物類材料等的絕緣體。當進行半導體裝置的微型化時，由於佈線之間的寄生電容變為明顯而信號延遲增大，所以氧化矽的相對介電常數(k=4.0至4.5)高，因此較佳為使用k為3.0以下的材料。另外，由於在將佈線埋入在該絕緣膜中之後進行CMP處理，所以要求絕緣膜具有機械強度。只要確保該機械強度，就可以使它們多孔(porous)化而實現低介電常數化。絕緣膜藉由濺射法、CVD法、包括旋塗法(Spin On Glass：旋塗玻璃，也稱為SOG)的塗敷法等形成。
在絕緣膜911、912、919、920、933、934上，也可以在將佈線材料埋入上述絕緣膜中之後，另外設置用作利用CMP等進行平坦化處理時的蝕刻停止膜的絕緣膜。
佈線層914、918、916、922、936以及背閘極電極層923上設置有障壁膜，障壁膜上設置有保護膜。障壁膜是用來防止銅等的佈線材料的擴散的膜。障壁膜可以使用氮化矽或SiC、SiBON等的絕緣材料形成。但是，當障壁膜的厚度較厚時會增大佈線間電容，因此較佳的是選擇具有 阻擋性且低介電常數的材料。
接觸插頭913、915、917、921、925、935是藉由在絕緣膜中形成高寬高比的開口(輔助孔)並埋入鎢等導電材料而形成的。較佳的是進行各向異性高的蝕刻來形成開口。尤其是，較佳為使用反應離子蝕刻法(RIE法)。開口的內壁形成有由鈦膜、氮化鈦膜或上述膜的疊層膜等形成的障壁膜(擴散防止膜)，障壁膜的內部被填充有摻雜了鎢或磷等的多晶矽等材料。例如，可以藉由包層CVD(blanket CVD)法在輔助孔內埋入鎢，並利用CMP使接觸插頭的上表面平坦化。
另外，最上層設置有保護絕緣膜937，用來防止來自外部的水分或污染物侵入半導體裝置。保護絕緣膜937可以使用氮化矽、氧氮化矽、氮氧化矽等材料形成的單層或疊層。
藉由採用上述半導體裝置的結構，將使用具有高速工作性能的第一半導體材料的電晶體與使用關態電流極小的第二半導體材料的電晶體組合，從而可以製造具有能夠實現低耗電量化並高速工作的邏輯電路的PLD等半導體裝置。
本實施例可以與其他實施例適當地組合而實施。
實施例9
根據本發明的一個實施例的半導體裝置或PLD可以用於如下各領域的電子裝置：數位信號處理裝置、軟體無 線電裝置(software-defined radio devices)、航空電子裝置(如通信設備、導航系統、自動駕駛系統(autopilot systems)、飛行管理系統等與航空有關的電子裝置)、醫學影像處理裝置、語音識別裝置、暗號裝置、機械裝置的模擬器、射電天文學中的射電望遠鏡等。另外，還可以應用於ASIC原型(ASIC prototyping)、生物資訊學(bioinformatics)領域。
例如，作為民生設備，可以用於顯示設備、個人計算機、具備儲存介質的影像再現裝置(能夠再現如DVD(Digital Versatile Disc：數位通用磁盤)等儲存介質並具有能夠顯示其影像的顯示器的裝置)等電子裝置。此外，還可以舉出行動電話、包括行動遊戲機在內的遊戲機、行動資訊終端、電子書閱讀器、例如攝影機和數位相機等影像拍攝裝置、護目鏡型顯示器(頭戴式顯示器)、導航系統、音頻再現裝置(例如，汽車音頻系統和數位音頻播放器等)、複印機、傳真機、印表機、多功能印表機等。圖15A至15F示出這些電子裝置的具體例子。
圖15A是行動遊戲機，其包括外殼5001、外殼5002、顯示部5003、顯示部5004、麥克風5005、揚聲器5006、操作鍵5007、觸控筆5008等。注意，雖然圖15A所示的行動遊戲機包括兩個顯示部5003和顯示部5004，但顯示部的數目不限於此。
圖15B是行動資訊終端，其包括第一外殼5601、第二外殼5602、第一顯示部5603、第二顯示部5604、連接 部5605、操作鍵5606等。第一顯示部5603設置在第一外殼5601中，第二顯示部5604設置在第二外殼5602中。並且，第一外殼5601與第二外殼5602藉由連接部5605連接，第一外殼5601與第二外殼5602之間的角度可以藉由連接部5605改變。第一顯示部5603中的影像可以根據第一外殼5601與第二外殼5602之間的角度進行切換。另外，也可以對第一顯示部5603和第二顯示部5604中的至少一個使用附加有位置輸入裝置的功能的顯示裝置。另外，可以藉由在顯示裝置設置觸摸屏來附加位置輸入裝置的功能。或者，也可以藉由在顯示裝置的像素部設置也稱為光電傳感器的光電轉換元件來附加位置輸入裝置的功能。
圖15C是膝上型電腦，其包括外殼5401、顯示部5402、鍵盤5403及指向裝置5404等。
圖15D是電冷藏冷凍箱，其包括外殼5301、冷藏室門5302、冷凍室門5303等。
圖15E是攝影機，其包括第一外殼5801、第二外殼5802、顯示部5803、操作鍵5804、透鏡5805、連接部5806等。操作鍵5804及透鏡5805設置在第一外殼5801中，顯示部5803設置在第二外殼5802中。並且，第一外殼5801與第二外殼5802藉由連接部5806連接，第一外殼5801與第二外殼5802之間的角度可以藉由連接部5806改變。顯示部5803中的影像可以根據第一外殼5801與第二外殼5802之間的角度進行切換。
圖15F為一般的汽車，其包括車體5101、車輪5102、儀錶盤5103及燈5104等。
本實施例可以與其他實施例適當地組合而實施。
實施例10
接著，對具有使用氧化物半導體(OS)膜的電晶體的開關與具有使用矽(Si)膜的電晶體和一對反相器的開關的工作上的區別進行說明。
圖16示出具有使用OS膜的電晶體的組720a以及具有使用矽(Si)膜的電晶體和一對反相器的組720b的電路圖。另外，圖16示出組720a及組720b中的節點FD的電位的時序圖以及施加到佈線721的含有配置資料的信號IN的電位的時序圖。
在組720a及組720b中，電晶體701的導通狀態或非導通狀態由佈線722的電位控制，對應於由佈線721提供的配置資料的電位被保持於節點FD，來控制電晶體702的導通狀態或非導通狀態。另外，圖16所示的時序圖是電晶體702採用n通道型電晶體時的例子。
在組720b中，藉由反相器780及反相器781，節點FD的電位被保持。另一方面，在組720a中，由於使用OS膜的電晶體701的關態電流極小，節點FD的電位被保持。因此，在組720a中，當電晶體701為非導通狀態時，節點FD用作與其它的電極或佈線之間的絕緣性極高的浮遊電極。因此，與組720b相比，組720a可以使用更 少的電晶體保持節點FD的電位。
另外，在組720a中，由於節點FD變為浮遊狀態，可以期待下述增壓(Boosting)效果。即，在組720a中，當節點FD為浮遊狀態時，隨著信號IN的電位從低位準變為高位準，因電晶體702所具有的各種電容，節點FD的電位上升。並且，當被寫入組720a的配置資料為“0”時，電晶體702為弱反模式，因此源極與閘極間形成的電容Cgs引起節點FD的電位上升。另一方面，當寫入組720a的配置資料為“1”時，電晶體702為強反模式，節點FD的電位上升起因於電容Cgs以及通道形成區與閘極間形成的電容Cox。因此，當配置資料為“1”時，引起節點FD的電位上升的電晶體702的電容比配置資料為“0”時要大。因此，在組720a中，與配置資料為“0”時相比，當配置資料為“1”時，可以獲得伴隨信號IN的電位變化節點FD的電位上升更高的增壓效果。藉由上述增壓效果，組720a的開關速度在配置資料為“1”時提高，在配置資料為“0”時，電晶體702變為非導通狀態。
在包含於一般的PLD的佈線資源中的開關中，採用用來提高積體密度的n通道型電晶體。但是，在上述開關中，存在如下問題：由於臨界電壓，藉由n通道型電晶體的閘極的信號的電位下降，而使開關速度降低。為了提高開關速度，提出了一種對n通道型電晶體的閘極施加高電位的過驅動方法，此時，有可能導致用作開關的n通道型 電晶體的可靠性下降。但是，在本發明的一個實施例中，利用上述增壓效果，即使不使用過驅動，也可以將組720a的開關速度提高至配置資料為“1”時的開關速度，因此可以在不影響可靠性的情況下提高開關速度。
另外，在組720b中，節點FD的電位也由於增壓效果而上升，但是藉由反相器780及反相器781節點FD的電位立刻回到原來的電位。因此，組720b無法利用增壓效果提高開關速度。
另外，與文獻1(K.C.Chun,P.Jain,J.H.Lee,and C.H.Kim,"A 3T Gain Cell Embedded DRAM Utilizing Preferential Boosting for High Density and Low Power On-Die Caches",IEEE Journal of Solid-State Circuits,vol.46,no.6,pp.1495-1505,June 2011)、文獻2(F.Eslami and M.Sima,"Capacitive Boosting for FPGA Interconnection Networks",Int.Conf.on Field Programmable Logic and Applications,2011,pp.453-458)不同，組720a可以期待更佳的效果。
由於文獻1中的電路結構是以提高DRAM的資料保持時間及讀取速度為目的的結構，因此記憶單元的數量多且連接於記憶單元的輸出的讀取用的位元線(RBL)具有高寄生電容。另一方面，在組720a中，由於信號OUT被提供至CMOS的閘極，因此組720a的輸出側的寄生電容與文獻1的情況相比要小。為此，伴隨電晶體702的電容Cgs引起的節點FD的電位上升以及汲極與閘極間形成的 電容Cgd，可以獲得信號OUT的電位上升的間接增壓效果。即，當將組720a作為控制佈線間的連接的開關電路時，利用上述間接增壓效果可以進一步提高開關速度。另外，與文獻2的情況相比，組720a可以使用更少的電晶體保持上升了的節點FD的電位。
為了驗證上述增壓效果，製造兩種各段的輸出都配置有組720a或組720b的101段的環形振盪器(RO)電路的TEG，並利用振盪頻率對組720a或組720b的延遲時間進行了評價。另外，構成RO電路的TEG的反相器的n通道型電晶體和p通道型電晶體的通道寬度W分別為16μm和32μm。另外，組720a及組720b所具有的電晶體702的通道寬度W為16μm，組720a所具有的電晶體701的通道寬度W為4μm，組720b所具有的電晶體701的通道寬度W為8μm。另外，組720b的反相器780及反相器781所具有的n通道型電晶體與p通道型電晶體的通道寬度W分別為4μm和8μm。另外，使用矽膜的n通道型電晶體及p通道型電晶體的通道長度L都為0.5μm。另外，組720a的電晶體701使用含有In-Ga-Zn類氧化物的CAAC-OS膜，其通道長度L為1μm。並且，電晶體701層疊於使用矽膜的電晶體上。
接著，將RO電路的TEG中的電源電壓(VDDRO)與組720b的反相器780及反相器781的電源電壓(VDDMEM)的差稱為過驅動電壓(Overdrive Voltage)，並測定了對應於過驅動電壓的一段RO的延遲時間。另 外，施加至佈線722及佈線721的高位準電位與低位準電位的電位差相當於VDDMEM。
圖17示出延遲時間的測定結果。在圖17中，橫軸表示過驅動電壓(mV)，縱軸表示一段RO的延遲時間。另外，在圖17中，縱軸的延遲時間表示相對於VDDRO為2.00V、過驅動電壓為0V時的延遲時間的測定值的值。另外，在圖17中，VDDRO為2.00V時的延遲時間以實線表示，VDDRO為2.25V時的延遲時間以點劃線表示，VDDRO為2.50V時的延遲時間以虛線表示。
如圖17所示，附加有組720a的RO電路比附加有組720b的RO電路的延遲時間短，由此可以確認延遲時間根據組720a與組720b的結構而不同。
另外，如圖17所示，在組720b中，VDDRO越低藉由提高過驅動電壓開關速度被提高的過驅動效果越顯著。但是，在組720b中，即使施加VDDRO的0.2倍以上的過驅動電壓，還是不及組720a的開關速度。注意，在組720a中，當被寫入配置資料時，因電晶體701的臨界電壓節點FD的電位下降，因此節點FD的電位變為低於VDDMEM。儘管這樣，值得關注的是沒有被施加過驅動電壓的組720a的開關速度還是高於被施加過驅動電壓的組720b。
另外，確認到在施加相同的過驅動電壓時，附加有組720a的RO電路的耗電量小於附加有組720b的RO電路的耗電量。
並且，利用對應於上述RO電路的TEG的SPICE模 擬，驗證伴隨附加有組720a的RO電路中的信號IN的電位的上升的節點FD的電位的上升。在模擬中，將VDDRO設定為2.5V。根據模擬的結果確認到：伴隨信號IN的電位的上升，當配置資料為“1”時，節點FD的電位上升0.75V，當配置資料為“0”時，節點FD的電位上升0.07V。
因此，在具有組720a的半導體裝置中，即使不使用過驅動電壓僅使用單一的電源電壓的情況下，也可以獲得耗電量降低、開關速度提高等高性能。
本實施例可以與其他實施例適當地組合而實施。
200‧‧‧開關
201a‧‧‧第一電晶體
201b‧‧‧第一電晶體
201c‧‧‧第一電晶體
202a‧‧‧第二電晶體
202b‧‧‧第二電晶體
202c‧‧‧第二電晶體
203a‧‧‧節點
203b‧‧‧節點
203c‧‧‧節點
204a‧‧‧電容器
204b‧‧‧電容器
204c‧‧‧電容器
205a‧‧‧佈線
205b‧‧‧佈線
205c‧‧‧佈線
206a‧‧‧佈線
206b‧‧‧佈線
206c‧‧‧佈線
207‧‧‧佈線
210‧‧‧佈線
211‧‧‧佈線
212‧‧‧可程式化邏輯元件
213‧‧‧查找表
214‧‧‧正反器
215‧‧‧AND電路
216‧‧‧佈線
217‧‧‧佈線
218‧‧‧可程式化邏輯元件
219‧‧‧查找表
220‧‧‧正反器
221‧‧‧AND電路
230‧‧‧組
231‧‧‧組
232‧‧‧組

Claims (20)

  1. 一種半導體裝置，包括：開關；以及第一可程式化邏輯元件和第二可程式化邏輯元件，其中，該開關包括：第二佈線；以及多個電路組，其中，該多個電路組都包括：第一佈線；其閘極電連接到該第一佈線且其源極電連接到該第二佈線的第一電晶體；以及其閘極電連接到該第一電晶體的汲極的第二電晶體，其中，該多個電路組的該第二電晶體的源極彼此電連接，其中，該多個電路組的該第二電晶體的汲極彼此電連接，其中，該第一可程式化邏輯元件電連接到該多個電路組的該第二電晶體的該源極，並且其中，該第二可程式化邏輯元件電連接到該多個電路組的該第二電晶體的該汲極。
  2. 根據申請專利範圍第1項之半導體裝置，其中，該多個電路組還都包括電容器和第三佈線，並且 其中，該電容器的一個電極電連接到該第二電晶體的該閘極且該電容器的另一個電極電連接到該第三佈線。
  3. 根據申請專利範圍第1項之半導體裝置，其中，該第一電晶體在通道形成區中含有氧化物半導體，並且其中，該第二電晶體在通道形成區中含有矽。
  4. 根據申請專利範圍第1項之半導體裝置，其中，該多個電路組的數量為2。
  5. 根據申請專利範圍第1項之半導體裝置，其中，該第二電晶體是p通道型電晶體。
  6. 根據申請專利範圍第1項之半導體裝置，還包括第三電晶體，其中，該第三電晶體的源極電連接到該多個電路組的該第二電晶體的該源極，並且其中，該第三電晶體的汲極電連接到該多個電路組的該第二電晶體的該汲極。
  7. 根據申請專利範圍第1項之半導體裝置，其中，該第一電晶體位於該第二電晶體的上方。
  8. 一種包括根據申請專利範圍第1項之半導體裝置的電子裝置。
  9. 一種半導體裝置，包括：開關；以及第一可程式化邏輯元件和第二可程式化邏輯元件，其中，該開關包括： 第二佈線；以及多個電路組，其中，該多個電路組包括：第一佈線以及第三佈線；其閘極電連接到該第一佈線且其源極電連接到該第二佈線的第一電晶體；其閘極電連接到該第一電晶體的汲極的第二電晶體；以及其源極電連接到該第二電晶體的汲極且其閘極電連接到該第三佈線的第三電晶體，其中，該多個電路組的該第二電晶體的源極彼此電連接，其中，該多個電路組的該第三電晶體的汲極彼此電連接，其中，該第一可程式化邏輯元件電連接到該多個電路組的該第二電晶體的該源極，並且其中，該第二可程式化邏輯元件電連接到該多個電路組的該第三電晶體的該汲極。
  10. 根據申請專利範圍第9項之半導體裝置，其中，該第一電晶體在通道形成區中含有氧化物半導體，並且其中，該第二電晶體及該第三電晶體在通道形成區中含有矽。
  11. 根據申請專利範圍第9項之半導體裝置， 其中，該多個電路組的數量為2。
  12. 根據申請專利範圍第9項之半導體裝置，其中，該第二電晶體及該第三電晶體都是p通道型電晶體。
  13. 根據申請專利範圍第9項之半導體裝置，其中，該第一電晶體位於該第二電晶體的上方。
  14. 一種包括根據申請專利範圍第9項之半導體裝置的電子裝置。
  15. 一種半導體裝置，包括：開關；以及第一可程式化邏輯元件及第二可程式化邏輯元件，其中，該開關包括多個電路組，該多個電路組都包括第一電晶體和第二電晶體，其中，在各個該多個電路組中，該第二電晶體的閘極電連接到該第一電晶體的汲極，其中，該多個電路組的該第二電晶體彼此電並聯連接，並且其中，該開關配置為藉由選擇該多個電路組中的一個來決定該第一可程式化邏輯元件與該第二可程式化邏輯元件間的電連接。
  16. 根據申請專利範圍第15項之半導體裝置，其中，該第二電晶體的該閘極與該第一電晶體的該汲極間的節點配置為當該第一電晶體為關閉狀態時處於浮動狀態。
  17. 根據申請專利範圍第15項之半導體裝置，其中，該第一電晶體在通道形成區中含有氧化物半導體，並且其中，該第二電晶體在通道形成區中含有矽。
  18. 根據申請專利範圍第15項之半導體裝置，其中，該多個電路組的該第二電晶體的源極彼此電連接，其中，該多個電路組的該第二電晶體的汲極彼此電連接，其中，該第一可程式化邏輯元件電連接到該多個電路組的該第二電晶體的該源極，並且其中，該第二可程式化邏輯元件電連接到該多個電路組的該第二電晶體的該汲極。
  19. 根據申請專利範圍第15項之半導體裝置，其中，該第一電晶體位於該第二電晶體的上方。
  20. 一種包括根據申請專利範圍第15項之半導體裝置的電子裝置。
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