JP6161387B2 - プログラマブルロジックデバイス - Google Patents

Description

本発明は、半導体装置に関する。特に、プログラマブルロジックデバイスやそれを用いた半導体装置に関する。また、その半導体装置を用いた電子機器に関する。

プログラマブルロジックデバイス（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ：ＰＬＤ）は、製造時に全ての回路が固定される通常の集積回路に対し、出荷後にユーザが現場で所望の回路構成を設定して機能させることができるデバイスである。このようにユーザがプログラム可能なデバイスとして、小規模なＰＡＬ（Ｐｒｏｇｒａｍｍａｂｌｅ Ａｒｒａｙ Ｌｏｇｉｃ）やＧＡＬ（Ｇｅｎｅｒｉｃ Ａｒｒａｙ Ｌｏｇｉｃ）、規模の大きなＣＰＬＤ（Ｃｏｍｐｌｅｘ Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）が挙げられるが、本明細書においてはこれらを含めてプログラマブルロジックデバイス（以下、ＰＬＤという。）とよぶ。

従来のＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）に比べ、ＰＬＤは開発期間の短縮や設計仕様の変更に対する柔軟性などの利点を有している。そのため、近年、半導体装置への利用が進んでいる。

ＰＬＤは、例えば、複数のプログラマブルロジックエレメント（論理ブロックともいう。）と、プログラマブルロジックエレメント間の配線と、で構成される。各プログラマブルロジックエレメントの機能を変更することで、ＰＬＤの機能を変更することができる。また、プログラマブルロジックエレメント間の電気的な接続関係を変更することで、ＰＬＤの機能を変更することができる。

プログラマブルロジックエレメントは、例えば、ルックアップテーブル（ＬＵＴ）やマルチプレクサなどで構成されている。このルックアップテーブルのデータを記憶する記憶素子に、特定の値を設定することでプログラマブルロジックエレメントの機能を特定することができる。また、このマルチプレクサの入力信号の選択情報を記憶する記憶素子に、特定の値を設定することでプログラマブルロジックエレメントの機能を特定することができる。

プログラマブルロジックエレメント間の配線は、例えば多数対多数の接続スイッチなどで構成されている。プログラマブルロジックエレメント間の配線の電気的な接続関係は、当該接続スイッチの導通・非導通のデータを記憶する記憶素子に、特定の値を設定することで特定することができる。

上記のルックアップテーブルのデータ、マルチプレクサの入力信号の選択情報、接続スイッチの導通・非導通のデータ等をコンフィギュレーションデータとよび、コンフィギュレーションデータを記憶する記憶素子をコンフィギュレーションメモリとよび、コンフィギュレーションデータをコンフィギュレーションメモリに設定することをコンフィギュレーションとよぶ。特に、コンフィギュレーションデータをコンフィギュレーションメモリに新たに設定（更新）することをリコンフィギュレーションとよぶ。ＰＬＤをユーザの目的に応じた回路構成に変更することは、所望のコンフィギュレーションデータを作成（プログラム）し、コンフィギュレーションを行うことで実現することができる。

ＰＬＤは、一般には、ＰＬＤを有する半導体装置の動作を停止した状態でコンフィギュレーションを行う（静的コンフィギュレーション）。一方、ＰＬＤの特徴をより活かすため、半導体装置の動作中にコンフィギュレーションを行う（動的コンフィギュレーション）ことが注目されている。より具体的には、複数の回路構成（コンテキスト）に対応して各々設定されたコンフィギュレーションデータを複数用意しておき、これらの回路機能を入れ替える。このようなＰＬＤをマルチ・コンテキスト型のＰＬＤとよぶことがある。

動的コンフィギュレーションの方法として、特許文献１では、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に複数の回路構成に対応した各々のコンフィギュレーションデータを各々異なるアドレスに格納しておき、コンフィギュレーションメモリをＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）で構成する。所望の回路構成のコンフィギュレーションデータをＤＲＡＭの当該アドレスから読み出し、コンフィギュレーションメモリであるＳＲＡＭに書き込むことで、短時間でコンフィギュレーションを行う方法を提案している。

特開平１０−２８５０１４号公報

ところが、上記特許文献１の構成では、コンフィギュレーションデータをＤＲＡＭに保持するため、定期的なリフレッシュ動作が必要になり、消費電力の増大を招く。また、ＤＲＡＭは揮発性メモリのため、ＰＬＤの電源を投入するたびに、ＤＲＡＭへのデータの格納が必要になる。したがって、コンフィギュレーションデータを保存するために、さらに別の不揮発性メモリが必要になる。さらに、電源投入の度に、当該不揮発性メモリからＤＲＡＭへの大規模なデータ転送などの手順が必要になるため、起動時間の遅れが生じる。

また、コンフィギュレーションメモリにＳＲＡＭを用いた場合、少なくともトランジスタが４つ必要となる。このためＰＬＤ全体として素子数が著しく増大し、回路面積の増大を招く。

そこで、本発明の一態様では、動的コンフィギュレーションにも対応できる高速なコンフィギュレーションを可能とし、低消費電力で、起動時間が高速なＰＬＤを提供することを課題とする。

また、コンフィギュレーションメモリにＳＲＡＭを用いた場合と比べ、回路面積の小さなＰＬＤを提供することを課題とする。

上記課題に鑑み本発明の一態様は、複数のコンフィギュレーションデータを記憶することができる不揮発性メモリを有するＰＬＤにおいて、１ビット当たりのトランジスタ数を削減し、また、コンフィギュレーションデータの切り替えに要する時間を短縮することで、ＰＬＤの動作中におけるリコンフィギュレーションを可能とし、したがって、高性能なＰＬＤを提供する。

上記不揮発性メモリは、オフ電流の極めて低いトランジスタを介して記憶ノードの電荷量を制御することで、コンフィギュレーションデータを格納し記憶させる。このような構成とすることで、電荷を保持することが可能となり、不揮発性メモリを容易に実現できる。

具体的には、上記不揮発性メモリを構成するトランジスタは、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料を、チャネル形成領域に含むことを特徴とする。このような特性を有する半導体材料をチャネル形成領域に含むことで、オフ電流が極めて低いトランジスタを実現することができる。このような半導体材料としては、例えば、シリコンの約３倍程度の大きなバンドギャップを有する、酸化物半導体、炭化シリコン、窒化ガリウムなどが挙げられる。上記半導体材料を有するトランジスタは、通常のシリコンやゲルマニウムなどの半導体材料で形成されたトランジスタに比べて、オフ電流を極めて低くすることができる。

本発明の一態様は、アレイ状の複数のプログラマブルロジックエレメントと、プログラマブルロジックエレメント間の電気的接続を選択するスイッチと、を有し、スイッチは、チャネルが酸化物半導体層に形成される第１のトランジスタと、第１のトランジスタがオフ状態となることでフローティングとなるノードと、ノードに格納されたコンフィギュレーションデータに基づいてソースとドレイン間の導通状態が決定される第２のトランジスタと、を有する組を複数有し、組がそれぞれ有する第２のトランジスタは、電気的に並列接続され、組のいずれか一を選択することにより、スイッチの導通状態が設定され、プログラマブルロジックエレメント間の電気的接続が設定されるプログラマブルロジックデバイスである。

上記の本発明の一態様において、具体的な回路構成としては、例えば、組の複数はそれぞれ、第１のトランジスタのゲートは第１の配線と電気的に接続され、第１のトランジスタのソース及びドレインの一方は第２の配線と電気的に接続され、第１のトランジスタのソース及びドレインの他方は第２のトランジスタのゲート及び容量素子の一対の電極のうち一方と電気的に接続され、第２のトランジスタのソース及びドレインの一方はスイッチの入力端子と電気的に接続され、第２のトランジスタのソース及びドレインの他方はスイッチの出力端子と電気的に接続され、容量素子の一対の電極のうち他方は第３の配線と電気的に接続されている。

また、本発明の一態様において、プログラマブルロジックエレメントは、その出力端子にイネーブル信号を入力する回路を有していてもよい。

本発明の一態様により、動的コンフィギュレーションにも対応できる高速なコンフィギュレーションを可能とし、低消費電力で、起動時間が高速なＰＬＤを提供することができる。

また、コンフィギュレーションメモリにＳＲＡＭを用いた場合と比べ、トランジスタ数の少ない、あるいは、回路面積の小さなＰＬＤを提供することができる。

半導体装置の一形態を説明する回路図。 半導体装置の一形態を説明する回路図。 半導体装置の一形態を説明する回路図。 回路動作の一形態を説明するタイミングチャート。 半導体装置の一形態を説明する回路図。 回路動作の一形態を説明するタイミングチャート。 半導体装置の一形態を説明する回路図。 半導体装置の一形態を説明する回路図。 半導体装置の一形態を説明する回路図。 回路動作の一形態を説明するタイミングチャート。 半導体装置の一形態を説明する回路図。 半導体装置の一形態を説明する回路図。 半導体装置の一形態を説明する回路図。 半導体装置の一形態を示す断面図。 電子機器を説明する図。 セルの回路図と、タイミングチャート。 オーバードライブ電圧と、遅延時間の関係を示す図。

以下では、本明細書に開示する発明の実施の形態について図面を用いて詳細に説明する。ただし、本明細書に開示する発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本明細書に開示する発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。

なお、第１、第２として付される序数詞は便宜上用いるものであり、本明細書において発明を特定するための事項として固有の名称を示すものではない。

「電気的に接続」や「電気的接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限はない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。

なお、本発明の半導体装置は、マイクロプロセッサ、画像処理回路、半導体表示装置用のコントローラ、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、マイクロコントローラなどの、半導体素子を用いた各種半導体集積回路をその範疇に含む。また、本発明の半導体装置は、上記半導体集積回路を用いたＲＦタグ、半導体表示装置などの各種装置も、その範疇に含む。半導体表示装置には、液晶表示装置、有機発光素子（ＯＬＥＤ）に代表される発光素子を各画素に備えた発光装置、電子ペーパー、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）等や、半導体素子を駆動回路に有しているその他の半導体表示装置が、その範疇に含まれる。

（実施の形態１）
本実施の形態では、ＰＬＤの一形態を、図１乃至図４を用いて説明する。

図１（Ａ）はＰＬＤにおけるロジックアレイの一部を概念的に示したものである。ロジックアレイ１０１は、アレイ状の複数のプログラマブルロジックエレメント１０２（図１（Ａ）においてはＰＬＥと記す。）を有する。ここでアレイ状とは、プログラマブルロジックエレメントが周期的に配列していることを指し、配列は図１（Ａ）の配列に限られない。

また、プログラマブルロジックエレメント１０２を囲むように、複数の配線が形成されている。図１（Ａ）においては、これらの配線は複数の水平な配線群１０３ａと複数の垂直な配線群１０３ｂとにより構成される。配線群とは図１（Ａ）のように、例えば４本等の複数の配線からなる配線の束である。水平な配線群１０３ａと垂直な配線群１０３ｂとが交わる部分にはスイッチボックス１０４が設けられている。また、水平な配線群１０３ａ及び垂直な配線群１０３ｂは出力端子１０５と電気的に接続され、ロジックアレイ１０１の外部回路と信号の授受を行う。

複数のプログラマブルロジックエレメント１０２の入力端子、出力端子は、それぞれ周囲に設けられた水平な配線群１０３ａや垂直な配線群１０３ｂと電気的に接続している。例えば、プログラマブルロジックエレメント１０２の入出力端子は図１（Ａ）においてそれぞれ上下左右の側に４ピンあり、上側及び左側を入力端子とし、右側及び下側を出力端子とすることができる。この入出力端子を用いることで、プログラマブルロジックエレメント１０２は他のプログラマブルロジックエレメント１０２と電気的に接続することができる。

任意のプログラマブルロジックエレメント１０２と、これと異なるプログラマブルロジックエレメント１０２との電気的な接続関係は、スイッチボックス１０４内に設けられたプログラム可能なスイッチによって決定される。図１（Ｂ）に、スイッチボックス１０４の拡大図を示す。例えば、水平な配線群１０３ａと垂直な配線群１０３ｂとが４本の配線で構成されている場合、水平な配線群１０３ａと垂直な配線群１０３ｂそれぞれの交点は１６個生じる。しかし交点全てにスイッチ群１０６を設けた場合、信号の遅延、チップ面積の増大、コストの増大等のデメリットが顕著である。そこで、例えば図１（Ｂ）に示すように１６個の交点のうち斜めの交点のみにスイッチ群１０６を設ける。換言すると、１個のスイッチボックス１０４の中では、１本の水平な配線はスイッチ群１０６を１個のみ有し、このスイッチ群１０６は１本の垂直な配線とのみ共有される。

スイッチ群１０６は、複数のスイッチにより構成される。スイッチ群１０６の構成を図２に示す。スイッチ群１０６は、図１（Ｂ）で示した水平な配線群１０３ａに含まれる１本の配線１１１と、垂直な配線群１０３ｂに含まれる１本の配線１１０との交点に設けられている。スイッチ群１０６は、配線１１１と配線１１０の接続を制御する機能を有する。具体的に、スイッチ群１０６は、スイッチ１１２乃至スイッチ１１７を有する。スイッチ１１２は、配線１１０におけるＰｏｉｎｔＡと、配線１１１におけるＰｏｉｎｔＣとの電気的な接続を制御する機能を有する。スイッチ１１３は、配線１１０におけるＰｏｉｎｔＢと、配線１１１におけるＰｏｉｎｔＣの電気的な接続を制御する機能を有する。スイッチ１１５は、配線１１０におけるＰｏｉｎｔＡと、配線１１１におけるＰｏｉｎｔＤの電気的な接続を制御する機能を有する。スイッチ１１４は、配線１１０におけるＰｏｉｎｔＢと、配線１１１におけるＰｏｉｎｔＤの電気的な接続を制御する機能を有する。スイッチ１１６は、配線１１０におけるＰｏｉｎｔＡとＰｏｉｎｔＢの電気的な接続を制御する機能を有する。スイッチ１１７は、配線１１１におけるＰｏｉｎｔＣとＰｏｉｎｔＤの電気的な接続を制御する機能を有する。

スイッチ１１２乃至スイッチ１１７のそれぞれにはコンフィギュレーションデータが記憶され、該コンフィギュレーションデータに従って、スイッチ１１２乃至スイッチ１１７のオンまたはオフの選択を行う。

（スイッチ２００の回路構成）
図３に、本実施の形態に係るスイッチ２００を示す。スイッチ２００は、図２における各スイッチ１１２乃至スイッチ１１７に対応し、ＰＬＤにおけるプログラマブルロジックエレメント２１２（図３においてはＰＬＥ１と記す。）とプログラマブルロジックエレメント２１８（図３においてはＰＬＥ２と記す。）との接続を制御する。各プログラマブルロジックエレメント２１２、プログラマブルロジックエレメント２１８は図１における複数のプログラマブルロジックエレメント１０２のうちの１つに対応し、それぞれ、組み合わせ回路、フリップフロップ、論理素子などから構成される。また組み合わせ回路は、ルックアップテーブル、ＡＮＤ−ＯＲ回路等により構成され、コンフィギュレーションデータに従って回路構成を変更することができる。例えば、図３においては、プログラマブルロジックエレメント２１２、プログラマブルロジックエレメント２１８はそれぞれ、ルックアップテーブル２１３、２１９、フリップフロップ２１４、２２０、ＡＮＤ回路２１５、２２１により構成される。フリップフロップ２１４、２２０には配線２１６から同一のクロック信号が入力され、プログラマブルロジックエレメント２１２、プログラマブルロジックエレメント２１８の同期に用いられる。また、ＡＮＤ回路２１５、２２１には配線２１７から同一のイネーブル信号が入力される。

スイッチ２００は、第１のトランジスタ、第２のトランジスタ及び容量素子の組を３組有する回路により構成される。第１のトランジスタにはシリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料を用いる。このような材料として例えば酸化物半導体があげられる。図３においては、酸化物半導体を用いたトランジスタの記号の下に酸化物半導体を意味するＯＳの文字を記載している。第１のトランジスタとして酸化物半導体をチャネル形成領域に用いる。一方第２のトランジスタは、例えばシリコンなどの半導体材料をチャネル形成領域に用いた第１のトランジスタよりも高速にスイッチングが可能なトランジスタを用いるとよい。特に、本実施の形態においては、第２のトランジスタはｎ型のトランジスタを用いる。

図３に示すように、スイッチ２００は具体的には、第１のトランジスタ２０１ａ、２０１ｂ、２０１ｃと、第２のトランジスタ２０２ａ、２０２ｂ、２０２ｃと、容量素子２０４ａ、２０４ｂ、２０４ｃとを有する。第１のトランジスタ２０１ａ、２０１ｂ、２０１ｃのゲートは、それぞれ配線２０６ａ、２０６ｂ、２０６ｃと電気的に接続している。配線２０６ａ、２０６ｂ、２０６ｃには書き込み信号が入力される。また、第１のトランジスタ２０１ａ、２０１ｂ、２０１ｃのソースは共通の配線２０７と電気的に接続されている。配線２０７には書き込みデータ信号が入力される。また、第１のトランジスタ２０１ａ、２０１ｂ、２０１ｃのドレインはそれぞれ第２のトランジスタ２０２ａ、２０２ｂ、２０２ｃのゲート、及び容量素子２０４ａ、２０４ｂ、２０４ｃの一対の電極のうちの一方と電気的に接続されている。第２のトランジスタ２０２ａ、２０２ｂ、２０２ｃは互いに電気的に並列接続されている。すなわち、第２のトランジスタ２０２ａ、２０２ｂ、２０２ｃのソースは互いに接続され、第２のトランジスタ２０２ａ、２０２ｂ、２０２ｃのドレインは互いに接続されている。また第２のトランジスタ２０２ａ、２０２ｂ、２０２ｃのソースは配線２１０を介して、プログラマブルロジックエレメント２１２の出力端子に電気的に接続され、第２のトランジスタ２０２ａ、２０２ｂ、２０２ｃのドレインは配線２１１を介して、プログラマブルロジックエレメント２１８の入力端子に電気的に接続されている。また、容量素子２０４ａ、２０４ｂ、２０４ｃの一対の電極のうちの他方は、それぞれ選択信号が入力される配線２０５ａ、２０５ｂ、２０５ｃと電気的に接続されている。ここで、第１のトランジスタ２０１ａ、２０１ｂ、２０１ｃのドレインと、第２のトランジスタ２０２ａ、２０２ｂ、２０２ｃのゲートと、容量素子２０４ａ、２０４ｂ、２０４ｃの一対の電極との電気的な接続部位をそれぞれノード２０３ａ、２０３ｂ、２０３ｃとする。該ノード２０３ａ、２０３ｂ、２０３ｃにコンフィギュレーションデータを記憶させる。

このようにして、本実施の形態に係るスイッチ２００は、第１のトランジスタ、第２のトランジスタ及び容量素子の組２３０、２３１、２３２の３組によって構成される。

プログラマブルロジックエレメント２１２の出力信号は配線２１０に出力され、スイッチ２００を介して配線２１１に供給され、プログラマブルロジックエレメント２１８の入力信号となる。

配線２０６ａ、２０６ｂ、２０６ｃの電位を「Ｈ（Ｈｉｇｈ）」とし、配線２０７に「Ｈ」又は「Ｌ（Ｌｏｗ）」に対応する電位を供給すると、ノード２０３ａ、２０３ｂ、２０３ｃに、配線２０７の電位に対応した電荷量を蓄積することができる。なお、このとき配線２１０、配線２１１の少なくとも一方は、「Ｌ」とすることが好ましい。

ここで第１のトランジスタ２０１ａ、２０１ｂ、２０１ｃにオフ電流が極めて低いトランジスタを用いることで、配線２０６ａ、２０６ｂ、２０６ｃを「Ｌ」としている間はノード２０３ａ、２０３ｂ、２０３ｃに蓄積された電荷量を一定に保つことができる。すなわち、入力されたデータを記憶させることができる。また、配線２０６ａ、２０６ｂ、２０６ｃを「Ｌ」とし、配線２０５ａ、２０５ｂ、２０５ｃを「Ｈ」とすることで、ノード２０３ａ、２０３ｂ、２０３ｃに蓄積された電荷量に応じて、第２のトランジスタ２０２ａ、２０２ｂ、２０２ｃの導通状態が変化する。すなわち、配線２０５ａ、２０５ｂ、２０５ｃのいずれか一を選択することで、ノード２０３ａ、２０３ｂ、２０３ｃに蓄積された電荷量に応じてスイッチ２００の導通状態を瞬時に切り換えることができる。

ここで、ノード２０３ａ、２０３ｂ、２０３ｃに蓄積された電荷量をそれぞれ第１のコンフィギュレーションデータ、第２のコンフィギュレーションデータ、第３のコンフィギュレーションデータに対応させることで、配線２０５ａ、２０５ｂ、２０５ｃの切り換えによりコンフィギュレーションデータの切り換えが可能となる。

このような構成とすることで、複数のコンフィギュレーションデータを格納する記憶装置からの読み出しに要する時間を削減することができる。従って、高速なコンフィギュレーションデータの切り替えが可能なＰＬＤを提供することができる。

なお、スイッチ２００を経由することで、スイッチの抵抗に応じて信号の電位が低下する場合があるため、配線２１１にラッチを設ける構成とすることが好ましい。ラッチは、インバータとプルアップ用のトランジスタを用いて構成することができる。

また、図３においてはプログラマブルロジックエレメント間のスイッチが１個の場合を示したが、複数個のスイッチが直列に接続された形態とすることが可能である。また、複数の配線対複数の配線の接続を制御するクロススイッチとすることができる。複数のスイッチを経由する場合には、スイッチの抵抗に応じて信号の電位が低下する場合がある。

一例として、図１２（Ａ）においてプログラマブルロジックエレメント間のスイッチが複数となる場合を示す。コンフィギュレーションデータを設定することで、例えば左上のプログラマブルロジックエレメント１０２と右下のプログラマブルロジックエレメント１０２を電気的に接続することができる。この場合、スイッチボックス１０４を３つ介して上記のプログラマブルロジックエレメント１０２どうしが電気的に接続される。従って、少なくとも直列接続された３つのスイッチを経由することとなる。これにより、スイッチ抵抗に応じて電位の低下が生じるのを防止するため、特定個数のスイッチを経由するごとにラッチを設ける構成とすることが好ましい。

ラッチは図１２（Ｂ）に示すように、プルアップ用のトランジスタ５１の入力端子にインバータ５２の出力端子を電気的に接続させて構成することができる。また図１２（Ｃ）に示すようにインバータ５３の入力端子にインバータ５４の出力端子を接続させ、インバータ５３の出力端子にインバータ５４の入力端子を接続させることで構成することができる。

（スイッチ２００の回路動作）
次に、図３で示したスイッチ２００の回路の動作方法について、図４に示すタイミングチャートを用いてその一例を説明する。

ここで、一例として、配線２０６ａ、２０６ｂ、２０６ｃが「Ｈ」の場合の電位を＋Ｖ、「Ｌ」の場合の電位を−Ｖとする。また、配線２０５ａ、２０５ｂ、２０５ｃが「Ｈ」の場合の電位を＋Ｖ、「Ｌ」の場合の電位を０とする。配線２０７が「Ｈ」の場合の電位を＋Ｖとし、「Ｌ」の場合の電位を０とする。また、配線２１６、２１７、２１０、２１１がそれぞれ「Ｈ」の場合の電位を＋Ｖとし、「Ｌ」の場合の電位を０とする。

初期状態として、配線２０５ｃが「Ｈ」、ノード２０３ｃの電位が＋Ｖの場合を考える。すなわち、第３のコンフィギュレーションデータにしたがって、スイッチ２００の導通が決められており、さらに、スイッチ２００が導通している状態を初期状態とする。また、初期状態で、ノード２０３ａ、ノード２０３ｂの電位が−Ｖとする。

まず、コンフィギュレーションデータの書き込み（時刻Ｔ１〜Ｔ６）について説明する。

時刻Ｔ２に、配線２０６ａ、配線２０５ａを「Ｈ」、配線２１７を「Ｌ」、配線２０７を「Ｌ」とする。このとき、ノード２０３ａの電位は０となる。これは、スイッチ２００を非導通とする電位に相当する。すなわち、第１のコンフィギュレーションデータとして、「Ｌ」を格納したことに相当する。なお、プログラマブルロジックエレメント２１２の出力は「Ｌ」である。

時刻Ｔ３に、配線２０６ａ、配線２０５ａを「Ｌ」とする。このとき、ノード２０３ａの電位は−Ｖとなる。

時刻Ｔ５に、配線２０６ｂ、配線２０５ｂを「Ｈ」、配線２１７を「Ｌ」、配線２０７を「Ｈ」とする。このとき、ノード２０３ｂの電位は＋Ｖとなる。これは、スイッチ２００を導通とする電位に相当する。すなわち、第２のコンフィギュレーションデータとして、「Ｈ」を格納したことに相当する。なお、プログラマブルロジックエレメント２１２の出力は「Ｌ」である。

時刻Ｔ６に、配線２０６ｂ、配線２０５ｂを「Ｌ」とする。このとき、ノード２０３ｂの電位は０となる。

なお、コンフィギュレーションデータの書き込みは、配線２１６に入力されるクロック信号のポジティブエッジの時刻Ｔ１、Ｔ４よりも後で、極力早い時刻から極力短時間で終了する構成が好ましい。より具体的には、時刻Ｔ１、Ｔ４からフリップフロップのホールド時間だけ経過した後に始める構成が好ましい。このような構成とすることで、ＰＬＤの動作を損なうことなく、コンフィギュレーションデータの書き換えが行える。

次に、コンフィギュレーションデータの切り替え（時刻Ｔ７〜Ｔ１０）について説明する。

時刻Ｔ８に、配線２０５ａを「Ｈ」、配線２０５ｃを「Ｌ」とする。このとき、ノード２０３ａの電位は０、ノード２０３ｃの電位は０となる。従って、スイッチ２００は非導通となる。これは、第１のコンフィギュレーションデータに切り替わったことになる。

時刻Ｔ１０に、配線２０５ａを「Ｌ」、配線２０５ｂを「Ｈ」とする。このとき、ノード２０３ａの電位は−Ｖ、ノード２０３ｂの電位は＋Ｖとなる。従って、スイッチ２００は導通となる。これは、第２のコンフィギュレーションデータに切り替わったことになる。

なお、コンフィギュレーションデータの切り替えは、配線２１６に入力されるクロック信号のポジティブエッジの時刻Ｔ７、Ｔ９以降で、極力早い時刻に行う構成が好ましい。より具体的には、時刻Ｔ７、Ｔ９からフリップフロップのホールド時間だけ経過した後に行う構成が好ましい。このような構成とすることで、ＰＬＤの動作を損なうことなく、コンフィギュレーションデータの切り替えが行える。

以上のような構成とすることで、動的コンフィギュレーションにも対応することができる高速なコンフィギュレーションを可能とし、低消費電力で、起動時間が高速なＰＬＤを提供することができる。

なお、図４で示したスイッチ２００の動作方法においては、ノード２０３ａ、２０３ｂ、２０３ｃへのコンフィギュレーションデータの書き込みのために、配線２０５ａ、２０５ｂ、２０５ｃの電位を変化させている。しかし、第２のトランジスタ２０２ａ、２０２ｂ、２０２ｃのゲート容量がソース−ゲート間及びドレイン−ゲート間の容量よりも十分に大きい場合、または第２のトランジスタ２０２ａ、２０２ｂ、２０２ｃのゲートに保持容量を別途電気的接続させ、ゲート容量と保持容量とがソース−ゲート間及びドレイン−ゲート間の容量よりも十分に大きい場合には、配線２０５ａ、２０５ｂ、２０５ｃの電位を変化させずにコンフィギュレーションデータを書き込むことができる。

また、図４で示したスイッチ２００の動作方法においては、ノード２０３ａ、２０３ｂ、２０３ｃへのコンフィギュレーションデータの書き込みのために、配線２１７にイネーブル信号０を入力している（プログラマブルロジックエレメント２１２の出力を０としている）。しかし、第２のトランジスタ２０２ａ、２０２ｂ、２０２ｃのゲート容量がソース−ゲート間及びドレイン−ゲート間の容量よりも十分に大きい場合、または第２のトランジスタ２０２ａ、２０２ｂ、２０２ｃのゲートに保持容量を別途電気的接続させ、ゲート容量と保持容量とがソース−ゲート間及びドレイン−ゲート間の容量よりも十分に大きい場合には、配線２１７に入力するイネーブル信号を１としたままで（プログラマブルロジックエレメント２１２の出力を０とせずに）、コンフィギュレーションデータを書き込むことができる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態２）
本実施の形態では、実施の形態１で示したスイッチ２００に用いたｎ型の第２のトランジスタをｐ型の第２のトランジスタに代えたスイッチ３００について、図５及び図６を用いて説明する。

（スイッチ３００の回路構成）
図５に、本実施の形態に係るスイッチ３００を示す。スイッチ３００は図２における各スイッチ１１２乃至スイッチ１１７に対応し、その回路構成は、実施の形態１で説明したスイッチ２００におけるｎ型の第２のトランジスタ２０２ａ、２０２ｂ、２０２ｃを、極性の異なるｐ型の第２のトランジスタ３０２ａ、３０２ｂ、３０２ｃに代えたものであり、他の回路構成については同様である。

すなわち、スイッチ３００はＰＬＤにおけるプログラマブルロジックエレメント３１２とプログラマブルロジックエレメント３１８との接続を制御する。各プログラマブルロジックエレメント３１２、プログラマブルロジックエレメント３１８は図１における複数のプログラマブルロジックエレメント１０２のうちの１つに対応する。例えば、図５においては、プログラマブルロジックエレメント３１２、プログラマブルロジックエレメント３１８はそれぞれ、ルックアップテーブル３１３、３１９、フリップフロップ３１４、３２０、ＡＮＤ回路３１５、３２１により構成することができる。

スイッチ３００は、実施の形態１に記載のスイッチ２００と同様に、第１のトランジスタ、第２のトランジスタ及び容量素子の組を３組有する回路により構成される。第１のトランジスタにはシリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料を用いる。第１のトランジスタとして酸化物半導体をチャネル形成領域に用いる。一方第２のトランジスタは、例えばシリコンなどの半導体材料をチャネル形成領域に用いた第１のトランジスタよりも高速にスイッチングが可能なトランジスタを用いるとよい。特に、本実施の形態においては、第２のトランジスタはｐ型のトランジスタを用いる。

図５に示すように、スイッチ３００は具体的には、第１のトランジスタ３０１ａ、３０１ｂ、３０１ｃと、第２のトランジスタ３０２ａ、３０２ｂ、３０２ｃと、容量素子３０４ａ、３０４ｂ、３０４ｃとを有する。第１のトランジスタ３０１ａ、３０１ｂ、３０１ｃのゲートは、それぞれ配線３０６ａ、３０６ｂ、３０６ｃと電気的に接続している。配線３０６ａ、３０６ｂ、３０６ｃには書き込み信号が入力される。また、第１のトランジスタ３０１ａ、３０１ｂ、３０１ｃのソースは共通の配線３０７と電気的に接続されている。配線３０７には書き込みデータ信号が入力される。また、第１のトランジスタ３０１ａ、３０１ｂ、３０１ｃのドレインはそれぞれ第２のトランジスタ３０２ａ、３０２ｂ、３０２ｃのゲート、及び容量素子３０４ａ、３０４ｂ、３０４ｃの一対の電極のうちの一方と電気的に接続されている。ｐ型の第２のトランジスタ３０２ａ、３０２ｂ、３０２ｃは互いに電気的に並列接続されている。すなわち、第２のトランジスタ３０２ａ、３０２ｂ、３０２ｃのソースは互いに接続され、第２のトランジスタ３０２ａ、３０２ｂ、３０２ｃのドレインは互いに接続されている。また第２のトランジスタ３０２ａ、３０２ｂ、３０２ｃのソースは配線３１０を介して、プログラマブルロジックエレメント３１２の出力端子に電気的に接続され、第２のトランジスタ３０２ａ、３０２ｂ、３０２ｃのドレインは配線３１１を介して、プログラマブルロジックエレメント３１８の入力端子に電気的に接続されている。また、容量素子３０４ａ、３０４ｂ、３０４ｃの一対の電極のうちの他方は、それぞれ選択信号が入力される配線３０５ａ、３０５ｂ、３０５ｃと電気的に接続されている。ここで、第１のトランジスタ３０１ａ、３０１ｂ、３０１ｃのドレインと、第２のトランジスタ３０２ａ、３０２ｂ、３０２ｃのゲートと、容量素子３０４ａ、３０４ｂ、３０４ｃの一対の電極との電気的な接続部位をそれぞれノード３０３ａ、３０３ｂ、３０３ｃとする。該ノード３０３ａ、３０３ｂ、３０３ｃにコンフィギュレーションデータを記憶させる。

このようにして、本実施の形態に係るスイッチ３００は、第１のトランジスタ、第２のトランジスタ及び容量素子の組３３０、３３１、３３２の３組によって構成される。

プログラマブルロジックエレメント３１２の出力信号は配線３１０に出力され、スイッチ３００を介して配線３１１に供給され、プログラマブルロジックエレメント３１８の入力信号となる。

配線３０６ａ、３０６ｂ、３０６ｃの電位を「Ｈ（Ｈｉｇｈ）」とし、配線３０７に「Ｈ」又は「Ｌ（Ｌｏｗ）」に対応する電位を供給すると、ノード３０３ａ、３０３ｂ、３０３ｃに、配線３０７の電位に対応した電荷量を蓄積することができる。なお、このとき配線３１０、配線３１１の少なくとも一方は、「Ｌ」とすることが好ましい。

ここで第１のトランジスタ３０１ａ、３０１ｂ、３０１ｃにオフ電流が極めて低いトランジスタを用いることで、配線３０６ａ、３０６ｂ、３０６ｃを「Ｌ」としている間はノード３０３ａ、３０３ｂ、３０３ｃに蓄積された電荷量を一定に保つことができる。すなわち、入力されたデータを記憶させることができる。また、配線３０６ａ、３０６ｂ、３０６ｃを「Ｌ」とし、配線３０５ａ、３０５ｂ、３０５ｃを「Ｌ」とすることで、ノード３０３ａ、３０３ｂ、３０３ｃに蓄積された電荷量に応じて、第２のトランジスタ３０２ａ、３０２ｂ、３０２ｃの導通状態が変化する。すなわち、配線３０５ａ、３０５ｂ、３０５ｃのいずれか一を選択することで、ノード３０３ａ、３０３ｂ、３０３ｃに蓄積された電荷量に応じてスイッチ３００の導通状態を瞬時に切り換えることができる。

ここで、ノード３０３ａ、３０３ｂ、３０３ｃに蓄積された電荷量をそれぞれ第１のコンフィギュレーションデータ、第２のコンフィギュレーションデータ、第３のコンフィギュレーションデータに対応させることで、配線３０５ａ、３０５ｂ、３０５ｃの切り換えによりコンフィギュレーションデータの切り換えが可能となる。

このような構成とすることで、複数のコンフィギュレーションデータを格納する記憶装置からの読み出しに要する時間を削減することができる。従って、高速なコンフィギュレーションデータの切り替えが可能なＰＬＤを提供することができる。

なお、スイッチ３００を経由することによりスイッチの抵抗に応じた信号の電位の低下が生ずる場合がある。これを防止するためのラッチの配置については、実施の形態１で説明した構成に準ずる。

（スイッチ３００の回路動作）
次に、図５で示したスイッチ３００の回路の動作方法について、図６に示すタイミングチャートを用いてその一例を説明する。

ここで、一例として、配線３０６ａ、３０６ｂ、３０６ｃが「Ｈ」の場合の電位を＋Ｖ、「Ｌ」の場合の電位を０とする。また、配線３０５ａ、３０５ｂ、３０５ｃが「Ｈ」の場合の電位を＋Ｖ、「Ｌ」の場合の電位を０とする。配線３０７が「Ｈ」の場合の電位を＋Ｖとし、「Ｌ」の場合の電位を０とする。また、配線３１６、３１７、３１０、３１１がそれぞれ「Ｈ」の場合の電位を＋Ｖとし、「Ｌ」の場合の電位を０とする。

初期状態として、配線３０５ｃが「Ｌ」、ノード３０３ｃの電位が０の場合を考える。すなわち、第３のコンフィギュレーションデータにしたがって、スイッチ３００の導通が決められており、さらに、スイッチ３００が導通している状態を初期状態とする。また、初期状態で、ノード３０３ａ、ノード３０３ｂの電位が＋２Ｖとする。

まず、コンフィギュレーションデータの書き込み（時刻Ｔ１〜Ｔ６）について説明する。

時刻Ｔ２に、配線３０６ａを「Ｈ」、配線３０５ａを「Ｌ」、配線３１７を「Ｌ」、配線３０７を「Ｈ」とする。このとき、ノード３０３ａの電位は＋Ｖとなる。これは、スイッチ３００を非導通とする電位に相当する。すなわち、第１のコンフィギュレーションデータとして、「Ｈ」を格納したことに相当する。なお、プログラマブルロジックエレメント３１２の出力は「Ｌ」である。

時刻Ｔ３に、配線３０６ａを「Ｌ」、配線３０５ａを「Ｈ」とする。このとき、ノード３０３ａの電位は＋２Ｖとなる。

時刻Ｔ５に、配線３０６ｂを「Ｈ」、配線３０５ｂを「Ｌ」、配線３１７を「Ｌ」、配線３０７を「Ｌ」とする。このとき、ノード３０３ｂの電位は０となる。これは、スイッチ３００を導通とする電位に相当する。すなわち、第２のコンフィギュレーションデータとして、「Ｈ」を格納したことに相当する。なお、プログラマブルロジックエレメント３１２の出力は「Ｌ」である。

時刻Ｔ６に、配線３０６ｂを「Ｌ」、配線３０５ｂを「Ｈ」とする。このとき、ノード３０３ｂの電位は＋Ｖとなる。

なお、コンフィギュレーションデータの書き込みは、配線３１６に入力されるクロック信号のポジティブエッジの時刻Ｔ１、Ｔ４よりも後で、極力早い時刻から極力短時間で終了する構成が好ましい。より具体的には、時刻Ｔ１、Ｔ４からフリップフロップのホールド時間だけ経過した後に始める構成が好ましい。このような構成とすることで、ＰＬＤの動作を損なうことなく、コンフィギュレーションデータの書き換えが行える。

次に、コンフィギュレーションデータの切り替え（時刻Ｔ７〜Ｔ１０）について説明する。

時刻Ｔ８に、配線３０５ａを「Ｌ」、配線３０５ｃを「Ｈ」とする。このとき、ノード３０３ａの電位は＋Ｖ、ノード３０３ｃの電位は＋Ｖとなる。従って、スイッチ３００は非導通となる。これは、第１のコンフィギュレーションデータに切り替わったことになる。

時刻Ｔ１０に、配線３０５ａを「Ｈ」、配線３０５ｂを「Ｌ」とする。このとき、ノード３０３ａの電位は＋２Ｖ、ノード３０３ｂの電位は０となる。従って、スイッチ３００は導通となる。これは、第２のコンフィギュレーションデータに切り替わったことになる。

なお、コンフィギュレーションデータの切り替えは、配線３１６に入力されるクロック信号のポジティブエッジの時刻Ｔ７、Ｔ９以降で、極力早い時刻に行う構成が好ましい。より具体的には、時刻Ｔ７、Ｔ９からフリップフロップのホールド時間だけ経過した後に行う構成が好ましい。このような構成とすることで、ＰＬＤの動作を損なうことなく、コンフィギュレーションデータの切り替えが行える。

以上のような構成とすることで、動的コンフィギュレーションにも対応することができる高速なコンフィギュレーションを可能とし、低消費電力で、起動時間が高速なＰＬＤを提供することができる。

特に本実施の形態に係るスイッチ３００は、第２のトランジスタにｐ型のトランジスタを用いたことで、「−Ｖ」の電位を用いる必要がない。このため、実施の形態１で説明したスイッチ２００に比べ、電源電圧の数を削減することができる。一方で、スイッチ３００は第２のトランジスタにｐ型のトランジスタを用いているため、第２のトランジスタとしてｎ型のトランジスタを用いた実施の形態１に記載のスイッチ２００に比べ、一般にスイッチング速度が小さくなるおそれがある。そこで、用途に合わせてスイッチ２００又はスイッチ３００を適宜選択して用いるとよい。

なお、図６で示したスイッチ３００の動作方法においては、ノード３０３ａ、３０３ｂ、３０３ｃへのコンフィギュレーションデータの書き込みのために、配線３０５ａ、３０５ｂ、３０５ｃの電位を変化させている。しかし、第２のトランジスタ３０２ａ、３０２ｂ、３０２ｃのゲート容量がソース−ゲート間及びドレイン−ゲート間の容量よりも十分に大きい場合、または第２のトランジスタ３０２ａ、３０２ｂ、３０２ｃのゲートに保持容量を別途電気的接続させ、ゲート容量と保持容量とがソース−ゲート間及びドレイン−ゲート間の容量よりも十分に大きい場合には、配線３０５ａ、３０５ｂ、３０５ｃの電位を変化させずにコンフィギュレーションデータを書き込むことができる。

また、図６で示したスイッチ３００の動作方法においては、ノード３０３ａ、３０３ｂ、３０３ｃへのコンフィギュレーションデータの書き込みのために、配線３１７にイネーブル信号０を入力している（プログラマブルロジックエレメント３１２の出力を０としている）。しかし、第２のトランジスタ３０２ａ、３０２ｂ、３０２ｃのゲート容量がソース−ゲート間及びドレイン−ゲート間の容量よりも十分に大きい場合、または第２のトランジスタ３０２ａ、３０２ｂ、３０２ｃのゲートに保持容量を別途電気的接続させ、ゲート容量と保持容量とがソース−ゲート間及びドレイン−ゲート間の容量よりも十分に大きい場合には、配線３１７に入力するイネーブル信号を１としたままで（プログラマブルロジックエレメント３１２の出力を０とせずに）、コンフィギュレーションデータを書き込むことができる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態３）
本実施の形態では、実施の形態１で示したスイッチ２００が第１のトランジスタ、第２のトランジスタ及び容量素子からなる組を３組用いているのに対し、３組以上の複数組（以下Ｎ組という。ここでＮは３以上の整数である。）用いたスイッチ４００について、図７を用いて説明する。

すなわち、スイッチ４００は図２における各スイッチ１１２乃至スイッチ１１７に対応し、ＰＬＤにおけるプログラマブルロジックエレメント４１２とプログラマブルロジックエレメント４１８との接続を制御する。各プログラマブルロジックエレメント４１２、プログラマブルロジックエレメント４１８は図１における複数のプログラマブルロジックエレメント１０２のうちの１つに対応し、例えば、図７においては、プログラマブルロジックエレメント４１２、プログラマブルロジックエレメント４１８はそれぞれ、ルックアップテーブル４１３、４１９、フリップフロップ４１４、４２０、ＡＮＤ回路４１５、４２１により構成することができる。

スイッチ４００は、実施の形態１に記載のスイッチ２００と同様に、第１のトランジスタにはシリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料を用いる。第１のトランジスタとして酸化物半導体をチャネル形成領域に用いる。一方第２のトランジスタは、例えばシリコンなどの半導体材料をチャネル形成領域に用いた第１のトランジスタよりも高速にスイッチングが可能なトランジスタを用いるとよい。特に、本実施の形態においては、第２のトランジスタはｎ型のトランジスタを用いる。

図７に示すように、スイッチ４００は具体的には、一組目の第１のトランジスタ４０１ａ、二組目の第１のトランジスタ４０１ｂ、Ｎ組目の第１のトランジスタ４０１ｎ（三組目からＮ−１組目までの第１のトランジスタは記載を省略。）と、一組目の第２のトランジスタ４０２ａ、二組目の第２のトランジスタ４０２ｂ、Ｎ組目の第２のトランジスタ４０２ｎ（三組目からＮ−１組目までの第２のトランジスタは記載を省略。）と、一組目の容量素子４０４ａ、二組目の容量素子４０４ｂ、Ｎ組目の容量素子４０４ｎ（三組目からＮ−１組目までの容量素子は記載を省略。）と、を有する。

第１のトランジスタ４０１ａ、４０１ｂ、４０１ｎのゲートは、それぞれ配線４０６ａ、４０６ｂ、４０６ｎと電気的に接続している。配線４０６ａ、４０６ｂ、４０６ｎには書き込み信号が入力される。また、第１のトランジスタ４０１ａ、４０１ｂ、４０１ｎのソースは共通の配線４０７と電気的に接続されている。配線４０７には書き込みデータ信号が入力される。また、第１のトランジスタ４０１ａ、４０１ｂ、４０１ｎのドレインはそれぞれ第２のトランジスタ４０２ａ、４０２ｂ、４０２ｎのゲート、及び容量素子４０４ａ、４０４ｂ、４０４ｎの一対の電極のうちの一方と電気的に接続されている。ｐ型の第２のトランジスタ４０２ａ、４０２ｂ、４０２ｎは互いに電気的に並列接続されている。すなわち、第２のトランジスタ４０２ａ、４０２ｂ、４０２ｎのソースは互いに接続され、第２のトランジスタ４０２ａ、４０２ｂ、４０２ｎのドレインは互いに接続されている。また第２のトランジスタ４０２ａ、４０２ｂ、４０２ｎのソースは配線４１０を介して、プログラマブルロジックエレメント４１２の出力端子に電気的に接続され、第２のトランジスタ４０２ａ、４０２ｂ、４０２ｎのドレインは配線４１１を介して、プログラマブルロジックエレメント４１８の入力端子に電気的に接続されている。また、容量素子４０４ａ、４０４ｂ、４０４ｎの一対の電極のうちの他方は、それぞれ読み出し信号が入力される配線４０５ａ、４０５ｂ、４０５ｎと電気的に接続されている。ここで、第１のトランジスタ４０１ａ、４０１ｂ、４０１ｎのドレインと、第２のトランジスタ４０２ａ、４０２ｂ、４０２ｎのゲートと、容量素子４０４ａ、４０４ｂ、４０４ｎの一対の電極との電気的な接続部位をそれぞれノード４０３ａ、４０３ｂ、４０３ｎとする。該ノード４０３ａ、４０３ｂ、４０３ｎにコンフィギュレーションデータを記憶させる。

このようにして、本実施の形態に係るスイッチ４００は、第１のトランジスタ、第２のトランジスタ及び容量素子の組４３０、４３１から第１のトランジスタ、第２のトランジスタ及び容量素子の組４３２までのＮ組によって構成される。

プログラマブルロジックエレメント４１２の出力信号は配線４１０に出力され、スイッチ４００を介して配線４１１に供給され、プログラマブルロジックエレメント４１８の入力信号となる。

なお、スイッチ４００の回路動作については、実施の形態１で説明した動作に準じて適宜行うことができる。

このような構成とすることで、複数のコンフィギュレーションデータを格納する記憶装置からの読み出しに要する時間を削減することができる。従って、高速なコンフィギュレーションデータの切り替えが可能なＰＬＤを提供することができる。

特に本実施の形態に示すスイッチ４００は、同時に複数のコンフィギュレーションデータをスイッチに記憶させておくことができるため、ＰＬＤの回路構成を短時間の間に多数変更する場合に有効である。なお、スイッチ４００を構成する組の数は、用途に応じて適宜最適な数を選択すればよい。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態４）
本実施の形態では、実施の形態１で示したスイッチ２００が第１のトランジスタ、第２のトランジスタ及び容量素子からなる組を３組用いているのに対し、これらを２組のみとしたスイッチ５００について、図８を用いて説明する。

すなわち、スイッチ５００はＰＬＤにおけるプログラマブルロジックエレメント５１２とプログラマブルロジックエレメント５１８との接続を制御する。各プログラマブルロジックエレメント５１２、プログラマブルロジックエレメント５１８は図１における複数のプログラマブルロジックエレメント１０２のうちの１つに対応する。例えば、図８においては、プログラマブルロジックエレメント５１２、プログラマブルロジックエレメント５１８はそれぞれ、ルックアップテーブル５１３、５１９、フリップフロップ５１４、５２０、ＡＮＤ回路５１５、５２１により構成することができる。

スイッチ５００は、実施の形態１に記載のスイッチ２００と同様に、第１のトランジスタにはシリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料を用いる。第１のトランジスタとして酸化物半導体をチャネル形成領域に用いる。一方第２のトランジスタは、例えばシリコンなどの半導体材料をチャネル形成領域に用いた第１のトランジスタよりも高速にスイッチングが可能なトランジスタを用いるとよい。特に、本実施の形態においては、第２のトランジスタはｎ型のトランジスタを用いる。

図８に示すように、スイッチ５００は具体的には、第１のトランジスタ５０１ａ、５０１ｂと、第２のトランジスタ５０２ａ、５０２ｂと、容量素子５０４ａ、５０４ｂとを有する。第１のトランジスタ５０１ａ、５０１ｂのゲートは、それぞれ配線５０６ａ、５０６ｂと電気的に接続している。配線５０６ａ、５０６ｂには書き込み信号が入力される。また、第１のトランジスタ５０１ａ、５０１ｂのソースは共通の配線５０７と電気的に接続されている。配線５０７には書き込みデータ信号が入力される。また、第１のトランジスタ５０１ａ、５０１ｂのドレインはそれぞれ第２のトランジスタ５０２ａ、５０２ｂのゲート、及び容量素子５０４ａ、５０４ｂの一対の電極のうちの一方と電気的に接続されている。第２のトランジスタ５０２ａ、５０２ｂは互いに電気的に並列接続されている。すなわち、第２のトランジスタ５０２ａ、５０２ｂのソースは互いに接続され、第２のトランジスタ５０２ａ、５０２ｂのドレインは互いに接続されている。また第２のトランジスタ５０２ａ、５０２ｂのソースは配線５１０を介して、プログラマブルロジックエレメント５１２の出力端子に電気的に接続され、第２のトランジスタ５０２ａ、５０２ｂのドレインは配線５１１を介して、プログラマブルロジックエレメント５１８の入力端子に電気的に接続されている。また、容量素子５０４ａ、５０４ｂの一対の電極のうちの他方は、それぞれ読み出し信号が入力される配線５０５ａ、５０５ｂと電気的に接続されている。ここで、第１のトランジスタ５０１ａ、５０１ｂのドレインと、第２のトランジスタ５０２ａ、５０２ｂのゲートと、容量素子５０４ａ、５０４ｂの一対の電極との電気的な接続部位をそれぞれノード５０３ａ、５０３ｂとする。該ノード５０３ａ、５０３ｂにコンフィギュレーションデータを記憶させる。

このようにして、本実施の形態に係るスイッチ５００は、第１のトランジスタ、第２のトランジスタ及び容量素子の組５３０、５３１の２組によって構成される。

プログラマブルロジックエレメント５１２の出力信号は配線５１０に出力され、スイッチ５００を介して配線５１１に供給され、プログラマブルロジックエレメント５１８の入力信号となる。

このような構成とすることで、複数のコンフィギュレーションデータを格納する記憶装置からの読み出しに要する時間を削減することができる。従って、高速なコンフィギュレーションデータの切り替えが可能なＰＬＤを提供することができる。

特に本実施の形態に示すスイッチ５００は、その回路動作については、実施の形態１で説明した動作に準じて適宜行うことができるが、組５３０及び５３１のうち、選択されていない方の組のコンフィギュレーションデータを、他方が選択されている期間に変更することができる。このため、選択されていない他方の組のコンフィギュレーションデータを順次設定し直すことで、スイッチが２組からなる構成であってもＰＬＤを実現させることが可能となる。

なお、本実施の形態に示すスイッチ５００において、図８に示すように、配線５１０と配線５１１との間にトランジスタ５４０を設け、コンフィギュレーションデータをノード５０３ａ、５０３ｂに書き込む際に、プログラマブルロジックエレメント５１２とプログラマブルロジックエレメント５１８とを短絡させておいてもよい。このような構成とすることで、ノード５０３ａ、５０３ｂは安定してコンフィギュレーションデータを記憶することができる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態５）
本実施の形態では、実施の形態１で示したスイッチ２００に用いた容量素子を用いず、また第３のトランジスタを用いたスイッチ６００について、図９及び図１０を用いて説明する。

（スイッチ６００の回路構成）
図９に、本実施の形態に係るスイッチ６００を示す。すなわち、スイッチ６００は図２における各スイッチ１１２乃至スイッチ１１７に対応し、ＰＬＤにおけるプログラマブルロジックエレメント６１２とプログラマブルロジックエレメント６１８との接続を制御する。各プログラマブルロジックエレメント６１２、プログラマブルロジックエレメント６１８は、図１における複数のプログラマブルロジックエレメント１０２のうちの１つに対応し、例えば、図９においては、それぞれ、ルックアップテーブル６１３、６１９、フリップフロップ６１４、６２０、ＡＮＤ回路６１５、６２１により構成することができる。

スイッチ６００は、第１のトランジスタ、第２のトランジスタ及び第３のトランジスタの組を３組有する回路により構成される。第１のトランジスタにはシリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料を用いる。第１のトランジスタとして酸化物半導体をチャネル形成領域に用いる。一方第２のトランジスタ及び第３のトランジスタは、例えばシリコンなどの半導体材料をチャネル形成領域に用いた第１のトランジスタよりも高速にスイッチングが可能なトランジスタを用いるとよい。特に、本実施の形態においては、第２のトランジスタ及び第３のトランジスタにはｎ型のトランジスタを用いる。

図９に示すように、スイッチ６００は具体的には、第１のトランジスタ６０１ａ、６０１ｂ、６０１ｃと、第２のトランジスタ６０２ａ、６０２ｂ、６０２ｃと、第３のトランジスタ６０８ａ、６０８ｂ、６０８ｃとを有する。第１のトランジスタ６０１ａ、６０１ｂ、６０１ｃのゲートは、それぞれ配線６０６ａ、６０６ｂ、６０６ｃと電気的に接続している。配線６０６ａ、６０６ｂ、６０６ｃには書き込み信号が入力される。また、第１のトランジスタ６０１ａ、６０１ｂ、６０１ｃのソースは共通の配線６０７と電気的に接続されている。配線６０７には書き込みデータ信号が入力される。また、第１のトランジスタ６０１ａ、６０１ｂ、６０１ｃのドレインはそれぞれ第２のトランジスタ６０２ａ、６０２ｂ、６０２ｃのゲートと電気的に接続されている。さらに第２のトランジスタ６０２ａ、６０２ｂ、６０２ｃのドレインは、第３のトランジスタ６０８ａ、６０８ｂ、６０８ｃのソースとそれぞれ電気的に接続している。よって、第２のトランジスタ６０２ａ、６０２ｂ、６０２ｃと第３のトランジスタ６０８ａ、６０８ｂ、６０８ｃは、それぞれ電気的に直列接続している。また、第３のトランジスタ６０８ａ、６０８ｂ、６０８ｃのドレインは、互いに接続されている。また第２のトランジスタ６０２ａ、６０２ｂ、６０２ｃのソースは配線６１０を介して、プログラマブルロジックエレメント６１２の出力端子に電気的に接続され、第３のトランジスタ６０８ａ、６０８ｂ、６０８ｃのドレインは配線６１１を介して、プログラマブルロジックエレメント６１８の入力端子に電気的に接続されている。第３のトランジスタ６０８ａ、６０８ｂ、６０８ｃのゲートはそれぞれ配線６０５ａ、６０５ｂ、６０５ｃに電気的に接続されている。ここで、第１のトランジスタ６０１ａ、６０１ｂ、６０１ｃのドレインと、第２のトランジスタ６０２ａ、６０２ｂ、６０２ｃのゲートとの電気的な接続部位をそれぞれノード６０３ａ、６０３ｂ、６０３ｃとする。該ノード６０３ａ、６０３ｂ、６０３ｃにコンフィギュレーションデータを記憶させる。

このようにして、本実施の形態に係るスイッチ６００は、第１のトランジスタ、第２のトランジスタ及び第３のトランジスタの組６３０、６３１、６３２の３組によって構成される。

プログラマブルロジックエレメント６１２の出力信号は配線６１０に出力され、スイッチ６００を介して配線６１１に供給され、プログラマブルロジックエレメント６１８の入力信号となる。

配線６０６ａ、６０６ｂ、６０６ｃの電位を「Ｈ（Ｈｉｇｈ）」とし、配線６０７に「Ｈ」又は「Ｌ（Ｌｏｗ）」に対応する電位を供給すると、ノード６０３ａ、６０３ｂ、６０３ｃに、配線６０７の電位に対応した電荷量を蓄積することができる。なお、このとき配線６１０、配線６１１の少なくとも一方は、「Ｌ」とすることが好ましい。

ここで第１のトランジスタ６０１ａ、６０１ｂ、６０１ｃにオフ電流が極めて低いトランジスタを用いることで、配線６０６ａ、６０６ｂ、６０６ｃを「Ｌ」としている間はノード６０３ａ、６０３ｂ、６０３ｃに蓄積された電荷量を一定に保つことができる。すなわち、入力されたデータを記憶させることができる。また、配線６０６ａ、６０６ｂ、６０６ｃを「Ｌ」とし、配線６０５ａ、６０５ｂ、６０５ｃを「Ｈ」として第３のトランジスタ６０８ａ、６０８ｂ、６０８ｃを導通状態とすることで、ノード６０３ａ、６０３ｂ、６０３ｃに蓄積された電荷量に応じた第２のトランジスタ６０２ａ、６０２ｂ、６０２ｃの導通状態がスイッチ６００の導通状態を決定する。すなわち、配線６０５ａ、６０５ｂ、６０５ｃのいずれか一を選択することで、ノード６０３ａ、６０３ｂ、６０３ｃに蓄積された電荷量に応じてスイッチ６００の導通状態を瞬時に切り換えることができる。

ここで、ノード６０３ａ、６０３ｂ、６０３ｃに蓄積された電荷量をそれぞれ第１のコンフィギュレーションデータ、第２のコンフィギュレーションデータ、第３のコンフィギュレーションデータに対応させることで、配線６０５ａ、６０５ｂ、６０５ｃの切り換えによりコンフィギュレーションデータの切り換えが可能となる。

このような構成とすることで、複数のコンフィギュレーションデータを格納する記憶装置からの読み出しに要する時間を削減することができる。従って、高速なコンフィギュレーションデータの切り替えが可能なＰＬＤを提供することができる。

なお、スイッチ６００を経由することによりスイッチの抵抗に応じた信号の電位の低下が生ずる場合がある。これを防止するためのラッチの配置については、実施の形態１で説明した構成に準ずる。

（スイッチ６００の回路動作）
次に、図９で示したスイッチ６００の回路の動作方法について、図１０に示すタイミングチャートを用いてその一例を説明する。

ここで、一例として、配線６０６ａ、６０６ｂ、６０６ｃが「Ｈ」の場合の電位を＋Ｖ、「Ｌ」の場合の電位を０とする。また、配線６０５ａ、６０５ｂ、６０５ｃが「Ｈ」の場合の電位を＋Ｖ、「Ｌ」の場合の電位を０とする。配線６０７が「Ｈ」の場合の電位を＋Ｖとし、「Ｌ」の場合の電位を０とする。また、配線６１６、６１７、６１０、６１１がそれぞれ「Ｈ」の場合の電位を＋Ｖとし、「Ｌ」の場合の電位を０とする。

初期状態として、配線６０５ｃが「Ｈ」、ノード６０３ｃの電位が＋Ｖの場合を考える。すなわち、第３のコンフィギュレーションデータにしたがって、スイッチ６００の導通が決められており、さらに、スイッチ６００が導通している状態を初期状態とする。また、初期状態で、ノード６０３ａ、ノード６０３ｂの電位が０とする。

まず、コンフィギュレーションデータの書き込み（時刻Ｔ１〜Ｔ６）について説明する。

時刻Ｔ２に、配線６０６ａを「Ｈ」、配線６１７を「Ｌ」、配線６０７を「Ｌ」とする。このとき、ノード６０３ａの電位は０となる。これは、スイッチ６００を非導通とする電位に相当する。すなわち、第１のコンフィギュレーションデータとして、「Ｌ」を格納したことに相当する。なお、プログラマブルロジックエレメント６１２の出力は「Ｌ」である。

時刻Ｔ３に、配線６０６ａを「Ｌ」とする。このとき、ノード６０３ａの電位は０となる。

時刻Ｔ５に、配線６０６ｂを「Ｈ」、配線６１７を「Ｌ」、配線６０７を「Ｈ」とする。このとき、ノード６０３ｂの電位は＋Ｖとなる。これは、スイッチ６００を導通とする電位に相当する。すなわち、第２のコンフィギュレーションデータとして、「Ｈ」を格納したことに相当する。なお、プログラマブルロジックエレメント６１２の出力は「Ｌ」である。

時刻Ｔ６に、配線６０６ｂを「Ｌ」とする。このとき、ノード６０３ｂの電位は＋Ｖである。

なお、コンフィギュレーションデータの書き込みは、配線６１６に入力されるクロック信号のポジティブエッジの時刻Ｔ１、Ｔ４以降で、極力早い時刻から極力短時間で終了する構成が好ましい。より具体的には、時刻Ｔ１、Ｔ４からフリップフロップのホールド時間だけ経過した後に始める構成が好ましい。このような構成とすることで、ＰＬＤの動作を損なうことなく、コンフィギュレーションデータの書き換えが行える。

次に、コンフィギュレーションデータの切り替え（時刻Ｔ７〜Ｔ１０）について説明する。

時刻Ｔ８に、配線６０５ａを「Ｈ」、配線６０５ｃを「Ｌ」とする。このとき、ノード６０３ａの電位は０、ノード６０３ｃの電位は＋Ｖである。従って、スイッチ６００は非導通となる。これは、第１のコンフィギュレーションデータに切り替わったことになる。

時刻Ｔ１０に、配線６０５ａを「Ｌ」、配線６０５ｂを「Ｈ」とする。このとき、ノード６０３ａの電位は０、ノード６０３ｂの電位は＋Ｖである。従って、スイッチ６００は導通となる。これは、第２のコンフィギュレーションデータに切り替わったことになる。

なお、コンフィギュレーションデータの切り替えは、配線６１６に入力されるクロック信号のポジティブエッジの時刻Ｔ７、Ｔ９よりも後で、極力早い時刻に行う構成が好ましい。より具体的には、時刻Ｔ７、Ｔ９からフリップフロップのホールド時間だけ経過した後に行う構成が好ましい。このような構成とすることで、ＰＬＤの動作を損なうことなく、コンフィギュレーションデータの切り替えが行える。

以上のような構成とすることで、動的コンフィギュレーションにも対応することができる高速なコンフィギュレーションを可能とし、低消費電力で、起動時間が高速なＰＬＤを提供することができる。

なお、図１０で示したスイッチ６００の動作方法においては、ノード６０３ａ、６０３ｂ、６０３ｃへのコンフィギュレーションデータの書き込みのために、配線６１７にイネーブル信号０を入力している（プログラマブルロジックエレメント６１２の出力を０としている）。しかし、第２のトランジスタ６０２ａ、６０２ｂ、６０２ｃのゲート容量がソース−ゲート間及びドレイン−ゲート間の容量よりも十分に大きい場合、または第２のトランジスタ６０２ａ、６０２ｂ、６０２ｃのゲートに保持容量を別途電気的接続させ、ゲート容量と保持容量とがソース−ゲート間及びドレイン−ゲート間の容量よりも十分に大きい場合には、配線６１７に入力するイネーブル信号を１としたままで（プログラマブルロジックエレメント６１２の出力を０とせずに）、コンフィギュレーションデータを書き込むことができる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態６）
本実施の形態では、ＰＬＤが有するロジックアレイにおける、複数のスイッチの電気的な接続態様についてその一例を、図１１を用いて説明する。

実施の形態１で説明したように、ロジックアレイは複数のプログラマブルロジックエレメントや配線、スイッチの配列により構成されている。スイッチは縦方向と横方向に配置され、マトリックスを形成する。図１１は、ロジックアレイにおいて、このうちスイッチ６０のみを抽出した概念図である。スイッチ６０は、例えば実施の形態１で説明したスイッチ２００のように第１のトランジスタ６１ａ、６１ｂ、６１ｃ、第２のトランジスタ６２ａ、６２ｂ、６２ｃ、容量素子６６ａ、６６ｂ、６６ｃを有している。

ここで、スイッチ６０の各第１のトランジスタ６１ａ、６１ｂ、６１ｃのソースに電気的に接続する配線６３＿１は、垂直方向に配列するスイッチ６０と共通の配線である。配線６３＿２についても同様に、垂直方向に配列するスイッチ６０との電気的接続において共有する。

一方、スイッチ６０の第１のトランジスタ６１ａ、６１ｂ、６１ｃのゲートに接続する配線６４＿１ａ、６４＿１ｂ、６４＿１ｃ、６４＿２ａ、６４＿２ｂ、６４＿２ｃは、水平方向に配列するスイッチ６０どうしで共有する。

本実施の形態におけるスイッチの電気的接続関係においては、それぞれのスイッチ６０における第１のトランジスタ６１ａ、６１ｂ、６１ｃを介したコンフィギュレーションデータの書き込みは、配線６４＿１ｃ、６４＿１ｂ、６４＿１ａ、６４＿２ｃ、６４＿２ｂ、６４＿２ａの順に配線を選択することで、上の行の第１のトランジスタから順次導通状態にし、配線６３＿１、６３＿２を用いてコンフィギュレーションデータを書き込んでいく。

また、容量素子６６ａ、６６ｂ、６６ｃの一方の電極とそれぞれ電気的に接続する配線６５＿１ａ、６５＿１ｂ、６５＿１ｃ、６５＿２ａ、６５＿２ｂ、６５＿２ｃは、水平方向のスイッチ６０と共有され、さらに配線６５ａ、６５ｂ、６５ｃにより垂直方向のスイッチ６０とも共有されている。従って、スイッチ６０が有する３組の組ごとに、それぞれ容量素子の電極の一方が電気的に接続されているため、配線６５ａ、６５ｂ、６５ｃのいずれかを選択することで、選択された配線を共有する一組に記憶されたコンフィギュレーションデータを同時に読み出すことができる。

なお、上記のような構成をブロック単位に分割し、ブロックごとに読み出し、書き込み等の処理を行ってもよい。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態７）
本実施の形態では、他の実施の形態におけるプログラマブルロジックエレメントが有するルックアップテーブル（ＬＵＴ）の構成例について説明する。ＬＵＴは複数のマルチプレクサを用いて構成することができる。そして、複数のマルチプレクサの入力端子及び制御端子のうちのいずれかにコンフィギュレーションデータが入力される構成とすることができる。

図１３（Ａ）に、プログラマブルロジックエレメントが有するＬＵＴ３０の一態様を示す。

図１３（Ａ）において、ＬＵＴ３０は、２入力のマルチプレクサを７つ（マルチプレクサ３１、マルチプレクサ３２、マルチプレクサ３３、マルチプレクサ３４、マルチプレクサ３５、マルチプレクサ３６、マルチプレクサ３７）用いて構成されている。マルチプレクサ３１乃至マルチプレクサ３４の各入力端子が、ＬＵＴ３０の入力端子Ｍ１乃至Ｍ８に相当する。

マルチプレクサ３１乃至マルチプレクサ３４の各制御端子は電気的に接続されており、上記制御端子が、ＬＵＴ３０の入力端子ＩＮ３に相当する。マルチプレクサ３１の出力端子、及びマルチプレクサ３２の出力端子は、マルチプレクサ３５の２つの入力端子と電気的に接続され、マルチプレクサ３３の出力端子、及びマルチプレクサ３４の出力端子は、マルチプレクサ３６の２つの入力端子と電気的に接続されている。マルチプレクサ３５及びマルチプレクサ３６の各制御端子は電気的に接続されており、上記制御端子が、ＬＵＴ３０の入力端子ＩＮ２に相当する。マルチプレクサ３５の出力端子、及びマルチプレクサ３６の出力端子は、マルチプレクサ３７の２つの入力端子と電気的に接続されている。マルチプレクサ３７の制御端子は、ＬＵＴ３０の入力端子ＩＮ１に相当する。マルチプレクサ３７の出力端子がＬＵＴ３０の出力端子ＯＵＴに相当する。

入力端子Ｍ１乃至入力端子Ｍ８に、コンフィギュレーションメモリからコンフィギュレーションデータを入力することによって、ＬＵＴ３０によって行われる論理演算の種類を定めることができる。

例えば、図１３（Ａ）のＬＵＴ３０において、入力端子Ｍ１乃至入力端子Ｍ８に、デジタル値が”０”、”１”、”０”、”１”、”０”、”１”、”１”、”１”であるコンフィギュレーションデータをそれぞれ入力した場合、図１３（Ｃ）に示す等価回路の機能を実現することができる。

図１３（Ｂ）に、プログラマブルロジックエレメントが有するＬＵＴ４０の一態様を示す。

図１３（Ｂ）において、ＬＵＴ４０は、２入力のマルチプレクサを３つ（マルチプレクサ４１、マルチプレクサ４２、マルチプレクサ４３）と、２入力のＯＲ回路４４とを用いて構成されている。

マルチプレクサ４１の出力端子、及びマルチプレクサ４２の出力端子は、マルチプレクサ４３の２つの入力端子と電気的に接続されている。ＯＲ回路４４の出力端子はマルチプレクサ４３の制御端子に電気的に接続されている。マルチプレクサ４３の出力端子がＬＵＴ４０の出力端子ＯＵＴに相当する。

そして、マルチプレクサ４１の制御端子Ａ１、入力端子Ａ２及び入力端子Ａ３、マルチプレクサ４２の制御端子Ａ６、入力端子Ａ４及び入力端子Ａ５、ＯＲ回路４４の入力端子Ａ７及び入力端子Ａ８のいずれかに、コンフィギュレーションメモリから、当該コンフィギュレーションメモリに格納されたコンフィギュレーションデータに対応した出力信号を入力することによって、ＬＵＴ４０によって行われる論理演算の種類を定めることができる。

例えば、図１３（Ｂ）のＬＵＴ４０において、入力端子Ａ２、入力端子Ａ４、入力端子Ａ５、制御端子Ａ６、入力端子Ａ８に、コンフィギュレーションメモリから、デジタル値が”０”、”１”、”０”、”０”、”０”である当該コンフィギュレーションメモリに格納されたコンフィギュレーションデータに対応した出力信号をそれぞれ入力した場合、図１３（Ｃ）に示す等価回路の機能を実現することができる。なお、上記構成の場合、制御端子Ａ１、入力端子Ａ３、入力端子Ａ７がそれぞれ入力端子ＩＮ１、入力端子ＩＮ２、入力端子ＩＮ３に相当する。

なお、図１３（Ａ）及び図１３（Ｂ）では、２入力のマルチプレクサを用いて構成したＬＵＴ３０、ＬＵＴ４０の例を示したが、より多くの入力のマルチプレクサを用いて構成したＬＵＴ３０、ＬＵＴ４０であっても良い。

また、ＬＵＴ３０、ＬＵＴ４０は、マルチプレクサの他に、ダイオード、抵抗素子、論理回路（あるいは論理素子）、スイッチのいずれかまたは全てを更に有していても良い。論理回路（あるいは論理素子）としては、バッファ、インバータ、ＮＡＮＤ回路、ＮＯＲ回路、スリーステートバッファ、クロックドインバータ等を用いることができる。スイッチとしては、例えばアナログスイッチ、トランジスタ等を用いることができる。

また、図１３（Ａ）や図１３（Ｂ）に示したＬＵＴ３０、ＬＵＴ４０を用いて、図１３（Ｃ）の様な３入力１出力の論理演算を行う場合について示したがこれに限定されない。ＬＵＴ３０、ＬＵＴ４０及び入力するコンフィギュレーションデータを適宜定めることによって、より多くの入力、多くの出力の論理演算を実現することができる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態８）
本実施の形態では、先の実施の形態で説明したスイッチに、第１のトランジスタ９０２としてチャネル形成領域に酸化物半導体を用い、第２のトランジスタ９０１としてチャネル形成領域に単結晶シリコンウェハを用いた場合の断面構造の例、及びその作製方法の例について、図１４を用いて説明する。

ただし、スイッチが有する第２のトランジスタ９０１は、シリコンの他、ゲルマニウム、シリコンゲルマニウム、単結晶炭化シリコンなどの半導体材料を用いていても良い。また、例えば、シリコンを用いたトランジスタは、ＳＯＩ法により作製されたシリコン薄膜、気相成長法により作製されたシリコン薄膜などを用いて形成することができる。この場合、基板にはフュージョン法やフロート法で作製されるガラス基板、石英基板、半導体基板、セラミック基板等を用いることができる。ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上のものを用いると良い。

図１４は、スイッチにおいて一のコンフィギュレーションデータを記憶させる一組の回路構成を断面構造として具現したものを示す図である。この場合、単結晶シリコンウェハを用いて形成された第２のトランジスタ９０１と、その上階層に酸化物半導体を用いて形成された第１のトランジスタ９０２、及び容量素子９０３が形成されている。すなわち、本実施の形態で示すスイッチは、シリコンウェハを基板として、その上層に第１のトランジスタ層が設けられた三次元の積層構造を有する半導体装置であり、また、シリコンをチャネル形成領域に用いたトランジスタと酸化物半導体をチャネル形成領域に用いたトランジスタとを有するハイブリッド型の半導体装置である。

なお、本実施の形態においては、スイッチの一部の構造についてのみ断面を示すが、この積層構造を用いてプログラマブルロジックエレメント等その他の回路構成を作製することができる。したがって、ＰＬＤ全体を一つの積層構造体として作製することができる。

半導体材料を含む基板９００を用いて作製された第２のトランジスタ９０１は、ｎチャネル型トランジスタ（ＮＭＯＳＦＥＴ）、ｐチャネル型トランジスタ（ＰＭＯＳＦＥＴ）のいずれも用いることができる。図１４に示す例においては、第２のトランジスタ９０１は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）９０５によって他の素子と絶縁分離されている。ＳＴＩ９０５を用いることにより、ＬＯＣＯＳによる素子分離法で発生した素子分離部のバーズビークを抑制することができ、素子分離部の縮小等が可能となる。一方で、構造の微細化小型化が要求されない半導体装置においてはＳＴＩ９０５の形成は必ずしも必要ではなく、ＬＯＣＯＳ等の素子分離手段を用いることもできる。第２のトランジスタ９０１が形成される基板９００には、ボロンやリン、ヒ素等の導電性を付与する不純物が添加されたウェル９０４が形成されている。

図１４における第２のトランジスタ９０１は、基板９００中に設けられたチャネル形成領域と、チャネル形成領域を挟むように設けられた不純物領域９０６（ソース領域及びドレイン領域ともいう）と、チャネル形成領域上に設けられたゲート絶縁膜９０７と、ゲート絶縁膜９０７上にチャネル形成領域と重畳するように設けられたゲート電極層９０８とを有する。ゲート電極層は、加工精度を高めるための第１の材料からなるゲート電極層と、配線として低抵抗化を目的とした第２の材料からなるゲート電極層を積層した構造とすることができる。例えば導電性を付与するリン等の不純物を添加した結晶性シリコンとニッケルシリサイドとの積層構造などが挙げられる。しかし、この構造に限らず、適宜要求される仕様に応じて材料、積層数、形状等を調整することができる。

なお、図１４に示す第２のトランジスタ９０１を、フィン型構造のトランジスタとしてもよい。フィン型構造とは、半導体基板の一部を板状の突起形状に加工し、突起形状の長尺方向を交差するようにゲート電極層を設けた構造である。ゲート電極層は、ゲート絶縁膜を介して突起構造の上面及び側面を覆う。第２のトランジスタをフィン型構造のトランジスタとすることで、チャネル幅を縮小してトランジスタの集積化を図ることができる。また、電流を多く流すことができ、加えて制御効率を向上させることができるため、トランジスタのオフ時の電流及び閾値電圧を低減することができる。

また、基板９００中に設けられた不純物領域９０６には、コンタクトプラグ９１３、９１５が接続されている。ここでコンタクトプラグ９１３、９１５は、第２のトランジスタ９０１のソース電極やドレイン電極としても機能する。また、不純物領域９０６とチャネル形成領域の間には、不純物領域９０６と異なる不純物領域が設けられている。該不純物領域は、導入された不純物の濃度によって、ＬＤＤ領域やエクステンション領域としてチャネル形成領域近傍の電界分布を制御する機能を果たす。ゲート電極層９０８の側壁には絶縁膜を介してサイドウォール絶縁膜９０９を有する。この絶縁膜やサイドウォール絶縁膜９０９を用いることで、ＬＤＤ領域やエクステンション領域を形成することができる。

また、第２のトランジスタ９０１は、絶縁膜９１０により被覆されている。絶縁膜９１０には保護膜としての機能を持たせることができ、外部からチャネル形成領域への不純物の侵入を防止することができる。また、絶縁膜９１０をＣＶＤ法による窒化シリコン等の材料とすることで、チャネル形成領域に単結晶シリコンを用いた場合には加熱処理によって水素化を行うことができる。また、絶縁膜９１０に引張応力又は圧縮応力を有する絶縁膜を用いることで、チャネル形成領域を構成する半導体材料に歪みを与えることができる。ｎチャネル型のトランジスタの場合にはチャネル形成領域となるシリコン材料に引張応力を、ｐチャネル型のトランジスタの場合にはチャネル形成領域となるシリコン材料に圧縮応力を付加することで、各トランジスタの電界効果移動度を向上させることができる。

さらに、絶縁膜９１０上に絶縁膜９１１が設けられ、その表面はＣＭＰによる平坦化処理が施されている。これにより、第２のトランジスタ９０１を含む階層よりも上の階層に高い精度で素子層を積層していくことができる。

第２のトランジスタ９０１を含む階層よりも上層に、酸化物半導体膜をチャネル形成領域に用いた第１のトランジスタ９０２及び容量素子９０３を含む階層を形成する。第１のトランジスタ９０２はトップゲート構造のトランジスタであり、酸化物半導体膜９２６の側面及び上面に接してソース電極層９２７及びドレイン電極層９２８を有し、これらの上のゲート絶縁膜９２９上にゲート電極層９３０を有している。また、第１のトランジスタ９０２を覆うように絶縁膜９３２が形成されている。ここで第１のトランジスタ９０２の作製方法について、以下に説明する。

絶縁膜９２４上に酸化物半導体膜９２６を形成する。絶縁膜９２４は、酸化珪素、窒化珪素、窒化酸化珪素、酸化窒化珪素、酸化アルミニウム、窒化アルミニウム、窒化酸化アルミニウムなどの無機の絶縁膜を用いることができる。特に、誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁膜９２４に上記材料を用いた多孔性の絶縁膜を適用しても良い。多孔性の絶縁膜では、密度の高い絶縁膜と比較して誘電率が低下するため、電極や配線に起因する寄生容量を更に低減することが可能である。本実施の形態では、膜厚５０ｎｍの酸化アルミニウム膜上に膜厚３００ｎｍ程度の酸化珪素膜を積層させて、絶縁膜９２４として用いる。

酸化物半導体膜９２６は、絶縁膜９２４上に形成した酸化物半導体膜を所望の形状に加工することで、形成することができる。上記酸化物半導体膜の膜厚は、２ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下、更に好ましくは３ｎｍ以上２０ｎｍ以下とする。酸化物半導体膜は、酸化物半導体をターゲットとして用い、スパッタ法により成膜する。また、酸化物半導体膜は、希ガス（例えばアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（例えばアルゴン）及び酸素混合雰囲気下においてスパッタ法により形成することができる。

なお、酸化物半導体膜をスパッタ法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、絶縁膜９２４の表面に付着している塵埃を除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。また、アルゴン雰囲気に酸素、亜酸化窒素などを加えた雰囲気で行ってもよい。また、アルゴン雰囲気に塩素、四フッ化炭素などを加えた雰囲気で行ってもよい。

例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。また、上記酸化物半導体は、珪素を含んでいてもよい。

本実施の形態では、Ｉｎ（インジウム）、Ｇａ（ガリウム）、及びＺｎ（亜鉛）を含むターゲットを用いたスパッタ法により得られる膜厚３０ｎｍのＩｎ−Ｇａ−Ｚｎ系酸化物半導体の薄膜を、酸化物半導体膜として用いる。上記ターゲットとして、好ましくは、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、４：２：３、３：１：２、１：１：２、２：１：３、または３：１：４で示されるターゲットを用いる。また、Ｉｎ、Ｇａ、及びＺｎを含むターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上１００％未満である。充填率の高いターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜となる。

なお、酸化物半導体膜としてＩｎ−Ｚｎ系の材料を用いる場合、用いるターゲットの組成は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１〜１．５：１（モル数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝１５：２〜３：４）とする。例えば、Ｉｎ−Ｚｎ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。Ｚｎの比率を上記範囲に収めることで、移動度の向上を実現することができる。

また、酸化物半導体膜としてＩｎ−Ｓｎ−Ｚｎ系酸化物半導体膜をスパッタリング法で成膜する場合、好ましくは、原子数比がＩｎ：Ｓｎ：Ｚｎ＝１：１：１、２：１：３、１：２：２、または２０：４５：３５で示されるＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いる。

本実施の形態では、減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体膜を成膜する。成膜時に、基板温度を１００℃以上６００℃以下、好ましくは２００℃以上４００℃以下としても良い。基板を加熱しながら成膜することにより、成膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて処理室を排気すると、例えば、水素原子、水（Ｈ_２Ｏ）など水素原子を含む化合物等が排気されるため、当該処理室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。

成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用される。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する塵埃が軽減でき、膜厚分布も均一となるために好ましい。

また、スパッタリング装置の処理室のリークレートを１×１０^−１０Ｐａ・ｍ^３／秒以下とすることで、スパッタリング法による成膜途中における酸化物半導体膜への、アルカリ金属、水素化物等の不純物の混入を低減することができる。また、排気系として上述した吸着型の真空ポンプを用いることで、排気系からのアルカリ金属、水素原子、水素分子、水、または水素化物等の不純物の逆流を低減することができる。

また、ターゲットの純度を、９９．９９％以上とすることで、酸化物半導体膜に混入するアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等を低減することができる。また、当該ターゲットを用いることで、酸化物半導体膜において、リチウム、ナトリウム、カリウム等のアルカリ金属の濃度を低減することができる。

なお、酸化物半導体膜に水素、水酸基及び水分がなるべく含まれないようにするために、成膜の前処理として、スパッタリング装置の予備加熱室で絶縁膜９２４までが形成された基板９００を予備加熱し、基板９００に吸着した水分又は水素などの不純物を脱離し排気することが好ましい。なお、予備加熱の温度は、１００℃以上４００℃以下、好ましくは１５０℃以上３００℃以下である。また、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。

なお、酸化物半導体膜９２６を形成するためのエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ_２）、三塩化硼素（ＢＣｌ_３）、四塩化珪素（ＳｉＣｌ_４）、四塩化炭素（ＣＣｌ_４）など）が好ましい。また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ_４）、六弗化硫黄（ＳＦ_６）、三弗化窒素（ＮＦ_３）、トリフルオロメタン（ＣＨＦ_３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ_２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いることができる。

ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節する。

ウェットエッチングに用いるエッチング液として、燐酸と酢酸と硝酸を混ぜた溶液、クエン酸やシュウ酸などの有機酸を用いることができる。本実施の形態では、ＩＴＯ−０７Ｎ（関東化学社製）を用いる。

酸化物半導体膜９２６を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。

なお、次工程の導電膜を形成する前に逆スパッタを行い、酸化物半導体膜９２６及び絶縁膜９２４の表面に付着しているレジスト残渣などを除去することが好ましい。

なお、スパッタ等で成膜された酸化物半導体膜中には、不純物としての水分又は水素（水酸基を含む）が多量に含まれていることがある。水分又は水素はドナー準位を形成しやすいため、酸化物半導体にとっては不純物である。そこで、本発明の一態様では、酸化物半導体膜中の水分又は水素などの不純物を低減（脱水化または脱水素化）するために、酸化物半導体膜９２６に対して、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、酸化物半導体膜９２６に加熱処理を施す。

酸化物半導体膜９２６に加熱処理を施すことで、酸化物半導体膜９２６中の水分又は水素を脱離させることができる。具体的には、２５０℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満の温度で加熱処理を行えば良い。例えば、５００℃、３分間以上６分間以下程度で行えばよい。加熱処理にＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）法を用いれば、短時間に脱水化又は脱水素化が行えるため、ガラス基板の歪点を超える温度でも処理することができる。

本実施の形態では、加熱処理装置の一つである電気炉を用いる。

なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導又は熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体には、アルゴンなどの希ガス、又は窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。

加熱処理においては、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに、水分又は水素などが含まれないことが好ましい。又は、加熱処理装置に導入する窒素、又はヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。

以上の工程により、酸化物半導体膜９２６中の水素の濃度を低減し、高純度化することができる。それにより酸化物半導体膜の安定化を図ることができる。また、当該水素濃度が低減され高純度化された酸化物半導体膜を用いることで、耐圧性が高く、オフ電流の著しく低いトランジスタを作製することができる。上記加熱処理は、酸化物半導体膜の成膜以降であれば、いつでも行うことができる。

また、酸素雰囲気下で酸化物半導体膜９２６に加熱処理を施すことで、酸化物半導体に酸素を添加し、酸化物半導体膜９２６中においてドナーとなる酸素欠損を低減させても良い。加熱処理の温度は、例えば１００℃以上３５０℃未満、好ましくは１５０℃以上２５０℃未満で行う。上記酸素雰囲気下の加熱処理に用いられる酸素ガスには、水、水素などが含まれないことが好ましい。又は、加熱処理装置に導入する酸素ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち酸素中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。

あるいは、イオン注入法又はイオンドーピング法などを用いて、酸化物半導体膜９２６に酸素を添加することで、ドナーとなる酸素欠損を低減させても良い。例えば、２．４５ＧＨｚのマイクロ波でプラズマ化した酸素を酸化物半導体膜９２６に添加すれば良い。

以下では、酸化物半導体膜の構造について説明する。

酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜に大別される。非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。

非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の酸化物半導体膜が典型である。

微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。

ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行う。

ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。

なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。

一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。

断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。

ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。

一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ_４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。

以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。

なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。

また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。

なお、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＺｎＧａ_２Ｏ_４の結晶の（３１１）面に帰属されることから、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜中の一部に、ＺｎＧａ_２Ｏ_４の結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気的特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。

なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。

ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である金属酸化物ターゲットを用い、スパッタリング法によって成膜する。当該ターゲットにイオンが衝突すると、ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離することがある。この場合、当該平板状のスパッタリング粒子が、結晶状態を維持したまま基板に到達することで、ＣＡＡＣ−ＯＳ膜を成膜することができる。

また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。

成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、処理室内に存在する不純物濃度（水素、水、二酸化炭素および窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。

また、成膜時の基板温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板温度を高めることで、平板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。

また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。

ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ系酸化物ターゲットについて以下に示す。

ＩｎＯ_Ｘ粉末、ＧａＯ_Ｙ粉末およびＺｎＯ_Ｚ粉末を混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ系酸化物ターゲットとする。なお、Ｘ、ＹおよびＺは正数である。ここで、ＩｎＯ_Ｘ、ＧａＯ_ＹおよびＺｎＯ_Ｚのｍｏｌ比は、例えば、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２である。なお、粉末のモルフォロジー、およびそのｍｏｌ比は、作製するターゲットによって適宜変更すればよい。

なお、アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちＮａは、酸化物半導体膜に接する絶縁膜が酸化物である場合、当該絶縁膜中にＮａ^＋として容易に拡散する。また、Ｎａは、酸化物半導体膜内において、酸化物半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低下等の、トランジスタの電気的特性の劣化が起こり、加えて、特性のばらつきも生じる。具体的に、二次イオン質量分析法で求めるＮａ濃度は、５×１０^１６／ｃｍ^３以下、好ましくは１×１０^１６／ｃｍ^３以下、更に好ましくは１×１０^１５／ｃｍ^３以下とするとよい。同様に、Ｌｉ濃度は、５×１０^１５／ｃｍ^３以下、好ましくは１×１０^１５／ｃｍ^３以下とするとよい。同様に、Ｋ濃度は、５×１０^１５／ｃｍ^３以下、好ましくは１×１０^１５／ｃｍ^３以下とするとよい。

次いで、フォトリソグラフィ工程を用いて、ソース電極層９２７及びドレイン電極層９２８を形成する。具体的には、ソース電極層９２７及びドレイン電極層９２８は、スパッタ法や真空蒸着法で絶縁膜９２４上に導電膜を形成した後、当該導電膜を所定の形状に加工（パターニング）することで、形成することができる。

ソース電極層９２７及びドレイン電極層９２８は単層構造でも、２層以上の積層構造としてもよく、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素、又は上述した元素を含有する合金膜等を用いて形成される。また、アルミニウム、銅などの金属膜の下側もしくは上側にクロム、タンタル、チタン、モリブデン、ネオジム、スカンジウム、イットリウム、タングステンなどの高融点金属膜を積層させた構成としても良い。また、アルミニウム又は銅は、耐熱性や腐食性の問題を回避するために、高融点金属材料と組み合わせて用いると良い。

例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する２層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、更にその上にチタン膜を成膜する３層構造などが挙げられる。また、Ｃｕ−Ｍｇ−Ａｌ合金、Ｍｏ−Ｔｉ合金、Ｔｉ、Ｍｏ、は、酸化膜との密着性が高い。よって、下層にＣｕ−Ｍｇ−Ａｌ合金、Ｍｏ−Ｔｉ合金、Ｔｉ、あるいはＭｏで構成される導電膜、上層にＣｕで構成される導電膜を積層し、上記積層された導電膜をソース電極層９２７及びドレイン電極層９２８に用いることで、絶縁膜９２４と、ソース電極層９２７及びドレイン電極層９２８との密着性を高めることができる。

また、ソース電極層９２７及びドレイン電極層９２８は、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム、酸化スズ、酸化亜鉛、酸化インジウム酸化スズ混合物、酸化インジウム酸化亜鉛混合物又は前記金属酸化物材料にシリコン若しくは酸化シリコンを含ませたものを用いることができる。

導電膜形成後に加熱処理を行う場合には、この加熱処理に耐える耐熱性を導電膜に持たせることが好ましい。

本実施の形態では、ソース電極層９２７及びドレイン電極層９２８として、膜厚１００ｎｍのタングステン膜を用いる。

なお、導電膜のエッチングの際に、酸化物半導体膜９２６がなるべく除去されないようにそれぞれの材料及びエッチング条件を適宜調節する。エッチング条件によっては、酸化物半導体膜９２６の露出した部分が一部エッチングされることで、溝部（凹部）が形成されることもある。

本実施の形態では、ソース電極層９２７及びドレイン電極層９２８となる導電膜に、タングステン膜を用いる。そのため、アンモニアと過酸化水素水を含む溶液（アンモニア過水）を用いて、選択的に上記導電膜をウェットエッチングすることができる。具体的には、３１重量％の過酸化水素水と、２８重量％のアンモニア水と、水とを、体積比５：２：２で混合したアンモニア過水を用いる。あるいは、四弗化炭素（ＣＦ_４）、塩素（Ｃｌ_２）、酸素を含むガスを用いて、上記導電膜をドライエッチングしても良い。

なお、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過した光に多段階の強度をもたせる多階調マスクによって形成されたレジストマスクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは複数の膜厚を有する形状となり、エッチングを行うことで更に形状を変形することができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。

また、酸化物半導体膜９２６と、ソース電極層９２７及びドレイン電極層９２８との間に、ソース領域及びドレイン領域として機能する酸化物導電膜を設けるようにしても良い。酸化物導電膜の材料としては、酸化亜鉛を成分として含むものが好ましく、酸化インジウムを含まないものであることが好ましい。そのような酸化物導電膜として、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウムなどを適用することができる。

例えば、酸化物導電膜を形成する場合、酸化物導電膜を形成するためのパターニングと、ソース電極層９２７及びドレイン電極層９２８を形成するためのパターニングとを一括で行うようにしても良い。

ソース領域及びドレイン領域として機能する酸化物導電膜を設けることで、酸化物半導体膜９２６とソース電極層９２７及びドレイン電極層９２８の間の抵抗を下げることができるので、トランジスタの高速動作を実現させることができる。また、ソース領域及びドレイン領域として機能する酸化物導電膜を設けることで、トランジスタの耐圧を高めることができる。

次いで、Ｎ_２Ｏ、Ｎ_２、又はＡｒなどのガスを用いたプラズマ処理を行うようにしても良い。このプラズマ処理によって露出している酸化物半導体膜の表面に付着した水などを除去する。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。

なお、プラズマ処理を行った後、ソース電極層９２７及びドレイン電極層９２８と、酸化物半導体膜９２６とを覆うように、ゲート絶縁膜９２９を形成する。そして、ゲート絶縁膜９２９上において、酸化物半導体膜９２６と重なる位置にゲート電極層９３０を形成し、あわせて容量素子の上部電極層９３１となる導電膜を形成する。

ゲート絶縁膜９２９は、例えば酸化窒化珪素膜を用いて形成することができる。なお、ゲート絶縁膜９２９は、水分や、水素などの不純物を極力含まないことが望ましく、単層の絶縁膜であっても良いし、積層された複数の絶縁膜で構成されていても良い。ゲート絶縁膜９２９に水素が含まれると、その水素が酸化物半導体膜９２６へ侵入し、又は水素が酸化物半導体膜９２６中の酸素を引き抜き、酸化物半導体膜９２６が低抵抗化（ｎ型化）してしまい、寄生チャネルが形成されるおそれがある。よって、ゲート絶縁膜９２９はできるだけ水素を含まない膜になるように、成膜方法に水素を用いないことが重要である。上記ゲート絶縁膜９２９には、バリア性の高い材料を用いるのが望ましい。例えば、バリア性の高い絶縁膜として、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、又は窒化酸化アルミニウム膜などを用いることができる。複数の積層された絶縁膜を用いる場合、窒素の含有比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を、上記バリア性の高い絶縁膜よりも、酸化物半導体膜９２６に近い側に形成する。そして、窒素の含有比率が低い絶縁膜を間に挟んで、ソース電極層９２７、ドレイン電極層９２８及び酸化物半導体膜９２６と重なるように、バリア性の高い絶縁膜を形成する。バリア性の高い絶縁膜を用いることで、酸化物半導体膜９２６内、ゲート絶縁膜９２９内、あるいは、酸化物半導体膜９２６と他の絶縁膜の界面とその近傍に、水分又は水素などの不純物が入り込むのを防ぐことができる。また、酸化物半導体膜９２６に接するように窒素の比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を形成することで、バリア性の高い絶縁膜が酸化物半導体膜９２６に直接接するのを防ぐことができる。

本実施の形態では、スパッタ法で形成された膜厚２０ｎｍの酸化窒化珪素膜をゲート絶縁膜９２９として用いる。成膜時の基板温度は、室温以上４００℃以下とすればよく、本実施の形態では３００℃とする。

なお、ゲート絶縁膜９２９を形成した後に、加熱処理を施しても良い。加熱処理は、窒素、超乾燥空気、又は希ガス（アルゴン、ヘリウムなど）の雰囲気下において、好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下で行う。上記ガスは、水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下であることが望ましい。本実施の形態では、例えば、窒素雰囲気下で２５０℃、１時間の加熱処理を行う。酸素を含むゲート絶縁膜９２９が設けられた後に、加熱処理が施されることによって、酸化物半導体膜９２６に対して行った先の加熱処理により、酸化物半導体膜９２６に酸素欠損が発生していたとしても、ゲート絶縁膜９２９から酸化物半導体膜９２６に酸素が供与される。そして、酸化物半導体膜９２６に酸素が供与されることで、酸化物半導体膜９２６において、ドナーとなる酸素欠損を低減し、化学量論的組成を満たすことが可能である。その結果、酸化物半導体膜９２６をｉ型に近づけることができ、酸素欠損によるトランジスタの電気特性のばらつきを軽減し、電気特性の向上を実現することができる。この加熱処理を行うタイミングは、ゲート絶縁膜９２９の形成後であれば特に限定されず、他の工程と兼ねることで、工程数を増やすことなく酸化物半導体膜９２６をｉ型に近づけることができる。

ゲート電極層９３０及び上部電極層９３１は、１０ｎｍ〜４００ｎｍ、好ましくは１００ｎｍ〜３００ｎｍとする。本実施の形態では、スパッタ法により膜厚３０ｎｍの窒化タンタル上に膜厚１３５ｎｍのタングステンを積層させてゲート電極用の導電膜を形成した後、該導電膜をエッチングにより所望の形状に加工（パターニング）することで、ゲート電極層９３０及び上部電極層９３１を形成する。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。

以上の工程により、第１のトランジスタ９０２が形成される。

なお、第１のトランジスタ９０２はシングルゲート構造のトランジスタを用いて説明したが、必要に応じて、電気的に接続された複数のゲート電極を有することで、チャネル形成領域を複数有する、マルチゲート構造のトランジスタも形成することができる。

また、上記作製方法では、ソース電極層９２７及びドレイン電極層９２８が、酸化物半導体膜９２６の後に形成されている。よって、図１４に示すように、ソース電極層９２７及びドレイン電極層９２８が、酸化物半導体膜９２６の上に形成されている。しかし、ソース電極層９２７及びドレイン電極層９２８が、酸化物半導体膜９２６の下、すなわち、酸化物半導体膜９２６と絶縁膜９２４の間に設けられていても良い。

また、酸化物半導体膜９２６に接する絶縁膜、すなわち、絶縁膜９２４やゲート絶縁膜９２９は、第１３族元素及び酸素を含む絶縁材料を用いるようにしても良い。酸化物半導体材料には第１３族元素を含むものが多く、第１３族元素を含む絶縁材料は酸化物半導体との相性が良く、これを酸化物半導体膜に接する絶縁膜に用いることで、酸化物半導体膜との界面の状態を良好に保つことができる。

第１３族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原子％）が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）がアルミニウムの含有量（原子％）以上のものを示す。

例えば、ガリウムを含有する酸化物半導体膜に接するように、酸化ガリウムを含む絶縁膜を形成する。これにより、界面における水素のパイルアップを低減することができる。また、酸化アルミニウムを含む材料を用いて絶縁膜を形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体膜への水の侵入防止という点においても好ましい。

また、酸素雰囲気下による熱処理や、酸素ドープなどにより、酸化物半導体膜９２６に接する絶縁膜の表面のみでなく内部にも酸素を添加して、化学量論的組成より酸素が多い状態とすることが好ましい。酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。また、酸素ドープは、イオン注入法又はイオンドーピング法を用いて行ってもよい。

酸素ドープ処理を行うことにより、化学量論的組成より酸素が多い領域を有する絶縁膜を形成することができる。このような領域を備える絶縁膜と酸化物半導体膜が接することにより、絶縁膜中の過剰な酸素が酸化物半導体膜に供給され、酸化物半導体膜中、又は酸化物半導体膜と絶縁膜の界面における酸素欠陥を低減し、酸化物半導体膜をｉ型化又はｉ型に限りなく近くすることができる。

なお、化学量論的組成より酸素が多い領域を有する絶縁膜は、酸化物半導体膜９２６に接する絶縁膜のうち、上層に位置する絶縁膜又は下層に位置する絶縁膜のうち、どちらか一方のみに用いても良いが、両方の絶縁膜に用いる方が好ましい。化学量論的組成より酸素が多い領域を有する絶縁膜を、酸化物半導体膜９２６に接する絶縁膜の、上層及び下層に位置する絶縁膜に用い、酸化物半導体膜９２６を挟む構成とすることで、上記効果をより高めることができる。

また、酸化物半導体膜９２６の上層又は下層に用いる絶縁膜は、上層と下層で同じ構成元素を有する絶縁膜としても良いし、異なる構成元素を有する絶縁膜としても良い。また、酸化物半導体膜９２６に接する絶縁膜は、化学量論的組成より酸素が多い領域を有する絶縁膜の積層としても良い。

なお、本実施の形態においては、第１のトランジスタ９０２はトップゲート構造としている。また、第１のトランジスタ９０２にはバックゲート電極層９２３が設けられている。バックゲート電極層を設けた場合、第１のトランジスタ９０２のノーマリオフ化をさらに容易に実現することができる。例えば、バックゲート電極層９２３の電位をＧＮＤや固定電位とすることで第１のトランジスタ９０２の閾値電圧をよりプラスとし、さらにノーマリオフのトランジスタとすることができる。

このような第２のトランジスタ９０１、第１のトランジスタ９０２及び容量素子９０３を電気的に接続して電気回路を形成するために、各階層間及び上層に接続のための配線層を単層又は多層積層する。

図１４においては、例えば図３のスイッチの一組分を形成するために、第２のトランジスタ９０１のソース又はドレインの一方は、コンタクトプラグ９１３を介して配線層９１４と電気的に接続している。配線層９１４は、プログラマブルロジックエレメントの出力端子に電気的に接続する。一方、第２のトランジスタ９０１のソース又はドレインの他方はコンタクトプラグ９１５を介して配線層９１６と電気的に接続している。配線層９１６は、他のプログラマブルロジックエレメントの入力端子に電気的に接続する。また、第２のトランジスタ９０１のゲートは、コンタクトプラグ９１７、配線層９１８、コンタクトプラグ９２１、配線層９２２、コンタクトプラグ９２５を介して第１のトランジスタ９０２のドレイン電極層９２８と電気的に接続する。このドレイン電極層９２８は、図１４において右方向に延び、容量素子９０３の下部電極層として機能する。ドレイン電極層９２８上には第１のトランジスタ９０２のゲート絶縁膜９２９が設けられている。このゲート絶縁膜９２９が、容量素子９０３が形成される領域においては容量素子９０３の電極間誘電体膜として機能する。この電極間誘電体膜上に上部電極層９３１が設けられ、上部電極層９３１は、コンタクトプラグ９３５を介して配線層９３６と電気的に接続している。配線層９３６は、スイッチにおける一のコンフィギュレーションデータを記憶した組を選択するための配線である。

配線層９１４、９１８、９１６、９２２、９３６、及びバックゲート電極層９２３は、絶縁膜中に埋め込まれている。これらの配線層等は、例えば銅、アルミニウム等の低抵抗な導電性材料を用いることが好ましい。また、ＣＶＤ法により形成したグラフェンを導電性材料として用いて配線層を形成することもできる。グラフェンとは、ｓｐ^２結合を有する１原子層の炭素分子のシートのこと、または２乃至１００層の炭素分子のシートが積み重なっているものをいう。このようなグラフェンを作製する方法として、金属触媒の上にグラフェンを形成する熱ＣＶＤ法や、紫外光を照射して局所的にプラズマを発生させることで触媒を用いずにメタンからグラフェンを形成するプラズマＣＶＤ法などがある。

このような低抵抗な導電性材料を用いることで、配線層を伝播する信号のＲＣ遅延を低減することができる。配線層に銅を用いる場合には、銅のチャネル形成領域への拡散を防止するため、バリア膜を形成する。バリア膜として、例えば窒化タンタル、窒化タンタルとタンタルとの積層、窒化チタン、窒化チタンとチタンとの積層等による膜を用いることができるが、配線材料の拡散防止機能、及び配線材料や絶縁膜等との密着性が確保される程度においてこれらの材料からなる膜に限られない。バリア膜は配線層とは別個の層として形成してもよく、バリア膜となる材料を配線材料中に含有させ、加熱処理によって絶縁膜に設けられた開口の内壁に析出させて形成しても良い。

絶縁膜９１１、９１２、９１９、９２０、９３３、９３４には、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、炭素を添加した酸化シリコン（ＳｉＯＣ）、フッ素を添加した酸化シリコン（ＳｉＯＦ）、Ｓｉ（ＯＣ_２Ｈ_５）_４を原料とした酸化シリコンであるＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ ｏｒｔｈｏｓｉｌｉｃａｔｅ）、ＨＳＱ（Ｈｙｄｒｏｇｅｎ Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）、ＭＳＱ（ＭｅｔｈｙｌＳｉｌｓｅｓｑｕｉｏｘａｎｅ）、ＯＳＧ（Ｏｒｇａｎｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、有機ポリマー系の材料等の絶縁体を用いることができる。半導体装置の微細化を進める場合には、配線間の寄生容量が顕著になり信号遅延が増大するため酸化シリコンの比誘電率（ｋ＝４．０〜４．５）では高く、ｋが３．０以下の材料を用いることが好ましい。また該絶縁膜に配線を埋め込んだ後にＣＭＰ処理を行うため、絶縁膜には機械的強度が要求される。この機械的強度が確保できる限りにおいて、これらを多孔質（ポーラス）化させて低誘電率化することができる。絶縁膜は、スパッタリング法、ＣＶＤ法、スピンコート法（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ：ＳＯＧともいう）を含む塗布法等により形成する。

絶縁膜９１１、９１２、９１９、９２０、９３３、９３４には、配線材料をこれら絶縁膜中に埋め込んだ後、ＣＭＰ等による平坦化処理を行う際のエッチングストッパとして機能させるための絶縁膜を別途設けてもよい。

配線層９１４、９１８、９１６、９２２、９３６、及びバックゲート電極層９２３上には、バリア膜が設けられており、バリア膜上に保護膜が設けられている。バリア膜は銅等の配線材料の拡散を防止することを目的とした膜である。バリア膜は、窒化シリコンやＳｉＣ、ＳｉＢＯＮ等の絶縁性材料で形成することができる。但し、バリア膜の膜厚が厚い場合には配線間容量を増加させる要因となるため、バリア性を有し、かつ低誘電率の材料を選択することが好ましい。

コンタクトプラグ９１３、９１５、９１７、９２１、９２５、９３５は、絶縁膜に高アスペクト比の開口（ビアホール）を形成し、タングステン等の導電材料で埋め込むことで作製する。開口は、異方性の高いドライエッチングを行うことが好ましい。特に、反応性イオンエッチング法（ＲＩＥ法）を用いることが好ましい。開口の内壁にはチタン膜、窒化チタン膜又はこれらの積層膜等からなるバリア膜（拡散防止膜）が設けられ、バリア膜の内部にタングステンやリン等をドープしたポリシリコン等の材料が充填される。例えばブランケットＣＶＤ法により、ビアホール内にタングステンを埋め込むことができ、ＣＭＰによりコンタクトプラグの上面は平坦化されている。

また最上層には保護絶縁膜９３７が設けられ、外部から水分や汚染物が半導体装置へ侵入するのを防止する。保護絶縁膜９３７は、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン等の材料を用いて形成することができ、単層でも積層でもよい。

半導体装置を以上のような構成とすることで、高速動作性能を有する第１の半導体材料を用いたトランジスタと、オフ電流が極めて小さい第２の半導体材料を用いたトランジスタとを組み合わせ、低消費電力化が可能な高速動作の論理回路を有するＰＬＤなどの半導体装置を作製することができる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態９）
本発明の一態様に係る半導体装置又はＰＬＤは、デジタル信号処理装置、ソフトウェア無線装置、アビオニクス（通信機器、航法システム、自動操縦装置、飛行管理システム等の航空に関する電子機器）、医療用画像処理装置、音声認識装置、暗号装置、機械装置のエミュレータ、電波天文学における電波望遠鏡等、幅広い分野の電子機器に用いることができる。また、ＡＳＩＣのプロトタイピングや、バイオインフォマティクス（生物情報科学）の領域において応用することも可能である。

例えば民生機器としては、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（ＤＶＤ等の記録媒体を再生し、その画像を表示するディスプレイを有する装置）に用いることができる。その他、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレーヤ等）、複写機、ファクシミリ、プリンタ、プリンタ複合機等が挙げられる。これら電子機器の具体例を図１５に示す。

図１５（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、表示部５００４、マイクロホン５００５、スピーカ５００６、操作キー５００７、スタイラス５００８等を有する。なお、図１５（Ａ）に示した携帯型ゲーム機は、２つの表示部５００３と表示部５００４とを有しているが、表示部の数は、これに限定されない。

図１５（Ｂ）は携帯情報端末であり、第１の筐体５６０１、第２の筐体５６０２、第１の表示部５６０３、第２の表示部５６０４、接続部５６０５、操作キー５６０６等を有する。第１の表示部５６０３は第１の筐体５６０１に設けられており、第２の表示部５６０４は第２の筐体５６０２に設けられている。そして、第１の筐体５６０１と第２の筐体５６０２とは、接続部５６０５により接続されており、第１の筐体５６０１と第２の筐体５６０２の間の角度は、接続部５６０５により変更が可能となっている。第１の表示部５６０３における映像を、第１の筐体５６０１と第２の筐体５６０２との間の角度に従って、切り替える構成としても良い。また、第１の表示部５６０３及び第２表示部５６０４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。あるいは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。

図１５（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。

図１５（Ｄ）は電気冷凍冷蔵庫であり、筐体５３０１、冷蔵室用扉５３０２、冷凍室用扉５３０３等を有する。

図１５（Ｅ）はビデオカメラであり、第１の筐体５８０１、第２の筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。操作キー５８０４及びレンズ５８０５は第１の筐体５８０１に設けられており、表示部５８０３は第２の筐体５８０２に設けられている。そして、第１の筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されており、第１の筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により変更が可能となっている。表示部５８０３における映像の切り替えを、第１の筐体５８０１と第２の筐体５８０２との間の角度に従って行う構成としても良い。

図１５（Ｆ）は普通自動車であり、車体５１０１、車輪５１０２、ダッシュボード５１０３、ライト５１０４等を有する。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態１０）
次いで、酸化物半導体（ＯＳ）膜を用いたトランジスタを有するスイッチと、シリコン（Ｓｉ）膜を用いたトランジスタと一対のインバータとを有するスイッチとの、動作上の違いについて説明する。

図１６に、ＯＳ膜を用いたトランジスタを有する組７２０ａと、シリコン（Ｓｉ）膜を用いたトランジスタと一対のインバータとを有する組７２０ｂの回路図とを示す。また、図１６には、組７２０ａ及び組７２０ｂにおけるノードＦＤの電位のタイミングチャートと、配線７２１に与えられる、コンフィギュレーションデータを含む信号ＩＮの電位のタイミングチャートとを示す。

組７２０ａ及び組７２０ｂでは、トランジスタ７０１の導通状態または非導通状態を配線７２２の電位で制御し、配線７２１より供給されるコンフィギュレーションデータに応じた電位をノードＦＤに保持し、トランジスタ７０２の導通状態または非導通状態を制御する。なお、図１６に示すタイミングチャートは、トランジスタ７０２がｎチャネル型である場合を例示している。

組７２０ｂでは、インバータ７８０及びインバータ７８１により、ノードＦＤの電位が保持される。一方、組７２０ａでは、ＯＳ膜が用いられたトランジスタ７０１のオフ電流が極めて小さいことにより、ノードＦＤの電位が保持される。よって、組７２０ａでは、トランジスタ７０１が非導通状態にあるとき、ノードＦＤが、他の電極や配線との間における絶縁性の極めて高い浮遊電極となる。そのため、組７２０ｂよりも組７２０ａの方が、少ない数のトランジスタで、ノードＦＤの電位を保持することが可能である。

また、組７２０ａでは、ノードＦＤが浮遊状態になることから、以下に述べるブースティング効果が期待できる。すなわち、組７２０ａでは、ノードＦＤが浮遊状態にあると、信号ＩＮの電位がローレベルからハイレベルに変化するのに伴い、トランジスタ７０２の有する各種容量により、ノードＦＤの電位が上昇する。そして、組７２０ａに書き込まれたコンフィギュレーションデータが”０”の場合、トランジスタ７０２は弱反転モードにあるため、ノードＦＤの電位の上昇にはソースとゲートの間に形成される容量Ｃｇｓが寄与する。一方、組７２０ａに書き込まれたコンフィギュレーションデータが”１”の場合、トランジスタ７０２は強反転モードにあるため、ノードＦＤの電位の上昇には、容量Ｃｇｓに加えて、チャネル形成領域とゲートの間に形成される容量Ｃｏｘが寄与する。したがって、コンフィギュレーションデータが”１”の場合、ノードＦＤの電位の上昇に寄与するトランジスタ７０２の容量が、コンフィギュレーションデータが”０”の場合よりも大きいこととなる。よって、組７２０ａでは、コンフィギュレーションデータが”１”の場合の方が、コンフィギュレーションデータが”０”の場合よりも、信号ＩＮの電位の変化に伴い、ノードＦＤの電位をより高く上昇させるというブースティング効果を得ることができる。上述したブースティング効果により、組７２０ａのスイッチ速度は、コンフィギュレーションデータが”１”の場合に向上し、コンフィギュレーションデータが”０”の場合には、トランジスタ７０２は非導通状態となる。

一般的なＰＬＤの配線リソースに含まれるスイッチには、集積密度の向上を図るためにｎチャネル型トランジスタが用いられている。しかし、上記スイッチでは、閾値電圧に起因してｎチャネル型トランジスタのゲートを通過する信号の電位が降下することにより生じる、スイッチ速度の低下が課題である。スイッチ速度の向上を目的として、ｎチャネル型トランジスタのゲートに高い電位を印加するオーバードライブ駆動を用いた方法も提案されているが、この場合、スイッチに用いられるｎチャネル型トランジスタの信頼性を落とす恐れがある。しかし、本発明の一態様では、上述したブースティング効果により、オーバードライブ駆動を用いなくとも、組７２０ａのスイッチ速度を、コンフィギュレーションデータが”１”の場合に向上させることができるので、スイッチ速度を向上させるために信頼性を犠牲にする必要がない。

なお、組７２０ｂの場合でも、ブースティング効果によりノードＦＤの電位は上昇するが、インバータ７８０及びインバータ７８１により、ノードＦＤの電位は瞬時に元の電位に戻る。そのため、ブースティング効果によるスイッチ速度の向上の恩恵を受けることができない。

また、文献１（Ｋ．Ｃ．Ｃｈｕｎ， Ｐ．Ｊａｉｎ， Ｊ．Ｈ．Ｌｅｅ， ａｎｄ Ｃ．Ｈ．Ｋｉｍ，”Ａ ３Ｔ Ｇａｉｎ Ｃｅｌｌ Ｅｍｂｅｄｄｅｄ ＤＲＡＭ Ｕｔｉｌｉｚｉｎｇ Ｐｒｅｆｅｒｅｎｔｉａｌ Ｂｏｏｓｔｉｎｇ ｆｏｒ Ｈｉｇｈ Ｄｅｎｓｉｔｙ ａｎｄ Ｌｏｗ Ｐｏｗｅｒ Ｏｎ−Ｄｉｅ Ｃａｃｈｅｓ”ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ， ｖｏｌ．４６， ｎｏ．６， ｐｐ．１４９５−１５０５， Ｊｕｎｅ． ２０１１）、文献２（Ｆ． Ｅｓｌａｍｉ ａｎｄ Ｍ． Ｓｉｍａ，”Ｃａｐａｃｉｔｉｖｅ Ｂｏｏｓｔｉｎｇ ｆｏｒ ＦＰＧＡ Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ Ｎｅｔｗｏｒｋｓ” Ｉｎｔ． Ｃｏｎｆ． ｏｎ Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ ａｎｄ Ａｐｐｌｉｃａｔｉｏｎｓ， ２０１１， ｐｐ． ４５３−４５８．）とは異なり、組７２０ａでは更なる効果が期待できる。

文献１の回路構成は、ＤＲＡＭのデータ保持時間と読み出し速度の向上を目的としているので、メモリセルの数が多く、、メモリセルの出力に接続されている読み出し用のビット線（ＲＢＬ）が、高い寄生容量を有することとなる。一方、組７２０ａでは、信号ＯＵＴがＣＭＯＳのゲートに供給されるので、組７２０ａの出力側の寄生容量は文献１の場合に比べて小さい。そのため、トランジスタ７０２の容量ＣｇｓによるノードＦＤの電位の上昇に伴い、さらに、ドレインとゲートの間に形成される容量Ｃｇｄによって、信号ＯＵＴの電位を上昇させるという副次的なブースティング効果も得られる。すなわち、組７２０ａを配線間の接続を制御するスイッチ回路として用いる際には、上述した副次的なブースティング効果により、更なるスイッチ速度の向上が得られる。また、組７２０ａの場合、文献２の場合に比べて、少ない数のトランジスタで、上昇したノードＦＤの電位を保持することが可能である。

上述したブースティング効果の検証を行うため、各段の出力に組７２０ａもしくは、組７２０ｂを配置した、１０１段のリングオシレータ（ＲＯ）回路のＴＥＧを２種類作成し、発振周波数から組７２０ａまたは組７２０ｂの遅延時間を評価した。なお、ＲＯ回路のＴＥＧを構成するインバータのｎチャネル型トランジスタとｐチャネル型トランジスタのチャネル幅Ｗは、それぞれ１６μｍ、３２μｍとした。また、組７２０ａ及び組７２０ｂが有するトランジスタ７０２のチャネル幅Ｗは１６μｍ、組７２０ａが有するトランジスタ７０１のチャネル幅Ｗは４μｍ、組７２０ｂが有するトランジスタ７０１のチャネル幅Ｗは８μｍとした。また、組７２０ｂのインバータ７８０及びインバータ７８１が有するｎチャネル型トランジスタとｐチャネル型トランジスタのチャネル幅Ｗは、それぞれ４μｍ、８μｍとした。また、シリコン膜を用いたｎチャネル型トランジスタ及びｐチャネル型トランジスタは、全てチャネル長Ｌを０．５μｍとした。また、組７２０ａのトランジスタ７０１は、Ｉｎ−Ｇａ−Ｚｎ系酸化物を含むＣＡＡＣ−ＯＳ膜を用い、そのチャネル長Ｌは１μｍとした。そして、トランジスタ７０１は、シリコン膜を用いたトランジスタ上に積層した。

次いで、ＲＯ回路のＴＥＧにおける電源電圧（ＶＤＤ_ＲＯ）と、組７２０ｂのインバータ７８０及びインバータ７８１の電源電圧（ＶＤＤ_ＭＥＭ）との差をオーバードライブ電圧（Ｏｖｅｒｄｒｉｖｅ Ｖｏｌｔａｇｅ）とし、オーバードライブ電圧に対するＲＯ１段当たりの遅延時間を測定した。なお、配線７２２及び配線７２１に供給されるハイレベルの電位とローレベルの電位の電位差は、ＶＤＤ_ＭＥＭに相当する。

図１７に、遅延時間の測定結果を示す。図１７では、横軸がオーバードライブ電圧（ｍＶ）、縦軸がＲＯ１段当たりの遅延時間を示す。なお、図１７では、縦軸の遅延時間を、ＶＤＤ_ＲＯが２．００Ｖ、オーバードライブ電圧が０Ｖの時の遅延時間の測定値との相対値で示す。また、図１７では、ＶＤＤ_ＲＯが２．００Ｖのときの遅延時間を実線で、２．２５Ｖのときの遅延時間を一点鎖線で、２．５０Ｖのときの遅延時間を鎖線で示す。

図１７に示すように、組７２０ａを付加したＲＯ回路の方が、組７２０ｂを付加したＲＯ回路よりも遅延時間が短く、遅延時間は組７２０ａと組７２０ｂの構成によって異なることが確認された。

また、図１７に示すように、組７２０ｂについては、オーバードライブ電圧を高めることによってスイッチ速度が向上するオーバードライブ効果が、ＶＤＤ_ＲＯが低いほど顕著であることが示唆された。しかし、組７２０ｂでは、ＶＤＤ_ＲＯの０．２倍以上のオーバードライブ電圧が供給されても、組７２０ａのスイッチ速度には及ばなかった。なお、組７２０ａでは、コンフィギュレーションデータが書き込まれる際に、トランジスタ７０１の閾値電圧に起因してノードＦＤの電位が降下するため、ノードＦＤの電位はＶＤＤ_ＭＥＭよりも低くなる。それにもかかわらず、オーバードライブ電圧を供給しない組７２０ａでは、オーバードライブ電圧を供給した組７２０ｂよりも、スイッチ速度が高いという結果が得られたことは、注目に値する。

また、オーバードライブ電圧が同じときに、組７２０ａを付加したＲＯ回路の方が、組７２０ｂを付加したＲＯ回路よりも、消費電力が小さいことが確認された。

さらに、上記ＲＯ回路のＴＥＧに対応したＳＰＩＣＥシミュレーションより、組７２０ａを付加したＲＯ回路において、信号ＩＮの電位の上昇に伴う、ノードＦＤの電位の上昇について検証した。シミュレーションでは、ＶＤＤ_ＲＯが２．５Ｖとした。シミュレーションの結果、信号ＩＮの電位の上昇に伴い、コンフィギュレーションデータが”１”の場合は０．７５Ｖ、”０”の場合は０．０７Ｖ、ノードＦＤの電位が上昇することが確認された。

よって、組７２０ａを有する半導体装置では、オーバードライブ電圧を用いずに、単一の電源電圧を用いた場合でも、消費電力低減、スイッチ速度向上といった、高い性能を得られることが示された。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

３０ ＬＵＴ
３１ マルチプレクサ
３２ マルチプレクサ
３３ マルチプレクサ
３４ マルチプレクサ
３５ マルチプレクサ
３６ マルチプレクサ
３７ マルチプレクサ
４０ ＬＵＴ
４１ マルチプレクサ
４２ マルチプレクサ
４３ マルチプレクサ
４４ ＯＲ回路
５１ トランジスタ
５２ インバータ
５３ インバータ
５４ インバータ
６０ スイッチ
６１ａ 第１のトランジスタ
６１ｂ 第１のトランジスタ
６１ｃ 第１のトランジスタ
６２ａ 第２のトランジスタ
６２ｂ 第２のトランジスタ
６２ｃ 第２のトランジスタ
６３＿１ 配線
６３＿２ 配線
６４＿１ａ 配線
６４＿１ｂ 配線
６４＿１ｃ 配線
６４＿２ａ 配線
６４＿２ｂ 配線
６４＿２ｃ 配線
６５ａ 配線
６５ｂ 配線
６５ｃ 配線
６５＿１ａ 配線
６５＿１ｂ 配線
６５＿１ｃ 配線
６５＿２ａ 配線
６５＿２ｂ 配線
６５＿２ｃ 配線
６６ａ 容量素子
６６ｂ 容量素子
６６ｃ 容量素子
１０１ ロジックアレイ
１０２ プログラマブルロジックエレメント
１０３ａ 水平な配線群
１０３ｂ 垂直な配線群
１０４ スイッチボックス
１０５ 出力端子
１０６ スイッチ群
１１０ 配線
１１１ 配線
１１２ スイッチ
１１３ スイッチ
１１４ スイッチ
１１５ スイッチ
１１６ スイッチ
１１７ スイッチ
２００ スイッチ
２０１ａ 第１のトランジスタ
２０１ｂ 第１のトランジスタ
２０１ｃ 第１のトランジスタ
２０２ａ 第２のトランジスタ
２０２ｂ 第２のトランジスタ
２０２ｃ 第２のトランジスタ
２０３ａ ノード
２０３ｂ ノード
２０３ｃ ノード
２０４ａ 容量素子
２０４ｂ 容量素子
２０４ｃ 容量素子
２０５ａ 配線
２０５ｂ 配線
２０５ｃ 配線
２０６ａ 配線
２０６ｂ 配線
２０６ｃ 配線
２０７ 配線
２１０ 配線
２１１ 配線
２１２ プログラマブルロジックエレメント
２１３ ルックアップテーブル
２１４ フリップフロップ
２１５ ＡＮＤ回路
２１６ 配線
２１７ 配線
２１８ プログラマブルロジックエレメント
２１９ ルックアップテーブル
２２０ フリップフロップ
２２１ ＡＮＤ回路
２３０ 組
２３１ 組
２３２ 組
３００ スイッチ
３０１ａ 第１のトランジスタ
３０１ｂ 第１のトランジスタ
３０１ｃ 第１のトランジスタ
３０２ａ 第２のトランジスタ
３０２ｂ 第２のトランジスタ
３０２ｃ 第２のトランジスタ
３０３ａ ノード
３０３ｂ ノード
３０３ｃ ノード
３０４ａ 容量素子
３０４ｂ 容量素子
３０４ｃ 容量素子
３０５ａ 配線
３０５ｂ 配線
３０５ｃ 配線
３０６ａ 配線
３０６ｂ 配線
３０６ｃ 配線
３０７ 配線
３１０ 配線
３１１ 配線
３１２ プログラマブルロジックエレメント
３１３ ルックアップテーブル
３１４ フリップフロップ
３１５ ＡＮＤ回路
３１６ 配線
３１７ 配線
３１８ プログラマブルロジックエレメント
３１９ ルックアップテーブル
３２０ フリップフロップ
３２１ ＡＮＤ回路
３３０ 組
３３１ 組
３３２ 組
４００ スイッチ
４０１ａ 第１のトランジスタ
４０１ｂ 第１のトランジスタ
４０１ｎ 第１のトランジスタ
４０２ａ 第２のトランジスタ
４０２ｂ 第２のトランジスタ
４０２ｎ 第２のトランジスタ
４０３ａ ノード
４０３ｂ ノード
４０３ｎ ノード
４０４ａ 容量素子
４０４ｂ 容量素子
４０４ｎ 容量素子
４０５ａ 配線
４０５ｂ 配線
４０５ｎ 配線
４０６ａ 配線
４０６ｂ 配線
４０６ｎ 配線
４０７ 配線
４１０ 配線
４１１ 配線
４１２ プログラマブルロジックエレメント
４１３ ルックアップテーブル
４１４ フリップフロップ
４１５ ＡＮＤ回路
４１８ プログラマブルロジックエレメント
４１９ ルックアップテーブル
４２０ フリップフロップ
４２１ ＡＮＤ回路
４３０ 組
４３１ 組
４３２ 組
５００ スイッチ
５０１ａ 第１のトランジスタ
５０１ｂ 第１のトランジスタ
５０２ａ 第２のトランジスタ
５０２ｂ 第２のトランジスタ
５０３ａ ノード
５０３ｂ ノード
５０４ａ 容量素子
５０４ｂ 容量素子
５０５ａ 配線
５０５ｂ 配線
５０６ａ 配線
５０６ｂ 配線
５０７ 配線
５１０ 配線
５１１ 配線
５１２ プログラマブルロジックエレメント
５１３ ルックアップテーブル
５１４ フリップフロップ
５１５ ＡＮＤ回路
５１８ プログラマブルロジックエレメント
５１９ ルックアップテーブル
５２０ フリップフロップ
５２１ ＡＮＤ回路
５３０ 組
５３１ 組
５４０ トランジスタ
６００ スイッチ
６０１ａ 第１のトランジスタ
６０１ｂ 第１のトランジスタ
６０１ｃ 第１のトランジスタ
６０２ａ 第２のトランジスタ
６０２ｂ 第２のトランジスタ
６０２ｃ 第２のトランジスタ
６０３ａ ノード
６０３ｂ ノード
６０３ｃ ノード
６０５ａ 配線
６０５ｂ 配線
６０５ｃ 配線
６０６ａ 配線
６０６ｂ 配線
６０６ｃ 配線
６０７ 配線
６０８ａ 第３のトランジスタ
６０８ｂ 第３のトランジスタ
６０８ｃ 第３のトランジスタ
６１０ 配線
６１１ 配線
６１２ プログラマブルロジックエレメント
６１３ ルックアップテーブル
６１４ フリップフロップ
６１５ ＡＮＤ回路
６１６ 配線
６１７ 配線
６１８ プログラマブルロジックエレメント
６１９ ルックアップテーブル
６２０ フリップフロップ
６２１ ＡＮＤ回路
６３０ 組
６３１ 組
６３２ 組
７０１ トランジスタ
７０２ トランジスタ
７２０ａ 組
７２０ｂ 組
７２１ 配線
７２２ 配線
７８０ インバータ
７８１ インバータ
９００ 基板
９０１ 第２のトランジスタ
９０２ 第１のトランジスタ
９０３ 容量素子
９０４ ウェル
９０５ ＳＴＩ
９０６ 不純物領域
９０７ ゲート絶縁膜
９０８ ゲート電極層
９０９ サイドウォール絶縁膜
９１０ 絶縁膜
９１１ 絶縁膜
９１２ 絶縁膜
９１３ コンタクトプラグ
９１４ 配線層
９１５ コンタクトプラグ
９１６ 配線層
９１７ コンタクトプラグ
９１８ 配線層
９１９ 絶縁膜
９２０ 絶縁膜
９２１ コンタクトプラグ
９２２ 配線層
９２３ バックゲート電極層
９２４ 絶縁膜
９２５ コンタクトプラグ
９２６ 酸化物半導体膜
９２７ ソース電極層
９２８ ドレイン電極層
９２９ ゲート絶縁膜
９３０ ゲート電極層
９３１ 上部電極層
９３２ 絶縁膜
９３３ 絶縁膜
９３４ 絶縁膜
９３５ コンタクトプラグ
９３６ 配線層
９３７ 保護絶縁膜
５００１ 筐体
５００２ 筐体
５００３ 表示部
５００４ 表示部
５００５ マイクロホン
５００６ スピーカ
５００７ 操作キー
５００８ スタイラス
５１０１ 車体
５１０２ 車輪
５１０３ ダッシュボード
５１０４ ライト
５３０１ 筐体
５３０２ 冷蔵室用扉
５３０３ 冷凍室用扉
５４０１ 筐体
５４０２ 表示部
５４０３ キーボード
５４０４ ポインティングデバイス
５６０１ 筐体
５６０２ 筐体
５６０３ 表示部
５６０４ 表示部
５６０５ 接続部
５６０６ 操作キー
５８０１ 筐体
５８０２ 筐体
５８０３ 表示部
５８０４ 操作キー
５８０５ レンズ
５８０６ 接続部
ＩＮ１ 入力端子
ＩＮ２ 入力端子
ＩＮ３ 入力端子
Ａ１ 制御端子
Ａ２ 入力端子
Ａ３ 入力端子
Ａ４ 入力端子
Ａ５ 入力端子
Ａ６ 制御端子
Ａ７ 入力端子
Ａ８ 入力端子
ＯＵＴ 出力端子

Claims (1)

1. 第１のプログラマブルロジックエレメントと、
   第２のプログラマブルロジックエレメントと、
   前記第１のプログラマブルロジックエレメント及び前記第２のプログラマブルロジックエレメント間の電気的接続を選択する機能を有するスイッチと、を有し、
   前記スイッチは、
   チャネルが酸化物半導体層に形成される第１のトランジスタと、
   第２のトランジスタと、
   第３のトランジスタと、を有する組を複数有し、
   前記第１のトランジスタは、ゲートが第１の配線と電気的に接続され、ソースまたはドレインの一方が第２の配線と電気的に接続され、ソースまたはドレインの他方が前記第２のトランジスタのゲートと電気的に接続され、
   前記第２のトランジスタは、ソースまたはドレインの一方が前記第１のプログラマブルロジックエレメントの出力端子と電気的に接続され、ソースまたはドレインの他方が前記第３のトランジスタのソースまたはドレインの一方と電気的に接続され、
   前記第３のトランジスタは、ゲートが第３の配線と電気的に接続され、ソースまたはドレインの他方が前記第２のプログラマブルロジックエレメントの入力端子と電気的に接続され、
   前記第２のトランジスタは、前記第１のトランジスタがオフ状態となることでフローティングとなるノードに格納されたコンフィギュレーションデータに基づいて、ソースとドレイン間の導通状態が決定され、
   前記組のいずれか一が選択されることによって前記スイッチの導通状態が設定され、前記第１のプログラマブルロジックエレメント及び前記第２のプログラマブルロジックエレメント間の電気的接続が設定されることを特徴とするプログラマブルロジックデバイス。

Images