JP6285685B2

JP6285685B2 - プログラマブルロジックデバイス

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Publication number: JP6285685B2
Application number: JP2013215313A
Authority: JP
Inventors: 山崎　舜平; 舜平山崎; 黒川　義元; 義元黒川
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2012-10-17
Filing date: 2013-10-16
Publication date: 2018-02-28
Anticipated expiration: 2033-10-16
Also published as: KR20150074043A; KR102102589B1; JP2014099845A; TWI654717B; WO2014061567A1; US20140103960A1; US9401714B2; TW201432851A

Description

本発明は、半導体装置に関する。特に、プログラマブルロジックデバイスやそれを用いた半導体装置に関する。また、その半導体装置を用いた電子機器に関する。

プログラマブルロジックデバイス（ＰｒｏｇｒａｍｍａｂｌｅＬｏｇｉｃＤｅｖｉｃｅ：ＰＬＤ）は、製造時に全ての回路が固定される通常の集積回路に対し、出荷後にユーザが現場で所望の回路構成を設定して機能させることができるデバイスである。このようにユーザがプログラム可能なデバイスとして、小規模なＰＡＬ（ＰｒｏｇｒａｍｍａｂｌｅＡｒｒａｙＬｏｇｉｃ）やＧＡＬ（ＧｅｎｅｒｉｃＡｒｒａｙＬｏｇｉｃ）、規模の大きなＣＰＬＤ（ＣｏｍｐｌｅｘＰｒｏｇｒａｍｍａｂｌｅＬｏｇｉｃＤｅｖｉｃｅ）、ＦＰＧＡ（ＦｉｅｌｄＰｒｏｇｒａｍｍａｂｌｅＧａｔｅＡｒｒａｙ）が挙げられるが、本明細書においてはこれらを含めてプログラマブルロジックデバイス（以下、ＰＬＤという。）とよぶ。

従来のＡＳＩＣ（ＡｐｐｌｉｃａｔｉｏｎＳｐｅｃｉｆｉｃＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）などに比べ、ＰＬＤは開発期間の短縮や設計仕様の変更に対する柔軟性などの利点を有している。そのため、近年、半導体装置への利用が進んでいる。

ＰＬＤは、例えば、複数のロジックエレメント（論理ブロックともいう。）と、ロジックエレメント間の配線と、で構成される。各ロジックエレメントの機能を変更することで、ＰＬＤの機能を変更することができる。また、ロジックエレメント間の電気的な接続関係を変更することで、ＰＬＤの機能を変更することができる。

ロジックエレメントは、例えば、ルックアップテーブル（ＬＵＴ）やマルチプレクサなどで構成されている。このルックアップテーブルのデータを記憶する記憶素子に、特定の値を設定することでロジックエレメントの機能を特定することができる。また、このマルチプレクサの入力信号の選択情報を記憶する記憶素子に、特定の値を設定することでロジックエレメントの機能を特定することができる。

ロジックエレメント間の配線は、例えば多数対多数の接続スイッチなどで構成されている。ロジックエレメント間の配線の電気的な接続関係は、当該接続スイッチの導通・非導通のデータを記憶する記憶素子に、特定の値を設定することで特定することができる。

上記のルックアップテーブルのデータ、マルチプレクサの入力信号の選択情報、接続スイッチの導通・非導通のデータ等をコンフィギュレーションデータとよび、コンフィギュレーションデータを記憶する記憶素子をコンフィギュレーションメモリとよび、コンフィギュレーションデータをコンフィギュレーションメモリに設定することをコンフィギュレーションとよぶ。特に、コンフィギュレーションデータをコンフィギュレーションメモリに新たに設定（更新）することをリコンフィギュレーションとよぶ。ＰＬＤをユーザの目的に応じた回路構成に変更することは、所望のコンフィギュレーションデータを作成（プログラム）し、コンフィギュレーションを行うことで実現することができる。

ＰＬＤは、一般には、ＰＬＤを有する半導体装置の動作を停止した状態でコンフィギュレーションを行う（静的コンフィギュレーション）。一方、ＰＬＤの特徴をより活かすため、半導体装置の動作中にコンフィギュレーションを行う（動的コンフィギュレーション）ことが注目されている。より具体的には、複数の回路構成（コンテキスト）に対応して各々設定されたコンフィギュレーションデータを複数用意しておき、これらの回路機能を入れ替える。このようなＰＬＤをマルチ・コンテキスト型のＰＬＤとよぶことがある。

動的コンフィギュレーションの方法として、特許文献１では、ＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）に複数の回路構成に対応した各々のコンフィギュレーションデータを各々異なるアドレスに格納しておき、コンフィギュレーションメモリをＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）で構成する。所望の回路構成のコンフィギュレーションデータをＤＲＡＭの当該アドレスから読み出し、コンフィギュレーションメモリであるＳＲＡＭに書き込むことで、短時間でコンフィギュレーションを行う方法を提案している。

特開平１０−２８５０１４号公報

ところが、上記特許文献１の構成では、コンフィギュレーションデータをＤＲＡＭに保持するため、定期的なリフレッシュ動作が必要になり、消費電力の増大を招く。また、ＤＲＡＭは揮発性メモリのため、ＰＬＤの電源を投入するたびに、ＤＲＡＭへのデータの格納が必要になる。したがって、コンフィギュレーションデータを保存するために、さらに別の不揮発性メモリが必要になる。さらに、電源投入の度に、当該不揮発性メモリからＤＲＡＭへの大規模なデータ転送などの手順が必要になるため、起動時間の遅れが生じる。

また、コンフィギュレーションメモリにＳＲＡＭを用いた場合、少なくともトランジスタが４つ必要となる。このためＰＬＤ全体として素子数が著しく増大し、回路面積の増大を招く。

そこで、本発明は、動的コンフィギュレーションにも対応できる高速なコンフィギュレーションを可能とし、低消費電力で、起動時間が高速なＰＬＤを提供することを課題とする。

また、コンフィギュレーションメモリにＳＲＡＭを用いた場合と比べ、回路面積の小さなＰＬＤを提供することを課題とする。

上記課題に鑑み本発明の一態様は、複数のコンフィギュレーションデータを記憶することができる不揮発性メモリを有するＰＬＤにおいて、１ビット当たりのトランジスタ数を削減し、また、コンフィギュレーションデータの切り替えに要する時間を短縮することで、ＰＬＤの動作中におけるリコンフィギュレーションを可能とし、したがって、高性能なＰＬＤを提供する。

上記不揮発性メモリは、オフ電流の極めて低いトランジスタを介して記憶ノードの電荷量を制御することで、コンフィギュレーションデータを格納し記憶させる。このような構成とすることで、電荷を保持することが可能となり、不揮発性メモリを容易に実現できる。

具体的には、上記不揮発性メモリを構成するトランジスタは、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料を、チャネル形成領域に含むことを特徴とする。このような特性を有する半導体材料をチャネル形成領域に含むことで、オフ電流が極めて低いトランジスタを実現することができる。このような半導体材料としては、例えば、シリコンの約３倍程度の大きなバンドギャップを有する、酸化物半導体が挙げられる。上記半導体材料を有するトランジスタは、通常のシリコンやゲルマニウムなどの半導体材料で形成されたトランジスタに比べて、オフ電流を極めて低くすることができる。

また、酸化物半導体を用いたトランジスタは、水素、水分等の不純物または、該酸化物半導体に接する絶縁膜からの不純物が、酸化物半導体膜中に入り込むことによってキャリアが形成され、該トランジスタの電気特性が変動するという問題がある。そこで、酸化物半導体に接し酸化物を形成し、該酸化物半導体と該酸化物とを含む多層膜とする。このような多層膜の構造とすることで、酸化物と酸化物半導体との界面において、界面散乱が起こりにくい。よって、該界面においてはキャリアの動きが阻害されないため、トランジスタの電界効果移動度が高くなる。また、酸化物半導体に接して酸化物を形成することによって、該酸化物半導体膜中に不純物が入り込むのを抑制することができるため、該酸化物半導体を用いたトランジスタに安定した電気特性を付与し、該トランジスタを用いる高性能なＰＬＤを提供することができる。より詳細には以下の通りである。

本発明の一態様は、アレイ状の複数のロジックエレメントと、ロジックエレメント間の電気的接続を選択するスイッチと、を有し、スイッチは、酸化物層および酸化物半導体層を含む多層膜を有する第１のトランジスタと、第１のトランジスタがオフ状態となることでフローティングとなるノードと、ノードに格納されたコンフィギュレーションデータに基づいてソースとドレイン間の導通状態が決定される第２のトランジスタと、を有するプログラマブルロジックデバイスである。

また、本発明の他の一態様は、アレイ状の複数のロジックエレメントと、ロジックエレメント間の電気的接続を選択するスイッチと、を有し、スイッチは、酸化物層および酸化物半導体層を含む多層膜を有する第１のトランジスタと、第１のトランジスタがオフ状態となることでフローティングとなるノードと、ノードに格納されたコンフィギュレーションデータに基づいてソースとドレイン間の導通状態が決定される第２のトランジスタと、を有する組を複数有し、組がそれぞれ有する第２のトランジスタは、電気的に並列接続され、組のいずれか一を選択することにより、スイッチの導通状態が設定され、ロジックエレメント間の電気的接続が設定されるプログラマブルロジックデバイスである。

上記構成において、具体的な回路構成としては、例えば、複数の組はそれぞれ、第１のトランジスタのゲートは第１の配線と電気的に接続され、第１のトランジスタのソース及びドレインの一方は第２の配線と電気的に接続され、第１のトランジスタのソース及びドレインの他方は第２のトランジスタのゲート及び容量素子の一対の電極のうち一方と電気的に接続され、第２のトランジスタのソース及びドレインの一方はスイッチの入力端子と電気的に接続され、第２のトランジスタのソース及びドレインの他方はスイッチの出力端子と電気的に接続され、容量素子の一対の電極のうち他方は第３の配線と電気的に接続されている。

また、上記各構成において、多層膜は、第１の酸化物層と、第１の酸化物層に接して設けられる酸化物半導体層と、酸化物半導体層に接して設けられる第２の酸化物層と、を有する構成とすると好ましい。

また、上記各構成において、酸化物半導体層は、インジウムを含み、かつ酸化物層と接して設けられると好ましい。また、酸化物層は、酸化物半導体層よりもエネルギーギャップが大きく、かつインジウムを含むと好ましい。

また、上記各構成において、酸化物層は、酸化物半導体層よりも伝導帯下端のエネルギーが真空準位に近いと好ましい。また、酸化物層は、伝導帯下端のエネルギーが酸化物半導体層よりも０．０５ｅＶ以上２ｅＶ以下真空準位に近いと、さらに好ましい。

また、上記各構成において、酸化物半導体層に主としてチャネルが形成されると良い。また、酸化物半導体層および酸化物層は、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）であり、酸化物層は、酸化物半導体層よりもＭに対するＩｎの原子数比が小さいと好ましい。また、酸化物半導体層は、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｇａ酸化物またはＩｎ−Ｇａ−Ｚｎ酸化物であると、さらに好ましい。

本発明は、動的コンフィギュレーションにも対応できる高速なコンフィギュレーションを可能とし、低消費電力で、起動時間が高速なＰＬＤを提供することができる。

また、コンフィギュレーションメモリにＳＲＡＭを用いた場合と比べ、トランジスタ数の少ない、あるいは、回路面積の小さなＰＬＤを提供することができる。

半導体装置の一形態を説明する回路図。半導体装置の一形態を説明する回路図。半導体装置の一形態を説明する回路図。回路動作の一形態を説明するタイミングチャート。半導体装置の一形態を説明する回路図。回路動作の一形態を説明するタイミングチャート。半導体装置の一形態を説明する回路図。半導体装置の一形態を説明する回路図。半導体装置の一形態を説明する回路図。回路動作の一形態を説明するタイミングチャート。半導体装置の一形態を説明する回路図。半導体装置の一形態を説明する回路図。半導体装置の一形態を説明する回路図。本発明の一態様に係る多層膜の断面図。本発明の一態様に係る多層膜のバンド構造を説明する図。本発明の一態様に係る多層膜のバンド構造を説明する図。本発明の一態様に係る多層膜のバンド構造を説明する図。成膜装置の一例を示す上面図。成膜室の一例を示す断面図。加熱処理室の一例を示す断面図。本発明の一態様に係るトランジスタを説明する上面図および断面図。本発明の一態様に係るトランジスタの作製方法を説明する断面図。本発明の一態様に係るトランジスタの作製方法を説明する断面図。本発明の一態様に係るトランジスタを説明する上面図および断面図。本発明の一態様に係るトランジスタの作製方法を説明する断面図。本発明の一態様に係るトランジスタの作製方法を説明する断面図。半導体装置の一形態を示す断面図。トランジスタの電気特性結果を示す図。電子機器を説明する図。多層膜を用いたトランジスタのオフ電流の測定結果を示す図。

以下では、本明細書に開示する発明の実施の形態について図面を用いて詳細に説明する。ただし、本明細書に開示する発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本明細書に開示する発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。

なお、第１、第２として付される序数詞は便宜上用いるものであり、本明細書において発明を特定するための事項として固有の名称を示すものではない。

「電気的に接続」や「電気的接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限はない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。

（実施の形態１）
本実施の形態では、ＰＬＤの一形態を、図１乃至図４を用いて説明する。

図１（Ａ）はＰＬＤにおけるロジックアレイの一部を概念的に示したものである。ロジックアレイ１０１は、アレイ状の複数のロジックエレメント１０２（図１（Ａ）においてはＬＥと記す。）を有する。ここでアレイ状とは、ロジックエレメントが周期的に配列していることを指し、配列は図１（Ａ）の配列に限られない。

また、ロジックエレメント１０２を囲むように、複数の配線が形成されている。図１（Ａ）においては、これらの配線は複数の水平な配線群１０３ａと複数の垂直な配線群１０３ｂとにより構成される。配線群とは図１（Ａ）のように、例えば４本等の複数の配線からなる配線の束である。水平な配線群１０３ａと垂直な配線群１０３ｂとが交わる部分にはスイッチボックス１０４が設けられている。また、水平な配線群１０３ａ及び垂直な配線群１０３ｂは出力端子１０５と電気的に接続され、ロジックアレイ１０１の外部回路と信号の授受を行う。

複数のロジックエレメント１０２の入力端子、出力端子は、それぞれ周囲に設けられた水平な配線群１０３ａや垂直な配線群１０３ｂと電気的に接続している。例えば、ロジックエレメント１０２の入出力端子は図１（Ａ）においてそれぞれ上下左右の側に４ピンあり、上側及び左側を入力端子とし、右側及び下側を出力端子とすることができる。この入出力端子を用いることで、ロジックエレメント１０２は他のロジックエレメント１０２と電気的に接続することができる。

任意のロジックエレメント１０２と、これと異なるロジックエレメント１０２との電気的な接続関係は、スイッチボックス１０４内に設けられたプログラム可能なスイッチによって決定される。図１（Ｂ）に、スイッチボックス１０４の拡大図を示す。例えば、水平な配線群１０３ａと垂直な配線群１０３ｂとが４本の配線で構成されている場合、水平な配線群１０３ａと垂直な配線群１０３ｂそれぞれの交点は１６個生じる。しかし交点全てにスイッチ群１０６を設けた場合、信号の遅延、チップ面積の増大、コストの増大等のデメリットが顕著である。そこで、例えば図１（Ｂ）に示すように１６個の交点のうち斜めの交点のみにスイッチ群１０６を設ける。

スイッチ群１０６は、複数のスイッチにより構成される。スイッチ群１０６の構成を図２に示す。スイッチ群１０６は、図１（Ｂ）で示した水平な配線群１０３ａに含まれる１本の配線１１１と、垂直な配線群１０３ｂに含まれる１本の配線１１０との交点に設けられている。スイッチ群１０６は、水平な配線群１０３ａに含まれる配線１１１と垂直な配線群１０３ｂに含まれる配線１１０の接続を制御する機能を有する。具体的に、スイッチ群１０６は、スイッチ１１２乃至スイッチ１１７を有する。スイッチ１１２は、配線１１０におけるＰｏｉｎｔＡと、配線１１１におけるＰｏｉｎｔＣとの電気的な接続を制御する機能を有する。スイッチ１１３は、配線１１０におけるＰｏｉｎｔＢと、配線１１１におけるＰｏｉｎｔＣの電気的な接続を制御する機能を有する。スイッチ１１５は、配線１１０におけるＰｏｉｎｔＡと、配線１１１におけるＰｏｉｎｔＤの電気的な接続を制御する機能を有する。スイッチ１１４は、配線１１０におけるＰｏｉｎｔＢと、配線１１１におけるＰｏｉｎｔＤの電気的な接続を制御する機能を有する。スイッチ１１６は、配線１１０におけるＰｏｉｎｔＡとＰｏｉｎｔＢの電気的な接続を制御する機能を有する。スイッチ１１７は、配線１１１におけるＰｏｉｎｔＣとＰｏｉｎｔＤの電気的な接続を制御する機能を有する。

スイッチ１１２乃至スイッチ１１７のそれぞれにはコンフィギュレーションデータが記憶され、該コンフィギュレーションデータに従って、スイッチ１１２乃至スイッチ１１７のオンまたはオフの選択を行う。

（スイッチ２００の回路構成）
図３に、本実施の形態に係るスイッチ２００を示す。スイッチ２００は、ＰＬＤにおけるロジックエレメント２１２（図３においてはＬＥ１と記す。）とロジックエレメント２１８（図３においてはＬＥ２と記す。）との接続を制御する。ロジックエレメント２１２、ロジックエレメント２１８はそれぞれ、組み合わせ回路、フリップフロップ、論理素子などから構成される。また組み合わせ回路は、ルックアップテーブル、ＡＮＤ−ＯＲ回路等により構成され、コンフィギュレーションデータに従って回路構成を変更することができる。例えば、図３においては、ロジックエレメント２１２、ロジックエレメント２１８はそれぞれ、ルックアップテーブル２１３、２１９、フリップフロップ２１４、２２０、ＡＮＤ回路２１５、２２１により構成される。フリップフロップ２１４、２２０には配線２１６から同一のクロック信号が入力され、ロジックエレメント２１２、ロジックエレメント２１８の同期に用いられる。また、ＡＮＤ回路２１５、２２１には配線２１７から同一のイネーブル信号が入力される。

スイッチ２００は、第１のトランジスタ、第２のトランジスタ及び容量素子の組を３組有する回路により構成される。第１のトランジスタにはシリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料を用いる。このような材料として例えば酸化物半導体があげられる。図３においては、酸化物半導体を用いたトランジスタの記号の下に酸化物半導体を意味するＯＳの文字を記載している。第１のトランジスタとして酸化物半導体をチャネル形成領域に用いる。一方第２のトランジスタは、例えばシリコンなどの半導体材料をチャネル形成領域に用いた第１のトランジスタよりも高速にスイッチングが可能なトランジスタを用いるとよい。特に、本実施の形態においては、第２のトランジスタはｎ型のトランジスタを用いる。

また、第１のトランジスタは、酸化物半導体をチャネル形成領域に用い、且つ該酸化物半導体と接して設けられる酸化物とを含む多層膜により形成される。このような構成とすることで、第１のトランジスタに安定した電気特性を付与することができる。

図３に示すように、スイッチ２００は具体的には、第１のトランジスタ２０１ａ、２０１ｂ、２０１ｃと、第２のトランジスタ２０２ａ、２０２ｂ、２０２ｃと、容量素子２０４ａ、２０４ｂ、２０４ｃとを有する。第１のトランジスタ２０１ａ、２０１ｂ、２０１ｃのゲートは、それぞれ配線２０６ａ、２０６ｂ、２０６ｃと電気的に接続している。配線２０６ａ、２０６ｂ、２０６ｃには書き込み信号が入力される。また、第１のトランジスタ２０１ａ、２０１ｂ、２０１ｃのソースは共通の配線２０７と電気的に接続されている。配線２０７には書き込みデータ信号が入力される。また、第１のトランジスタ２０１ａ、２０１ｂ、２０１ｃのドレインはそれぞれ第２のトランジスタ２０２ａ、２０２ｂ、２０２ｃのゲート、及び容量素子２０４ａ、２０４ｂ、２０４ｃの一対の電極のうちの一方と電気的に接続されている。第２のトランジスタ２０２ａ、２０２ｂ、２０２ｃは互いに電気的に並列接続されている。すなわち、第２のトランジスタ２０２ａ、２０２ｂ、２０２ｃのソースは互いに接続され、第２のトランジスタ２０２ａ、２０２ｂ、２０２ｃのドレインは互いに接続されている。また第２のトランジスタ２０２ａ、２０２ｂ、２０２ｃのソースは配線２１０を介して、ロジックエレメント２１２の出力端子に電気的に接続され、第２のトランジスタ２０２ａ、２０２ｂ、２０２ｃのドレインは配線２１１を介して、ロジックエレメント２１８の入力端子に電気的に接続されている。また、容量素子２０４ａ、２０４ｂ、２０４ｃの一対の電極のうちの他方は、それぞれ選択信号が入力される配線２０５ａ、２０５ｂ、２０５ｃと電気的に接続されている。ここで、第１のトランジスタ２０１ａ、２０１ｂ、２０１ｃのドレインと、第２のトランジスタ２０２ａ、２０２ｂ、２０２ｃのゲートと、容量素子２０４ａ、２０４ｂ、２０４ｃの一対の電極の一方との電気的な接続部位をそれぞれノード２０３ａ、２０３ｂ、２０３ｃとする。該ノード２０３ａ、２０３ｂ、２０３ｃにコンフィギュレーションデータを記憶させる。

このようにして、本実施の形態に係るスイッチ２００は、第１のトランジスタ、第２のトランジスタ及び容量素子の３組２３０、２３１、２３２によって構成される。

ロジックエレメント２１２の出力信号は配線２１０に出力され、スイッチ２００を介して配線２１１に供給され、ロジックエレメント２１８の入力信号となる。

配線２０６ａ、２０６ｂ、２０６ｃの電位を「Ｈ（Ｈｉｇｈ）」とし、配線２０７に「Ｈ」又は「Ｌ（Ｌｏｗ）」に対応する電位を供給すると、ノード２０３ａ、２０３ｂ、２０３ｃに、配線２０７の電位に対応した電荷量を蓄積することができる。なお、このとき配線２１０、配線２１１の少なくとも一方は、「Ｌ」とすることが好ましい。

ここで第１のトランジスタ２０１ａ、２０１ｂ、２０１ｃにオフ電流が極めて低いトランジスタを用いることで、配線２０６ａ、２０６ｂ、２０６ｃを「Ｌ」としている間はノード２０３ａ、２０３ｂ、２０３ｃに蓄積された電荷量を一定に保つことができる。すなわち、入力されたデータを記憶させることができる。また、配線２０６ａ、２０６ｂ、２０６ｃを「Ｌ」とし、配線２０５ａ、２０５ｂ、２０５ｃを「Ｈ」とすることで、ノード２０３ａ、２０３ｂ、２０３ｃに蓄積された電荷量に応じて、第２のトランジスタ２０２ａ、２０２ｂ、２０２ｃの導通状態が変化する。すなわち、配線２０５ａ、２０５ｂ、２０５ｃのいずれか一を選択することで、ノード２０３ａ、２０３ｂ、２０３ｃに蓄積された電荷量に応じてスイッチ２００の導通状態を瞬時に切り換えることができる。

また、ノード２０３ａ、２０３ｂ、２０３ｃに蓄積された電荷量をそれぞれ第１のコンフィギュレーションデータ、第２のコンフィギュレーションデータ、第３のコンフィギュレーションデータに対応させることで、配線２０５ａ、２０５ｂ、２０５ｃの切り換えによりコンフィギュレーションデータの切り換えが可能となる。

このような構成とすることで、複数のコンフィギュレーションデータを格納する記憶装置からの読み出しに要する時間を削減することができる。従って、高速なコンフィギュレーションデータの切り替えが可能なＰＬＤを提供することができる。

なお、スイッチ２００を経由することで、スイッチの抵抗に応じて信号の電位が低下する場合があるため、配線２１１にラッチを設ける構成とすることが好ましい。ラッチは、インバータとプルアップ用のトランジスタを用いて構成することができる。

また、図３においてはロジックエレメント間のスイッチが１個の場合を示したが、複数個のスイッチが直列に接続された形態とすることが可能である。また、複数の配線対複数の配線の接続を制御するクロススイッチとすることができる。複数のスイッチを経由する場合には、スイッチの抵抗に応じて信号の電位が低下する場合がある。

一例として、図１２（Ａ）においてロジックエレメント間のスイッチが複数となる場合を示す。コンフィギュレーションデータを設定することで、例えば左上のロジックエレメント１０２と右下のロジックエレメント１０２を電気的に接続することができる。この場合、スイッチボックス１０４を３つ介して上記のロジックエレメント１０２どうしが電気的に接続される。従って、少なくとも直列接続された３つのスイッチを経由することとなる。これにより、スイッチ抵抗に応じて電位の低下が生じるのを防止するため、特定個数のスイッチを経由するごとにラッチを設ける構成とすることが好ましい。

ラッチは図１２（Ｂ）に示すように、プルアップ用のトランジスタ５１の入力端子にインバータ５２の出力端子を電気的に接続させて構成することができる。また図１２（Ｃ）に示すようにインバータ５３の入力端子にインバータ５４の出力端子を接続させ、インバータ５３の出力端子にインバータ５４の入力端子を接続させることで構成することができる。

（スイッチ２００の回路動作）
次に、図３で示したスイッチ２００の回路の動作方法について、図４に示すタイミングチャートを用いてその一例を説明する。

ここで、一例として、配線２０６ａ、２０６ｂ、２０６ｃが「Ｈ」の場合の電位を＋Ｖ、「Ｌ」の場合の電位を−Ｖとする。また、配線２０５ａ、２０５ｂ、２０５ｃが「Ｈ」の場合の電位を＋Ｖ、「Ｌ」の場合の電位を０とする。配線２０７が「Ｈ」の場合の電位を＋Ｖとし、「Ｌ」の場合の電位を０とする。また、配線２１６、２１７、２１０、２１１がそれぞれ「Ｈ」の場合の電位を＋Ｖとし、「Ｌ」の場合の電位を０とする。

初期状態として、配線２０５ｃが「Ｈ」、ノード２０３ｃの電位が＋Ｖの場合を考える。すなわち、第３のコンフィギュレーションデータにしたがって、スイッチ２００の導通が決められており、さらに、スイッチ２００が導通している状態を初期状態とする。また、初期状態で、ノード２０３ａ、ノード２０３ｂの電位が−Ｖとする。

まず、コンフィギュレーションデータの書き込み（時刻Ｔ１〜Ｔ６）について説明する。

時刻Ｔ２に、配線２０６ａ、配線２０５ａを「Ｈ」、配線２１７を「Ｌ」、配線２０７を「Ｌ」とする。このとき、ノード２０３ａの電位は０となる。これは、スイッチ２００を非導通とする電位に相当する。すなわち、第１のコンフィギュレーションデータとして、「Ｌ」を格納したことに相当する。なお、ロジックエレメント２１２の出力は「Ｌ」である。

時刻Ｔ３に、配線２０６ａ、配線２０５ａを「Ｌ」とする。このとき、ノード２０３ａの電位は−Ｖとなる。

時刻Ｔ５に、配線２０６ｂ、配線２０５ｂを「Ｈ」、配線２１７を「Ｌ」、配線２０７を「Ｈ」とする。このとき、ノード２０３ｂの電位は＋Ｖとなる。これは、スイッチ２００を導通とする電位に相当する。すなわち、第２のコンフィギュレーションデータとして、「Ｈ」を格納したことに相当する。なお、ロジックエレメント２１２の出力は「Ｌ」である。

時刻Ｔ６に、配線２０６ｂ、配線２０５ｂを「Ｌ」とする。このとき、ノード２０３ｂの電位は０となる。

なお、コンフィギュレーションデータの書き込みは、配線２１６に入力されるクロック信号のポジティブエッジの時刻Ｔ１、Ｔ４よりも後で、極力早い時刻から極力短時間で終了する構成が好ましい。より具体的には、時刻Ｔ１、Ｔ４からフリップフロップのホールド時間だけ経過した後に始める構成が好ましい。このような構成とすることで、ＰＬＤの動作を損なうことなく、コンフィギュレーションデータの書き換えが行える。

次に、コンフィギュレーションデータの切り替え（時刻Ｔ７〜Ｔ１０）について説明する。

時刻Ｔ８に、配線２０５ａを「Ｈ」、配線２０５ｃを「Ｌ」とする。このとき、ノード２０３ａの電位は０、ノード２０３ｃの電位は０となる。従って、スイッチ２００は非導通となる。これは、第１のコンフィギュレーションデータに切り替わったことになる。

時刻Ｔ１０に、配線２０５ａを「Ｌ」、配線２０５ｂを「Ｈ」とする。このとき、ノード２０３ａの電位は−Ｖ、ノード２０３ｂの電位は＋Ｖとなる。従って、スイッチ２００は導通となる。これは、第２のコンフィギュレーションデータに切り替わったことになる。

なお、コンフィギュレーションデータの切り替えは、配線２１６に入力されるクロック信号のポジティブエッジの時刻Ｔ７、Ｔ９以降で、極力早い時刻に行う構成が好ましい。より具体的には、時刻Ｔ７、Ｔ９からフリップフロップのホールド時間だけ経過した後に行う構成が好ましい。このような構成とすることで、ＰＬＤの動作を損なうことなく、コンフィギュレーションデータの切り替えが行える。

以上のような構成とすることで、動的コンフィギュレーションにも対応することができる高速なコンフィギュレーションを可能とし、低消費電力で、起動時間が高速なＰＬＤを提供することができる。

また、スイッチが有する第１のトランジスタを酸化物層と酸化物半導体層の多層膜構造とすることにより、トランジスタに安定した動作を付与し、信頼性の優れたＰＬＤを提供することができる。

なお、図４で示したスイッチ２００の動作方法においては、ノード２０３ａ、２０３ｂ、２０３ｃへのコンフィギュレーションデータの書き込みのために、配線２０５ａ、２０５ｂ、２０５ｃの電位を変化させている。しかし、第２のトランジスタ２０２ａ、２０２ｂ、２０２ｃのゲート容量がソース−ゲート間及びドレイン−ゲート間の容量よりも十分に大きい場合、または第２のトランジスタ２０２ａ、２０２ｂ、２０２ｃのゲートに保持容量を別途電気的接続させ、ゲート容量と保持容量とがソース−ゲート間及びドレイン−ゲート間の容量よりも十分に大きい場合には、配線２０５ａ、２０５ｂ、２０５ｃの電位を変化させずにコンフィギュレーションデータを書き込むことができる。

また、図４で示したスイッチ２００の動作方法においては、ノード２０３ａ、２０３ｂ、２０３ｃへのコンフィギュレーションデータの書き込みのために、配線２１７にイネーブル信号０を入力している（ロジックエレメント２１２の出力を０としている）。しかし、第２のトランジスタ２０２ａ、２０２ｂ、２０２ｃのゲート容量がソース−ゲート間及びドレイン−ゲート間の容量よりも十分に大きい場合、または第２のトランジスタ２０２ａ、２０２ｂ、２０２ｃのゲートに保持容量を別途電気的接続させ、ゲート容量と保持容量とがソース−ゲート間及びドレイン−ゲート間の容量よりも十分に大きい場合には、配線２１７に入力するイネーブル信号を１としたままで（ロジックエレメント２１２の出力を０とせずに）、コンフィギュレーションデータを書き込むことができる。

ここで、多層膜中の酸化物半導体膜にチャネルが形成されるトランジスタが有する「低いオフ電流」を説明するため、以下に、多層膜を用いたトランジスタのオフ電流を求めた結果について説明する。

＜多層膜を用いたトランジスタのオフ電流測定＞
まず、測定試料について説明する。

まず、シリコン基板上に下地絶縁膜を形成した。下地絶縁膜として、ＣＶＤ法にて厚さ３００ｎｍの酸化窒化シリコン膜を形成した。

次に、下地絶縁膜上に第１の酸化物膜を形成した。第１の酸化物膜は、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］）であるターゲットを用いて、スパッタリング法にて５ｎｍ成膜した。なお、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力を０．４Ｐａとし、基板の温度を２００℃とし、ＤＣ電力を０．５ｋＷ印加することで成膜した。

次に、第１の酸化物膜上に酸化物半導体膜を形成した。酸化物半導体膜は、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）であるターゲットを用いて、スパッタリング法にて１５ｎｍ成膜した。なお、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力を０．４Ｐａとし、基板の温度を３００℃とし、ＤＣ電力を０．５ｋＷ印加することで成膜した。

次に、酸化物半導体膜上に第２の酸化物膜を形成した。第２の酸化物膜は、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］）であるターゲットを用いて、スパッタリング法にて５ｎｍ成膜した。なお、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力を０．４Ｐａとし、基板の温度を２００℃とし、ＤＣ電力を０．５ｋＷ印加することで成膜した。

次に、加熱処理を行い、酸化物半導体膜に含まれる水、水素等を脱離させた。ここでは、窒素雰囲気で、４５０℃、１時間の加熱処理を行った後、酸素雰囲気で、４５０℃、１時間の加熱処理を行った。

次に、下地絶縁膜および第２の酸化物膜上に導電膜を形成し、フォトリソグラフィ工程により該導電膜上にマスクを形成し、該マスクを用いて該導電膜の一部をエッチングし、ソース電極およびドレイン電極を形成した。なお、該ソース電極およびドレイン電極となる導電膜は、厚さ１００ｎｍのタングステン膜を形成した。

次に、第２の酸化物膜、ソース電極およびドレイン電極上にゲート絶縁膜を形成した。ゲート絶縁膜として、ＣＶＤ法にて酸化窒化シリコン膜を３０ｎｍ形成した。

次に、ゲート絶縁膜上にゲート電極を形成した。スパッタリング法で厚さ３０ｎｍの窒化タンタル膜を形成し、該窒化タンタル膜上にスパッタリング法で厚さ１３５ｎｍのタングステン膜を形成した。フォトリソグラフィ工程により該タングステン膜上にマスクを形成し、該マスクを用いて該窒化タンタル膜および該タングステン膜の一部をエッチングし、ゲート電極を形成した。

次に各構成を覆うように層間絶縁膜を形成した。層間絶縁膜として、スパッタリング法で厚さ７０ｎｍの酸化アルミニウム膜を形成し、さらに該酸化アルミニウム膜上にＣＶＤ法にて厚さ３００ｎｍの酸化窒化シリコン膜を形成した。

トランジスタのチャネル長Ｌ＝０．７３μｍ，チャネル幅Ｗ＝１ｃｍ、ゲート電極とソース電極（またはドレイン電極）の間の長さＬｏｆｆは、０．６７μｍである。

以上の工程により、試料のトランジスタを作製した。

続いて、作製したトランジスタのリーク電流結果について説明する。

測定条件は、Ｄｒｙ雰囲気、暗状態でＶｇｓ＝−４Ｖ、Ｖｄｓ＝１Ｖで８５℃および１２５℃の２条件で行った。

図３０に示すように８５℃、１２５℃において、時間が経過してもそれぞれ１×１０^−２１Ａ／μｍ以下、１×１０^−１９Ａ／μｍ以下と低いオフ電流を示している。

以上より、多層膜を用いたトランジスタのオフ電流は極めて低いことが確認された。

このように、多層膜中の酸化物半導体膜にチャネルが形成されるトランジスタを用いることで、オフ電流が極めて低いトランジスタを実現することができる。また、該トランジスタを用いるプログラマブルロジックデバイスにおいては、長い期間データを格納できるコンフィギュレーションメモリとすることができる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態２）
本実施の形態では、実施の形態１で示したスイッチ２００に用いたｎ型の第２のトランジスタをｐ型の第２のトランジスタに代えたスイッチ３００について、図５及び図６を用いて説明する。

（スイッチ３００の回路構成）
図５に、本実施の形態に係るスイッチ３００を示す。スイッチ３００の回路構成は、実施の形態１で説明したスイッチ２００におけるｎ型の第２のトランジスタ２０２ａ、２０２ｂ、２０２ｃを、極性の異なるｐ型の第２のトランジスタ３０２ａ、３０２ｂ、３０２ｃに代えたものであり、他の回路構成については同様である。

すなわち、スイッチ３００はＰＬＤにおけるロジックエレメント３１２とロジックエレメント３１８との接続を制御する。例えば、図５においては、ロジックエレメント３１２、ロジックエレメント３１８はそれぞれ、ルックアップテーブル３１３、３１９、フリップフロップ３１４、３２０、ＡＮＤ回路３１５、３２１により構成することができる。

スイッチ３００は、実施の形態１に記載のスイッチ２００と同様に、第１のトランジスタ、第２のトランジスタ及び容量素子の組を３組有する回路により構成される。第１のトランジスタにはシリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料を用いる。第１のトランジスタとして酸化物半導体をチャネル形成領域に用いる。一方第２のトランジスタは、例えばシリコンなどの半導体材料をチャネル形成領域に用いた第１のトランジスタよりも高速にスイッチングが可能なトランジスタを用いるとよい。特に、本実施の形態においては、第２のトランジスタはｐ型のトランジスタを用いる。

図５に示すように、スイッチ３００は具体的には、第１のトランジスタ３０１ａ、３０１ｂ、３０１ｃと、第２のトランジスタ３０２ａ、３０２ｂ、３０２ｃと、容量素子３０４ａ、３０４ｂ、３０４ｃとを有する。第１のトランジスタ３０１ａ、３０１ｂ、３０１ｃのゲートは、それぞれ配線３０６ａ、３０６ｂ、３０６ｃと電気的に接続している。配線３０６ａ、３０６ｂ、３０６ｃには書き込み信号が入力される。また、第１のトランジスタ３０１ａ、３０１ｂ、３０１ｃのソースは共通の配線３０７と電気的に接続されている。配線３０７には書き込みデータ信号が入力される。また、第１のトランジスタ３０１ａ、３０１ｂ、３０１ｃのドレインはそれぞれ第２のトランジスタ３０２ａ、３０２ｂ、３０２ｃのゲート、及び容量素子３０４ａ、３０４ｂ、３０４ｃの一対の電極のうちの一方と電気的に接続されている。ｐ型の第２のトランジスタ３０２ａ、３０２ｂ、３０２ｃは互いに電気的に並列接続されている。すなわち、第２のトランジスタ３０２ａ、３０２ｂ、３０２ｃのソースは互いに接続され、第２のトランジスタ３０２ａ、３０２ｂ、３０２ｃのドレインは互いに接続されている。また第２のトランジスタ３０２ａ、３０２ｂ、３０２ｃのソースは配線３１０を介して、ロジックエレメント３１２の出力端子に電気的に接続され、第２のトランジスタ３０２ａ、３０２ｂ、３０２ｃのドレインは配線３１１を介して、ロジックエレメント３１８の入力端子に電気的に接続されている。また、容量素子３０４ａ、３０４ｂ、３０４ｃの一対の電極のうちの他方は、それぞれ選択信号が入力される配線３０５ａ、３０５ｂ、３０５ｃと電気的に接続されている。ここで、第１のトランジスタ３０１ａ、３０１ｂ、３０１ｃのドレインと、第２のトランジスタ３０２ａ、３０２ｂ、３０２ｃのゲートと、容量素子３０４ａ、３０４ｂ、３０４ｃの一対の電極の一方との電気的な接続部位をそれぞれノード３０３ａ、３０３ｂ、３０３ｃとする。該ノード３０３ａ、３０３ｂ、３０３ｃにコンフィギュレーションデータを記憶させる。

このようにして、本実施の形態に係るスイッチ３００は、第１のトランジスタ、第２のトランジスタ及び容量素子の３組３３０、３３１、３３２によって構成される。

ロジックエレメント３１２の出力信号は配線３１０に出力され、スイッチ３００を介して配線３１１に供給され、ロジックエレメント３１８の入力信号となる。

配線３０６ａ、３０６ｂ、３０６ｃの電位を「Ｈ（Ｈｉｇｈ）」とし、配線３０７に「Ｈ」又は「Ｌ（Ｌｏｗ）」に対応する電位を供給すると、ノード３０３ａ、３０３ｂ、３０３ｃに、配線３０７の電位に対応した電荷量を蓄積することができる。なお、このとき配線３１０、配線３１１の少なくとも一方は、「Ｌ」とすることが好ましい。

ここで第１のトランジスタ３０１ａ、３０１ｂ、３０１ｃにオフ電流が極めて低いトランジスタを用いることで、配線３０６ａ、３０６ｂ、３０６ｃを「Ｌ」としている間はノード３０３ａ、３０３ｂ、３０３ｃに蓄積された電荷量を一定に保つことができる。すなわち、入力されたデータを記憶させることができる。また、配線３０６ａ、３０６ｂ、３０６ｃを「Ｌ」とし、配線３０５ａ、３０５ｂ、３０５ｃを「Ｌ」とすることで、ノード３０３ａ、３０３ｂ、３０３ｃに蓄積された電荷量に応じて、第２のトランジスタ３０２ａ、３０２ｂ、３０２ｃの導通状態が変化する。すなわち、配線３０５ａ、３０５ｂ、３０５ｃのいずれか一を選択することで、ノード３０３ａ、３０３ｂ、３０３ｃに蓄積された電荷量に応じてスイッチ３００の導通状態を瞬時に切り換えることができる。

ここで、ノード３０３ａ、３０３ｂ、３０３ｃに蓄積された電荷量をそれぞれ第１のコンフィギュレーションデータ、第２のコンフィギュレーションデータ、第３のコンフィギュレーションデータに対応させることで、配線３０５ａ、３０５ｂ、３０５ｃの切り換えによりコンフィギュレーションデータの切り換えが可能となる。

なお、スイッチ３００を経由することによりスイッチの抵抗に応じた信号の電位の低下が生ずる場合がある。これを防止するためのラッチの配置については、実施の形態１で説明した構成に準ずる。

（スイッチ３００の回路動作）
次に、図５で示したスイッチ３００の回路の動作方法について、図６に示すタイミングチャートを用いてその一例を説明する。

ここで、一例として、配線３０６ａ、３０６ｂ、３０６ｃが「Ｈ」の場合の電位を＋Ｖ、「Ｌ」の場合の電位を０とする。また、配線３０５ａ、３０５ｂ、３０５ｃが「Ｈ」の場合の電位を＋Ｖ、「Ｌ」の場合の電位を０とする。配線３０７が「Ｈ」の場合の電位を＋Ｖとし、「Ｌ」の場合の電位を０とする。また、配線３１６、３１７、３１０、３１１がそれぞれ「Ｈ」の場合の電位を＋Ｖとし、「Ｌ」の場合の電位を０とする。

初期状態として、配線３０５ｃが「Ｌ」、ノード３０３ｃの電位が０の場合を考える。すなわち、第３のコンフィギュレーションデータにしたがって、スイッチ３００の導通が決められており、さらに、スイッチ３００が導通している状態を初期状態とする。また、初期状態で、ノード３０３ａ、ノード３０３ｂの電位が＋２Ｖとする。

時刻Ｔ２に、配線３０６ａを「Ｈ」、配線３０５ａを「Ｌ」、配線３１７を「Ｌ」、配線３０７を「Ｈ」とする。このとき、ノード３０３ａの電位は＋Ｖとなる。これは、スイッチ３００を非導通とする電位に相当する。すなわち、第１のコンフィギュレーションデータとして、「Ｈ」を格納したことに相当する。なお、ロジックエレメント３１２の出力は「Ｌ」である。

時刻Ｔ３に、配線３０６ａを「Ｌ」、配線３０５ａを「Ｈ」とする。このとき、ノード３０３ａの電位は＋２Ｖとなる。

時刻Ｔ５に、配線３０６ｂを「Ｈ」、配線３０５ｂを「Ｌ」、配線３１７を「Ｌ」、配線３０７を「Ｌ」とする。このとき、ノード３０３ｂの電位は０となる。これは、スイッチ３００を導通とする電位に相当する。すなわち、第２のコンフィギュレーションデータとして、「Ｈ」を格納したことに相当する。なお、ロジックエレメント３１２の出力は「Ｌ」である。

時刻Ｔ６に、配線３０６ｂを「Ｌ」、配線３０５ｂを「Ｈ」とする。このとき、ノード３０３ｂの電位は＋Ｖとなる。

なお、コンフィギュレーションデータの書き込みは、配線３１６に入力されるクロック信号のポジティブエッジの時刻Ｔ１、Ｔ４よりも後で、極力早い時刻から極力短時間で終了する構成が好ましい。より具体的には、時刻Ｔ１、Ｔ４からフリップフロップのホールド時間だけ経過した後に始める構成が好ましい。このような構成とすることで、ＰＬＤの動作を損なうことなく、コンフィギュレーションデータの書き換えが行える。

時刻Ｔ８に、配線３０５ａを「Ｌ」、配線３０５ｃを「Ｈ」とする。このとき、ノード３０３ａの電位は＋Ｖ、ノード３０３ｃの電位は＋Ｖとなる。従って、スイッチ３００は非導通となる。これは、第１のコンフィギュレーションデータに切り替わったことになる。

時刻Ｔ１０に、配線３０５ａを「Ｈ」、配線３０５ｂを「Ｌ」とする。このとき、ノード３０３ａの電位は＋２Ｖ、ノード３０３ｂの電位は０となる。従って、スイッチ３００は導通となる。これは、第２のコンフィギュレーションデータに切り替わったことになる。

なお、コンフィギュレーションデータの切り替えは、配線３１６に入力されるクロック信号のポジティブエッジの時刻Ｔ７、Ｔ９以降で、極力早い時刻に行う構成が好ましい。より具体的には、時刻Ｔ７、Ｔ９からフリップフロップのホールド時間だけ経過した後に行う構成が好ましい。このような構成とすることで、ＰＬＤの動作を損なうことなく、コンフィギュレーションデータの切り替えが行える。

特に本実施の形態に係るスイッチ３００は、第２のトランジスタにｐ型のトランジスタを用いたことで、「−Ｖ」の電位を用いる必要がない。このため、実施の形態１で説明したスイッチ２００に比べ、電源電圧の数を削減することができる。一方で、スイッチ３００は第２のトランジスタにｐ型のトランジスタを用いているため、第２のトランジスタとしてｎ型のトランジスタを用いた実施の形態１に記載のスイッチ２００に比べ、一般にスイッチング速度が遅くなるおそれがある。そこで用途に合わせて適宜、スイッチ２００又はスイッチ３００を選択して用いるとよい。

なお、図６で示したスイッチ３００の動作方法においては、ノード３０３ａ、３０３ｂ、３０３ｃへのコンフィギュレーションデータの書き込みのために、配線３０５ａ、３０５ｂ、３０５ｃの電位を変化させている。しかし、第２のトランジスタ３０２ａ、３０２ｂ、３０２ｃのゲート容量がソース−ゲート間及びドレイン−ゲート間の容量よりも十分に大きい場合、または第２のトランジスタ３０２ａ、３０２ｂ、３０２ｃのゲートに保持容量を別途電気的接続させ、ゲート容量と保持容量とがソース−ゲート間及びドレイン−ゲート間の容量よりも十分に大きい場合には、配線３０５ａ、３０５ｂ、３０５ｃの電位を変化させずにコンフィギュレーションデータを書き込むことができる。

また、図６で示したスイッチ３００の動作方法においては、ノード３０３ａ、３０３ｂ、３０３ｃへのコンフィギュレーションデータの書き込みのために、配線３１７にイネーブル信号０を入力している（ロジックエレメント３１２の出力を０としている）。しかし、第２のトランジスタ３０２ａ、３０２ｂ、３０２ｃのゲート容量がソース−ゲート間及びドレイン−ゲート間の容量よりも十分に大きい場合、または第２のトランジスタ３０２ａ、３０２ｂ、３０２ｃのゲートに保持容量を別途電気的接続させ、ゲート容量と保持容量とがソース−ゲート間及びドレイン−ゲート間の容量よりも十分に大きい場合には、配線３１７に入力するイネーブル信号を１としたままで（ロジックエレメント３１２の出力を０とせずに）、コンフィギュレーションデータを書き込むことができる。

（実施の形態３）
本実施の形態では、実施の形態１で示したスイッチ２００が第１のトランジスタ、第２のトランジスタ及び容量素子からなる組を３組用いているのに対し、３組以上の複数組（以下Ｎ組という。ここでＮは３以上の整数である。）用いたスイッチ４００について、図７を用いて説明する。

すなわち、スイッチ４００はＰＬＤにおけるロジックエレメント４１２とロジックエレメント４１８との接続を制御する。例えば、図７においては、ロジックエレメント４１２、ロジックエレメント４１８はそれぞれ、ルックアップテーブル４１３、４１９、フリップフロップ４１４、４２０、ＡＮＤ回路４１５、４２１により構成することができる。

スイッチ４００は、実施の形態１に記載のスイッチ２００と同様に、第１のトランジスタにはシリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料を用いる。第１のトランジスタとして酸化物半導体をチャネル形成領域に用いる。一方第２のトランジスタは、例えばシリコンなどの半導体材料をチャネル形成領域に用いた第１のトランジスタよりも高速にスイッチングが可能なトランジスタを用いるとよい。特に、本実施の形態においては、第２のトランジスタはｎ型のトランジスタを用いる。

図７に示すように、スイッチ４００は具体的には、一組目の第１のトランジスタ４０１ａ、二組目の第１のトランジスタ４０１ｂ、Ｎ組目の第１のトランジスタ４０１ｎ（三組目からＮ−１組目までの第１のトランジスタは記載を省略。）と、一組目の第２のトランジスタ４０２ａ、二組目の第２のトランジスタ４０２ｂ、Ｎ組目の第２のトランジスタ４０２ｎ（三組目からＮ−１組目までの第２のトランジスタは記載を省略。）と、一組目の容量素子４０４ａ、二組目の容量素子４０４ｂ、Ｎ組目の容量素子４０４ｎ（三組目からＮ−１組目までの容量素子は記載を省略。）と、を有する。

第１のトランジスタ４０１ａ、４０１ｂ、４０１ｎのゲートは、それぞれ配線４０６ａ、４０６ｂ、４０６ｎと電気的に接続している。配線４０６ａ、４０６ｂ、４０６ｎには書き込み信号が入力される。また、第１のトランジスタ４０１ａ、４０１ｂ、４０１ｎのソースは共通の配線４０７と電気的に接続されている。配線４０７には書き込みデータ信号が入力される。また、第１のトランジスタ４０１ａ、４０１ｂ、４０１ｎのドレインはそれぞれ第２のトランジスタ４０２ａ、４０２ｂ、４０２ｎのゲート、及び容量素子４０４ａ、４０４ｂ、４０４ｎの一対の電極のうちの一方と電気的に接続されている。第２のトランジスタ４０２ａ、４０２ｂ、４０２ｎは互いに電気的に並列接続されている。すなわち、第２のトランジスタ４０２ａ、４０２ｂ、４０２ｎのソースは互いに接続され、第２のトランジスタ４０２ａ、４０２ｂ、４０２ｎのドレインは互いに接続されている。また第２のトランジスタ４０２ａ、４０２ｂ、４０２ｎのソースは配線４１０を介して、ロジックエレメント４１２の出力端子に電気的に接続され、第２のトランジスタ４０２ａ、４０２ｂ、４０２ｎのドレインは配線４１１を介して、ロジックエレメント４１８の入力端子に電気的に接続されている。また、容量素子４０４ａ、４０４ｂ、４０４ｎの一対の電極のうちの他方は、それぞれ読み出し信号が入力される配線４０５ａ、４０５ｂ、４０５ｎと電気的に接続されている。ここで、第１のトランジスタ４０１ａ、４０１ｂ、４０１ｎのドレインと、第２のトランジスタ４０２ａ、４０２ｂ、４０２ｎのゲートと、容量素子４０４ａ、４０４ｂ、４０４ｎの一対の電極の一方との電気的な接続部位をそれぞれノード４０３ａ、４０３ｂ、４０３ｎとする。該ノード４０３ａ、４０３ｂ、４０３ｎにコンフィギュレーションデータを記憶させる。

このようにして、本実施の形態に係るスイッチ４００は、第１のトランジスタ、第２のトランジスタ及び容量素子のＮ組（４３０、４３１、４３２を含む）によって構成される。

ロジックエレメント４１２の出力信号は配線４１０に出力され、スイッチ４００を介して配線４１１に供給され、ロジックエレメント４１８の入力信号となる。

なお、スイッチ４００の回路動作については、実施の形態１で説明した動作に準じて適宜行うことができる。

特に本実施の形態に示すスイッチ４００は、同時に複数のコンフィギュレーションデータをスイッチに記憶させておくことができるため、ＰＬＤの回路構成を短時間の間に多数変更する場合に有効である。なお、スイッチ４００を構成する組の数は、用途に応じて適宜最適な数を選択すればよい。

（実施の形態４）
本実施の形態では、実施の形態１で示したスイッチ２００が第１のトランジスタ、第２のトランジスタ及び容量素子からなる組を３組用いているのに対し、これらを２組のみとしたスイッチ５００について、図８を用いて説明する。

すなわち、スイッチ５００はＰＬＤにおけるロジックエレメント５１２とロジックエレメント５１８との接続を制御する。例えば、図８においては、ロジックエレメント５１２、ロジックエレメント５１８はそれぞれ、ルックアップテーブル５１３、５１９、フリップフロップ５１４、５２０、ＡＮＤ回路５１５、５２１により構成することができる。

スイッチ５００は、実施の形態１に記載のスイッチ２００と同様に、第１のトランジスタにはシリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料を用いる。第１のトランジスタとして酸化物半導体をチャネル形成領域に用いる。一方第２のトランジスタは、例えばシリコンなどの半導体材料をチャネル形成領域に用いた第１のトランジスタよりも高速にスイッチングが可能なトランジスタを用いるとよい。特に、本実施の形態においては、第２のトランジスタはｎ型のトランジスタを用いる。

図８に示すように、スイッチ５００は具体的には、第１のトランジスタ５０１ａ、５０１ｂと、第２のトランジスタ５０２ａ、５０２ｂと、容量素子５０４ａ、５０４ｂとを有する。第１のトランジスタ５０１ａ、５０１ｂのゲートは、それぞれ配線５０６ａ、５０６ｂと電気的に接続している。配線５０６ａ、５０６ｂには書き込み信号が入力される。また、第１のトランジスタ５０１ａ、５０１ｂのソースは共通の配線５０７と電気的に接続されている。配線５０７には書き込みデータ信号が入力される。また、第１のトランジスタ５０１ａ、５０１ｂのドレインはそれぞれ第２のトランジスタ５０２ａ、５０２ｂのゲート、及び容量素子５０４ａ、５０４ｂの一対の電極のうちの一方と電気的に接続されている。第２のトランジスタ５０２ａ、５０２ｂは互いに電気的に並列接続されている。すなわち、第２のトランジスタ５０２ａ、５０２ｂのソースは互いに接続され、第２のトランジスタ５０２ａ、５０２ｂのドレインは互いに接続されている。また第２のトランジスタ５０２ａ、５０２ｂのソースは配線５１０を介して、ロジックエレメント５１２の出力端子に電気的に接続され、第２のトランジスタ５０２ａ、５０２ｂのドレインは配線５１１を介して、ロジックエレメント５１８の入力端子に電気的に接続されている。また、容量素子５０４ａ、５０４ｂの一対の電極のうちの他方は、それぞれ読み出し信号が入力される配線５０５ａ、５０５ｂと電気的に接続されている。ここで、第１のトランジスタ５０１ａ、５０１ｂのドレインと、第２のトランジスタ５０２ａ、５０２ｂのゲートと、容量素子５０４ａ、５０４ｂの一対の電極の一方との電気的な接続部位をそれぞれノード５０３ａ、５０３ｂとする。該ノード５０３ａ、５０３ｂにコンフィギュレーションデータを記憶させる。

このようにして、本実施の形態に係るスイッチ５００は、第１のトランジスタ、第２のトランジスタ及び容量素子の２組５３０、５３１によって構成される。

ロジックエレメント５１２の出力信号は配線５１０に出力され、スイッチ５００を介して配線５１１に供給され、ロジックエレメント５１８の入力信号となる。

特に本実施の形態に示すスイッチ５００は、その回路動作については、実施の形態１で説明した動作に準じて適宜行うことができるが、組５３０及び５３１のうち、選択されていない方の組のコンフィギュレーションデータを、他方が選択されている期間に変更することができる。このため、選択されていない他の組のコンフィギュレーションデータを順次設定し直すことで、スイッチが２組からなる構成であってもＰＬＤを実現させることが可能となる。

なお、本実施の形態に示すスイッチ５００において、図８に示すように、配線５１０と配線５１１との間にトランジスタ５４０を設け、コンフィギュレーションデータをノード５０３ａ、５０３ｂに書き込む際に、ロジックエレメント５１２とロジックエレメント５１８とを短絡させておいてもよい。このような構成とすることで、ノード５０３ａ、５０３ｂは安定してコンフィギュレーションデータを記憶することができる。

（実施の形態５）
本実施の形態では、実施の形態１で示したスイッチ２００に用いた容量素子を用いず、また第３のトランジスタを用いたスイッチ６００について、図９及び図１０を用いて説明する。

（スイッチ６００の回路構成）
図９に、本実施の形態に係るスイッチ６００を示す。すなわち、スイッチ６００はＰＬＤにおけるロジックエレメント６１２とロジックエレメント６１８との接続を制御する。例えば、図９においては、ロジックエレメント６１２、ロジックエレメント６１８はそれぞれ、ルックアップテーブル６１３、６１９、フリップフロップ６１４、６２０、ＡＮＤ回路６１５、６２１により構成することができる。

スイッチ６００は、第１のトランジスタ、第２のトランジスタ及び第３のトランジスタの組を３組有する回路により構成される。第１のトランジスタにはシリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料を用いる。第１のトランジスタとして酸化物半導体をチャネル形成領域に用いる。一方第２のトランジスタ及び第３のトランジスタは、例えばシリコンなどの半導体材料をチャネル形成領域に用いた第１のトランジスタよりも高速にスイッチングが可能なトランジスタを用いるとよい。特に、本実施の形態においては、第２のトランジスタ及び第３のトランジスタにはｎ型のトランジスタを用いる。

図９に示すように、スイッチ６００は具体的には、第１のトランジスタ６０１ａ、６０１ｂ、６０１ｃと、第２のトランジスタ６０２ａ、６０２ｂ、６０２ｃと、第３のトランジスタ６０８ａ、６０８ｂ、６０８ｃとを有する。第１のトランジスタ６０１ａ、６０１ｂ、６０１ｃのゲートは、それぞれ配線６０６ａ、６０６ｂ、６０６ｃと電気的に接続している。配線６０６ａ、６０６ｂ、６０６ｃには書き込み信号が入力される。また、第１のトランジスタ６０１ａ、６０１ｂ、６０１ｃのソースは共通の配線６０７と電気的に接続されている。配線６０７には書き込みデータ信号が入力される。また、第１のトランジスタ６０１ａ、６０１ｂ、６０１ｃのドレインはそれぞれ第２のトランジスタ６０２ａ、６０２ｂ、６０２ｃのゲートと電気的に接続されている。さらに第２のトランジスタ６０２ａ、６０２ｂ、６０２ｃのドレインは、第３のトランジスタ６０８ａ、６０８ｂ、６０８ｃのソースとそれぞれ電気的に接続している。よって、第２のトランジスタ６０２ａ、６０２ｂ、６０２ｃと第３のトランジスタ６０８ａ、６０８ｂ、６０８ｃは、それぞれ電気的に直列接続している。また、第３のトランジスタ６０８ａ、６０８ｂ、６０８ｃのドレインは、互いに接続されている。また第２のトランジスタ６０２ａ、６０２ｂ、６０２ｃのソースは配線６１０を介して、ロジックエレメント６１２の出力端子に電気的に接続され、第３のトランジスタ６０８ａ、６０８ｂ、６０８ｃのドレインは配線６１１を介して、ロジックエレメント６１８の入力端子に電気的に接続されている。ここで、第１のトランジスタ６０１ａ、６０１ｂ、６０１ｃのドレインと、第２のトランジスタ６０２ａ、６０２ｂ、６０２ｃのゲートとの電気的な接続部位をそれぞれノード６０３ａ、６０３ｂ、６０３ｃとする。該ノード６０３ａ、６０３ｂ、６０３ｃにコンフィギュレーションデータを記憶させる。

このようにして、本実施の形態に係るスイッチ６００は、第１のトランジスタ、第２のトランジスタ及び第３のトランジスタの３組６３０、６３１、６３２によって構成される。

ロジックエレメント６１２の出力信号は配線６１０に出力され、スイッチ６００を介して配線６１１に供給され、ロジックエレメント６１８の入力信号となる。

配線６０６ａ、６０６ｂ、６０６ｃの電位を「Ｈ（Ｈｉｇｈ）」とし、配線６０７に「Ｈ」又は「Ｌ（Ｌｏｗ）」に対応する電位を供給すると、ノード６０３ａ、６０３ｂ、６０３ｃに、配線６０７の電位に対応した電荷量を蓄積することができる。なお、このとき配線６１０、配線６１１の少なくとも一方は、「Ｌ」とすることが好ましい。

ここで第１のトランジスタ６０１ａ、６０１ｂ、６０１ｃにオフ電流が極めて低いトランジスタを用いることで、配線６０６ａ、６０６ｂ、６０６ｃを「Ｌ」としている間はノード６０３ａ、６０３ｂ、６０３ｃに蓄積された電荷量を一定に保つことができる。すなわち、入力されたデータを記憶させることができる。また、配線６０６ａ、６０６ｂ、６０６ｃを「Ｌ」とし、配線６０５ａ、６０５ｂ、６０５ｃを「Ｈ」として第３のトランジスタ６０８ａ、６０８ｂ、６０８ｃを導通状態とすることで、ノード６０３ａ、６０３ｂ、６０３ｃに蓄積された電荷量に応じた第２のトランジスタ６０２ａ、６０２ｂ、６０２ｃの導通状態がスイッチ６００の導通状態を決定する。すなわち、配線６０５ａ、６０５ｂ、６０５ｃのいずれか一を選択することで、ノード６０３ａ、６０３ｂ、６０３ｃに蓄積された電荷量に応じてスイッチ６００の導通状態を瞬時に切り換えることができる。

ここで、ノード６０３ａ、６０３ｂ、６０３ｃに蓄積された電荷量をそれぞれ第１のコンフィギュレーションデータ、第２のコンフィギュレーションデータ、第３のコンフィギュレーションデータに対応させることで、配線６０５ａ、６０５ｂ、６０５ｃの切り換えによりコンフィギュレーションデータの切り換えが可能となる。

なお、スイッチ６００を経由することによりスイッチの抵抗に応じた信号の電位の低下が生ずる場合がある。これを防止するためのラッチの配置については、実施の形態１で説明した構成に準ずる。

（スイッチ６００の回路動作）
次に、図９で示したスイッチ６００の回路の動作方法について、図１０に示すタイミングチャートを用いてその一例を説明する。

ここで、一例として、配線６０６ａ、６０６ｂ、６０６ｃが「Ｈ」の場合の電位を＋Ｖ、「Ｌ」の場合の電位を０とする。また、配線６０５ａ、６０５ｂ、６０５ｃが「Ｈ」の場合の電位を＋Ｖ、「Ｌ」の場合の電位を０とする。配線６０７が「Ｈ」の場合の電位を＋Ｖとし、「Ｌ」の場合の電位を０とする。また、配線６１６、６１７、６１０、６１１がそれぞれ「Ｈ」の場合の電位を＋Ｖとし、「Ｌ」の場合の電位を０とする。

初期状態として、配線６０５ｃが「Ｈ」、ノード６０３ｃの電位が＋Ｖの場合を考える。すなわち、第３のコンフィギュレーションデータにしたがって、スイッチ６００の導通が決められており、さらに、スイッチ６００が導通している状態を初期状態とする。また、初期状態で、ノード６０３ａ、ノード６０３ｂの電位が０とする。

時刻Ｔ２に、配線６０６ａを「Ｈ」、配線６１７を「Ｌ」、配線６０７を「Ｌ」とする。このとき、ノード６０３ａの電位は０となる。これは、スイッチ６００を非導通とする電位に相当する。すなわち、第１のコンフィギュレーションデータとして、「Ｌ」を格納したことに相当する。なお、ロジックエレメント６１２の出力は「Ｌ」である。

時刻Ｔ３に、配線６０６ａを「Ｌ」とする。このとき、ノード６０３ａの電位は０となる。

時刻Ｔ５に、配線６０６ｂを「Ｈ」、配線６１７を「Ｌ」、配線６０７を「Ｈ」とする。このとき、ノード６０３ｂの電位は＋Ｖとなる。これは、スイッチ６００を導通とする電位に相当する。すなわち、第２のコンフィギュレーションデータとして、「Ｈ」を格納したことに相当する。なお、ロジックエレメント６１２の出力は「Ｌ」である。

時刻Ｔ６に、配線６０６ｂを「Ｌ」とする。このとき、ノード６０３ｂの電位は＋Ｖである。

なお、コンフィギュレーションデータの書き込みは、配線６１６に入力されるクロック信号のポジティブエッジの時刻Ｔ１、Ｔ４以降で、極力早い時刻から極力短時間で終了する構成が好ましい。より具体的には、時刻Ｔ１、Ｔ４からフリップフロップのホールド時間だけ経過した後に始める構成が好ましい。このような構成とすることで、ＰＬＤの動作を損なうことなく、コンフィギュレーションデータの書き換えが行える。

時刻Ｔ８に、配線６０５ａを「Ｈ」、配線６０５ｃを「Ｌ」とする。このとき、ノード６０３ａの電位は０、ノード６０３ｃの電位は＋Ｖである。従って、スイッチ６００は非導通となる。これは、第１のコンフィギュレーションデータに切り替わったことになる。

時刻Ｔ１０に、配線６０５ａを「Ｌ」、配線６０５ｂを「Ｈ」とする。このとき、ノード６０３ａの電位は０、ノード６０３ｂの電位は＋Ｖである。従って、スイッチ６００は導通となる。これは、第２のコンフィギュレーションデータに切り替わったことになる。

なお、コンフィギュレーションデータの切り替えは、配線６１６に入力されるクロック信号のポジティブエッジの時刻Ｔ７、Ｔ９よりも後で、極力早い時刻に行う構成が好ましい。より具体的には、時刻Ｔ７、Ｔ９からフリップフロップのホールド時間だけ経過した後に行う構成が好ましい。このような構成とすることで、ＰＬＤの動作を損なうことなく、コンフィギュレーションデータの切り替えが行える。

なお、図１０で示したスイッチ６００の動作方法においては、ノード６０３ａ、６０３ｂ、６０３ｃへのコンフィギュレーションデータの書き込みのために、配線６１７にイネーブル信号０を入力している（ロジックエレメント６１２の出力を０としている）。しかし、第２のトランジスタ６０２ａ、６０２ｂ、６０２ｃのゲート容量がソース−ゲート間及びドレイン−ゲート間の容量よりも十分に大きい場合、または第２のトランジスタ６０２ａ、６０２ｂ、６０２ｃのゲートに保持容量を別途電気的接続させ、ゲート容量と保持容量とがソース−ゲート間及びドレイン−ゲート間の容量よりも十分に大きい場合には、配線６１７に入力するイネーブル信号を１としたままで（ロジックエレメント６１２の出力を０とせずに）、コンフィギュレーションデータを書き込むことができる。

（実施の形態６）
本実施の形態では、ＰＬＤが有するロジックアレイにおける、複数のスイッチの電気的な接続態様について、その一例を図１１を用いて説明する。

実施の形態１で説明したように、ロジックアレイは複数のロジックエレメントや配線、スイッチの配列により構成されている。図１１は、ロジックアレイにおいて、このうちスイッチ６０のみを抽出した概念図である。スイッチ６０は、例えば実施の形態１で説明したスイッチ２００のように第１のトランジスタ６１ａ、６１ｂ、６１ｃ、第２のトランジスタ６２ａ、６２ｂ、６２ｃ、容量素子６６ａ、６６ｂ、６６ｃを有している。

ここで、スイッチ６０の各第１のトランジスタ６１ａ、６１ｂ、６１ｃのソースに電気的に接続する配線６３＿１は、垂直方向に配列するスイッチ６０と共通の配線である。配線６３＿２についても同様に、垂直方向に配列するスイッチ６０との電気的接続において共有する。

一方、スイッチ６０の第１のトランジスタ６１ａ、６１ｂ、６１ｃのゲートに接続する配線６４＿１ａ、６４＿１ｂ、６４＿１ｃ、６４＿２ａ、６４＿２ｂ、６４＿２ｃは、水平方向に配列するスイッチ６０どうしで共有する。

本実施の形態におけるスイッチの電気的接続関係においては、それぞれのスイッチ６０における第１のトランジスタ６１ａ、６１ｂ、６１ｃを介したコンフィギュレーションデータの書き込みは、６４＿１ｃ、６４＿１ｂ、６４＿１ａ、６４＿２ｃ、６４＿２ｂ、６４＿２ａの順に配線を選択することで、上の行の第１のトランジスタから順次導通状態にし、配線６３＿１、６３＿２を用いてコンフィギュレーションデータを書き込んでいく。

また、容量素子６６ａ、６６ｂ、６６ｃの一方の電極とそれぞれ電気的に接続する配線６５＿１ａ、６５＿１ｂ、６５＿１ｃ、６５＿２ａ、６５＿２ｂ、６５＿２ｃは、水平方向のスイッチ６０と共有され、さらに配線６５ａ、６５ｂ、６５ｃにより垂直方向のスイッチ６０とも共有されている。従って、スイッチ６０が有する３組の組ごとに、それぞれ容量素子の電極の一方が電気的に接続されているため、配線６５ａ、６５ｂ、６５ｃのいずれかを選択することで、３組のうち共通した任意の一組に記憶されたコンフィギュレーションデータを同時に読み出すことができる。

なお、上記のような構成をブロック単位に分割し、ブロックごとに読み出し、書き込み等の処理を行ってもよい。

（実施の形態７）
本実施の形態では、他の実施の形態におけるロジックエレメントが有するルックアップテーブル（ＬＵＴ）の構成例について説明する。ＬＵＴは複数のマルチプレクサを用いて構成することができる。そして、複数のマルチプレクサの入力端子及び制御端子のうちのいずれかにコンフィギュレーションデータが入力される構成とすることができる。

図１３（Ａ）に、ロジックエレメントが有するＬＵＴ３０の一態様を示す。

図１３（Ａ）において、ＬＵＴ３０は、２入力のマルチプレクサを７つ（マルチプレクサ３１、マルチプレクサ３２、マルチプレクサ３３、マルチプレクサ３４、マルチプレクサ３５、マルチプレクサ３６、マルチプレクサ３７）用いて構成されている。マルチプレクサ３１乃至マルチプレクサ３４の各入力端子が、ＬＵＴ３０の入力端子Ｍ１乃至Ｍ８に相当する。

マルチプレクサ３１乃至マルチプレクサ３４の各制御端子は電気的に接続されており、上記制御端子が、ＬＵＴ３０の入力端子ＩＮ３に相当する。マルチプレクサ３１の出力端子、及びマルチプレクサ３２の出力端子は、マルチプレクサ３５の２つの入力端子と電気的に接続され、マルチプレクサ３３の出力端子、及びマルチプレクサ３４の出力端子は、マルチプレクサ３６の２つの入力端子と電気的に接続されている。マルチプレクサ３５及びマルチプレクサ３６の各制御端子は電気的に接続されており、上記制御端子が、ＬＵＴ３０の入力端子ＩＮ２に相当する。マルチプレクサ３５の出力端子、及びマルチプレクサ３６の出力端子は、マルチプレクサ３７の２つの入力端子と電気的に接続されている。マルチプレクサ３７の制御端子は、ＬＵＴ３０の入力端子ＩＮ１に相当する。マルチプレクサ３７の出力端子がＬＵＴ３０の出力端子ＯＵＴに相当する。

入力端子Ｍ１乃至入力端子Ｍ８のいずれかに、コンフィギュレーションメモリからコンフィギュレーションデータを入力することによって、ＬＵＴ３０によって行われる論理演算の種類を定めることができる。

例えば、図１３（Ａ）のＬＵＴ３０において、入力端子Ｍ１乃至入力端子Ｍ８に、デジタル値が”０”、”１”、”０”、”１”、”０”、”１”、”１”、”１”であるコンフィギュレーションデータをそれぞれ入力した場合、図１３（Ｃ）に示す等価回路の機能を実現することができる。

図１３（Ｂ）に、ロジックエレメントが有するＬＵＴ４０の一態様を示す。

図１３（Ｂ）において、ＬＵＴ４０は、２入力のマルチプレクサを３つ（マルチプレクサ４１、マルチプレクサ４２、マルチプレクサ４３）と、２入力のＯＲ回路４４とを用いて構成されている。マルチプレクサ４１及びマルチプレクサ４２の各入力端子が、ＬＵＴ４０の入力端子Ｍ１乃至入力端子Ｍ４に相当する。マルチプレクサ４１の制御端子は、ＬＵＴ４０の入力端子ＩＮ１に相当する。マルチプレクサ４２の制御端子は、ＬＵＴ４０の入力端子ＩＮ２に相当する。マルチプレクサ４１の出力端子、及びマルチプレクサ４２の出力端子は、マルチプレクサ４３の２つの入力端子と電気的に接続されている。ＯＲ回路４４の２つの入力端子はそれぞれ、ＬＵＴ４０の入力端子ＩＮ３、ＩＮ４に相当し、ＯＲ回路４４の出力がマルチプレクサ４３の制御端子に入力されている。マルチプレクサ４３の出力端子がＬＵＴ４０の出力端子ＯＵＴに相当する。

入力端子Ｍ１乃至入力端子Ｍ４、及び入力端子ＩＮ１乃至入力端子ＩＮ４のいずれかに、コンフィギュレーションデータを入力することによって、ＬＵＴ４０によって行われる論理演算の種類を定めることができる。

例えば、図１３（Ｂ）のＬＵＴ４０において、入力端子Ｍ１、入力端子Ｍ３、入力端子Ｍ４、入力端子ＩＮ２、入力端子ＩＮ４に、デジタル値が”０”、”１”、”０”、”０”、”０”であるコンフィギュレーションデータをそれぞれ入力した場合、図１３（Ｃ）に示す等価回路の機能を実現することができる。

なお、図１３（Ａ）及び図１３（Ｂ）では、２入力のマルチプレクサを用いて構成したＬＵＴ３０、ＬＵＴ４０の例を示したが、より多くの入力のマルチプレクサを用いて構成したＬＵＴ３０、ＬＵＴ４０であっても良い。

また、ＬＵＴ３０、ＬＵＴ４０は、マルチプレクサの他に、ダイオード、抵抗素子、論理回路（あるいは論理素子）、スイッチのいずれかまたは全てを更に有していても良い。論理回路（あるいは論理素子）としては、バッファ、インバータ、ＮＡＮＤ回路、ＮＯＲ回路、スリーステートバッファ、クロックドインバータ等を用いることができる。スイッチとしては、例えばアナログスイッチ、トランジスタ等を用いることができる。

また、図１３（Ａ）や図１３（Ｂ）に示したＬＵＴ３０、ＬＵＴ４０を用いて、図１３（Ｃ）の様な３入力１出力の論理演算を行う場合について示したがこれに限定されない。ＬＵＴ３０、ＬＵＴ４０及び入力するコンフィギュレーションデータを適宜定めることによって、より多くの入力、多くの出力の論理演算を実現することができる。

（実施の形態８）
本実施の形態では、先の実施の形態で説明したスイッチが有する第１のトランジスタに用いることのできる多層膜の構造について図１４を用いて説明する。

図１４に示す多層膜７０６は、酸化物層７０６ａと、酸化物層７０６ａ上に設けられた酸化物半導体層７０６ｂと、酸化物半導体層７０６ｂ上に設けられた酸化物層７０６ｃと、を有する。なお、以下では多層膜７０６が三層である場合について説明するが、多層膜７０６が二層または四層以上であっても構わない。例えば、多層膜７０６は、酸化物層７０６ａと、酸化物層７０６ａ上に設けられた酸化物半導体層７０６ｂと、を有する。または、多層膜７０６は、酸化物半導体層７０６ｂと、酸化物半導体層７０６ｂ上に設けられた酸化物層７０６ｃと、を有する。

ここで、多層膜７０６のバンド構造について、図１５および図１６を用いて説明する。

なお、酸化物層７０６ａとしてエネルギーギャップが３．１５ｅＶであるＩｎ−Ｇａ−Ｚｎ酸化物を用い、酸化物半導体層７０６ｂとしてエネルギーギャップが２．８ｅＶであるＩｎ−Ｇａ−Ｚｎ酸化物を用い、酸化物層７０６ｃとして酸化物層７０６ａと同様の物性を有する酸化物層を用いた。また、酸化物層７０６ａと酸化物半導体層７０６ｂとの界面近傍のエネルギーギャップを３ｅＶとし、酸化物層７０６ｃと酸化物半導体層７０６ｂとの界面近傍のエネルギーギャップを３ｅＶとした。エネルギーギャップは、分光エリプソメータ（ＨＯＲＩＢＡＪＯＢＩＮＹＶＯＮ社ＵＴ−３００）を用いて測定した。また、酸化物層７０６ａの厚さを１０ｎｍ、酸化物半導体層７０６ｂの厚さを１０ｎｍ、酸化物層７０６ｃの厚さを１０ｎｍとした。

図１５（Ａ）は、多層膜７０６を酸化物層７０６ｃからエッチングしつつ、各層の真空準位と価電子帯上端のエネルギー差を測定し、その値をプロットした図である。真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：ＵｌｔｒａｖｉｏｌｅｔＰｈｏｔｏｅｌｅｃｔｒｏｎＳｐｅｃｔｒｏｓｃｏｐｙ）装置（ＵＬＶＡＣ−ＰＨＩ社ＶｅｒｓａＰｒｏｂｅ）を用いて測定した。

図１５（Ｂ）は、真空準位と価電子帯上端のエネルギー差から、各層のエネルギーギャップを引くことで、真空準位と伝導帯下端のエネルギー差を算出し、プロットした図である。

図１５（Ｂ）を模式的に示したバンド構造の一部が、図１６（Ａ）である。図１６（Ａ）では、酸化物層７０６ａおよび酸化物層７０６ｃと接して酸化シリコン膜を設けた場合について説明する。ここで、ＥｃＩ１は酸化シリコン膜の伝導帯下端のエネルギーを示し、ＥｃＳ１は酸化物層７０６ａの伝導帯下端のエネルギーを示し、ＥｃＳ２は酸化物半導体層７０６ｂの伝導帯下端のエネルギーを示し、ＥｃＳ３は酸化物層７０６ｃの伝導帯下端のエネルギーを示し、ＥｃＩ２は酸化シリコン膜の伝導帯下端のエネルギーを示す。

図１６（Ａ）に示すように、酸化物層７０６ａ、酸化物半導体層７０６ｂおよび酸化物層７０６ｃにおいて、伝導帯下端のエネルギーが連続的に変化する。これは、酸化物層７０６ａ、酸化物半導体層７０６ｂおよび酸化物層７０６ｃ間で、酸素が相互に拡散するためである。

このように、主成分を共通として積層された酸化物半導体層及び酸化物層は、各層を単に積層するのではなく連続接合（ここでは特に伝導帯下端のエネルギーが各層の間で連続的に変化するＵ字型の井戸構造）が形成されるように作製する。すなわち、各層の界面に酸化物半導体にとってトラップ中心や再結合中心のような欠陥準位、あるいはキャリアの流れを阻害するバリアを形成するような不純物が存在しないように積層構造を形成する。仮に、積層された酸化物半導体層及び酸化物層の層間に不純物が混在していると、エネルギーバンドの連続性が失われ、界面でキャリアがトラップあるいは再結合により消滅してしまう。

連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置（スパッタリング装置）を用いて各層を大気に触れさせることなく連続して積層することが必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（１×１０^−４Ｐａ〜５×１０^−７Ｐａ程度まで）することが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に気体（とくに、炭素成分または水化合物を含む気体）が逆流しないようにしておくことが好ましい。

高純度真性酸化物半導体を得るためには、チャンバー内を高真空排気するのみならずスパッタガスの高純度化も必要である。スパッタガスとして用いる酸素ガスやアルゴンガスは、露点が−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下にまで高純度化したガスを用いることで酸化物半導体膜に水分等が取り込まれることを可能な限り防ぐことができる。

なお、図１６（Ａ）では酸化物層７０６ａおよび酸化物層７０６ｃが同様の物性を有する酸化物層である場合について示したが、酸化物層７０６ａおよび酸化物層７０６ｃが異なる物性を有する酸化物層であっても構わない。例えば、ＥｃＳ３よりもＥｃＳ１が高いエネルギーを有する場合、バンド構造の一部は、図１６（Ｂ）のように示される。また、図１６に示さないが、ＥｃＳ１よりもＥｃＳ３が高いエネルギーを有しても構わない。

ここで、図１６（Ｂ）に示すバンド構造において、例えば、酸化シリコン膜（伝導帯下端のエネルギーＥｃＩ２）をゲート絶縁膜、当該ゲート絶縁膜より左側にゲート電極がある構造を仮定すると、図１６（Ｂ）に示すようにＥｃＳ１＞ＥｃＳ３となる伝導帯下端のエネルギーを有する構造が好ましい。なぜなら、ゲート電極側であるＥｃＳ３近傍のＥｃＳ２を電流が主に流れるためである。

また、酸化シリコン膜を挟んで酸化物層７０６ｃとゲート電極を配置する場合、酸化シリコン膜はゲート絶縁膜として機能し、酸化物半導体層７０６ｂに含まれるインジウムがゲート絶縁膜に拡散することを酸化物層７０６ｃによって防ぐことができる。酸化物層７０６ｃによってインジウムの拡散を防ぐためには、酸化物層７０６ｃは、酸化物半導体層７０６ｂに含まれるインジウムの量よりも少なくすることが好ましい。

図１５および図１６より、多層膜７０６の酸化物半導体層７０６ｂがウェル（井戸）となり、多層膜７０６を用いたトランジスタにおいて、チャネルが酸化物半導体層７０６ｂに形成されることがわかる。なお、多層膜７０６は伝導帯下端のエネルギーが連続的に変化しているため、Ｕ字型井戸（ＵＳｈａｐｅＷｅｌｌ）とも呼べる。

なお、図１７に示すように、酸化物層７０６ａおよび酸化物層７０６ｃと、酸化シリコン膜などの絶縁膜との界面近傍には、不純物や欠陥に起因したトラップ準位が形成され得る。酸化物層７０６ａおよび酸化物層７０６ｃがあることにより、酸化物半導体層７０６ｂと当該トラップ準位とを遠ざけることができる。ただし、ＥｃＳ１またはＥｃＳ３と、ＥｃＳ２とのエネルギー差が小さい場合、酸化物半導体層７０６ｂの電子が該エネルギー差を越えてトラップ準位に達することがある。トラップ準位に電子が捕獲されることで、絶縁膜界面にマイナスの電荷が生じ、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。

従って、ＥｃＳ１およびＥｃＳ３と、ＥｃＳ２とのエネルギー差を、それぞれ０．１ｅＶ以上、好ましくは０．１５ｅＶ以上とすると、トランジスタのしきい値電圧の変動が低減され、安定した電気特性となるため、好ましい。

次に、酸化物半導体膜の構造について説明する。

酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（ＣＡｘｉｓＡｌｉｇｎｅｄＣｒｙｓｔａｌｌｉｎｅＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。

まずは、ＣＡＡＣ−ＯＳ膜について説明する。

ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。

ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：ＴｒａｎｓｍｉｓｓｉｏｎＥｌｅｃｔｒｏｎＭｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。

一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。

なお、本明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。

断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。

なお、ＣＡＡＣ−ＯＳ膜に含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ただし、ＣＡＡＣ−ＯＳ膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領域を形成する場合がある。例えば、平面ＴＥＭ像において、２５００ｎｍ^２以上、５μｍ^２以上または１０００μｍ^２以上となる結晶領域が観察される場合がある。

ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−ＲａｙＤｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。

一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ_４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。

以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。

なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。

また、ＣＡＡＣ−ＯＳ膜中において、ｃ軸配向した結晶部の分布が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶部の割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成されることもある。

なお、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。

また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。

不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。

また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。

次に、微結晶酸化物半導体膜について説明する。

微結晶酸化物半導体膜は、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、ＴＥＭによる観察像では、結晶粒界を明確に確認できない場合がある。

ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従って、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子線回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子線回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。

ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。

なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。

（実施の形態９）
本実施の形態においては、結晶部を有する酸化物半導体層７０６ｂを成膜するための成膜装置について、図１８乃至図２０を用いて説明する。また、該成膜装置を用いた酸化物半導体層の成膜方法について説明する。

まずは、成膜時に膜中に不純物の入り込みが少ない成膜装置の構成について図１８を用いて説明する。

図１８（Ａ）は、マルチチャンバーの成膜装置の上面図を模式的に示している。該成膜装置は、基板を収容するカセットポート７４を３つ有する大気側基板供給室７１と、ロードロック室７２ａおよびアンロードロック室７２ｂと、搬送室７３と、搬送室７３ａと、搬送室７３ｂと、基板加熱室７５と、成膜室７０ａと、成膜室７０ｂと、を有する。大気側基板供給室７１は、ロードロック室７２ａおよびアンロードロック室７２ｂと接続する。ロードロック室７２ａおよびアンロードロック室７２ｂは、搬送室７３ａ及び搬送室７３ｂを介して搬送室７３と接続する。基板加熱室７５、成膜室７０ａ、および成膜室７０ｂは、搬送室７３とのみ接続する。

なお、各室の接続部にはゲートバルブ（図中斜線のハッチング）が設けられており、大気側基板供給室７１を除き各室を独立して真空状態に保持することができる。また、大気側基板供給室７１および搬送室７３は、一以上の基板搬送ロボット７６を有し、ガラス基板を搬送することができる。ここで、基板加熱室７５は、プラズマ処理室を兼ねると好ましい。枚葉式マルチチャンバーの成膜装置は、処理と処理の間で基板を大気暴露することなく搬送可能なため、基板に不純物が吸着することを抑制できる。また、成膜や熱処理などの順番を自由に構築することができる。なお、搬送室、成膜室、ロードロック室、アンロードロック室および基板加熱室の数は、上述の数に限定されるわけではなく、設置スペースやプロセスに併せて適宜決めればよい。

図１８（Ｂ）は、図１８（Ａ）と構成の異なるマルチチャンバーの成膜装置である。該成膜装置は、カセットポート８４を有する大気側基板供給室８１と、ロード／アンロードロック室８２と、搬送室８３と、基板加熱室８５と、成膜室８０ａと、成膜室８０ｂと、成膜室８０ｃと、成膜室８０ｄと、を有する。大気側基板供給室８１、基板加熱室８５、成膜室８０ａ、成膜室８０ｂ、成膜室８０ｃおよび成膜室８０ｄは、搬送室８３を介してそれぞれ接続される。

なお、各室の接続部にはゲートバルブ（図中斜線のハッチング）が設けられており、大気側基板供給室８１を除き各室を独立して真空状態に保持することができる。また、大気側基板供給室８１および搬送室８３は一以上の基板搬送ロボット８６を有し、ガラス基板を搬送することができる。

ここで、図１９を用いて図１８（Ｂ）に示す成膜室（スパッタリング室）の詳細について説明する。図１９（Ａ）に示す成膜室８０ｂは、ターゲット８７と、防着板８８と、基板ステージ９０と、を有する。なお、ここでは基板ステージ９０には、ガラス基板８９が設置されている。基板ステージ９０は、図示しないが、ガラス基板８９を保持する基板保持機構や、ガラス基板８９を裏面から加熱する裏面ヒーター等を備えていても良い。また、防着板８８は、ターゲット８７からスパッタリングされる粒子が不要な領域に推積することを抑制できる。

また、図１９（Ａ）に示す成膜室８０ｂは、ゲートバルブを介して、搬送室８３と接続しており、搬送室８３はゲートバルブを介してロード／アンロードロック室８２と接続されている。搬送室８３には、基板搬送ロボット８６が設けられており、成膜室８０ｂとロード／アンロードロック室８２とのガラス基板の受け渡しを行うことができる。また、ロード／アンロードロック室８２は、一つの真空チャンバー内で上下に分かれており、いずれか一方をロード室として用い、他方をアンロード室として用いることができる。このような構造とすることで、スパッタリング装置の設置面積を縮小することができるので、好適である。

また、図１９（Ａ）に示す成膜室８０ｂは、マスフローコントローラ９７を介して精製機９４と接続される。なお、精製機９４およびマスフローコントローラ９７は、ガス種の数だけ設けられるが、簡単のため一つのみを示す。成膜室８０ｂなどに導入されるガスは、露点が−８０℃以下、好ましくは−１００℃以下であるガスを用いる。露点の低い酸素ガス、希ガス（アルゴンガスなど）などを用いることで、成膜時に混入する水分を低減することができる。

また、図１９（Ａ）に示す成膜室８０ｂは、バルブを介してクライオポンプ９５ａと接続され、搬送室８３は、バルブを介してクライオポンプ９５ｂと接続され、ロード／アンロードロック室８２は、バルブを介して真空ポンプ９６と接続される。なお、ロード／アンロードロック室８２は、ロードロック室、アンロードロック室をそれぞれ独立して真空ポンプと接続してもよい。また、成膜室８０ｂおよび搬送室８３は、それぞれバルブを介して真空ポンプ９６と接続される。

なお、真空ポンプ９６は、例えば、ドライポンプおよびメカニカルブースターポンプが直列に接続されたものとすればよい。このような構成とすることで、成膜室８０ｂおよび搬送室８３は、大気圧から低真空（０．１Ｐａ〜１０Ｐａ程度）までは真空ポンプ９６を用いて排気され、バルブを切り替えて低真空から高真空（１×１０^−４Ｐａ〜１×１０^−７Ｐａ）まではクライオポンプ９５ａまたはクライオポンプ９５ｂを用いて排気される。

次に、図１９（Ｂ）を用いて、図１８（Ｂ）に示す成膜室の一例について、図１９（Ａ）と異なる態様について説明する。

図１９（Ｂ）に示す成膜室８０ｂはゲートバルブを介して、搬送室８３と接続しており、搬送室８３はゲートバルブを介してロード／アンロードロック室８２と接続されている。

図１９（Ｂ）に示す成膜室８０ｂは、ガス加熱機構９８を介してマスフローコントローラ９７と接続され、ガス加熱機構９８はマスフローコントローラ９７を介して精製機９４と接続される。ガス加熱機構９８により、成膜室８０ｂに導入されるガスを４０℃以上４００℃以下、好ましくは５０℃以上２００℃以下に加熱することができる。なお、ガス加熱機構９８、精製機９４およびマスフローコントローラ９７は、ガス種の数だけ設けられるが、簡単のため一つのみを示す。

図１９（Ｂ）に示す成膜室８０ｂは、バルブを介してターボ分子ポンプ９５ｃおよび真空ポンプ９６ｂと接続される。なお、ターボ分子ポンプ９５ｃは、補助ポンプとしてバルブを介して真空ポンプ９６ａが設けられる。真空ポンプ９６ａおよび真空ポンプ９６ｂは真空ポンプ９６と同様の構成とすればよい。

また、図１９（Ｂ）に示す成膜室８０ｂは、クライオトラップ９９が設けられる。

ターボ分子ポンプ９５ｃは大きいサイズの分子（または原子）を安定して排気し、かつメンテナンスの頻度が低いため、生産性に優れる一方、水素や水の排気能力が低いことが知られる。そこで、水などの比較的融点の高い分子（または原子）に対する排気能力が高い、クライオトラップ９９が成膜室８０ｂに接続された構成としている。クライオトラップ９９の冷凍機の温度は１００Ｋ以下、好ましくは８０Ｋ以下とする。また、クライオトラップ９９が複数の冷凍機を有する場合、冷凍機ごとに温度を変えると、効率的に排気することが可能となるため好ましい。例えば、１段目の冷凍機の温度を１００Ｋ以下とし、２段目の冷凍機の温度を２０Ｋ以下とすればよい。

また、図１９（Ｂ）に示す搬送室８３は、真空ポンプ９６ｂ、クライオポンプ９５ｄおよびクライオポンプ９５ｅとそれぞれバルブを介して接続される。クライオポンプが１台の場合、クライオポンプをリジェネしている間は排気することができないが、クライオポンプを２台以上並列に接続することで、１台がリジェネ中であっても残りのクライオポンプを使って排気することが可能となる。なお、クライオポンプのリジェネとは、クライオポンプ内にため込まれた分子（または原子）を放出する処理をいう。クライオポンプは、分子（または原子）をため込みすぎると排気能力が低下してくるため、定期的にリジェネが行われる。

また、図１９（Ｂ）に示すロード／アンロードロック室８２は、クライオポンプ９５ｆおよび真空ポンプ９６ｃとそれぞれバルブを介して接続される。なお、真空ポンプ９６ｃは真空ポンプ９６と同様の構成とすればよい。

次に、図２０を用いて図１８（Ｂ）に示す基板加熱室８５の詳細について説明する。

図２０に示す基板加熱室８５は、ゲートバルブを介して、搬送室８３と接続している。なお、搬送室８３はゲートバルブを介してロード／アンロードロック室８２と接続されている。なお、ロード／アンロードロック室８２の排気は、図１９（Ａ）または図１９（Ｂ）と同様の構成とすることができる。

図２０に示す基板加熱室８５は、マスフローコントローラ９７を介して精製機９４と接続される。なお、精製機９４およびマスフローコントローラ９７は、ガス種の数だけ設けられるが、簡単のため一つのみを示す。また、基板加熱室８５は、バルブを介して真空ポンプ９６ｂと接続される。

また、基板加熱室８５は、基板ステージ９２を有する。基板ステージ９２は、少なくとも一枚の基板が設置できればよく、複数の基板を設置可能な基板ステージとしても良い。また、基板加熱室８５は、加熱機構９３を有する。加熱機構９３としては、例えば、抵抗発熱体などを用いて加熱する加熱機構としてもよい。または、加熱されたガスなどの媒体からの熱伝導または熱輻射によって、加熱する加熱機構としてもよい。例えば、ＧＲＴＡ（ＧａｓＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌ）、ＬＲＴＡ（ＬａｍｐＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌ）などのＲＴＡ（ＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌ）を用いることができる。ＬＲＴＡは、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する。ＧＲＴＡは、高温のガスを用いて熱処理を行う。ガスとしては、不活性ガスが用いられる。

なお、成膜室８０ｂおよび基板加熱室８５の背圧は、１×１０^−４Ｐａ以下、好ましくは３×１０^−５Ｐａ以下、さらに好ましくは１×１０^−５Ｐａ以下である。

また、成膜室８０ｂおよび基板加熱室８５は、質量電荷比（ｍ／ｚ）が１８である気体分子（原子）の分圧が３×１０^−５Ｐａ以下、好ましくは１×１０^−５Ｐａ以下、さらに好ましくは３×１０^−６Ｐａ以下である。

また、成膜室８０ｂおよび基板加熱室８５は、ｍ／ｚが２８である気体分子（原子）の分圧が３×１０^−５Ｐａ以下、好ましくは１×１０^−５Ｐａ以下、さらに好ましくは３×１０^−６Ｐａ以下である。

また、成膜室８０ｂおよび基板加熱室８５は、ｍ／ｚが４４である気体分子（原子）の分圧が３×１０^−５Ｐａ以下、好ましくは１×１０^−５Ｐａ以下、さらに好ましくは３×１０^−６Ｐａ以下である。

なお、成膜室８０ｂおよび基板加熱室８５は、リークレートが３×１０^−６Ｐａ・ｍ^３／ｓ以下、好ましくは１×１０^−６Ｐａ・ｍ^３／ｓ以下である。

また、成膜室８０ｂおよび基板加熱室８５は、ｍ／ｚが１８である気体分子（原子）のリークレートが１×１０^−７Ｐａ・ｍ^３／ｓ以下、好ましくは３×１０^−８Ｐａ・ｍ^３／ｓ以下である。

また、成膜室８０ｂおよび基板加熱室８５は、ｍ／ｚが２８である気体分子（原子）のリークレートが１×１０^−５Ｐａ・ｍ^３／ｓ以下、好ましくは１×１０^−６Ｐａ・ｍ^３／ｓ以下である。

また、成膜室８０ｂおよび基板加熱室８５は、ｍ／ｚが４４である気体分子（原子）のリークレートが３×１０^−６Ｐａ・ｍ^３／ｓ以下、好ましくは１×１０^−６Ｐａ・ｍ^３／ｓ以下である。

なお、真空チャンバー内の全圧および分圧は、質量分析計を用いて測定することができる。例えば、株式会社アルバック製四重極形質量分析計（Ｑ−ｍａｓｓともいう。）ＱｕｌｅｅＣＧＭ−０５１を用いればよい。なお、リークレートに関しては、前述の質量分析計を用いて測定した全圧および分圧から導出すればよい。

リークレートは、外部リークおよび内部リークに依存する。外部リークは、微小な穴やシール不良などによって真空系外から気体が流入することである。内部リークは、真空系内のバルブなどの仕切りからの漏れや内部の部材からの放出ガスに起因する。リークレートを上述の数値以下とするために、外部リークおよび内部リークの両面から対策をとる必要がある。

例えば、成膜室の開閉部分はメタルガスケットでシールするとよい。メタルガスケットは、フッ化鉄、酸化アルミニウム、または酸化クロムによって被覆された金属を用いると好ましい。メタルガスケットはＯリングと比べ密着性が高く、外部リークを低減できる。また、フッ化鉄、酸化アルミニウム、酸化クロムなどによって被覆された金属の不動態を用いることで、メタルガスケットから放出される不純物を含む放出ガスが抑制され、内部リークを低減することができる。

成膜装置を構成する部材として、不純物を含む放出ガスの少ないアルミニウム、クロム、チタン、ジルコニウム、ニッケルまたはバナジウムを用いる。また、前述の部材で鉄、クロムおよびニッケルなどを含む合金を被覆して用いてもよい。鉄、クロムおよびニッケルなどを含む合金は、剛性があり、熱に強く、また加工に適している。ここで、表面積を小さくするために部材の表面凹凸を研磨などによって低減しておくと、放出ガスを低減できる。

または、前述の成膜装置の部材をフッ化鉄、酸化アルミニウム、酸化クロムなどで被覆してもよい。

成膜装置の部材は、極力金属のみで構成することが好ましく、例えば石英などで構成される覗き窓などを設置する場合も、放出ガスを抑制するために表面をフッ化鉄、酸化アルミニウム、酸化クロムなどで薄く被覆するとよい。

なお、成膜ガスを導入する直前に精製機を設ける場合、精製機から成膜室までの配管の長さを１０ｍ以下、好ましくは５ｍ以下、さらに好ましくは１ｍ以下とする。配管の長さを１０ｍ以下、５ｍ以下または１ｍ以下とすることで、配管からの放出ガスの影響を長さに応じて低減できる。

さらに、成膜ガスの配管には、フッ化鉄、酸化アルミニウム、酸化クロムなどで内部が被覆された金属配管を用いるとよい。前述の配管は、例えばＳＵＳ３１６Ｌ−ＥＰ配管と比べ、不純物を含むガスの放出量が少なく、成膜ガスへの不純物の入り込みを低減できる。また、配管の継手には、高性能超小型メタルガスケット継手（ＵＰＧ継手）を用いるとよい。また、配管を全て金属で構成することで、樹脂等を用いた場合と比べ、生じる放出ガスおよび外部リークの影響を低減できて好ましい。

成膜室に存在する吸着物は、内壁などに吸着しているために成膜室の圧力に影響しないが、成膜室を排気した際のガス放出の原因となる。そのため、リークレートと排気速度に相関はないものの、排気能力の高いポンプを用いて、成膜室に存在する吸着物をできる限り脱離し、あらかじめ排気しておくことは重要である。なお、吸着物の脱離を促すために、成膜室をベーキングしてもよい。ベーキングすることで吸着物の脱離速度を１０倍程度大きくすることができる。ベーキングは１００℃以上４５０℃以下で行えばよい。このとき、不活性ガスを成膜室に導入しながら吸着物の除去を行うと、排気するだけでは脱離しにくい水などの脱離速度をさらに大きくすることができる。なお、導入する不活性ガスをベーキングの温度と同程度に加熱することで、吸着物の脱離速度をさらに高めることができる。ここで不活性ガスとして希ガスを用いると好ましい。また、成膜する膜種によっては不活性ガスの代わりに酸素などを用いても構わない。例えば、酸化物半導体層を成膜する場合は、主成分である酸素を用いた方が好ましい場合もある。

または、加熱した希ガスなどの不活性ガスまたは酸素などを導入することで成膜室内の圧力を高め、一定時間経過後に再び成膜室を排気する処理を行うと好ましい。加熱したガスの導入により成膜室内の吸着物を脱離させることができ、成膜室内に存在する不純物を低減することができる。なお、この処理は２回以上３０回以下、好ましくは５回以上１５回以下の範囲で繰り返し行うと効果的である。具体的には、温度が４０℃以上４００℃以下、好ましくは５０℃以上２００℃以下である不活性ガスまたは酸素などを導入することで成膜室内の圧力を０．１Ｐａ以上１０ｋＰａ以下、好ましくは１Ｐａ以上１ｋＰａ以下、さらに好ましくは５Ｐａ以上１００Ｐａ以下とし、圧力を保つ期間を１分以上３００分以下、好ましくは５分以上１２０分以下とすればよい。その後、成膜室を５分以上３００分以下、好ましくは１０分以上１２０分以下の期間排気する。

また、ダミー成膜を行うことでも吸着物の脱離速度をさらに高めることができる。ダミー成膜とは、ダミー基板に対してスパッタリング法などによる成膜を行うことで、ダミー基板および成膜室内壁に膜を堆積させ、成膜室内の不純物および成膜室内壁の吸着物を膜中に閉じこめることをいう。ダミー基板は、放出ガスの少ない基板が好ましく、例えば後述する基板７００と同様の基板を用いてもよい。ダミー成膜を行うことで、後に成膜される膜中の不純物濃度を低減することができる。なお、ダミー成膜はベーキングと同時に行ってもよい。

以上の成膜装置を用いて、酸化物半導体層を成膜することで、酸化物半導体層への不純物の入り込みを抑制できる。さらには、以上の成膜装置を用いて、酸化物半導体層に接する膜を成膜することで、酸化物半導体層に接する膜から酸化物半導体層へ不純物の入り込みを抑制できる。

次に、上述した成膜装置を用いた酸化物半導体膜（とくに、ＣＡＡＣ−ＯＳ）の成膜方法について説明する。

ターゲットは、表面温度が１００℃以下、好ましくは５０℃以下、さらに好ましくは室温程度（代表的には２０℃または２５℃）とする。大面積の基板に対応するスパッタリング装置では大面積のターゲットを用いることが多い。ところが、大面積に対応した大きさのターゲットをつなぎ目なく作製することは困難である。現実には複数のターゲットをなるべく隙間のないように並べて大きな形状としているが、どうしても僅かな隙間が生じてしまう。こうした僅かな隙間から、ターゲットの表面温度が高まることでＺｎなどが揮発し、徐々に隙間が広がっていくことがある。隙間が広がると、バッキングプレートや接着に用いている金属がスパッタリングされることがあり、不純物濃度を高める要因となる。従って、ターゲットは、十分に冷却されていることが好ましい。

具体的には、バッキングプレートとして、高い導電性および高い放熱性を有する金属（具体的にはＣｕ）を用いる。また、バッキングプレート内に水路を形成し、水路に十分な量の冷却水を流すことで、効率的にターゲットを冷却できる。ここで、十分な量の冷却水は、ターゲットの大きさにもよるが、例えば直径が３００ｍｍである正円形のターゲットの場合、３Ｌ／ｍｉｎ以上、５Ｌ／ｍｉｎ以上または１０Ｌ／ｍｉｎ以上とすればよい。

ＣＡＡＣ−ＯＳは、基板加熱温度を１００℃以上６００℃以下、好ましくは１５０℃以上５５０℃以下、さらに好ましくは２００℃以上５００℃以下とし、酸素ガス雰囲気で成膜する。ＣＡＡＣ−ＯＳの厚さは、１ｎｍ以上４０ｎｍ以下、好ましくは３ｎｍ以上２０ｎｍ以下とする。成膜時の加熱温度が高いほど、得られるＣＡＡＣ−ＯＳの不純物濃度は低くなる。また、被成膜面でスパッタリング粒子のマイグレーションが起こりやすくなるため、原子配列が整い、高密度化され、結晶性の高いＣＡＡＣ−ＯＳが成膜されやすくなる。さらに、酸素ガス雰囲気で成膜することで、プラズマダメージが軽減され、また希ガスなどの余分な原子が含まれないため、結晶性の高いＣＡＡＣ−ＯＳが成膜されやすくなる。ただし、酸素ガスと希ガスの混合雰囲気としてもよく、その場合は酸素ガスの割合は３０体積％以上、好ましくは５０体積％以上、より好ましくは８０体積％以上、さらに好ましくは１００体積％とする。

なお、ターゲットがＺｎを含む場合、酸素ガス雰囲気で成膜することにより、プラズマダメージが軽減され、Ｚｎの揮発が起こりにくいＣＡＡＣ−ＯＳを得ることができる。

ＣＡＡＣ−ＯＳは、成膜圧力を０．８Ｐａ以下、好ましくは０．４Ｐａ以下とし、ターゲットと基板との距離を４０ｍｍ以下、好ましくは２５ｍｍ以下として成膜する。このような条件でＣＡＡＣ−ＯＳを成膜することで、スパッタリング粒子と、別のスパッタリング粒子、ガス分子またはイオンとが衝突する頻度を下げることができる。即ち、成膜圧力に応じてターゲットと基板との距離をスパッタリング粒子、ガス分子またはイオンの平均自由行程よりも小さくすることで膜中に取り込まれる不純物濃度を低減できる。

例えば、圧力を０．４Ｐａ、温度を２５℃（絶対温度を２９８Ｋ）における平均自由行程は、水素分子（Ｈ_２）が４８．７ｍｍ、ヘリウム原子（Ｈｅ）が５７．９ｍｍ、水分子（Ｈ_２Ｏ）が３１．３ｍｍ、メタン分子（ＣＨ_４）が１３．２ｍｍ、ネオン原子（Ｎｅ）が４２．３ｍｍ、窒素分子（Ｎ_２）が２３．２ｍｍ、一酸化炭素分子（ＣＯ）が１６．０ｍｍ、酸素分子（Ｏ_２）が２６．４ｍｍ、アルゴン原子（Ａｒ）が２８．３ｍｍ、二酸化炭素分子（ＣＯ_２）が１０．９ｍｍ、クリプトン原子（Ｋｒ）が１３．４ｍｍ、キセノン原子（Ｘｅ）が９．６ｍｍである。なお、圧力が２倍になれば平均自由行程は２分の１になり、絶対温度が２倍になれば平均自由行程は２倍になる。

平均自由行程は、圧力、温度および分子（原子）の直径から決まる。圧力および温度を一定とした場合は、分子（原子）の直径が大きいほど平均自由行程は短くなる。なお、各分子（原子）の直径は、Ｈ_２が０．２１８ｎｍ、Ｈｅが０．２００ｎｍ、Ｈ_２Ｏが０．２７２ｎｍ、ＣＨ_４が０．４１９ｎｍ、Ｎｅが０．２３４ｎｍ、Ｎ_２が０．３１６ｎｍ、ＣＯが０．３８０ｎｍ、Ｏ_２が０．２９６ｎｍ、Ａｒが０．２８６ｎｍ、ＣＯ_２が０．４６０ｎｍ、Ｋｒが０．４１５ｎｍ、Ｘｅが０．４９１ｎｍである。

従って、分子（原子）の直径が大きいほど、平均自由行程が短くなり、かつ膜中に取り込まれた際には、分子（原子）の直径が大きいために結晶化度を低下させる。そのため、例えば、Ａｒ以上の直径を有する分子（原子）は不純物になりやすいといえる。

次に、加熱処理を行う。加熱処理は、減圧下、不活性雰囲気または酸化性雰囲気で行う。加熱処理により、ＣＡＡＣ−ＯＳ中の不純物濃度を低減することができる。

加熱処理は、減圧下または不活性雰囲気で加熱処理を行った後、温度を保持しつつ酸化性雰囲気に切り替えてさらに加熱処理を行うと好ましい。これは、減圧下または不活性雰囲気にて加熱処理を行うと、ＣＡＡＣ−ＯＳ中の不純物濃度を低減することができるが、同時に酸素欠損も生じてしまうためであり、このとき生じた酸素欠損を、酸化性雰囲気での加熱処理により低減することができる。

ＣＡＡＣ−ＯＳは、成膜時の基板加熱に加え、加熱処理を行うことで、膜中の不純物濃度を低減することが可能となる。

具体的には、ＣＡＡＣ−ＯＳ中の水素濃度は、ＳＩＭＳにおいて、２×１０^２０ａｔｏｍｓ／ｃｍ^３以下、好ましくは５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１９ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下とすることができる。

また、ＣＡＡＣ−ＯＳ中の窒素濃度は、ＳＩＭＳにおいて、５×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下とすることができる。

また、ＣＡＡＣ−ＯＳ中の炭素濃度は、ＳＩＭＳにおいて、５×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下とすることができる。

また、ＣＡＡＣ−ＯＳは、ＴＤＳ（ＴｈｅｒｍａｌＤｅｓｏｒｐｔｉｏｎＳｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析によるｍ／ｚが２（水素分子など）である気体分子（原子）、ｍ／ｚが１８である気体分子（原子）、ｍ／ｚが２８である気体分子（原子）およびｍ／ｚが４４である気体分子（原子）の放出量が、それぞれ１×１０^１９個／ｃｍ^３以下、好ましくは１×１０^１８個／ｃｍ^３以下とすることができる。

なお、ＴＤＳ分析にて放出量を測定する方法については、後述の酸素原子の放出量の測定方法についての記載を参照する。

以上のようにして、結晶性の高いＣＡＡＣ−ＯＳを成膜することができる。

（実施の形態１０）
本実施の形態では、先の実施の形態で説明したスイッチが有する第１のトランジスタの一態様について説明する。

本実施の形態においては、ボトムゲート型トランジスタの一種であるボトムゲートトップコンタクト構造（ＢＧＴＣ構造）のトランジスタについて図２１を用いて説明する。

図２１に、ＢＧＴＣ構造であるトランジスタの上面図および断面図を示す。図２１（Ａ）は、トランジスタの上面図を示す。図２１（Ａ）において、一点鎖線Ａ１−Ａ２に対応する断面図を図２１（Ｂ）に示す。また、図２１（Ａ）において、一点鎖線Ａ３−Ａ４に対応する断面図を図２１（Ｃ）に示す。

図２１（Ｂ）に示すトランジスタは、基板７００上に設けられたゲート電極７０４と、ゲート電極７０４上に設けられたゲート絶縁膜７１２と、ゲート絶縁膜７１２上に設けられた多層膜７０６と、ゲート絶縁膜７１２および多層膜７０６上に設けられたソース電極７１６ａおよびドレイン電極７１６ｂと、多層膜７０６、ソース電極７１６ａおよびドレイン電極７１６ｂ上に設けられた保護絶縁膜７１８と、を有する。また、図２１（Ｂ）において、多層膜７０６は、酸化物層７０６ａと、酸化物層７０６ａ上に設けられた酸化物半導体層７０６ｂと、酸化物半導体層７０６ｂ上に設けられた酸化物層７０６ｃを含む構成で形成されている。

なお、ソース電極７１６ａおよびドレイン電極７１６ｂは、酸化物半導体層７０６ｂの側端部と接して設けられると良い。

また、図２１（Ｂ）に示すように、ソース電極７１６ａおよびドレイン電極７１６ｂに用いる導電膜の種類によっては、酸化物層７０６ｃの一部から酸素を奪い、ソース領域７０６ｄおよびドレイン領域７０６ｅを形成することがある。

図２１（Ａ）において、ゲート電極７０４と重なる領域において、ソース電極７１６ａとドレイン電極７１６ｂとの間隔をチャネル長という。ただし、トランジスタが、ソース領域７０６ｄおよびドレイン領域７０６ｅを含む場合、ゲート電極７０４と重なる領域において、ソース領域７０６ｄとドレイン領域７０６ｅとの間隔をチャネル長といってもよい。

なお、チャネル形成領域とは、多層膜７０６において、ゲート電極７０４と重なり、かつソース電極７１６ａとドレイン電極７１６ｂとに挟まれる領域をいう（図２１（Ｂ）参照）。また、チャネルとは、チャネル形成領域において、電流が主として流れる領域をいう。ここでは、チャネルは、チャネル形成領域中の酸化物半導体層７０６ｂ部分である。

以下では、多層膜７０６、ならびに多層膜７０６を構成する酸化物層７０６ａ、酸化物半導体層７０６ｂおよび酸化物層７０６ｃについて説明する。

酸化物層７０６ａは、酸化物半導体層７０６ｂを構成する元素一種または二種以上から構成され、伝導帯下端のエネルギーが酸化物半導体層７０６ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下真空準位に近い酸化物層である。なお、酸化物半導体層７０６ｂは少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。このとき、ゲート電極７０４に電界を印加すると、多層膜７０６のうち、伝導帯下端のエネルギーが小さい酸化物半導体層７０６ｂにチャネルが形成される。即ち、酸化物半導体層７０６ｂとゲート絶縁膜７１２との間に酸化物層７０６ａを有することによって、トランジスタのチャネルをゲート絶縁膜７１２と接しない酸化物半導体層７０６ｂに形成することができる。また、酸化物半導体層７０６ｂを構成する元素一種以上から酸化物層７０６ａが構成されるため、酸化物半導体層７０６ｂと酸化物層７０６ａとの界面において、界面散乱が起こりにくい。従って、該界面においてはキャリアの動きが阻害されないため、トランジスタの電界効果移動度が高くなる。

酸化物層７０６ａの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、酸化物半導体層７０６ｂの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。

また、酸化物層７０６ｃは、酸化物半導体層７０６ｂを構成する元素一種または二種以上から構成され、伝導帯下端のエネルギーが酸化物半導体層７０６ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下真空準位に近い酸化物層である。酸化物半導体層７０６ｂを構成する元素一種以上から酸化物層７０６ｃが構成されるため、酸化物半導体層７０６ｂと酸化物層７０６ｃとの界面に界面準位を形成しにくい。該界面が界面準位を有すると、該界面をチャネルとしたしきい値電圧の異なる第２のトランジスタが形成され、トランジスタの見かけ上のしきい値電圧が変動することがある。従って、酸化物層７０６ｃを設けることにより、トランジスタのしきい値電圧などの電気特性のばらつきを低減することができる。

酸化物層７０６ｃの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。

例えば、酸化物層７０６ａ及び酸化物層７０６ｃは、酸化物半導体層７０６ｂと同じ元素（インジウム、ガリウム、亜鉛）を主成分とし、ガリウムを酸化物半導体層７０６ｂよりも高い原子数比で含む酸化物層とすればよい。具体的には、酸化物層７０６ａ及び酸化物層７０６ｃとして、酸化物半導体層７０６ｂよりもガリウムを１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上高い原子数比で含む酸化物層を用いる。ガリウムは酸素と強く結合するため、酸素欠損が酸化物層に生じることを抑制する機能を有する。即ち、酸化物層７０６ａ及び酸化物層７０６ｃは酸化物半導体層７０６ｂよりも酸素欠損が生じにくい酸化物層である。

なお、酸化物層７０６ａ、酸化物半導体層７０６ｂおよび酸化物層７０６ｃは、非晶質または結晶質とする。好ましくは、酸化物層７０６ａは非晶質とし、酸化物半導体層７０６ｂは結晶質とし、酸化物層７０６ｃは非晶質または結晶質とする。チャネルが形成される酸化物半導体層７０６ｂが結晶質であることにより、トランジスタに安定した電気特性を付与することができる。

以下では、トランジスタのその他の構成について説明する。

基板７００に大きな制限はない。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などを、基板７００として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（ＳｉｌｉｃｏｎＯｎＩｎｓｕｌａｔｏｒ）基板などを適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板７００として用いてもよい。

また、基板７００によっては、半導体装置の作製工程における加熱処理などで生じる基板７００の縮みによって、微細な加工が困難になる場合ある。そのため、基板７００は、加熱処理による縮みの小さいものを用いることが好ましい。例えば、基板７００として、４００℃、好ましくは４５０℃、さらに好ましくは５００℃の温度で１時間加熱処理を行った後の縮み量が１０ｐｐｍ以下、好ましくは５ｐｐｍ以下、さらに好ましくは３ｐｐｍ以下であるガラス基板を用いればよい。

また、基板７００として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板７００に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。

ゲート電極７０４は、アルミニウム、チタン、クロム、コバルト、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、タンタルおよびタングステンを一種以上含む導電膜を、単層で、または積層で用いればよい。

なお、ゲート電極７０４は、図２１（Ａ）に示すように、多層膜７０６が内側に含まれるように設けられる。こうすることで、基板７００側から光が入射した際に、多層膜７０６中で光によってキャリアが生成されることを抑制することができる。ただし、ゲート電極７０４の外側まで多層膜７０６が形成されていても構わない。

ゲート絶縁膜７１２は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を、単層で、または積層で用いればよい。

ゲート絶縁膜７１２は、例えば、１層目を窒化シリコン層とし、２層目を酸化シリコン層とした多層膜とすればよい。この場合、酸化シリコン層は酸化窒化シリコン層でも構わない。また、窒化シリコン層は窒化酸化シリコン層でも構わない。酸化シリコン層は、欠陥密度の小さい酸化シリコン層を用いると好ましい。具体的には、電子スピン共鳴（ＥＳＲ：ＥｌｅｃｔｒｏｎＳｐｉｎＲｅｓｏｎａｎｃｅ）にてｇ値が２．００１の信号に由来するスピンのスピン密度が３×１０^１７ｓｐｉｎｓ／ｃｍ^３以下、好ましくは５×１０^１６ｓｐｉｎｓ／ｃｍ^３以下である酸化シリコン層を用いる。酸化シリコン層は、過剰酸素を有する酸化シリコン層を用いると好ましい。窒化シリコン層は水素およびアンモニアの放出量が少ない窒化シリコン層を用いる。水素、アンモニアの放出量は、ＴＤＳ分析にて測定すればよい。

ソース電極７１６ａおよびドレイン電極７１６ｂは、アルミニウム、チタン、クロム、コバルト、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、タンタルおよびタングステンを一種以上含む導電膜を、単層で、または積層で用いればよい。なお、ソース電極７１６ａとドレイン電極７１６ｂは同一組成であってもよいし、異なる組成であってもよい。

保護絶縁膜７１８は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を、単層で、または積層で用いればよい。

保護絶縁膜７１８は、例えば、１層目を酸化シリコン層とし、２層目を窒化シリコン層とした多層膜とすればよい。この場合、酸化シリコン層は酸化窒化シリコン層でも構わない。また、窒化シリコン層は窒化酸化シリコン層でも構わない。酸化シリコン層は、欠陥密度の小さい酸化シリコン層を用いると好ましい。具体的には、ＥＳＲにてｇ値が２．００１の信号に由来するスピンのスピン密度が３×１０^１７ｓｐｉｎｓ／ｃｍ^３以下、好ましくは５×１０^１６ｓｐｉｎｓ／ｃｍ^３以下である酸化シリコン層を用いる。窒化シリコン層は水素およびアンモニアの放出量が少ない窒化シリコン層を用いる。水素、アンモニアの放出量は、ＴＤＳ分析にて測定すればよい。また、窒化シリコン層は、酸素を透過しない、またはほとんど透過しない窒化シリコン層を用いる。

または、保護絶縁膜７１８は、例えば、１層目を第１の酸化シリコン層７１８ａとし、２層目を第２の酸化シリコン層７１８ｂとし、３層目を窒化シリコン層７１８ｃとした多層膜とすればよい（図２１（Ｄ）参照）。この場合、第１の酸化シリコン層７１８ａまたは／および第２の酸化シリコン層７１８ｂは酸化窒化シリコン層でも構わない。また、窒化シリコン層７１８ｃは窒化酸化シリコン層でも構わない。第１の酸化シリコン層７１８ａは、欠陥密度の小さい酸化シリコン層を用いると好ましい。具体的には、ＥＳＲにてｇ値が２．００１の信号に由来するスピンのスピン密度が３×１０^１７ｓｐｉｎｓ／ｃｍ^３以下、好ましくは５×１０^１６ｓｐｉｎｓ／ｃｍ^３以下である酸化シリコン層を用いる。第２の酸化シリコン層７１８ｂは、過剰酸素を有する酸化シリコン層を用いる。窒化シリコン層７１８ｃは水素およびアンモニアの放出量が少ない窒化シリコン層を用いる。また、窒化シリコン層は、酸素を透過しない、またはほとんど透過しない窒化シリコン層を用いる。

過剰酸素を含む酸化シリコン層とは、加熱処理などによって酸素を放出することができる酸化シリコン層をいう。酸化シリコン層を絶縁膜に拡張すると、過剰酸素を有する絶縁膜は、加熱処理によって酸素を放出する機能を有する絶縁膜である。

ここで、加熱処理によって酸素を放出する膜は、ＴＤＳ分析によって１×１０^１８ａｔｏｍｓ／ｃｍ^３以上、１×１０^１９ａｔｏｍｓ／ｃｍ^３以上または１×１０^２０ａｔｏｍｓ／ｃｍ^３以上の酸素（酸素原子数に換算）を放出することもある。

ここで、ＴＤＳ分析を用いた酸素の放出量の測定方法について、以下に説明する。

測定試料をＴＤＳ分析したときの気体の全放出量は、放出ガスのイオン強度の積分値に比例する。そして標準試料との比較により、気体の全放出量を計算することができる。

例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、および測定試料のＴＤＳ分析結果から、測定試料の酸素分子の放出量（Ｎ_Ｏ２）は、数式（１）で求めることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるガスの全てが酸素分子由来と仮定する。質量数３２のものとしてほかにＣＨ_３ＯＨがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸素原子および質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。

Ｎ_Ｈ２は、標準試料から脱離した水素分子を密度で換算した値である。Ｓ_Ｈ２は、標準試料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、Ｎ_Ｈ２／Ｓ_Ｈ２とする。Ｓ_Ｏ２は、測定試料をＴＤＳ分析したときのイオン強度の積分値である。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。数式（１）の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０^１６ａｔｏｍｓ／ｃｍ^２の水素原子を含むシリコンウェハを用いて測定した。

また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。

なお、Ｎ_Ｏ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子の放出量の２倍となる。

または、加熱処理によって酸素を放出する膜は、過酸化ラジカルを含むこともある。具体的には、過酸化ラジカルに起因するスピン密度が、５×１０^１７ｓｐｉｎｓ／ｃｍ^３以上であることをいう。なお、過酸化ラジカルを含む膜は、ＥＳＲにて、ｇ値が２．０１近傍に非対称の信号を有することもある。

または、過剰酸素を含む絶縁膜は、酸素が過剰な酸化シリコン（ＳｉＯ_Ｘ（Ｘ＞２））であってもよい。酸素が過剰な酸化シリコン（ＳｉＯ_Ｘ（Ｘ＞２））は、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数および酸素原子数は、ＲＢＳにより測定した値である。

ゲート絶縁膜７１２および保護絶縁膜７１８の少なくとも一方が過剰酸素を含む絶縁膜を含む場合、酸化物半導体層７０６ｂの酸素欠損を低減することができる。

以上のようにして構成されたトランジスタは、多層膜７０６の酸化物半導体層７０６ｂにチャネルが形成されることにより、安定した電気特性を有し、高い電界効果移動度を有する。

ここで、図２１に示すトランジスタの作製方法について、図２２及び図２３を用いて説明する。

まず、基板７００を準備する。

次に、ゲート電極７０４となる導電膜を成膜する。ゲート電極７０４となる導電膜は、ゲート電極７０４として示した導電膜をスパッタリング法、化学気相成長（ＣＶＤ：ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：ＭｏｌｅｃｕｌａｒＢｅａｍＥｐｉｔａｘｙ）法、原子層堆積（ＡＬＤ：ＡｔｏｍｉｃＬａｙｅｒＤｅｐｏｓｉｔｉｏｎ）法またはパルスレーザ堆積（ＰＬＤ：ＰｕｌｓｅＬａｓｅｒＤｅｐｏｓｉｔｉｏｎ）法を用いて成膜すればよい。

次に、ゲート電極７０４となる導電膜の一部をエッチングし、ゲート電極７０４を形成する（図２２（Ａ）参照）。

次に、ゲート絶縁膜７１２を成膜する（図２２（Ｂ）参照）。ゲート絶縁膜７１２は、ゲート絶縁膜７１２として示した絶縁膜をスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。

次に、酸化物層７０６ａとなる酸化物層を成膜する。酸化物層７０６ａとなる酸化物層は、酸化物層７０６ａとして示した酸化物層をスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。

次に、酸化物半導体層７０６ｂとなる酸化物半導体層を成膜する。酸化物半導体層７０６ｂの成膜方法については、先の実施の形態の記載を参酌することで形成することができる。

次に、酸化物層７０６ｃとなる酸化物層を成膜する。酸化物層７０６ｃとなる酸化物層は、酸化物層７０６ｃとして示した酸化物層をスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。

なお、酸化物層７０６ａとなる酸化物層、酸化物半導体層７０６ｂとなる酸化物半導体層および酸化物層７０６ｃとなる酸化物層は、大気曝露することなく連続で成膜すると、各界面に不純物が取り込まれることが少なくなり好ましい。

次に、酸化物層７０６ａとなる酸化物層、酸化物半導体層７０６ｂとなる酸化物半導体層および酸化物層７０６ｃとなる酸化物層の一部をエッチングし、酸化物層７０６ａ、酸化物半導体層７０６ｂおよび酸化物層７０６ｃを含む多層膜７０６を形成する（図２２（Ｃ）参照）。

次に、第１の加熱処理を行うと好ましい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下で行えばよい。第１の加熱処理の雰囲気は、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気、または減圧状態で行う。または、第１の加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。第１の加熱処理によって、酸化物半導体層７０６ｂの結晶性を高め、さらにゲート絶縁膜７１２または／および多層膜７０６から水素や水などの不純物を除去することができる。

次に、ソース電極７１６ａおよびドレイン電極７１６ｂとなる導電膜を成膜する。ソース電極７１６ａおよびドレイン電極７１６ｂとなる導電膜は、ソース電極７１６ａおよびドレイン電極７１６ｂとして示した導電膜をスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。

次に、ソース電極７１６ａおよびドレイン電極７１６ｂとなる導電膜の一部をエッチングし、ソース電極７１６ａおよびドレイン電極７１６ｂを形成する（図２３（Ａ）参照）。

次に、第２の加熱処理を行うと好ましい。第２の加熱処理は、第１の加熱処理の記載を参照して行えばよい。第２の加熱処理により、多層膜７０６から水素や水などの不純物を除去することができる。なお、水も水素を含む化合物であるため、酸化物半導体層７０６ｂ中で不純物となり得る。

次に、保護絶縁膜７１８を成膜する（図２３（Ｂ）参照）。保護絶縁膜７１８は、保護絶縁膜７１８として示した絶縁膜をスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。

ここで、保護絶縁膜７１８を図２１（Ｄ）に示すような３層構造とする場合について説明する。まず、第１の酸化シリコン層７１８ａを成膜する。次に、第２の酸化シリコン層７１８ｂを成膜する。次に、第２の酸化シリコン層７１８ｂに酸素イオンを添加する処理を行うと好ましい。酸素イオンを添加する処理は、イオンドーピング装置またはプラズマ処理装置を用いればよい。イオンドーピング装置として、質量分離機能を有するイオンドーピング装置を用いてもよい。酸素イオンの原料として、^１６Ｏ_２もしくは^１８Ｏ_２などの酸素ガス、亜酸化窒素ガスまたはオゾンガスなどを用いればよい。次に、窒化シリコン層７１８ｃを成膜することで、保護絶縁膜７１８を形成すればよい。

次に、第３の加熱処理を行うと好ましい。第３の加熱処理は、第１の加熱処理の記載を参照して行えばよい。第３の加熱処理により、ゲート絶縁膜７１２または／および保護絶縁膜７１８から過剰酸素が放出され、多層膜７０６の酸素欠損を低減することができる。なお、多層膜７０６中では、酸素欠損が隣接する酸素原子を捕獲していくことで、見かけ上移動する。従って、過剰酸素は、酸化物層７０６ａまたは酸化物層７０６ｃを介して酸化物半導体層７０６ｂに達することができる。

以上のようにして、ＢＧＴＣ構造のトランジスタを作製することができる。当該トランジスタは、多層膜７０６の酸化物半導体層７０６ｂの酸素欠損が低減されているため、安定した電気特性を有する。

（実施の形態１１）
本実施の形態では、先の実施の形態で説明した図２１に示すトランジスタと異なる態様のトランジスタについて説明する。

本実施の形態においては、トップゲート型トランジスタの一種であるトップゲートトップコンタクト構造（ＴＧＴＣ構造）のトランジスタについて図２４を用いて説明する。

図２４に、ＴＧＴＣ構造であるトランジスタの上面図および断面図を示す。図２４（Ａ）は、トランジスタの上面図を示す。図２４（Ａ）において、一点鎖線Ｂ１−Ｂ２に対応する断面図を図２４（Ｂ）に示す。また、図２４（Ａ）において、一点鎖線Ｂ３−Ｂ４に対応する断面図を図２４（Ｃ）に示す。

図２４（Ｂ）に示すトランジスタは、基板８００上に設けられた下地絶縁膜８０２と、下地絶縁膜８０２上に設けられた酸化物層８０６ａ、酸化物層８０６ａ上に設けられた酸化物半導体層８０６ｂ、および酸化物半導体層８０６ｂ上に設けられた酸化物層８０６ｃを含む多層膜８０６と、下地絶縁膜８０２および多層膜８０６上に設けられたソース電極８１６ａおよびドレイン電極８１６ｂと、多層膜８０６、ソース電極８１６ａおよびドレイン電極８１６ｂ上に設けられたゲート絶縁膜８１２と、ゲート絶縁膜８１２上に設けられたゲート電極８０４と、ゲート絶縁膜８１２およびゲート電極８０４上に設けられた保護絶縁膜８１８と、を有する。なお、トランジスタは、下地絶縁膜８０２または／および保護絶縁膜８１８を有さなくても構わない。

なお、ソース電極８１６ａおよびドレイン電極８１６ｂは、酸化物半導体層８０６ｂの側端部と接して設けられると良い。

また、図２４（Ｂ）に示すように、ソース電極８１６ａおよびドレイン電極８１６ｂに用いる導電膜の種類によっては、酸化物層８０６ｃの一部から酸素を奪い、ソース領域８０６ｄおよびドレイン領域８０６ｅを形成することがある。

図２４（Ａ）において、ゲート電極８０４と重なる領域において、ソース電極８１６ａとドレイン電極８１６ｂとの間隔をチャネル長という。ただし、トランジスタが、ソース領域およびドレイン領域を含む場合、ゲート電極８０４と重なる領域において、ソース領域とドレイン領域との間隔をチャネル長といってもよい。

なお、チャネル形成領域とは、多層膜８０６において、ゲート電極８０４と重なり、かつソース電極８１６ａとドレイン電極８１６ｂとに挟まれる領域をいう。また、チャネルとは、チャネル形成領域において、電流が主として流れる領域をいう。ここでは、チャネルは、チャネル形成領域中の酸化物半導体層８０６ｂ部分である。

多層膜８０６は多層膜７０６についての記載を参照する。具体的には、酸化物層８０６ａは酸化物層７０６ｃについての記載を参照し、酸化物半導体層８０６ｂは酸化物半導体層７０６ｂについての記載を参照し、酸化物層８０６ｃは酸化物層７０６ａについての記載を参照する。

基板８００は、基板７００についての記載を参照する。また、ソース電極８１６ａおよびドレイン電極８１６ｂは、ソース電極７１６ａおよびドレイン電極７１６ｂについての記載を参照する。また、ゲート絶縁膜８１２は、ゲート絶縁膜７１２についての記載を参照する。また、ゲート電極８０４は、ゲート電極７０４についての記載を参照する。また、保護絶縁膜８１８は、保護絶縁膜７１８についての記載を参照する。

なお、図２４（Ａ）では、多層膜８０６がゲート電極８０４よりも外側まで形成されているが、多層膜８０６中で光によってキャリアが生成されることを抑制するために、ゲート電極８０４の内側に多層膜８０６が形成されていても構わない。

下地絶縁膜８０２は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を、単層で、または積層で用いればよい。

下地絶縁膜８０２は、例えば、１層目を窒化シリコン層とし、２層目を酸化シリコン層とした多層膜とすればよい。この場合、酸化シリコン層は酸化窒化シリコン層でも構わない。また、窒化シリコン層は窒化酸化シリコン層でも構わない。酸化シリコン層は、欠陥密度の小さい酸化シリコン層を用いると好ましい。具体的には、ＥＳＲにてｇ値が２．００１の信号に由来するスピンのスピン密度が３×１０^１７ｓｐｉｎｓ／ｃｍ^３以下、好ましくは５×１０^１６ｓｐｉｎｓ／ｃｍ^３以下である酸化シリコン層を用いる。窒化シリコン層は水素およびアンモニアの放出量が少ない窒化シリコン層を用いる。水素、アンモニアの放出量は、ＴＤＳ分析にて測定すればよい。また、窒化シリコン層は、酸素を透過しない、またはほとんど透過しない窒化シリコン層を用いる。

または、下地絶縁膜８０２は、例えば、１層目を第１の窒化シリコン層とし、２層目を第１の酸化シリコン層とし、３層目を第２の酸化シリコン層とした多層膜とすればよい。この場合、第１の酸化シリコン層または／および第２の酸化シリコン層は酸化窒化シリコン層でも構わない。また、窒化シリコン層は窒化酸化シリコン層でも構わない。第１の酸化シリコン層は、欠陥密度の小さい酸化シリコン層を用いると好ましい。具体的には、ＥＳＲにてｇ値が２．００１の信号に由来するスピンのスピン密度が３×１０^１７ｓｐｉｎｓ／ｃｍ^３以下、好ましくは５×１０^１６ｓｐｉｎｓ／ｃｍ^３以下である酸化シリコン層を用いる。第２の酸化シリコン層は、過剰酸素を有する酸化シリコン層を用いる。窒化シリコン層は水素およびアンモニアの放出量が少ない窒化シリコン層を用いる。また、窒化シリコン層は、酸素を透過しない、またはほとんど透過しない窒化シリコン層を用いる。

ゲート絶縁膜８１２および下地絶縁膜８０２の少なくとも一方が過剰酸素を含む絶縁膜を含む場合、酸化物半導体層８０６ｂの酸素欠損を低減することができる。

以上のようにして構成されたトランジスタは、多層膜８０６の酸化物半導体層８０６ｂにチャネルが形成されることにより、安定した電気特性を有し、高い電界効果移動度を有する。

ここで、図２４に示すトランジスタの作製方法について、図２５及び図２６を用いて説明する。

まず、基板８００を準備する。次に、下地絶縁膜８０２を成膜する。下地絶縁膜８０２の膜種等は上述の記載を参照する。

次に、酸化物層８０６ａとなる酸化物層を成膜する。酸化物層８０６ａとなる酸化物層の成膜方法は、酸化物層７０６ｃについての記載を参照する。

次に、酸化物半導体層８０６ｂとなる酸化物半導体層を成膜する。酸化物半導体層８０６ｂとなる酸化物半導体層の成膜方法は、酸化物半導体層７０６ｂについての記載を参照する。

次に、酸化物層８０６ｃとなる酸化物層を成膜する。酸化物層８０６ｃとなる酸化物層の成膜方法は、酸化物層７０６ａについての記載を参照する。

次に、第１の加熱処理を行うと好ましい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下で行えばよい。第１の加熱処理の雰囲気は、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気、または減圧状態で行う。または、第１の加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。第１の加熱処理によって、酸化物半導体層８０６ｂとなる酸化物半導体層の結晶性を高め、さらに下地絶縁膜８０２、酸化物層８０６ａとなる酸化物層、酸化物半導体層８０６ｂとなる酸化物半導体層または／および酸化物層８０６ｃとなる酸化物層から水素や水などの不純物を除去することができる。

次に、酸化物層８０６ａとなる酸化物層、酸化物半導体層８０６ｂとなる酸化物半導体層および酸化物層８０６ｃとなる酸化物層の一部をエッチングし、酸化物層８０６ａ、酸化物半導体層８０６ｂおよび酸化物層８０６ｃを含む多層膜８０６を形成する（図２５（Ａ）参照）。

次に、ソース電極８１６ａおよびドレイン電極８１６ｂとなる導電膜を成膜する。ソース電極８１６ａおよびドレイン電極８１６ｂとなる導電膜の成膜方法は、ソース電極７１６ａおよびドレイン電極７１６ｂについての記載を参照する。

次に、ソース電極８１６ａおよびドレイン電極８１６ｂとなる導電膜の一部をエッチングし、ソース電極８１６ａおよびドレイン電極８１６ｂを形成する（図２５（Ｂ）参照）。

次に、第２の加熱処理を行うと好ましい。第２の加熱処理は、第１の加熱処理の記載を参照して行えばよい。第２の加熱処理により、多層膜８０６から水素や水などの不純物を除去することができる。

次に、ゲート絶縁膜８１２を成膜する（図２５（Ｃ）参照）。ゲート絶縁膜８１２の成膜方法は、ゲート絶縁膜７１２についての記載を参照する。

次に、ゲート電極８０４となる導電膜を成膜する。ゲート電極８０４となる導電膜の成膜方法は、ゲート電極７０４となる導電膜についての記載を参照する。

次に、ゲート電極８０４となる導電膜の一部をエッチングし、ゲート電極８０４を形成する（図２６（Ａ）参照）。

次に、保護絶縁膜８１８を成膜する（図２６（Ｂ）参照）。保護絶縁膜８１８の成膜方法は、保護絶縁膜７１８についての記載を参照する。

以上のようにして、トランジスタを作製することができる。当該トランジスタは、多層膜８０６の酸化物半導体層８０６ｂの酸素欠損が低減されているため、安定した電気特性を有する。

（実施の形態１２）
本実施の形態では、先の実施の形態で説明したスイッチに、第１のトランジスタ９０２としてチャネル形成領域に酸化物半導体を用い、第２のトランジスタ９０１としてチャネル形成領域に単結晶シリコンウェハを用いた場合の断面構造の例、及びその作製方法の例について、図２７を用いて説明する。

ただし、スイッチが有する第２のトランジスタ９０１は、シリコンの他、ゲルマニウム、シリコンゲルマニウム、単結晶炭化シリコンなどの半導体材料を用いていても良い。また、例えば、シリコンを用いたトランジスタは、ＳＯＩ法により作製されたシリコン薄膜、気相成長法により作製されたシリコン薄膜などを用いて形成することができる。この場合、基板にはフュージョン法やフロート法で作製されるガラス基板、石英基板、半導体基板、セラミック基板等を用いることができる。ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上のものを用いると良い。

図２７は、スイッチにおいて一のコンフィギュレーションデータを記憶させる一組の回路構成を断面構造として具現したものを示す図である。この場合、単結晶シリコンウェハを用いて形成された第２のトランジスタ９０１と、その上階層に酸化物半導体を用いて形成された第１のトランジスタ９０２、及び容量素子９０３が形成されている。すなわち、本実施の形態で示すスイッチは、シリコンウェハを基板として、その上層に第１のトランジスタ層が設けられた三次元の積層構造を有する半導体装置であり、また、シリコンをチャネル形成領域に用いたトランジスタと酸化物半導体をチャネル形成領域に用いたトランジスタとを有するハイブリッド型の半導体装置である。

なお、本実施の形態においては、スイッチの一部の構造についてのみ断面を示すが、この積層構造を用いてロジックエレメント等その他の回路構成を作製することができる。したがって、ＰＬＤ全体を一つの積層構造体として作製することができる。

半導体材料を含む基板９００を用いて作製された第２のトランジスタ９０１は、ｎチャネル型トランジスタ（ＮＭＯＳＦＥＴ）、ｐチャネル型トランジスタ（ＰＭＯＳＦＥＴ）のいずれも用いることができる。図２７に示す例においては、第２のトランジスタ９０１は、ＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）９０５によって他の素子と絶縁分離されている。ＳＴＩ９０５を用いることにより、ＬＯＣＯＳによる素子分離法で発生した素子分離部のバーズビークを抑制することができ、素子分離部の縮小等が可能となる。一方で、構造の微細化小型化が要求されない半導体装置においてはＳＴＩ９０５の形成は必ずしも必要ではなく、ＬＯＣＯＳ等の素子分離手段を用いることもできる。第２のトランジスタ９０１が形成される基板９００には、ボロンやリン、ヒ素等の導電性を付与する不純物が添加されたウェル９０４が形成されている。

図２７における第２のトランジスタ９０１は、基板９００中に設けられたチャネル形成領域と、チャネル形成領域を挟むように設けられた不純物領域９０６（ソース領域及びドレイン領域ともいう）と、チャネル形成領域上に設けられたゲート絶縁膜９０７と、ゲート絶縁膜９０７上にチャネル形成領域と重畳するように設けられたゲート電極層９０８とを有する。ゲート電極層９０８は、加工精度を高めるための第１の材料からなるゲート電極層と、配線として低抵抗化を目的とした第２の材料からなるゲート電極層を積層した構造とすることができる。例えば導電性を付与するリン等の不純物を添加した結晶性シリコンとニッケルシリサイドとの積層構造などが挙げられる。しかし、この構造に限らず、適宜要求される仕様に応じて材料、積層数、形状等を調整することができる。

なお、図２７に示す第２のトランジスタ９０１を、フィン型構造のトランジスタとしてもよい。フィン型構造とは、半導体基板の一部を板状の突起形状に加工し、突起形状の長尺方向を交差するようにゲート電極層を設けた構造である。ゲート電極層は、ゲート絶縁膜を介して突起構造の上面及び側面を覆う。第２のトランジスタをフィン型構造のトランジスタとすることで、チャネル幅を縮小してトランジスタの集積化を図ることができる。また、電流を多く流すことができ、加えて制御効率を向上させることができるため、トランジスタのオフ時の電流及びしきい値電圧を低減することができる。

また、基板９００中に設けられた不純物領域９０６には、コンタクトプラグ９１３、９１５が接続されている。ここでコンタクトプラグ９１３、９１５は、第２のトランジスタ９０１のソース電極やドレイン電極としても機能する。また、不純物領域９０６とチャネル形成領域の間には、不純物領域９０６と異なる不純物領域が設けられていても良い。該不純物領域は、導入された不純物の濃度によって、ＬＤＤ領域やエクステンション領域としてチャネル形成領域近傍の電界分布を制御する機能を果たす。ゲート電極層９０８の側壁には絶縁膜を介してサイドウォール絶縁膜９０９を有する。この絶縁膜やサイドウォール絶縁膜９０９を用いることで、ＬＤＤ領域やエクステンション領域を形成することができる。

また、第２のトランジスタ９０１は、絶縁膜９１０により被覆されている。絶縁膜９１０には保護膜としての機能を持たせることができ、外部からチャネル形成領域への不純物の入り込みを防止することができる。また、絶縁膜９１０をＰＥ−ＣＶＤ法による窒化シリコン等の材料とすることで、チャネル形成領域に単結晶シリコンを用いた場合には加熱処理によって水素化を行うことができる。また、絶縁膜９１０に引張応力又は圧縮応力を有する絶縁膜を用いることで、チャネル形成領域を構成する半導体材料に歪みを与えることができる。ｎチャネル型のトランジスタの場合にはチャネル形成領域となるシリコン材料に引張応力を、ｐチャネル型のトランジスタの場合にはチャネル形成領域となるシリコン材料に圧縮応力を付加することで、各トランジスタの電界効果移動度を向上させることができる。

さらに、絶縁膜９１０上に絶縁膜９１１が設けられ、その表面はＣＭＰによる平坦化処理が施されている。これにより、第２のトランジスタ９０１を含む階層よりも上の階層に高い精度で素子層を積層していくことができる。

第２のトランジスタ９０１を含む階層よりも上層に、酸化物半導体膜をチャネル形成領域に用いた第１のトランジスタ９０２及び容量素子９０３を含む階層を形成する。

第１のトランジスタ９０２は、多層膜９２６と、ソース電極層９２７と、ドレイン電極層９２８と、ゲート絶縁膜９２９と、ゲート電極層９３０と、を含むトップゲート構造のトランジスタである。第１のトランジスタ９０２は、先の実施の形態の図２４に示すトランジスタと同様の構成を用いることができるため、先の記載を参酌することで形成できる。したがって、以下ではその他の構成について説明を行う。

絶縁膜９２４は、加熱により酸素を放出する酸素放出型の酸化物絶縁膜を用いると好適である。「加熱により酸素を放出する」とは、ＴＤＳ分析にて、酸素原子に換算しての酸素の放出量が１．０×１０^１８ａｔｏｍｓ／ｃｍ^３以上、好ましくは３．０×１０^２０ａｔｏｍｓ／ｃｍ^３以上であることをいう。

加熱により酸素の一部が脱離する酸化物絶縁膜は、加熱により酸素が脱離するため、後に形成される多層膜９２６中の酸化物半導体膜に酸素を拡散させることができる。例えば、絶縁膜９２４として、酸化シリコン膜を用いる場合には、ＳｉＯ_２＋α（ただし、α＞０）とする。このような絶縁膜９２４を用いることで、酸化物半導体膜に酸素を供給することができ、酸化物半導体膜へ酸素を供給することにより、酸化物半導体膜中の酸素欠損を補填することができる。

また、絶縁膜９２４としては、スパッタリング法、ＰＥ−ＣＶＤ法等により形成することができる。例えば、絶縁膜９２４をＰＥ−ＣＶＤ法で形成する場合、原料ガス由来の水素または水が絶縁膜９２４中に混入する場合がある。このため、ＰＥ−ＣＶＤ法で絶縁膜９２４を形成した後、脱水素化または脱水化として、加熱処理を行うことが好ましい。該加熱処理の温度は、絶縁膜９２４から水素または水を放出させる温度が好ましい。また、該加熱処理は、電気炉、ＲＴＡ装置等を用いることができる。ＲＴＡ装置を用いることで、短時間に限り、基板の歪み点以上の温度で熱処理を行うことができる。そのため、絶縁膜９２４からの水素または水の放出の時間を短縮することができる。

上記加熱処理によって、絶縁膜９２４の脱水素化または脱水化を行うことができ、後に形成される多層膜９２６中の酸化物半導体膜への水素または水の拡散を抑制することができる。

さらに、絶縁膜９２４に、酸素を導入することで、加熱により脱離する酸素量を増加させることができる。絶縁膜９２４に酸素を導入する方法としては、イオン注入法、イオンドーピング法、プラズマ処理等がある。

ここで、図２７に示す半導体装置の構成にて、絶縁膜９２４に酸素導入を行い、その後、熱処理、及び酸素導入を行い、多層膜９２６を形成したトランジスタについて、電気特性の確認を行った。

絶縁膜９２４としては、膜厚３００ｎｍのＳｉＯＮ膜を用いた。なお、ＳｉＯＮ膜の成膜条件としては、ＰＥ−ＣＶＤ装置を用い、基板温度＝４００℃、ＳｉＨ_４／Ｎ_２Ｏ＝２／８００ｓｃｃｍ、成膜圧力＝４０Ｐａ、成膜電力（２７ＭＨｚ）＝５０Ｗとした。

熱処理条件としては、真空中で４５０℃ １時間とした。

酸素導入条件としては、イオン注入法にて、酸素イオン（^１６Ｏ^＋）を、加速電圧＝６０ｋＶ、ドーズ量＝２．０×１０^１６ｃｍ^−２とした。

多層膜９２６としては、絶縁膜９２４側に接して第１の酸化物層を形成し、第１の酸化物層に接し、酸化物半導体層を形成し、酸化物半導体層に接し第２の酸化物層を形成する構造を用いた。

第１の酸化物層としては、膜厚２０ｎｍのＩＧＺＯ（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２）膜を用いた。なお、ＩＧＺＯ（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２）膜の成膜条件としては、スパッタリング装置を用い、基板温度２００℃、Ａｒ／Ｏ_２＝３０／１５ｓｃｃｍ、成膜圧力＝０．４Ｐａ、成膜電力（ＤＣ）＝０．５ｋＷ、基板−ターゲット間距離（Ｔ−Ｓ間距離）＝６０ｍｍとした。

酸化物半導体層としては、膜厚１５ｎｍのＩＧＺＯ（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１）膜を用いた。なお、ＩＧＺＯ（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１）膜の成膜条件としては、スパッタリング装置を用い、基板温度３００℃、Ａｒ／Ｏ_２＝３０／１５ｓｃｃｍ、成膜圧力＝０．４Ｐａ、成膜電力（ＤＣ）＝０．５ｋＷ、基板−ターゲット間距離（Ｔ−Ｓ間距離）＝６０ｍｍとした。

第２の酸化物層としては、膜厚５ｎｍのＩＧＺＯ（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２）膜を用いた。なお、ＩＧＺＯ（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２）膜の成膜条件としては、スパッタリング装置を用い、基板温度２００℃、Ａｒ／Ｏ_２＝３０／１５ｓｃｃｍ、成膜圧力＝０．４Ｐａ、成膜電力（ＤＣ）＝０．５ｋＷ、基板−ターゲット間距離（Ｔ−Ｓ間距離）＝６０ｍｍとした。

上記作製したトランジスタの電気特性結果を図２８に示す。

図２８に示す電気特性結果は、ドレイン電流（Ｉｄ）−ゲート電圧（Ｖｇ）測定結果である。なお、図２８に示すトランジスタは、チャネル長（Ｌ）＝０．３９μｍ、チャネル幅（Ｗ）＝０．８μｍのトランジスタである。なお、トランジスタのソース電極とドレイン電極間の電圧（Ｖｄ）は１Ｖとした。

図２８に示す実線は、ゲート電圧（Ｖｇ）を−４Ｖから４Ｖまで０．１Ｖ間隔で変化させた際のドレイン電流（Ｉｄ）である。また、細い点線は、ゲート電圧（Ｖｇ）を−４Ｖから４Ｖまで０．１Ｖ間隔で変化させた際の電界効果移動度（μＦＥ）である。

図２８より、トランジスタは、ソース電極とドレイン電極間の電圧（Ｖｄ）を１Ｖとし、ゲート電圧（Ｖｇ）を−４Ｖから４Ｖの飽和領域での最大の電界効果移動度（μＦＥ）は８．７ｃｍ^２／Ｖｓであった。

上述の通り、本実施の形態に示すトランジスタは、電界効果移動度が高いことがわかった。また、図２８よりノーマリオフのトランジスタであることが分かる。

なお、ゲート電極層９３０及び上部電極層９３１は、１０ｎｍ〜４００ｎｍ、好ましくは１００ｎｍ〜３００ｎｍとする。本実施の形態では、スパッタリング法により膜厚３０ｎｍの窒化タンタル上に膜厚１３５ｎｍのタングステンを積層させてゲート電極用の導電膜を形成した後、該導電膜をエッチングにより所望の形状に加工（パターニング）することで、ゲート電極層９３０及び上部電極層９３１を形成する。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。

また、第１のトランジスタ９０２にはバックゲート電極層９２３が設けられている。バックゲート電極層９２３を設けた場合、さらに容易に第１のトランジスタ９０２のノーマリオフ化を実現することができる。例えば、バックゲート電極層９２３の電位をＧＮＤや固定電位とすることで第１のトランジスタ９０２のしきい値電圧をよりプラスとし、さらにノーマリオフのトランジスタとすることができる。また、第１のトランジスタ９０２は、チャネル形成領域を複数有する、マルチゲート構造のトランジスタとしても良い。

このような第２のトランジスタ９０１、第１のトランジスタ９０２及び容量素子９０３を電気的に接続して電気回路を形成するために、各階層間及び上層に接続のための配線層を単層又は多層積層する。

図２７においては、例えば図３のスイッチの一組分を形成するために、第２のトランジスタ９０１のソース又はドレインの一方は、コンタクトプラグ９１３を介して配線層９１４と電気的に接続している。配線層９１４は、ロジックエレメントの出力端子に電気的に接続する。一方、第２のトランジスタ９０１のソース又はドレインの他方はコンタクトプラグ９１５を介して配線層９１６と電気的に接続している。

配線層９１６は、他のロジックエレメントの入力端子に電気的に接続する。また、第２のトランジスタ９０１のゲートは、コンタクトプラグ９１７、配線層９１８、コンタクトプラグ９２１、配線層９２２、コンタクトプラグ９２５を介して第１のトランジスタ９０２のドレイン電極層９２８と電気的に接続する。

上記ドレイン電極層９２８は、図２７において右方向に延び、容量素子９０３の下部電極層として機能する。ドレイン電極層９２８上には第１のトランジスタ９０２のゲート絶縁膜９２９が設けられている。このゲート絶縁膜９２９が、容量素子９０３が形成される領域においては容量素子９０３の電極間誘電体膜として機能する。この電極間誘電体膜上に上部電極層９３１が設けられ、上部電極層９３１は、コンタクトプラグ９３５を介して配線層９３６と電気的に接続している。配線層９３６は、スイッチにおける一のコンフィギュレーションデータを記憶した組を選択するための配線である。

配線層９１４、９１６、９１８、９２２、９３６、及びバックゲート電極層９２３は、絶縁膜中に埋め込まれている。これらの配線層等は、例えば銅、アルミニウム等の低抵抗な導電性材料を用いることが好ましい。また、ＰＥ−ＣＶＤ法により形成したグラフェンを導電性材料として用いて配線層を形成することもできる。グラフェンとは、ｓｐ^２結合を有する１原子層の炭素分子のシートのこと、または２乃至１００層の炭素分子のシートが積み重なっているものをいう。このようなグラフェンを作製する方法として、金属触媒の上にグラフェンを形成する熱ＣＶＤ法や、紫外光を照射して局所的にプラズマを発生させることで触媒を用いずにメタンからグラフェンを形成するＰＥ−ＣＶＤ法などがある。

このような低抵抗な導電性材料を用いることで、配線層を伝播する信号のＲＣ遅延を低減することができる。配線層に銅を用いる場合には、銅のチャネル形成領域への拡散を防止するため、バリア膜を形成する。バリア膜として、例えば窒化タンタル、窒化タンタルとタンタルとの積層、窒化チタン、窒化チタンとチタンとの積層等による膜を用いることができるが、配線材料の拡散防止機能、及び配線材料や下地膜等との密着性が確保される程度においてこれらの材料からなる膜に限られない。バリア膜は配線層とは別個の層として形成してもよく、バリア膜となる材料を配線材料中に含有させ、加熱処理によって絶縁膜に設けられた開口の内壁に析出させて形成しても良い。

絶縁膜９１１、９１２、９１９、９２０、９３３、９３４には、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、ＢＰＳＧ（ＢｏｒｏｎＰｈｏｓｐｈｏｒｕｓＳｉｌｉｃａｔｅＧｌａｓｓ）、ＰＳＧ（ＰｈｏｓｐｈｏｒｕｓＳｉｌｉｃａｔｅＧｌａｓｓ）、炭素を添加した酸化シリコン（ＳｉＯＣ）、フッ素を添加した酸化シリコン（ＳｉＯＦ）、Ｓｉ（ＯＣ_２Ｈ_５）_４を原料とした酸化シリコンであるＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）、ＨＳＱ（ＨｙｄｒｏｇｅｎＳｉｌｓｅｓｑｕｉｏｘａｎｅ）、ＭＳＱ（ＭｅｔｈｙｌＳｉｌｓｅｓｑｕｉｏｘａｎｅ）、ＯＳＧ（ＯｒｇａｎｏＳｉｌｉｃａｔｅＧｌａｓｓ）、有機ポリマー系の材料等の絶縁体を用いることができる。特に半導体装置の微細化を進める場合には、配線間の寄生容量が顕著になり信号遅延が増大するため酸化シリコンの比誘電率（ｋ＝４．０〜４．５）では高く、ｋが３．０以下の材料を用いることが好ましい。また該絶縁膜に配線を埋め込んだ後にＣＭＰ処理を行うため、絶縁膜には機械的強度が要求される。この機械的強度が確保できる限りにおいて、これらを多孔質（ポーラス）化させて低誘電率化することができる。絶縁膜は、スパッタリング法、ＣＶＤ法、スピンコート法（ＳｐｉｎＯｎＧｌａｓｓ：ＳＯＧともいう）を含む塗布法等により形成する。

絶縁膜９１１、９１２、９１９、９２０、９３３、９３４には、配線材料をこれら絶縁膜中に埋め込んだ後、ＣＭＰ等による平坦化処理を行う際のエッチングストッパとして機能させるための絶縁膜を別途設けてもよい。

配線層９１４、９１６、９１８、９２２、９３６、及びバックゲート電極層９２３上には、バリア膜が設けられており、バリア膜上に保護膜が設けられている。バリア膜は銅等の配線材料の拡散を防止することを目的とした膜である。バリア膜は、窒化シリコンやＳｉＣ、ＳｉＢＯＮ等の絶縁性材料で形成することができる。但し、バリア膜の膜厚が厚い場合には配線間容量を増加させる要因となるため、バリア性を有し、かつ低誘電率の材料を選択することが好ましい。

コンタクトプラグ９１３、９１５、９１７、９２１、９２５、９３５は、絶縁膜に高アスペクト比の開口（ビアホール）を形成し、タングステン等の導電材料で埋め込むことで作製する。開口は、異方性の高いドライエッチングを行うことが好ましい。特に、反応性イオンエッチング法（ＲＩＥ法）を用いることが好ましい。開口の内壁にはチタン膜、窒化チタン膜又はこれらの積層膜等からなるバリア膜（拡散防止膜）が設けられ、バリア膜の内部にタングステンやリン等をドープしたポリシリコン等の材料が充填される。例えばブランケットＣＶＤ法により、ビアホール内にタングステンを埋め込むことができ、ＣＭＰによりコンタクトプラグの上面は平坦化されている。

また最上層には保護絶縁膜９３７が設けられ、外部から水分や汚染物が半導体装置へ入り込むのを防止する。保護絶縁膜９３７は、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン等の材料を用いて形成することができ、単層でも積層でもよい。

半導体装置を以上のような構成とすることで、高速動作性能を有する第１の半導体材料を用いたトランジスタと、オフ電流が極めて小さい第２の半導体材料を用いたトランジスタとを組み合わせ、低消費電力化が可能な高速動作の論理回路を有するＰＬＤあるいは半導体装置を作製することができる。

（実施の形態１３）
本発明の一態様に係る半導体装置又はＰＬＤは、デジタル信号処理装置、ソフトウェア無線装置、アビオニクス（通信機器、航法システム、自動操縦装置、飛行管理システム等の航空に関する電子機器）、医療用画像処理装置、音声認識装置、暗号装置、機械装置のエミュレータ、電波天文学における電波望遠鏡等、幅広い分野の電子機器に用いることができる。また、ＡＳＩＣのプロトタイピングや、バイオインフォマティクス（生物情報科学）の領域において応用することも可能である。

このような電子機器の例として、例えば民生機器としては、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（ＤＶＤ等の記録媒体を再生し、その画像を表示するディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置又はＰＬＤを用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレーヤ等）、複写機、ファクシミリ、プリンタ、プリンタ複合機等が挙げられる。これら電子機器の具体例を図２９に示す。

図２９（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、表示部５００４、マイクロホン５００５、スピーカ５００６、操作キー５００７、スタイラス５００８等を有する。なお、図２９（Ａ）に示した携帯型ゲーム機は、２つの表示部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。

図２９（Ｂ）は携帯情報端末であり、第１の筐体５６０１、第２の筐体５６０２、第１の表示部５６０３、第２の表示部５６０４、接続部５６０５、操作キー５６０６等を有する。第１の表示部５６０３は第１の筐体５６０１に設けられており、第２の表示部５６０４は第２の筐体５６０２に設けられている。そして、第１の筐体５６０１と第２の筐体５６０２とは、接続部５６０５により接続されており、第１の筐体５６０１と第２の筐体５６０２の間の角度は、接続部５６０５により可動となっている。第１の表示部５６０３における映像を、接続部５６０５における第１の筐体５６０１と第２の筐体５６０２との間の角度に従って、切り替える構成としても良い。また、第１の表示部５６０３及び第２表示部５６０４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。あるいは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。

図２９（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。

図２９（Ｄ）は電気冷凍冷蔵庫であり、筐体５３０１、冷蔵室用扉５３０２、冷凍室用扉５３０３等を有する。

図２９（Ｅ）はビデオカメラであり、第１の筐体５８０１、第２の筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。操作キー５８０４及びレンズ５８０５は第１の筐体５８０１に設けられており、表示部５８０３は第２の筐体５８０２に設けられている。そして、第１の筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されており、第１の筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により可動となっている。表示部５８０３における映像の切り替えを、接続部５８０６における第１の筐体５８０１と第２の筐体５８０２との間の角度に従って行う構成としても良い。

図２９（Ｆ）は普通自動車であり、車体５１０１、車輪５１０２、ダッシュボード５１０３、ライト５１０４等を有する。

３０ＬＵＴ
３１マルチプレクサ
３２マルチプレクサ
３３マルチプレクサ
３４マルチプレクサ
３５マルチプレクサ
３６マルチプレクサ
３７マルチプレクサ
４０ＬＵＴ
４１マルチプレクサ
４２マルチプレクサ
４３マルチプレクサ
４４ＯＲ回路
５１トランジスタ
５２インバータ
５３インバータ
５４インバータ
６０スイッチ
６１ａトランジスタ
６１ｂトランジスタ
６１ｃトランジスタ
６２ａトランジスタ
６２ｂトランジスタ
６２ｃトランジスタ
６３＿１配線
６３＿２配線
６４＿１ａ配線
６４＿１ｂ配線
６４＿１ｃ配線
６４＿２ａ配線
６４＿２ｂ配線
６４＿２ｃ配線
６５＿１ａ配線
６５＿１ｂ配線
６５＿１ｃ配線
６５＿２ａ配線
６５＿２ｂ配線
６５＿２ｃ配線
６５ａ配線
６５ｂ配線
６５ｃ配線
６６ａ容量素子
６６ｂ容量素子
６６ｃ容量素子
７０ａ成膜室
７０ｂ成膜室
７１大気側基板供給室
７２ａロードロック室
７２ｂアンロードロック室
７３搬送室
７３ａ搬送室
７３ｂ搬送室
７４カセットポート
７５基板加熱室
７６基板搬送ロボット
８０ａ成膜室
８０ｂ成膜室
８０ｃ成膜室
８０ｄ成膜室
８１大気側基板供給室
８２ロード／アンロードロック室
８３搬送室
８４カセットポート
８５基板加熱室
８６基板搬送ロボット
８７ターゲット
８８防着板
８９ガラス基板
９０基板ステージ
９２基板ステージ
９３加熱機構
９４精製機
９５ａクライオポンプ
９５ｂクライオポンプ
９５ｃターボ分子ポンプ
９５ｄクライオポンプ
９５ｅクライオポンプ
９５ｆクライオポンプ
９６真空ポンプ
９６ａ真空ポンプ
９６ｂ真空ポンプ
９６ｃ真空ポンプ
９７マスフローコントローラ
９８ガス加熱機構
９９クライオトラップ
１０１ロジックアレイ
１０２ロジックエレメント
１０３ａ配線群
１０３ｂ配線群
１０４スイッチボックス
１０５出力端子
１０６スイッチ群
１１０配線
１１１配線
１１２スイッチ
１１３スイッチ
１１４スイッチ
１１５スイッチ
１１６スイッチ
１１７スイッチ
２００スイッチ
２０１ａトランジスタ
２０１ｂトランジスタ
２０１ｃトランジスタ
２０２ａトランジスタ
２０２ｂトランジスタ
２０２ｃトランジスタ
２０３ａノード
２０３ｂノード
２０３ｃノード
２０４ａ容量素子
２０４ｂ容量素子
２０４ｃ容量素子
２０５ａ配線
２０５ｂ配線
２０５ｃ配線
２０６ａ配線
２０６ｂ配線
２０６ｃ配線
２０７配線
２１０配線
２１１配線
２１２ロジックエレメント
２１３ルックアップテーブル
２１４フリップフロップ
２１５ＡＮＤ回路
２１６配線
２１７配線
２１８ロジックエレメント
２１９ルックアップテーブル
２２０フリップフロップ
２２１ＡＮＤ回路
２３０組
２３１組
２３２組
３００スイッチ
３０１ａトランジスタ
３０１ｂトランジスタ
３０１ｃトランジスタ
３０２ａトランジスタ
３０２ｂトランジスタ
３０２ｃトランジスタ
３０３ａノード
３０３ｂノード
３０３ｃノード
３０４ａ容量素子
３０４ｂ容量素子
３０４ｃ容量素子
３０５ａ配線
３０５ｂ配線
３０５ｃ配線
３０６ａ配線
３０６ｂ配線
３０６ｃ配線
３０７配線
３１０配線
３１１配線
３１２ロジックエレメント
３１３ルックアップテーブル
３１４フリップフロップ
３１５ＡＮＤ回路
３１６配線
３１７配線
３１８ロジックエレメント
３１９ルックアップテーブル
３２０フリップフロップ
３２１ＡＮＤ回路
３３０組
３３１組
３３２組
４００スイッチ
４０１ａトランジスタ
４０１ｂトランジスタ
４０１ｎトランジスタ
４０２ａトランジスタ
４０２ｂトランジスタ
４０２ｎトランジスタ
４０３ａノード
４０３ｂノード
４０３ｎノード
４０４ａ容量素子
４０４ｂ容量素子
４０４ｎ容量素子
４０５ａ配線
４０５ｂ配線
４０５ｎ配線
４０６ａ配線
４０６ｂ配線
４０６ｎ配線
４０７配線
４１０配線
４１１配線
４１２ロジックエレメント
４１３ルックアップテーブル
４１４フリップフロップ
４１５ＡＮＤ回路
４１８ロジックエレメント
４１９ルックアップテーブル
４２０フリップフロップ
４２１ＡＮＤ回路
４３０組
４３１組
４３２組
５００スイッチ
５０１ａトランジスタ
５０１ｂトランジスタ
５０２ａトランジスタ
５０２ｂトランジスタ
５０３ａノード
５０３ｂノード
５０４ａ容量素子
５０４ｂ容量素子
５０５ａ配線
５０５ｂ配線
５０６ａ配線
５０６ｂ配線
５０７配線
５１０配線
５１１配線
５１２ロジックエレメント
５１３ルックアップテーブル
５１４フリップフロップ
５１５ＡＮＤ回路
５１８ロジックエレメント
５１９ルックアップテーブル
５２０フリップフロップ
５２１ＡＮＤ回路
５３０組
５３１組
５４０トランジスタ
６００スイッチ
６０１ａトランジスタ
６０１ｂトランジスタ
６０１ｃトランジスタ
６０２ａトランジスタ
６０２ｂトランジスタ
６０２ｃトランジスタ
６０３ａノード
６０３ｂノード
６０３ｃノード
６０５ａ配線
６０５ｂ配線
６０５ｃ配線
６０６ａ配線
６０６ｂ配線
６０６ｃ配線
６０７配線
６０８ａトランジスタ
６０８ｂトランジスタ
６０８ｃトランジスタ
６１０配線
６１１配線
６１２ロジックエレメント
６１３ルックアップテーブル
６１４フリップフロップ
６１５ＡＮＤ回路
６１６配線
６１７配線
６１８ロジックエレメント
６１９ルックアップテーブル
６２０フリップフロップ
６２１ＡＮＤ回路
６３０組
６３１組
６３２組
７００基板
７０４ゲート電極
７０６多層膜
７０６ａ酸化物層
７０６ｂ酸化物半導体層
７０６ｃ酸化物層
７０６ｄソース領域
７０６ｅドレイン領域
７１２ゲート絶縁膜
７１６ａソース電極
７１６ｂドレイン電極
７１８保護絶縁膜
７１８ａ酸化シリコン層
７１８ｂ酸化シリコン層
７１８ｃ窒化シリコン層
８００基板
８０２下地絶縁膜
８０４ゲート電極
８０６多層膜
８０６ａ酸化物層
８０６ｂ酸化物半導体層
８０６ｃ酸化物層
８０６ｄソース領域
８０６ｅドレイン領域
８１２ゲート絶縁膜
８１６ａソース電極
８１６ｂドレイン電極
８１８保護絶縁膜
９００基板
９０１トランジスタ
９０２トランジスタ
９０３容量素子
９０４ウェル
９０５ＳＴＩ
９０６不純物領域
９０７ゲート絶縁膜
９０８ゲート電極層
９０９サイドウォール絶縁膜
９１０絶縁膜
９１１絶縁膜
９１２絶縁膜
９１３コンタクトプラグ
９１４配線層
９１５コンタクトプラグ
９１６配線層
９１７コンタクトプラグ
９１８配線層
９１９絶縁膜
９２０絶縁膜
９２１コンタクトプラグ
９２２配線層
９２３バックゲート電極層
９２４絶縁膜
９２５コンタクトプラグ
９２６多層膜
９２７ソース電極層
９２８ドレイン電極層
９２９ゲート絶縁膜
９３０ゲート電極層
９３１上部電極層
９３３絶縁膜
９３４絶縁膜
９３５コンタクトプラグ
９３６配線層
９３７保護絶縁膜
５００１筐体
５００２筐体
５００３表示部
５００４表示部
５００５マイクロホン
５００６スピーカ
５００７操作キー
５００８スタイラス
５１０１車体
５１０２車輪
５１０３ダッシュボード
５１０４ライト
５３０１筐体
５３０２冷蔵室用扉
５３０３冷凍室用扉
５４０１筐体
５４０２表示部
５４０３キーボード
５４０４ポインティングデバイス
５６０１筐体
５６０２筐体
５６０３表示部
５６０４表示部
５６０５接続部
５６０６操作キー
５８０１筐体
５８０２筐体
５８０３表示部
５８０４操作キー
５８０５レンズ
５８０６接続部

Claims

アレイ状の複数のロジックエレメントと、
前記ロジックエレメント間の電気的接続を選択するスイッチと、を有し、
前記スイッチは、
酸化物層および酸化物半導体層を含む多層膜を有する第１のトランジスタと、
前記第１のトランジスタがオフ状態となることでフローティングとなるノードと、
前記ノードに格納されたコンフィギュレーションデータに基づいてソースとドレイン間の導通状態が決定される第２のトランジスタと、を有する組を複数有し、
前記複数の組がそれぞれ有する第２のトランジスタは、電気的に並列接続され、
前記複数の組のいずれか一を選択することにより、前記スイッチの導通状態が設定され、前記ロジックエレメント間の電気的接続が設定されることを特徴とするプログラマブルロジックデバイス。
請求項１において、
前記複数の組はそれぞれ、
前記第１のトランジスタのゲートは第１の配線と電気的に接続され、
前記第１のトランジスタのソース及びドレインの一方は第２の配線と電気的に接続され、
前記第１のトランジスタのソース及びドレインの他方は前記第２のトランジスタのゲート及び容量素子の一対の電極のうち一方と電気的に接続され、
前記第２のトランジスタのソース及びドレインの一方は前記スイッチの入力端子と電気的に接続され、
前記第２のトランジスタのソース及びドレインの他方は前記スイッチの出力端子と電気的に接続され、
前記容量素子の一対の電極のうち他方は第３の配線と電気的に接続されていることを特徴とするプログラマブルロジックデバイス。
請求項１または請求項２において、
前記多層膜は、第１の酸化物層と、
前記第１の酸化物層に接して設けられる前記酸化物半導体層と、
前記酸化物半導体層に接して設けられる第２の酸化物層と、を有することを特徴とするプログラマブルロジックデバイス。
請求項１乃至請求項３のいずれか一において、
前記酸化物層は、前記酸化物半導体層よりもエネルギーギャップが大きく、かつインジウムを含むことを特徴とするプログラマブルロジックデバイス。
請求項１乃至請求項４のいずれか一において、
前記酸化物半導体層および前記酸化物層の各々は、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）であり、
前記酸化物層は、前記酸化物半導体層よりもＭに対するＩｎの原子数比が小さいことを特徴とするプログラマブルロジックデバイス。
請求項１乃至請求項４のいずれか一において、
前記酸化物半導体層は、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｇａ酸化物またはＩｎ−Ｇａ−Ｚｎ酸化物であることを特徴とするプログラマブルロジックデバイス。