JP6177402B2 - プログラマブルロジックデバイス - Google Patents

プログラマブルロジックデバイス Download PDF

Info

Publication number
JP6177402B2
JP6177402B2 JP2016176348A JP2016176348A JP6177402B2 JP 6177402 B2 JP6177402 B2 JP 6177402B2 JP 2016176348 A JP2016176348 A JP 2016176348A JP 2016176348 A JP2016176348 A JP 2016176348A JP 6177402 B2 JP6177402 B2 JP 6177402B2
Authority
JP
Japan
Prior art keywords
transistor
oxide
film
oxide semiconductor
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2016176348A
Other languages
English (en)
Other versions
JP2016220251A (ja
Inventor
辰司 西島
辰司 西島
誠一 米田
誠一 米田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2016220251A publication Critical patent/JP2016220251A/ja
Application granted granted Critical
Publication of JP6177402B2 publication Critical patent/JP6177402B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17724—Structural details of logic blocks
    • H03K19/17728—Reconfigurable logic blocks, e.g. lookup tables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17748—Structural details of configuration resources
    • H03K19/1776—Structural details of configuration resources for memories
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17748—Structural details of configuration resources
    • H03K19/17764—Structural details of configuration resources for reliability
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17748—Structural details of configuration resources
    • H03K19/17772—Structural details of configuration resources for powering on or off
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17736—Structural details of routing resources

Description

プログラマブルロジックデバイスまたは当該プログラマブルロジックデバイスを用いた
半導体装置に関する。また、当該半導体装置を用いた電子機器に関する。
通常、ＩＣやＬＳＩに代表される半導体集積回路は、製造時に回路構成を固定され、製
造後に回路構成を変更することはできない。これに対して、プログラマブルロジックデバ
イス（ＰＬＤ：Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）と呼ばれる半導
体集積回路は、複数の論理回路からなる論理ブロックを単位として、各論理ブロックが配
線を介して電気的に接続される構造となっている。プログラマブルロジックデバイスでは
、各論理ブロックの回路構成を電気信号によって制御することができる。
これにより、プログラマブルロジックデバイスは、製造後も設計変更を行うことが可能
となるので、プログラマブルロジックデバイスを用いることにより、半導体集積回路の設
計、開発に費やされる期間およびコストを大幅に削減させることができる。
プログラマブルロジックデバイスには、ＣＰＬＤ（Ｃｏｍｐｌｅｘ ＰＬＤ）、ＦＰＧ
Ａ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）と呼ばれるものも
存在する。いずれにおいても、論理ブロックに設けられている、メモリ部に格納されたデ
ータ（コンフィギュレーションデータ）に従ってスイッチの切換を行うプログラマブルス
イッチによって各論理ブロックの回路構成を制御している。つまり、各プログラマブルス
イッチにデータをプログラミングすることで、プログラマブルロジックデバイスの回路構
成を変更することができる。
当該メモリ部には、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏ
ｒｙ）などの揮発性メモリが主に用いられている。また、その一方で特許文献１に示すよ
うに、当該メモリ部に、フラッシュメモリのようにフローティングゲートトランジスタか
らなる不揮発性メモリを用いる技術も存在する。
特開２００４−１５０６０号公報
近年、電子機器の消費電力の低減は重要な課題として取り上げられており、電子機器に
用いられる半導体集積回路の低消費電力化も強く求められている。そこで、消費電力低減
のために、半導体装置全体またはその一部への電源電位の供給を一時的に遮断し、必要な
ときのみ必要な回路ブロックにおいて電源電位の供給を選択する駆動方法（以下、ノーマ
リーオフの駆動方法と呼ぶ）が提案されている。
しかし、プログラマブルロジックデバイスにおいて、プログラマブルスイッチのメモリ
部に揮発性メモリを用いる場合、電源電位の供給が遮断された時に、メモリ部に格納され
ていたコンフィギュレーションデータが失われることになる。これにより、プログラマブ
ルスイッチのメモリ部に揮発性メモリを用いたプログラマブルロジックデバイスでは、電
源投入の度に、当該揮発性メモリにコンフィギュレーションデータを毎回書き込む必要が
ある。よって、電源投入を行ってから論理ブロックを動作させるまでに大きな遅延時間が
生じる。つまり、プログラマブルスイッチのメモリ部に揮発性メモリを用いたプログラマ
ブルロジックデバイスにおいては、電源電位の供給を一時的に遮断するノーマリーオフの
駆動方法を行うことが困難になる。
また、プログラマブルロジックデバイスにおいて、プログラマブルスイッチのメモリ部
にフローティングゲートトランジスタを用いてメモリ部の不揮発化を図る場合、ノーマリ
ーオフの駆動方法を用いて電源電位の供給を一時的に遮断してもコンフィギュレーション
データは保持される。しかし、データを書き込む際にはフローティングゲートに電子を注
入するので、高い電位が必要となり、書き込みに長い時間を必要とするという問題があっ
た。また、当該書き込みの際に生じるトンネル電流によりフローティングゲートのゲート
絶縁層が劣化するという問題もある。
上述の問題に鑑み、電源電位の供給が遮断されたときでもコンフィギュレーションデー
タの保持が可能で、電源投入後の論理ブロックの起動時間が短い、低消費電力化が可能な
プログラマブルロジックデバイスを提供することを課題の一とする。
開示する発明の一態様では、プログラマブルスイッチのメモリ部のトランジスタに、ト
ランジスタのオフ電流を十分に小さくすることができる材料、例えば、ワイドバンドギャ
ップ半導体である酸化物半導体材料を用いて当該トランジスタを構成する。トランジスタ
のオフ電流を十分に小さくすることができる半導体材料を用いることで、電源電位の供給
が遮断されたときでもコンフィギュレーションデータを保持することが可能となる。本明
細書で開示するプログラマブルロジックデバイスの具体的な構成は以下のようになる。
開示する発明の一態様は、複数の配線で電気的に接続された複数の論理ブロックを有し
、複数の論理ブロックそれぞれは、複数の論理回路と、複数の論理回路のうち二つと電気
的に接続され、格納されたデータに応じて当該二つの論理回路の出力の一を選択して出力
する、少なくとも一以上のプログラマブルスイッチと、を有し、プログラマブルスイッチ
は、複数の論理回路の一の出力端子と、ソース電極またはドレイン電極の一方が電気的に
接続され、当該プログラマブルスイッチの出力端子と、ソース電極またはドレイン電極の
他方が電気的に接続される第１のトランジスタと、複数の論理回路の他の一の出力端子と
、ソース電極またはドレイン電極の一方が電気的に接続され、当該プログラマブルスイッ
チの出力端子と、ソース電極またはドレイン電極の他方が電気的に接続される第２のトラ
ンジスタと、第１のトランジスタおよび第２のトランジスタのゲート電極と、ソース電極
またはドレイン電極の一方が電気的に接続される第３のトランジスタと、を有し、第３の
トランジスタは酸化物半導体層を含み、第３のトランジスタのソース電極またはドレイン
電極の他方から入力された電位を、第１のトランジスタおよび第２のトランジスタのゲー
ト電極に保持する、プログラマブルロジックデバイスである。
上記において、第１のトランジスタと第２のトランジスタは導電型が異なる構成とする
こともできる。また、第１のトランジスタと第２のトランジスタは同じ導電型を有し、第
３のトランジスタのソース電極またはドレイン電極の一方と、第２のトランジスタのゲー
ト電極との間に、インバータが電気的に接続された構成としても良い。さらに、第１のト
ランジスタのソース電極またはドレイン電極の一方と、ソース電極またはドレイン電極の
一方が電気的に接続され、第１のトランジスタのソース電極またはドレイン電極の他方と
、ソース電極またはドレイン電極の他方が電気的に接続され、第２のトランジスタのゲー
ト電極と、ゲート電極が電気的に接続される第４のトランジスタと、さらに、第２のトラ
ンジスタのソース電極またはドレイン電極の一方と、ソース電極またはドレイン電極の一
方が電気的に接続され、第２のトランジスタのソース電極またはドレイン電極の他方と、
ソース電極またはドレイン電極の他方が電気的に接続され、第１のトランジスタのゲート
電極と、ゲート電極が電気的に接続される第５のトランジスタと、を有し、第４のトラン
ジスタと第１のトランジスタは導電型が異なり、第５のトランジスタと第２のトランジス
タは導電型が異なる構成とすることもできる。
また、上記において、第１のトランジスタおよび第２のトランジスタは、単結晶シリコ
ンを用いて形成されることが好ましい。また、第３のトランジスタは、絶縁膜を介して第
１のトランジスタおよび第２のトランジスタの上に積層して形成され、且つ第３のトラン
ジスタの少なくとも一部は、第１のトランジスタまたは第２のトランジスタの少なくとも
一部と重畳して形成されることが好ましい。
また、上記において、第３のトランジスタのソース電極またはドレイン電極の一方に、
一方の端子が電気的に接続される容量素子を有することが好ましい。
また、開示する発明の他の一態様は、複数の配線で電気的に接続された複数の論理ブロ
ックを有し、複数の論理ブロックそれぞれは、複数の論理回路と、複数の論理回路のうち
二つと電気的に接続され、格納されたデータに応じて当該二つの論理回路の出力の一を選
択して出力する、少なくとも一以上のプログラマブルスイッチと、を有し、プログラマブ
ルスイッチは、複数の論理回路の一の出力端子と、ソース電極またはドレイン電極の一方
が電気的に接続され、当該プログラマブルスイッチの出力端子と、ソース電極またはドレ
イン電極の他方が電気的に接続される第１のトランジスタと、複数の論理回路の他の一の
出力端子と、ソース電極またはドレイン電極の一方が電気的に接続され、当該プログラマ
ブルスイッチの出力端子と、ソース電極またはドレイン電極の他方が電気的に接続される
第２のトランジスタと、第１のトランジスタのゲート電極と、ソース電極またはドレイン
電極の一方が電気的に接続される第３のトランジスタと、第２のトランジスタのゲート電
極と、ソース電極またはドレイン電極の一方が電気的に接続され、第３のトランジスタの
ゲート電極と、ゲート電極が電気的に接続される第４のトランジスタと、を有し、第３の
トランジスタおよび第４のトランジスタは酸化物半導体層を含み、第３のトランジスタの
ソース電極またはドレイン電極の他方から入力された第１の電位を、第１のトランジスタ
のゲート電極に保持し、第４のトランジスタのソース電極またはドレイン電極の他方から
入力された、第１の電位と逆極性の第２の電位を、第２のトランジスタのゲート電極に保
持するプログラマブルロジックデバイスである。
上記において、第１のトランジスタと第２のトランジスタは同じ導電型を有する構成と
しても良い。さらに、第１のトランジスタのソース電極またはドレイン電極の一方と、ソ
ース電極またはドレイン電極の一方が電気的に接続され、第１のトランジスタのソース電
極またはドレイン電極の他方と、ソース電極またはドレイン電極の他方が電気的に接続さ
れ、第２のトランジスタのゲート電極と、ゲート電極が電気的に接続される第５のトラン
ジスタと、さらに、第２のトランジスタのソース電極またはドレイン電極の一方と、ソー
ス電極またはドレイン電極の一方が電気的に接続され、第２のトランジスタのソース電極
またはドレイン電極の他方と、ソース電極またはドレイン電極の他方が電気的に接続され
、第１のトランジスタのゲート電極と、ゲート電極が電気的に接続される第６のトランジ
スタと、を有し、第５のトランジスタと第１のトランジスタは導電型が異なり、第６のト
ランジスタと第２のトランジスタは導電型が異なる構成とすることもできる。
また、上記において、第３のトランジスタまたは第４のトランジスタのソース電極また
はドレイン電極の一方に、一方の端子が電気的に接続される容量素子を有することが好ま
しい。
プログラマブルスイッチのメモリ部のトランジスタに、トランジスタのオフ電流を十分
に小さくすることができる、酸化物半導体のようなワイドバンドギャップ半導体を用いる
ことにより、電源電位の供給が遮断されたときでもコンフィギュレーションデータを保持
することが可能となる。これにより、電源投入後のコンフィギュレーションデータの書き
込みを省略することが可能となるので、論理ブロックの起動時間を短くすることができる
。よって、プログラマブルロジックデバイスにノーマリーオフの駆動方法を用いて、低消
費電力化を図ることができる。
本発明の一態様に係るプログラマブルロジックデバイスを説明する回路図。 本発明の一態様に係るプログラマブルロジックデバイスの一部を説明する回路図。 本発明の一態様に係るプログラマブルロジックデバイスの一部を説明する回路図。 本発明の一態様に係るプログラマブルロジックデバイスの一部を説明する回路図。 本発明の一態様に係るプログラマブルロジックデバイスの一部を説明する回路図。 プログラマブルロジックデバイスの作製工程を示す図。 プログラマブルロジックデバイスの作製工程を示す図。 プログラマブルロジックデバイスの作製工程を示す図。 プログラマブルロジックデバイスの作製工程を示す図。 携帯用の電子機器のブロック図。 電子書籍のブロック図。 本発明の一態様に係る酸化物材料の構造を説明する図。 本発明の一態様に係る酸化物材料の構造を説明する図。 本発明の一態様に係る酸化物材料の構造を説明する図。 計算によって得られた移動度のゲート電圧依存性を説明する図。 計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。 計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。 計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。 計算に用いたトランジスタの断面構造を説明する図。 酸化物半導体膜を用いたトランジスタ特性のグラフ。 試料Ａおよび試料ＢのＸＲＤスペクトルを示す図。 トランジスタのオフ電流と測定時基板温度との関係を示す図。 Ｉｄｓおよび電界効果移動度のＶｇｓ依存性を示す図。 基板温度としきい値電圧の関係および基板温度と電界効果移動度の関係を示す図。 測定に用いたトランジスタの断面構造を説明する図。 プログラマブルロジックデバイスの構造の一部を説明する平面図。 本発明の一態様に係るプログラマブルロジックデバイスを説明する回路図。 酸化物材料の構造を説明する図。
以下では、実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の
説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を
様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以
下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合
や、回路動作において電流の方向が変化する場合などには入れかわることがある。このた
め、本明細書においては、「ソース」や「ドレイン」の用語は、入れかえて用いることが
できるものとする。
「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場
合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信
号の授受を可能とするものであれば、特に制限はない。例えば、「何らかの電気的作用を
有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素
子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
回路図上は独立している構成要素どうしが電気的に接続しているように図示されている
場合であっても、実際には、例えば配線の一部が電極としても機能する場合など、一の導
電膜が、複数の構成要素の機能を併せ持っている場合もある。本明細書において電気的に
接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、
その範疇に含める。
「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限
定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート
絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。
図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の
位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずし
も、図面等に開示された位置、大きさ、範囲などに限定されない。
「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付すもの
である。
（実施の形態１）
本実施の形態では、開示する発明の一態様に係るプログラマブルロジックデバイスの回
路構成について、図１乃至図５を参照して説明する。
開示する発明の一態様に係る、プログラマブルロジックデバイスの構成を図１（Ａ）に
示す。プログラマブルロジックデバイスは、複数の配線１１で電気的に接続された複数の
論理ブロック１０を有する。例えば、図１（Ａ）に示すように、複数の論理ブロック１０
はマトリクス状に設けられ、複数の論理ブロック１０の間を行方向または列方向に延設し
て配線１１が設けられる。また、行方向の配線１１と列方向の配線１１とが交差する部分
に、各配線１１の接続の切り替えを行うスイッチマトリックス１２が設けられる。なお、
論理ブロック１０は必ずしもマトリクス状に間隔を空けて設ける必要はなく、例えば、行
方向または列方向に隣接させて設け、配線１１も行方向だけまたは列方向だけに延設して
設けても良い。またスイッチマトリックス１２も必ずしも設ける必要はなく、必要に応じ
て適宜設ければよい。また、論理ブロック１０、配線１１およびスイッチマトリックス１
２の個数は適宜設定すればよく、図１中に示す数に限られるものではない。
また、プログラマブルロジックデバイスは、更に、マルチプライヤ（乗算器）や、ＲＡ
Ｍ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）ブロックや、ＰＬＬ（Ｐｈａｓｅ Ｌ
ｏｃｋｅｄ Ｌｏｏｐ）ブロックや、Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）エレメントを
有していてもよい。マルチプライヤ（乗算器）は、複数のデータの乗算を高速で行う機能
を有する。ＲＡＭブロックは、メモリとして任意のデータを記憶する機能を有する。ＰＬ
Ｌブロックは、クロック信号をプログラマブルロジックデバイス内部の回路に供給する機
能を有する。Ｉ／Ｏエレメントは、プログラマブルロジックデバイスと外部回路との信号
の受け渡しを制御する機能を有する。
論理ブロック１０は、複数の論理回路と、当該複数の論理回路のうち二つと電気的に接
続され、格納されたデータ（以下コンフィギュレーションデータとも呼ぶ。）に応じて当
該二つの論理回路の出力の一を選択して出力する、少なくとも一つ以上のプログラマブル
スイッチを有する。このように複数の論理回路を、プログラマブルスイッチを介して電気
的に接続することにより、当該プログラマブルスイッチを切り替えることで、複数の論理
回路のうち所望の論理回路を選択して接続することができるので、所望の論理機能を有す
る論理回路を形成することができる。なお、本明細書中において、少なくとも二つ以上の
論理回路と、少なくとも一つ以上のプログラマブルスイッチを組み合わせたものを論理セ
ルと呼ぶ場合がある。つまり、論理ブロック１０には少なくとも一つ以上の論理セルが含
まれる。また、論理ブロック１０には、上記の論理セルに加えて、フリップフロップやカ
ウンタ回路などの順序回路が含まれてもよく、例えば、シフトレジスタなどを一緒に設け
ても良い。
論理ブロック１０に含まれる、複数の入力端子ＩＮと、出力端子ＯＵＴと、論理回路２
２ａおよび論理回路２２ｂと、メモリ部３２およびスイッチ部３４を有するプログラマブ
ルスイッチ３０と、からなる論理セル２０を図１（Ｂ）に示す。
プログラマブルスイッチ３０は、メモリ部３２に格納されたコンフィギュレーションデ
ータによりスイッチ部３４を制御し、論理回路２２ａの出力または論理回路２２ｂの出力
を選択して出力する。論理回路２２ａおよび論理回路２２ｂは、複数の入力端子ＩＮと電
気的に接続されている。スイッチ部３４は、第１の端子が論理回路２２ａの出力端子と電
気的に接続され、第２の端子が論理回路２２ｂの出力端子と電気的に接続され、第３の端
子が出力端子ＯＵＴと電気的に接続されている。メモリ部３２は、メモリ部に格納するコ
ンフィギュレーションデータの電位を入力するデータ線Ｄと電気的に接続され、メモリ部
へのコンフィギュレーションデータの書き込みを制御する信号を入力するワード線Ｗと電
気的に接続され、コンフィギュレーションデータを格納するノードにおいて、スイッチ部
３４と電気的に接続されている。
論理回路２２ａおよび論理回路２２ｂは、任意の論理回路を用いることができ、例えば
、論理ゲートを用いても良いし、論理ゲートを組み合わせた組み合わせ論理回路を用いて
も良い。また、論理回路２２ａおよび論理回路２２ｂに電気的に接続される複数の入力端
子ＩＮは、図１（Ａ）に示す配線１１と電気的に接続されていてもよいし、論理ブロック
１０に含まれるほかの論理回路と電気的に接続されていても良いし、論理ブロック１０に
含まれる他のプログラマブルスイッチと電気的に接続されていても良い。また、スイッチ
部３４の第３の端子と電気的に接続される出力端子ＯＵＴは、図１（Ａ）に示す配線１１
と電気的に接続されていてもよいし、論理ブロック１０に含まれるほかの論理回路と電気
的に接続されていても良いし、論理ブロック１０に含まれる他のプログラマブルスイッチ
と電気的に接続されていても良い。
ここで、論理ゲートを用いた論理セルの例について図２（Ａ）を用いて説明する。図２
（Ａ）に示す論理セル２０ａは、第１の入力端子ＩＮ１と、第２の入力端子ＩＮ２と、出
力端子ＯＵＴと、ＮＡＮＤ回路２２ｃと、ＮＯＲ回路２２ｄと、メモリ部３２ａおよびス
イッチ部３４ａを有するプログラマブルスイッチ３０ａと、からなる。第１の入力端子Ｉ
Ｎ１とＮＡＮＤ回路２２ｃの一方の入力端子とＮＯＲ回路２２ｄの一方の入力端子とが電
気的に接続され、第２の入力端子ＩＮ２とＮＡＮＤ回路２２ｃの他方の入力端子とＮＯＲ
回路２２ｄの他方の入力端子が電気的に接続され、スイッチ部３４ａの第１の端子がＮＡ
ＮＤ回路２２ｃの出力端子と電気的に接続され、スイッチ部３４ａの第２の端子がＮＯＲ
回路２２ｄの出力端子と電気的に接続され、スイッチ部３４ａの第３の端子が出力端子Ｏ
ＵＴと電気的に接続され、データ線Ｄおよびワード線Ｗがメモリ部３２ａと電気的に接続
され、コンフィギュレーションデータを格納するノードにおいてメモリ部３２ａとスイッ
チ部３４ａとが電気的に接続される。
ここで、第１の入力端子ＩＮ１、第２の入力端子ＩＮ２およびデータ線ＤにＬｏｗレベ
ルの電位（デジタルデータの０に対応）またはＨｉｇｈレベルの電位（デジタルデータの
１に対応）を入力して、それぞれの電位がメモリ部３２ａに保持されているときの論理セ
ル２０ａの真理値表を表１に示す。ただし、メモリ部３２ａにＬｏｗレベルの電位（０）
が保持されているとき、スイッチ部３４ａはＮＡＮＤ回路２２ｃの出力端子と出力端子Ｏ
ＵＴを電気的に接続し、メモリ部３２ａにＨｉｇｈレベルの電位（１）が保持されている
とき、スイッチ部３４ａはＮＯＲ回路２２ｄの出力端子と出力端子ＯＵＴを電気的に接続
するものとする。
表１に示すように、論理セル２０ａにおいて、メモリ部３２ａにＬｏｗレベルの電位（
０）が格納されたときに、ＮＡＮＤ回路２２ｃの出力が論理セル２０ａの出力となり、メ
モリ部３２ａにＨｉｇｈレベルの電位（１）が格納されたときに、ＮＯＲ回路２２ｄの出
力が論理セル２０ａの出力となる。つまり、論理セル２０ａは、プログラマブルスイッチ
３０ａのメモリ部３２ａに格納するデータによってＮＡＮＤ回路として機能するかＮＯＲ
回路として機能するか選択することができる。
また、プログラマブルスイッチを複数用いた論理セルの例について図２（Ｂ）を用いて
説明する。図２（Ｂ）に示す論理セル２０ｂは、第１の入力端子ＩＮ１と、第２の入力端
子ＩＮ２と、出力端子ＯＵＴと、ＮＡＮＤ回路２２ｅと、ＮＯＲ回路２２ｆと、ＸＯＲ回
路２２ｇと、ＮＯＴ回路２２ｈと、メモリ部３２ｂおよびスイッチ部３４ｂを有するプロ
グラマブルスイッチ３０ｂと、メモリ部３２ｃおよびスイッチ部３４ｃを有するプログラ
マブルスイッチ３０ｃと、メモリ部３２ｄおよびスイッチ部３４ｄを有するプログラマブ
ルスイッチ３０ｄと、からなる。
第１の入力端子ＩＮ１とＮＡＮＤ回路２２ｅの一方の入力端子と、ＮＯＲ回路２２ｆの
一方の入力端子と、ＸＯＲ回路２２ｇの一方の入力端子と、ＮＯＴ回路２２ｈの入力端子
とが電気的に接続され、第２の入力端子ＩＮ２とＮＡＮＤ回路２２ｅの他方の入力端子と
、ＮＯＲ回路２２ｆの他方の入力端子と、ＸＯＲ回路２２ｇの他方の入力端子とが電気的
に接続される。また、スイッチ部３４ｂの第１の端子がＮＡＮＤ回路２２ｅの出力端子と
電気的に接続され、スイッチ部３４ｂの第２の端子がＮＯＲ回路２２ｆの出力端子と電気
的に接続され、データ線Ｄ０およびワード線Ｗがメモリ部３２ｂと電気的に接続され、デ
ータを格納するノードにおいてメモリ部３２ｂとスイッチ部３４ｂとが電気的に接続され
る。スイッチ部３４ｃの第１の端子がＸＯＲ回路２２ｇの出力端子と電気的に接続され、
スイッチ部３４ｃの第２の端子がＮＯＴ回路２２ｈの出力端子と電気的に接続され、デー
タ線Ｄ０およびワード線Ｗがメモリ部３２ｃと電気的に接続され、データを格納するノー
ドにおいてメモリ部３２ｃとスイッチ部３４ｃとが電気的に接続される。スイッチ部３４
ｄの第１の端子がスイッチ部３４ｂの第３の端子と電気的に接続され、スイッチ部３４ｄ
の第２の端子がスイッチ部３４ｃの第３の端子と電気的に接続され、スイッチ部３４ｄの
第３の端子が出力端子ＯＵＴと電気的に接続され、データ線Ｄ１およびワード線Ｗがメモ
リ部３２ｄと電気的に接続され、データを格納するノードにおいてメモリ部３２ｄとスイ
ッチ部３４ｄとが電気的に接続される。
ここで、第１の入力端子ＩＮ１、第２の入力端子ＩＮ２、データ線Ｄ０およびデータ線
Ｄ１にＬｏｗレベルの電位（０）またはＨｉｇｈレベルの電位（１）を入力して、それぞ
れの電位がメモリ部３２ｂ乃至メモリ部３２ｄに保持されているときの論理セル２０ｂの
真理値表を表２に示す。ただし、メモリ部３２ｂにＬｏｗレベルの電位（０）が保持され
ているとき、スイッチ部３４ｂはＮＡＮＤ回路２２ｅの出力端子とスイッチ部３４ｄの第
１の端子を電気的に接続し、メモリ部３２ｂにＨｉｇｈレベルの電位（１）が保持されて
いるとき、スイッチ部３４ｂはＮＯＲ回路２２ｆの出力端子とスイッチ部３４ｄの第１の
端子を電気的に接続する。また、メモリ部３２ｃにＬｏｗレベルの電位（０）が保持され
ているとき、スイッチ部３４ｃはＸＯＲ回路２２ｇの出力端子とスイッチ部３４ｄの第２
の端子を電気的に接続し、メモリ部３２ｃにＨｉｇｈレベルの電位（１）が保持されてい
るとき、スイッチ部３４ｃはＮＯＴ回路２２ｈの出力端子とスイッチ部３４ｄの第２の端
子を電気的に接続する。また、メモリ部３２ｄにＬｏｗレベルの電位（０）が保持されて
いるとき、スイッチ部３４ｄはスイッチ部３４ｂの第３の端子と出力端子ＯＵＴを電気的
に接続し、メモリ部３２ｂにＨｉｇｈレベルの電位（１）が保持されているとき、スイッ
チ部３４ｄはスイッチ部３４ｃの第３の端子と出力端子ＯＵＴを電気的に接続するものと
する。
表２に示すように、論理セル２０ｂにおいて、メモリ部３２ｂおよびメモリ部３２ｄに
Ｌｏｗレベルの電位（０）が格納されたときに、ＮＡＮＤ回路２２ｅの出力が論理セル２
０ｂの出力となり、メモリ部３２ｂにＨｉｇｈレベルの電位（１）が格納され、メモリ部
３２ｄにＬｏｗレベルの電位（０）が格納されたときに、ＮＯＲ回路２２ｆの出力が論理
セル２０ｂの出力となる。また、メモリ部３２ｃにＬｏｗレベルの電位（０）が格納され
、メモリ部３２ｄにＨｉｇｈレベルの電位（１）が格納されたときに、ＸＯＲ回路２２ｇ
の出力が論理セル２０ｂの出力となり、メモリ部３２ｂおよびメモリ部３２ｄにＨｉｇｈ
レベルの電位（１）が格納されたときに、ＮＯＴ回路２２ｈの出力が論理セル２０ｂの出
力となる。つまり、論理セル２０ｂは、プログラマブルスイッチ３０ｂ乃至プログラマブ
ルスイッチ３０ｄのメモリ部３２ｂ乃至メモリ部３２ｄに格納するデータによってＮＡＮ
Ｄ回路、ＮＯＲ回路、ＸＯＲ回路またはＮＯＴ回路として機能するか選択することができ
る。
また、プログラマブルスイッチ３０が有するメモリ部３２の構成を図１（Ｃ）に示す。
図１（Ｃ）に示すように、メモリ部３２は、スイッチ部３４と電気的に接続されるソース
電極またはドレイン電極の一方と、データ線Ｄと電気的に接続されるソース電極またはド
レイン電極の他方と、ワード線Ｗと電気的に接続されるゲート電極と、を有する、トラン
ジスタ４０で構成されている。ここで、トランジスタ４０として、オフ電流が極めて低い
トランジスタを用い、当該トランジスタ４０をオフ状態とすることによって、スイッチ部
３４と電気的に接続されるソース電極またはドレイン電極の一方にコンフィギュレーショ
ンデータに対応する電位を保持することができる。例えば、ソース電極またはドレイン電
極の一方が高電位の状態を「１」に対応させ、ソース電極またはドレイン電極の一方が低
電位の状態を「０」に対応させることによって、１ビットのコンフィギュレーションデー
タを記憶することができる。
オフ電流が極めて低いトランジスタは、シリコン半導体よりもバンドギャップが広く、
真性キャリア密度がシリコンよりも低い、ワイドバンドギャップ半導体を、チャネル形成
領域に含むものとする。シリコン半導体よりもバンドギャップが広く、真性キャリア密度
がシリコンよりも低い、ワイドバンドギャップ半導体の一例として、炭化珪素（ＳｉＣ）
、窒化ガリウム（ＧａＮ）などの化合物半導体、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体な
どの金属酸化物でなる酸化物半導体などを適用することができる。本実施の形態において
、メモリ部３２に用いるオフ電流の極めて低いトランジスタとしては、酸化物半導体を含
むものを用いることとし、回路図においては、酸化物半導体を用いたトランジスタである
ことを示すために、ＯＳの符号を併せて付す場合がある。
メモリ部３２およびスイッチ部３４を有するプログラマブルスイッチ３０の具体的な回
路構成を図３（Ａ）に示す。図３（Ａ）に示すプログラマブルスイッチは、第１の入力端
子ＰＩＮ１とソース電極またはドレイン電極の一方とが電気的に接続され、当該プログラ
マブルスイッチの出力端子ＰＯＵＴとソース電極またはドレイン電極の他方とが電気的に
接続されるトランジスタ１１２と、第２の入力端子ＰＩＮ２とソース電極またはドレイン
電極の一方とが電気的に接続され、当該プログラマブルスイッチの出力端子ＰＯＵＴとソ
ース電極またはドレイン電極の他方とが電気的に接続されるトランジスタ１１４と、トラ
ンジスタ１１２およびトランジスタ１１４のゲート電極とソース電極またはドレイン電極
の一方とが電気的に接続され、データ線Ｄとソース電極またはドレイン電極の他方とが電
気的に接続され、ワード線Ｗとゲート電極とが電気的に接続されるトランジスタ１１０と
、を有する。
第１の入力端子ＰＩＮ１および第２の入力端子ＰＩＮ２は当該プログラマブルスイッチ
の入力端子であり、図１（Ｂ）に示す論理回路２２ａの出力端子および論理回路２２ｂの
出力端子に電気的に接続されているものとする。また、出力端子ＰＯＵＴは当該プログラ
マブルスイッチの出力端子である。また、トランジスタ１１０は、図１（Ｂ）に示すメモ
リ部３２に対応し、酸化物半導体層を含んで形成される。また、トランジスタ１１２およ
びトランジスタ１１４は、図１（Ｂ）に示すスイッチ部３４に対応し、互いに導電型が異
なる。本実施の形態においては、トランジスタ１１２をｎ型とし、トランジスタ１１４を
ｐ型とする。
図３（Ａ）に示すプログラマブルスイッチは、トランジスタ１１０のソース電極または
ドレイン電極の一方とトランジスタ１１２およびトランジスタ１１４のゲート電極とが電
気的に接続されたノード（以下ノードＦＧとも表記する）にコンフィギュレーションデー
タに対応する電位を与え、当該電位をノードＦＧに保持することにより、第１の入力端子
ＰＩＮ１または第２の入力端子ＰＩＮ２の入力を選択して出力端子ＰＯＵＴから出力する
ことができる。以下にプログラマブルスイッチにおけるコンフィギュレーションデータの
書き込みおよび保持の動作について説明する。
まず、ワード線Ｗの電位をトランジスタ１１０がオン状態となる電位にしてトランジス
タ１１０をオン状態とする。これによりデータ線Ｄの電位がノードＦＧに与えられる。つ
まり、トランジスタ１１２およびトランジスタ１１４のゲート電極に所定の電位が与えら
れる（データの書き込み）。ここで、当該所定の電位が高電位の場合、ｎ型のトランジス
タ１１２がオン状態となり、ｐ型のトランジスタ１１４がオフ状態となって、第１の入力
端子ＰＩＮ１の入力が出力端子ＰＯＵＴから出力される。また、当該所定の電位が低電位
の場合、ｐ型のトランジスタ１１４がオン状態となり、ｎ型のトランジスタ１１２がオフ
状態となって、第２の入力端子ＰＩＮ２の入力が出力端子ＰＯＵＴから出力される。
データ線Ｄの電位をノードＦＧに書き込んだ後、当該データ線Ｄの電位を保持した状態
で、ワード線Ｗの電位をトランジスタ１１０がオフ状態となる電位にしてトランジスタ１
１０をオフ状態とする。トランジスタ１１０は、酸化物半導体のようなワイドギャップ半
導体が用いられており、オフ電流が極めて低いので、ノードＦＧに与えられた所定の電位
が保持されることになる（データの保持）。つまり、トランジスタ１１２およびトランジ
スタ１１４のゲート電極の所定の電位が保持されるので、トランジスタ１１２およびトラ
ンジスタ１１４の接続状態も保持されることになる。これにより、図３（Ａ）に示すプロ
グラマブルスイッチの切り替え状態を電源電位の供給無しで保持することが可能になる。
このように、プログラマブルスイッチのメモリ部のトランジスタに、トランジスタのオ
フ電流を十分に小さくすることができる、酸化物半導体のようなワイドバンドギャップ半
導体を用いることにより、電源電位の供給が遮断されている間も長期間に渡ってコンフィ
ギュレーションデータを保持し、プログラマブルスイッチの切り替え状態を保持すること
ができる。これにより、プログラマブルロジックデバイス全体またはその一部への電源電
位の供給を一時的に遮断し、必要なときのみ必要な回路ブロックにおいて電源電位供給を
選択する駆動方法（ノーマリーオフの駆動方法）を用いて、当該プログラマブルスイッチ
を含む論理ブロックへの電源電位の供給を遮断しても、プログラマブルスイッチの切り替
え状態は保持される。よって、ノーマリーオフの駆動方法を用いて、電源投入を行うとき
に、コンフィギュレーションデータの書き込みを省略することが可能となるので、論理ブ
ロックの起動時間を短くすることができる。故に、本実施の形態に示すプログラマブルロ
ジックデバイスで、ノーマリーオフの駆動方法を用いて低消費電力化を図ることができる
。
また、トランジスタ１１０を介してコンフィギュレーションデータに応じた電位をノー
ドＦＧに与えることで当該データを書き込むことができるので、プログラマブルスイッチ
のメモリ部にフローティングゲートを用いて電子注入でコンフィギュレーションデータを
書き込む場合と比較して、書き込みに必要な電位および時間を大幅に低減することができ
る。また、フローティングゲートに電子注入を行うときに生じたトンネル電流によるゲー
ト絶縁層の劣化の問題も生じないので、データの書き換え可能回数を増やすことができる
。
また、一般的にプログラマブルロジックデバイスは、当該プログラマブルロジックデバ
イスを有する半導体装置の動作を停止した状態で、プログラマブルスイッチの切り替えを
行なって論理ブロックの回路構成の変更を行う。これをコンフィギュレーションと呼ぶ。
コンフィギュレーションに対して、当該半導体装置の動作中にコンフィギュレーションを
行うことを動的コンフィギュレーションと呼ぶ。上述のように、本実施の形態に示すプロ
グラマブルスイッチはコンフィギュレーションデータの書き込みが高速化されているので
、動的コンフィギュレーションも容易に行うことができる。
また、上述のプログラマブルスイッチは、図１（Ａ）に示す論理ブロック１０だけでな
く、図１（Ａ）に示すスイッチマトリックスに用いて配線１１の接続状態を記憶させてお
くこともできる。
また、図３（Ａ）に示す構成とは異なるプログラマブルスイッチについて図３（Ｂ）乃
至図３（Ｄ）、図４（Ａ）乃至図４（Ｃ）および図５（Ａ）乃至図５（Ｃ）を用いて説明
する。
図３（Ｂ）に示すプログラマブルスイッチは、一方の端子がノードＦＧと電気的に接続
し、他方の端子が一定の電位と電気的に接続される容量素子１１６を有する点において、
図３（Ａ）に示すプログラマブルスイッチと異なる。ここで本実施の形態に示す容量素子
１１６は他方の端子を接地させている。なお、その他の構成については図３（Ａ）に示す
プログラマブルスイッチの構成と同様である。
このように容量素子１１６を設けることにより、データ線ＤからノードＦＧにコンフィ
ギュレーションデータに応じた電位を入力する際にノードＦＧに与えられた電荷を容易に
保持することができるので、プログラマブルスイッチのコンフィギュレーションデータの
保持特性を容易に向上させることができる。またノードＦＧの寄生容量が十分大きい場合
には、特別に容量素子を設けなくとも容量素子１１６を設ける場合と同様の効果を得るこ
ともできる。
また、図３（Ｃ）に示すプログラマブルスイッチは、トランジスタ１１０のソース電極
またはドレイン電極の一方と、トランジスタ１１２およびトランジスタ１１４のゲート電
極との間にバッファ１１８を設けている点において、図３（Ａ）に示すプログラマブルス
イッチと異なる。ここでは、トランジスタ１１２およびトランジスタ１１４のゲート電極
を含むノードをノードＦＧとする。なお、その他の構成については図３（Ａ）に示すプロ
グラマブルスイッチの構成と同様である。
このようにバッファ１１８を設けて、電源線からノードＦＧに電位を与えることにより
、第１の入力端子ＰＩＮ１、第２の入力端子ＰＩＮ２または出力端子ＰＯＵＴの電位が変
動しても、トランジスタ１１２またはトランジスタ１１４の容量結合でノードＦＧの電位
が変化することを防ぐことができる。また、バッファ１１８を設けることにより、データ
線Ｄから入力した電位がトランジスタ１１０においてトランジスタ１１０のしきい値電位
の分だけ電圧降下しても、電源電位に応じた電位をノードＦＧに入力することができる。
また、図３（Ｄ）に示すプログラマブルスイッチは、トランジスタ１１０のソース電極
またはドレイン電極の一方と、トランジスタ１１２およびトランジスタ１１４のゲート電
極との間にインバータ１２０を設けている点において、図３（Ａ）に示すプログラマブル
スイッチと異なる。ここでは、トランジスタ１１２およびトランジスタ１１４のゲート電
極を含むノードをノードＦＧとする。なお、その他の構成については図３（Ａ）に示すプ
ログラマブルスイッチの構成と同様である。ただし、データ線Ｄから入力された電位がイ
ンバータ１２０によって逆極性になるので、図３（Ａ）に示すプログラマブルスイッチと
切り替えスイッチの動作が逆転することになる。
このようにインバータ１２０を設けて、電源線からノードＦＧに電位を与えることによ
り、第１の入力端子ＰＩＮ１、第２の入力端子ＰＩＮ２または出力端子ＰＯＵＴの電位が
変動しても、トランジスタ１１２またはトランジスタ１１４の容量結合でノードＦＧの電
位が変化することを防ぐことができる。また、インバータ１２０を設けることにより、デ
ータ線Ｄから入力した電位がトランジスタ１１０においてトランジスタ１１０のしきい値
電位の分だけ電圧降下しても、電源電位に応じた電位をノードＦＧに入力することができ
る。
また、図３（Ａ）乃至図３（Ｄ）に示すプログラマブルスイッチにおいては、スイッチ
部を構成する、第１の入力端子ＰＩＮ１と電気的に接続されたトランジスタ１１２および
第２の入力端子ＰＩＮ２と電気的に接続されたトランジスタ１１４として、互いに導電型
が異なるトランジスタを用いたが、本実施の形態に係るスイッチ部の構成はこれに限られ
るものではない。スイッチ部を構成する２つのトランジスタを同じ導電型とすることもで
きる。
例えば、図４（Ａ）に示すような構成とすればよい。図４（Ａ）に示すプログラマブル
スイッチは、第１の入力端子ＰＩＮ１とソース電極またはドレイン電極の一方とが電気的
に接続され、当該プログラマブルスイッチの出力端子ＰＯＵＴとソース電極またはドレイ
ン電極の他方とが電気的に接続されるトランジスタ１３２と、第２の入力端子ＰＩＮ２と
ソース電極またはドレイン電極の一方とが電気的に接続され、当該プログラマブルスイッ
チの出力端子ＰＯＵＴとソース電極またはドレイン電極の他方とが電気的に接続されるト
ランジスタ１３４と、トランジスタ１３２のゲート電極とソース電極またはドレイン電極
の一方とが電気的に接続され、データ線Ｄとソース電極またはドレイン電極の他方とが電
気的に接続され、ワード線Ｗとゲート電極とが電気的に接続されるトランジスタ１３０と
、トランジスタ１３４のゲート電極とトランジスタ１３０のソース電極またはドレイン電
極の一方との間に電気的に接続されたインバータ１４４を有する。ここで、トランジスタ
１３０は、酸化物半導体層を含んで形成されるものとする。また、トランジスタ１３２と
トランジスタ１３４は同じ導電型を有し、ｎ型のトランジスタとする。
つまり、図４（Ａ）に示すプログラマブルスイッチは、スイッチ部を構成する、第１の
入力端子ＰＩＮ１と電気的に接続されたトランジスタ１３２と第２の入力端子ＰＩＮ２と
電気的に接続されたトランジスタ１３４が同じ導電型である点、およびトランジスタ１３
４のゲート電極とトランジスタ１３０のソース電極またはドレイン電極の一方との間にイ
ンバータ１４４が設けられている点において、図３（Ａ）に示すプログラマブルスイッチ
と異なる。このような構成とすることにより、データ線Ｄから入力されたコンフィギュレ
ーションデータに対応した電位は、トランジスタ１３２のゲート電極（ノードＦＧ１）と
トランジスタ１３４（ノードＦＧ２）のゲート電極で互いに逆極性となるので、トランジ
スタ１３２とトランジスタ１３４のうち一方がオン状態となり、他方がオフ状態となる。
また、図４（Ｂ）に示すように、プログラマブルスイッチのスイッチ部を構成する、第
１の入力端子ＰＩＮ１と電気的に接続されたトランジスタ１３６と第２の入力端子ＰＩＮ
２と電気的に接続されたトランジスタ１３８をｐ型のトランジスタとする構成としても良
い。なお、その他の構成については図４（Ａ）に示すプログラマブルスイッチの構成と同
様である。
また、図４（Ｃ）に示すように、プログラマブルスイッチのスイッチ部を構成するトラ
ンジスタの代わりに、第１の入力端子ＰＩＮ１と電気的に接続されたトランスミッション
ゲート１４０と第２の入力端子ＰＩＮ２と電気的に接続されたトランスミッションゲート
１４２を設ける構成としても良い。ここでトランスミッションゲート１４０は、ｎ型のト
ランジスタとｐ型のトランジスタからなり、お互いにソース電極またはドレイン電極の一
方を第１の入力端子ＰＩＮ１と電気的に接続し、お互いにソース電極またはドレイン電極
の他方を出力端子ＰＯＵＴと電気的に接続し、ｎ型のトランジスタのゲート電極（ノード
ＦＧ１）をトランジスタ１３０のソース電極またはドレイン電極の一方と電気的に接続し
、ｐ型のトランジスタのゲート電極（ノードＦＧ２）をトランジスタ１３０のソース電極
またはドレイン電極の一方とインバータ１４４を介して電気的に接続している。同様に、
トランスミッションゲート１４２は、ｎ型のトランジスタとｐ型のトランジスタからなり
、お互いにソース電極またはドレイン電極の一方を第２の入力端子ＰＩＮ２と電気的に接
続し、お互いにソース電極またはドレイン電極の他方を出力端子ＰＯＵＴと電気的に接続
し、ｎ型のトランジスタのゲート電極（ノードＦＧ２）をトランジスタ１３０のソース電
極またはドレイン電極の一方とインバータ１４４を介して電気的に接続し、ｐ型のトラン
ジスタのゲート電極（ノードＦＧ１）をトランジスタ１３０のソース電極またはドレイン
電極の一方と電気的に接続している。なお、その他の構成については図４（Ａ）に示すプ
ログラマブルスイッチの構成と同様である。
プログラマブルスイッチのスイッチ部が一つのトランジスタで構成されている場合、当
該トランジスタの接続状態（オン状態またはオフ状態のこと）を維持するには、当該トラ
ンジスタのソース電極またはドレイン電極にかかる最大電位（または最小電位）より当該
トランジスタのしきい値電位分だけ高い（または低い）電位を、当該トランジスタのゲー
ト電極にかける必要がある。しかし、上述のように、プログラマブルスイッチのスイッチ
部にトランスミッションゲートを用いることにより、上記のしきい値電位分だけ高い（ま
たは低い）電位をゲート電極にかけなくてもスイッチングを行うことができるので、プロ
グラマブルスイッチの低消費電力化を図ることができる。
また、図５（Ａ）に示すような構成としてもよい。図５（Ａ）に示すプログラマブルス
イッチは、第１の入力端子ＰＩＮ１とソース電極またはドレイン電極の一方とが電気的に
接続され、当該プログラマブルスイッチの出力端子ＰＯＵＴとソース電極またはドレイン
電極の他方とが電気的に接続されるトランジスタ１５４と、第２の入力端子ＰＩＮ２とソ
ース電極またはドレイン電極の一方とが電気的に接続され、当該プログラマブルスイッチ
の出力端子ＰＯＵＴとソース電極またはドレイン電極の他方とが電気的に接続されるトラ
ンジスタ１５６と、トランジスタ１５４のゲート電極とソース電極またはドレイン電極の
一方とが電気的に接続され、データ線Ｄとソース電極またはドレイン電極の他方とが電気
的に接続され、ワード線Ｗとゲート電極とが電気的に接続されるトランジスタ１５０と、
トランジスタ１５６のゲート電極とソース電極またはドレイン電極の一方とが電気的に接
続され、データ線ＤＢとソース電極またはドレイン電極の他方とが電気的に接続され、ワ
ード線Ｗとゲート電極とが電気的に接続されるトランジスタ１５２と、を有する。ここで
、トランジスタ１５０およびトランジスタ１５２は、酸化物半導体層を含んで形成される
ものとする。また、データ線Ｄの電位とデータ線ＤＢの電位は互いに逆極性とする。
図５（Ａ）に示すプログラマブルスイッチは、スイッチ部を構成する、第１の入力端子
ＰＩＮ１と電気的に接続されたトランジスタ１５４と第２の入力端子ＰＩＮ２と電気的に
接続されたトランジスタ１５６が同じ導電型である点、およびデータ線Ｄと電気的に接続
されたトランジスタ１５０と、データ線ＤＢと電気的に接続されたトランジスタ１５２と
が設けられている点において、図３（Ａ）に示すプログラマブルスイッチと異なる。この
ような構成とすることにより、データ線Ｄから入力されてトランジスタ１５４のゲート電
極（ノードＦＧ１）に保持された電位と、データ線ＤＢから入力されてトランジスタ１５
６のゲート電極（ノードＦＧ２）に保持された電位とは互いに逆極性になるので、トラン
ジスタ１５４とトランジスタ１５６のうち一方がオン状態となり、他方がオフ状態となる
。
また、図５（Ｂ）に示すように、プログラマブルスイッチのスイッチ部を構成する、第
１の入力端子ＰＩＮ１と電気的に接続されたトランジスタ１５８と第２の入力端子ＰＩＮ
２と電気的に接続されたトランジスタ１６０をｐ型のトランジスタとする構成としても良
い。なお、その他の構成については図５（Ａ）に示すプログラマブルスイッチの構成と同
様である。
また、図５（Ｃ）に示すように、プログラマブルスイッチのスイッチ部を構成するトラ
ンジスタの代わりに、第１の入力端子ＰＩＮ１と電気的に接続されたトランスミッション
ゲート１６２と第２の入力端子ＰＩＮ２と電気的に接続されたトランスミッションゲート
１６４を設ける構成としても良い。ここでトランスミッションゲート１６２は、ｎ型のト
ランジスタとｐ型のトランジスタからなり、お互いにソース電極またはドレイン電極の一
方を第１の入力端子ＰＩＮ１と電気的に接続し、お互いにソース電極またはドレイン電極
の他方を出力端子ＰＯＵＴと電気的に接続し、ｎ型のトランジスタのゲート電極（ノード
ＦＧ１）をトランジスタ１５０のソース電極またはドレイン電極の一方と電気的に接続し
、ｐ型のトランジスタのゲート電極（ノードＦＧ２）をトランジスタ１５２のソース電極
またはドレイン電極の一方と電気的に接続している。同様に、トランスミッションゲート
１６４は、ｎ型のトランジスタとｐ型のトランジスタからなり、お互いにソース電極また
はドレイン電極の一方を第２の入力端子ＰＩＮ２と電気的に接続し、お互いにソース電極
またはドレイン電極の他方を出力端子ＰＯＵＴと電気的に接続し、ｎ型のトランジスタの
ゲート電極（ノードＦＧ２）をトランジスタ１５２のソース電極またはドレイン電極の一
方と電気的に接続し、ｐ型のトランジスタのゲート電極（ノードＦＧ１）をトランジスタ
１５０のソース電極またはドレイン電極の一方と電気的に接続している。なお、その他の
構成については図５（Ａ）に示すプログラマブルスイッチの構成と同様である。
このように、プログラマブルスイッチのスイッチ部にトランスミッションゲートを用い
ることにより、図４（Ｃ）に示すトランスミッションゲートを用いたプログラマブルスイ
ッチと同様に、トランジスタのソース電極またはドレイン電極にかかる最大電位（または
最小電位）より当該トランジスタのしきい値電位分だけ高い（または低い）電位をゲート
電極にかけなくてもスイッチングを行うことができるので、プログラマブルスイッチの低
消費電力化を図ることができる。
なお、図４（Ａ）乃至図４（Ｃ）および図５（Ａ）乃至図５（Ｃ）に示すプログラマブ
ルスイッチについても図３（Ｂ）乃至図３（Ｄ）に示すプログラマブルスイッチと同様の
構成を組み合わせることができる。例えば、図４（Ａ）乃至図４（Ｃ）および図５（Ａ）
乃至図５（Ｃ）に示すプログラマブルスイッチのノードＦＧ１およびノードＦＧ２に図３
（Ｂ）に示すように、容量素子を設けることにより、プログラマブルスイッチのコンフィ
ギュレーションデータの保持特性を容易に向上させることができる。
以上のように、プログラマブルスイッチのメモリ部のトランジスタに、トランジスタの
オフ電流を十分に小さくすることができる、酸化物半導体のようなワイドバンドギャップ
半導体を用いることにより、電源電位の供給が遮断されたときでもコンフィギュレーショ
ンデータを保持することが可能となる。これにより、電源投入後のコンフィギュレーショ
ンデータの書き込みを省略することが可能となるので、論理ブロックの起動時間を短くす
ることができる。よって、プログラマブルロジックデバイスにノーマリーオフの駆動方法
を用いて、低消費電力化を図ることができる。
以上、本実施の形態に示す構成、方法などは、本実施の形態に示す構成、方法どうしで
組み合わせて用いることもできるし、他の実施の形態に示す構成、方法などと適宜組み合
わせて用いることもできる。
（実施の形態２）
本実施の形態においては、実施の形態１に示すプログラマブルロジックデバイスのプロ
グラマブルスイッチの作製方法について、図６乃至図９を用いて説明する。例として図３
（Ａ）に示す、トランジスタ１１０、トランジスタ１１２およびトランジスタ１１４から
なるプログラマブルスイッチの作製方法について説明する。なお、図６乃至図９において
、Ａ−Ｂに示す断面図は、酸化物半導体膜を有するトランジスタ１１０、ｎ型のトランジ
スタ１１２及びｐ型のトランジスタ１１４が形成される領域の断面図に相当し、Ｃ−Ｄに
示す断面図は、酸化物半導体膜を有するトランジスタ１１０のソース電極またはドレイン
電極の一方とｎ型のトランジスタ１１２のゲート電極とが接続されたノードＦＧにおける
断面図に相当する。なお、本実施の形態では、直接図示しないが、図３（Ａ）に示すよう
にｐ型のトランジスタ１１４のゲート電極もノードＦＧと電気的に接続される。
まず、図６（Ａ）に示すように、ｎ型の半導体基板２０１に素子分離領域２０３を形成
した後、ｎ型の半導体基板２０１の一部にｐウェル領域２０５を形成する。
ｎ型の半導体基板２０１としては、ｎ型の導電型を有する単結晶シリコン基板（シリコ
ンウェハー）、化合物半導体基板（ＳｉＣ基板、サファイア基板、ＧａＮ基板等）を用い
ることができる。
また、ｎ型の半導体基板２０１の代わりに、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕ
ｌａｔｏｒ）基板として、鏡面研磨ウェハーに酸素イオンを注入した後、高温加熱するこ
とにより、表面から一定の深さに酸化層を形成させるとともに、表面層に生じた欠陥を消
滅させて作られた所謂ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ ＩＭｐｌａｎｔｅｄ
ＯＸｙｇｅｎ）基板や、水素イオン注入により形成された微小ボイドの熱処理による成長
を利用して半導体基板を劈開するスマートカット法や、ＥＬＴＲＡＮ法（Ｅｐｉｔａｘｉ
ａｌ Ｌａｙｅｒ Ｔｒａｎｓｆｅｒ：キャノン社の登録商標）等を用いて形成したＳＯ
Ｉ基板を用いてもよい。
素子分離領域２０３は、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌ
ｉｃｏｎ）法またはＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法等
を用いて形成する。
ｐウェル領域２０５は、ホウ素等のｐ型を付与する不純物元素が、５×１０１５ｃｍ−
３〜１×１０１６ｃｍ−３程度の濃度で添加されている。ｐウェル領域２０５は、半導体
基板２０１の一部にマスクを形成したのち、半導体基板２０１の一部にホウ素等のｐ型を
付与する不純物元素を添加して形成される。
なお、ここでは、ｎ型の半導体基板を用いているが、ｐ型の半導体基板を用い、ｐ型の
半導体基板にｎ型を付与するリン、ヒ素等の不純物元素が添加されたｎウェル領域を形成
してもよい。また、図４（Ａ）、図４（Ｂ）、図５（Ａ）および図５（Ｂ）に示すように
、プログラマブルスイッチのスイッチ部を同じ導電型のトランジスタのみで構成する場合
、このようにｐウェル領域やｎウェル領域を形成する必要はない。
次に、図６（Ｂ）に示すように、半導体基板２０１上にゲート絶縁膜２０７ａ、ゲート
絶縁膜２０７ｂ、ゲート電極２０９ａおよびゲート電極２０９ｂを形成する。
熱処理を行い半導体基板２０１の表面を酸化した酸化シリコン膜を形成する。または、
熱酸化法により酸化シリコン膜を形成した後に、窒化処理を行うことによって酸化シリコ
ン膜の表面を窒化させることにより、酸化シリコン膜と酸素と窒素を有するシリコン膜（
酸化窒化シリコン膜）との積層構造で形成する。次に、酸化シリコン膜または酸窒化シリ
コン膜の一部を選択的にエッチングして、ゲート絶縁膜２０７ａおよびゲート絶縁膜２０
７ｂを形成する。若しくは、厚さ５〜５０ｎｍの酸化シリコン、酸化窒化シリコン、高誘
電率物質（ｈｉｇｈ−ｋ材料ともいう）であるタンタル酸化物、酸化ハフニウム、酸化ハ
フニウムシリケート、酸化ジルコニウム、酸化アルミニウム、酸化チタンなどの金属酸化
物、または酸化ランタンなどの希土類酸化物等を、ＣＶＤ法、スパッタリング法等を用い
て形成した後、選択的に一部をエッチングして、ゲート絶縁膜２０７ａおよびゲート絶縁
膜２０７ｂを形成する。
ゲート電極２０９ａおよびゲート電極２０９ｂは、タンタル、タングステン、チタン、
モリブデン、クロム、ニオブ等から選択された金属、またはこれらの金属を主成分とする
合金材料若しくは化合物材料を用いることが好ましい。また、リン等の不純物を添加した
多結晶シリコンを用いることができる。また、金属窒化物膜と上記の金属膜の積層構造で
ゲート電極２０９ａおよびゲート電極２０９ｂを形成してもよい。金属窒化物としては、
窒化タングステン、窒化モリブデン、窒化チタンを用いることができる。金属窒化物膜を
設けることにより、金属膜の密着性を向上させることができ、剥離を防止することができ
る。
ゲート電極２０９ａおよびゲート電極２０９ｂは、導電膜をスパッタリング法、ＣＶＤ
法等により形成した後、該導電膜の一部を選択的にエッチングして形成される。
ここでは、熱処理を行い、半導体基板２０１上の表面を酸化した酸化シリコン膜を形成
し、該酸化シリコン膜上に窒化タンタル膜及びタングステン膜が積層された導電膜をスパ
ッタリング法により形成した後、酸化シリコン膜及び導電膜のそれぞれ一部を選択的にエ
ッチングして、ゲート絶縁膜２０７ａ、ゲート絶縁膜２０７ｂ、ゲート電極２０９ａおよ
びゲート電極２０９ｂを形成する。
なお、高集積化を実現するためには、ゲート電極２０９ａおよびゲート電極２０９ｂの
側面にサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジス
タの特性を重視する場合には、ゲート電極２０９ａおよびゲート電極２０９ｂの側面にサ
イドウォール絶縁層を設けることもできる。
次に、図６（Ｃ）に示すように、半導体基板２０１にｐ型を付与する不純物元素を添加
してｐ型の不純物領域２１３ａ、ｐ型の不純物領域２１３ｂを形成する。また、ｐウェル
領域２０５にｎ型を付与する不純物元素を添加して、ｎ型の不純物領域２１１ａ、ｎ型の
不純物領域２１１ｂを形成する。ｎ型の不純物領域２１１ａ、ｎ型の不純物領域２１１ｂ
、ｐ型の不純物領域２１３ａ及びｐ型の不純物領域２１３ｂにおけるｎ型を付与する不純
物元素及びｐ型を付与する不純物元素の濃度は、１×１０１９／ｃｍ３以上１×１０２１
／ｃｍ３以下である。ｎ型を付与する不純物元素及びｐ型を付与する不純物元素は、イオ
ンドーピング法、イオン注入法等を適宜用いて、半導体基板２０１及びｐウェル領域２０
５に添加する。また、図４（Ａ）、図４（Ｂ）、図５（Ａ）および図５（Ｂ）に示すよう
に、プログラマブルスイッチのスイッチ部を同じ導電型のトランジスタのみで構成する場
合、ｐ型を付与する不純物元素またはｎ型を付与する不純物元素のいずれか一方を添加す
ればよい。
また、ゲート電極２０９ａおよびゲート電極２０９ｂの側面にサイドウォール絶縁層を
設ける場合、当該サイドウォール絶縁層と重畳する領域に、ｎ型の不純物領域２１１ａ、
ｎ型の不純物領域２１１ｂ、ｐ型の不純物領域２１３ａ及びｐ型の不純物領域２１３ｂと
は異なる不純物濃度の不純物領域を形成することができる。
次に、図６（Ｄ）に示すように、半導体基板２０１、素子分離領域２０３、ゲート絶縁
膜２０７ａ、ゲート絶縁膜２０７ｂ、ゲート電極２０９ａおよびゲート電極２０９ｂ上に
、スパッタリング法、ＣＶＤ法等により、絶縁膜２１５および絶縁膜２１７を形成する。
絶縁膜２１５および絶縁膜２１７は、酸化シリコン、酸化窒化シリコン、窒化酸化シリ
コン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム
、窒化アルミニウムなどを用いればよく、積層または単層で設ける。なお、絶縁膜２１５
をＣＶＤ法により形成することで、絶縁膜２１５の水素含有量が高まる。このような絶縁
膜２１５を用いて加熱処理を行うことにより、半導体基板を水素化し、水素によりダング
リングボンドを終端させ、当該半導体基板中の欠陥を低減することができる。
また、絶縁膜２１７として、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉ
ｃｏｎ Ｇｌａｓｓ）などの無機材料、または、ポリイミド、アクリルなどの有機材料を
用いて形成することで、絶縁膜２１７の平坦性を高めることができる。
絶縁膜２１５または絶縁膜２１７を形成した後、ｎ型の不純物領域２１１ａ、ｎ型の不
純物領域２１１ｂ、ｐ型の不純物領域２１３ａ、ｐ型の不純物領域２１３ｂに添加された
不純物元素を活性化するための熱処理を行う。
以上の工程により、図６（Ｄ）に示すように、ｎ型のトランジスタ１１２およびｐ型の
トランジスタ１１４を作製することができる。ここで、トランジスタ１１２およびトラン
ジスタ１１４は、単結晶シリコンなどの酸化物半導体とは異なる半導体を用いて形成され
るので、十分な高速動作が可能となる。これにより、十分な高速動作が可能なプログラマ
ブルスイッチを形成することができる。
次に、絶縁膜２１５、２１７の一部を選択的にエッチングして、開口部を形成する。次
に、開口部にコンタクトプラグ２１９ａ乃至コンタクトプラグ２１９ｄを形成する。代表
的には、スパッタリング法、ＣＶＤ法等により導電膜を形成した後、ＣＭＰ（Ｃｈｅｍｉ
ｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法やエッチングなどにより平坦化
処理を行い、導電膜の不要な部分を除去して、コンタクトプラグ２１９ａ乃至コンタクト
プラグ２１９ｄを形成する。
コンタクトプラグ２１９ａ乃至コンタクトプラグ２１９ｄとなる導電膜は、ＷＦ６ガス
とＳｉＨ４ガスからＣＶＤ法でタングステンシリサイドを形成し、開口部に埋め込むこと
で形成される。
次に、絶縁膜２１７及びコンタクトプラグ２１９ａ乃至コンタクトプラグ２１９ｄ上に
、スパッタリング法、ＣＶＤ法等により絶縁膜を形成した後、該絶縁膜の一部を選択的に
エッチングし、溝部を有する絶縁膜２２１を形成する。次に、スパッタリング法、ＣＶＤ
法等により導電膜を形成した後、ＣＭＰ法やエッチングなどにより平坦化処理を行い、該
導電膜の不要な部分を除去して、配線２２３ａ乃至配線２２３ｃを形成する（図７（Ａ）
参照）。
ここで、配線２２３ａは、トランジスタ１１２のソース電極またはドレイン電極の一方
として機能し、図３（Ａ）に示す第１の入力端子ＰＩＮ１と電気的に接続される。また、
配線２２３ｃは、トランジスタ１１４のソース電極またはドレイン電極の一方として機能
し、図３（Ａ）に示す第２の入力端子ＰＩＮ２と電気的に接続される。また、配線２２３
ｂは、トランジスタ１１２のソース電極またはドレイン電極の他方、およびトランジスタ
１１４のソース電極またはドレイン電極の他方として機能し、図３（Ａ）に示す出力端子
ＰＯＵＴと電気的に接続される。
絶縁膜２２１は、絶縁膜２１５と同様の材料を用いて形成することができる。
配線２２３ａ乃至配線２２３ｃとして、アルミニウム、チタン、クロム、ニッケル、銅
、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンからな
る単体金属、またはこれを主成分とする合金を単層構造または積層構造として用いる。例
えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層す
る二層構造、タングステン膜上にチタン膜を積層する二層構造、銅−マグネシウム−アル
ミニウム合金膜上に銅膜を積層する二層構造、チタン膜と、そのチタン膜上に重ねてアル
ミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造などがある。なお、酸
化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
平坦化された絶縁膜２２１及び配線２２３ａ乃至配線２２３ｃを用いることで、後に形
成する酸化物半導体膜を有するトランジスタにおける電気特性のばらつきを低減すること
ができる。また、酸化物半導体膜を有するトランジスタを歩留まり高く形成することがで
きる。
次に、加熱処理またはプラズマ処理により、絶縁膜２２１及び配線２２３ａ乃至配線２
２３ｃに含まれる水素を脱離させることが好ましい。この結果、後の加熱処理において、
後に形成される絶縁膜及び酸化物半導体膜中に水素が拡散することを防ぐことができる。
なお、加熱処理は、不活性雰囲気、減圧雰囲気または乾燥空気雰囲気にて、１００℃以上
基板の歪み点未満で行う。また、プラズマ処理は、希ガス、酸素、窒素または酸化窒素（
亜酸化窒素、一酸化窒素、二酸化窒素など）を用いる。
次に、絶縁膜２２１及び配線２２３ａ乃至配線２２３ｃ上に、スパッタリング法、ＣＶ
Ｄ法等により、絶縁膜２２５を形成する。絶縁膜２２５としては、酸化シリコン、酸化窒
化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム、酸
化アルミニウム、酸化窒化アルミニウムを単層または積層して形成する。また、絶縁膜２
２５として、加熱により酸素の一部が脱離する酸化絶縁膜を用いて形成することが好まし
い。加熱により酸素の一部が脱離する酸化絶縁膜としては、化学量論比を満たす酸素より
も多くの酸素を含む酸化絶縁膜を用いる。加熱により酸素の一部が脱離する酸化絶縁膜は
、加熱により酸素が脱離するため、後の工程で行う加熱により酸化物半導体膜に酸素を拡
散させることができる。
また、絶縁膜２２５は、ＣＭＰ処理などを行って平坦化を図ることが望ましい。絶縁膜
２２５の表面の平均面粗さ（Ｒａ）は、１ｎｍ以下、好ましくは０．３ｎｍ以下、より好
ましくは０．１ｎｍ以下とする。
なお、本明細書などにおいて平均面粗さ（Ｒａ）とは、ＪＩＳＢ０６０１：２００１（
ＩＳＯ４２８７：１９９７）で定義されている中心線平均粗さ（Ｒａ）を、測定面に対し
て適用できるよう三次元に拡張したものであり、基準面から指定面までの偏差の絶対値を
平均した値で表現される。
平均面粗さ（Ｒａ）は、測定データの示す面である測定面をＺ＝Ｆ（Ｘ，Ｙ）で表すと
き、基準面から指定面までの偏差の絶対値を平均した値で表現され、次の式（１）で与え
られる。
ここで、指定面とは、粗さ計測の対象となる面であり、座標（Ｘ１，Ｙ１）（Ｘ１，Ｙ
２）（Ｘ２，Ｙ１）（Ｘ２，Ｙ２）で表される４点により囲まれる長方形の領域とし、指
定面が理想的にフラットであるとしたときの面積をＳ０とする。また、基準面とは、指定
面の平均の高さにおける、ＸＹ平面と平行な面のことである。つまり、指定面の高さの平
均値をＺ０とするとき、基準面の高さもＺ０で表される。平均面粗さ（Ｒａ）は原子間力
顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能であ
る。
上記ＣＭＰ処理は、１回行ってもよいし、複数回行ってもよい。複数回に分けてＣＭＰ
処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨
を行うのが好ましい。このように研磨レートの異なる研磨を組み合わせることによって、
絶縁膜２２５の表面の平坦性をさらに向上させることができる。
また、絶縁膜２２５を平坦化させる処理としては、プラズマ処理を用いることもできる
。プラズマ処理は、真空のチャンバーに不活性ガス、例えばアルゴンガスなどの希ガスを
導入し、被処理面を陰極とする電界をかけて行う。その原理としてはプラズマドライエッ
チ法と同等であるが、不活性ガスを用いて行う。すなわち、このプラズマ処理は、被処理
面に不活性ガスのイオンを照射して、スパッタリング効果により表面の微細な凹凸を平坦
化する処理である。このことから、当該プラズマ処理を「逆スパッタ処理」と呼ぶことも
できる。
このプラズマ処理時、プラズマ中には電子とアルゴンの陽イオンが存在し、陰極方向に
アルゴンの陽イオンが加速される。加速されたアルゴンの陽イオンは被処理面をスパッタ
する。このとき、該被処理面の凸部から優先的にスパッタされる。被処理面からスパッタ
された粒子は、被処理面の別の場所に付着する。このとき、該被処理面の凹部に優先的に
付着する。このように凸部を削り、凹部を埋めることで被処理面の平坦性が向上する。な
お、プラズマ処理とＣＭＰ処理と併用することにより絶縁膜２２５のさらなる平坦化を図
ることができる。
なお、当該プラズマ処理によって、絶縁膜２２５表面に付着した水素、水分、有機物な
どの不純物をスパッタリングの効果で除去することも可能である。
なお、酸化物半導体の成膜を行う前に、成膜室の加熱および排気を行って、成膜室中の
水素、水、水酸基、水素化物などの不純物を除去しておくことが好ましい。特に成膜室の
内壁に吸着して存在するこれらの不純物を除去することが重要である。ここで、加熱処理
は、例えば、１００℃以上４５０℃以下で行えばよい。また、成膜室の排気は、ドライポ
ンプなどの粗引きポンプと、スパッタイオンポンプ、ターボ分子ポンプ及びクライオポン
プなどの高真空ポンプとを適宜組み合わせて行うとよい。ターボ分子ポンプは大きいサイ
ズの分子の排気が優れる一方、水素や水の排気能力が低い。さらに、水の排気能力の高い
クライオポンプまたは水素の排気能力の高いスパッタイオンポンプを組み合わせることが
有効となる。またこのとき、不活性ガスを導入しながら不純物の除去を行うと、排気する
だけでは脱離しにくい水などの脱離速度をさらに大きくすることができる。このような処
理を行って酸化物半導体の成膜前に成膜室の不純物を除去することにより、酸化物半導体
への水素、水、水酸基、水素化物などの混入を低減することができる。
また、酸化物半導体膜をスパッタリング装置で成膜する前に、スパッタリング装置にダ
ミー基板を搬入し、ダミー基板上に酸化物半導体膜を成膜して、ターゲット表面、または
防着板に付着した水素、水分を取り除く工程を行ってもよい。
次に、絶縁膜２２５上に、スパッタリング法、塗布法、印刷法、蒸着法、ＰＣＶＤ法、
ＰＬＤ法、ＡＬＤ法またはＭＢＥ法等を用いて酸化物半導体膜２２７を形成する（図７（
Ｂ）参照）。ここでは、酸化物半導体膜２２７として、スパッタリング法により、１ｎｍ
以上５０ｎｍ以下、更に好ましくは３ｎｍ以上３０ｎｍ以下の厚さで酸化物半導体膜を形
成する。酸化物半導体膜２２７の厚さを上記厚さとすることで、トランジスタの微細化に
伴って発生するおそれのある短チャネル効果を抑制することができる。
酸化物半導体膜２２７に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）
あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。ま
た、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビラ
イザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビ
ライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフ
ニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａ
ｌ）を有することが好ましい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム
（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウ
ム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホ
ルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、
ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸
化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ
系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属
の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ
系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系
酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸
化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化
物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物
、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、
Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉ
ｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、
Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ
−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を
用いることができる。また、上記酸化物半導体に酸化シリコンを含んでもよい。ここで、
例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛
（Ｚｎ）を主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わ
ない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。このとき、上記酸化
物半導体においては、化学量論比に対し、酸素を過剰にすると好ましい。酸素を過剰にす
ることで酸化物半導体膜の酸素欠損に起因するキャリアの生成を抑制することができる。
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない
）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれ
た一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ３ＳｎＯ
５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
なお、酸化物半導体膜２２７において、アルカリ金属またはアルカリ土類金属の濃度は
、１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは２×１０１６ａｔｏｍｓ／ｃ
ｍ３以下であることが望ましい。アルカリ金属及びアルカリ土類金属は、酸化物半導体と
結合するとキャリアが生成されることがあり、トランジスタのオフ電流の上昇の原因とな
るためである。
また、酸化物半導体膜２２７には、５×１０１８ａｔｏｍｓ／ｃｍ３以下の窒素が含ま
れてもよい。
なお、酸化物半導体膜２２７に用いることが可能な酸化物半導体は、シリコン半導体よ
りもバンドギャップが広く、真性キャリア密度がシリコンよりも低い、ワイドバンドギャ
ップ半導体とする。このように、エネルギーギャップの広い酸化物半導体を用いることで
、トランジスタのオフ電流を低減することができる。
酸化物半導体膜２２７は、単結晶構造であってもよいし、非単結晶構造であってもよい
。後者の場合、アモルファス構造でも、多結晶構造でもよい。また、アモルファス中に結
晶性を有する部分を含む構造でも、非アモルファス構造でもよい。
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため
、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的
高い移動度を得ることができる。
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表
面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる
。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好まし
く、上述のように、絶縁膜２２５の表面の平均面粗さ（Ｒａ）を、１ｎｍ以下、好ましく
は０．３ｎｍ以下、より好ましくは０．１ｎｍ以下とし、その上に酸化物半導体膜２２７
を形成することが好ましい。
ここでは、酸化物半導体膜２２７をスパッタリング法により形成する。
スパッタリング法に用いるターゲットとしては、例えば、酸化インジウム、酸化スズ、
酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−
Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−
Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記
する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸
化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化
物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物
、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、
Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉ
ｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ
−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓ
ｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系
酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈ
ｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
酸化物半導体としてＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの
組成比は、例えば、原子数比でＩｎ：Ｇａ：Ｚｎ＝１：１：１、４：２：３、３：１：２
、１：１：２、２：１：３、または３：１：４などとすればよい。このような原子数比の
Ｉｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物をターゲットとして用いることがで
きる。
また、酸化物半導体としてＩｎ−Ｓｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲ
ットの組成比は、例えば、原子数比で、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／
３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）、Ｉｎ：Ｓ
ｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）、Ｉｎ：Ｓｎ：Ｚｎ＝１：２：２（
＝１／５：２／５：２／５）、Ｉｎ：Ｓｎ：Ｚｎ＝２０：４５：３５などとすればよい。
このような原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物をターゲット
として用いることができる。
酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組成比
は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３：Ｚ
ｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算
するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：
１〜１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）とする
。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ
：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。このような原子数比のＩｎ−
Ｚｎ−Ｏ系酸化物やその組成の近傍の酸化物をターゲットとして用いることができる。
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）
に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、
キャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密
度等を適切なものとすることが好ましい。
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしな
がら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を
上げることができる。
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ
＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋
Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、
（ａ―Ａ）２＋（ｂ―Ｂ）２＋（ｃ―Ｃ）２≦ｒ２
を満たすことをいい、ｒは、例えば、０．０５とすればよい。他の酸化物でも同様である
。
なお、スパッタリングガスは、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、希
ガス及び酸素の混合ガスを適宜用いる。なお、希ガス及び酸素の混合ガスの場合、希ガス
に対して酸素のガス比を高めることが好ましい。また、スパッタリングガスは、酸化物半
導体膜への水素、水、水酸基、水素化物などの混入を防ぐために、水素、水、水酸基、水
素化物などの不純物が十分に除去された高純度ガスを用いた雰囲気とすることが望ましい
。
スパッタリング法において、プラズマを発生させるための電源装置は、ＲＦ電源装置、
ＡＣ電源装置、ＤＣ電源装置等を適宜用いることができる。
なお、酸化物半導体膜を成膜する処理室は、リークレートを１×１０−１０Ｐａ・ｍ３
／秒以下とすることが好ましく、それによりスパッタリング法により成膜する際、膜中へ
の不純物の混入を低減することができる。このように、酸化物半導体膜の成膜工程におい
て、更に好ましくは酸化絶縁膜の成膜工程において、処理室の圧力、処理室のリークレー
トなどにおいて、不純物の混入を極力抑えることによって、酸化物半導体膜に含まれる水
素を含む不純物の混入を低減することができる。また、酸化絶縁膜から酸化物半導体膜へ
の水素などの不純物の拡散を低減することができる。
また、酸化物半導体膜２２７として、結晶化した部分を有するＣＡＡＣ−ＯＳ（Ｃ Ａ
ｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃ
ｔｏｒ）膜を用いてもよい。
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ
膜は、非晶質相に結晶部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、
当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また
、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒ
ｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境
界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダ
リーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子
移動度の低下が抑制される。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベク
トルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三
角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状また
は金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸
およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、
８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−
５°以上５°以下の範囲も含まれることとする。
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡ
ＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被
形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、Ｃ
ＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非
晶質化することもある。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベク
トルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形
成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。
なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベク
トルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、ま
たは成膜後に加熱処理などの結晶化処理を行うことにより形成される。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変
動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
なお、酸化物半導体膜を構成する酸素の一部は窒素で置換されてもよい。
また、ＣＡＡＣ−ＯＳのように結晶部を有する酸化物半導体では、よりバルク内欠陥を
低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移
動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体
を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは
０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
ＣＡＡＣ−ＯＳに含まれる結晶構造の一例について図１２乃至図１４、および図２８を
用いて詳細に説明する。なお、特に断りがない限り、図１２乃至図１４、および図２８は
上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半
分という場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図１２において、
丸で囲まれたＯは４配位のＯを示し、二重丸で囲まれたＯは３配位のＯを示す。
図１２（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下
４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素
原子のみ示した構造を小グループと呼ぶ。図１２（Ａ）の構造は、八面体構造をとるが、
簡単のため平面構造で示している。なお、図１２（Ａ）の上半分および下半分にはそれぞ
れ３個ずつ４配位のＯがある。図１２（Ａ）に示す小グループは電荷が０である。
図１２（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下
３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは
、いずれもａｂ面に存在する。図１２（Ｂ）の上半分および下半分にはそれぞれ１個ずつ
４配位のＯがある。また、Ｉｎも５配位をとるため、図１２（Ｂ）に示す構造をとりうる
。図１２（Ｂ）に示す小グループは電荷が０である。
図１２（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する
構造を示す。図１２（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配
位のＯがある。または、図１２（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個
の４配位のＯがあってもよい。図１２（Ｃ）に示す小グループは電荷が０である。
図１２（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する
構造を示す。図１２（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配
位のＯがある。図１２（Ｄ）に示す小グループは電荷が＋１となる。
図１２（Ｅ）に、２個のＺｎを含む小グループを示す。図１２（Ｅ）の上半分には１個
の４配位のＯがあり、下半分には１個の４配位のＯがある。図１２（Ｅ）に示す小グルー
プは電荷が−１となる。
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体
を大グループ（ユニットセルともいう。）と呼ぶ。
ここで、これらの小グループ同士が結合する規則について説明する。図１２（Ａ）に示
す６配位のＩｎの上半分の３個のＯは下方向にそれぞれ３個の近接Ｉｎを有し、下半分の
３個のＯは、上方向にそれぞれ３個の近接Ｉｎを有する。図１２（Ｂ）に示す５配位のＧ
ａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１
個の近接Ｇａを有する。図１２（Ｃ）に示す４配位のＺｎの上半分の１個のＯは下方向に
１個の近接Ｚｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｚｎを有する。
この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の
数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金
属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にあ
る近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と
、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二
種の小グループ同士は結合することができる。例えば、６配位の金属原子（ＩｎまたはＳ
ｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位
の金属原子（ＧａまたはＩｎ）、または４配位の金属原子（Ｚｎ）のいずれかと結合する
ことになる。
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する
。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合し
て中グループを構成する。
図１３（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を
示す。図１３（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図１３
（Ｃ）は、図１３（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
図１３（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示
し、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸
枠の３として示している。同様に、図１３（Ａ）において、Ｉｎの上半分および下半分に
はそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図１
３（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯが
あるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺ
ｎとを示している。
図１３（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上
から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ
上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがある
Ｚｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半
分および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ
２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して
４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中
グループが複数結合して大グループを構成する。
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．
６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（
４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従
って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成す
るためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図
１２（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含
む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消さ
れるため、層構造の合計の電荷を０とすることができる。
具体的には、図１３（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚ
ｎ−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓ
ｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。
）とする組成式で表すことができる。
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物
や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物（ＩＧＺＯとも表記する。
）、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物、Ａｌ−Ｇａ−Ｚｎ
−Ｏ系酸化物、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ−Ｏ系酸化物、Ｉｎ
−Ｌａ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ−Ｏ系酸
化物、Ｉｎ−Ｎｄ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｅｕ−Ｚ
ｎ−Ｏ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ−Ｏ系酸化物、Ｉｎ
−Ｄｙ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ−Ｏ系酸
化物、Ｉｎ−Ｔｍ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｌｕ−Ｚ
ｎ−Ｏ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ｚｎ−Ｏ
系酸化物、Ａｌ−Ｚｎ−Ｏ系酸化物、Ｚｎ−Ｍｇ−Ｏ系酸化物、Ｓｎ−Ｍｇ−Ｏ系酸化物
、Ｉｎ−Ｍｇ−Ｏ系酸化物や、Ｉｎ−Ｇａ−Ｏ系酸化物、などを用いた場合も同様である
。
例えば、図１４（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループのモ
デル図を示す。
図１４（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上
から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半
分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１
個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを
介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である
。この中グループが複数結合して大グループを構成する。
図１４（Ｂ）に３つの中グループで構成される大グループを示す。なお、図１４（Ｃ）
は、図１４（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、そ
れぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループ
は、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの
合計の電荷は常に０となる。
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、図１４（Ａ）に示し
た中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた
大グループも取りうる。
具体的には、図１４（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｇａ−Ｚ
ｎ−Ｏ系の結晶を得ることができる。なお、得られるＩｎ−Ｇａ−Ｚｎ−Ｏ系の層構造は
、ＩｎＧａＯ３（ＺｎＯ）ｎ（ｎは自然数。）とする組成式で表すことができる。
ｎ＝１（ＩｎＧａＺｎＯ４）の場合は、例えば、図２８（Ａ）に示す結晶構造を取りう
る。なお、図２８（Ａ）に示す結晶構造において、図１２（Ｂ）で説明したように、Ｇａ
及びＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
また、ｎ＝２（ＩｎＧａＺｎ２Ｏ５）の場合は、例えば、図２８（Ｂ）に示す結晶構造
を取りうる。なお、図２８（Ｂ）に示す結晶構造において、図１２（Ｂ）で説明したよう
に、Ｇａ及びＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
酸化物半導体膜２２７をＣＡＡＣ−ＯＳとする場合は、酸化物半導体膜２２７を成膜す
る際に、基板温度が２００℃を超えて７００℃以下、好ましくは３００℃を超えて５００
℃以下、より好ましくは４００℃以上４５０℃以下となるように、基板を加熱する。この
ように、基板を加熱しながら酸化物半導体膜２２７を成膜することにより、酸化物半導体
膜２２７をＣＡＡＣ−ＯＳとすることができる。
また、上記の温度範囲で加熱しながら、一原子層以上１０ｎｍ以下、好ましくは２ｎｍ
以上５ｎｍ以下の薄い膜厚の第１の酸化物半導体膜を成膜したのち、同様の方法で加熱し
ながらさらに厚い膜厚の第２の酸化物半導体膜を成膜し、第１の酸化物半導体膜と第２の
酸化物半導体膜を積層して、ＣＡＡＣ−ＯＳの酸化物半導体膜２２７を形成しても良い。
また、酸化物半導体膜２２７を非晶質構造とする場合は、酸化物半導体膜２２７を成膜
する際に、基板の加熱を行わない、または基板温度を２００℃未満、より好ましくは１８
０℃未満として基板を加熱する。このように、酸化物半導体膜２２７を成膜することによ
り、酸化物半導体膜２２７を非晶質構造とすることができる。
また、上記の方法で酸化物半導体膜を非晶質構造として成膜した後、２５０℃以上７０
０℃以下、好ましくは４００℃以上、より好ましくは５００℃、さらに好ましくは５５０
℃以上の温度で加熱処理を行って、当該非晶質構造の酸化物半導体膜の少なくとも一部を
結晶化し、ＣＡＡＣ−ＯＳの酸化物半導体膜２２７を形成しても良い。なお、当該熱処理
は不活性ガス雰囲気下で行うことができる。不活性ガス雰囲気としては、窒素、または希
ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが
含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリ
ウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましく
は７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは
０．１ｐｐｍ以下）とする。また、当該熱処理は、後述する脱水化または脱水素化の熱処
理などで兼ねることも可能である。
酸化物半導体膜２２７形成後、酸化物半導体膜２２７に対して、熱処理を行ってもよい
。熱処理を行うことによって、酸化物半導体膜２２７中に含まれる水素原子を含む物質を
さらに除去し、酸化物半導体膜２２７の構造を整え、エネルギーギャップ中の欠陥準位を
低減することができる。当該熱処理は不活性ガス雰囲気下で行い、熱処理の温度は、３０
０℃以上７００℃以下、好ましくは４５０℃以上６００℃以下、また、基板が歪み点を有
する場合は基板の歪み点未満とする。不活性ガス雰囲気としては、窒素、または希ガス（
ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれ
ない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、
ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ
（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１
ｐｐｍ以下）とする。
当該熱処理は、例えば、抵抗発熱体などを用いた電気炉に半導体基板２０１を導入し、
窒素雰囲気下、４５０℃、１時間の条件で行うことができる。
また、熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、また
は熱輻射によって、被処理物を加熱する装置を用いても良い。例えば、ＬＲＴＡ（Ｌａｍ
ｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ
Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎ
ｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライ
ドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧
水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置
である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、
アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活
性気体が用いられる。なお、加熱処理装置としてＧＲＴＡ装置を用いる場合には、その熱
処理時間が短いため、６５０℃〜７００℃の高温に加熱した不活性ガス中で基板を加熱し
てもよい。
また、上記熱処理で酸化物半導体膜２２７を加熱した後、同じ炉に高純度の酸素ガス、
高純度のＮ２Ｏガス、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光
法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以
下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）とすることが好ましい
。特にこれらのガスには、水、水素などが含まれないことが好ましい。また、同じ炉に導
入する酸素ガスまたはＮ２Ｏガスの純度を、６Ｎ以上好ましくは７Ｎ以上（即ち不純物濃
度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。酸素ガスまた
はＮ２Ｏガスの作用によって、脱水化または脱水素化処理による不純物の排除工程で低減
してしまった酸化物半導体を構成する主成分材料の一つである酸素を供給することができ
る。
なお、上述の熱処理には水素や水などを除去する効果があるため、当該熱処理を、脱水
化または脱水素化などと呼ぶこともできる。当該熱処理は、例えば、酸化物半導体層を島
状に加工する前、ゲート絶縁膜の形成後などのタイミングにおいて行うことも可能である
。また、このような脱水化または脱水素化の熱処理は、一回に限らず複数回行っても良い
。
次に、酸化物半導体膜２２７の一部を選択的にエッチングして、酸化物半導体膜２２９
を形成する。それから、酸化物半導体膜２２９上に、スパッタリング法、ＣＶＤ法等によ
り絶縁膜２３１を形成する。そして、絶縁膜２３１上にゲート電極２３３を形成する（図
８（Ａ）参照）。
絶縁膜２３１は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シ
リコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ−Ｚｎ−Ｏ系金属
酸化物膜などを用いればよく、積層または単層で設ける。また、絶縁膜２３１は、絶縁膜
２２５に示すような、加熱により酸素が脱離する酸化絶縁膜を用いてもよい。絶縁膜２３
１に加熱により酸素が脱離する膜を用いることで、後の加熱処理により酸化物半導体膜２
２９に生じる酸素欠損を修復することができ、トランジスタの電気特性の劣化を抑制でき
る。
また、絶縁膜２３１として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加され
たハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアルミネ
ート（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材
料を用いることでゲート絶縁膜の厚さを薄くしてもゲートリークを低減できる。
絶縁膜２３１の厚さは、１０ｎｍ以上３００ｎｍ以下、より好ましくは５ｎｍ以上５０
ｎｍ以下、より好ましくは１０ｎｍ以上３０ｎｍ以下とするとよい。
ゲート電極２３３は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タ
ングステンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述し
た金属元素を組み合わせた合金などを用いて形成することができる。また、マンガン、ジ
ルコニウムのいずれか一または複数から選択された金属元素を用いてもよい。また、ゲー
ト電極２３３は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを
含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化
チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する
二層構造、窒化タンタル膜上にタングステン膜を積層する二層構造、チタン膜と、そのチ
タン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造などが
ある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、
ネオジム、スカンジウムから選ばれた元素の膜、または複数組み合わせた合金膜、もしく
は窒化膜を用いてもよい。
また、ゲート電極２３３は、インジウム錫酸化物、酸化タングステンを含むインジウム
酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸
化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加
したインジウム錫酸化物などの透光性を有する導電性材料を適用することもできる。また
、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
ゲート電極２３３は、印刷法またはインクジェット法により形成される。若しくは、ス
パッタリング法、ＣＶＤ法、蒸着法等で導電膜を形成した後、該導電膜の一部を選択的に
エッチングして、形成される。
なお、ゲート電極２３３と絶縁膜２３１との間に、絶縁膜２３１に接する材料層として
、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩ
ｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含
むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＺｎＮなど）を設けることが好ましい。これらの
膜は５ｅＶ、好ましくは５．５ｅＶ以上の仕事関数を有し、トランジスタの電気特性のし
きい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現で
きる。例えば、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜を用いる場合、少なくとも酸化物半導
体膜２２９より高い窒素濃度、具体的には７原子％以上の窒素を含むＩｎ−Ｇａ−Ｚｎ−
Ｏ膜を用いる。
なお、絶縁膜２３１の成膜後に、不活性ガス雰囲気下、または酸素雰囲気下で熱処理（
第２の熱処理）を行ってもよい。熱処理の温度は、２００℃以上４５０℃以下とするのが
好ましく、２５０℃以上３５０℃以下とするのがより好ましい。このような熱処理を行う
ことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、酸
化物半導体膜２２９と接する絶縁膜２３１または絶縁膜２２５が酸素を含む場合、酸化物
半導体膜２２９に酸素を供給し、該酸化物半導体膜２２９の酸素欠損を補填することもで
きる。このように、上述の熱処理には酸素を供給する効果があるため、当該熱処理を、加
酸化（加酸素化）などと呼ぶこともできる。
なお、本実施の形態では、絶縁膜２３１の形成後に加酸化の熱処理を行っているが、加
酸化の熱処理のタイミングはこれに限定されず、絶縁膜２３１の形成後に適宜行えばよい
。
上述のように、脱水化または脱水素化の熱処理と加酸化の熱処理を適用し、酸化物半導
体膜２２９中の不純物を低減し、酸素欠損を補填することで、酸化物半導体膜２２９を、
その主成分以外の不純物が極力含まれないように高純度化することができる。
次に、ゲート電極２３３をマスクとして、酸化物半導体膜２２９にドーパントを添加す
る処理を行う。この結果、図８（Ｂ）に示すように、ゲート電極２３３に覆われ、ドーパ
ントが添加されない第１の領域２３５ａと、ドーパントを含む一対の第２の領域２３５ｂ
、第２の領域２３５ｃを形成する。ゲート電極２３３をマスクにしてドーパントを添加す
るため、セルフアラインで、ドーパントが添加されない第１の領域２３５ａ、及びドーパ
ントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃを形成することができる。な
お、ゲート電極２３３と重畳する第１の領域２３５ａはチャネル領域として機能する。ま
た、ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃは、電界緩和領域
として機能する。また、第１の領域２３５ａ、及びドーパントを含む一対の第２の領域２
３５ｂ、第２の領域２３５ｃを酸化物半導体膜２３５と示す。
酸化物半導体膜２３５の第１の領域２３５ａは、水素濃度を５×１０１８ａｔｏｍｓ／
ｃｍ３未満、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０
１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下と
することが好ましい。酸化物半導体及び水素の結合により、水素の一部がドナーとなり、
キャリアである電子が生じてしまう。これらのため、酸化物半導体膜２３５の第１の領域
２３５ａ中の水素濃度を低減することで、しきい値電圧のマイナスシフトを低減すること
ができる。
ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃに含まれるドーパン
トの濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／ｃｍ３以下
、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以上５×１０１９ａｔｏｍｓ／ｃｍ３未満
とする。
ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃはドーパントを含む
ため、キャリア密度または欠陥を増加させることができる。このため、ドーパントを含ま
ない第１の領域２３５ａと比較して導電性を高めることができる。なお、ドーパント濃度
を増加させすぎると、ドーパントがキャリアの移動を阻害することになり、ドーパントを
含む一対の第２の領域２３５ｂ、第２の領域２３５ｃの導電性を低下させることになる。
ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃは、導電率が０．１
Ｓ／ｃｍ以上１０００Ｓ／ｃｍ以下、好ましくは１０Ｓ／ｃｍ以上１０００Ｓ／ｃｍ以下
とすることが好ましい。
酸化物半導体膜２３５において、ドーパントを含む一対の第２の領域２３５ｂ、第２の
領域２３５ｃを有することで、チャネル領域として機能する第１の領域２３５ａの端部に
加わる電界を緩和させることができる。このため、トランジスタの短チャネル効果を抑制
することができる。
酸化物半導体膜２２９にドーパントを添加する方法として、イオンドーピング法または
イオンインプランテーション法を用いることができる。また、添加するドーパントとして
は、ホウ素、窒素、リン、及びヒ素の少なくとも一以上がある。または、ドーパントとし
ては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノンの少なくとも一以上があ
る。または、ドーパントとしては、水素がある。なお、ドーパントとして、ホウ素、窒素
、リン、及びヒ素の一以上と、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノン
の一以上と、水素とを適宜組み合わしてもよい。
また、酸化物半導体膜２２９へのドーパントの添加は、酸化物半導体膜２２９を覆って
、絶縁膜などが形成されている状態を示したが、酸化物半導体膜２２９が露出している状
態でドーパントの添加を行ってもよい。
さらに、上記ドーパントの添加はイオンドーピング法またはイオンインプランテーショ
ン法などによる注入する以外の方法でも行うことができる。例えば、添加する元素を含む
ガス雰囲気にてプラズマを発生させて、被添加物に対してプラズマ処理を行うことによっ
て、ドーパントを添加することができる。上記プラズマを発生させる装置としては、ドラ
イエッチング装置やＣＶＤ装置、高密度ＣＶＤ装置などを用いることができる。
この後、加熱処理を行ってもよい。当該加熱処理の温度は、代表的には、１５０℃以上
４５０℃以下、好ましくは２５０℃以上３２５℃以下とする。または、２５０℃から３２
５℃まで徐々に温度上昇させながら加熱してもよい。
当該加熱処理により、ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５
ｃの抵抗を低減することができる。なお、当該加熱処理において、ドーパントを含む一対
の第２の領域２３５ｂ、第２の領域２３５ｃは、結晶状態でも非晶質状態でもよい。
次に、図８（Ｃ）に示すように、ゲート電極２３３の側面にサイドウォール絶縁膜２３
７、及びゲート絶縁膜２３９、並びに電極２４１ａ、電極２４１ｂを形成する。
サイドウォール絶縁膜２３７は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン
、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒
化アルミニウムなどを用いればよく、積層または単層で設ける。なお、サイドウォール絶
縁膜２３７として、絶縁膜２２５と同様に、加熱により酸素の一部が脱離する酸化絶縁膜
を用いて形成してもよい。
ここで、サイドウォール絶縁膜２３７の形成方法について説明する。
まず、絶縁膜２３１およびゲート電極２３３上に、後にサイドウォール絶縁膜２３７と
なる絶縁膜を形成する。絶縁膜は、スパッタリング法、ＣＶＤ法等により形成する。また
、当該絶縁膜の厚さは特に限定はないが、ゲート電極２３３の形状に応じる被覆性を考慮
して、適宜選択すればよい。
次に、絶縁膜をエッチングすることによりサイドウォール絶縁膜２３７を形成する。該
エッチングは、異方性の高いエッチングであり、サイドウォール絶縁膜２３７は、絶縁膜
に異方性の高いエッチング工程を行うことでセルフアラインに形成することができる。
また、ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃにおいて、電
界緩和領域として機能する幅は、サイドウォール絶縁膜２３７の幅に対応し、またサイド
ウォール絶縁膜２３７の幅は、ゲート電極２３３の厚さにも対応することから、電界緩和
領域の範囲が、所望の範囲となるように、ゲート電極２３３の厚さを決めればよい。
また、サイドウォール絶縁膜２３７の形成工程と共に、異方性の高いエッチングを用い
て絶縁膜２３１をエッチングし、酸化物半導体膜２２９を露出させることで、ゲート絶縁
膜２３９を形成することができる。
一対の電極２４１ａ、電極２４１ｂは配線２２３ａ乃至配線２２３ｃと同様の材料を適
宜用いて形成することができる。なお、一対の電極２４１ａ、電極２４１ｂは配線として
も機能させてもよい。
一対の電極２４１ａ、電極２４１ｂは、印刷法またはインクジェット法を用いて形成さ
れる。または、スパッタリング法、ＣＶＤ法、蒸着法等で導電膜を形成した後、該導電膜
の一部を選択的にエッチングして、一対の電極２４１ａ、電極２４１ｂを形成する。
一対の電極２４１ａ、電極２４１ｂは、サイドウォール絶縁膜２３７及びゲート絶縁膜
２３９の側面と接するように、形成されることが好ましい。即ち、トランジスタの一対の
電極２４１ａ、電極２４１ｂの端部がサイドウォール絶縁膜２３７上に位置し、酸化物半
導体膜２３５において、ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５
ｃの露出部を全て覆っていることが好ましい。この結果、ドーパントが含まれる一対の第
２の領域２３５ｂ、第２の領域２３５ｃにおいて、一対の電極２４１ａ、電極２４１ｂと
接する領域がソース領域及びドレイン領域として機能すると共に、サイドウォール絶縁膜
２３７及びゲート絶縁膜２３９と重なる領域が電界緩和領域として機能する。また、サイ
ドウォール絶縁膜２３７の長さにより電界緩和領域の幅が制御できるため、一対の電極２
４１ａ、電極２４１ｂを形成するためのマスク合わせの精度を緩和することができる。よ
って、複数のトランジスタにおけるばらつきを低減することができる。
なお、本実施の形態では、ゲート電極２３３の側面に接してサイドウォール絶縁膜２３
７を設けたが、本発明はこれに限られるものではなく、サイドウォール絶縁膜２３７を設
けない構成とすることもできる。また、本実施の形態では、一対の第２の領域２３５ｂ、
第２の領域２３５ｃを形成した後でサイドウォール絶縁膜２３７を設けたが、本発明はこ
れに限られるものではなく、サイドウォール絶縁膜２３７を設けた後で一対の第２の領域
２３５ｂ、第２の領域２３５ｃを形成しても良い。このような構成とすることにより、第
１の領域２３５ａをサイドウォール絶縁膜２３７と重畳する領域まで広げることができる
。
次に、図９（Ａ）に示すように、スパッタリング法、ＣＶＤ法、塗布法、印刷法等によ
り、絶縁膜２４３及び絶縁膜２４５を形成する。
絶縁膜２４３、絶縁膜２４５は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン
、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒
化アルミニウムなどを用いればよく、積層または単層で設ける。なお、絶縁膜２４５とし
て、外部への酸素の拡散を防ぐ絶縁膜を用いることで、絶縁膜２４３から脱離する酸素を
酸化物半導体膜に供給することができる。外部への酸素の拡散を防ぐ絶縁膜の代表例とし
ては、酸化アルミニウム、酸化窒化アルミニウム等がある。また、絶縁膜２４５として、
外部からの水素の拡散を防ぐ絶縁膜を用いることで、外部から酸化物半導体膜への水素の
拡散を低減することが可能であり、酸化物半導体膜の欠損を低減することができる。外部
からの水素の拡散を防ぐ絶縁膜の代表例としては、窒化シリコン、窒化酸化シリコン、窒
化アルミニウム、窒化酸化アルミニウム等がある。また、絶縁膜２４３を、加熱により酸
素の一部が脱離する酸化絶縁膜、外部への酸素の拡散を防ぐ絶縁膜と、酸化絶縁膜との３
層構造とすることで、効率よく酸化物半導体膜へ酸素を拡散すると共に、外部への酸素の
脱離を抑制することが可能であり、温度及び湿度の高い状態でも、トランジスタの特性の
変動を低減することができる。
以上の工程により、図９（Ａ）に示すように、酸化物半導体膜を有するトランジスタ１
１０を作製することができる。なお、上記トランジスタ１１０は、ｉ型（真性半導体）ま
たはｉ型に限りなく近い酸化物半導体膜２２９を有するため、極めて優れた特性を示す。
なお、本実施の形態でトランジスタ１１０をトップゲート構造としたが、本発明はこれ
に限られるものではなく、例えばボトムゲート構造としても良い。また、本実施の形態で
トランジスタ１１０は、一対の電極２４１ａおよび電極２４１ｂが、一対の第２の領域２
３５ｂおよび第２の領域２３５ｃの上面の少なくとも一部と接する構成としているが、本
発明はこれに限られるものではなく、例えば、一対の第２の領域２３５ｂおよび第２の領
域２３５ｃが、一対の電極２４１ａおよび電極２４１ｂの少なくとも一部と接する構成と
しても良い。
次に、絶縁膜２１５、絶縁膜２１７、絶縁膜２２１、絶縁膜２２５、絶縁膜２４３、絶
縁膜２４５のそれぞれ一部を選択的にエッチングし、開口部を形成して、ゲート電極２０
９ａ、電極２４１ａおよび電極２４１ｂのそれぞれ一部を露出する。次に、開口部に導電
膜を成膜した後、該導電膜の一部を選択的にエッチングして、電極２４１ａに接して配線
２４９を、電極２４１ｂに接して配線２５０を形成する。配線２４９および配線２５０は
、コンタクトプラグ２１９ａ乃至コンタクトプラグ２１９ｄに示す材料を適宜用いること
ができる。
ここで、配線２４９は、トランジスタ１１０のソース電極またはドレイン電極の一方と
トランジスタ１１２のゲート電極２０９ａとを電気的に接続するノードＦＧとして機能す
る。なお、図９（Ｂ）では、直接的に示していないが、同様に配線２４９は、トランジス
タ１１４のゲート電極２０９ｂとも電気的に接続されるものとする。また、配線２５０は
、トランジスタ１１０のソース電極またはドレイン電極の他方として機能し、図３（Ａ）
に示すデータ線Ｄと電気的に接続される。また、図９（Ｂ）では直接的に示していないが
、トランジスタ１１０のゲート電極２３３も、図３（Ａ）に示すワード線Ｗと電気的に接
続されるものとする。
以上の工程により、トランジスタ１１０、トランジスタ１１２およびトランジスタ１１
４からなるプログラマブルスイッチを作製することができる。
ここで、図９（Ｂ）に示す断面図に対応するプログラマブルスイッチの平面図の一例を
図２６（Ａ）および図２６（Ｂ）に示す。図２６（Ａ）は絶縁膜２２５より下層の構成、
つまりトランジスタ１１２およびトランジスタ１１４の平面図を示しており、図２６（Ｂ
）は絶縁膜２２５より上層の構成、つまりトランジスタ１１０の平面図を示している。な
お、図２６（Ａ）および図２６（Ｂ）において、図の理解を容易にするため一部の構成（
絶縁膜２１５など）を図示していない。また、図２６（Ａ）および図２６（Ｂ）に示す、
一点鎖線Ａ−Ｂおよび一点鎖線Ｃ−Ｄは、図６乃至図９に示す断面図に対応している。
図２６（Ａ）および図２６（Ｂ）に示すプログラマブルスイッチでは、図９（Ｂ）に示
すように、一点鎖線Ｃ−Ｄに係る領域においてトランジスタ１１０と、トランジスタ１１
２およびトランジスタ１１４とが、電気的に接続される。ここで、トランジスタ１１０の
少なくとも一部と、トランジスタ１１２またはトランジスタ１１４の少なくとも一部と、
が重畳して設けられる。より好ましくは、酸化物半導体膜２３５の少なくとも一部と、ｎ
型の不純物領域２１１ａ、ｎ型の不純物領域２１１ｂ、ｐ型の不純物領域２１３ａまたは
ｐ型の不純物領域２１３ｂの少なくとも一部と、が重畳して設けられる。このような平面
レイアウトを採用することにより、酸化物半導体のようなワイドバンドギャップ半導体を
用いたトランジスタを設けることによるプログラマブルスイッチの占有面積の増大を抑制
することができる。よって、当該プログラマブルスイッチを用いたプログラマブルロジッ
クデバイスの高集積化を図ることができる。
また、上記のように単結晶シリコン基板などの半導体基板を用いてトランジスタ１１２
およびトランジスタ１１４を作製し、積層して酸化物半導体膜などを有するトランジスタ
１１０を設ける場合、当該半導体基板を用いてデータ線Ｄやワード線Ｗに電位を供給する
駆動回路のトランジスタを作製することもできる。ここで、このような駆動回路を設けた
プログラマブルロジックデバイスの構成を図２７に示す。図２７に示すプログラマブルロ
ジックデバイスは、図１（Ａ）に示すプログラマブルロジックデバイスと同様に、複数の
配線で電気的に接続された複数の論理ブロック１０を有する。ここで、図の理解を容易に
するため、図２７では、図１に示す配線１１に対応する配線を図示していない。なお、図
１（Ａ）に示すプログラマブルロジックデバイスと同様に、行方向の配線と列方向の配線
とが交差する部分に、各配線の接続の切り替えを行うスイッチマトリックス１２を設けて
もよい。
さらに、図２７に示すプログラマブルロジックデバイスは、複数の論理ブロック１０の
上側に設けられた第１の駆動回路１４と、複数の論理ブロック１０の左側に設けられた第
２の駆動回路１５と、第１の駆動回路１４に電気的に接続して、列方向に延設して設けら
れた複数の第１の配線１６と、第２の駆動回路１５に電気的に接続して、行方向に延設し
て設けられた複数の第２の配線１７と、を有する。ここで列方向および行方向に延設され
た第１の配線１６および第２の配線１７は、それぞれ論理ブロック１０と電気的に接続さ
れる。ただし、第１の駆動回路１４および第２の駆動回路１５の構成は上記に限定される
ものではなく、例えば、第１の駆動回路１４および第２の駆動回路１５を設ける位置を変
えても良いし、３個以上の駆動回路を設ける構成としても良い。
本実施の形態において、第１の配線１６および第２の配線１７は、図１（Ｂ）および図
１（Ｃ）に示す、メモリ部に格納するコンフィギュレーションデータの電位を入力するデ
ータ線Ｄ、およびメモリ部へのコンフィギュレーションデータの書き込みを制御する信号
を入力するワード線Ｗとして用いることができる。また、第１の駆動回路１４および第２
の駆動回路１５は、データ線Ｄに電位を供給するデータ線駆動回路およびワード線Ｗに電
位を供給するワード線駆動回路として用いることができる。なお、本実施の形態では、第
１の駆動回路１４をデータ線Ｄの駆動回路とし、第２の駆動回路１５をワード線Ｗの駆動
回路とし、第１の配線１６をデータ線Ｄとし、第２の配線１７をワード線Ｗとしているが
、本発明はこれに限られるものではない。
ここで、第１の駆動回路１４および第２の駆動回路１５に用いるトランジスタは、図６
（Ｄ）および図２６（Ａ）に示すトランジスタ１１２およびトランジスタ１１４と同様の
構成とすることができる。よって、第１の駆動回路１４および第２の駆動回路１５に用い
るトランジスタは、単結晶シリコンなどの酸化物半導体とは異なる半導体を用いて形成さ
れるので、十分な高速動作が可能となる。これにより、十分な高速動作が可能な駆動回路
を形成することができる。また、第１の配線１６および第２の配線１７として、図９（Ｂ
）および図２６（Ｂ）に示す配線２４９または配線２５０と同じ層またはより上層に設け
られた導電膜を用いることができる。
以上に示すように、トランジスタのオフ電流を十分に小さくすることができる、酸化物
半導体のようなワイドバンドギャップ半導体を、プログラマブルスイッチのメモリ部のト
ランジスタに用いてプログラマブルスイッチを作製することにより、電源電位の供給が遮
断されたときでもコンフィギュレーションデータを保持することが可能なプログラマブル
スイッチを作製することができる。また、電源投入後の論理ブロックの起動時間を短くし
たプログラマブルスイッチを作製することができる。これにより、ノーマリーオフの駆動
方法を用いて、低消費電力化を図ることができるプログラマブルロジックデバイスを提供
することができる。
以上、本実施の形態に示す構成、方法などは、本実施の形態に示す構成、方法どうしで
組み合わせて用いることもできるし、他の実施の形態に示す構成、方法などと適宜組み合
わせて用いることもできる。
（実施の形態３）
本実施の形態では、先の実施の形態で示した酸化物半導体膜を有するトランジスタにつ
いて、電界効果移動度を理論的に導出し、当該電界効果移動度を用いてトランジスタ特性
を導出する。
酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度
は、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因とし
ては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデ
ルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き
出せる。
半導体本来の移動度をμ０、測定される電界効果移動度をμとし、半導体中に何らかの
ポテンシャル障壁（粒界等）が存在すると仮定すると、次の式（２）で表現できる。
ここで、Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度であ
る。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルで
は、次の式（３）で表現できる。
ここで、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体
の誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃｏｘは単位面積当た
りの容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。なお、厚さ３０ｎｍ以下の半
導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。線形領域
におけるドレイン電流Ｉｄは、次の式（４）で表現できる。
ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである
。また、Ｖｄはドレイン電圧である。式（４）の両辺をＶｇで割り、更に両辺の対数を取
ると、次の式（５）となる。
式（５）の右辺はＶｇの関数である。この式からわかるように、縦軸をｌｎ（Ｉｄ／Ｖ
ｇ）、横軸を１／Ｖｇとする直線の傾きから欠陥密度Ｎが求められる。すなわち、トラン
ジスタのＩｄ―Ｖｇ特性から、欠陥密度を評価できる。酸化物半導体としては、インジウ
ム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のも
のでは欠陥密度Ｎは１×１０１２／ｃｍ２程度である。
このようにして求めた欠陥密度等をもとに式（２）および式（３）よりμ０＝１２０ｃ
ｍ２／Ｖｓが導出される。欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物で測定される移動度は４０
ｃｍ２／Ｖｓ程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無
い酸化物半導体の移動度μ０は１２０ｃｍ２／Ｖｓとなると予想できる。
ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁物との界面での散乱によ
ってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁物界面からｘだけ離
れた場所における移動度μ１は、次の式（６）で表現できる。
ここで、Ｄはゲート方向の電界、Ｂ、ｌは定数である。Ｂおよびｌは、実際の測定結果
より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、ｌ＝１
０ｎｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧が高くなる
）と式（６）の第２項が増加するため、移動度μ１は低下することがわかる。
半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動
度μ２を計算した結果を図１５に示す。なお、計算にはシノプシス社製デバイスシミュレ
ーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用し、酸化物半導体のバンドギ
ャップ、電子親和力、比誘電率、厚さをそれぞれ、２．８電子ボルト、４．７電子ボルト
、１５、１５ｎｍとした。これらの値は、スパッタリング法により形成された薄膜を測定
して得られたものである。
さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５電子ボルト、４．６
電子ボルト、４．６電子ボルトとした。また、ゲート絶縁物の厚さは１００ｎｍ、比誘電
率は４．１とした。チャネル長およびチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄは
０．１Ｖである。
図１５で示されるように、ゲート電圧１Ｖ強で移動度１００ｃｍ２／Ｖｓ以上のピーク
をつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する
。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（Ａ
ｔｏｍｉｃ Ｌａｙｅｒ Ｆｌａｔｎｅｓｓ）が望ましい。
このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の
特性を計算した結果を図１６乃至図１８に示す。なお、計算に用いたトランジスタの断面
構造を図１９に示す。図１９に示すトランジスタは酸化物半導体層にｎ＋の導電型を呈す
る第２の領域１１０３ｂおよび第２の領域１１０３ｃを有する。第２の領域１１０３ｂお
よび第２の領域１１０３ｃの抵抗率は２×１０−３Ωｃｍとする。
図１９（Ａ）に示すトランジスタは、下地絶縁膜１１０１と、下地絶縁膜１１０１に埋
め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物１１０２の上に形
成される。トランジスタは第２の領域１１０３ｂ、第２の領域１１０３ｃと、それらに挟
まれ、チャネル形成領域となる真性の第１の領域１１０３ａと、ゲート電極１１０５を有
する。ゲート電極１１０５の幅を３３ｎｍとする。
ゲート電極１１０５と第１の領域１１０３ａの間には、ゲート絶縁膜１１０４を有し、
また、ゲート電極１１０５の両側面にはサイドウォール絶縁膜１１０６ａおよびサイドウ
ォール絶縁膜１１０６ｂ、ゲート電極１１０５の上部には、ゲート電極１１０５と他の配
線との短絡を防止するための絶縁物１１０７を有する。サイドウォール絶縁膜の幅は５ｎ
ｍとする。また、第２の領域１１０３ｂおよび第２の領域１１０３ｃに接して、ソース電
極１１０８ａおよびドレイン電極１１０８ｂを有する。なお、このトランジスタにおける
チャネル幅を４０ｎｍとする。
図１９（Ｂ）に示すトランジスタは、下地絶縁膜１１０１と、酸化アルミニウムよりな
る埋め込み絶縁物１１０２の上に形成され、第２の領域１１０３ｂ、第２の領域１１０３
ｃと、それらに挟まれた真性の第１の領域１１０３ａと、幅３３ｎｍのゲート電極１１０
５とゲート絶縁膜１１０４とサイドウォール絶縁膜１１０６ａおよびサイドウォール絶縁
膜１１０６ｂと絶縁物１１０７とソース電極１１０８ａおよびドレイン電極１１０８ｂを
有する点で図１９（Ａ）に示すトランジスタと同じである。
図１９（Ａ）に示すトランジスタと図１９（Ｂ）に示すトランジスタの相違点は、サイ
ドウォール絶縁膜１１０６ａおよびサイドウォール絶縁膜１１０６ｂの下の半導体領域の
導電型である。図１９（Ａ）に示すトランジスタでは、サイドウォール絶縁膜１１０６ａ
およびサイドウォール絶縁膜１１０６ｂの下の半導体領域はｎ＋の導電型を呈する第２の
領域１１０３ｂおよび第２の領域１１０３ｃであるが、図１９（Ｂ）に示すトランジスタ
では、真性の第１の領域１１０３ａである。すなわち、第２の領域１１０３ｂ（第２の領
域１１０３ｃ）とゲート電極１１０５がＬｏｆｆだけ重ならない領域ができている。この
領域をオフセット領域といい、その幅Ｌｏｆｆをオフセット長という。図から明らかなよ
うに、オフセット長は、サイドウォール絶縁膜１１０６ａ（サイドウォール絶縁膜１１０
６ｂ）の幅と同じである。
その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバ
イスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用した。図１６は
、図１９（Ａ）に示される構造のトランジスタのドレイン電流（Ｉｄ、実線）および移動
度（μ、点線）のゲート電圧（Ｖｇ、ゲートとソースの電位差）依存性を示す。ドレイン
電流Ｉｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、移動度μはドレ
イン電圧を＋０．１Ｖとして計算したものである。
図１６（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図１６（Ｂ）は１０
ｎｍとしたものであり、図１６（Ｃ）は５ｎｍとしたものである。ゲート絶縁膜が薄くな
るほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。一方、移動
度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。
ゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超えるこ
とが示された。
図１７は、図１９（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを５
ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧Ｖｇ依
存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧
を＋０．１Ｖとして計算したものである。図１７（Ａ）はゲート絶縁膜の厚さを１５ｎｍ
としたものであり、図１７（Ｂ）は１０ｎｍとしたものであり、図１７（Ｃ）は５ｎｍと
したものである。
また、図１８は、図１９（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆ
ｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電
圧依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン
電圧を＋０．１Ｖとして計算したものである。図１８（Ａ）はゲート絶縁膜の厚さを１５
ｎｍとしたものであり、図１８（Ｂ）は１０ｎｍとしたものであり、図１８（Ｃ）は５ｎ
ｍとしたものである。
いずれもゲート絶縁膜が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピ
ーク値やオン電流には目立った変化が無い。
なお、移動度μのピークは、図１６では８０ｃｍ２／Ｖｓ程度であるが、図１７では６
０ｃｍ２／Ｖｓ程度、図１８では４０ｃｍ２／Ｖｓと、オフセット長Ｌｏｆｆが増加する
ほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流にはオフセット長Ｌ
ｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである
。また、いずれもゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１
０μＡを超えることが示された。また、このように移動度の高いトランジスタを、先の実
施の形態で示したプログラマブルスイッチのメモリ部に用いることにより、コンフィギュ
レーションデータの書き込みを高速でおこなうことができるので、動的コンフィギュレー
ションを容易に行うことができるプログラマブルロジックデバイスを提供することができ
る。
（実施の形態４）
本実施の形態では、先の実施の形態で示した酸化物半導体膜を有するトランジスタにつ
いて、特にＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を有するトランジスタについ
て説明する。
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタ
は、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜
を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組
成比で５ａｔｏｍｉｃ％以上含まれる元素をいう。
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜の成膜後に基板を意図的に加熱するこ
とで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジス
タのしきい値電圧をプラスシフトさせ、ノーマリーオフ化させることが可能となる。以下
、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を有するトランジスタを作製して各種
測定を行った結果について説明する。
まず、本実施の形態で各種測定に用いたトランジスタの構造について図２５を用いて説
明する。図２５（Ａ）は、当該トランジスタの平面図であり、図２５（Ｂ）は図２５（Ａ
）の一点鎖線Ａ−Ｂに対応する断面図である。
図２５（Ｂ）に示すトランジスタは、基板６００と、基板６００上に設けられた下地絶
縁膜６０２と、下地絶縁膜６０２上に設けられた酸化物半導体膜６０６と、酸化物半導体
膜６０６と接する一対の電極６１４と、酸化物半導体膜６０６および一対の電極６１４上
に設けられたゲート絶縁膜６０８と、ゲート絶縁膜６０８を介して酸化物半導体膜６０６
と重畳して設けられたゲート電極６１０と、ゲート絶縁膜６０８およびゲート電極６１０
を覆って設けられた層間絶縁膜６１６と、層間絶縁膜６１６に設けられた開口部を介して
一対の電極６１４と接続する配線６１８と、層間絶縁膜６１６および配線６１８を覆って
設けられた保護膜６２０と、を有する。ここで、一対の電極６１４は、当該トランジスタ
のソース電極およびドレイン電極として機能する。
基板６００としてはガラス基板を、下地絶縁膜６０２としては酸化シリコン膜を、酸化
物半導体膜６０６としてはＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を、一対の電極６１４としてはタング
ステン膜を、ゲート絶縁膜６０８としては酸化シリコン膜を、ゲート電極６１０としては
窒化タンタル膜とタングステン膜との積層構造を、層間絶縁膜６１６としては酸化窒化シ
リコン膜とポリイミド膜との積層構造を、配線６１８としてはチタン膜、アルミニウム膜
、チタン膜がこの順で形成された積層構造を、保護膜６２０としてはポリイミド膜を、そ
れぞれ用いた。
なお、図２５（Ａ）に示す構造のトランジスタにおいて、ゲート電極６１０と一対の電
極６１４との重畳する幅をＬｏｖと呼ぶ。同様に、酸化物半導体膜６０６に対する一対の
電極６１４のはみ出しをｄＷと呼ぶ。
図２０（Ａ）〜図２０（Ｃ）は、図２５に示すトランジスタにおいて、チャネル長Ｌが
３μｍ、チャネル幅Ｗが１０μｍである酸化物半導体膜と、厚さ１００ｎｍのゲート絶縁
膜を用いたトランジスタの特性である。なお、Ｖｄは１０Ｖとした。
図２０（Ａ）は基板を意図的に加熱せずにスパッタリング法でＩｎ、Ｓｎ、Ｚｎを主成
分とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移
動度は１８．８ｃｍ２／Ｖｓｅｃが得られている。一方、基板を意図的に加熱してＩｎ、
Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成すると電界効果移動度を向上させること
が可能となる。図２０（Ｂ）は基板を２００℃に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とす
る酸化物半導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度は３２．
２ｃｍ２／Ｖｓｅｃが得られている。
電界効果移動度は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成した後に熱
処理をすることによって、さらに高めることができる。図２０（Ｃ）は、Ｉｎ、Ｓｎ、Ｚ
ｎを主成分とする酸化物半導体膜を２００℃でスパッタリング成膜した後、６５０℃で熱
処理をしたときのトランジスタ特性を示す。このとき電界効果移動度は３４．５ｃｍ２／
Ｖｓｅｃが得られている。
基板を意図的に加熱することでスパッタリング成膜中の水分が酸化物半導体膜中に取り
込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、
酸化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のよ
うに電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱
水化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるた
めとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化
を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には１
００ｃｍ２／Ｖｓｅｃを超える電界効果移動度を実現することも可能になると推定される
。
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該
酸化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又は
その後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再
結晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。
基板を意図的に加熱して成膜すること及び／又は成膜後に熱処理することの効果は、電
界効果移動度の向上のみならず、トランジスタのノーマリーオフ化を図ることにも寄与し
ている。基板を意図的に加熱しないで形成されたＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物
半導体膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトして
しまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた
場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトラ
ンジスタがノーマリーオフとなる方向に動き、このような傾向は図２０（Ａ）と図２０（
Ｂ）の対比からも確認することができる。
なお、しきい値電圧はＩｎ、Ｓｎ及びＺｎの比率を変えることによっても制御すること
が可能であり、組成比としてＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることでトランジスタの
ノーマリーオフ化を期待することができる。また、ターゲットの組成比をＩｎ：Ｓｎ：Ｚ
ｎ＝２：１：３とすることで結晶性の高い酸化物半導体膜を得ることができる。
意図的な基板加熱温度若しくは熱処理温度は、１５０℃以上、好ましくは２００℃以上
、より好ましくは４００℃以上であり、より高温で成膜し或いは熱処理することでトラン
ジスタのノーマリーオフ化を図ることが可能となる。
熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、または減
圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化・
脱水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めるこ
とができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体
膜に注入する方法を適用しても良い。
酸化物半導体中及び積層される膜との界面には、酸素欠損による欠陥が生成されやすい
が、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生
成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子
間に存在する酸素であり、その酸素濃度は１×１０１６／ｃｍ３以上２×１０２０／ｃｍ
３以下とすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませることができる
。
また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすること
で、より安定な酸化物半導体膜を得ることができる。例えば、組成比Ｉｎ：Ｓｎ：Ｚｎ＝
１：１：１のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸
化物半導体膜は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）でハローパ
タンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させ
ることができる。熱処理温度は任意であるが、例えば６５０℃の熱処理を行うことで、Ｘ
線回折により明確な回折ピークを観測することができる。
実際に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜のＸＲＤ分析を行った。ＸＲＤ分析には、Ｂｒｕｋｅ
ｒ ＡＸＳ社製Ｘ線回折装置Ｄ８ ＡＤＶＡＮＣＥを用い、Ｏｕｔ−ｏｆ−Ｐｌａｎｅ法
で測定した。
ＸＲＤ分析を行った試料として、試料Ａおよび試料Ｂを用意した。以下に試料Ａおよび
試料Ｂの作製方法を説明する。
脱水素化処理済みの石英基板上にＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を１００ｎｍの厚さで成膜し
た。
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜は、スパッタリング装置を用い、酸素雰囲気で電力を１００Ｗ
（ＤＣ）として成膜した。ターゲットは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］の
Ｉｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いた。なお、成膜時の基板加熱温度は２００℃とし
た。このようにして作製した試料を試料Ａとした。
次に、試料Ａと同様の方法で作製した試料に対し加熱処理を６５０℃の温度で行った。
加熱処理は、はじめに窒素雰囲気で１時間の加熱処理を行い、温度を下げずに酸素雰囲気
でさらに１時間の加熱処理を行っている。このようにして作製した試料を試料Ｂとした。
図２１に試料Ａおよび試料ＢのＸＲＤスペクトルを示す。試料Ａでは、結晶由来のピー
クが観測されなかったが、試料Ｂでは、２θが３５ｄｅｇ近傍および３７ｄｅｇ〜３８ｄ
ｅｇに結晶由来のピークが観測された。
このように、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は成膜時に意図的に加熱す
ること及び／又は成膜後に熱処理することによりトランジスタの特性を向上させることが
できる。
この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜
中に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物
半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それに
よってトランジスタのノーマリーオフ化を図ることができ、酸化物半導体が高純度化され
ることによりオフ電流を１ａＡ／μｍ以下にすることができる。ここで、上記オフ電流値
の単位は、チャネル幅１μｍあたりの電流値を示す。
図２２に、トランジスタのオフ電流と測定時の基板温度（絶対温度）の逆数との関係を
示す。ここでは、簡単のため測定時の基板温度の逆数に１０００を掛けた数値（１０００
／Ｔ）を横軸としている。
具体的には、図２２に示すように、基板温度が１２５℃の場合には０．１ａＡ／μｍ（
１×１０−１９Ａ／μｍ）以下、８５℃の場合には１０ｚＡ／μｍ（１×１０−２０Ａ／
μｍ）以下であった。電流値の対数が温度の逆数に比例することから、室温（２７℃）の
場合には０．１ｚＡ／μｍ（１×１０−２２Ａ／μｍ）以下であると予想される。従って
、オフ電流を１２５℃において１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下に、８５℃
において１００ｚＡ／μｍ（１×１０−１９Ａ／μｍ）以下に、室温において１ｚＡ／μ
ｍ（１×１０−２１Ａ／μｍ）以下にすることができる。
もっとも、酸化物半導体膜の成膜時に水素や水分が膜中に混入しないように、成膜室外
部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図
ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点−７０℃
以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの
不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい
。Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は熱処理によって膜中の水分を除去する
ことができるが、Ｉｎ、Ｇａ、Ｚｎを主成分とする酸化物半導体と比べて水分の放出温度
が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。
また、酸化物半導体膜成膜後に６５０℃の加熱処理を行った試料Ｂのトランジスタにお
いて、基板温度と電気的特性の関係について評価した。
測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏ
ｖが片側３μｍ（合計６μｍ）、ｄＷが０μｍである。なお、Ｖｄｓは１０Ｖとした。な
お、基板温度は−４０℃、−２５℃、２５℃、７５℃、１２５℃および１５０℃で行った
。ここで、トランジスタにおいて、ゲート電極と一対の電極との重畳する幅をＬｏｖと呼
び、酸化物半導体膜に対する一対の電極のはみ出しをｄＷと呼ぶ。
図２３に、Ｉｄｓ（実線）および電界効果移動度（点線）のＶｇｓ依存性を示す。また
、図２４（Ａ）に基板温度としきい値電圧の関係を、図２４（Ｂ）に基板温度と電界効果
移動度の関係を示す。
図２４（Ａ）より、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、
その範囲は−４０℃〜１５０℃で１．０９Ｖ〜−０．２３Ｖであった。
また、図２４（Ｂ）より、基板温度が高いほど電界効果移動度が低くなることがわかる
。なお、その範囲は−４０℃〜１５０℃で３６ｃｍ２／Ｖｓ〜３２ｃｍ２／Ｖｓであった
。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
上記のようなＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とする
トランジスタによれば、オフ電流を１ａＡ／μｍ以下に保ちつつ、電界効果移動度を３０
ｃｍ２／Ｖｓｅｃ以上、好ましくは４０ｃｍ２／Ｖｓｅｃ以上、より好ましくは６０ｃｍ
２／Ｖｓｅｃ以上とし、ＬＳＩで要求されるオン電流の値を満たすことができる。例えば
、Ｌ／Ｗ＝３３ｎｍ／４０ｎｍのＦＥＴで、ゲート電圧２．７Ｖ、ドレイン電圧１．０Ｖ
のとき１２μＡ以上のオン電流を流すことができる。
このようにオフ電流の低いトランジスタを、先の実施の形態で示したプログラマブルス
イッチのメモリ部に用いることにより、電源電位の供給が遮断されたときでもコンフィギ
ュレーションデータを保持することが可能となる。これにより、電源投入後のコンフィギ
ュレーションデータの書き込みを省略することが可能となるので、論理ブロックの起動時
間を短くすることができる。よって、ノーマリーオフの駆動方法を用いて、低消費電力化
を図ることができるプログラマブルロジックデバイスを提供することができる。
また、このように移動度の高いトランジスタを、先の実施の形態で示したプログラマブ
ルスイッチのメモリ部に用いることにより、コンフィギュレーションデータの書き込みを
高速でおこなうことができるので、動的コンフィギュレーションを容易に行うことができ
るプログラマブルロジックデバイスを提供することができる。
また、このような特性であれば、Ｓｉ半導体で作られる集積回路の中に酸化物半導体で
形成されるトランジスタを混載しても、動作速度を犠牲にすることのないプログラマブル
ロジックデバイスを提供することができる。
（実施の形態５）
本発明の一態様に係るプログラマブルロジックデバイスを用いることで、消費電力の低
い電子機器を提供することが可能である。特に電力の供給を常時受けることが困難な携帯
用の電子機器の場合、本発明の一態様に係る消費電力の低い半導体装置をその構成要素に
追加することにより、連続使用時間が長くなるといったメリットが得られる。
本発明の一態様に係るプログラマブルロジックデバイスを用いた半導体装置は、表示装
置、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉ
ｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しう
るディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る
半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携
帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ
（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーデ
ィオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリン
ター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。
本発明の一態様に係るプログラマブルロジックデバイスを用いた半導体装置を、携帯電
話、スマートフォン、電子書籍などの携帯用の電子機器に応用した場合について説明する
。
図１０は、携帯用の電子機器のブロック図である。図１０に示す携帯用の電子機器はＲ
Ｆ回路４２１、アナログベースバンド回路４２２、デジタルベースバンド回路４２３、バ
ッテリー４２４、電源回路４２５、アプリケーションプロセッサ４２６、フラッシュメモ
リ４３０、ディスプレイコントローラ４３１、メモリ回路４３２、ディスプレイ４３３、
タッチセンサ４３９、音声回路４３７、キーボード４３８などより構成されている。ディ
スプレイ４３３は表示部４３４、ソースドライバ４３５、ゲートドライバ４３６によって
構成されている。アプリケーションプロセッサ４２６はＣＰＵ４２７、ＤＳＰ４２８、イ
ンターフェース４２９を有している。例えば、ＣＰＵ４２７、デジタルベースバンド回路
４２３、メモリ回路４３２、ＤＳＰ４２８、インターフェース４２９、ディスプレイコン
トローラ４３１、音声回路４３７のいずれかまたは全てに上記実施の形態で示したプログ
ラマブルロジックデバイスを採用することによって、消費電力を低減することができる。
図１１は電子書籍のブロック図である。電子書籍はバッテリー４５１、電源回路４５２
、マイクロプロセッサ４５３、フラッシュメモリ４５４、音声回路４５５、キーボード４
５６、メモリ回路４５７、タッチパネル４５８、ディスプレイ４５９、ディスプレイコン
トローラ４６０によって構成される。マイクロプロセッサ４５３はＣＰＵ４６１、ＤＳＰ
４６２、インターフェース４６３を有している。例えば、ＣＰＵ４６１、音声回路４５５
、メモリ回路４５７、ディスプレイコントローラ４６０、ＤＳＰ４６２、インターフェー
ス４６３のいずれかまたは全てに上記実施の形態で示したプログラマブルロジックデバイ
スを採用することで、消費電力を低減することが可能になる。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと
適宜組み合わせて用いることができる。
１０ 論理ブロック
１１ 配線
１２ スイッチマトリックス
１４ 第１の駆動回路
１５ 第２の駆動回路
１６ 第１の配線
１７ 第２の配線
２０ 論理セル
２０ａ 論理セル
２０ｂ 論理セル
２２ａ 論理回路
２２ｂ 論理回路
２２ｃ ＮＡＮＤ回路
２２ｄ ＮＯＲ回路
２２ｅ ＮＡＮＤ回路
２２ｆ ＮＯＲ回路
２２ｇ ＸＯＲ回路
２２ｈ ＮＯＴ回路
３０ プログラマブルスイッチ
３０ａ プログラマブルスイッチ
３０ｂ プログラマブルスイッチ
３０ｃ プログラマブルスイッチ
３０ｄ プログラマブルスイッチ
３２ メモリ部
３２ａ メモリ部
３２ｂ メモリ部
３２ｃ メモリ部
３２ｄ メモリ部
３４ スイッチ部
３４ａ スイッチ部
３４ｂ スイッチ部
３４ｃ スイッチ部
３４ｄ スイッチ部
４０ トランジスタ
１１０ トランジスタ
１１２ トランジスタ
１１４ トランジスタ
１１６ 容量素子
１１８ バッファ
１２０ インバータ
１３０ トランジスタ
１３２ トランジスタ
１３４ トランジスタ
１３６ トランジスタ
１３８ トランジスタ
１４０ トランスミッションゲート
１４２ トランスミッションゲート
１４４ インバータ
１５０ トランジスタ
１５２ トランジスタ
１５４ トランジスタ
１５６ トランジスタ
１５８ トランジスタ
１６０ トランジスタ
１６２ トランスミッションゲート
１６４ トランスミッションゲート
２０１ 半導体基板
２０３ 素子分離領域
２０５ ｐウェル領域
２０７ａ ゲート絶縁膜
２０７ｂ ゲート絶縁膜
２０９ａ ゲート電極
２０９ｂ ゲート電極
２１１ａ 不純物領域
２１１ｂ 不純物領域
２１３ａ 不純物領域
２１３ｂ 不純物領域
２１５ 絶縁膜
２１７ 絶縁膜
２１９ａ コンタクトプラグ
２１９ｂ コンタクトプラグ
２１９ｃ コンタクトプラグ
２１９ｄ コンタクトプラグ
２２１ 絶縁膜
２２３ａ 配線
２２３ｂ 配線
２２３ｃ 配線
２２５ 絶縁膜
２２７ 酸化物半導体膜
２２９ 酸化物半導体膜
２３１ 絶縁膜
２３３ ゲート電極
２３５ 酸化物半導体膜
２３５ａ 領域
２３５ｂ 領域
２３５ｃ 領域
２３７ サイドウォール絶縁膜
２３９ ゲート絶縁膜
２４１ａ 電極
２４１ｂ 電極
２４３ 絶縁膜
２４５ 絶縁膜
２４９ 配線
２５０ 配線
４２１ ＲＦ回路
４２２ アナログベースバンド回路
４２３ デジタルベースバンド回路
４２４ バッテリー
４２５ 電源回路
４２６ アプリケーションプロセッサ
４２７ ＣＰＵ
４２８ ＤＳＰ
４２９ インターフェース
４３０ フラッシュメモリ
４３１ ディスプレイコントローラ
４３２ メモリ回路
４３３ ディスプレイ
４３４ 表示部
４３５ ソースドライバ
４３６ ゲートドライバ
４３７ 音声回路
４３８ キーボード
４３９ タッチセンサ
４５１ バッテリー
４５２ 電源回路
４５３ マイクロプロセッサ
４５４ フラッシュメモリ
４５５ 音声回路
４５６ キーボード
４５７ メモリ回路
４５８ タッチパネル
４５９ ディスプレイ
４６０ ディスプレイコントローラ
４６１ ＣＰＵ
４６２ ＤＳＰ
４６３ インターフェース
６００ 基板
６０２ 下地絶縁膜
６０６ 酸化物半導体膜
６０８ ゲート絶縁膜
６１０ ゲート電極
６１４ 電極
６１６ 層間絶縁膜
６１８ 配線
６２０ 保護膜
１１０１ 下地絶縁膜
１１０２ 埋め込み絶縁物
１１０３ａ 第１の領域
１１０３ｂ 第２の領域
１１０３ｃ 第２の領域
１１０４ ゲート絶縁膜
１１０５ ゲート電極
１１０６ａ サイドウォール絶縁膜
１１０６ｂ サイドウォール絶縁膜
１１０７ 絶縁物
１１０８ａ ソース電極
１１０８ｂ ドレイン電極

Claims (1)

  1. 複数の論理回路と、
    プログラマブルスイッチと、を有し、
    前記プログラマブルスイッチは、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、を有し、
    前記第１のトランジスタのソース電極またはドレイン電極の一方は、前記複数の論理回路の一の出力端子と電気的に接続され、
    前記第１のトランジスタのソース電極またはドレイン電極の他方は、前記プログラマブルスイッチの出力端子と電気的に接続され、
    前記第２のトランジスタのソース電極またはドレイン電極の一方は、前記複数の論理回路の他の一の出力端子と電気的に接続され、
    前記第２のトランジスタのソース電極またはドレイン電極の他方は、前記プログラマブルスイッチの出力端子と電気的に接続され、
    前記第３のトランジスタのソース電極またはドレイン電極の一方は、前記第１のトランジスタのゲート電極および前記第２のトランジスタのゲート電極と電気的に接続され、
    前記第１のトランジスタのチャネル形成領域は、単結晶シリコンに設けられ、
    前記第２のトランジスタのチャネル形成領域は、単結晶シリコンに設けられ、
    前記第３のトランジスタのチャネル形成領域は、酸化物半導体層に設けられ、
    前記第１のトランジスタは、ｐチャネル型であり、
    前記第２のトランジスタは、ｎチャネル型であり、
    前記第１のトランジスタのゲート電極上および前記第２のトランジスタのゲート電極上に絶縁層を有し、
    前記絶縁層上に、前記酸化物半導体層が設けられる、プログラマブルロジックデバイス。
JP2016176348A 2011-05-16 2016-09-09 プログラマブルロジックデバイス Expired - Fee Related JP6177402B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2011109838 2011-05-16
JP2011109838 2011-05-16

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2016001478A Division JP6006890B2 (ja) 2011-05-16 2016-01-07 プログラマブルロジックデバイス

Publications (2)

Publication Number Publication Date
JP2016220251A JP2016220251A (ja) 2016-12-22
JP6177402B2 true JP6177402B2 (ja) 2017-08-09

Family

ID=47174478

Family Applications (3)

Application Number Title Priority Date Filing Date
JP2012111153A Expired - Fee Related JP5871388B2 (ja) 2011-05-16 2012-05-15 プログラマブルロジックデバイス
JP2016001478A Expired - Fee Related JP6006890B2 (ja) 2011-05-16 2016-01-07 プログラマブルロジックデバイス
JP2016176348A Expired - Fee Related JP6177402B2 (ja) 2011-05-16 2016-09-09 プログラマブルロジックデバイス

Family Applications Before (2)

Application Number Title Priority Date Filing Date
JP2012111153A Expired - Fee Related JP5871388B2 (ja) 2011-05-16 2012-05-15 プログラマブルロジックデバイス
JP2016001478A Expired - Fee Related JP6006890B2 (ja) 2011-05-16 2016-01-07 プログラマブルロジックデバイス

Country Status (7)

Country Link
US (1) US9344090B2 (ja)
JP (3) JP5871388B2 (ja)
KR (2) KR101946360B1 (ja)
CN (2) CN107316865B (ja)
DE (1) DE112012002113T5 (ja)
TW (2) TWI532318B (ja)
WO (1) WO2012157532A1 (ja)

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9048142B2 (en) 2010-12-28 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8779799B2 (en) 2011-05-19 2014-07-15 Semiconductor Energy Laboratory Co., Ltd. Logic circuit
US8581625B2 (en) 2011-05-19 2013-11-12 Semiconductor Energy Laboratory Co., Ltd. Programmable logic device
JP5892852B2 (ja) 2011-05-20 2016-03-23 株式会社半導体エネルギー研究所 プログラマブルロジックデバイス
US8669781B2 (en) 2011-05-31 2014-03-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN103022012B (zh) 2011-09-21 2017-03-01 株式会社半导体能源研究所 半导体存储装置
US8995218B2 (en) 2012-03-07 2015-03-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN104247268B (zh) 2012-05-02 2016-10-12 株式会社半导体能源研究所 可编程逻辑器件
WO2013176199A1 (en) 2012-05-25 2013-11-28 Semiconductor Energy Laboratory Co., Ltd. Programmable logic device and semiconductor device
JP6250955B2 (ja) 2012-05-25 2017-12-20 株式会社半導体エネルギー研究所 半導体装置の駆動方法
JP6377317B2 (ja) 2012-05-30 2018-08-22 株式会社半導体エネルギー研究所 プログラマブルロジックデバイス
JP5960000B2 (ja) * 2012-09-05 2016-08-02 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
TWI591966B (zh) 2012-10-17 2017-07-11 半導體能源研究所股份有限公司 可編程邏輯裝置及可編程邏輯裝置的驅動方法
WO2014061567A1 (en) * 2012-10-17 2014-04-24 Semiconductor Energy Laboratory Co., Ltd. Programmable logic device
WO2014077295A1 (en) 2012-11-15 2014-05-22 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
JP6254834B2 (ja) 2012-12-06 2017-12-27 株式会社半導体エネルギー研究所 半導体装置
KR102125593B1 (ko) * 2013-02-13 2020-06-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 프로그래머블 로직 디바이스 및 반도체 장치
US8952723B2 (en) * 2013-02-13 2015-02-10 Semiconductor Energy Laboratory Co., Ltd. Programmable logic device and semiconductor device
JP2014195243A (ja) 2013-02-28 2014-10-09 Semiconductor Energy Lab Co Ltd 半導体装置
TWI493370B (zh) * 2013-03-05 2015-07-21 Univ Nat Chiao Tung 工程變更之保持時間修復方法
US9612795B2 (en) 2013-03-14 2017-04-04 Semiconductor Energy Laboratory Co., Ltd. Data processing device, data processing method, and computer program
US9245650B2 (en) * 2013-03-15 2016-01-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9704886B2 (en) 2013-05-16 2017-07-11 Semiconductor Energy Laboratory Co., Ltd. Signal processing device
US9172369B2 (en) * 2013-05-17 2015-10-27 Semiconductor Energy Laboratory Co., Ltd. Programmable logic device and semiconductor device
KR102257058B1 (ko) 2013-06-21 2021-05-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9349418B2 (en) 2013-12-27 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving the same
US9929279B2 (en) 2014-02-05 2018-03-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP6473626B2 (ja) 2014-02-06 2019-02-20 株式会社半導体エネルギー研究所 半導体装置
JP6541360B2 (ja) * 2014-02-07 2019-07-10 株式会社半導体エネルギー研究所 半導体装置
JP6625328B2 (ja) 2014-03-06 2019-12-25 株式会社半導体エネルギー研究所 半導体装置の駆動方法
JP6541376B2 (ja) * 2014-03-13 2019-07-10 株式会社半導体エネルギー研究所 プログラマブルロジックデバイスの動作方法
JP6509596B2 (ja) 2014-03-18 2019-05-08 株式会社半導体エネルギー研究所 半導体装置
CN105097793B (zh) * 2014-04-22 2018-03-16 中芯国际集成电路制造(北京)有限公司 一种集成电路的设计方法和集成电路
TWI643457B (zh) 2014-04-25 2018-12-01 日商半導體能源研究所股份有限公司 半導體裝置
JP2016066065A (ja) 2014-09-05 2016-04-28 株式会社半導体エネルギー研究所 表示装置、および電子機器
US9401364B2 (en) 2014-09-19 2016-07-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic component, and electronic device
CN107003582A (zh) 2014-12-01 2017-08-01 株式会社半导体能源研究所 显示装置、包括该显示装置的显示模块以及包括该显示装置或该显示模块的电子设备
US9281305B1 (en) * 2014-12-05 2016-03-08 National Applied Research Laboratories Transistor device structure
JP6689062B2 (ja) 2014-12-10 2020-04-28 株式会社半導体エネルギー研究所 半導体装置
KR102582523B1 (ko) 2015-03-19 2023-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 전자 기기
JP2017041877A (ja) 2015-08-21 2017-02-23 株式会社半導体エネルギー研究所 半導体装置、電子部品、および電子機器
KR102643895B1 (ko) 2015-10-30 2024-03-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 전자 부품, 및 전자 기기
US10008502B2 (en) 2016-05-04 2018-06-26 Semiconductor Energy Laboratory Co., Ltd. Memory device
TW201804613A (zh) * 2016-07-26 2018-02-01 聯華電子股份有限公司 氧化物半導體裝置
KR102420735B1 (ko) 2016-08-19 2022-07-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 전원 제어 방법
US9992442B2 (en) 2016-10-13 2018-06-05 Semiconductor Energy Laboratory Co., Ltd. Decoder, receiver, and electronic device
KR102358481B1 (ko) * 2017-06-08 2022-02-04 삼성전자주식회사 반도체 소자 및 그의 제조 방법

Family Cites Families (172)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4870302A (en) 1984-03-12 1989-09-26 Xilinx, Inc. Configurable electrical circuit having configurable logic elements and configurable interconnects
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
US5068553A (en) * 1988-10-31 1991-11-26 Texas Instruments Incorporated Delay stage with reduced Vdd dependence
JPH04271516A (ja) * 1991-02-27 1992-09-28 Mitsubishi Electric Corp 半導体集積回路装置
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH05259882A (ja) 1992-03-10 1993-10-08 Fujitsu Ltd レベル変換回路装置
US5164612A (en) 1992-04-16 1992-11-17 Kaplinsky Cecil H Programmable CMOS flip-flop emptying multiplexers
JP2637018B2 (ja) 1992-08-25 1997-08-06 川崎製鉄株式会社 プログラマブルロジックデバイス
US5378982A (en) 1993-02-25 1995-01-03 Hughes Aircraft Company Test probe for panel having an overlying protective member adjacent panel contacts
US5381058A (en) 1993-05-21 1995-01-10 At&T Corp. FPGA having PFU with programmable output driver inputs
WO1995000921A1 (de) 1993-06-25 1995-01-05 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Konfigurierbares, analoges und digitales array
US5436574A (en) * 1993-11-12 1995-07-25 Altera Corporation Universal logic module with arithmetic capabilities
US5528177A (en) * 1994-09-16 1996-06-18 Research Foundation Of State University Of New York Complementary field-effect transistor logic circuits for wave pipelining
JP3430231B2 (ja) 1994-09-21 2003-07-28 富士通株式会社 論理セル及びこれを用いた半導体集積回路
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
US5545579A (en) * 1995-04-04 1996-08-13 Taiwan Semiconductor Manufacturing Company Method of fabricating a sub-quarter micrometer channel field effect transistor having elevated source/drain areas and lightly doped drains
JPH0927732A (ja) 1995-07-12 1997-01-28 Nippondenso Co Ltd プログラマブルキャパシタアレイ
KR100394896B1 (ko) 1995-08-03 2003-11-28 코닌클리케 필립스 일렉트로닉스 엔.브이. 투명스위칭소자를포함하는반도체장치
JPH0983346A (ja) * 1995-09-13 1997-03-28 Nippon Telegr & Teleph Corp <Ntt> プログラマブル論理要素
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
US5796128A (en) 1996-07-25 1998-08-18 Translogic Technology, Inc. Gate array with fully wired multiplexer circuits
JP4103968B2 (ja) 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
JP3106998B2 (ja) 1997-04-11 2000-11-06 日本電気株式会社 メモリ付加型プログラマブルロジックｌｓｉ
US6057707A (en) 1997-06-20 2000-05-02 Altera Corporation Programmable logic device incorporating a memory efficient interconnection device
JP3185727B2 (ja) * 1997-10-15 2001-07-11 日本電気株式会社 プログラマブル機能ブロック
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
US6118300A (en) 1998-11-24 2000-09-12 Xilinx, Inc. Method for implementing large multiplexers with FPGA lookup tables
JP3410976B2 (ja) * 1998-12-08 2003-05-26 インターナショナル・ビジネス・マシーンズ・コーポレーション 薄膜及びバルク・シリコン・トランジスタを組み合わせる併合化論理及びメモリ集積回路チップとその形成方法
US6762951B2 (en) 2001-11-13 2004-07-13 Hitachi, Ltd. Semiconductor integrated circuit device
JP3781270B2 (ja) 1999-05-14 2006-05-31 株式会社日立製作所 半導体集積回路装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP2001094412A (ja) * 1999-09-22 2001-04-06 Rohm Co Ltd プログラム可能な信号処理セルおよびプログラム可能な信号処理装置
JP3713409B2 (ja) * 1999-09-27 2005-11-09 株式会社東芝 半導体集積回路
KR100516693B1 (ko) 2003-04-02 2005-09-22 주식회사 하이닉스반도체 불휘발성 프로그래머블 로직 회로
US6288593B1 (en) * 2000-01-04 2001-09-11 Translogic Technology, Inc. Digital electronic circuit for use in implementing digital logic functions
US6384628B1 (en) 2000-03-31 2002-05-07 Cypress Semiconductor Corp. Multiple voltage supply programmable logic device
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP2002374165A (ja) 2001-06-13 2002-12-26 Hitachi Ltd 半導体集積回路装置および製造方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
DE10152888A1 (de) * 2001-10-26 2003-05-15 Infineon Technologies Ag Integrierter Analogmultiplexer
EP1443130B1 (en) 2001-11-05 2011-09-28 Japan Science and Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP3938308B2 (ja) * 2001-12-28 2007-06-27 富士通株式会社 プログラマブル論理デバイス
DE60239588D1 (de) 2001-12-28 2011-05-12 Fujitsu Semiconductor Ltd Programmierbare Logikschaltung mit ferroelektrischem Konfigurationsspeicher
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
US6856542B2 (en) 2002-06-04 2005-02-15 Stmicroelectronics, Inc. Programmable logic device circuit and method of fabricating same
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US6856173B1 (en) 2003-09-05 2005-02-15 Freescale Semiconductor, Inc. Multiplexing of digital signals at multiple supply voltages in an integrated circuit
DE10354501B4 (de) 2003-11-21 2007-07-05 Infineon Technologies Ag Logik-Schaltkreis-Anordnung
US7030651B2 (en) * 2003-12-04 2006-04-18 Viciciv Technology Programmable structured arrays
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
EP2413366B1 (en) 2004-03-12 2017-01-11 Japan Science And Technology Agency A switching element of LCDs or organic EL displays
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7348827B2 (en) 2004-05-19 2008-03-25 Altera Corporation Apparatus and methods for adjusting performance of programmable logic devices
US7400167B2 (en) 2005-08-16 2008-07-15 Altera Corporation Apparatus and methods for optimizing the performance of programmable logic devices
US7129745B2 (en) 2004-05-19 2006-10-31 Altera Corporation Apparatus and methods for adjusting performance of integrated circuits
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP3106998U (ja) 2004-08-03 2005-01-27 戸田工業株式会社 軌道スラブ用型枠
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
CN101057338B (zh) 2004-11-10 2011-03-16 佳能株式会社 采用无定形氧化物的场效应晶体管
KR100953596B1 (ko) 2004-11-10 2010-04-21 캐논 가부시끼가이샤 발광장치
CN101057339B (zh) 2004-11-10 2012-12-26 佳能株式会社 无定形氧化物和场效应晶体管
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
JP4519677B2 (ja) * 2005-02-18 2010-08-04 シャープ株式会社 ディジタルアナログコンバータ
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) * 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4560502B2 (ja) 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR20090115222A (ko) 2005-11-15 2009-11-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 제조방법
JP5099740B2 (ja) * 2005-12-19 2012-12-19 財団法人高知県産業振興センター 薄膜トランジスタ
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
US7495471B2 (en) 2006-03-06 2009-02-24 Altera Corporation Adjustable transistor body bias circuitry
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP4932415B2 (ja) * 2006-09-29 2012-05-16 株式会社半導体エネルギー研究所 半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP5197058B2 (ja) 2007-04-09 2013-05-15 キヤノン株式会社 発光装置とその作製方法
WO2008126879A1 (en) 2007-04-09 2008-10-23 Canon Kabushiki Kaisha Light-emitting apparatus and production method thereof
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
US8026739B2 (en) 2007-04-17 2011-09-27 Cypress Semiconductor Corporation System level interconnect with programmable switching
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
JP4883578B2 (ja) 2007-05-11 2012-02-22 独立行政法人産業技術総合研究所 マルチプレクサ回路
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP2009099847A (ja) 2007-10-18 2009-05-07 Canon Inc 薄膜トランジスタとその製造方法及び表示装置
JP5430846B2 (ja) 2007-12-03 2014-03-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
US7652502B2 (en) 2007-12-29 2010-01-26 Unity Semiconductor Corporation Field programmable gate arrays using resistivity sensitive memories
JP2009302254A (ja) * 2008-06-12 2009-12-24 Renesas Technology Corp 半導体装置
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5388525B2 (ja) 2008-09-25 2014-01-15 株式会社東芝 プログラマブル論理回路
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5366127B2 (ja) 2008-11-28 2013-12-11 スパンション エルエルシー アナログ集積回路
JP5781720B2 (ja) 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
EP2515337B1 (en) 2008-12-24 2016-02-24 Semiconductor Energy Laboratory Co., Ltd. Driver circuit and semiconductor device
JP5336205B2 (ja) * 2009-01-14 2013-11-06 ローム株式会社 プログラマブルロジックデバイスを用いた信号処理回路
KR101746198B1 (ko) * 2009-09-04 2017-06-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치 및 전자기기
US20110074464A1 (en) * 2009-09-25 2011-03-31 Senani Gunaratna Low power programmable logic devices
KR101770981B1 (ko) * 2009-10-30 2017-08-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 논리 회로 및 반도체 장치
KR101745749B1 (ko) 2010-01-20 2017-06-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8582348B2 (en) * 2010-08-06 2013-11-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving semiconductor device
US8422272B2 (en) * 2010-08-06 2013-04-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
JP2012151453A (ja) 2010-12-28 2012-08-09 Semiconductor Energy Lab Co Ltd 半導体装置および半導体装置の駆動方法
KR101899880B1 (ko) 2011-02-17 2018-09-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 프로그래머블 ｌｓｉ
JP5883699B2 (ja) 2011-04-13 2016-03-15 株式会社半導体エネルギー研究所 プログラマブルｌｓｉ
US8581625B2 (en) 2011-05-19 2013-11-12 Semiconductor Energy Laboratory Co., Ltd. Programmable logic device
JP5892852B2 (ja) 2011-05-20 2016-03-23 株式会社半導体エネルギー研究所 プログラマブルロジックデバイス

Also Published As

Publication number Publication date
US20120293202A1 (en) 2012-11-22
CN103534950B (zh) 2017-07-04
CN107316865B (zh) 2021-02-02
TW201310913A (zh) 2013-03-01
WO2012157532A1 (en) 2012-11-22
KR101946360B1 (ko) 2019-02-11
KR20180095101A (ko) 2018-08-24
KR101889383B1 (ko) 2018-08-17
JP5871388B2 (ja) 2016-03-01
TWI532318B (zh) 2016-05-01
KR20140040155A (ko) 2014-04-02
CN107316865A (zh) 2017-11-03
US9344090B2 (en) 2016-05-17
JP2016096573A (ja) 2016-05-26
TWI580188B (zh) 2017-04-21
JP6006890B2 (ja) 2016-10-12
JP2012257217A (ja) 2012-12-27
JP2016220251A (ja) 2016-12-22
DE112012002113T5 (de) 2014-02-13
CN103534950A (zh) 2014-01-22
TW201620254A (zh) 2016-06-01

Similar Documents

Publication Publication Date Title
JP6177402B2 (ja) プログラマブルロジックデバイス
JP6177978B2 (ja) プログラマブルロジックデバイス
JP5914153B2 (ja) 論理回路
JP6250908B2 (ja) 半導体装置
JP5892852B2 (ja) プログラマブルロジックデバイス

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160923

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170529

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170620

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170711

R150 Certificate of patent or registration of utility model

Ref document number: 6177402

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees