KR102257058B1 - 반도체 장치 - Google Patents

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KR102257058B1
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요시유키 쿠로카와
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 전하 유지 특성이 뛰어난 반도체 장치를 제공하는 것을 과제로 한다.
전하를 유지하는 노드에 게이트가 접속되는 트랜지스터로서 게이트 절연막을 후막화함으로써 누출 전류를 작게 한 트랜지스터를 새로 제공한다. 이 새로 제공한 트랜지스터와, 산화물 반도체를 채널 형성 영역이 되는 반도체층에 이용한 트랜지스터를 이용하여 전하를 유지하는 노드를 형성하고, 이 노드에 데이터에 따른 전하를 유지시키는 구성으로 한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다. 특히, 본 발명은 하드웨어의 구성을 변경할 수 있는 프로그래머블 로직 디바이스 또는 반도체 장치에 관한 것이다.
프로그래머블 로직 디바이스(PLD：Programmable Logic Device)는 복수의 프로그래머블 로직 엘리먼트(Programmable Logic Element) 및 프로그래머블 스위치 엘리먼트(Programmable Switch Element)로 구성되어 있다. PLD는 각 프로그래머블 로직 엘리먼트의 기능이나, 프로그래머블 스위치 엘리먼트에 의한 프로그래머블 로직 엘리먼트 간의 접속 구조를, 제조 후에 사용자가 프로그래밍에 의해 변경함으로써, 회로 구성이 전환되어, 그 기능을 변경할 수 있다.
각 프로그래머블 로직 엘리먼트의 기능과 프로그래머블 스위치 엘리먼트에 의해 구성되는 프로그래머블 로직 엘리먼트 간의 접속 구조는 컨피규레이션 데이터(configuration data)에 의해 정의된다. 상기 컨피규레이션 데이터는 각 프로그래머블 로직 엘리먼트가 가지는 기억 회로, 또는 프로그래머블 스위치 엘리먼트가 가지는 기억 회로에 저장된다. 이하, 컨피규레이션 데이터를 저장하기 위한 기억 회로를 컨피규레이션 메모리(configuration memory)라고 부른다.
하기 특허문헌 1에는 컨피규레이션 메모리에, 채널 형성 영역이 되는 반도체층이 산화물 반도체(Oxide Semiconductor)를 가지는 트랜지스터(OS 트랜지스터라고도 함) 및 채널 형성 영역이 되는 반도체층이 실리콘을 가지는 트랜지스터(Si 트랜지스터라고도 함)를 조합하여 구성되는 메모리를 이용한 프로그래머블 로직 디바이스를 제안하고 있다. OS 트랜지스터와 Si 트랜지스터로 구성되는 메모리를 컨피규레이션 메모리로서 이용함으로써, 비휘발성의 프로그래머블 스위치를 적은 수의 트랜지스터로 구성할 수 있다.
또한, Si 트랜지스터와 OS 트랜지스터를 조합하여 데이터를 유지할 수 있게 한 반도체 장치가 주목받고 있다(특허문헌 2 참조).
일본국 특개 2012-257217호 공보 일본국 특개 2011-119675호 공보
Si 트랜지스터에서는 프로세스 룰의 축소에 의해 소자의 미세화가 진행되고 있다. 소자의 미세화에 따라, 게이트 절연막의 박막화가 진행되기 때문에, 게이트 절연막을 통한 누출 전류가 문제가 되고 있다.
따라서, 상기 프로그래머블 스위치 엘리먼트와 같이, 전하를 유지하는 노드가 패스 트랜지스터(path transistor)인 Si 트랜지스터의 게이트와 접속하고 있는 경우, 노드에 축적된 전하가 Si 트랜지스터의 게이트 절연막을 통하여 누출되게 된다. 따라서, OS 트랜지스터가 비도통 상태일 때의 누출 전류(오프 전류)가 낮아도, 프로그래머블 스위치 엘리먼트가 가지는 비휘발성의 기억 회로의 기능이 손상되게 된다.
혹은 상기 반도체 장치와 같이, 전하를 유지하는 노드를 Si 트랜지스터의 게이트와 접속하고 있는 경우, 노드에 축적된 전하가 Si 트랜게이트 절연막을 통하여 누출되게 된다. 따라서, OS 트랜지스터가 비도통 상태일 때의 누출 전류(오프 전류)가 낮아도, 이 노드에서의 전하를 유지하는 특성(전하 유지 특성)이 저하되게 된다.
따라서, 본 발명의 일 양태는 프로그래머블 스위치 엘리먼트가 가지는 비휘발성의 기억 회로의 기능이 손상되지 않는 신규 구성의 프로그래머블 로직 디바이스를 제공하는 것을 과제의 하나로 한다. 또는 본 발명의 일 양태에서는 패스 트랜지스터인 Si 트랜지스터의 게이트 절연막을 통한 누출 전류가 생겨도, 프로그래머블 스위치 엘리먼트가 가지는 비휘발성의 기억 회로의 기능이 손상되지 않는 신규 구성의 프로그래머블 로직 디바이스를 제공하는 것을 과제의 하나로 한다.
또는 본 발명의 일 양태는 전하를 유지하는 노드에서의 전하 유지 특성이 뛰어난, 신규 구성의 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는 본 발명의 일 양태에서는 Si 트랜지스터의 게이트 절연막을 통한 누출 전류가 생겨도, 기억 회로의 기능이 손상되지 않는 신규 구성의 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는 본 발명의 일 양태에서는 소자수의 증가에 따라 메모리 셀이 차지하는 면적의 증가를 억제함으로써, 면적 효율이 뛰어난, 신규 구성의 반도체 장치를 제공하는 것을 과제의 하나로 한다.
또한, 이러한 과제의 기재는 다른 과제의 존재를 방해하는 것은 아니다. 또한, 본 발명의 일 양태는 이러한 과제를 모두 해결할 필요는 없는 것으로 한다. 또한, 상기 이외의 과제는 명세서, 도면, 청구항 등의 기재로부터, 저절로 분명되는 것이며, 명세서, 도면, 청구항 등의 기재로부터 상기 이외의 과제를 추출하는 것이 가능하다.
본 발명의 일 양태는 전하를 유지하는 노드에 게이트가 접속되는 트랜지스터로서, 게이트 절연막을 후막화함으로써 누출 전류를 작게 한 트랜지스터를 새로 제공하고, 이 트랜지스터를 이용하여 전하를 유지하는 노드를 형성하여, 비휘발성의 기억 회로의 기능을 유지하는 구성으로 한다. 그리고, 새로 제공한 트랜지스터의 소스 및 드레인의 한쪽에는 패스 트랜지스터인 Si 트랜지스터가 도통 상태가 되는 전위를 인가하고, 소스 및 드레인의 다른 한쪽에는 Si 트랜지스터의 게이트를 접속하는 구성으로 한다.
이 구성으로 함으로써, 프로그래머블 스위치 엘리먼트가 가지는 비휘발성의 기억 회로에서, 전하를 유지하는 노드의 전하가 유지되어, 비휘발성의 기억 회로의 기능을 유지할 수 있다. 또한, 미세화에 의해 Si 트랜지스터에서 누출 전류가 생겨도, 프로그래머블 스위치 엘리먼트의 패스 트랜지스터로서의 기능을 손상시키지 않는 프로그래머블 로직 디바이스로 할 수 있다.
또한, 본 발명의 일 양태는 전하를 유지하는 노드에 게이트가 접속되는 트랜지스터로서 제 1 게이트, 백 게이트로서 기능하는 제 2 게이트를 제공한 트랜지스터를 새로 형성한다. 이 트랜지스터에서는 전하를 유지하는 노드에 제 1 게이트를 접속하고, 제 1 게이트가 제공된 측에 있는 게이트 절연막을 후막화함으로써 누출 전류를 작게 한다. 이 새로 제공한 트랜지스터와 산화물 반도체를 채널 형성 영역이 되는 반도체층에 이용한 트랜지스터를 이용하여 전하를 유지하는 노드를 형성하고, 이 노드에 데이터에 따른 전하를 유지시키는 구성으로 한다. 그리고 이 노드로부터 데이터를 판독할 때는, 제 2 게이트에 신호를 부여하고, 기억된 데이터와 제 2 게이트의 전위에 따라, Si 트랜지스터의 게이트에 전위를 인가할지 여부를 제어하고, Si 트랜지스터의 소스 및 드레인의 한쪽의 전위의 변화에 의해, 기억된 데이터를 검출하는 구성으로 한다.
이 구성으로 함으로써, 미세화에 의해 Si 트랜지스터에서 누출 전류가 생겨도, 전하를 유지하는 노드의 전하 유지 특성을 향상시킴과 동시에, 전하 유지 특성이 뛰어난 비휘발성의 기억 회로의 기능을 유지할 수 있다. 그리고, 메모리 셀을 구성하는 트랜지스터를 적층하여 형성하는 것에 의해, 소자수의 증가에 기인한 메모리 셀이 차지하는 면적의 증가를 억제할 수 있다.
본 발명의 일 양태는 소스 및 드레인의 한쪽이 비트선에 전기적으로 접속되고, 게이트가 워드선에 전기적으로 접속된 제 1 트랜지스터와, 소스 및 드레인의 한쪽이 정전위를 인가하는 배선에 전기적으로 접속되고, 게이트가 제 1 트랜지스터의 소스 및 드레인의 다른 한쪽에 전기적으로 접속된 제 2 트랜지스터와, 게이트가 제 2 트랜지스터의 소스 및 드레인의 다른 한쪽에 전기적으로 접속되고, 정전위에 따라 소스와 드레인 사이의 도통 상태 또는 비도통 상태를 제어하는 제 3 트랜지스터를 가지는 프로그래머블 스위치 엘리먼트를 가지고, 제 1 트랜지스터는 반도체층에 산화물 반도체를 가지는 트랜지스터이고, 제 3 트랜지스터는 반도체층에 실리콘을 가지는 트랜지스터이고, 제 2 트랜지스터의 게이트 절연막의 막 두께는 제 3 트랜지스터의 게이트 절연막의 막 두께보다 큰 프로그래머블 로직 디바이스이다.
본 발명의 일 양태는 소스 및 드레인의 한쪽이 비트선에 전기적으로 접속되고, 게이트가 워드선에 전기적으로 접속된 제 1 트랜지스터와, 소스 및 드레인의 한쪽이 정전위를 인가하는 배선에 전기적으로 접속되고, 게이트가 제 1 트랜지스터의 소스 및 드레인의 다른 한쪽에 전기적으로 접속된 제 2 트랜지스터와, 게이트가 제 2 트랜지스터의 소스 및 드레인의 다른 한쪽에 전기적으로 접속되고, 정전위에 따라 소스와 드레인 사이의 도통 상태 또는 비도통 상태를 제어하는 제 3 트랜지스터와, 제 1 전극이 제 1 트랜지스터의 소스 및 드레인의 다른 한쪽, 및 제 2 트랜지스터의 게이트에 전기적으로 접속되고, 제 2 전극이 GND 전위를 인가하는 배선에 전기적으로 접속된 용량 소자를 가지는 프로그래머블 스위치 엘리먼트를 가지고, 제 1 트랜지스터는 반도체층에 산화물 반도체를 가지는 트랜지스터이고, 제 3 트랜지스터는 반도체층에 실리콘을 가지는 트랜지스터이고, 제 2 트랜지스터의 게이트 절연막의 막 두께는 제 3 트랜지스터의 게이트 절연막의 막 두께보다 큰 프로그래머블 로직 디바이스이다.
본 발명의 일 양태에 있어서, 정전위는 제 3 트랜지스터를 도통 상태 또는 비도통 상태로 하기 위한 전위인 프로그래머블 로직 디바이스가 바람직하다.
본 발명의 일 양태에 있어서, 비트선은 워드선이 L 레벨의 기간에서, L 레벨의 전위로 하는 프로그래머블 로직 디바이스가 바람직하다.
본 발명의 일 양태에 있어서, 제 3 트랜지스터의 소스 및 드레인의 한쪽에는 리셋 회로가 전기적으로 접속되어 있는 프로그래머블 로직 디바이스가 바람직하다.
본 발명의 일 양태에 있어서, 제 3 트랜지스터의 소스 및 드레인의 한쪽에는 래치 회로가 전기적으로 접속되어 있는 프로그래머블 로직 디바이스가 바람직하다.
본 발명의 일 양태는 소스 및 드레인의 한쪽이 비트선에 전기적으로 접속되고, 게이트가 워드선에 전기적으로 접속된 제 1 트랜지스터와, 소스 및 드레인의 한쪽이 제 1 전위를 인가하는 배선에 전기적으로 접속되고, 게이트가 제 1 트랜지스터의 소스 및 드레인의 다른 한쪽에 전기적으로 접속된 제 2 트랜지스터와, 소스 및 드레인의 한쪽이 반전 비트선에 전기적으로 접속되고, 게이트가 워드선에 전기적으로 접속된 제 3 트랜지스터와, 소스 및 드레인의 한쪽이 제 2 전위를 인가하는 배선에 전기적으로 접속되고, 게이트가 제 3 트랜지스터의 소스 및 드레인의 다른 한쪽에 전기적으로 접속된 제 4 트랜지스터와, 게이트가 제 2 트랜지스터의 소스 및 드레인의 다른 한쪽, 및 제 4 트랜지스터의 소스 및 드레인의 다른 한쪽에 전기적으로 접속되고, 제 1 전위 또는 제 2 전위에 따라 소스와 드레인 사이의 도통 상태 또는 비도통 상태를 제어하는 제 5 트랜지스터를 가지는 프로그래머블 스위치 엘리먼트를 가지고, 제 1 트랜지스터 및 제 3 트랜지스터는 반도체층에 산화물 반도체를 가지는 트랜지스터이고, 제 5 트랜지스터는 반도체층에 실리콘을 가지는 트랜지스터이고, 제 2 트랜지스터 및 제 4 트랜지스터의 게이트 절연막의 막 두께는 제 5 트랜지스터의 게이트 절연막의 막 두께보다 큰 프로그래머블 로직 디바이스이다.
본 발명의 일 양태는 소스 및 드레인의 한쪽이 비트선에 전기적으로 접속되고, 게이트가 워드선에 전기적으로 접속된 제 1 트랜지스터와, 소스 및 드레인의 한쪽이 제 1 전위를 인가하는 배선에 전기적으로 접속되고, 게이트가 제 1 트랜지스터의 소스 및 드레인의 다른 한쪽에 전기적으로 접속된 제 2 트랜지스터와, 소스 및 드레인의 한쪽이 반전 비트선에 전기적으로 접속되고, 게이트가 워드선에 전기적으로 접속된 제 3 트랜지스터와, 소스 및 드레인의 한쪽이 제 2 전위를 인가하는 배선에 전기적으로 접속되고, 게이트가 제 3 트랜지스터의 소스 및 드레인의 다른 한쪽에 전기적으로 접속된 제 4 트랜지스터와, 게이트가 제 2 트랜지스터의 소스 및 드레인의 다른 한쪽, 및 제 4 트랜지스터의 소스 및 드레인의 다른 한쪽에 전기적으로 접속되고, 제 1 전위 또는 제 2 전위에 따라, 소스와 드레인 사이의 도통 상태 또는 비도통 상태를 제어하는 제 5 트랜지스터와, 제 1 전극이 제 1 트랜지스터의 소스 및 드레인의 다른 한쪽, 및 제 2 트랜지스터의 게이트에 전기적으로 접속되고, 제 2 전극이 GND 전위를 인가하는 배선에 전기적으로 접속된 제 1 용량 소자와, 제 1 전극이 제 3 트랜지스터의 소스 및 드레인의 다른 한쪽, 및 제 4 트랜지스터의 게이트에 전기적으로 접속되고, 제 2 전극이 GND 전위를 인가하는 배선에 전기적으로 접속된 제 2 용량 소자를 가지는 프로그래머블 스위치 엘리먼트를 가지고, 제 1 트랜지스터 및 제 3 트랜지스터는 반도체층에 산화물 반도체를 가지는 트랜지스터이고, 제 5 트랜지스터는 반도체층에 실리콘을 가지는 트랜지스터이고, 제 2 트랜지스터 및 제 4 트랜지스터의 게이트 절연막의 막 두께는 제 5 트랜지스터의 게이트 절연막의 막 두께보다 큰 프로그래머블 로직 디바이스이다.
본 발명의 일 양태에 있어서, 제 1 전위는 제 5 트랜지스터를 도통 상태로 하기 위한 전위이며, 제 2 전위는 제 5 트랜지스터를 비도통 상태로 하기 위한 전위인 프로그래머블 로직 디바이스가 바람직하다.
본 발명의 일 양태에 있어서, 비트선 및 반전 비트선은 워드선이 L 레벨의 기간에서, 모두 L 레벨의 전위로 하는 프로그래머블 로직 디바이스가 바람직하다.
본 발명의 일 양태에 있어서, 제 1 전위는 제 2 전위보다 큰 프로그래머블 로직 디바이스가 바람직하다.
본 발명의 일 양태에 있어서, 제 5 트랜지스터의 소스 및 드레인의 한쪽에는 리셋 회로가 전기적으로 접속되어 있는 프로그래머블 로직 디바이스가 바람직하다.
본 발명의 일 양태에 있어서, 제 5 트랜지스터의 소스 및 드레인의 한쪽에는 래치 회로가 전기적으로 접속되어 있는 프로그래머블 로직 디바이스가 바람직하다.
본 발명의 일 양태는 소스 및 드레인의 한쪽이 기록 데이터선에 전기적으로 접속되고, 게이트가 기록 선택선에 전기적으로 접속된 제 1 트랜지스터와, 소스 및 드레인의 한쪽이 전압 제어선에 전기적으로 접속되고, 제 1 게이트가 제 1 트랜지스터의 소스 및 드레인의 다른 한쪽에 전기적으로 접속되고, 제 2 게이트가 판독 선택선에 전기적으로 접속된 제 2 트랜지스터와, 제 1 전극이 제 1 트랜지스터의 소스 및 드레인의 다른 한쪽, 및 제 2 트랜지스터의 제 1 게이트에 전기적으로 접속되고, 제 2 전극이 그라운드선에 전기적으로 접속된 용량 소자를 가지는 데이터 기억부와, 게이트가 제 2 트랜지스터의 소스 및 드레인의 다른 한쪽에 전기적으로 접속되고, 소스 및 드레인의 한쪽이 정전위를 인가하는 배선에 전기적으로 접속되고, 소스 및 드레인의 다른 한쪽이 판독 데이터선에 전기적으로 접속된 제 3 트랜지스터를 가지고, 제 1 트랜지스터는 반도체층에 산화물 반도체를 가지는 트랜지스터이고, 제 3 트랜지스터는 반도체층에 단결정 실리콘을 가지는 트랜지스터이고, 제 2 트랜지스터의 게이트 절연막의 막 두께는 제 3 트랜지스터의 게이트 절연막의 막 두께보다 큰 반도체 장치이다.
본 발명의 일 양태에 있어서, 제 2 트랜지스터는 반도체층에 산화물 반도체를 가지는 트랜지스터인 반도체 장치가 바람직하다.
본 발명의 일 양태에 있어서, 제 2 트랜지스터는 제 1 트랜지스터와 같은 층에 제공된 트랜지스터인 반도체 장치가 바람직하다.
본 발명의 일 양태에 있어서, 제 2 트랜지스터는 반도체층에 제 3 트랜지스터의 반도체층과는 다른 층에 제공된 실리콘을 가지는 트랜지스터인 반도체 장치가 바람직하다.
본 발명의 일 양태에 있어서, 제 2 트랜지스터는 제 1 트랜지스터 및 제 3 트랜지스터와는 다른 층에 제공된 트랜지스터인 반도체 장치가 바람직하다.
본 발명의 일 양태에 있어서, 데이터 기억부를 복수 가지는 반도체 장치가 바람직하다.
본 발명의 일 양태에 있어서, 기록 데이터선은 제 1 트랜지스터의 소스 및 드레인의 다른 한쪽, 제 2 트랜지스터의 제 1 게이트, 및 용량 소자의 제 1 전극의 사이에 유지되는 전위의 초기치로서 제 2 트랜지스터를 비도통 상태로 하는 전위를 인가하는 반도체 장치가 바람직하다.
본 발명의 일 양태에 의해, 프로그래머블 스위치 엘리먼트가 가지는 비휘발성의 기억 회로로서의 기능이 손상되지 않는 신규 구성의 프로그래머블 로직 디바이스를 제공할 수 있다. 또한, 본 발명의 일 양태에서는 패스 트랜지스터인 Si 트랜지스터의 게이트 절연막을 통한 누출 전류가 생겨도, 프로그래머블 스위치 엘리먼트가 가지는 비휘발성의 기억 회로의 기능이 손상되지 않는 신규 구성의 프로그래머블 로직 디바이스를 제공할 수 있다.
본 발명의 일 양태에 의해, 전하를 유지하는 노드의 전하 유지 특성이 뛰어난, 신규 구성의 반도체 장치를 제공할 수 있다. 또는 본 발명의 일 양태에서는 Si 트랜지스터의 게이트 절연막을 통한 누출 전류가 생겨도, 비휘발성의 기억 회로의 기능이 손상되지 않는 신규 구성의 반도체 장치를 제공할 수 있다. 또는 본 발명의 일 양태에서는 소자수의 증가에 따른 메모리 셀이 차지하는 면적의 증가를 억제함으로써, 면적 효율이 뛰어난, 신규 구성의 반도체 장치를 제공할 수 있다.
도 1은 본 발명의 일 형태에 따른 회로도 및 단면 모식도.
도 2는 본 발명의 일 형태에 따른 타이밍 차트도.
도 3은 본 발명의 일 형태에 따른 회로도.
도 4는 본 발명의 일 형태에 따른 회로도.
도 5는 본 발명의 일 형태에 따른 회로도.
도 6은 본 발명의 일 형태에 따른 회로도 및 단면 모식도.
도 7은 본 발명의 일 형태에 따른 타이밍 차트도.
도 8은 본 발명의 일 형태에 따른 회로도.
도 9는 본 발명의 일 형태에 따른 회로도.
도 10은 본 발명의 일 형태에 따른 회로도.
도 11은 본 발명의 일 형태에 따른 블럭도.
도 12는 본 발명의 일 형태에 따른 회로도.
도 13은 본 발명의 일 형태에 따른 블럭도.
도 14는 반도체 장치의 제작 공정을 나타내는 플로차트도 및 사시 모식도.
도 15는 반도체 장치를 이용한 전자기기.
도 16은 본 발명의 일 형태에 따른 회로도.
도 17은 본 발명의 일 형태에 따른 타이밍 차트도.
도 18은 본 발명의 일 형태에 따른 회로도.
도 19는 본 발명의 일 형태에 따른 회로도.
도 20은 본 발명의 일 형태에 따른 타이밍 차트도.
도 21은 본 발명의 일 형태에 따른 회로도.
도 22는 본 발명의 일 형태에 따른 회로도.
도 23은 본 발명의 일 형태에 따른 블럭도.
도 24는 본 발명의 일 형태에 따른 블럭도.
도 25는 본 발명의 일 형태에 따른 블럭도.
도 26은 본 발명의 일 형태에 따른 블럭도.
도 27은 본 발명의 일 형태에 따른 블럭도.
도 28은 본 발명의 일 형태에 따른 단면도.
이하, 실시형태에 대하여 도면을 참조하면서 설명한다. 단, 실시형태는 많은 다른 양태로 실시하는 것이 가능하고, 취지 및 그 범위로부터 벗어나지 않고, 그 형태 및 상세한 사항을 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해할 수 있을 것이다. 따라서, 본 발명은 이하의 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 이하에 설명하는 발명의 구성에 있어서, 같은 것을 가리키는 부호는 다른 도면 사이에서 공통으로 한다.
또한, 도면에서, 크기, 층의 두께, 또는 영역은 명료화를 위해 과장되어 있는 경우가 있다. 따라서, 반드시 그 스케일로 한정되는 것은 아니다. 또한, 도면은 이상적인 예를 모식적으로 나타낸 것이고, 도면에 나타내는 형상 또는 값 등에 한정되지 않는다. 예를 들면, 노이즈에 의한 신호, 전압, 혹은 전류의 편차, 또는 타이밍의 차이에 의한 신호, 전압, 혹은 전류의 편차 등을 포함하는 것이 가능하다.
또한, 본 명세서 등에 있어서, 트랜지스터란, 게이트와 드레인과 소스를 포함하는 적어도 3개의 단자를 가지는 소자이다. 그리고, 드레인(드레인 단자, 드레인 영역 또는 드레인 전극)과 소스(소스 단자, 소스 영역 또는 소스 전극) 사이에 채널 영역을 가지고 있고, 드레인과 채널 영역과 소스를 통하여 전류를 흘릴 수 있는 것이다.
여기서, 소스와 드레인은 트랜지스터의 구조 또는 동작 조건 등에 따라 바뀌기 때문에, 어느 것이 소스 또는 드레인인지를 한정하는 것이 곤란하다. 따라서, 소스로서 기능하는 부분, 및 드레인으로서 기능하는 부분을 소스 또는 드레인이라고 부르지 않고, 소스와 드레인의 한쪽을 제 1 전극이라고 표기하고, 소스와 드레인의 다른 한쪽을 제 2 전극이라고 표기하는 경우가 있다.
또한, 본 명세서 등에서 이용하는 "제 1", "제 2", "제 3"이라는 서수사는 구성 요소의 혼동을 피하기 위해 붙인 것이고, 수적으로 한정하는 것이 아니라는 것을 부기한다.
또한, 본 명세서 등에 있어서, "A와 B가 접속되어 있다"란, A와 B가 직접 접속되어 있는 것 외에, 전기적으로 접속되어 있는 것을 포함하는 것으로 한다. 여기서, A와 B가 전기적으로 접속되어 있다는 것은 A와 B의 사이에, 어떠한 전기적 작용을 가지는 대상물이 존재할 때, A와 B의 전기 신호의 수수(授受)를 가능하게 하는 것을 말한다.
또한, 본 명세서 등에 있어서, "위에", "아래에" 등의 배치를 나타내는 어구는 구성들의 위치 관계를, 도면을 참조하여 설명하기 위해 편의상 이용하였다. 또한, 구성들의 위치 관계는 각 구성을 묘사하는 방향에 따라 적절히 변화하는 것이다. 따라서, 명세서에 설명한 어구에 한정되지 않고, 상황에 따라 적절히 바꾸어 말할 수 있다.
또한, 본 명세서 등에 있어서 도면의 각 회로 블록의 배치는 설명을 위해 위치 관계를 특정하는 것이고, 다른 회로 블록에서 다른 기능을 실현하도록 도면에서 도시하고 있어도, 실제 회로나 영역에서는 같은 회로나 같은 영역 내에서 다른 기능을 실현할 수 있도록 제공되어 있는 경우도 있다. 또한, 도면의 각 회로 블록의 기능은 설명을 위해 기능을 특정하는 것이고, 하나의 회로 블록으로서 나타내고 있지만, 실제 회로나 영역에서는 하나의 회로 블록에서 행하는 처리를 복수의 회로 블록에서 행하도록 제공되어 있는 경우도 있다.
또한, 본 명세서 등에 있어서, 전압이란, 어느 전위와 기준 전위(예를 들면 그라운드 전위)와의 전위차를 나타내는 경우가 많다. 따라서, 전압, 전위, 전위차를 각각, 전위, 전압, 전압차라고 이해할 수도 있다. 또한, 전압이란 2점 간에서의 전위차를 말하고, 전위란 어느 일점에서의 정전장 중에 있는 단위 전하가 가지는 정전 에너지(전기적인 위치 에너지)를 말한다.
또한, 본 명세서 등에 있어서, "평행"이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 포함된다. 또한, "수직"이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 포함된다.
또한, 본 명세서 등에 있어서, 결정이 삼방정 또는 능면체정인 경우, 육방정계로서 나타낸다.
또한, 본 명세서 등에 있어서, 프로그래머블 로직 엘리먼트의 기능, 및 프로그래머블 스위치 엘리먼트에 의한 접속 구조를 설정하는 데이터(컨피규레이션 데이터)는 플래시 메모리 등의 메모리 디바이스에 저장되어 있다. 메모리 디바이스에 저장되어 있는 컨피규레이션 데이터를, 프로그래머블 로직 엘리먼트 및 프로그래머블 스위치 엘리먼트에 기록하는 것을 컨피규레이션이라고 부른다. 컨피규레이션 데이터가 기억되는 프로그래머블 로직 엘리먼트 및 프로그래머블 스위치 엘리먼트 내의 메모리를 컨피규레이션 메모리라고 부른다.
(실시형태 1)
본 실시형태에서는 프로그래머블 스위치 엘리먼트의 구성에 대하여 설명한다.
먼저, 도 1의 (A)에서는 프로그래머블 스위치 엘리먼트의 구성을 설명하기 위한 회로도를 도시하고, 도 1의 (B)에서는 회로도에 대응하는 단면 모식도에 대하여 도시하고, 설명한다.
도 1의 (A)에 도시하는 프로그래머블 스위치 엘리먼트(100)는 트랜지스터(Tr1), 트랜지스터(Tr2), 및 트랜지스터(Tr3)를 가진다. 또한, 도 1의 (A)에서는 트랜지스터(Tr1) 내지 트랜지스터(Tr3)를 n채널형의 트랜지스터로서 설명한다.
트랜지스터(Tr1)는 워드 신호에 따라 컨피규레이션 데이터의 프로그래머블 스위치 엘리먼트(100)로의 기록을 제어하는 기능을 가지는 트랜지스터이다. 트랜지스터(Tr1)의 게이트는 워드 신호를 부여하는 워드선(WL)(배선)에 접속되어 있다. 트랜지스터(Tr1)의 소스 및 드레인의 한쪽은 컨피규레이션 데이터를 부여하는 비트선(BL)(배선)에 접속되어 있다.
트랜지스터(Tr2)는 프로그래머블 스위치 엘리먼트(100)에 기록된 컨피규레이션 데이터에 따라, 트랜지스터(Tr3)의 도통 상태를 제어하는 기능을 가지는 트랜지스터이다. 트랜지스터(Tr2)의 게이트는 트랜지스터(Tr1)의 소스 및 드레인의 다른 한쪽에 접속되어 있다. 트랜지스터(Tr2)의 소스 및 드레인의 한쪽은 정전위(V1)를 인가하는 배선(VL1)에 접속되어 있다.
트랜지스터(Tr3)는 트랜지스터(Tr2)의 도통 상태 또는 비도통 상태에 따라, 게이트에 정전위(V1)가 인가되는지 여부가 선택되고, 입력 단자(IN)와 출력 단자(OUT) 사이의 도통 상태를 제어하는 패스 트랜지스터로서의 기능을 가지는 트랜지스터이다. 트랜지스터(Tr3)의 게이트는 트랜지스터(Tr2)의 소스 및 드레인의 다른 한쪽에 접속되어 있다. 트랜지스터(Tr3)의 소스 및 드레인의 한쪽은 입력 단자(IN)에 접속되어 있다. 트랜지스터(Tr3)의 소스 및 드레인의 다른 한쪽은 출력 단자(OUT)에 접속되어 있다.
또한, 정전위(V1)는 트랜지스터(Tr3)를 n채널형의 트랜지스터로 하는 경우, 트랜지스터(Tr3)를 도통 상태로 할 수 있는 H 레벨의 전위이다. 또한, 트랜지스터(Tr3)를 p채널형의 트랜지스터로 하는 경우, 트랜지스터(Tr3)를 비도통 상태로 할 수 있는 H 레벨의 전위인 것이 바람직하다. 또한, 본 실시형태의 구성에서, 트랜지스터(Tr3)를 비도통 상태로 하는 경우는 트랜지스터(Tr3)의 게이트 절연막을 통한 누출 전류를 이용하여, 트랜지스터(Tr3)의 게이트의 전위가 L 레벨로 저하되는 것을 이용하면 좋다. 또는, 트랜지스터(Tr3)를 비도통 상태로 하는 경우는 다른 회로를 이용하여 트랜지스터(Tr3)의 게이트의 전위를 L 레벨로 전환하여 제어하는 구성으로 해도 좋다.
도 1의 (A)에 도시하는 프로그래머블 스위치 엘리먼트(100)의 구성에서는 비트선(BL)에 부여되는 컨피규레이션 데이터는 트랜지스터(Tr1)의 소스 및 드레인의 다른 한쪽과, 트랜지스터(Tr2)의 게이트와, 그것들이 접속된 배선을 포함하는 노드에 유지된다. 본 명세서에서, 트랜지스터(Tr1)의 소스 및 드레인의 다른 한쪽과, 트랜지스터(Tr2)의 게이트와, 그것들이 접속된 배선을 포함하는 노드를 노드(FN1)라고 한다.
또한, 노드란, 노드(FN1)를 예로 들어 설명하면, 트랜지스터(Tr1)의 소스 및 드레인의 다른 한쪽과, 트랜지스터(Tr2)의 게이트와, 그것들이 접속된 배선을 말한다. 또한, 소자 사이에 제공되는 접속을 행하기 위한 배선이나, 이 배선에 부가되는 용량 소자 등의 전극을 포함한다.
도 1의 (A)에 도시하는 프로그래머블 스위치 엘리먼트(100)의 구성에서는 노드(FN1)에서 컨피규레이션 데이터에 상당하는 전위를 유지하고 있다. 노드(FN1)에는 트랜지스터(Tr1)를 도통 상태로 함으로써, 비트선(BL)에 부여된 컨피규레이션 데이터의 기록을 한다. 또한, 노드(FN1)는 트랜지스터(Tr1)를 비도통 상태로 함으로써, 장시간 동안 전위를 유지할 수 있다.
노드(FN1)에서의 전하의 이동을 수반한 전위의 변동을 억제하고, 컨피규레이션 데이터의 장시간의 유지를 실현하기 위해서는, 첫 번째로, 트랜지스터(Tr1)의 소스와 드레인 간의 누출 전류가 매우 작을 것, 두 번째로, 트랜지스터(Tr2)의 게이트 절연막을 통한 누출 전류가 매우 작을 것이 요구된다.
노드(FN1)에서의 전하의 이동을 수반한 전위의 변동을 억제하기 위해, 트랜지스터(Tr1)에는 소스와 드레인 사이의 누출 전류가 매우 적은 트랜지스터를 이용하는 것이 바람직하다. 여기에서 누출 전류가 낮다는 것은 실온에서 채널 폭 1μm당의 규격화된 누출 전류가 10 zA/μm 이하인 것을 말한다. 누출 전류는 적을수록 바람직하기 때문에, 이 규격화된 누출 전류값이 1 zA/μm 이하, 바람직하게는 10 yA/μm 이하로 하고, 더욱 바람직하게는 1 yA/μm 이하인 것이 좋다. 또한, 그 경우의 소스와 드레인 간의 전압은 예를 들면, 0.1 V, 5 V, 또는 10 V 정도이다. 이와 같이 소스와 드레인 사이의 누출 전류가 매우 적은 트랜지스터로서는 채널 형성 영역이 되는 반도체층이 산화물 반도체로 형성되어 있는 트랜지스터를 들 수 있다.
또한, 노드(FN1)에서의 전하의 이동을 수반한 전위의 변동을 억제하기 위해, 트랜지스터(Tr2)에는 게이트 절연막을 통한 누출 전류가 매우 작은 트랜지스터를 이용하는 것이 바람직하다. 트랜지스터(Tr2)의 게이트 절연막을 통한 누출 전류는 트랜지스터(Tr1)의 소스와 드레인 사이의 누출 전류와 같은 정도로 매우 작은 누출 전류로 하는 것이 바람직하다.
트랜지스터(Tr2)의 게이트 절연막을 통한 누출 전류는 노드(FN1)에서의 전하의 이동을 수반한 전위의 변동을 억제하기 위해, 10 yA 이하, 바람직하게는 1 yA 이하로 하면 좋다. 이 누출 전류를 만족시키기 위해서는 패스 트랜지스터인 트랜지스터(Tr3)의 게이트 절연막과 비교하여, 트랜지스터(Tr2)의 게이트 절연막을 두껍게 형성하는 것이 적합하다.
또한, 트랜지스터(Tr2)의 게이트 절연막을 통한 누출 전류를 10 yA 이하로 하는 것은 노드(FN1)에서의 컨피규레이션 데이터에 상당하는 전하의 유지에 요구되는 유지 기간을 기초로 산출하면 좋다. 구체적으로는 전하(Q)를 약 10년간(t≒3×108 s) 유지하기 위해서는 노드(FN1)의 정전 용량(C)을 10 fF로 하고, 허용되는 전압의 변화(ΔV)를 0.3 V로 하면, 식 (1)을 기초로 하여, 누출 전류(I)가 10 yA 이하일 필요가 있다고 추측할 수 있다.
Q = C×V＞I×t (1)
이 전하의 유지에 필요한 누출 전류 10 yA 이하를 만족시키는 게이트 절연막의 막 두께는 채널 폭 및 채널 길이가 모두 1μm인 트랜지스터에서, 게이트 절연막의 재료를 산화 실리콘으로 환산하면, 약 6 nm 이상이라고 추측할 수 있다.
또한, 게이트 절연막의 막 두께의 견적은 비특허문헌 "Kazunari Ishimaru, 「45 nm/32 nm CMOS-Challenge and perspective」, Solid-State Electronics, 2008년, 제 52 권, pp. 1266-1273"의 fig. 9의 그래프를 이용하여 설명할 수 있다.
이 비특허문헌의 fig. 9는 가로축을 절연막의 막 두께(nm), 세로축을 단위 면적당의 누출 전류(A/cm2)로 한 그래프를 도시하고 있다. 이 그래프에서 산화 실리콘의 특성을 나타내는 직선의 기울기로부터 막 두께 1 nm당의 단위 면적당의 누출 전류의 변화량은 10-4(A/cm2) 정도이라고 추측할 수 있다. 비특허문헌의 fig. 9에 의하면, 막 두께 2 nm의 산화 실리콘에서의 누출 전류는 1×10-1(A/cm2), 즉 1×10-9(A/μm2)라고 추측할 수 있고, 이 값을 기초로 상술한 1 nm당의 단위 면적당의 누출 전류의 변화량을 가미하면, 산화 실리콘으로 환산한 게이트 절연막의 막 두께가 약 6 nm일 때의 단위 면적당의 누출 전류를 약 1×10-25(A/μm2)라고 추측할 수 있다. 이 단위 면적당의 누출 전류의 값으로부터, 채널 폭 및 채널 길이가 모두 1μm인 트랜지스터에서의 누출 전류를 10 yA 이하로 하기 위한 게이트 절연막의 막 두께는 약 6 nm 이상이라고 추측할 수 있다. 또한, 트랜지스터(Tr3)에서 게이트 절연막은 2 nm 이하로 제작되기 때문에, 트랜지스터(Tr2)의 게이트 절연막이 막 두께를 두껍게 형성하는 구성이 된다.
도 1의 (A)에 도시하는 프로그래머블 스위치 엘리먼트(100)의 구성에서 트랜지스터(Tr2)는 트랜지스터(Tr3)의 게이트 용량의 충방전을 행하는 구성이 된다. 그 때문에 트랜지스터(Tr2)는 트랜지스터(Tr3)와 비교하여, 상대적으로 구동 능력은 낮아도 좋다. 따라서, 트랜지스터(Tr2)는 트랜지스터(Tr3)와 비교하여 게이트 절연막을 두껍게 할 수 있고, 트랜지스터(Tr1)의 소스와 드레인 사이의 누출 전류와 같은 정도, 혹은 그것 이하의 매우 작은 누출 전류로 할 수 있다.
트랜지스터(Tr1) 및 트랜지스터(Tr2)에서, 노드(FN1)의 전하의 이동을 수반한 전위의 변동을 억제하기 위해서는 채널 형성 영역이 되는 반도체층에 산화물 반도체를 가지는 트랜지스터가 바람직하다.
트랜지스터(Tr1) 및 트랜지스터(Tr2)로서 이용할 수 있는 채널 형성 영역이 되는 반도체층에 산화물 반도체를 가지는 트랜지스터(OS 트랜지스터)는 패스 트랜지스터로서 이용할 수 있는 채널 형성 영역이 되는 반도체층에 실리콘을 가지는 트랜지스터(Si 트랜지스터)와 비교하여, 구동 능력이 낮아도 좋다. 따라서, Si 트랜지스터의 게이트 절연막과 비교하여, OS 트랜지스터의 게이트 절연막을 두껍게 하는 구성이 가능하다. 그리고, OS 트랜지스터는 상술한 바와 같이, 소스와 드레인 사이의 누출 전류가 매우 적은 트랜지스터로 할 수 있다.
따라서, 도 1의 (A)에 도시하는 프로그래머블 스위치 엘리먼트(100)의 구성에서는 트랜지스터(Tr1) 및 트랜지스터(Tr2)에 Si 트랜지스터의 게이트 절연막과 비교하여 게이트 절연막을 두껍게 한 OS 트랜지스터를 이용함으로써, 노드(FN1)의 전하를 장시간 유지할 수 있다.
트랜지스터(Tr1)를 소스와 드레인 사이의 누출 전류가 매우 적은 트랜지스터로 하고, 트랜지스터(Tr2)를 게이트 절연막을 통한 누출 전류가 매우 적은 트랜지스터로 함으로써, 프로그래머블 스위치 엘리먼트(100)의 노드(FN1)를, 전원 공급이 정지된 후에도 데이터를 기억할 수 있는 비휘발성의 메모리로 할 수 있다. 따라서, 일단, 노드(FN1)에 기록된 컨피규레이션 데이터는 재차, 트랜지스터(Tr1)를 도통 상태로 할 때까지, 노드(FN1)에 계속 기억할 수 있다. 따라서, 외부의 메모리 디바이스로부터 순차로 컨피규레이션 데이터를 로드하는 처리를 생략할 수 있고, 기동 시의 소비 전력의 삭감, 기동 시간의 단축 등을 실현할 수 있다.
또한, 트랜지스터(Tr2)는 게이트 절연막이 두껍고, 게이트 절연막을 통한 누출 전류가 매우 적은 트랜지스터로 하는 구성이면 좋지만, 이것에 더하여 트랜지스터(Tr1)와 마찬가지로 OS 트랜지스터로 하는 구성이 바람직하다. 이러한 구성으로 함으로써, 트랜지스터(Tr2)가 비도통 상태일 때 트랜지스터(Tr2)를 통하여 흐르는 전류를 저감시킬 수 있다. 따라서, 프로그래머블 스위치 엘리먼트(100)의 소비 전력을 저감시킬 수 있다.
또한, 도 1의 (A)에 도시하는 프로그래머블 스위치 엘리먼트(100)의 구성에서, 트랜지스터(Tr3)는 Si 트랜지스터인 것이 바람직하다. 이러한 구성으로 함으로써 트랜지스터(Tr3)를 미세화하여 설계할 수 있어, 이 트랜지스터의 구동 능력을 증대시킬 수 있다. 따라서, 트랜지스터(Tr3)의 패스 트랜지스터로서의 스위치 특성을 향상시킬 수 있다. 또한, Si 트랜지스터의 게이트에 노드(FN1)는 접속되어 있지 않기 때문에, 미세화에 따라, 상기 Si 트랜지스터의 게이트 절연막을 흐르는 누출 전류가 증대되어도, 노드(FN1)의 전하 유지 특성에 영향을 주지 않는다.
다음에 도 1의 (A)에 도시한 프로그래머블 스위치 엘리먼트(100)의 구성을 취할 수 있는, 트랜지스터(Tr1) 내지 트랜지스터(Tr3)의 단면의 모식도의 일례에 대하여 도 1의 (B)에 도시한다. 또한, 도 1의 (B)에서는 상기 도 1의 (A)에 도시한 트랜지스터(Tr1) 내지 트랜지스터(Tr3), 비트선(BL), 워드선(WL), 배선(VL1), 입력 단자(IN) 및 출력 단자(OUT)에 대응하는 도전막, 및 트랜지스터에 대하여 같은 부호를 붙여 도시하였다.
또한, 본 실시형태에서는 트랜지스터(Tr3)가 단결정의 실리콘 기판에 형성되고, 산화물 반도체를 활성층에 이용한 트랜지스터(Tr1) 및 트랜지스터(Tr2)가 트랜지스터(Tr3) 위에 형성되어 있는 경우를 예시하고 있다. 트랜지스터(Tr3)는 비정질, 미결정, 다결정 또는 단결정인, 실리콘 또는 게르마늄 등의 박막의 반도체를 반도체층에 이용해도 좋다.
또한, 본 실시형태에서는 트랜지스터(Tr1) 및 트랜지스터(Tr2)가, 같은 층에 제공된 산화물 반도체를, 채널 형성 영역이 되는 반도체층에 이용한 트랜지스터로 하는 구성을 예시하고 있다. 다른 구성으로서 트랜지스터(Tr1) 및 트랜지스터(Tr2)를 적층하여 다른 층에 제공하는 구성으로 해도 좋다. 이 구성의 경우, 트랜지스터(Tr2)는 트랜지스터(Tr3)와 비교하여 게이트 절연막이 두껍게 형성되어 있으면 좋고, 채널 형성 영역이 되는 반도체층에 산화물 반도체를 이용할 필요는 없다.
도 1의 (B)와 같이 Si 트랜지스터와 OS 트랜지스터를 적층한 구조의 프로그래머블 스위치 엘리먼트를 가지는 것에 의해 PLD의 칩 면적을 축소할 수 있다.
도 1의 (B)에서는 반도체 기판(111)에 n채널형의 트랜지스터(Tr3)가 형성되어 있다.
반도체 기판(111)은 예를 들면, n형 또는 p형의 도전형을 가지는 실리콘 기판, 게르마늄 기판, 실리콘 게르마늄 기판, 화합물 반도체 기판(GaAs 기판, InP 기판, GaN 기판, SiC 기판, GaP 기판, GaInAsP 기판, ZnSe 기판 등) 등을 이용할 수 있다. 도 1의 (B)에서는 n형의 도전성을 가지는 단결정 실리콘 기판을 이용한 경우를 예시하고 있다.
또한, 트랜지스터(Tr3)는 소자 분리용 절연막(115)에 의해, 같은 층에 있는 다른 트랜지스터와 전기적으로 분리되어 있다. 소자 분리용 절연막(115)의 형성에는 선택 산화법(LOCOS(Local Oxidation of Silicon)법) 또는 트렌치 분리법(trench isolation method) 등을 이용할 수 있다.
구체적으로, 트랜지스터(Tr3)는 반도체 기판(111)에 형성된 소스 영역 또는 드레인 영역으로서 기능하는 불순물 영역(112) 및 불순물 영역(113)과, 게이트 전극(116)과, 반도체 기판(111)과 게이트 전극(116)의 사이에 제공된 게이트 절연막(114)을 가진다. 게이트 전극(116)은 게이트 절연막(114)을 사이에 끼우고, 불순물 영역(112)과 불순물 영역(113)의 사이에 형성되는 채널 형성 영역과 중첩된다.
트랜지스터(Tr3) 위에는 절연막(117)이 제공되어 있다. 절연막(117)에는 개구부가 형성되어 있다. 그리고, 상기 개구부에는 불순물 영역(112), 불순물 영역(113)에 각각 접하는 배선인 입력 단자(IN), 출력 단자(OUT)와, 게이트 전극(116)에 접하는 배선(141)이 형성되어 있다. 또한, 입력 단자(IN), 출력 단자(OUT) 및 배선(141)과 같은 층에는 배선(VL1)이 형성되어 있다.
입력 단자(IN), 출력 단자(OUT), 배선(141) 및 배선(VL1) 위에는 절연막(118)이 제공되어 있다. 절연막(118)에는 개구부가 형성되어 있다. 그리고, 상기 개구부에는 배선(VL1)에 접하는 배선인 배선(119), 및 배선(141)에 접하는 배선인 배선(142)이 형성되어 있다.
그리고, 도 1의 (B)에서는 절연막(118) 위에 트랜지스터(Tr1) 및 트랜지스터(Tr2)가 형성되어 있다.
트랜지스터(Tr1)는 절연막(118) 위에, 산화물 반도체를 포함하는 반도체층(131)과, 반도체층(131) 위의 소스 전극 또는 드레인 전극으로서 기능하는 도전막(133) 및 도전막(134)과, 반도체층(131), 도전막(133) 및 도전막(134) 위의 게이트 절연막(137)과, 게이트 절연막(137) 위에 위치하고, 도전막(133)과 도전막(134)의 사이에서 반도체층(131)과 중첩되어 있는, 일부가 게이트 전극으로서 기능하는 워드선(WL)을 가진다.
트랜지스터(Tr2)는 절연막(118) 위에, 산화물 반도체를 포함하는 반도체층(132)과, 반도체층(132) 위의 소스 전극 또는 드레인 전극으로서 기능하는 도전막(135) 및 도전막(136)과, 반도체층(132), 도전막(135) 및 도전막(136) 위의 게이트 절연막(137)과, 게이트 절연막(137) 위에 위치하고, 도전막(135)과 도전막(136)의 사이에서 반도체층(132)과 중첩되어 있는, 일부가 게이트 전극으로서 기능하는 도전막(139)을 가진다. 또한, 도전막(135)은 배선(119)에 접속되고, 도전막(136)은 배선(142)에 접속되어 있다.
또한, 게이트 절연막(137)에는 도전막(134)에 이르는 개구부가 형성되어 있다. 그리고 개구부에는 트랜지스터(Tr2)의 게이트 전극이 제공되는 위치까지 제공된 노드(FN1)로서 기능하는 배선이 제공되어 있다.
또한, 게이트 절연막(137) 및 절연막(138)에는 도전막(133)에 이르는 개구부가 형성되어 있다. 그리고 개구부에는 비트선(BL)이 제공되어 있다.
게이트 절연막(114) 및 게이트 절연막(137)은 일례로서는 무기 절연막을 이용하면 좋다. 무기 절연막으로서는 질화 실리콘막, 산화 질화 실리콘막, 또는 질화 산화 실리콘막 등을 단층 또는 다층으로 형성하는 것이 바람직하다.
절연막(117), 절연막(118), 및 절연막(138)은 무기 절연막 또는 유기 절연막을, 단층 또는 다층으로 형성하는 것이 바람직하다. 유기 절연막으로서는 폴리이미드 또는 아크릴 등을 단층 또는 다층으로 형성하는 것이 바람직하다.
반도체층(131) 및 반도체층(132)은 산화물 반도체를 이용하는 것이 적합하다. 산화물 반도체에 대해서는, 실시형태 6에서 상세하게 설명한다.
게이트 전극(116), 입력 단자(IN), 출력 단자(OUT), 배선(141), 배선(VL1), 배선(119), 배선(142), 도전막(133), 도전막(134), 도전막(135), 도전막(136), 도전막(139), 워드선(WL) 및 비트선(BL)의 각 배선은, 일례로서 알루미늄, 구리, 티탄, 탄탈, 텅스텐 등의 금속 재료를 단층 또는 적층시켜 이용할 수 있다.
또한, 도 1의 (B)에서, 트랜지스터(Tr1) 및 트랜지스터(Tr2)는 게이트 전극을 반도체층의 적어도 한쪽에 가지고 있으면 좋지만, 반도체층을 사이에 끼우고 존재하는 한 쌍의 게이트 전극을 가지고 있어도 좋다.
트랜지스터(Tr1) 및 트랜지스터(Tr2)가 반도체층을 사이에 끼우고 존재하는 한 쌍의 게이트 전극을 가지고 있는 경우, 한쪽의 게이트 전극에는 온 또는 오프를 제어하기 위한 신호가 부여되고, 다른 한쪽의 게이트 전극은 다른 것으로부터 전위가 인가되고 있는 상태이면 좋다. 후자의 경우, 한 쌍의 게이트 전극에, 같은 높이의 전위가 인가되고 있어도 좋고, 다른 한쪽의 게이트 전극에만 접지 전위 등의 고정의 전위가 인가되고 있어도 좋다. 다른 한쪽의 게이트 전극에 인가되는 전위의 높이를 제어함으로써, 트랜지스터(Tr1) 및 트랜지스터(Tr2)의 문턱 전압을 제어할 수 있다.
또한, 반도체층(131) 및 반도체층(132)은 단막(單膜)의 산화물 반도체로 구성되어 있다고 한정할 수는 없고, 적층된 복수의 산화물 반도체로 구성되어 있어도 좋다.
본 실시형태에 설명하는 프로그래머블 스위치 엘리먼트(100)의 구성에서는 도 1의 (B)에 설명한 바와 같이, 트랜지스터(Tr1) 및 트랜지스터(Tr2)가 가지는 채널 형성 영역이 되는 반도체층에는 산화물 반도체를 이용한다. 그리고, 트랜지스터(Tr1) 및 트랜지스터(Tr2)가 가지는 게이트 절연막의 막 두께는 패스 트랜지스터로서 이용할 수 있는 Si 트랜지스터의 게이트 절연막의 막 두께보다 크게 하는 것이다.
따라서, 도 1의 (B)에 도시하는 프로그래머블 스위치 엘리먼트(100)의 구성에서는 트랜지스터(Tr1) 및 트랜지스터(Tr2)에 Si 트랜지스터의 게이트 절연막과 비교하여, 게이트 절연막을 두껍게 한 OS 트랜지스터를 이용함으로써, 노드(FN1)의 전하를 장시간 유지할 수 있다. 그 결과, Si 트랜지스터의 미세화에 따라 증대되는 누출 전류를 억제하고, 패스 트랜지스터의 스위치 특성을 개선할 수 있다.
다음에, 도 2에 도시하는 타이밍 차트도를 이용하여, 도 1의 (A)에 도시한 프로그래머블 스위치 엘리먼트(100)의 동작의 일례에 대하여 설명한다. 또한, 프로그래머블 스위치 엘리먼트(100)에 기록하는 컨피규레이션 데이터로서 L 레벨의 전위가 기록되는 경우 데이터 "0"이 기록되는 것으로 하고, H 레벨의 전위가 기록되는 경우 데이터 "1"이 기록되는 것으로 하여 설명을 행한다.
시각(Tf1) 내지 시각(Tf2)에서, 워드선(WL)을 H 레벨, 비트선(BL)을 L 레벨로 한다. 이 동작은 노드(FN1)로의 컨피규레이션 데이터 "0"의 기록에 대응된다. 그리고 노드(FN1)의 전위가 L 레벨이 됨으로써, 트랜지스터(Tr2)는 비도통 상태가 되고, 트랜지스터(Tr3)의 게이트의 전위는 L 레벨이 된다. 즉, 패스 트랜지스터인 트랜지스터(Tr3)는 비도통 상태가 된다.
시각(Tf2) 내지 시각(Tf4)에서, 워드선(WL)을 L 레벨로 한다. 이 동작에 의해, 노드(FN1)의 컨피규레이션 데이터 "0"의 기록을 유지한다. 또한, 패스 트랜지스터인 트랜지스터(Tr3)는 비도통 상태이기 때문에, 입력 단자(IN)의 전위에 상관없이, 출력 단자(OUT)의 전위는 부정값(不定値)이 된다. 또한, 출력 단자(OUT)에 래치 회로를 접속하고 있는 경우에는 출력 단자(OUT)의 전위를 일정하게 유지할 수 있다.
시각(Tf4) 내지 시각(Tf5)에서, 워드선(WL)을 H 레벨, 비트선(BL)을 H 레벨로 한다. 이 동작은 노드(FN1)로의 컨피규레이션 데이터 "1"의 기록에 대응된다. 그리고 노드(FN1)의 전위가 H 레벨이 됨으로써, 트랜지스터(Tr2)는 도통 상태가 되고, 트랜지스터(Tr3)의 게이트의 전위는 배선(VL1)의 전위인 H 레벨이 된다. 즉, 패스 트랜지스터인 트랜지스터(Tr3)는 도통 상태가 된다.
시각(Tf5) 이후에, 워드선(WL)을 L 레벨로 한다. 이 동작에 의해, 노드(FN1)로의 컨피규레이션 데이터 "1"의 기록을 유지한다. 패스 트랜지스터인 트랜지스터(Tr3)는 도통 상태이기 때문에, 입력 단자(IN)의 전위가 출력 단자(OUT)에 전달된다. 즉, 시각(Tf5) 내지 시각(Tf6)에서는 입력 단자(IN)가 H 레벨이고, 출력 단자(OUT)는 H 레벨, 시각(Tf6) 이후에는 입력 단자(IN)가 L 레벨이고, 출력 단자(OUT)는 L 레벨이 된다.
또한, 프로그래머블 스위치 엘리먼트(100)에 기록하는 컨피규레이션 데이터의 초기값으로서, 리셋 직후에는 노드(FN1)에 데이터 "0", 즉 L 레벨의 전위를 기록하는 구성이 효과적이다. 상기 구성으로 함으로써, 리셋 직후에는 트랜지스터(Tr2)를 비도통 상태로 하고, 트랜지스터(Tr3)의 게이트 전위를 L 레벨로 함으로써, 트랜지스터(Tr3)를 비도통 상태로 할 수 있기 때문에, 입력 단자(IN)와 출력 단자(OUT)의 사이의 쓸데없는 단락(短絡)을 막는 것이 용이하게 된다.
또한, 도 1의 (A)에서는 노드(FN1)에 유지하는 전위를 트랜지스터(Tr1)의 소스 및 드레인의 다른 한쪽과, 트랜지스터(Tr2)의 게이트가 접속된 노드에 유지하는 구성으로 했지만, 별도 용량 소자를 제공하여 유지하는 구성으로 해도 좋다. 일례로서는 도 3의 (A)에 도시하는 회로도와 같이, 용량 소자(Cp1)를 제공하는 구성으로 한다. 또한, 용량 소자(Cp1)는 한쪽의 전극이 노드(FN1)에 접속되고, 다른 한쪽의 전극이 고정 전위인 그라운드 전위에 접속되도록 제공하면 좋다.
또한, 도 1의 (A)에서는 트랜지스터(Tr1) 내지 트랜지스터(Tr3)를 n채널형의 트랜지스터로 했지만, 일부를 p채널형 트랜지스터로 할 수도 있다. 일례로서는 도 3의 (B)에 도시하는 회로도와 같이, 트랜지스터(Tr3)를 p채널형의 트랜지스터(Tr3_p)로 할 수 있다.
또한, 도 1의 (A), 도 1의 (B)에 도시하는 구성은 트랜지스터(Tr1) 및 트랜지스터(Tr2)를 OS 트랜지스터로 하고, 트랜지스터(Tr3)를 Si 트랜지스터로 하고 있다. 도면에서, OS 트랜지스터의 채널 형성 영역이 되는 반도체층이 산화물 반도체를 가지는 것을 명시하기 위해 "OS" 부호를 붙이고, 또한, Si 트랜지스터의 채널 형성 영역이 되는 반도체층이 실리콘을 가지는 것을 명시하기 위해, "Si" 부호를 붙인 경우, 도 4의 (A)와 같이 도시할 수 있다.
상술한 바와 같이, 트랜지스터(Tr2)는 게이트 절연막을 통한 누출 전류를 저감하는 구성이면 좋기 때문에, 채널 형성 영역이 되는 반도체층이 가지는 반도체의 종류는 특별히 묻지 않는다. 따라서, 도 4의 (B)에 도시하는 바와 같이, 트랜지스터(Tr2)로서 Si 트랜지스터를 이용하는 구성으로 할 수도 있다.
혹은 본 실시형태의 프로그래머블 스위치 엘리먼트(100)의 구성에서, 출력 단자(OUT)의 전위를 초기화하기 위한 스위치, 또는 출력 단자(OUT)의 전위를 유지하기 위한 래치가 접속되어 있어도 좋다. 출력 단자(OUT)의 전위를 초기화하는 리셋 회로(150), 출력 단자(OUT)의 전위를 유지하기 위한 래치 회로(160)가 출력 단자(OUT)에 접속되어 있는 양태를 도 5의 (A) 내지 도 5의 (C)에 나타낸다.
도 5의 (A)에서는 도 1의 (A)에 도시한 프로그래머블 스위치 엘리먼트(100)에 초기화 전위(Vinit)가 인가된 배선에 접속된 스위치(151)를 가지는 리셋 회로(150)를 더한 회로도의 구성을 도시하고 있다.
본 발명의 일 양태에서는 도 1의 (A)에 도시한 프로그래머블 스위치 엘리먼트(100)에 리셋 회로(150)를 접속하는 것에 의해, PLD에 전원이 투입된 후에 출력 단자(OUT)의 전위를 L 레벨로 유지할 수 있다. 그 때문에, 출력 단자(OUT)에 중간의 전위가 잔존하는 경우, 그 출력 단자(OUT)에 입력 단자(IN)가 접속된 프로그래머블 로직 엘리먼트에 관통 전류가 생기는 것을 막을 수 있다.
도 5의 (B)에서는 도 1의 (A)에 도시한 프로그래머블 스위치 엘리먼트(100)에 인버터 회로(161), 및 유지 전위(Vhold)를 인가하는 배선에 접속된 p채널형 트랜지스터(162)를 가지는 래치 회로(160)를 추가한 회로도의 구성을 도시한다.
본 발명의 일 양태에서는 도 1의 (A)에 도시한 프로그래머블 스위치 엘리먼트(100)에 래치 회로(160)를 접속하는 것에 의해, 출력 단자(OUT)의 전위를 H 레벨이나 L 레벨 중 어느 하나로 유지할 수 있다. 따라서, 출력 단자(OUT)에 중간의 전위가 잔존하는 경우, 그 출력 단자(OUT)에 입력 단자(IN)가 접속된 프로그래머블 로직 엘리먼트에 관통 전류가 생기는 것을 막을 수 있다.
또한, 도 5의 (C)에 도시하는 바와 같이, 도 1의 (A)에 도시한 프로그래머블 스위치 엘리먼트(100)에 리셋 회로(150) 및 래치 회로(160)를 조합하여 형성하는 구성으로 해도 좋다.
이상에 설명한 바와 같이 본 발명의 일 양태는 프로그래머블 스위치 엘리먼트(100)의 구성에서는 트랜지스터(Tr1)가 가지는 채널 형성 영역이 되는 반도체층에는 산화물 반도체를 이용한다. 그리고, 트랜지스터(Tr2)가 가지는 게이트 절연막의 막 두께는 패스 트랜지스터로서 이용할 수 있는 Si 트랜지스터의 게이트 절연막의 막 두께보다 크게 하는 것이다.
따라서 프로그래머블 스위치 엘리먼트는 트랜지스터(Tr1)에 누출 전류가 작은 OS 트랜지스터, 트랜지스터(Tr2)에 게이트 절연막을 두껍게 한 트랜지스터를 이용함으로써, 노드(FN1)의 전하를 장시간 유지할 수 있다. 그 결과, Si 트랜지스터의 미세화에 따라 증대되는 누출 전류를 억제하여, 패스 트랜지스터의 스위치 특성을 개선할 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 2)
본 실시형태에서는 실시형태 1과는 다른 구성의 프로그래머블 스위치 엘리먼트의 구성에 대하여 설명한다.
먼저, 도 6의 (A)에서는 프로그래머블 스위치 엘리먼트의 구성을 설명하기 위한 회로도를 도시하고, 도 6의 (B)에서는 회로도에 대응하는 단면 모식도에 대하여 도시하고, 설명한다. 또한, 본 실시형태에서, 상기 실시형태 1과 중복되는 개소에 대해서는 같은 부호를 붙이고, 그 설명을 생략하는 경우가 있다.
도 6의 (A)에 도시하는 프로그래머블 스위치 엘리먼트(200A)는 트랜지스터(Tr1), 트랜지스터(Tr2), 트랜지스터(Tr3), 트랜지스터(Tr4), 및 트랜지스터(Tr5)를 가진다. 또한, 도 6의 (A)에서는 트랜지스터(Tr1) 내지 트랜지스터(Tr5)를 n채널형의 트랜지스터로서 설명한다. 도 6의 (A)에 도시하는 본 실시형태의 회로도는 상기 실시형태 1의 도 1의 (A)의 구성에, 트랜지스터(Tr4) 및 트랜지스터(Tr5)를 추가한 구성이다.
트랜지스터(Tr1)는 상기 실시형태 1의 도 1의 (A)과 마찬가지로, 워드 신호에 따라 컨피규레이션 데이터의 프로그래머블 스위치 엘리먼트(200A)로의 기록을 제어하는 기능을 가지는 트랜지스터이다.
트랜지스터(Tr2)는 상기 실시형태 1의 도 1의 (A)과 마찬가지로, 프로그래머블 스위치 엘리먼트(200A)에 기록된 컨피규레이션 데이터에 따라, 트랜지스터(Tr3)의 도통 상태를 제어하는 기능을 가지는 트랜지스터이다.
트랜지스터(Tr4)는 워드 신호에 따라 컨피규레이션 데이터의 논리를 반전시킨 신호(반전 컨피규레이션 데이터(inverted configuration data)라고 함)의 프로그래머블 스위치 엘리먼트(200A)로의 기록을 제어하는 기능을 가지는 트랜지스터이다. 트랜지스터(Tr4)의 게이트는 워드 신호를 부여하는 워드선(WL)에 접속된다. 트랜지스터(Tr4)의 소스 및 드레인의 한쪽은 반전 컨피규레이션 데이터를 부여하는 반전 비트선(BLB)에 접속된다.
트랜지스터(Tr5)는 프로그래머블 스위치 엘리먼트(200A)에 기록된 컨피규레이션 데이터의 논리를 반전시킨 신호에 따라, 트랜지스터(Tr3)의 도통 상태를 제어하는 기능을 가지는 트랜지스터이다. 트랜지스터(Tr5)의 게이트는 트랜지스터(Tr4)의 소스 및 드레인의 다른 한쪽에 접속되어 있다. 트랜지스터(Tr5)의 소스 및 드레인의 한쪽은 정전위(V2)를 인가하는 배선(VL2)에 접속되어 있다.
트랜지스터(Tr3)는 트랜지스터(Tr2)의 도통 상태 또는 비도통 상태에 따라, 게이트에 정전위(V1)가 인가될지 여부가 선택되고, 입력 단자(IN)와 출력 단자(OUT) 사이의 도통 상태를 제어하는 패스 트랜지스터로서의 기능을 가지는 트랜지스터이다. 트랜지스터(Tr3)의 게이트는 트랜지스터(Tr2)의 소스 및 드레인의 다른 한쪽, 및 트랜지스터(Tr5)의 소스 및 드레인의 다른 한쪽에 접속되어 있다. 트랜지스터(Tr3)의 소스 및 드레인의 한쪽은 입력 단자(IN)에 접속되어 있다. 트랜지스터(Tr3)의 소스 및 드레인의 다른 한쪽은 출력 단자(OUT)에 접속되어 있다.
또한, 정전위(V1)는 트랜지스터(Tr3)를 n채널형의 트랜지스터로 하는 경우, 트랜지스터(Tr3)를 도통 상태로 할 수 있는 H 레벨의 전위이다. 또한, 정전위(V2)는 트랜지스터(Tr3)를 n채널형의 트랜지스터로 하는 경우, 트랜지스터(Tr3)를 비도통 상태로 할 수 있는 L 레벨의 전위이다.
도 6의 (A)에 도시하는 프로그래머블 스위치 엘리먼트(200A)의 구성에서, 비트선(BL)에 부여되는 컨피규레이션 데이터는 트랜지스터(Tr1)의 소스 및 드레인의 다른 한쪽과, 트랜지스터(Tr2)의 게이트와, 그것들이 접속된 배선을 포함하는 노드에 유지된다. 또한, 반전 비트선(BLB)에 부여되는 반전 컨피규레이션 데이터는 트랜지스터(Tr4)의 소스 및 드레인의 다른 한쪽과, 트랜지스터(Tr5)의 게이트와, 그것들이 접속된 배선을 포함하는 노드에 유지된다. 본 명세서에서, 트랜지스터(Tr4)의 소스 및 드레인의 다른 한쪽과, 트랜지스터(Tr5)의 게이트와, 그것들이 접속된 배선을 포함하는 노드를 노드(FN2)라고 한다.
도 6의 (A)에 도시하는 프로그래머블 스위치 엘리먼트(200A)의 구성에서는 노드(FN1)로 컨피규레이션 데이터에 상당하는 전위를 유지하고, 노드(FN2)로 반전 컨피규레이션 데이터에 상당하는 전위를 유지하고 있다. 노드(FN1) 및 노드(FN2)는 트랜지스터(Tr1) 및 트랜지스터(Tr4)를 도통 상태로 함으로써, 비트선(BL)에 부여된 컨피규레이션 데이터, 및 반전 비트선(BLB)에 부여된 반전 컨피규레이션 데이터를 기록한다. 또한, 노드(FN1) 및 노드(FN2)는 트랜지스터(Tr1) 및 트랜지스터(Tr4)를 비도통 상태로 함으로써, 장시간 동안 전위를 유지할 수 있다.
노드(FN1) 및 노드(FN2)에서의 전하의 이동을 수반한 전위의 변동을 억제하여, 컨피규레이션 데이터, 및 반전 컨피규레이션 데이터의 장시간의 유지를 실현하기 위해서는, 첫 번째로, 트랜지스터(Tr1) 및 트랜지스터(Tr4)의 소스와 드레인 간의 누출 전류가 매우 작을 것, 두 번째로, 트랜지스터(Tr2) 및 트랜지스터(Tr5)의 게이트 절연막을 통한 누출 전류가 매우 작을 것이 요구된다.
노드(FN1) 및 노드(FN2)에서의 전하의 이동을 수반한 전위의 변동을 억제하기 위해, 트랜지스터(Tr1) 및 트랜지스터(Tr4)에는 소스와 드레인 사이의 누출 전류가 매우 적은 트랜지스터가 이용되는 것이 바람직하다. 소스와 드레인 사이의 누출 전류가 매우 적은 트랜지스터로서는 채널 형성 영역이 되는 반도체층이 산화물 반도체로 형성되어 있는 트랜지스터를 들 수 있다.
또한, 노드(FN1) 및 노드(FN2)에서의 전하의 이동을 수반한 전위의 변동을 억제하기 위해, 트랜지스터(Tr2) 및 트랜지스터(Tr5)에는 게이트 절연막을 통한 누출 전류가 매우 작은 트랜지스터가 이용되는 것이 바람직하다. 이와 같이 게이트 절연막을 통한 누출 전류가 매우 적은 트랜지스터로서는 패스 트랜지스터인 트랜지스터(Tr3)의 게이트 절연막과 비교하여, 게이트 절연막의 두께가 충분히 두꺼운 트랜지스터를 들 수 있다.
또한, 트랜지스터(Tr2) 및 트랜지스터(Tr5)의 게이트 절연막을 통한 누출 전류는 트랜지스터(Tr1) 및 트랜지스터(Tr4)의 소스와 드레인 사이의 누출 전류와 같은 정도의 매우 작은 누출 전류로 하는 것이 바람직하다.
트랜지스터(Tr2) 및 트랜지스터(Tr5)의 게이트 절연막을 통한 누출 전류는 노드(FN1) 및 노드(FN2)에서의 전하의 이동을 수반한 전위의 변동을 억제하기 위해, 10 yA 이하, 바람직하게는 1 yA 이하로 하면 좋다. 이 누출 전류를 만족시키기 위해서는 패스 트랜지스터인 트랜지스터(Tr3)의 게이트 절연막과 비교하여, 트랜지스터(Tr2) 및 트랜지스터(Tr5)의 게이트 절연막을 두껍게 형성하는 것이 적합하다.
또한, 트랜지스터(Tr2) 및 트랜지스터(Tr5)의 게이트 절연막을 통한 누출 전류를 10 yA 이하로 하는 것은 상기 실시형태 1에 설명한 트랜지스터(Tr2)의 게이트 절연막을 통한 누출 전류의 설명과 같이 추측할 수 있다.
이 전하의 유지에 필요한 누출 전류 10 yA 이하를 만족시키는 게이트 절연막의 막 두께는 채널 폭 및 채널 길이가 모두 1μm인 트랜지스터에서, 게이트 절연막의 재료를 산화 실리콘으로 환산하면, 약 6 nm 이상이라고 추측할 수 있다.
도 6의 (A)에 도시하는 프로그래머블 스위치 엘리먼트(200A)의 구성으로 트랜지스터(Tr2) 및 트랜지스터(Tr5)는 트랜지스터(Tr3)의 게이트 용량의 충방전을 행하는 구성이 된다. 따라서, 트랜지스터(Tr2) 및 트랜지스터(Tr5)는 트랜지스터(Tr3)와 비교하여, 상대적으로 구동 능력은 낮아도 좋다. 따라서, 트랜지스터(Tr2) 및 트랜지스터(Tr5)는 트랜지스터(Tr3)와 비교하여 게이트 절연막을 두껍게 할 수 있고, 트랜지스터(Tr1) 및 트랜지스터(Tr4)의 소스와 드레인 사이의 누출 전류와 동일한 정도, 혹은 그것 이하의 매우 작은 누출 전류로 할 수 있다.
트랜지스터(Tr1) 및 트랜지스터(Tr2), 및 트랜지스터(Tr4) 및 트랜지스터(Tr5)에서, 노드(FN1) 및 노드(FN2)의 전하의 이동을 수반한 전위의 변동을 억제하기 위해서는 채널 형성 영역이 되는 반도체층에 산화물 반도체를 가지는 트랜지스터가 바람직하다.
트랜지스터(Tr1) 및 트랜지스터(Tr2), 및 트랜지스터(Tr4) 및 트랜지스터(Tr5)로서 이용할 수 있는 채널 형성 영역이 되는 반도체층에 산화물 반도체를 가지는 트랜지스터(OS 트랜지스터)는 패스 트랜지스터로서 이용할 수 있는 채널 형성 영역이 되는 반도체층에 실리콘을 가지는 트랜지스터(Si 트랜지스터)와 비교하여, 구동 능력이 낮아도 좋다. 따라서, Si 트랜지스터의 게이트 절연막과 비교하여, OS 트랜지스터의 게이트 절연막을 두껍게 하는 구성이 가능하다. 그리고, OS 트랜지스터는 상술한 바와 같이, 소스와 드레인 사이의 누출 전류가 매우 적은 트랜지스터로 할 수 있다.
따라서, 도 6의 (A)에 도시하는 프로그래머블 스위치 엘리먼트(200A)의 구성에서는 트랜지스터(Tr1) 및 트랜지스터(Tr2), 및 트랜지스터(Tr4) 및 트랜지스터(Tr5)에 Si 트랜지스터의 게이트 절연막과 비교하여, 게이트 절연막을 두껍게 한 OS 트랜지스터를 이용함으로써, 노드(FN1) 및 노드(FN2)의 전하를 장시간 유지할 수 있다.
트랜지스터(Tr1) 및 트랜지스터(Tr4)를 소스와 드레인 사이의 누출 전류가 매우 적은 트랜지스터로 하고, 트랜지스터(Tr2) 및 트랜지스터(Tr5)를 게이트 절연막을 통한 누출 전류가 매우 적은 트랜지스터로 함으로써, 프로그래머블 스위치 엘리먼트(200A)의 노드(FN1) 및 노드(FN2)를, 전원 공급을 정지한 후에도 데이터를 기억할 수 있는 비휘발성의 메모리로 할 수 있다. 따라서, 일단, 노드(FN1) 및 노드(FN2)에 기록된 컨피규레이션 데이터, 및 반전 컨피규레이션 데이터는 재차 트랜지스터(Tr1) 및 트랜지스터(Tr4)를 도통 상태로 할 때까지, 노드(FN1) 및 노드(FN2)에 계속 기억할 수 있다. 따라서, 외부의 메모리 디바이스로부터 순차로 컨피규레이션 데이터를 로드하는 처리를 생략할 수 있어, 기동 시의 소비 전력의 삭감, 기동 시간의 단축 등을 실현할 수 있다.
또한, 트랜지스터(Tr2) 및 트랜지스터(Tr5)는 게이트 절연막이 두껍고, 게이트 절연막을 통한 누출 전류가 매우 적은 트랜지스터로 하는 구성이면 좋지만, 이것에 더하여 트랜지스터(Tr1) 및 트랜지스터(Tr4)와 마찬가지로 OS 트랜지스터로 하는 구성이 바람직하다. 이러한 구성으로 함으로써, 트랜지스터(Tr2) 및 트랜지스터(Tr5)가 비도통 상태일 때에 트랜지스터(Tr2) 및 트랜지스터(Tr5)를 통하여 흐르는 전류를 저감시킬 수 있다. 따라서, 프로그래머블 스위치 엘리먼트(200A)의 소비 전력을 저감시킬 수 있다.
또한, 도 6의 (A)에 도시하는 프로그래머블 스위치 엘리먼트(200A)의 구성에서, 트랜지스터(Tr3)는 Si 트랜지스터인 것이 바람직하다. 이러한 구성으로 함으로써 트랜지스터(Tr3)를 미세화하여 설계할 수 있어, 이 트랜지스터의 구동 능력을 증대시킬 수 있다. 따라서, 트랜지스터(Tr3)의 패스 트랜지스터로서의 스위치 특성을 향상시킬 수 있다. 또한, Si 트랜지스터의 게이트에 노드(FN1) 및 노드(FN2)는 접속되어 있지 않기 때문에, 미세화에 따라, 상기 Si 트랜지스터의 게이트 절연막을 흐르는 누출 전류가 증대되어도, 노드(FN1) 및 노드(FN2)의 전하 유지 특성에 영향을 주지 않는다.
다음에 도 6의 (A)에 도시한 프로그래머블 스위치 엘리먼트(200A)의 구성을 취할 수 있는, 트랜지스터(Tr1) 내지 트랜지스터(Tr5)의 단면의 모식도의 일례에 대하여 도 6의 (B)에 도시한다. 또한, 도 6의 (B)에서는 상기 도 6의 (A)에 도시한 트랜지스터(Tr1) 내지 트랜지스터(Tr5), 비트선(BL), 반전 비트선(BLB), 워드선(WL), 배선(VL1), 배선(VL2), 입력 단자(IN) 및 출력 단자(OUT)에 대응하는 도전막, 및 트랜지스터에 대하여 같은 부호를 붙여 도시하고 있다.
또한, 본 실시형태에서는 트랜지스터(Tr3)가 단결정의 실리콘 기판에 형성되고, 산화물 반도체를 활성층에 이용한 트랜지스터(Tr1) 및 트랜지스터(Tr2), 및 트랜지스터(Tr4) 및 트랜지스터(Tr5)가 트랜지스터(Tr3) 위에 형성되어 있는 경우를 예시하고 있다.
또한, 본 실시형태에서는 트랜지스터(Tr1) 및 트랜지스터(Tr2), 및 트랜지스터(Tr4) 및 트랜지스터(Tr5)가, 같은 층에 제공된 산화물 반도체를 채널 형성 영역이 되는 반도체층에 이용한 트랜지스터로 하는 구성을 예시하고 있다. 다른 구성으로서 트랜지스터(Tr1) 및 트랜지스터(Tr2), 및 트랜지스터(Tr4) 및 트랜지스터(Tr5)를 적층하여 다른 층에 형성하는 구성으로 해도 좋다. 이 구성의 경우, 트랜지스터(Tr2) 및 트랜지스터(Tr5)는 트랜지스터(Tr3)와 비교하여 게이트 절연막이 두껍게 형성되어 있으면 좋고, 채널 형성 영역이 되는 반도체층에 산화물 반도체를 이용할 필요는 없다.
도 6의 (B)와 같이 Si 트랜지스터와 OS 트랜지스터를 적층한 구조의 프로그래머블 스위치 엘리먼트를 가지는 것에 의해 PLD의 칩 면적을 축소할 수 있다.
도 6의 (B)에서는 반도체 기판(111)에 게이트 절연막(114)을 가지는 n채널형의 트랜지스터(Tr3)가 형성되어 있다.
트랜지스터(Tr3) 위에는 절연막(117)이 제공되어 있다. 절연막(117)에는 개구부가 형성되어 있다. 그리고, 상기 개구부에는 입력 단자(IN), 출력 단자(OUT)와 배선(141)이 형성되어 있다. 또한, 입력 단자(IN), 출력 단자(OUT) 및 배선(141)과 같은 층에는 배선(VL1) 및 배선(VL2)이 형성되어 있다.
입력 단자(IN), 출력 단자(OUT), 배선(141), 배선(VL1) 및 배선(VL2) 위에는 절연막(118)이 제공되어 있다.
그리고, 도 6의 (B)에는 절연막(118) 위에 트랜지스터(Tr1) 및 트랜지스터(Tr2), 및 트랜지스터(Tr4) 및 트랜지스터(Tr5)가 형성되어 있다.
트랜지스터(Tr1)는 게이트 절연막(137), 반도체층(131), 및 일부가 게이트 전극으로서 기능하는 워드선(WL)을 가진다. 트랜지스터(Tr1) 위에는 절연막(138)이 제공되어 있다. 절연막(138)에는 개구부가 형성되어 있다. 그리고, 상기 개구부에는 트랜지스터(Tr1)에 접속되는 비트선(BL)이 형성되어 있다.
트랜지스터(Tr2)는 게이트 절연막(137), 반도체층(132), 및 일부가 게이트 전극으로서 기능하는 도전막(139)을 가진다.
트랜지스터(Tr4)는 게이트 절연막(137), 반도체층(143), 및 일부가 게이트 전극으로서 기능하는 워드선(WL)을 가진다. 트랜지스터(Tr4) 위에는 절연막(138)이 제공되어 있다. 절연막(138)에는 개구부가 형성되어 있다. 그리고, 상기 개구부에는 트랜지스터(Tr4)에 접속되는 반전 비트선(BLB)이 형성되어 있다.
트랜지스터(Tr5)는 게이트 절연막(137), 반도체층(144), 및 일부가 게이트 전극으로서 기능하는 도전막(140)을 가진다.
반도체층(131) 및 반도체층(132), 및 반도체층(143) 및 반도체층(144)은 산화물 반도체를 이용하는 것이 적합하다. 산화물 반도체에 대해서는, 실시형태 6에서 상세하게 설명한다.
또한, 반도체층(131) 및 반도체층(132), 및 반도체층(143) 및 반도체층(144)은 단막의 산화물 반도체로 구성되어 있다고 한정할 수는 없고, 적층된 복수의 산화물 반도체로 구성되어 있어도 좋다.
또한, 도 6의 (B)에서, 트랜지스터(Tr1) 및 트랜지스터(Tr2), 및 트랜지스터(Tr4) 및 트랜지스터(Tr5)는 게이트 전극을 반도체층의 적어도 한쪽에 가지고 있으면 좋지만, 반도체층을 사이에 끼우고 존재하는 한 쌍의 게이트 전극을 가지고 있어도 좋다.
트랜지스터(Tr1) 및 트랜지스터(Tr2), 및 트랜지스터(Tr4) 및 트랜지스터(Tr5)가, 반도체층을 사이에 끼우고 존재하는 한 쌍의 게이트 전극을 가지고 있는 경우, 한쪽의 게이트 전극에는 온 또는 오프를 제어하기 위한 신호가 부여되고, 다른 한쪽의 게이트 전극은 다른 것으로부터 전위가 인가되고 있는 상태이면 좋다. 후자의 경우, 한 쌍의 게이트 전극에 같은 높이의 전위가 인가되고 있어도 좋고, 다른 한쪽의 게이트 전극에만 접지 전위 등의 고정의 전위가 인가되고 있어도 좋다. 다른 한쪽의 게이트 전극에 인가되는 전위의 높이를 제어함으로써, 트랜지스터(Tr1) 및 트랜지스터(Tr2), 및 트랜지스터(Tr4) 및 트랜지스터(Tr5)의 문턱 전압을 제어할 수 있다.
본 실시형태에 설명하는 프로그래머블 스위치 엘리먼트(200A)의 구성에서는 도 6의 (B)에 도시한 바와 같이, 트랜지스터(Tr1) 및 트랜지스터(Tr2), 및 트랜지스터(Tr4) 및 트랜지스터(Tr5)가 가지는 채널 형성 영역이 되는 반도체층에는 산화물 반도체를 이용한다. 그리고, 트랜지스터(Tr1) 및 트랜지스터(Tr2), 및 트랜지스터(Tr4) 및 트랜지스터(Tr5)가 가지는 게이트 절연막의 막 두께는 패스 트랜지스터로서 이용할 수 있는 Si 트랜지스터의 게이트 절연막의 막 두께보다 크게 하는 것이다.
따라서, 도 6의 (B)에 도시하는 프로그래머블 스위치 엘리먼트(200A)의 구성에서는 트랜지스터(Tr1) 및 트랜지스터(Tr2), 및 트랜지스터(Tr4) 및 트랜지스터(Tr5)에 Si 트랜지스터의 게이트 절연막과 비교하여, 게이트 절연막을 두껍게 한 OS 트랜지스터를 이용함으로써, 노드(FN1) 및 노드(FN2)의 전하를 장시간 유지할 수 있다. 그 결과, Si 트랜지스터의 미세화에 따라 증대되는 누출 전류를 억제하여, 패스 트랜지스터의 스위치 특성을 개선할 수 있다.
다음에, 도 7의 (A), 도 7의 (B)에 도시하는 타이밍 차트도를 이용하여, 도 6의 (A)에 도시한 프로그래머블 스위치 엘리먼트(200A)의 동작의 일례에 대하여 설명한다. 또한, 프로그래머블 스위치 엘리먼트(200A)에 기록하는 컨피규레이션 데이터로서 L 레벨의 전위가 기록되는 경우 데이터 "0"이 기록되는 것으로 하고, H 레벨의 전위가 기록되는 경우 데이터 "1"이 기록되는 것으로 하여 설명을 행한다. 또한, 이하의 설명에서는 컨피규레이션 데이터의 논리를 반전시킨 신호를, 반전 컨피규레이션 데이터라고 한다. 반전 컨피규레이션 데이터는 컨피규레이션 데이터와 마찬가지로 나타낼 수 있다.
먼저, 도 7의 (A)에 도시하는 타이밍 차트도에 대하여 설명한다.
시각(Tf1) 내지 시각(Tf2)에서, 워드선(WL)을 H 레벨, 비트선(BL)을 L 레벨, 반전 비트선(BLB)을 H 레벨로 한다. 이 동작은 노드(FN1)로의 컨피규레이션 데이터 "0"의 기록, 및 노드(FN2)로의 반전 컨피규레이션 데이터 "1"의 기록에 대응된다. 그리고 노드(FN1)의 전위가 L 레벨, 노드(FN2)의 전위가 H 레벨이 됨으로써, 트랜지스터(Tr2)는 비도통 상태, 트랜지스터(Tr5)는 도통 상태가 되고, 트랜지스터(Tr3)의 게이트의 전위는 배선(VL2)의 전위인 L 레벨이 된다. 즉, 패스 트랜지스터인 트랜지스터(Tr3)는 비도통 상태가 된다.
시각(Tf2) 내지 시각(Tf4)에서, 워드선(WL)을 L 레벨로 한다. 이 동작에 의해, 노드(FN1)로의 컨피규레이션 데이터 "0", 노드(FN2)로의 반전 컨피규레이션 데이터 "1"의 기록을 유지한다. 또한, 패스 트랜지스터인 트랜지스터(Tr3)는 비도통 상태이기 때문에, 입력 단자(IN)의 전위에 상관없이, 출력 단자(OUT)의 전위는 부정값이 된다. 또한, 출력 단자(OUT)에 래치 회로를 접속하고 있는 경우에는 출력 단자(OUT)의 전위를 일정하게 유지할 수 있다.
시각(Tf4) 내지 시각(Tf5)에서, 워드선(WL)을 H 레벨, 비트선(BL)을 H 레벨, 반전 비트선(BLB)을 L 레벨로 한다. 이 동작은 노드(FN1)로의 컨피규레이션 데이터 "1"의 기록, 및 노드(FN2)로의 반전 컨피규레이션 데이터 "0"의 기록에 대응된다. 그리고 노드(FN1)의 전위가 H 레벨, 노드(FN2)의 전위가 L 레벨이 됨으로써, 트랜지스터(Tr2)는 도통 상태, 트랜지스터(Tr5)는 비도통 상태가 되고, 트랜지스터(Tr3)의 게이트의 전위는 배선(VL1)의 전위인 H 레벨이 된다. 즉, 패스 트랜지스터인 트랜지스터(Tr3)는 도통 상태가 된다.
시각(Tf5) 이후에, 워드선(WL)을 L 레벨로 한다. 이 동작에 의해, 노드(FN1)로의 컨피규레이션 데이터는 "1", 노드(FN2)로의 반전 컨피규레이션 데이터는 "0"의 기록을 유지한다. 패스 트랜지스터인 트랜지스터(Tr3)는 도통 상태이기 때문에, 입력 단자(IN)의 전위가 출력 단자(OUT)에 전달된다. 즉, 시각(Tf5) 내지 시각(Tf6)에서는 입력 단자(IN)가 H 레벨이고 출력 단자(OUT)는 H 레벨, 시각(Tf6) 이후에서는 입력 단자(IN)가 L 레벨이고 출력 단자(OUT)는 L 레벨이 된다.
또한, 프로그래머블 스위치 엘리먼트(200A)에 기록하는 컨피규레이션 데이터의 초기값으로서 리셋 직후에는 노드(FN1)에 데이터 "0", 즉 L 레벨의 전위, 그리고, 노드(FN2)에 데이터 "1", 즉 H 레벨의 전위를 기록하는 구성이 효과적이다. 상기 구성으로 함으로써, 리셋 직후에는 트랜지스터(Tr2)를 비도통 상태로 하고, 입력 단자(IN)와 출력 단자(OUT)의 사이의 쓸데없는 단락을 막는 것이 용이하게 된다.
또한, 워드선(WL)이 L 레벨이 되는 시각(Tf1) 내지 시각(Tf2) 및 시각(Tf4) 내지 시각(Tf5) 이외의 기간에 대하여, 비트선(BL) 및 반전 비트선(BLB)의 신호는 모두 L 레벨로 하는 것이 효과적이다. 즉, 도 7의 (B)에 도시하는 타이밍 차트도와 같이 동작시키는 구성으로 하는 것이 효과적이다. 이러한 구성으로 함으로써, 노드(FN1) 및 노드(FN2)에서의 전위 유지 시에, 비트선(BL), 반전 비트선(BLB)에 접속된 트랜지스터(Tr1), 트랜지스터(Tr4)에 인가되는 스트레스를 경감할 수 있다.
또한, 도 6의 (A)에서는 노드(FN1)에 유지하는 전위를 트랜지스터(Tr1)의 소스 및 드레인의 다른 한쪽과, 트랜지스터(Tr2)의 게이트가 접속된 노드에 유지하는 구성, 및 노드(FN2)에 유지하는 전위를 트랜지스터(Tr4)의 소스 및 드레인의 다른 한쪽과, 트랜지스터(Tr5)의 게이트가 접속된 노드에 유지하는 구성으로 했지만, 별도 용량 소자를 제공하여 유지하는 구성으로 해도 좋다. 일례로서, 도 8(A)에 도시하는 회로도와 같이, 용량 소자(Cp1) 및 용량 소자(Cp2)를 제공하는 구성으로 한다. 또한, 용량 소자(Cp1)는 한쪽의 전극이 노드(FN1)에 접속되고, 다른 한쪽의 전극이 고정 전위인 그라운드 전위에 접속되도록 제공하면 좋다. 또한, 용량 소자(Cp2)는 한쪽의 전극이 노드(FN2)에 접속되고, 다른 한쪽의 전극이 고정 전위인 그라운드 전위에 접속되도록 제공하면 좋다.
또한, 도 8(A)에서는 트랜지스터(Tr1) 내지 트랜지스터(Tr5)를 n채널형의 트랜지스터로 했지만, 일부를 p채널형 트랜지스터로 할 수도 있다. 일례로서, 도 8의 (B)에 도시하는 회로도와 같이, 트랜지스터(Tr3)를 p채널형의 트랜지스터(Tr3_p)로 할 수 있다.
또한, 도 6의 (A), 도 6의 (B)에 도시하는 구성은 트랜지스터(Tr1) 및 트랜지스터(Tr2), 및 트랜지스터(Tr4) 및 트랜지스터(Tr5)를 OS 트랜지스터로 하고, 트랜지스터(Tr3)를 Si 트랜지스터로 하고 있다. 도면에서, OS 트랜지스터의 채널 형성 영역이 되는 반도체층이 산화물 반도체를 가지는 것을 명시하기 위해, "OS"의 부호를 붙이고, 또한, Si 트랜지스터의 채널 형성 영역이 되는 반도체층이 실리콘을 가지는 것을 명시하기 위해, "Si"의 부호를 붙인 경우, 도 9의 (A)와 같이 나타낼 수 있다.
상술한 바와 같이, 트랜지스터(Tr2) 및 트랜지스터(Tr5)는 게이트 절연막을 후막화하는 구성이면 좋기 때문에, 채널 형성 영역이 되는 반도체층이 가지는 반도체의 종류는 특별히 묻지 않는다. 따라서, 도 9의 (B)에 도시하는 바와 같이, 트랜지스터(Tr2) 및 트랜지스터(Tr5)로서 Si 트랜지스터를 이용하는 구성으로 할 수도 있다.
혹은, 본 실시형태의 프로그래머블 스위치 엘리먼트(200A)의 구성에 있어서, 출력 단자(OUT)의 전위를 초기화하기 위한 스위치, 또는 출력 단자(OUT)의 전위를 유지하기 위한 래치가 접속되어 있어도 좋다. 출력 단자(OUT)의 전위를 리셋 회로(150), 출력 단자(OUT)의 전위를 유지하기 위한 래치 회로(160)가 출력 단자(OUT)에 접속되어 있는 양태를 도 10의 (A) 내지 도 10의 (C)에 도시한다.
도 10의 (A)에서는 도 6의 (A)에 도시한 프로그래머블 스위치 엘리먼트(200A)의 출력 단자(OUT)에 리셋 회로(150)를 접속한 회로도의 구성을 도시한다.
도 10의 (B)에서는 도 6의 (A)에 도시한 프로그래머블 스위치 엘리먼트(200A)의 출력 단자(OUT)에 래치 회로(160)를 접속한 회로도의 구성을 도시한다.
도 10의 (C)에서는 도 6의 (A)에 도시한 프로그래머블 스위치 엘리먼트(200A)의 출력 단자(OUT)에 리셋 회로(150) 및 래치 회로(160)를 접속한 구성을 도시한다.
도 10의 (A) 또는 도 10의 (C)에 도시하는 회로 구성으로 함으로써, PLD에 전원이 투입된 후에, 출력 단자(OUT)의 전위를 L 레벨로 유지할 수 있다. 따라서, 출력 단자(OUT)에 중간의 전위가 잔존하는 경우, 그 출력 단자(OUT)에 입력 단자(IN)가 접속된 프로그래머블 로직 엘리먼트에 관통 전류가 생기는 것을 막을 수 있다. 또한, 도 10의 (B) 또는 도 10의 (C)에 나타내는 회로 구성으로 함으로써, 출력 단자(OUT)의 전위를 H 레벨이나 L 레벨 중 어느 한쪽으로 유지할 수 있다. 따라서, 출력 단자(OUT)에 중간의 전위가 잔존하는 경우, 그 출력 단자(OUT)에 입력 단자(IN)가 접속된 프로그래머블 로직 엘리먼트에 관통 전류가 생기는 것을 막을 수 있다.
이상에 설명한 바와 같이, 본 발명의 일 양태는 프로그래머블 스위치 엘리먼트(200A)의 구성에서는 트랜지스터(Tr1) 및 트랜지스터(Tr4)가 가지는 채널 형성 영역이 되는 반도체층에는 산화물 반도체를 이용한다. 그리고, 트랜지스터(Tr2) 및 트랜지스터(Tr5)가 가지는 게이트 절연막의 막 두께는 패스 트랜지스터로서 이용할 수 있는 Si 트랜지스터의 게이트 절연막의 막 두께보다 크게 하는 것이다.
따라서 프로그래머블 스위치 엘리먼트는 트랜지스터(Tr1) 및 트랜지스터(Tr4)에 누출 전류가 작은 OS 트랜지스터, 트랜지스터(Tr2) 및 트랜지스터(Tr5)에 게이트 절연막을 두껍게 한 트랜지스터를 이용함으로써, 노드(FN1) 및 노드(FN2)의 전하를 장시간 유지할 수 있다. 그 결과, Si 트랜지스터의 미세화에 따라 증대되는 누출 전류를 억제하고, 패스 트랜지스터의 스위치 특성을 개선할 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 3)
본 실시형태에서는 PLD의 구성예, 프로그래머블 로직 엘리먼트의 구성예, 및 PLD를 구성하는 회로의 레이아웃의 구성예에 대하여 설명한다.
도 11의 (A)에, 프로그래머블 로직 엘리먼트(PLE)(40)의 일 형태를 예시한다. 도 11의 (A)에 도시하는 프로그래머블 로직 엘리먼트(40)는 LUT(41)(룩업 테이블)과, 플립플롭(42)(FF)과, 컨피규레이션 메모리(43)(CM)를 가진다. LUT(41)는 컨피규레이션 메모리(43)가 가지는 컨피규레이션 데이터에 따라, 행해지는 논리 연산이 정의된다. 구체적으로, LUT(41)는 입력 단자(44)에 부여된 복수의 입력 신호의 입력값에 대한, 하나의 출력값이 정해지게 된다. 그리고, LUT(41)로부터는 상기 출력값을 포함하는 신호가 출력된다. 플립플롭(42)은 LUT(41)로부터 출력되는 신호를 유지하고, 신호(CLK)에 동기하여 상기 신호에 대응한 출력 신호를 제 1 출력 단자(45) 및 제 2 출력 단자(46)로부터 출력한다.
또한, 프로그래머블 로직 엘리먼트(40)가 멀티플렉서 회로를 더 가지고, 상기 멀티플렉서 회로에 의해, LUT(41)로부터의 출력 신호가 플립플롭(42)을 경유할지 여부를 선택할 수 있도록 해도 좋다.
또한, 컨피규레이션 데이터에 의해, 플립플롭(42)의 종류를 정의할 수 있는 구성으로 해도 좋다. 구체적으로는 컨피규레이션 데이터에 의해, 플립플롭(42)이 D형 플립플롭, T형 플립플롭, JK형 플립플롭, 또는 RS형 플립플롭의 어느 기능을 가지도록 해도 좋다.
또한, 도 11의 (B)에 프로그래머블 로직 엘리먼트(40)의 다른 일 형태를 예시한다. 도 11의 (B)에 도시하는 프로그래머블 로직 엘리먼트(40)는 도 11의 (A)에 도시한 프로그래머블 로직 엘리먼트(40)에 AND 회로(47)가 추가된 구성을 가지고 있다. AND 회로(47)에는 플립플롭(42)으로부터의 신호가 정(正)논리의 입력으로서 부여되고, 배선의 전위를 초기화하기 위한 신호(INI(T2))가 부(負)논리의 입력으로서 부여되고 있다. 상기 구성에 의해, 프로그래머블 로직 엘리먼트(40)로부터의 출력 신호가 공급되는 배선의 전위를 초기화할 수 있다. 따라서, 프로그래머블 로직 엘리먼트(40) 사이에 대량의 전류가 흐르는 것을 미연에 방지하여, PLD의 파손이 발생되는 것을 막을 수 있다.
또한, 도 11(C)에 프로그래머블 로직 엘리먼트(40)의 다른 일 형태를 예시한다. 도 11(C)에 나타내는 프로그래머블 로직 엘리먼트(40)는 도 11의 (A)에 나타낸 프로그래머블 로직 엘리먼트(40)에 멀티플렉서(48)가 추가된 구성을 가지고 있다. 또한, 도 11(C)에 나타내는 프로그래머블 로직 엘리먼트(40)는 컨피규레이션 메모리(43a) 및 컨피규레이션 메모리(43b)로 나타내어지는 2개의 컨피규레이션 메모리(43)를 가진다. LUT(41)는 컨피규레이션 메모리(43a)가 가지는 컨피규레이션 데이터에 따라, 행해지는 논리 연산이 정의된다. 또한, 멀티플렉서(48)는 LUT(41)로부터의 출력 신호와 플립플롭(42)으로부터의 출력 신호가 입력되어 있다. 그리고, 멀티플렉서(48)는 컨피규레이션 메모리(43b)에 저장되어 있는 컨피규레이션 데이터에 따라, 상기 2개의 출력 신호 중 어느 하나를 선택하여, 출력하는 기능을 가진다. 멀티플렉서(48)로부터의 출력 신호는 제 1 출력 단자(45) 및 제 2 출력 단자(46)로부터 출력된다.
도 12(A)에 PLD(50)의 구조의 일부를 일례로서 모식적으로 나타낸다. 도 12(A)에 나타내는 PLD(50)는 복수의 프로그래머블 로직 엘리먼트(40)(PLE)와, 복수의 프로그래머블 로직 엘리먼트(40) 중 어느 하나에 접속된 배선군(51)과, 배선군(51)을 구성하는 배선들의 접속을 제어하는 프로그래머블 스위치 엘리먼트(52)를 가진다.
도 12(B)에 프로그래머블 스위치 엘리먼트(52)의 구성예를 나타낸다. 도 12(B)에 나타내는 프로그래머블 스위치 엘리먼트(52)는 배선군(51)에 포함되는 배선(55)과 배선(56)의 접속 구조를 제어하는 기능을 가진다. 구체적으로, 프로그래머블 스위치 엘리먼트(52)는 패스 트랜지스터(57) 내지 패스 트랜지스터(62)를 가진다. 패스 트랜지스터(57) 내지 패스 트랜지스터(62)는 상기 실시형태 1에 설명한 트랜지스터(Tr3)에 상당한다. 패스 트랜지스터(57) 내지 패스 트랜지스터(62)는 상기 실시형태 1에 설명한 트랜지스터(Tr1), 트랜지스터(Tr2), 및 노드(FN1)의 상태에 따라, 도통 상태 또는 비도통 상태가 제어된다.
패스 트랜지스터(57)는 배선(55)에서의 Point A와 배선(56)에서의 Point C의 전기적인 접속을 제어하는 기능을 가진다. 패스 트랜지스터(58)는 배선(55)에서의 Point B와 배선(56)에서의 Point C의 전기적인 접속을 제어하는 기능을 가진다. 패스 트랜지스터(59)는 배선(55)에서의 Point A와 배선(56)에서의 Point D의 전기적인 접속을 제어하는 기능을 가진다. 패스 트랜지스터(60)는 배선(55)에서의 Point B와 배선(56)에서의 Point D의 전기적인 접속을 제어하는 기능을 가진다. 패스 트랜지스터(61)는 배선(55)에서의 Point A와 Point B의 전기적인 접속을 제어하는 기능을 가진다. 패스 트랜지스터(62)는 배선(56)에서의 Point C와 Point D의 전기적인 접속을 제어하는 기능을 가진다.
또한, 프로그래머블 스위치 엘리먼트(52)는 배선군(51)과 PLD(50)의 단자(54)의 전기적인 접속을 제어하는 기능을 가진다.
도 13에 PLD(50) 전체의 구성을 일례로서 나타낸다. 도 13에서는 PLD(50)에 I/O 엘리먼트(70), PLL(71)(Phase Lock Loop), RAM(72), 곱셈기(73)가 제공되어 있다. I/O 엘리먼트(70)는 PLD(50)의 외부 회로로부터의 신호의 입력, 또는 외부 회로로의 신호의 출력을 제어하는 인터페이스로서의 기능을 가진다. PLL(71)는 신호(CLK)를 생성하는 기능을 가진다. RAM(72)은 논리 연산에 이용되는 데이터를 저장하는 기능을 가진다. 곱셈기(73)는 곱셈 전용의 논리 회로에 상당한다. PLD(50)에 곱셈을 행하는 기능이 포함되어 있다면, 곱셈기(73)는 반드시 제공할 필요는 없다.
(실시형태 4)
본 실시형태에서는 반도체 장치의 회로 구성, 및 그 동작에 대하여 설명한다.
또한, 반도체 장치란, 반도체 소자를 가지는 장치를 말한다. 또한, 반도체 장치는 반도체 소자를 포함하는 회로를 구동시키는 구동 회로 등을 포함한다. 또한, 반도체 장치는 메모리 셀 외에, 다른 기판 위에 배치된 구동 회로, 전원 회로 등을 포함하는 경우가 있다.
먼저, 도 16에서는 반도체 장치가 가지는 메모리 셀(MC)의 일례를 나타내는 회로도에 대하여 도시하고, 설명한다. 또한, 메모리 셀(MC)은 실제로는 반도체 장치 내에서, 매트릭스 형상으로 복수 제공되어 있다.
도 16에 나타내는 메모리 셀(MC)은 트랜지스터(T1), 트랜지스터(T2), 트랜지스터(T3), 및 용량 소자(Cp)를 가진다. 또한, 도 16에서는 트랜지스터(T1) 내지 트랜지스터(T3)를 n채널형의 트랜지스터로서 설명한다. 또한, 도 16에, 트랜지스터(T1), 트랜지스터(T2), 및 용량 소자(Cp)로 구성되는 회로부는 데이터를 기억하는 기능을 가지는 회로부를 도시한다. 이 회로부를 데이터 기억부(MEM)라고 한다. 예를 들어, 메모리 셀(MC)에 데이터 기억부(MEM)가 다수 있는 경우, 메모리 셀(MC)은 복수의 데이터를 기억할 수 있다.
트랜지스터(T1)는 기록 선택 신호에 따라, 데이터 기억부(MEM)로의 데이터의 기록을 제어하는 기능을 가지는 트랜지스터이다. 트랜지스터(T1)의 게이트는 기록 선택 신호를 부여하는 기록 선택선(WG)(배선)에 접속되어 있다. 트랜지스터(T1)의 소스 및 드레인의 한쪽은 데이터를 부여하는 기록 데이터선(WD)(배선)에 접속되어 있다.
트랜지스터(T2)는 데이터 기억부(MEM)에 기록된 데이터에 대응하는 전위, 및 백 게이트에 인가되는 신호의 전위에 따라, 트랜지스터(T3)의 도통 상태 또는 비도통 상태를 제어하기 위한 전위를, 트랜지스터(T3)의 게이트에 인가할지 여부를 제어하는 기능을 가지는 트랜지스터이다. 트랜지스터(T2)의 제 1 게이트는 트랜지스터(T1)의 소스 및 드레인의 다른 한쪽에 접속되어 있다. 트랜지스터(T2)의 제 2 게이트는 판독 선택 신호가 부여되는 판독 선택선(RG)(배선)에 접속되어 있다. 트랜지스터(T2)의 소스 및 드레인의 한쪽은 판독 신호가 부여되는 전압 제어선(VC)(배선)에 접속되어 있다. 또한, 트랜지스터(T1)의 소스 및 드레인의 다른 한쪽과 트랜지스터(T2)의 제 1 게이트가 접속된 노드를 이하 노드(FN)라고 한다.
또한, 트랜지스터(T2)에서의 제 1 게이트 및 제 2 게이트는 채널 형성 영역이 되는 반도체층을 사이에 끼우고 존재하는 한 쌍의 게이트 전극을 말한다. 또한, 트랜지스터(T2)의 제 2 게이트는 백 게이트라고 하는 경우도 있다. 또한, 제 1 게이트와 채널 형성 영역이 되는 반도체층과의 사이의 절연막을 게이트 절연막이라고 한다.
트랜지스터(T3)는 트랜지스터(T2)가 도통 상태인 경우에, 전압 제어선(VC)에 부여되는 판독 신호의 전위가 게이트에 부여되고, 이 전위에 따라 소스와 드레인 사이의 도통 상태 또는 비도통 상태를 제어하는 기능을 가지는 트랜지스터이다. 트랜지스터(T3)의 게이트는 트랜지스터(T2)의 소스 및 드레인의 다른 한쪽에 접속되어 있다. 트랜지스터(T3)의 소스 및 드레인의 한쪽은 정전위를 인가하는 배선(VS)에 접속되어 있다. 트랜지스터(T3)의 소스 및 드레인의 다른 한쪽은 데이터를 판독하기 위한 전압이 부여되는 판독 데이터선(RD)(배선)에 접속되어 있다. 또한, 트랜지스터(T3)의 게이트가 접속되는 노드를 이하 노드(MN)라고 한다.
용량 소자(Cp)는 노드(FN)의 전위를 유지하는 기능을 가지는 용량 소자이다. 용량 소자(Cp)의 한쪽의 전극은 노드(FN)에 접속되어 있다. 또한, 용량 소자(Cp)의 다른 한쪽의 전극은 그라운드선에 접속되어 있다. 또한, 용량 소자(Cp)의 다른 한쪽의 전극은 정전위의 배선에 접속되어 있으면 좋고, 그라운드선에 접속되는 구성에 한정되지 않는다.
또한, 상술한 용량 소자(Cp)는 노드(FN)에서의 전하의 이동에 수반된 전위의 변동을 억제할 수 있는 정도의 용량이면 좋다. 따라서, 노드(FN)의 기생 용량이나, 트랜지스터(T2)의 게이트 용량을 이용함으로써, 용량 소자(Cp)를 생략하는 것도 가능하다.
기록 선택선(WG)에 부여되는 기록 선택 신호는 트랜지스터(T1)의 도통 상태 또는 비도통 상태를 제어하기 위한 신호이다. 트랜지스터(T1)가 n채널형 트랜지스터인 경우, 기록 선택 신호가 H 레벨일 때 도통 상태가 되고, L 레벨일 때 비도통 상태가 되도록 트랜지스터(T1)가 제어된다. 트랜지스터(T1)가 도통 상태가 됨으로써, 트랜지스터(T1)의 소스 및 드레인의 한쪽의 전위(기록 데이터선(WD)의 전위)가 트랜지스터(T1)의 소스 및 드레인의 다른 한쪽(노드(FN))에 인가된다. 또한, 노드(FN)에 기록되는 전위는 기록 데이터선(WD)의 전위로부터 트랜지스터(T1)의 문턱 전압만큼 저하되는 경우가 있다. 따라서, 기록 선택 신호의 H 레벨의 전위는, 미리 기록 데이터선(WD)에 인가되는 전위보다 높게 설정하는 것이 바람직하다.
기록 데이터선(WD)에 부여되는 데이터는 데이터 기억부(MEM)에 기억되는 데이터이다. 데이터 기억부(MEM)에 기억되는 데이터는, 일례로서 1 비트의 데이터를 기억하는 경우, 데이터 "0"을 기억하는 경우에는 L 레벨의 전위, 데이터 "1"을 기억하는 경우에는 H 레벨의 전위가 된다. 다비트의 데이터를 메모리 셀(MC)에 기억하는 경우는 데이터 기억부(MEM)를 복수 형성하는 구성으로 해도 좋고, 기록 데이터선(WD)에 인가되는 데이터의 전위를 복수 준비하는 구성으로 해도 좋다.
노드(FN)는 기록 데이터선(WD)에 부여되는 데이터에 따른 전위를 유지하기 위한 노드이다. 노드(FN)에서는 전하의 이동에 수반된 전위의 변동을 매우 작게 함으로써, 유지한 전위에 대응하는 데이터를 기억할 수 있다.
판독 선택선(RG)에 부여되는 판독 선택 신호는 노드(FN)의 전위와 함께, 트랜지스터(T2)의 도통 상태 또는 비도통 상태를 제어하기 위한 신호이다. 구체적으로는, 트랜지스터(T2)가 n채널형 트랜지스터인 경우, 노드(FN)의 전위가 H 레벨이며, 판독 선택 신호가 H 레벨일 때 도통 상태가 되고, 노드(FN)의 전위가 H 레벨이며, 판독 선택 신호가 L 레벨일 때 비도통 상태가 되고, 노드(FN)의 전위가 L 레벨이며, 판독 선택 신호가 H 레벨일 때 비도통 상태가 되고, 노드(FN)의 전위가 L 레벨이며, 판독 선택 신호가 L 레벨일 때 비도통 상태가 된다. 트랜지스터(T2)가 도통 상태가 됨으로써, 트랜지스터(T2)의 소스 및 드레인의 한쪽의 전위(전압 제어선(VC)의 전위)가 트랜지스터(T2)의 소스 및 드레인의 다른 한쪽(노드(MN))에 인가된다.
전압 제어선(VC)에 부여되는 판독 신호는 노드(MN)의 전위를, 트랜지스터(T3)의 도통 상태로 하는 전위, 또는 비도통 상태로 하는 전위로 전환하기 위한 신호이다. 판독 신호가 H 레벨이고, 트랜지스터(T2)가 도통 상태일 때, 노드(MN)에 H 레벨이 부여된다. 판독 신호가 L 레벨이고, 트랜지스터(T2)가 도통 상태일 때, 노드(MN)에 L 레벨이 부여된다. 판독 신호가 H 레벨 또는 L 레벨이고, 트랜지스터(T2)가 비도통 상태일 때, 노드(MN)는 전기적으로 부유 상태가 된다.
노드(MN)는 전압 제어선(VC)에 부여되는 판독 신호에 의해, 트랜지스터(T3)의 도통 상태 또는 비도통 상태를 제어하기 위한 전위가 인가되는 노드이다. 트랜지스터(T3)가 n채널형 트랜지스터인 경우, 노드(MN)에 H 레벨이 부여되면 도통 상태가 되고, L 레벨이 부여되면 비도통 상태가 되도록 트랜지스터(T3)는 제어된다.
판독 데이터선(RD)에 부여되는 전압은 데이터 기억부(MEM)에 기억된 데이터를 판독하기 위한 전압이다. 구체적으로, 판독 데이터선(RD)에 부여되는 전압은 트랜지스터(T3)의 도통 상태 또는 비도통 상태의 변화를 검출하기 위한 프리차지 전압이다.
정전위를 인가하는 배선(VS)은 트랜지스터(T3)의 도통 상태 또는 비도통 상태의 변화에 따라, 판독 데이터선(RD)에 부여된 프리차지 전압을 방전하기 위한 전위가 인가되는 배선이다.
도 16에 나타내는 메모리 셀(MC)의 구성에서는 데이터 기억부(MEM)가 가지는 노드(FN)에서 데이터에 상당하는 전위를 유지하고, 데이터 기억부(MEM)는 데이터를 기억할 수 있다. 노드(FN)에는 트랜지스터(T1)를 도통 상태로 함으로써, 기록 데이터선(WD)에 부여된 데이터의 기록을 한다. 또한, 노드(FN)는 트랜지스터(T1)를 비도통 상태로 함으로써, 장시간 동안 전위를 유지하고, 데이터 기억부(MEM)는 데이터를 기억할 수 있다.
노드(FN)의 전위에서의 전하의 이동을 수반한 전위의 변동을 억제하여, 데이터의 장시간의 유지를 실현하기 위해서는, 첫 번째로, 트랜지스터(T1)의 소스와 드레인 간의 누출 전류가 매우 작을 것, 두 번째로, 트랜지스터(T2)의 게이트 절연막을 통한 누출 전류가 매우 작을 것이 요구된다.
노드(FN)에서의 전하의 이동을 수반한 전위의 변동을 억제하기 위해, 트랜지스터(T1)에는 소스와 드레인 사이의 누출 전류가 매우 적은 트랜지스터가 이용되는 것이 바람직하다. 여기에서, 누출 전류가 낮다는 것은 실온에서 채널 폭 1 μm당의 규격화된 누출 전류가 10 zA/μm 이하인 것을 말한다. 누출 전류는 적을수록 바람직하기 때문에, 이 규격화된 누출 전류값이 1 zA/μm 이하, 바람직하게는 10 yA/μm 이하로 하고, 더욱 바람직하게는 1 yA/μm 이하인 것이 바람직하다. 또한, 그 경우의 소스와 드레인 간의 전압은 예를 들면, 0.1 V, 5 V, 또는 10 V 정도이다. 이와 같이 소스와 드레인 사이의 누출 전류가 매우 적은 트랜지스터로서는 채널이 산화물 반도체 중에 형성되어 있는 트랜지스터를 들 수 있다.
또한, 노드(FN)에서의 전하의 이동을 수반한 전위의 변동을 억제하기 위해, 트랜지스터(T2)에는 게이트 절연막을 통한 누출 전류가 매우 작은 트랜지스터가 이용되는 것이 바람직하다. 트랜지스터(T2)의 게이트 절연막을 통한 누출 전류는 트랜지스터(T1)의 소스와 드레인 사이의 누출 전류와 같은 정도의 매우 작은 누출 전류로 하는 것이 바람직하다.
트랜지스터(T2)의 게이트 절연막을 통한 누출 전류는 노드(FN)에서의 전하의 이동을 수반한 전위의 변동을 억제하기 위해, 10 yA 이하, 바람직하게는 1 yA 이하로 하면 좋다. 이 누출 전류를 만족시키기 위해서는 Si 트랜지스터인 트랜지스터(T3)의 게이트 절연막과 비교하여, 트랜지스터(T2)의 게이트 절연막을 두껍게 형성하는 것이 적합하다.
또한, 트랜지스터(T2)의 게이트 절연막을 통한 누출 전류를 10 yA 이하로 하는 것은 노드(FN)에서의 데이터에 상당하는 전하의 유지에 요구되는 유지 기간을 기초로 산출된다. 구체적으로는 전하(Q)를 약 10년간(t≒3×108 s) 유지하기 위해 필요한 누출 전류(I)는 노드(FN)의 정전 용량(C)을 10 fF로 하고, 허용되는 전압의 변화(ΔV)를 0.3 V로 하면, 식 (1)을 기초로 10 yA 이하라고 추측할 수 있다.
Q = C×V＞I×t (1)
이 전하의 유지에 필요한 누출 전류 10 yA 이하를 만족시키는 게이트 절연막의 막 두께는 채널 폭 및 채널 길이가 모두 1μm인 트랜지스터에서, 게이트 절연막의 재료를 산화 실리콘으로 환산하면, 약 6 nm 이상이라고 추측할 수 있다.
또한, 게이트 절연막의 막 두께의 견적은 상기 실시형태 1에, 비특허문헌 "Kazunari Ishimaru, 「45 nm/32 nm CMOS-Challenge andperspective」, Solid-State Electronics, 2008년, 제 52 권, pp. 1266-1273"을 이용하여 설명한 개소와 마찬가지이고, 상기 설명을 원용할 수 있다.
도 16에 나타내는 메모리 셀(MC)의 구성으로 트랜지스터(T2)는 노드(FN)의 전위와 함께 제 2 게이트에 부여되는 판독 선택 신호의 전위에 따라, 트랜지스터(T2)의 도통 상태를 제어한다. 트랜지스터(T2)가 도통 상태가 되었을 때의 전압 제어선(VC)의 전위를 노드(MN)에 인가하여, 트랜지스터(T3)의 게이트 용량의 충방전을 행할 정도의 구동 능력이 있으면 충분하다.
한편, 트랜지스터(T3)에서는 데이터의 판독 동작을 행할 때, 판독 데이터선(RD)의 방전을 고속으로 행할 필요가 있어, 트랜지스터(T2)에 비해 높은 구동 능력이 요구된다. 따라서, 트랜지스터(T3)는 미세화된 Si 트랜지스터가 바람직하다. 또한, 본 실시형태의 구성에서는 트랜지스터(T3)의 게이트에 노드(FN)는 접속되어 있지 않기 때문에, 미세화에 따라, 상기 트랜지스터(T3)의 게이트 절연막을 흐르는 누출 전류가 증대되어도, 노드(FN)에서의 전하의 유지에 영향을 주지 않는다.
상술한 바와 같이, 트랜지스터(T2)는 트랜지스터(T3)에 비해, 상대적으로 구동 능력이 낮아도 좋다. 따라서, 트랜지스터(T2)는 트랜지스터(T3)에 비해 게이트 절연막을 두껍게 할 수 있고, 트랜지스터(T1)의 소스와 드레인 사이의 누출 전류와 같은 정도, 혹은 그것 이하의 매우 작은 누출 전류로 할 수 있다.
이상 설명한 바와 같이, 도 16에 나타내는 데이터 기억부(MEM)가 가지는 노드(FN)의 구성에서는 트랜지스터(T1)에 OS 트랜지스터를 이용하고, 트랜지스터(T2)에 Si 트랜지스터의 게이트 절연막과 비교하여 게이트 절연막을 두껍게 한 트랜지스터를 이용함으로써, 노드(FN)에서의 전하 유지 특성이 뛰어난 반도체 장치로 할 수 있다.
또한, 트랜지스터(T2)는 게이트 절연막이 두껍고, 게이트 절연막을 통한 누출 전류가 매우 적은 트랜지스터로 하는 구성이면 좋지만, 이것에 더하여 트랜지스터(T1)와 마찬가지로 OS 트랜지스터로 하는 구성이 바람직하다. 이러한 구성으로 함으로써, 트랜지스터(T2)가 비도통 상태일 때에 트랜지스터(T2)를 통하여 흐르는 전류를 저감시킬 수 있다. 따라서, 비선택행의 노드(MN)의 전위가 변화됨으로써, 불필요한 누출 전류가 트랜지스터(T3)를 흐르는 것을 막을 수 있다.
또한, 본 실시형태의 구성에서는 메모리 셀(MC)이 가지는 데이터 기억부(MEM)를, 전원 공급을 정지한 후에도 데이터를 기억할 수 있는 비휘발성의 기억 회로로 할 수 있다. 따라서, 일단, 노드(FN)에 기록된 데이터는 다시 트랜지스터(T1)를 도통 상태로 할 때까지, 노드(FN)에 계속 기억할 수 있다. 본 실시형태의 구성에서는 트랜지스터(T3)의 게이트 절연막을 흐르는 누출 전류가 증대되어도, 노드(FN)에서의 전하의 유지에 영향이 없다. 따라서, Si 트랜지스터의 게이트 절연막을 통한 누출 전류가 생겨도, 비휘발성의 기억 회로의 기능이 손상되지 않는 반도체 장치로 할 수 있다.
또한, 본 실시형태의 구성에서는 트랜지스터(T2)에서, 게이트 절연막을 통한 누출 전류를 작게 하고, 노드(FN)의 전위에 따라 트랜지스터(T2)의 도통 상태를 제어할 수 있는 트랜지스터의 구성으로서, 제 1 게이트 외에, 백 게이트가 되는 제 2 게이트를 가지는 트랜지스터로 하고 있다. 트랜지스터(T2)에서 제 2 게이트를 제공하는 구성으로 함으로써, 트랜지스터의 수를 증가시키지 않고 전압 제어선(VC)과 노드(MN) 사이의 도통 상태 또는 비도통 상태의 제어를 행할 수 있다. 즉, 새로 트랜지스터를 제공하지 않고 전압 제어선(VC)과 노드(MN) 사이의 도통 상태 또는 비도통 상태의 제어를 할 수 있기 때문에, 소자수의 증가에 따른 메모리 셀이 차지하는 면적의 증가를 억제할 수 있고, 면적 효율이 뛰어난 반도체 장치로 할 수 있다.
다음에, 도 17의 (A), 17의 (B)에 도시하는 타이밍 차트도를 이용하여, 도 16에 도시한 메모리 셀(MC)의 동작의 일례에 대하여 설명한다. 또한, 도 17의 (A), 도 17의 (B)에 도시하는 타이밍 차트도에서는 시각(tp1) 내지 시각(tp10)의 기록 선택선(WG), 기록 데이터선(WD), 노드(FN), 노드(MN), 전압 제어선(VC), 판독 선택선(RG), 및 판독 데이터선(RD)에서의 전위의 변화에 대하여 도시하고 있다.
먼저, 도 17의 (A)에 도시하는 타이밍 차트도에 대하여 설명한다. 도 17의 (A)에서는 데이터 "1", 여기에서는 H 레벨의 전위가 메모리 셀(MC)의 데이터 기억부(MEM)에 기록되는 경우를 설명한다.
시각(tp1) 내지 시각(tp2)에서, 메모리 셀(MC)의 데이터 기억부(MEM)에 데이터 "1", 즉 H 레벨을 기록한다. 여기에서는 기록 선택선(WG)을 H 레벨, 기록 데이터선(WD)을 H 레벨로 한다. 이 때, 데이터 기억부(MEM)의 노드(FN)의 전위는 기록 데이터선(WD)에 부여되는 H 레벨이 된다.
데이터 "1"의 기록이 종료되면, 시각(tp2) 내지 시각(tp3)에서, 기록 선택선(WG)을 L 레벨, 기록 데이터선(WD)을 L 레벨로 한다.
시각(tp3) 내지 시각(tp4)에서, 메모리 셀(MC)의 데이터 기억부(MEM)에 기록된 데이터 "1", 즉 H 레벨을 판독한다. 여기에서는 판독 선택선(RG)을 H 레벨, 전압 제어선(VC)을 H 레벨로 한다. 또한, 판독 데이터선(RD)은 시각(tp3) 직후에 프리차지해 둔다.
이 때, 메모리 셀(MC)의 데이터 기억부(MEM)에서, 노드(FN)가 H 레벨이기 때문에, 트랜지스터(T2)는 도통 상태가 되고, 전압 제어선(VC)의 전위를 노드(MN)에 공급한다. 여기서, 판독 선택선(RG)을 H 레벨로 한 후(트랜지스터(T2)를 도통 상태로 한 후) 전압 제어선(VC)의 전위가 L 레벨로부터 H 레벨로 전이함으로써, 노드(FN)는 전기적으로 부유 상태의 노드로 간주할 수 있기 때문에, 전압 제어선(VC)의 전위가 L 레벨로부터 H 레벨로 전이함에 따라, 노드(FN)의 전위는 승압된다. 따라서, 트랜지스터(T2)의 구동 능력을 높이는 효과가 얻어지고, 또한, 노드(FN)의 전위가 전압 제어선(VC)의 전위보다 충분히 높은 전위까지 승압되어 있는 경우는 전압 제어선(VC)의 전위와 노드(MN)의 전위를 대략 동일하게 할 수 있다. 따라서, 트랜지스터(T3)의 게이트는 H 레벨이 되고, 트랜지스터(T3)는 도통 상태가 된다. 그리고 판독 데이터선(RD)의 전위는 L 레벨이 된다. 이 판독 데이터선(RD)에서 얻어지는 L 레벨의 전위가, 데이터 기억부(MEM)에 기록한 데이터 "1"에 대응하는 전위가 된다.
시각(tp4) 내지 시각(tp5)에서, 판독 선택선(RG)을 H 레벨로 한 채로 전압 제어선(VC)을 L 레벨로 하고, 메모리 셀(MC)의 노드(MN)의 전위를 L 레벨로 한다. 이와 같이 함으로써, 후의 데이터 판독 시에, 비선택행의 메모리 셀로부터 불필요한 신호가 출력되는 것을 막을 수 있다.
다음에 도 17의 (B)에 도시하는 타이밍 차트도에 대하여 설명한다. 도 17의 (B)에서는 데이터 "0", 여기에서는 L 레벨의 전위가 메모리 셀(MC)의 데이터 기억부(MEM)에 기록되는 경우를 설명한다.
시각(tp6) 내지 시각(tp7)에서, 메모리 셀(MC)의 데이터 기억부(MEM)에 데이터 "0", 즉 L 레벨을 기록한다. 여기에서는 기록 선택선(WG)을 H 레벨, 기록 데이터선(WD)을 L 레벨로 한다. 이 때, 데이터 기억부(MEM)의 노드(FN)의 전위는 기록 데이터선(WD)에 부여되는 L 레벨이 된다.
데이터 "0"의 기록이 종료되면, 시각(tp7) 내지 시각(tp8)에서, 기록 선택선(WG)을 L 레벨, 기록 데이터선(WD)을 L 레벨로 한다.
시각(tp8) 내지 시각(tp9)에서, 메모리 셀(MC)의 데이터 기억부(MEM)에 기록된 데이터 "0", 즉 L 레벨을 판독한다. 여기에서는 판독 선택선(RG)을 H 레벨, 전압 제어선(VC)을 H 레벨로 한다. 또한, 판독 데이터선(RD)은 시각(tp8) 직후에 프리차지해 둔다.
이 때, 메모리 셀(MC)의 데이터 기억부(MEM)에서, 노드(FN)가 L 레벨이기 때문에, 트랜지스터(T2)는 비도통 상태가 되어, 전압 제어선(VC)의 전위가 노드(MN)에 공급되지 않고, 노드(MN)는 L 레벨인 채이다. 또한, 트랜지스터(T2)가 비도통 상태가 되기 때문에, 판독 선택선(RG)의 전위가 L 레벨로부터 H 레벨로 전이하는 것에 따른 노드(FN)의 전위는 거의 승압되지 않는다. 따라서, 트랜지스터(T3)의 게이트는 L 레벨이기 때문에, 트랜지스터(T3)는 비도통 상태가 된다. 그리고 판독 데이터선(RD)의 전위는 H 레벨인 채이다. 이 판독 데이터선(RD)에서 얻어지는 H 레벨의 전위가 데이터 기억부(MEM)에 기록한 데이터 "0"에 대응하는 전위가 된다.
시각(tp9) 내지 시각(tp10)에서, 판독 선택선(RG)을 H 레벨로 한 채로 전압 제어선(VC)을 L 레벨로 하고, 메모리 셀(MC)의 노드(MN)의 전위를 L 레벨로 한다. 여기에서는 이미 노드(MN)의 전위가 L 레벨이며, 또한, 트랜지스터(T2)가 비도통이기 때문에, 직접적인 효과는 없지만, 상술한 시각(tp4) 내지 시각(tp5)에서의 동작과 마찬가지로, 이와 같이 함으로써, 후의 데이터 판독 시에 비선택행의 메모리 셀로부터 불필요한 신호가 출력되는 것을 막는다.
또한, 도 17의 (A), 도 17의 (B)의 타이밍 차트도의 시각(tp3) 및 시각(tp8)에서 판독 데이터선(RD)의 프리차지는 시각(tp3) 및 시각(tp8)보다 전에 행하는 구성이어도 좋다. 이 구성으로 함으로써, 저소비 전력화를 도모할 수 있다. 또한, 데이터의 판독을 고속으로 행하는 경우는 도 17의 (A), 도 17의 (B)의 구성이 바람직하다.
이상, 도 17의 (A), 도 17의 (B)의 타이밍 차트도와 같이, 메모리 셀(MC)로의 데이터 기록과 메모리 셀(MC)로부터의 데이터 판독을 행할 수 있다.
또한, 도 16의 구성에서는 메모리 셀(MC)에 기록하는 데이터로서 데이터 "0"에 대응하는 L 레벨의 전위, 데이터 "1"에 대응하는 H 레벨의 전위로 한 1치의 데이터를 기억하는 예를 설명했지만, 2치 이상의 데이터를 메모리 셀에 기억하는 것도 가능하다.
도 18에서는 메모리 셀(MCx) 내에, k치(k는 2 이상의 자연수)의 데이터를 기억할 수 있는 회로 구성을 나타낸다. 도 18에 나타내는 메모리 셀(MCx)은 복수의 데이터 기억부(MEM_1) 내지 데이터 기억부(MEM_k), 및 트랜지스터(T3)를 가진다.
데이터 기억부(MEM_1)는 트랜지스터(T1_1), 트랜지스터(T2_1), 및 용량 소자(Cp_1)를 가진다. 데이터 기억부(MEM_2)는 트랜지스터(T1_2), 트랜지스터(T2_2), 및 용량 소자(Cp_2)를 가진다. 그리고 데이터 기억부(MEM_k)는 트랜지스터(T1_k), 트랜지스터(T2_k), 및 용량 소자(Cp_k)를 가진다.
또한, 트랜지스터(T1_1), 트랜지스터(T2_1), 및 용량 소자(Cp_1)가 서로 접속된 배선이 노드(FN_1)가 된다. 데이터 기억부(MEM_2)는 노드(FN_2)를 가지고, 데이터 기억부(MEM_k)는 노드(FN_k)를 가진다.
데이터 기억부(MEM_1) 내지(MEM_k)가 가지는 트랜지스터(T1_1) 내지(T1_k), 트랜지스터(T2_1) 내지 트랜지스터(T2_k), 및 용량 소자(Cp_1) 내지 용량 소자(Cp_k)는 도 18에 도시한 바와 같이, 기록 선택선(WG_1) 내지 기록 선택선(WG_k), 판독 선택선(RG_1) 내지 판독 선택선(RG_k), 기록 데이터선(WD), 전압 제어선(VC)에 접속된다. 데이터 기억부(MEM_1) 내지 데이터 기억부(MEM_k)에서는 도 16의 데이터 기억부(MEM)를 이용하여 설명한 동작에 의해, 데이터의 기록 및 판독이 제어된다.
메모리 셀(MCx) 내에 복수의 데이터 기억부(MEM_1) 내지 데이터 기억부(MEM_k)를 가지는 구성으로 함으로써, 하나의 메모리 셀 내에 k치의 데이터를 기억할 수 있다.
일례로서 2개의 데이터 기억부를 가지는 메모리 셀의 회로 구성에 대하여, 도 19에 도시한다.
도 19에 도시한는 메모리 셀(MC2)은 데이터 기억부(MEM_1) 및 데이터 기억부(MEM_2), 트랜지스터(T3)를 가진다.
데이터 기억부(MEM_1)는 트랜지스터(T1_1), 트랜지스터(T2_1), 및 용량 소자(Cp_1)를 가진다. 또한, 트랜지스터(T1_1), 트랜지스터(T2_1), 및 용량 소자(Cp_1)가 서로 접속된 배선이 노드(FN_1)가 된다. 트랜지스터(T1_1), 트랜지스터(T2_1), 및 용량 소자(Cp_1)는 기록 선택선(WG_1), 판독 선택선(RG_1), 기록 데이터선(WD), 전압 제어선(VC)에 접속된다. 데이터 기억부(MEM_1)에서는 도 16의 데이터 기억부(MEM)를 이용하여 설명한 동작에 의해, 데이터의 기록 및 판독이 제어된다.
데이터 기억부(MEM_2)는 트랜지스터(T1_2), 트랜지스터(T2_2), 및 용량 소자(Cp_2)를 가진다. 또한, 트랜지스터(T1_2), 트랜지스터(T2_2), 및 용량 소자(Cp_2)가 서로 접속된 배선이 노드(FN_2)가 된다. 트랜지스터(T1_2), 트랜지스터(T2_2), 및 용량 소자(Cp_2)에는 기록 선택선(WG_2), 판독 선택선(RG_2), 기록 데이터선(WD), 전압 제어선(VC)에 접속된다. 데이터 기억부(MEM_2)에서는 도 16의 데이터 기억부(MEM)를 이용하여 설명한 동작에 의해, 데이터의 기록 및 판독이 제어된다.
도 19에 나타내는 회로 구성에서는 도 18에서의 설명과 마찬가지로, 데이터 기억부(MEM_1) 및 데이터 기억부(MEM_2)를 이용하여 하나의 메모리 셀 내에 2치의 데이터를 기억할 수 있다.
다음에, 도 20에 나타내는 타이밍 차트도를 이용하여 도 19에 나타낸 메모리 셀(MC2)의 동작의 일례에 대하여 설명한다. 또한, 메모리 셀(MC2)에 기록하는 데이터로서, L 레벨의 전위가 기록되는 경우 데이터 "0"이 기록되는 것으로 하고, H 레벨의 전위가 기록되는 경우 데이터 "1"이 기록되는 것으로 하여 설명을 행한다. 또한, 도 20에 도시하는 타이밍 차트도에서는 시각(Tp1) 내지 시각(Tp11)에서의 기록 선택선(WG_1), 기록 선택선(WG_2), 기록 데이터선(WD), 노드(FN_1), 노드(FN_2), 노드(MN), 전압 제어선(VC), 판독 선택선(RG_1), 판독 선택선(RG_2) 및 판독 데이터선(RD)에서의 전위의 변화에 대하여 나타내고 있다.
시각(Tp1) 내지 시각(Tp2)에서, 메모리 셀(MC2)의 데이터 초기화를 행한다. 구체적으로는, 메모리 셀(MC2)의 노드(MN)의 전위를 L 레벨로 한다. 이 데이터 초기화에 의해 노드(MN)를 L 레벨로 함으로써, 후의 데이터 판독 시에, 비선택행의 메모리 셀(MC2)로부터 불필요한 신호가 출력되는 것을 막을 수 있다. 도 20의 타이밍 차트의 예에서는 기록 선택선(WG_1)을 H 레벨, 기록 선택선(WG_2)을 H 레벨, 기록 데이터선(WD)을 H 레벨, 판독 선택선(RG_1)을 H 레벨, 판독 선택선(RG_2)을 H 레벨, 전압 제어선(VC)을 L 레벨로 한다. 이 때, 데이터 기억부(MEM_1)의 노드(FN_1)와 데이터 기억부(MEM_2)의 노드(FN_2)는 모두 H 레벨이 된다. 또한, 노드(FN_1) 및 노드(FN_2)에 유지하는 전위는 현실적으로는 H 레벨의 전위보다 트랜지스터(T1_1) 혹은 트랜지스터(T1_2)의 문턱 전압만큼 저하된 전위가 된다. 또한, 판독 선택선(RG_1)을 H 레벨, 판독 선택선(RG_2)을 H 레벨로 하고 있기 때문에, 트랜지스터(T2_1) 및 트랜지스터(T2_2)가 도통 상태가 되고, 노드(MN)는 L 레벨이 된다. 따라서, 트랜지스터(T3)는 비도통 상태가 된다.
시각(Tp2) 내지 시각(Tp3)에서, 판독 선택선(RG_1)을 L 레벨, 판독 선택선(RG_2)을 L 레벨로 한다. 이 때, 트랜지스터(T2_1) 및 트랜지스터(T2_2)는 게이트의 전위, 즉, 노드(FN_1) 및 노드(FN_2)는 모두 H 레벨이지만, 백 게이트의 전위가 L 레벨이기 때문에, 비도통 상태가 된다.
시각(Tp3) 내지 시각(Tp4)에서, 메모리 셀(MC2)의 데이터 기억부(MEM_1)에 제 1 데이터를 기록한다. 여기에서는 기록 선택선(WG_1)을 H 레벨, 기록 선택선(WG_2)을 L 레벨, 기록 데이터선(WD)을 H 레벨로 한다. 이 때, 데이터 기억부(MEM_1)의 노드(FN_1)의 전위는 기록 데이터선(WD)에 부여되는 제 1 데이터에 대응하여 H 레벨이 된다.
제 1 데이터의 기록이 종료되면, 시각(Tp4) 내지 시각(Tp5)에서, 기록 선택선(WG_1)을 L 레벨, 기록 선택선(WG_2)을 L 레벨, 기록 데이터선(WD)을 L 레벨로 한다.
시각(Tp5) 내지 시각(Tp6)에서, 메모리 셀(MC2)의 데이터 기억부(MEM_2)에 제 2 데이터를 기록한다. 여기에서는 기록 선택선(WG_1)을 L 레벨, 기록 선택선(WG_2)을 H 레벨, 기록 데이터선(WD)을 L 레벨로 한다. 이 때, 데이터 기억부(MEM_2)의 노드(FN_2)의 전위는 기록 데이터선(WD)에 부여되는 제 2 데이터에 대응하여 L 레벨이 된다.
제 2 데이터의 기록이 종료되면, 시각(Tp6) 내지 시각(Tp7)에서, 기록 선택선(WG_1)을 L 레벨, 기록 선택선(WG_2)을 L 레벨, 기록 데이터선(WD)을 L 레벨로 한다.
시각(Tp7) 내지 시각(Tp8)에서, 메모리 셀(MC2)의 데이터 기억부(MEM_1)에 기록된 제 1 데이터를 판독한다. 여기에서는 판독 선택선(RG_1)을 H 레벨, 판독 선택선(RG_2)을 L 레벨, 전압 제어선(VC)을 H 레벨로 한다. 또한, 판독 데이터선(RD)은 시각(Tp7) 직후에 프리차지해 둔다.
이 때, 메모리 셀(MC2)의 데이터 기억부(MEM_1)에서, 노드(FN_1)가 H 레벨이기 때문에, 트랜지스터(T2_1)는 도통 상태가 되고, 전압 제어선(VC)의 전위를 노드(MN)에 공급한다. 여기서 판독 선택선(RG_1)을 H 레벨로 한 후(트랜지스터(T2_1)를 도통 상태로 한 후), 전압 제어선(VC)의 전위가 L 레벨로부터 H 레벨로 전이함으로써, 노드(FN_1)는 전기적으로 부유 상태의 노드로 간주할 수 있기 때문에, 전압 제어선(VC)의 전위가 L 레벨로부터 H 레벨로 전이함에 따라, 노드(FN_1)의 전위는 승압된다. 따라서, 트랜지스터(T2_1)의 구동 능력을 높이는 효과가 얻어지고, 또한, 노드(FN_1)의 전위가 전압 제어선(VC)의 전위보다 충분히 높은 전위까지 승압되어 있는 경우는 전압 제어선(VC)의 전위와 노드(MN)의 전위를 대략 동일하게 할 수 있다. 따라서, 트랜지스터(T3)의 게이트는 H 레벨이 되고, 트랜지스터(T3)는 도통 상태가 된다. 그리고 판독 데이터선(RD)의 전위는 L 레벨이 된다. 이것은 제 1 데이터에 대응한 전위이다.
시각(Tp8) 내지 시각(Tp9)에서, 판독 선택선(RG_1)을 H 레벨로 한 채로 전압 제어선(VC)을 L 레벨로 하고, 메모리 셀(MC2)의 노드(MN)의 전위를 L 레벨로 한다. 이와 같이 함으로써, 후의 데이터 판독 시에, 비선택행의 메모리 셀로부터 불필요한 신호가 출력되는 것을 막을 수 있다.
시각(Tp9) 내지 시각(Tp10)에서, 메모리 셀(MC2)의 데이터 기억부(MEM_2)에 기록한 제 2 데이터를 판독한다. 여기에서는 판독 선택선(RG_1)을 L 레벨, 판독 선택선(RG_2)을 H 레벨, 전압 제어선(VC)을 H 레벨로 한다. 또한, 판독 데이터선(RD)은 시각(Tp9) 직후에 프리차지해 둔다.
이 때, 메모리 셀(MC2)의 데이터 기억부(MEM_2)에서, 노드(FN_2)는 L 레벨이기 때문에, 트랜지스터(T2_2)는 비도통 상태가 되고, 전압 제어선(VC)의 전위가 노드(MN)에 공급되지 않고, 노드(MN)는 L 레벨인 채이다. 또한, 트랜지스터(T2_2)가 비도통 상태가 되기 때문에, 판독 선택선(RG_2)의 전위가 L 레벨로부터 H 레벨로 전이하는 것에 따른 노드(FN_2)의 전위는 거의 승압되지 않는다. 따라서, 트랜지스터(T3)의 게이트는 L 레벨이기 때문에, 트랜지스터(T3)는 비도통 상태가 된다. 그리고 판독 데이터선(RD)의 전위는 H 레벨인 채이다. 이것은 제 2 데이터에 대응한 전위이다.
시각(Tp10) 내지 시각(Tp11)에서, 판독 선택선(RG_2)을 H 레벨로 한 채로 전압 제어선(VC)을 L 레벨로 한다. 여기에서는 이미 메모리 셀(MC2)의 노드(MN)의 전위가 L 레벨이며, 또한, 트랜지스터(T2_2)가 비도통이기 때문에, 직접적인 효과는 없지만, 상술한 시각(Tp8) 내지 시각(Tp9)에서의 동작과 같이 함으로써, 후의 데이터 판독 시에, 비선택행의 메모리 셀로부터 불필요한 신호가 출력되는 것을 막는다.
이상, 도 20의 타이밍 차트도와 같이, 메모리 셀(MC2)로의 데이터 기록과 메모리 셀(MC2)로부터의 데이터 판독을 행할 수 있다.
또한, 도 16에서는 트랜지스터(T1) 내지 트랜지스터(T3)를 n채널형의 트랜지스터로 했지만, 일부를 p채널형 트랜지스터로 할 수도 있다. 일례로서는 도 21에 나타내는 회로도와 같이, 트랜지스터(T3)를 p채널형의 트랜지스터(T3_p)로 할 수 있다.
또한, 도 16에 도시하는 구성은 트랜지스터(T1) 및 트랜지스터(T2)를 OS 트랜지스터로 하고, 트랜지스터(T3)를 Si 트랜지스터로 하고 있다. 도면에서, OS 트랜지스터의 채널 형성 영역이 되는 반도체층이 산화물 반도체를 가지는 것을 명시하기 위해 "OS"의 부호를 붙이고, 또한, Si 트랜지스터의 채널 형성 영역이 되는 반도체층이 실리콘을 가지는 것을 명시하기 위해 "Si"의 부호를 붙인 경우, 도 22(A)와 같이 나타낼 수 있다. 도 22(A)에서는 트랜지스터(T1)를 트랜지스터(T1_OS), 트랜지스터(T2)를 트랜지스터(T2_OS), 트랜지스터(T3)를 트랜지스터(T3_Si)라고 나타내고 있다.
상술한 바와 같이, 트랜지스터(T2)는 게이트 누출 전류를 저감하는 구성이면 좋기 때문에, 반도체층이 가지는 반도체의 종류는 특별히 묻지 않는다. 따라서, 일례로서 도 22(B)에 도시하는 바와 같이, 트랜지스터(T2)를 어모퍼스 실리콘을 이용한 트랜지스터(T2_a-Si)로 하고, 트랜지스터(T3)를 단결정 실리콘을 이용한 트랜지스터(T3_c-Si)로 하는 구성으로 할 수도 있다. 이 경우, 3개의 트랜지스터는 각각 다른 층에 제공되게 되어, 단위 면적당의 메모리 셀이 차지하는 면적을 축소할 수 있다.
이상 설명한 바와 같이 본 발명의 일 양태는 트랜지스터(T1)가 가지는 채널 형성 영역이 되는 반도체층에는 산화물 반도체를 이용하고, 트랜지스터(T2)에는 제 1 게이트 및 백 게이트가 되는 제 2 게이트를 제공하고, 제 1 게이트가 제공되는 측의 게이트 절연막의 막 두께는 트랜지스터(T3)의 게이트 절연막의 막 두께보다 큰 것이다.
따라서, 본 발명의 일 양태에서는 전하를 유지하는 노드에서의 전하 유지 특성을 향상시킴과 동시에, 전하 유지 특성이 뛰어난 비휘발성의 기억 회로의 기능을 유지할 수 있다. 그리고, 메모리 셀을 구성하는 트랜지스터를 적층하여 형성하는 것에 의해, 소자수의 증가에 따른 메모리 셀이 차지하는 면적의 증가를 억제할 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 5)
본 실시형태에서는 실시형태 4에 설명한 메모리 셀이 매트릭스 형상으로 제공된 반도체 장치의 일례에 대하여 설명한다. 또한, 이하에서는 도 23 내지 도 27을 참조하여 설명한다.
〈반도체 장치의 구성예〉
도 23은 도 19에 설명한 메모리 셀(MC2)을 가지는 반도체 장치의 구성예를 나타내는 블럭도이다.
도 23에 도시하는 반도체 장치(200B)는 도 19에 설명한 메모리 셀(MC2)이 복수 제공된 메모리 셀 어레이(201), 행 선택 드라이버(202), 열 선택 드라이버(203), 및 판독 드라이버(204)를 가진다. 메모리 셀(MC2)은 데이터 기억부(MEM_1) 및 데이터 기억부(MEM_2)를 가진다. 또한, 도 23에서는 1번째 행 1번째 열에서의 메모리 셀(MC2)을 도시하고 있다. 또한, 도 23에서는 1번째 행 1번째 열에서의 메모리 셀(MC2)에 접속되는 기록 선택선(WG_1), 판독 선택선(RG_1), 기록 선택선(WG_2), 판독 선택선(RG_2), 판독 데이터선(RD_1), 기록 데이터선(WD_1), 전압 제어선(VC_1), 및 정전위를 인가하는 배선(VS_1)을 나타낸다.
도 23에 나타내는 메모리 셀 어레이(201)는 도 19에 설명한 메모리 셀(MC2)이 매트릭스 형상으로 제공되어 있다. 또한, 메모리 셀(MC2)이 가지는 각 구성의 설명은 도 19와 마찬가지이고, 도 19에서의 설명을 원용함으로써 설명을 생략한다.
행 선택 드라이버(202)는 메모리 셀(MC2)의 각 행에서의 데이터 기억부(MEM_1) 및 데이터 기억부(MEM_2)의 데이터의 판독 또는 기록을 선택적으로 제어하는 기능을 구비한 회로이다. 구체적으로는, 기록 선택선(WG_1), 판독 선택선(RG_1), 기록 선택선(WG_2), 및 판독 선택선(RG_2)에 기록 선택 신호 및 판독 선택 신호를 부여하는 회로이다.
열 선택 드라이버(203)는 메모리 셀(MC2)의 각 열에서의 노드(FN_1) 및 노드(FN_2)에 선택적으로 데이터를 기록하는 기능, 메모리 셀(MC2)의 각 열에서의 노드(MN)에 선택적으로 판독 신호를 부여하는 기능, 및 메모리 셀(MC2)의 각 열에 정전위를 인가하는 기능을 구비한 회로이다. 구체적으로는 기록 데이터선(WD_1)에 데이터를 부여하고, 전압 제어선(VC_1)에 데이터를 판독하기 위한 전압을 부여하고, 배선(VS_1)에 정전위를 인가하는 회로이다.
판독 드라이버(204)는 메모리 셀(MC2)의 데이터 기억부(MEM_1) 및 데이터 기억부(MEM_2)에 기억된 데이터를 외부로 판독하기 위한 기능을 가지는 회로이다. 구체적으로는, 판독 데이터선(RD_1)에 프리차지 전압을 부여하고, 이 프리차지 전압이 변화된 전압을 판독하고, 이 전압과 참조 전압을 비교하여 얻어진 데이터를 외부로 출력하는 회로이다.
또한, 도 23에 도시한 정전위를 인가하는 배선(VS_1)은 인접하는 메모리 셀과의 사이에서 공유하여 제공할 수 있다. 예를 들어 도 24에 나타내는 반도체 장치의 블럭도와 같이 1번째 열과 2번째 열의 배선(VS_1) 및 배선(VS_2)을 공유화한 배선(VS_1), 배선(VS_2)으로서 형성할 수 있다. 배선(VS_1), 배선(VS_2)과 마찬가지로, 도 23에 도시한 전압 제어선(VC_1)은 인접하는 메모리 셀과의 사이에 공유하여 형성할 수도 있다.
〈행 선택 드라이버의 구성예〉
도 25는 도 23에 도시한 행 선택 드라이버(202)의 구성예를 나타내는 블럭도이다.
도 25에 도시하는 행 선택 드라이버(202)는 디코더(301), 및 판독 기록용 버퍼 회로(302)를 가진다. 판독 기록용 버퍼 회로(302)는 기록 선택선(WG_1) 내지 기록 선택선(WG_2), 및 판독 선택선(RG_1) 내지 판독 선택선(RG_2)이 접속되는 데이터 기억부(MEM)의 행마다 제공된다.
디코더(301)는 기록 선택선(WG_1) 내지 기록 선택선(WG_2), 및 판독 선택선(RG_1) 내지 판독 선택선(RG_2)이 제공되는 행을 선택하기 위한 신호를 출력하는 기능을 구비한 회로이다. 구체적으로는 행 방향 어드레스 신호(R_Address)가 입력되고, 이 어드레스 신호(R_Address)에 따라 어느 행의 판독 기록용 버퍼 회로(302)를 선택하는 회로이다.
판독 기록용 버퍼 회로(302)는 디코더(301)로 선택된 기록 선택선(WG_1) 내지 기록 선택선(WG_2), 및 판독 선택선(RG_1) 내지 판독 선택선(RG_2)을 가지는 행의 기록 선택 신호를 출력하는 기능 및 판독 선택 신호를 선택적으로 출력하는 기능을 구비한 회로이다. 구체적으로 판독 기록용 버퍼 회로(302)는 행 방향 기록 판독 선택 신호(R_R/W_SEL)가 입력되고, 이 신호에 따라 기록 선택 신호 또는 판독 선택 신호를 선택적으로 출력하는 회로이다.
〈열 선택 드라이버의 구성예〉
도 26은 도 23에 설명한 열 선택 드라이버(203)의 구성예를 나타내는 블럭도이다.
도 26에 나타내는 열 선택 드라이버(203)는 디코더(401)를 가진다. 또한, 디코더(401)는 각 열의 기록 데이터선(WD), 전압 제어선(VC)에 접속된다. 또한, 배선(VS)에 대해서는 도시를 생략했지만, 정전위를 인가하는 배선(VS)은 도 26에 나타내는 열 선택 드라이버(203)를 통하지 않고, 각 열의 메모리 셀(MC)에 접속된다.
디코더(401)는 각 열의 기록 데이터선(WD_1) 내지 기록 데이터선(WD_2), 전압 제어선(VC_1) 내지 전압 제어선(VC_2)을 선택하여 데이터, 이 데이터를 판독하기 위한 전압을 출력하는 기능을 구비한 회로이다. 구체적으로는 열 방향 어드레스 신호(C_Address) 및 열 방향 기록 판독 선택 신호(C_R/W_SEL)가 입력되고, 어느 열의 기록 데이터선(WD_1) 내지 기록 데이터선(WD_2), 또는 전압 제어선(VC_1) 내지 전압 제어선(VC_2)에 데이터, 또는 이 데이터를 판독하기 위한 전압을 출력하는 회로이다.
〈판독 드라이버의 구성예〉
도 27은 도 23에 도시한 판독 드라이버(204)의 구성예를 나타내는 블럭도이다.
도 27에 도시하는 판독 드라이버(204)는 트랜지스터(501), 스위치 회로(502) 및 콤퍼레이터(503)를 가진다. 또한, 트랜지스터(501), 스위치 회로(502) 및 콤퍼레이터(503)는 각 열의 판독 데이터선(RD_1) 내지 판독 데이터선(RD_2)에 대응하여 제공된다. 또한, 각 열의 콤퍼레이터(503)는 외부에 접속되는 출력 단자(Dout_1) 내지 출력 단자(Dout_2)에 접속된다.
트랜지스터(501)는 프리차지 전압(Vprecharge)을 판독 데이터선(RD_1) 내지 판독 데이터선(RD_2)에 부여하는 기능을 구비한 회로이다. 구체적으로는 프리차지 제어 신호(pre_EN)에 의한 제어로 프리차지 전압(Vprecharge)을 판독 데이터선(RD_1) 내지 판독 데이터선(RD_2)에 부여하는 스위치이다.
스위치 회로(502)는 메모리 셀(MC)에 기억된 데이터에 따라 변화하는 판독 데이터선(RD_1) 내지 판독 데이터선(RD_2)의 전위를 콤퍼레이터(503)의 한쪽의 입력 단자에 인가하는 회로이다. 구체적으로는 아날로그 스위치와 인버터를 구비하고, 스위치 제어 신호(Read_SW)에 의한 제어에 의해 판독 데이터선(RD_1) 내지 판독 데이터선(RD_2)의 전위를, 콤퍼레이터(503)의 한쪽의 입력 단자에 인가하고, 그 후 아날로그 스위치를 오프로 하는 회로이다. 또한, 콤퍼레이터(503)의 한쪽의 입력 단자에 부여되는 판독 데이터선(RD_1) 내지 판독 데이터선(RD_2)의 전위는 래치 회로 등을 이용하여 콤퍼레이터(503)의 한쪽의 입력 단자에 유지하는 구성으로 해도 좋다.
콤퍼레이터(503)는 한쪽의 입력 단자에 부여되는 판독 데이터선(RD_1) 내지 판독 데이터선(RD_2)의 전위와, 다른 한쪽의 입력 단자에 부여되는 참조 전압(Vref)과의 전위의 높낮이를 비교하여, 판독 데이터선(RD_1) 내지 판독 데이터선(RD_2)의 전위의 변화를 판정하는 회로이다. 판정 결과에 상당하는 신호는 출력 단자(Dout_1) 내지 출력 단자(Dout_2)를 통하여 외부로 출력할 수 있다.
이상, 본 실시형태에 설명한 반도체 장치가 가지는 메모리 셀의 구성은 상기 실시형태 4에 설명한 바와 같이, 트랜지스터(T1)가 가지는 채널 형성 영역이 되는 반도체층에는 산화물 반도체를 이용하고, 트랜지스터(T2)에는 제 1 게이트 및 백 게이트가 되는 제 2 게이트를 제공하고, 제 1 게이트가 제공되는 측의 게이트 절연막의 막 두께는 트랜지스터(T3)의 게이트 절연막의 막 두께보다 큰 것이다.
따라서, 도 23에 도시한 반도체 장치의 구성에서는 전하를 유지하는 노드에서의 전하 유지 특성을 향상시킴과 동시에, 전하 유지 특성이 뛰어난 비휘발성의 기억 회로의 기능을 유지할 수 있다. 그리고, 메모리 셀을 구성하는 트랜지스터를 적층하여 형성하는 것에 의해, 소자수의 증가에 따른 메모리 셀이 차지하는 면적의 증가를 억제할 수 있다.
이상, 본 실시형태에 나타내는 구성은 다른 실시형태에 나타내는 구성과 적절히 조합하여 이용할 수 있다.
(실시형태 6)
본 실시형태에서는 상기 실시형태에 설명한 누출 전류가 낮은 트랜지스터의 채널 형성 영역이 되는 반도체층에 이용할 수 있는 산화물 반도체층에 대하여 설명한다.
트랜지스터의 채널 형성 영역이 되는 반도체층에 이용하는 산화물 반도체로서는, 적어도 인듐(In) 또는 아연(Zn)을 포함하는 것이 바람직하다. 특히 In 및 Zn을 포함하는 것이 바람직하다. 또한, 그것들에 더하여, 산소에 강하게 연결된 스태빌라이저를 가지는 것이 바람직하다. 스태빌라이저로서는 갈륨(Ga), 주석(Sn), 지르코늄(Zr), 하프늄(Hf) 및 알루미늄(Al)이 적어도 어느 하나를 가지면 좋다.
또한, 다른 스태빌라이저로서, 란타노이드인 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중 어느 일종 또는 복수종을 가져도 좋다.
트랜지스터의 채널 형성 영역이 되는 반도체층으로서 이용되는 산화물 반도체로서는, 예를 들면, 산화 인듐, 산화 주석, 산화 아연, In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-Zr-Zn계 산화물, In-Ti-Zn계 산화물, In-Sc-Zn계 산화물, In-Y-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물 등이 있다.
예를 들면, In：Ga：Zn = 1：1：1, In：Ga：Zn = 3：1：2, 혹은 In：Ga：Zn = 2：1：3의 원자수비의 In-Ga-Zn계 산화물이나 그 조성 근방의 산화물을 이용하면 좋다.
채널 형성 영역이 되는 반도체층을 구성하는 산화물 반도체막에 수소가 다량으로 포함되면, 산화물 반도체와 결합하는 것에 의해, 수소의 일부가 도너가 되어, 캐리어인 전자를 일으키게 된다. 이것에 의해, 트랜지스터의 문턱 전압이 마이너스 방향으로 시프트한다. 따라서, 산화물 반도체막의 형성 후에, 탈수화 처리(탈수소화 처리)를 행하고, 산화물 반도체막으로부터, 수소, 또는 수분을 제거하여 불순물이 극력 포함되지 않도록 고순도화하는 것이 바람직하다.
또한, 산화물 반도체막에 대한 탈수화 처리(탈수소화 처리)에 의해, 산화물 반도체막으로부터 산소가 감소되는 경우가 있다. 따라서, 산화물 반도체막에 대한 탈수화 처리(탈수소화 처리)에 의해 증가된 산소 결손을 보충하기 위해 산소를 산화물 반도체에 더하는 처리를 행하는 것이 바람직하다. 본 명세서 등에서, 산화물 반도체막에 산소를 공급하는 경우를, 가산소화 처리라고 기재하는 경우가 있다. 또는 산화물 반도체막에 포함되는 산소를 화학량론적 조성보다 많이 하는 경우를 과산소화 처리라고 기재하는 경우가 있다.
이와 같이, 산화물 반도체막은 탈수화 처리(탈수소화 처리)에 의해, 수소 또는 수분이 제거되고, 가산소화 처리에 의해 산소 결손을 보충하는 것에 의해, i형(진성)화 또는 i형에 한없이 가깝고 실질적으로 i형(진성)인 산화물 반도체막으로 할 수 있다. 또한, 실질적으로 진성이란, 산화물 반도체막 중에 도너에 유래하는 캐리어가 매우 적고(제로에 가까움), 캐리어 밀도가 1×1017/cm3 이하, 1×1016/cm3 이하, 1×1015/cm3 이하, 1×1014/cm3 이하, 1×1013/cm3 이하인 것을 말한다.
또한, 이와 같이, i형 또는 실질적으로 i형인 산화물 반도체막을 구비하는 트랜지스터는 매우 뛰어난 누출 전류 특성을 실현할 수 있다. 예를 들면, 산화물 반도체막을 이용한 트랜지스터가 오프 상태일 때의 드레인 전류를, 실온(25℃ 정도)에서 1×10-18 A 이하, 바람직하게는 1×10-21 A 이하, 더욱 바람직하게는 1×10-24 A 이하, 또는 85℃에서 1×10-15 A 이하, 바람직하게는 1×10-18 A 이하, 더욱 바람직하게는 1×10-21 A 이하로 할 수 있다. 또한, 트랜지스터가 오프 상태란, n채널형의 트랜지스터의 경우, 게이트 전압이 문턱 전압보다 충분히 작은 상태를 말한다. 구체적으로는 게이트 전압이 문턱 전압보다 1 V 이상, 2 V 이상 또는 3 V 이상 작으면, 트랜지스터는 오프 상태가 된다.
이하에서는 산화물 반도체막의 구조에 대하여 설명한다.
산화물 반도체막은 단결정 산화물 반도체막과 비단결정 산화물 반도체막으로 크게 구분된다. 비단결정 산화물 반도체막이란, 비정질 산화물 반도체막, 미결정 산화물 반도체막, 다결정 산화물 반도체막, CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막 등을 말한다.
비정질 산화물 반도체막은 막 중에서의 원자 배열이 불규칙하고, 결정 성분을 갖지 않는 산화물 반도체막이다. 미소 영역에서도 결정부를 가지지 않고, 막 전체가 완전한 비정질 구조의 산화물 반도체막이 전형이다.
미결정 산화물 반도체막은 예를 들면, 1 nm 이상 10 nm 미만의 크기의 미결정(나노 결정이라고도 함)을 포함한다. 따라서, 미결정 산화물 반도체막은 비정질 산화물 반도체막보다 원자 배열의 규칙성이 높다. 그 때문에, 미결정 산화물 반도체막은 비정질 산화물 반도체막보다 결함 준위 밀도가 낮다는 특징이 있다.
CAAC-OS막은 복수의 결정부를 가지는 산화물 반도체막의 하나이며, 대부분의 결정부는 한 변이 100 nm 미만의 입방체 내에 들어가는 크기이다. 따라서, CAAC-OS막에 포함되는 결정부는 한 변이 10 nm 미만, 5 nm 미만 또는 3 nm 미만의 입방체 내에 들어가는 크기의 경우도 포함된다. CAAC-OS막은 미결정 산화물 반도체막보다 결함 준위 밀도가 낮다는 특징이 있다. 이하, CAAC-OS막에 대하여 상세하게 설명한다.
CAAC-OS막을 투과형 전자 현미경(TEM：Transmission Electron Microscope)에 의해 관찰하면, 결정부들 간의 명확한 경계, 즉 결정립계(그레인 바운더리(grain boundary)라고도 함)를 확인할 수 없다. 따라서, CAAC-OS막은 결정립계에 기인한 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
CAAC-OS막을 시료면과 대략 평행한 방향으로부터 TEM에 의해 관찰(단면 TEM 관찰)하면, 결정부에서 금속 원자가 층상으로 배열되어 있는 것을 확인할 수 있다. 금속 원자의 각 층은 CAAC-OS막의 막을 형성하는 면(피형성면이라고도 함) 또는 상면의 요철을 반영한 형상이며, CAAC-OS막의 피형성면 또는 상면과 평행하게 배열한다.
한편, CAAC-OS막을 시료면과 대략 수직인 방향으로부터 TEM에 의해 관찰(평면 TEM 관찰)하면, 결정부에서 금속 원자가 삼각 형상 또는 육각 형상으로 배열되어 있는 것을 확인할 수 있다. 그러나, 다른 결정부 간에서, 금속 원자의 배열에 규칙성은 찾을 수 없다.
단면 TEM 관찰 및 평면 TEM 관찰로부터 CAAC-OS막의 결정부는 배향성을 가지고 있는 것을 알 수 있다.
CAAC-OS막에 대하여, X선 회절(XRD：X-Ray Diffraction) 장치를 이용하여 구조 해석을 행하면, 예를 들어 InGaZnO4의 결정을 가지는 CAAC-OS막의 out-of-plane법에 따른 해석에서는 회절각(2θ)이 31° 근방에 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (009)면에 귀속되기 때문에, CAAC-OS막의 결정이 c축 배향성을 가지고, c축이 피형성면 또는 상면에 대략 수직인 방향을 향하고 있는 것을 확인할 수 있다.
한편, CAAC-OS막에 대하여, c축으로 대략 수직인 방향으로부터 X선을 입사시키는 in-plane법에 따른 해석에서는 2θ가 56° 근방에 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (110)면에 귀속된다. InGaZnO4의 단결정 산화물 반도체막의 경우, 2θ를 56° 근방에 고정하고, 시료면의 법선 벡터를 축(φ축)으로 하여 시료를 회전시키면서 분석(φ 스캔)을 행하면, (110)면과 등가인 결정면에 귀속되는 피크가 6개 관찰된다. 이것에 대하여, CAAC-OS막의 경우는 2θ를 56° 근방에 고정하여 φ 스캔한 경우에도, 명료한 피크가 나타나지 않는다.
이상으로부터, CAAC-OS막에서, 다른 결정부 간에서는 a축 및 b축의 배향은 불규칙하지만, c축 배향성을 가지고, 또한 c축이 피형성면 또는 상면의 법선 벡터에 평행한 방향을 향하고 있는 것을 알 수 있다. 따라서, 상술한 단면 TEM 관찰로 확인된 층상으로 배열된 금속 원자의 각 층은 결정의 ab면에 평행한 면이다.
또한, 결정부는 CAAC-OS막을 성막했을 때, 또는 가열 처리 등의 결정화 처리를 행하였을 때 형성된다. 상술한 바와 같이, 결정의 c축은 CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향된다. 따라서, 예를 들면, CAAC-OS막의 형상을 에칭 등에 의해 변화시킨 경우, 결정의 c축이 CAAC-OS막의 피형성면 또는 상면의 법선 벡터와 평행이 되지 않는 것도 있다.
또한, CAAC-OS막 중의 결정화도가 균일하지 않아도 좋다. 예를 들면, CAAC-OS막의 결정부가 CAAC-OS막의 상면 근방으로부터의 결정 성장에 의해 형성되는 경우, 상면 근방의 영역은 피형성면 근방의 영역보다 결정화도가 높아지는 경우가 있다. 또한, CAAC-OS막에 불순물을 첨가하는 경우, 불순물이 첨가된 영역의 결정화도가 변화되어, 부분적으로 결정화도가 다른 영역이 형성되는 일도 있다.
또한, InGaZnO4의 결정을 가지는 CAAC-OS막의 out-of-plane법에 따른 해석에서는 2θ가 31° 근방의 피크 외에, 2θ가 36° 근방에도 피크가 나타나는 경우가 있다. 2θ가 36° 근방의 피크는 CAAC-OS막 중의 일부에, c축 배향성을 갖지 않는 결정이 포함되는 것을 나타낸다. CAAC-OS막은 2θ가 31° 근방에 피크를 나타내고, 2θ가 36° 근방에 피크를 나타내지 않는 것이 바람직하다.
CAAC-OS막을 이용한 트랜지스터는 가시광이나 자외광의 조사에 의한 전기 특성의 변동이 작다. 따라서, 상기 트랜지스터는 신뢰성이 높다.
또한, 산화물 반도체막은 예를 들면, 비정질 산화물 반도체막, 미결정 산화물 반도체막, CAAC-OS막 중, 2종 이상을 가지는 적층막이어도 좋다.
본 실시형태는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 7)
본 실시형태에서는 개시하는 발명의 일 양태에 따른 반도체 장치의 메모리 셀(MC)이 가지는 트랜지스터의 단면의 구조에 대하여, 도면을 참조하여 설명한다.
도 28에, 메모리 셀(MC)의 단면 구조의 일부를 일례로서 나타낸다. 또한, 도 28에서는 상기 실시형태 4에 설명한 트랜지스터(T1), 트랜지스터(T2), 트랜지스터(T3), 및 용량 소자(Cp)를 예시하고 있다.
또한, 도 28에 도시하는 단면도에서는 상기 도 16에 도시한 트랜지스터(T1) 내지 트랜지스터(T3), 용량 소자(Cp)에 대하여 같은 부호를 붙여 나타낸다.
또한, 도 28에 나타내는 단면도에서는 트랜지스터(T3)가 단결정의 실리콘 기판에 형성되고, 산화물 반도체를 채널 형성 영역이 되는 반도체층에 이용한 트랜지스터(T1) 및 트랜지스터(T2)가 트랜지스터(T3) 위에 형성되어 있는 경우를 예시하고 있다. 트랜지스터(T3)는 비정질, 미결정, 다결정 또는 단결정인, 실리콘 또는 게르마늄 등의 박막의 반도체를 채널 형성 영역이 되는 반도체층에 이용해도 좋다.
또한, 도 28에 도시하는 단면도에서는 트랜지스터(T1) 및 트랜지스터(T2)가, 같은 층에 제공된 산화물 반도체를 채널 형성 영역이 되는 반도체층에 이용한 트랜지스터로 하는 구성을 예시하고 있다. 다른 구성으로서는 상기 실시형태 4에 설명한 바와 같이, 트랜지스터(T1) 및 트랜지스터(T2)를 적층하여 다른 층에 형성하는 구성으로 해도 좋다. 이 구성의 경우, 트랜지스터(T2)는 트랜지스터(T3)와 비교하여 게이트 절연막이 두껍게 형성되어 있으면 좋고, 채널 형성 영역이 되는 반도체층에 산화물 반도체를 이용할 필요는 없다. 이 구성으로 함으로써, 메모리 셀의 집적도를 더욱 향상시킬 수 있다.
도 28과 같이 Si 트랜지스터와 OS 트랜지스터를 적층한 구조의 반도체 장치로 하는 것에 의해, 반도체 장치의 칩 면적을 축소할 수 있다.
도 28에서는 반도체 기판(810)에 n채널형의 트랜지스터(T3)가 형성되어 있다.
반도체 기판(810)은 예를 들면, n형 또는 p형의 도전형을 가지는 실리콘 기판, 게르마늄 기판, 실리콘 게르마늄 기판, 화합물 반도체 기판(GaAs 기판, InP 기판, GaN 기판, SiC 기판, GaP 기판, GaInAsP 기판, ZnSe 기판 등) 등을 이용할 수 있다. 도 28에서는 n형의 도전성을 가지는 단결정 실리콘 기판을 이용한 경우를 예시하고 있다.
또한, 트랜지스터(T3)는 소자 분리용 절연막(812)에 의해, 같은 층에 있는 다른 트랜지스터와 전기적으로 분리되어 있다. 소자 분리용 절연막(812)의 형성에는 선택 산화법(LOCOS(Local Oxidation of Silicon)법) 또는 트렌치 분리법 등을 이용할 수 있다.
구체적으로, 트랜지스터(T3)는 반도체 기판(810)에 형성된, 소스 영역 또는 드레인 영역으로서 기능하는 불순물 영역(814) 및 불순물 영역(816)과, 도전막(818)과, 반도체 기판(810)과 도전막(818)의 사이에 제공된 게이트 절연막(820)을 가진다. 도전막(818)은 게이트 절연막(820)을 사이에 끼우고, 불순물 영역(814)과 불순물 영역(816)의 사이에 형성되는 채널 형성 영역과 중첩된다. 또한, 도전막(818)은 게이트 전극으로서 기능하는 도전막이다.
트랜지스터(T3) 위에는 절연막(822)이 제공되어 있다. 절연막(822)에는 개구부가 형성되어 있다. 그리고, 상기 개구부에는 불순물 영역(814), 불순물 영역(816)에 각각 접하는 도전막(824), 도전막(826)과, 도전막(818)에 접하는 도전막(828)이 형성되어 있다. 또한, 도전막(824), 도전막(826), 및 도전막(828)과 같은 층에는 도전막(830), 도전막(832)이 형성되어 있다.
도전막(824), 도전막(826), 도전막(828), 도전막(830), 및 도전막(832) 위에는 절연막(834)이 제공되어 있다. 절연막(834)에는 개구부가 형성되어 있다. 그리고, 상기 개구부에는 도전막(828)에 접하는 배선인 도전막(836), 및 도전막(832)에 접하는 도전막(838)이 형성되어 있다.
그리고, 도 28에서는 절연막(834) 위에 트랜지스터(T1), 트랜지스터(T2), 및 용량 소자(Cp)가 형성되어 있다.
트랜지스터(T1)는 절연막(834) 위에, 산화물 반도체를 포함하는 반도체층(842)과, 반도체층(842) 위의 소스 전극 또는 드레인 전극으로서 기능하는 도전막(848) 및 도전막(850)과, 반도체층(842), 도전막(848) 및 도전막(850) 위의 게이트 절연막(852)과, 게이트 절연막(852) 위에 위치하고, 도전막(848)과 도전막(850)의 사이에서 반도체층(842)과 중첩되어 있는 도전막(858)을 가진다. 또한, 도전막(858)은 게이트 전극으로서 기능하는 도전막이다.
트랜지스터(T2)는 절연막(834) 위에, 산화물 반도체를 포함하는 반도체층(840)과, 반도체층(840) 위의 소스 전극 또는 드레인 전극으로서 기능하는 도전막(844) 및 도전막(846)과, 반도체층(840), 도전막(844) 및 도전막(846) 위의 게이트 절연막(852)과, 게이트 절연막(852) 위에 위치하고, 도전막(844)과 도전막(846)의 사이에서 반도체층(840) 및 도전막(830)과 중첩되어 있는, 일부가 제 1 게이트 전극으로서 기능하는 도전막(854)과, 제 2 게이트 전극으로서 기능하는 도전막(830)을 가진다. 또한, 도전막(844)은 도전막(836)에 접속되고, 도전막(846)은 도전막(838)에 접속되어 있다. 또한, 게이트 절연막(852)에는 도전막(848)에 이르는 개구부가 형성되어 있다. 그리고 개구부에는 도전막(854)이 제공되어 있다.
용량 소자(Cp)는 절연막(834) 위에, 도전막(848)과, 도전막(848) 위의 게이트 절연막(852)과, 게이트 절연막(852) 위에 위치하고, 일부가 도전막(848)과 중첩되어 있는 도전막(856)을 가진다.
또한, 게이트 절연막(852) 및 절연막(860)에는 도전막(850)에 이르는 개구부가 형성되어 있다. 그리고 개구부에는 도전막(862)이 제공되어 있다.
또한, 도전막(858)은 상기 실시형태 4에 설명한 기록 선택선(WG)에 상당하는 배선이다. 또한, 도전막(832)은 상기 실시형태 4에 설명한 전압 제어선(VC)에 상당하는 배선이다. 또한, 도전막(848) 및 도전막(854)은 상기 실시형태 4에 설명한 노드(FN)에 상당하는 배선이다. 또한, 도전막(844)은 상기 실시형태 4에 설명한 노드(MN)에 상당하는 배선이다. 또한, 도전막(862)은 상기 실시형태 4에 설명한 기록 데이터선(WD)에 상당하는 배선이다. 또한, 도전막(830)은 상기 실시형태 4에 설명한 판독 선택선(RG)에 상당하는 배선이다. 또한, 도전막(824)은 상기 실시형태 4에 설명한 정전위를 인가하는 배선(VS)에 상당하는 배선이다. 또한, 도전막(826)은 상기 실시형태 4에 설명한 판독 데이터선(RD)에 상당하는 배선이다.
게이트 절연막(820) 및 게이트 절연막(852)은, 일례로서 무기 절연막을 이용하면 좋다. 무기 절연막으로서는, 질화 실리콘막, 산화 질화 실리콘막, 또는 질화 산화 실리콘막 등을 단층 또는 다층으로 형성하는 것이 바람직하다.
절연막(822), 절연막(834), 및 절연막(860)은 무기 절연막 또는 유기 절연막을, 단층 또는 다층으로 형성하는 것이 바람직하다. 유기 절연막으로서는 폴리이미드 또는 아크릴 등을 단층 또는 다층으로 형성하는 것이 바람직하다.
반도체층(840) 및 반도체층(842)은 산화물 반도체를 이용하는 것이 적합하다. 산화물 반도체에 대해서는 상기 실시형태 6에 설명한 재료를 이용하면 좋다.
도전막(818), 도전막(824), 도전막(826), 도전막(828), 도전막(830), 도전막(832), 도전막(836), 도전막(838), 도전막(844), 도전막(846), 도전막(848), 도전막(850), 도전막(854), 도전막(856), 도전막(858), 및 도전막(862)은, 일례로서 알루미늄, 구리, 티탄, 탄탈, 텅스텐 등의 금속 재료를 단층 또는 적층시켜 이용할 수 있다.
또한, 도 28에서, 트랜지스터(T1)는 게이트 전극을 반도체층의 적어도 한쪽에 가지고 있으면 좋지만, 반도체층을 사이에 끼우고 존재하는 한 쌍의 게이트 전극을 가지고 있어도 좋다.
트랜지스터(T1)가 반도체층을 사이에 끼우고 존재하는 한 쌍의 게이트 전극을 가지고 있는 경우, 한쪽의 게이트 전극에는 온 또는 오프를 제어하기 위한 신호가 부여되고, 다른 한쪽의 게이트 전극은 다른 것으로부터 전위가 인가되고 있는 상태이면 좋다. 후자의 경우, 한 쌍의 게이트 전극에 같은 높이의 전위가 인가되고 있어도 좋고, 다른 한쪽의 게이트 전극에만 접지 전위 등의 고정의 전위가 인가되고 있어도 좋다. 다른 한쪽의 게이트 전극에 인가되는 전위의 높이를 제어함으로써, 트랜지스터(T1)의 문턱 전압을 제어할 수 있다.
또한, 반도체층(840) 및 반도체층(842)은 단막의 산화물 반도체로 구성되어 있다고 한정할 수는 없고, 적층된 복수의 산화물 반도체로 구성되어 있어도 좋다.
본 실시형태에 설명하는 반도체 장치의 구성에서는 상기 실시형태 4에 설명한 바와 같이, 트랜지스터(T1)가 가지는 채널 형성 영역이 되는 반도체층에는 산화물 반도체를 이용하고, 트랜지스터(T2)에는 제 1 게이트 및 백 게이트가 되는 제 2 게이트를 제공하고, 제 1 게이트가 제공되는 측의 게이트 절연막의 막 두께는 트랜지스터(T3)의 게이트 절연막의 막 두께보다 큰 메모리 셀로 하는 것이다.
따라서 도 28에 나타내는 메모리 셀이 가지는 트랜지스터의 단면의 구성에서는 전하를 유지하는 노드에서의 전하 유지 특성을 향상시킴과 동시에, 전하 유지 특성이 뛰어난 비휘발성의 기억 회로의 기능을 유지할 수 있다. 그리고, 메모리 셀을 구성하는 트랜지스터를 적층하여 제공함으로써, 소자수의 증가에 따른 메모리 셀이 차지하는 면적의 증가를 억제할 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 8)
본 실시형태에서는 상술한 실시형태에 설명한 PLD 또는 반도체 장치를 포함하는 회로를 전자 부품에 적용하는 예, 및 이 전자 부품을 구비하는 전자기기에 적용하는 예에 대하여, 도 14, 도 15를 이용하여 설명한다.
도 14의 (A)에서는 상술한 실시형태에 설명한 PLD 또는 반도체 장치를 전자 부품에 적용하는 예에 대하여 설명한다. 또한, 전자 부품은 반도체 패키지, 또는 IC용 패키지라고도 한다. 이 전자 부품은 단자 추출 방향이나, 단자의 형상에 따라, 복수의 규격이나 명칭이 존재한다. 따라서, 본 실시형태에서는 그 일례에 대하여 설명하기로 한다.
예를 들면 실시형태 1의 도 1의 (B)에 도시하는 바와 같은 트랜지스터로 구성되는 회로부는 조립 공정(후속 공정)을 거쳐, 프린트 기판에 탈착 가능한 부품이 복수 합쳐지는 것에 의해 완성된다.
후속 공정에 대해서는 도 14의 (A)에 도시하는 각 공정을 거쳐 완성시킬 수 있다. 구체적으로는, 전(前) 공정에서 얻어진 소자 기판이 완성(스텝 S1)된 후, 기판의 이면(裏面)을 연삭한다(스텝 S2). 이 단계에서 기판을 박막화함으로써, 전 공정에서의 기판의 휨 등을 저감하여, 부품으로서의 소형화를 도모하기 위함이다.
기판의 이면을 연삭하여, 기판을 복수의 칩으로 분리하는 다이싱 공정을 행한다. 그리고, 분리한 칩을 각각 픽업하고, 리드 프레임(lead frame) 위에 탑재하여 접합하는 다이 본딩(die bonding) 공정을 행한다(스텝 S3). 이 다이 본딩 공정에서 칩과 리드 프레임과의 접착은 수지에 의한 접착이나, 테이프에 의한 접착 등 적절히 제품에 따라 적합한 방법을 선택한다. 또한, 다이 본딩 공정은 인터포저(interposer) 위에 탑재하여 접합해도 좋다.
다음에 리드 프레임의 리드(lead)와 칩 위의 전극을, 금속의 세선(와이어)으로 전기적으로 접속하는 와이어 본딩(wire bonding)을 행한다(스텝 S4). 금속의 세선에는 은선이나 금선을 이용할 수 있다. 또한, 와이어 본딩은 볼 본딩(ball bonding)이나, 웨지 본딩(wedge bonding)을 이용할 수 있다.
와이어 본딩된 칩은 에폭시 수지 등으로 밀봉되는 몰드 공정이 실시된다(스텝 S5). 몰드 공정을 행함으로써, 전자 부품의 내부가 수지로 충전되어, 기계적인 외력에 의해, 내장되는 회로부나 와이어를 보호할 수 있고, 또한, 수분이나 먼지에 의한 특성의 열화를 저감시킬 수 있다.
다음에 리드 프레임의 리드를 도금 처리한다. 그리고 리드를 절단 및 성형 가공한다(스텝 S6). 이 도금 처리에 의해 리드의 녹을 방지하고, 후에 프린트 기판에 실장할 때의 납땜(soldering)을 보다 확실히 행할 수 있다.
다음에 패키지의 표면에 인자 처리(마킹)를 실시한다(스텝 S7). 그리고 최종적인 검사 공정(스텝 S8)을 거쳐, PLD를 포함하는 회로부를 가지는 전자 부품이 완성된다(스텝 S9).
이상 설명한 전자 부품은 상술한 실시형태에 설명한 PLD 또는 반도체 장치를 가지는 회로부를 포함하는 구성으로 할 수 있다. 따라서, 프로그래머블 스위치 엘리먼트가 가지는 기억 회로의 신뢰성의 향상을 도모한 전자 부품을 실현할 수 있다. 또는 Si 트랜지스터의 미세화에 따른 누출 전류가 생겨도 전하 유지 특성이 뛰어난 반도체 장치를 가지는 전자 부품을 실현할 수 있다.
또한, 완성된 전자 부품의 사시 모식도를 도 14의 (B)에 도시한다. 도 14의 (B)에서는 전자 부품의 일례로서, QFP(Quad Flat Package)의 사시 모식도를 도시한다. 도 14의 (B)에 도시하는 전자 부품(750)은 리드(lead)(751) 및 회로부(753)를 도시한다. 도 14의 (B)에 도시하는 전자 부품(750)은 예를 들면 프린트 기판(752)에 실장된다. 이러한 전자 부품(750)이 복수 조립되어, 각각이 프린트 기판(752) 위에서 전기적으로 접속됨으로써 부품 기판(754)이 완성된다. 완성된 부품 기판(754)은 전자기기 등의 내부에 제공된다.
다음에, 컴퓨터, 휴대 정보 단말(휴대전화, 휴대형 게임기, 음향 재생 장치 등도 포함함), 전자 페이퍼, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 함), 디지털 비디오 카메라 등의 전자기기에 상술한 전자 부품을 적용하는 경우에 대하여 설명한다.
도 15의 (A)는 휴대형의 정보 단말이며, 하우징(901), 하우징(902), 제 1 표시부(903a), 제 2 표시부(903b) 등에 의해 구성되어 있다. 하우징(901)과 하우징(902)의 적어도 일부에는 상기 도 14의 (B)에 설명한 부품 기판(754)이 제공되어 있다. 따라서, 신뢰성의 향상, 혹은 전하 유지 특성이 뛰어난 휴대형의 정보 단말이 실현된다.
또한, 제 1 표시부(903a)는 터치 입력 기능을 가지는 패널로 되어 있고, 예를 들면 도 15의 (A)의 왼쪽 도면과 같이, 제 1 표시부(903a)에 표시되는 선택 버튼(904)에 의해 "터치 입력"을 행할지, "키보드 입력"을 행할지를 선택할 수 있다. 선택 버튼은 다양한 크기로 표시할 수 있기 때문에, 폭넓은 세대의 사람이 편리한 사용을 실감할 수 있다. 여기서, 예를 들면 "터치 입력"을 선택한 경우, 도 15의 (A)의 오른쪽 도면과 같이 제 1 표시부(903a)에는 키보드(905)가 표시된다. 이것에 의해, 종래의 정보 단말과 마찬가지로, 키 입력에 의한 빠른 문자 입력 등이 가능하게 된다.
또한, 도 15의 (A)에 도시하는 휴대형의 정보 단말은 도 15의 (A)의 오른쪽 도면과 같이, 제 1 표시부(903a) 및 제 2 표시부(903b) 중 한쪽을 제거할 수 있다. 제 2 표시부(903b)도 터치 입력 기능을 가지는 패널로 하고, 운반 시, 더욱 경량화를 도모할 수 있고, 한쪽 손으로 하우징(902)을 가지고, 다른 한쪽 손으로 조작할 수 있기 때문에 편리하다.
도 15의 (A)에 도시하는 휴대형의 정보 단말은 다양한 정보(정지 화면, 동영상, 텍스트 화상 등)를 표시하는 기능, 캘린더, 날짜 또는 시각 등을 표시부에 표시하는 기능, 표시부에 표시한 정보를 조작 또는 편집하는 기능, 다양한 소프트웨어(프로그램)에 의해 처리를 제어하는 기능 등을 가질 수 있다. 또한, 하우징의 이면이나 측면에, 외부 접속용 단자(이어폰 단자, USB 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 해도 좋다.
또한, 도 15의 (A)에 도시하는 휴대형의 정보 단말은 무선으로 정보를 송수신할 수 있는 구성으로 해도 좋다. 무선에 의해, 전자 서적 서버로부터, 원하는 서적 데이터 등을 구입하여, 다운로드하는 구성으로 하는 것도 가능하다.
또한, 도 15의 (A)에 도시하는 하우징(902)에 안테나, 마이크 기능, 또는 무선 기능을 갖게 하여 휴대전화로서 이용해도 좋다.
도 15의 (B)는 전자 페이퍼를 실장한 전자 서적(910)이며, 하우징(911)과 하우징(912)의 2개의 하우징으로 구성되어 있다. 하우징(911) 및 하우징(912)에는 각각 표시부(913) 및 표시부(914)가 제공되어 있다. 하우징(911)과 하우징(912)은 축부(915)에 의해 접속되어 있고, 이 축부(915)를 축으로 하여 개폐 동작을 행할 수 있다. 또한, 하우징(911)은 전원(916), 조작 키(917), 스피커(918) 등을 구비하고 있다. 하우징(911), 하우징(912) 중 적어도 하나에는 상기 도 14의 (B)에 설명한 부품 기판(754)이 제공되어 있다. 따라서, 신뢰성의 향상, 혹은 전하 유지 특성이 뛰어난 전자 서적이 실현된다.
도 15(C)는 텔레비전 장치이며, 하우징(921), 표시부(922), 스탠드(923) 등으로 구성되어 있다. 텔레비전 장치의 조작은 하우징(921)이 구비하는 스위치나, 리모콘 조작기(924)에 의해 행할 수 있다. 하우징(921) 및 리모콘 조작기(924)에는 상기 도 14의 (B)에 설명한 부품 기판(754)이 탑재되어 있다. 따라서, 신뢰성의 향상, 혹은 전하 유지 특성이 뛰어난 텔레비전 장치가 실현된다.
도 15(D)는 스마트폰이며, 본체(930)에는 표시부(931), 스피커(932), 마이크(933), 조작 버튼(934) 등이 제공되어 있다. 본체(930) 내에는 상기 도 14의 (B)에 설명한 부품 기판(754)이 제공되어 있다. 따라서, 신뢰성의 향상, 혹은 전하 유지 특성이 뛰어난 스마트폰이 실현된다.
도 15(E)는 디지털 카메라이며, 본체(941), 표시부(942), 조작 스위치(943) 등에 의해 구성되어 있다. 본체(941) 내에는 상기 도 14의 (B)로 설명한 부품 기판(754)이 제공되어 있다. 따라서, 신뢰성의 향상, 혹은 전하 유지 특성이 뛰어난 디지털 카메라가 실현된다.
이상과 같이, 본 실시형태에 나타내는 전자기기에는 상기 도 14의 (B)에 설명한 부품 기판(754)이 탑재되어 있다. 따라서, 프로그래머블 스위치 엘리먼트에 있어서의 신뢰성의 향상, 혹은 전하 유지 특성이 뛰어난 전자기기가 실현된다.
Cp_k：용량 소자
Cp_1：용량 소자
Cp_2：용량 소자
Cp1：용량 소자
Cp2：용량 소자
Dout_1：출력 단자
Dout_2：출력 단자
FN_1：노드
FN_2：노드
FN1：노드
FN2：노드
INIT2：신호
MC2：메모리 셀
MEM_k：데이터 기억부
MEM_1：데이터 기억부
MEM_2：데이터 기억부
RD_1：데이터선
RD_2：데이터선
RG_k：선택선
RG_1：선택선
RG_2：선택선
T1：트랜지스터
T1_k：트랜지스터
T1_OS：트랜지스터
T1_1：트랜지스터
T1_2：트랜지스터
T2：트랜지스터
T2_a-Si：트랜지스터
T2_k：트랜지스터
T2_OS：트랜지스터
T2_1：트랜지스터
T2_2：트랜지스터
T3：트랜지스터
T3_c-Si：트랜지스터
T3_p：트랜지스터
T3_Si：트랜지스터
Tf1：시각
Tf2：시각
Tf3：시각
Tf4：시각
Tf5：시각
Tf6：시각
tp1：시각
tp2：시각
tp3：시각
tp4：시각
tp5：시각
tp6：시각
tp7：시각
tp8：시각
tp9：시각
tp10：시각
Tp1：시각
Tp2：시각
Tp3：시각
Tp4：시각
Tp5：시각
Tp6：시각
Tp7：시각
Tp8：시각
Tp9：시각
Tp10：시각
Tp11：시각
Tr1：트랜지스터
Tr2：트랜지스터
Tr3：트랜지스터
Tr3_p：트랜지스터
Tr4：트랜지스터
Tr5：트랜지스터
V1：정전위
V2：정전위
VC_1：전압 제어선
VC_2：전압 제어선
VL1：배선
VL2：배선
VS_1：배선
VS_2：배선
WD_1：데이터선
WD_2：데이터선
WG_k：선택선
WG_1：선택선
WG_2：선택선
40：프로그래머블 로직 엘리먼트
41：LUT
42：플립플롭
43：컨피규레이션 메모리
43a：컨피규레이션 메모리
43b：컨피규레이션 메모리
44：입력 단자
45：출력 단자
46：출력 단자
47：AND 회로
48：멀티플렉서
50：PLD
51：배선군
52：프로그래머블 스위치 엘리먼트
54：단자
55：배선
56：배선
57：패스 트랜지스터
58：패스 트랜지스터
59：패스 트랜지스터
60：패스 트랜지스터
61：패스 트랜지스터
62：패스 트랜지스터
70：I/O 엘리먼트
71：PLL
72：RAM
73：곱셈기
100：프로그래머블 스위치 엘리먼트
111：반도체 기판
112：불순물 영역
113：불순물 영역
114：게이트 절연막
115：소자 분리용 절연막
116：게이트 전극
117：절연막
118：절연막
119：배선
131：반도체층
132：반도체층
133：도전막
134：도전막
135：도전막
136：도전막
137：게이트 절연막
138：절연막
139：도전막
140：도전막
141：배선
142：배선
143：반도체층
144：반도체층
150：리셋 회로
151：스위치
160：래치 회로
161：인버터 회로
162：p채널형 트랜지스터
200A：프로그래머블 스위치 엘리먼트
200B：반도체 장치
201：메모리 셀 어레이
202：행 선택 드라이버
203：열 선택 드라이버
204：드라이버
301：디코더
302：판독 기록용 버퍼 회로
401：디코더
501：트랜지스터
502：스위치 회로
503：콤퍼레이터
750：전자 부품
751：리드
752：프린트 기판
753：회로부
754：부품 기판
810：반도체 기판
812：소자 분리용 절연막
814：불순물 영역
816：불순물 영역
818：도전막
820：게이트 절연막
822：절연막
824：도전막
826：도전막
828：도전막
830：도전막
832：도전막
834：절연막
836：도전막
838：도전막
840：반도체층
842：반도체층
844：도전막
846：도전막
848：도전막
850：도전막
852：게이트 절연막
854：도전막
856：도전막
858：도전막
860：절연막
862：도전막
901：하우징
902：하우징
903a：표시부
903b：표시부
904：선택 버튼
905：키보드
910：전자 서적
911：하우징
912：하우징
913：표시부
914：표시부
915：축부
916：전원
917：조작 키
918：스피커
921：하우징
922：표시부
923：스탠드
924：리모콘 조작기
930：본체
931：표시부
932：스피커
933：마이크
934：조작 버튼
941：본체
942：표시부
943：조작 스위치

Claims (34)

  1. 반도체 장치에 있어서:
    프로그래머블 스위치 엘리먼트를 포함하고,
    상기 프로그래머블 스위치 엘리먼트는:
    제 1 트랜지스터;
    제 2 트랜지스터; 및
    제 3 트랜지스터를 포함하고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 하나는 제 1 배선에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 게이트는 제 2 배선에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 소스 및 드레인 중 하나는 제 3 배선에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 게이트는 상기 제 1 트랜지스터의 상기 소스 및 상기 드레인 중 나머지 하나에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 게이트는 상기 제 2 트랜지스터의 상기 소스 및 상기 드레인 중 나머지 하나에 전기적으로 접속되고,
    상기 제 1 트랜지스터는 산화물 반도체를 포함하는 채널 형성 영역을 포함하고,
    상기 제 3 트랜지스터는 실리콘을 포함하는 채널 형성 영역을 포함하고,
    상기 제 2 트랜지스터는 백 게이트를 포함하고,
    상기 백 게이트는 제 6 배선에 전기적으로 접속되는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 2 트랜지스터의 게이트 절연막의 두께는 상기 제 3 트랜지스터의 게이트 절연막의 두께보다 큰, 반도체 장치.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제 1 항에 있어서,
    상기 제 1 트랜지스터의 상기 소스 및 상기 드레인 중 상기 나머지 하나와 상기 제 2 트랜지스터의 상기 게이트에 전기적으로 접속된 제 1 전극과, 접지 전위를 인가하는 배선에 전기적으로 접속된 제 2 전극을 포함하는 용량 소자를 더 포함하는, 반도체 장치.
  7. 삭제
  8. 삭제
  9. 제 1 항에 있어서,
    상기 제 3 트랜지스터의 소스 및 드레인 중 하나에는 리셋 회로가 전기적으로 접속되는, 반도체 장치.
  10. 제 1 항에 있어서,
    상기 제 3 트랜지스터의 소스 및 드레인 중 하나에는 래치 회로가 전기적으로 접속되는, 반도체 장치.
  11. 반도체 장치에 있어서:
    프로그래머블 스위치 엘리먼트를 포함하고,
    상기 프로그래머블 스위치 엘리먼트는:
    제 1 트랜지스터;
    제 2 트랜지스터;
    제 3 트랜지스터;
    제 4 트랜지스터;
    제 5 트랜지스터;
    제 1 전극과 제 2 전극을 포함하는 제 1 용량 소자; 및
    제 1 전극과 제 2 전극을 포함하는 제 2 용량 소자를 포함하고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 하나는 제 1 배선에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 게이트는 제 2 배선에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 소스 및 드레인 중 하나는 제 3 배선에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 게이트는 상기 제 1 트랜지스터의 상기 소스 및 상기 드레인 중 나머지 하나에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 소스 및 드레인 중 하나는 제 4 배선에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 게이트는 상기 제 2 배선에 전기적으로 접속되고,
    상기 제 4 트랜지스터의 소스 및 드레인 중 하나는 제 5 배선에 전기적으로 접속되고,
    상기 제 4 트랜지스터의 게이트는 상기 제 3 트랜지스터의 상기 소스 및 상기 드레인 중 나머지 하나에 전기적으로 접속되고,
    상기 제 5 트랜지스터의 게이트는 상기 제 2 트랜지스터의 상기 소스 및 상기 드레인 중 나머지 하나와, 상기 제 4 트랜지스터의 상기 소스 및 상기 드레인 중 나머지 하나에 전기적으로 접속되고,
    상기 제 1 트랜지스터와 상기 제 3 트랜지스터 각각은 산화물 반도체를 포함하는 채널 형성 영역을 포함하고,
    상기 제 5 트랜지스터는 실리콘을 포함하는 채널 형성 영역을 포함하고,
    상기 제 1 용량 소자의 상기 제 1 전극은 상기 제 1 트랜지스터의 상기 소스 및 상기 드레인 중 상기 나머지 하나와 상기 제 2 트랜지스터의 상기 게이트에 전기적으로 접속되고, 상기 제 1 용량 소자의 상기 제 2 전극은 접지 전위를 인가하는 배선에 전기적으로 접속되고,
    상기 제 2 용량 소자의 상기 제 1 전극은 상기 제 3 트랜지스터의 상기 소스 및 상기 드레인 중 상기 나머지 하나와 상기 제 4 트랜지스터의 상기 게이트에 전기적으로 접속되고, 상기 제 2 용량 소자의 상기 제 2 전극은 상기 접지 전위를 인가하는 상기 배선에 전기적으로 접속되는, 반도체 장치.
  12. 제 11 항에 있어서,
    상기 제 2 트랜지스터와 상기 제 4 트랜지스터 각각의 게이트 절연막의 두께는 상기 제 5 트랜지스터의 게이트 절연막의 두께보다 큰, 반도체 장치.
  13. 제 11 항에 있어서,
    상기 제 1 배선은 비트선이고,
    상기 제 2 배선은 워드선이고,
    상기 제 3 배선은 제 1 전위를 인가하는 배선이고,
    상기 제 4 배선은 반전 비트선이고,
    상기 제 5 배선은 제 2 전위를 인가하는 배선인, 반도체 장치.
  14. 제 13 항에 있어서,
    상기 제 5 트랜지스터는 상기 제 1 전위 또는 상기 제 2 전위에 따라, 상기 제 5 트랜지스터의 소스와 드레인 사이의 도통 상태 또는 비도통 상태를 제어하는, 반도체 장치.
  15. 제 11 항에 있어서,
    프로그래머블 로직 엘리먼트, 제 6 배선, 및 제 7 배선을 더 포함하고,
    상기 제 6 배선과 상기 제 7 배선은 상기 프로그래머블 로직 엘리먼트에 전기적으로 접속되고,
    상기 제 5 트랜지스터의 소스 및 드레인 중 하나는 상기 제 6 배선에 전기적으로 접속되고,
    상기 제 5 트랜지스터의 상기 소스 및 상기 드레인 중 나머지 하나는 상기 제 7 배선에 전기적으로 접속되는, 반도체 장치.
  16. 삭제
  17. 제 13 항에 있어서,
    상기 제 1 전위는 상기 제 5 트랜지스터를 도통 상태로 하기 위한 전위이고,
    상기 제 2 전위는 상기 제 5 트랜지스터를 비도통 상태로 하기 위한 전위인, 반도체 장치.
  18. 제 13 항에 있어서,
    상기 워드선의 전위가 L 레벨에 있는 동안 상기 비트선의 전위와 상기 반전 비트선의 전위는 L 레벨에 있는, 반도체 장치.
  19. 제 13 항에 있어서,
    상기 제 1 전위는 상기 제 2 전위보다 높은, 반도체 장치.
  20. 제 11 항에 있어서,
    상기 제 5 트랜지스터의 소스 및 드레인 중 하나에는 리셋 회로가 전기적으로 접속되는, 반도체 장치.
  21. 제 11 항에 있어서,
    상기 제 5 트랜지스터의 소스 및 드레인 중 하나에는 래치 회로가 전기적으로 접속되는, 반도체 장치.
  22. 삭제
  23. 제 1 항에 있어서,
    상기 제 1 배선은 기록 데이터선이고,
    상기 제 2 배선은 기록 선택선이고,
    상기 제 3 배선은 전압 제어선이고,
    상기 제 6 배선은 판독 선택선인, 반도체 장치.
  24. 제 1 항에 있어서,
    메모리 셀이, 상기 제 1 트랜지스터, 상기 제 2 트랜지스터, 및 상기 제 3 트랜지스터를 포함하는, 반도체 장치.
  25. 반도체 장치에 있어서:
    제 1 트랜지스터;
    제 2 트랜지스터;
    제 3 트랜지스터; 및
    용량 소자를 포함하고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 하나는 제 1 배선에 직접 접속되고,
    상기 제 1 트랜지스터의 게이트는 제 2 배선에 직접 접속되고,
    상기 제 2 트랜지스터의 소스 및 드레인 중 하나는 제 3 배선에 직접 접속되고,
    상기 제 2 트랜지스터의 게이트는 상기 제 1 트랜지스터의 상기 소스 및 상기 드레인 중 나머지 하나에 직접 접속되고,
    상기 제 2 트랜지스터의 상기 게이트는 상기 용량 소자에 직접 접속되고,
    상기 제 3 트랜지스터의 게이트는 상기 제 2 트랜지스터의 상기 소스 및 상기 드레인 중 나머지 하나에 직접 접속되는, 반도체 장치.
  26. 제 25 항에 있어서,
    상기 제 1 트랜지스터는 산화물 반도체를 포함하는 채널 형성 영역을 포함하고,
    상기 제 3 트랜지스터는 실리콘을 포함하는 채널 형성 영역을 포함하는, 반도체 장치.
  27. 제 25 항에 있어서,
    상기 제 2 트랜지스터의 게이트 절연막의 두께는 상기 제 3 트랜지스터의 게이트 절연막의 두께보다 큰, 반도체 장치.
  28. 제 25 항에 있어서,
    상기 제 1 배선은 비트선이고,
    상기 제 2 배선은 워드선이고,
    상기 제 3 배선은 정전위를 인가하는 배선인, 반도체 장치.
  29. 제 28 항에 있어서,
    상기 제 3 트랜지스터는 상기 정전위에 따라 상기 제 3 트랜지스터의 소스와 드레인 사이의 도통 상태 또는 비도통 상태를 제어하는, 반도체 장치.
  30. 제 25 항에 있어서,
    프로그래머블 로직 엘리먼트, 제 4 배선, 및 제 5 배선을 더 포함하고,
    상기 제 4 배선과 상기 제 5 배선은 상기 프로그래머블 로직 엘리먼트에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 소스 및 드레인 중 하나는 상기 제 4 배선에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 상기 소스 및 상기 드레인 중 나머지 하나는 상기 제 5 배선에 전기적으로 접속되고,
    프로그래머블 스위치 엘리먼트는 상기 제 1 트랜지스터, 상기 제 2 트랜지스터, 및 상기 제 3 트랜지스터를 포함하는, 반도체 장치.
  31. 제 28 항에 있어서,
    상기 정전위는 상기 제 3 트랜지스터를 도통 상태 또는 비도통 상태로 하기 위한 전위인, 반도체 장치.
  32. 제 28 항에 있어서,
    상기 워드선의 전위가 L 레벨에 있는 동안 상기 비트선의 전위는 L 레벨에 있는, 반도체 장치.
  33. 제 25 항에 있어서,
    상기 제 3 트랜지스터의 소스 및 드레인 중 하나에는 리셋 회로가 전기적으로 접속되는, 반도체 장치.
  34. 제 25 항에 있어서,
    상기 제 3 트랜지스터의 소스 및 드레인 중 하나에는 래치 회로가 전기적으로 접속되는, 반도체 장치.
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