JPWO2019220259A1 - 記憶装置、半導体装置、および電子機器 - Google Patents
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Abstract
Description
本実施の形態では、本発明の一形態に係わる記憶装置の構成例について説明する。本発明の一形態に係わる記憶装置は、半導体特性を利用することで機能しうる記憶装置であり、メモリとも呼ばれている。また、本発明の一形態に係わる記憶装置は、周辺回路を形成した半導体基板上に、OSトランジスタを用いて構成されたメモリセルが、積層して設けられた構造を有する。
図1は、本発明の一形態に係わる記憶装置100の構成例を示す斜視概略図である。
図3は、記憶装置100の構成例を示すブロック図である。
図4(A)に、メモリセルアレイ210の構成例を示す。メモリセルアレイ210は、一列にm(mは1以上の整数)個、一行にn(nは1以上の整数)個、合計m×n個のメモリセル211を有し、メモリセル211は行列状に配置されている。
図4(B)は、メモリセル211の構成例を示す回路図である。
ビット線ドライバ回路132には、列ごとに、図6に示す回路137が設けられている。図6は、回路137の構成例を示す回路図である。なお、本実施例では、メモリセルアレイ210は、一行に128個のメモリセル211を有するものとする(n=128)。
トランジスタM21は、プリチャージ回路133を構成する。トランジスタM21によって、ビット線rblは、電位Vddにプリチャージされる。信号PREはプリチャージ信号であり、信号PREによって、トランジスタM21の導通状態が制御される。
センスアンプ回路31は、センスアンプ回路134を構成する。センスアンプ回路31は、読み出し動作時には、ビット線rblに入力されたデータのハイレベルまたはローレベルを判定する。また、センスアンプ回路31は、書き込み動作時には、書き込みドライバ回路136から入力されたデータDINを一時的に保持するラッチ回路として機能する。
トランジスタM22およびトランジスタM23は、出力MUX回路135を構成する。信号GRSEL[3:0]は、グローバル読み出し選択信号であり、出力MUX回路135を制御する。出力MUX回路135は、128本のビット線rblから、データを読み出す32本のビット線rblを選択する機能を有する。出力MUX回路135は、128入力32出力のマルチプレクサとして機能する。
トランジスタM24乃至トランジスタM26は、書き込みドライバ回路136を構成する。信号GWSEL[15:0]は、グローバル書き込み選択信号であり、書き込みドライバ回路136を制御する。書き込みドライバ回路136は、データDIN[31:0]をセンスアンプ回路134に書き込む機能を有する。
図7は、メモリセル211の動作例を説明するタイミングチャートである。図7では、メモリセル211の書き込み動作および読み出し動作における、ワード線wwl、ワード線rwl、ビット線wbl、およびビット線rblの電位関係について説明する。また、メモリセル214が接続されるワード線rwlbについても、後ほど説明する。
期間Twriteにおいて、ビット線wblには、書き込むデータに対応する電位Vdataが印加される。ビット線wblに書き込むデータに対応する電位Vdataが印加された状態で、データを書き込むメモリセル211が配置されている行のワード線wwlに電位Vdhが印加されると、トランジスタM11が導通状態となり、書き込むデータに対応する電位VdataがノードN11に書き込まれる。
期間Treadにおいて、ビット線rblには、電位Vddがプリチャージされている。ビット線rblがフローティングの状態で、データを読み出すメモリセル211が配置されている行のワード線rwlに電位Vssが印加されると、ノードN11に書き込まれたデータがハイレベルの場合、トランジスタM12が導通状態となり、ビット線rblの電位が下がり始める。
本実施の形態では、上記実施の形態で説明した記憶装置が、シリアル・ペリフェラル・インタフェース(SPI:Serial Peripheral Interface)を有する例について説明する。シリアル・ペリフェラル・インタフェースは、デジタル信号を入出力する半導体装置間の通信に使われるシリアルインタフェースの一つであり、信号の入出力に要する端子数を少なくできるという特徴を有する。例えば、CPU(Central Processing Unit)と記憶装置との通信に使われる。
図8は、記憶装置105の構成例を示すブロック図である。記憶装置105は、周辺回路115およびメモリセルアレイ210を有する。上記実施の形態で説明した記憶装置100と同様、記憶装置105において、周辺回路115はSiトランジスタを用いて構成され、メモリセルアレイ210は複数のメモリセル211を有し、メモリセル211はOSトランジスタを用いて構成されている。
本実施の形態では、上記実施の形態で説明した周辺回路110に適用可能なSiトランジスタ、およびメモリセル211に適用可能なOSトランジスタの構成例について説明する。なお、本実施の形態では、SiトランジスタおよびOSトランジスタを合わせて、半導体装置と呼ぶ。
図9に示す半導体装置は、トランジスタ300と、トランジスタ500、および容量素子600を有している。図10(A)はトランジスタ500のチャネル長方向の断面図であり、図10(B)はトランジスタ500のチャネル幅方向の断面図であり、図10(C)はトランジスタ300のチャネル幅方向の断面図である。
なお、本実施の形態に示す半導体装置のトランジスタ500は、上記の構造に限られるものではない。以下、トランジスタ500に用いることができる構造例について説明する。
図11(A)、(B)および(C)を用いてトランジスタ510Aの構造例を説明する。図11(A)はトランジスタ510Aの上面図である。図11(B)は、図11(A)に一点鎖線L1−L2で示す部位の断面図である。図11(C)は、図11(A)に一点鎖線W1−W2で示す部位の断面図である。なお、図11(A)の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図12(A)、(B)および(C)を用いてトランジスタ510Bの構造例を説明する。図12(A)はトランジスタ510Bの上面図である。図12(B)は、図12(A)に一点鎖線L1−L2で示す部位の断面図である。図12(C)は、図12(A)に一点鎖線W1−W2で示す部位の断面図である。なお、図12(A)の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図13(A)、(B)および(C)を用いてトランジスタ510Cの構造例を説明する。図13(A)はトランジスタ510Cの上面図である。図13(B)は、図13(A)に一点鎖線L1−L2で示す部位の断面図である。図13(C)は、図13(A)に一点鎖線W1−W2で示す部位の断面図である。なお、図13(A)の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図14(A)、(B)および(C)を用いてトランジスタ510Dの構造例を説明する。図14(A)はトランジスタ510Dの上面図である。図14(B)は、図14(A)に一点鎖線L1−L2で示す部位の断面図である。図14(C)は、図14(A)に一点鎖線W1−W2で示す部位の断面図である。なお、図14(A)の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図15(A)乃至図15(C)を用いてトランジスタ510Eの構造例を説明する。図15(A)はトランジスタ510Eの上面図である。図15(B)は、図15(A)に一点鎖線L1−L2で示す部位の断面図である。図15(C)は、図15(A)に一点鎖線W1−W2で示す部位の断面図である。なお、図15(A)の上面図では、図の明瞭化のために一部の要素を省いて図示している。
また、図9及び図10(A)、(B)では、ゲートとして機能する導電体560が、絶縁体580の開口の内部に形成されている構造例について説明したが、例えば、当該導電体の上方に、当該絶縁体が設けられた構造を用いることもできる。このようなトランジスタの構造例を、図16、図17に示す。
本実施の形態では、上記実施の形態で説明したOSトランジスタに用いることができる金属酸化物の構成について説明する。
本明細書等において、CAAC(c−axis aligned crystal)、及びCAC(Cloud−Aligned Composite)と記載する場合がある。なお、CAACは結晶構造の一例を表し、CACは機能、または材料の構成の一例を表す。
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、CAAC−OS(c−axis aligned crystalline oxide semiconductor)、多結晶酸化物半導体、nc−OS(nanocrystalline oxide semiconductor)、擬似非晶質酸化物半導体(a−like OS:amorphous−like oxide semiconductor)および非晶質酸化物半導体などがある。
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
ここで、酸化物半導体中における各不純物の影響について説明する。
本実施の形態では、上記実施の形態で説明した記憶装置を用いることができる製品イメージ、および電子機器の一例について説明する。
まず、本発明の一形態に係わる記憶装置に用いることができる製品イメージを図18に示す。図18に示す領域701は高い温度特性(High T operate)を表し、領域702は高い周波数特性(High f operate)を表し、領域703は低いオフ特性(Ioff)を表し、領域704は、領域701、領域702、及び領域703が重なった領域を表す。
本発明の一形態に係わる記憶装置は、様々な電子機器に用いることができる。特に、本発明の一形態に係わる記憶装置は、電子機器に内蔵されるメモリとして用いることができる。以下、本発明の一形態に係わる記憶装置を用いることができる電子機器として、情報端末、ゲーム機、電化製品、移動体、並列計算機、サーバを含むシステム等を例に挙げ、説明する。
Claims (14)
- 第1乃至第4配線と、
第1および第2トランジスタと、を有し、
前記第1トランジスタのソースまたはドレインの一方は、前記第1配線と電気的に接続され、
前記第1トランジスタのソースまたはドレインの他方は、前記第2トランジスタのゲートと電気的に接続され、
前記第1トランジスタのゲートは、前記第3配線と電気的に接続され、
前記第2トランジスタのソースまたはドレインの一方は、前記第2配線と電気的に接続され、
前記第2トランジスタのソースまたはドレインの他方は、前記第4配線と電気的に接続され、
前記第1および第2トランジスタは、nチャネル型トランジスタであり、
前記第1トランジスタは、チャネル形成領域に金属酸化物を有する、半導体装置。 - 第1乃至第4配線と、
第1および第2トランジスタと、を有し、
前記第1トランジスタのソースまたはドレインの一方は、前記第1配線と電気的に接続され、
前記第1トランジスタのソースまたはドレインの他方は、前記第2トランジスタのゲートと電気的に接続され、
前記第1トランジスタのゲートは、前記第3配線と電気的に接続され、
前記第2トランジスタのソースまたはドレインの一方は、前記第2配線と電気的に接続され、
前記第2トランジスタのソースまたはドレインの他方は、前記第4配線と電気的に接続され、
前記第1および第2トランジスタは、nチャネル型トランジスタであり、
前記第1および第2トランジスタは、チャネル形成領域に金属酸化物を有する、半導体装置。 - 請求項1または請求項2において、
前記半導体装置は、容量素子を有し、
前記容量素子の一方の電極は、前記第2トランジスタのゲートと電気的に接続され、
前記容量素子の他方の電極は、所定の電位が供給される配線と電気的に接続される、半導体装置。 - 第1乃至第5配線と、
第1および第2トランジスタと、を有し、
前記第2トランジスタは、フロントゲートおよびバックゲートを有し、
前記第1トランジスタのソースまたはドレインの一方は、前記第1配線と電気的に接続され、
前記第1トランジスタのソースまたはドレインの他方は、前記第2トランジスタのフロントゲートと電気的に接続され、
前記第1トランジスタのゲートは、前記第3配線と電気的に接続され、
前記第2トランジスタのソースまたはドレインの一方は、前記第2配線と電気的に接続され、
前記第2トランジスタのソースまたはドレインの他方は、前記第4配線と電気的に接続され、
前記第2トランジスタのバックゲートは、前記第5配線と電気的に接続され、
前記第1および第2トランジスタは、nチャネル型トランジスタであり、
前記第1および第2トランジスタは、チャネル形成領域に金属酸化物を有する、半導体装置。 - m×n個(m、nは1以上の整数)のメモリセルと、
n本の第1配線と、
n本の第2配線と、
m本の第3配線と、
m本の第4配線と、を有し、
前記m×n個のメモリセルは、行列状に配置され、
前記メモリセルのそれぞれは、前記第1乃至第4配線と電気的に接続され、
前記メモリセルのそれぞれは、第1および第2トランジスタを有し、
前記第1トランジスタのソースまたはドレインの一方は、前記第1配線と電気的に接続され、
前記第1トランジスタのソースまたはドレインの他方は、前記第2トランジスタのゲートと電気的に接続され、
前記第1トランジスタのゲートは、前記第3配線と電気的に接続され、
前記第2トランジスタのソースまたはドレインの一方は、前記第2配線と電気的に接続され、
前記第2トランジスタのソースまたはドレインの他方は、前記第4配線と電気的に接続され、
前記第1および第2トランジスタは、nチャネル型トランジスタであり、
前記第1トランジスタは、チャネル形成領域に金属酸化物を有する、記憶装置。 - m×n個(m、nは1以上の整数)のメモリセルと、
n本の第1配線と、
n本の第2配線と、
m本の第3配線と、
m本の第4配線と、を有し、
前記m×n個のメモリセルは、行列状に配置され、
前記メモリセルのそれぞれは、前記第1乃至第4配線と電気的に接続され、
前記メモリセルのそれぞれは、第1および第2トランジスタを有し、
前記第1トランジスタのソースまたはドレインの一方は、前記第1配線と電気的に接続され、
前記第1トランジスタのソースまたはドレインの他方は、前記第2トランジスタのゲートと電気的に接続され、
前記第1トランジスタのゲートは、前記第3配線と電気的に接続され、
前記第2トランジスタのソースまたはドレインの一方は、前記第2配線と電気的に接続され、
前記第2トランジスタのソースまたはドレインの他方は、前記第4配線と電気的に接続され、
前記第1および第2トランジスタは、nチャネル型トランジスタであり、
前記第1および第2トランジスタは、チャネル形成領域に金属酸化物を有する、記憶装置。 - 請求項5または請求項6において、
前記メモリセルのそれぞれは、容量素子を有し、
前記容量素子の一方の電極は、前記第2トランジスタのゲートと電気的に接続され、
前記容量素子の他方の電極は、所定の電位が供給される配線と電気的に接続される、記憶装置。 - m×n個(m、nは1以上の整数)のメモリセルと、
n本の第1配線と、
n本の第2配線と、
m本の第3配線と、
m本の第4配線と、
m本の第5配線と、を有し、
前記m×n個のメモリセルは、行列状に配置され、
前記メモリセルのそれぞれは、第1乃至第5配線と電気的に接続され、
前記メモリセルのそれぞれは、第1および第2トランジスタを有し、
前記第2トランジスタは、フロントゲートおよびバックゲートを有し、
前記第1トランジスタのソースまたはドレインの一方は、前記第1配線と電気的に接続され、
前記第1トランジスタのソースまたはドレインの他方は、前記第2トランジスタのフロントゲートと電気的に接続され、
前記第1トランジスタのゲートは、前記第3配線と電気的に接続され、
前記第2トランジスタのソースまたはドレインの一方は、前記第2配線と電気的に接続され、
前記第2トランジスタのソースまたはドレインの他方は、前記第4配線と電気的に接続され、
前記第2トランジスタのバックゲートは、前記第5配線と電気的に接続され、
前記第1および第2トランジスタは、nチャネル型トランジスタであり、
前記第1および第2トランジスタは、チャネル形成領域に金属酸化物を有する、記憶装置。 - メモリセルアレイと、
周辺回路と、を有し、
前記メモリセルアレイは、m×n個(m、nは1以上の整数)のメモリセルと、n本の第1配線と、n本の第2配線と、m本の第3配線と、m本の第4配線と、を有し、
前記m×n個のメモリセルは、行列状に配置され、
前記メモリセルのそれぞれは、前記第1乃至第4配線と電気的に接続され、
前記メモリセルのそれぞれは、第1トランジスタおよび第2トランジスタを有し、
前記第1トランジスタのソースまたはドレインの一方は、前記第1配線と電気的に接続され、
前記第1トランジスタのソースまたはドレインの他方は、前記第2トランジスタのゲートと電気的に接続され、
前記第1トランジスタのゲートは、前記第3配線と電気的に接続され、
前記第2トランジスタのソースまたはドレインの一方は、前記第2配線と電気的に接続され、
前記第2トランジスタのソースまたはドレインの他方は、前記第4配線と電気的に接続され、
前記第1トランジスタおよび前記第2トランジスタは、nチャネル型トランジスタであり、
前記第1トランジスタおよび前記第2トランジスタは、チャネル形成領域に金属酸化物を有し、
前記周辺回路は、第1回路と、第2回路と、コントローラと、を有し、
前記第1回路は、前記第1配線および前記第2配線と電気的に接続され、
前記第1回路は、前記メモリセルにデータを書き込む機能、および、前記メモリセルからデータを読み出す機能を有し、
前記第2回路は、前記第3配線および前記第4配線と電気的に接続され、
前記第2回路は、前記第3配線および前記第4配線を駆動する機能を有し、
前記コントローラは、前記第1回路および前記第2回路を制御する機能を有する、記憶装置。 - メモリセルアレイと、
周辺回路と、を有し、
前記メモリセルアレイは、m×n個(m、nは1以上の整数)のメモリセルと、n本の第1配線と、n本の第2配線と、m本の第3配線と、m本の第4配線と、を有し、
前記m×n個のメモリセルは、行列状に配置され、
前記メモリセルのそれぞれは、前記第1乃至第4配線と電気的に接続され、
前記メモリセルのそれぞれは、第1トランジスタおよび第2トランジスタを有し、
前記第1トランジスタのソースまたはドレインの一方は、前記第1配線と電気的に接続され、
前記第1トランジスタのソースまたはドレインの他方は、前記第2トランジスタのゲートと電気的に接続され、
前記第1トランジスタのゲートは、前記第3配線と電気的に接続され、
前記第2トランジスタのソースまたはドレインの一方は、前記第2配線と電気的に接続され、
前記第2トランジスタのソースまたはドレインの他方は、前記第4配線と電気的に接続され、
前記第1トランジスタおよび前記第2トランジスタは、nチャネル型トランジスタであり、
前記第1トランジスタおよび前記第2トランジスタは、チャネル形成領域に金属酸化物を有し、
前記周辺回路は、第1回路と、第2回路と、コントローラと、を有し、
前記第1回路は、前記第1配線および前記第2配線と電気的に接続され、
前記第1回路は、前記メモリセルにデータを書き込む機能、および、前記メモリセルからデータを読み出す機能を有し、
前記第2回路は、前記第3配線および前記第4配線と電気的に接続され、
前記第2回路は、前記第3配線および前記第4配線を駆動する機能を有し、
前記コントローラは、前記第1回路および前記第2回路を制御する機能を有し、
前記コントローラは、シリアル・ペリフェラル・インタフェースの機能を有する、記憶装置。 - メモリセルアレイと、
周辺回路と、を有し、
前記メモリセルアレイは、m×n個(m、nは1以上の整数)のメモリセルと、n本の第1配線と、n本の第2配線と、m本の第3配線と、m本の第4配線と、を有し、
前記m×n個のメモリセルは、行列状に配置され、
前記メモリセルのそれぞれは、前記第1乃至第4配線と電気的に接続され、
前記メモリセルのそれぞれは、第1トランジスタおよび第2トランジスタを有し、
前記第1トランジスタのソースまたはドレインの一方は、前記第1配線と電気的に接続され、
前記第1トランジスタのソースまたはドレインの他方は、前記第2トランジスタのゲートと電気的に接続され、
前記第1トランジスタのゲートは、前記第3配線と電気的に接続され、
前記第2トランジスタのソースまたはドレインの一方は、前記第2配線と電気的に接続され、
前記第2トランジスタのソースまたはドレインの他方は、前記第4配線と電気的に接続され、
前記第1トランジスタおよび前記第2トランジスタは、nチャネル型トランジスタであり、
前記第1トランジスタおよび前記第2トランジスタは、チャネル形成領域に金属酸化物を有し、
前記周辺回路は、第1回路と、第2回路と、コントローラと、ページバッファと、を有し、
前記第1回路は、前記第1配線および前記第2配線と電気的に接続され、
前記ページバッファは、データを一時的に記憶する機能を有し、
前記コントローラは、前記ページバッファにデータを書き込む機能、および、前記ページバッファからデータを読み出す機能を有し、
前記第1回路は、前記ページバッファから読み出したデータを、前記メモリセルに書き込む機能、および、前記メモリセルから読み出したデータを、前記ページバッファに書き込む機能を有し、
前記第2回路は、前記第3配線および前記第4配線と電気的に接続され、
前記第2回路は、前記第3配線および前記第4配線を駆動する機能を有し、
前記コントローラは、前記第1回路および前記第2回路を制御する機能を有し、
前記コントローラは、シリアル・ペリフェラル・インタフェースの機能を有する、記憶装置。 - 請求項9乃至請求項11のいずれか一項において、
前記メモリセルのそれぞれは、容量素子を有し、
前記容量素子の一方の電極は、前記第2トランジスタのゲートと電気的に接続され、
前記容量素子の他方の電極は、所定の電位が供給される配線と電気的に接続される、記憶装置。 - 請求項9乃至請求項12のいずれか一項において、
前記第1回路は、前記第1配線および前記第2配線に、第一電位または第二電位を供給し、
前記第2回路は、前記第4配線に、前記第一電位または前記第二電位を供給し、
前記第2回路は、前記第3配線に、前記第一電位または第三電位を供給する、記憶装置。 - 請求項9乃至請求項13のいずれか一項において、
前記第1回路および前記第2回路は、半導体基板に形成されたトランジスタを有し、
前記第1トランジスタおよび前記第2トランジスタは、前記半導体基板の上方に積層して形成される、記憶装置。
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