JP2987172B2 - 半導体集積回路 - Google Patents
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Description
本発明は、ユーザが手元において、複数の論理要素
を、その導通状態がプログラム可能なスイッチ回路を介
して選択的に接続することによって、所望する論理回路
を実現することのできる半導体集積回路に係り、特に、
このスイッチ回路を構成するＮチャネルMOSトランジス
タの伝達特性の改善に関するものである。
を、その導通状態がプログラム可能なスイッチ回路を介
して選択的に接続することによって、所望する論理回路
を実現することのできる半導体集積回路に係り、特に、
このスイッチ回路を構成するＮチャネルMOSトランジス
タの伝達特性の改善に関するものである。
近年、ユーザが手元において任意の論理回路を実現可
能に構成された集積回路であるプログラマブル論理素子
と呼ばれる半導体集積回路（以後、PLD（programmable
logic device）と呼ぶ）が広く使われており、様々な種
類のPLDがユーザに提供されている。 このPLDは、プログラム回路と、複数の論理要素と、
マトリックス状に配置された複数のスイッチ回路とから
構成されている。これらのスイッチ回路は記憶要素とス
イッチング要素とから構成され、記憶要素の内容に基づ
いてスイッチング要素の導通が制御されるものとなって
おり、これにより、導通状態がプログラム可能なスイッ
チ回路が実現されている。ユーザは、予めプログラム回
路により記憶要素にデータをセットし、スイッチ回路を
介して複数の論理要素を選択的に接続することによっ
て、所望する論理回路を実現することができる。 第４図は、従来の、PLDに用いられるスイッチ回路を
示す回路図であり、記憶要素10とスイッチング要素であ
るＮチャネルMOSトランジスタTNとから構成されてい
る。 この第４図において、記憶要素10は、３つのＮチャネ
ルMOSトランジスタTN10〜TN12と、２つのＰチャネルMOS
トランジスタTP11、TP12とにより構成されている。 又、この記憶要素10においては、ＰチャネルMOSトラ
ンジスタTP11とＮチャネルMOSトランジスタTN11とによ
り１つのインバータが構成され、ＰチャネルMOSトラン
ジスタTP12とＮチャネルMOSトランジスタTN12とにより
もう１つのインバータが構成されており、これら２つの
インバータには、電源電圧VCCの電源が供給されてい
る。そして、これら２つのインバータの出力は、互いに
相手のインバータの入力に入力されるような接続となっ
ており、これによりスタティック型メモリセルが構成さ
れて、信号振幅がVCCのビットデータが記憶されるよう
になっている。又、ＮチャネルMOSトランジスタTN10の
ゲートＧには書込み要求信号Ｗが入力されており、この
書込み要求信号ＷがＨ状態のとき、ビットデータＤが、
この記憶要素10内に書込まれるようになっている。 この記憶要素10の出力VGは、記憶されたビットデータ
Ｄとは論理極性が逆の信号であり、ＮチャネルMOSトラ
ンジスタTNのゲートＧに入力されている。従って、この
記憶要素10にビットデータＤとしてＨ状態が記憶されて
いれば、ＮチャネルMOSトランジスタTNの２つの電極Ａ
−Ｂ間はオフ状態となり、このスイッチ回路はオフ状態
となる。一方、記憶要素10にＬ状態が記憶されている場
合には、ＮチャネルMOSトランジスタTNの２つの電極Ａ
−Ｂ間はオン状態となり、このスイッチ回路はオン状態
となる。
能に構成された集積回路であるプログラマブル論理素子
と呼ばれる半導体集積回路（以後、PLD（programmable
logic device）と呼ぶ）が広く使われており、様々な種
類のPLDがユーザに提供されている。 このPLDは、プログラム回路と、複数の論理要素と、
マトリックス状に配置された複数のスイッチ回路とから
構成されている。これらのスイッチ回路は記憶要素とス
イッチング要素とから構成され、記憶要素の内容に基づ
いてスイッチング要素の導通が制御されるものとなって
おり、これにより、導通状態がプログラム可能なスイッ
チ回路が実現されている。ユーザは、予めプログラム回
路により記憶要素にデータをセットし、スイッチ回路を
介して複数の論理要素を選択的に接続することによっ
て、所望する論理回路を実現することができる。 第４図は、従来の、PLDに用いられるスイッチ回路を
示す回路図であり、記憶要素10とスイッチング要素であ
るＮチャネルMOSトランジスタTNとから構成されてい
る。 この第４図において、記憶要素10は、３つのＮチャネ
ルMOSトランジスタTN10〜TN12と、２つのＰチャネルMOS
トランジスタTP11、TP12とにより構成されている。 又、この記憶要素10においては、ＰチャネルMOSトラ
ンジスタTP11とＮチャネルMOSトランジスタTN11とによ
り１つのインバータが構成され、ＰチャネルMOSトラン
ジスタTP12とＮチャネルMOSトランジスタTN12とにより
もう１つのインバータが構成されており、これら２つの
インバータには、電源電圧VCCの電源が供給されてい
る。そして、これら２つのインバータの出力は、互いに
相手のインバータの入力に入力されるような接続となっ
ており、これによりスタティック型メモリセルが構成さ
れて、信号振幅がVCCのビットデータが記憶されるよう
になっている。又、ＮチャネルMOSトランジスタTN10の
ゲートＧには書込み要求信号Ｗが入力されており、この
書込み要求信号ＷがＨ状態のとき、ビットデータＤが、
この記憶要素10内に書込まれるようになっている。 この記憶要素10の出力VGは、記憶されたビットデータ
Ｄとは論理極性が逆の信号であり、ＮチャネルMOSトラ
ンジスタTNのゲートＧに入力されている。従って、この
記憶要素10にビットデータＤとしてＨ状態が記憶されて
いれば、ＮチャネルMOSトランジスタTNの２つの電極Ａ
−Ｂ間はオフ状態となり、このスイッチ回路はオフ状態
となる。一方、記憶要素10にＬ状態が記憶されている場
合には、ＮチャネルMOSトランジスタTNの２つの電極Ａ
−Ｂ間はオン状態となり、このスイッチ回路はオン状態
となる。
しかしながら、このような従来の記憶要素10とスイッ
チング用ＮチャネルMOSトランジスタTNとを用いたスイ
ッチ回路においては、このスイッチング用ＮチャネルMO
SトランジスタTNのオン状態時に、そのスレッショルド
電圧VTNの影響を受けて、電極Ａ−Ｂ間を伝達する信号
に電圧降下を生じる場合がある。例えば、ＮチャネルMO
SトランジスタTNのゲートＧに、記憶要素の出力VGとし
て電圧VCCが与えられている場合には、このトランジス
タTNを介して伝達された信号の振幅はVCC−VTNが最大で
あり、このスイッチ回路に電圧VCCの振幅を有する信号
が入力されても、その出力信号の振幅はVCC−VTNに減少
する。このため、このスイッチ回路を介して伝達された
信号が次段のCMOSゲートに入力される場合には、このCM
OSゲートを構成するＰチャネルトランジスタを完全にオ
フ状態にすることができず、これによって生じるDC洩れ
電流により消費電力を増加させてしまうという問題があ
る。 又、このスイッチ回路を複数個経由して信号が伝達さ
れる場合にはトランジスタTNのオン抵抗が顕在化して信
号を遅延せしめ、高速化の妨げになるという問題をも有
している。 上述した伝達信号の振幅の減少に起因してDC洩れ電流
が増加するという問題に対しては、ＮチャネルMOSトラ
ンジスタTNと並列にＰチャネルMOSトランジスタを接続
して、スイッチング要素を双方向トランスファゲート化
して用いるという方法が知られており、以下に説明す
る。 第５図は、スイッチング要素として双方向トランスフ
ァゲートを用いたスイッチ回路を示す回路図である。 この第５図において、ＮチャネルMOSトランジスタTN1
0〜TN12とＰチャネルMOSトランジスタTP11、TP12とは、
前述の第４図のものと同じもので同一の目的に用いられ
ている。 この第５図に示したスイッチ回路と、第４図に示した
スイッチ回路との相違点はＰチャネルMOSトランジスタT
PをＮチャネルMOSトランジスタTNと並列に接続し、この
トランジスタTPのゲートＧに、ＮチャネルMOSトランジ
スタTN13とＰチャネルMOSトランジスタTP13とから構成
されるインバータを介して、トランジスタTNのゲートＧ
に与えられる信号とは論理極性が逆の信号を供給してい
る点である。 このように、スッチング要素を双方向トランスファゲ
ート化したスイッチ回路においては、信号のＨレベル及
びＬレベルはそれぞれトランジスタTP13及びトランジス
タTN13を介して伝達される。従って信号の振幅はスイッ
チング要素を構成するトランジスタのスレッショルド電
圧（VTN、VTP）の影響を受けることがなく、第４図に示
すスイッチ回路のような伝達信号の振幅の減少は生じな
い。 又、電極Ａ−Ｂ間にＮチャネルMOSトランジスタTNと
ＰチャネルMOSトランジスタTPをパラレルに接続するこ
とにより、この電極Ａ−Ｂ間のオン抵抗を減少させるこ
とができ、この限りにおいては、信号の遅延特性の改善
に寄与する。 しかしながら、このように、スイッチング要素として
双方向トランスファゲートを用いると、電極Ａ、Ｂに
は、第４図に示すスイッチ回路に比して、ＰチャネルMO
SトランジスタTPのジャンクション容量が加重されるた
め、抵抗成分の減少分以上に容量成分が増加すると、結
果的に、このスイッチ回路の信号伝達遅延特性を悪化さ
せてしまう場合があり、この場合、トランジスタTNとト
ランジスタTPのサイズを最適化する必要があるという問
題点がある。又、スイッチング要素を双方向トランスフ
ァゲート化することにより、スイッチ回路の構成素子数
の増加を招くという問題もある。 本発明は、前記従来の問題点を解決するべくなされた
もので、ユーザが手元において、複数の論理要素をプロ
グラム可能なスイッチ回路を介して選択的に接続するこ
とによって、所望する論理回路を実現することのできる
半導体集積回路において、構成素子数の増加を招くこと
なく、伝達信号の振幅が減衰せず、信号遅延の改善され
たスイッチ回路を有する半導体集積回路を提供すること
を目的とする。
チング用ＮチャネルMOSトランジスタTNとを用いたスイ
ッチ回路においては、このスイッチング用ＮチャネルMO
SトランジスタTNのオン状態時に、そのスレッショルド
電圧VTNの影響を受けて、電極Ａ−Ｂ間を伝達する信号
に電圧降下を生じる場合がある。例えば、ＮチャネルMO
SトランジスタTNのゲートＧに、記憶要素の出力VGとし
て電圧VCCが与えられている場合には、このトランジス
タTNを介して伝達された信号の振幅はVCC−VTNが最大で
あり、このスイッチ回路に電圧VCCの振幅を有する信号
が入力されても、その出力信号の振幅はVCC−VTNに減少
する。このため、このスイッチ回路を介して伝達された
信号が次段のCMOSゲートに入力される場合には、このCM
OSゲートを構成するＰチャネルトランジスタを完全にオ
フ状態にすることができず、これによって生じるDC洩れ
電流により消費電力を増加させてしまうという問題があ
る。 又、このスイッチ回路を複数個経由して信号が伝達さ
れる場合にはトランジスタTNのオン抵抗が顕在化して信
号を遅延せしめ、高速化の妨げになるという問題をも有
している。 上述した伝達信号の振幅の減少に起因してDC洩れ電流
が増加するという問題に対しては、ＮチャネルMOSトラ
ンジスタTNと並列にＰチャネルMOSトランジスタを接続
して、スイッチング要素を双方向トランスファゲート化
して用いるという方法が知られており、以下に説明す
る。 第５図は、スイッチング要素として双方向トランスフ
ァゲートを用いたスイッチ回路を示す回路図である。 この第５図において、ＮチャネルMOSトランジスタTN1
0〜TN12とＰチャネルMOSトランジスタTP11、TP12とは、
前述の第４図のものと同じもので同一の目的に用いられ
ている。 この第５図に示したスイッチ回路と、第４図に示した
スイッチ回路との相違点はＰチャネルMOSトランジスタT
PをＮチャネルMOSトランジスタTNと並列に接続し、この
トランジスタTPのゲートＧに、ＮチャネルMOSトランジ
スタTN13とＰチャネルMOSトランジスタTP13とから構成
されるインバータを介して、トランジスタTNのゲートＧ
に与えられる信号とは論理極性が逆の信号を供給してい
る点である。 このように、スッチング要素を双方向トランスファゲ
ート化したスイッチ回路においては、信号のＨレベル及
びＬレベルはそれぞれトランジスタTP13及びトランジス
タTN13を介して伝達される。従って信号の振幅はスイッ
チング要素を構成するトランジスタのスレッショルド電
圧（VTN、VTP）の影響を受けることがなく、第４図に示
すスイッチ回路のような伝達信号の振幅の減少は生じな
い。 又、電極Ａ−Ｂ間にＮチャネルMOSトランジスタTNと
ＰチャネルMOSトランジスタTPをパラレルに接続するこ
とにより、この電極Ａ−Ｂ間のオン抵抗を減少させるこ
とができ、この限りにおいては、信号の遅延特性の改善
に寄与する。 しかしながら、このように、スイッチング要素として
双方向トランスファゲートを用いると、電極Ａ、Ｂに
は、第４図に示すスイッチ回路に比して、ＰチャネルMO
SトランジスタTPのジャンクション容量が加重されるた
め、抵抗成分の減少分以上に容量成分が増加すると、結
果的に、このスイッチ回路の信号伝達遅延特性を悪化さ
せてしまう場合があり、この場合、トランジスタTNとト
ランジスタTPのサイズを最適化する必要があるという問
題点がある。又、スイッチング要素を双方向トランスフ
ァゲート化することにより、スイッチ回路の構成素子数
の増加を招くという問題もある。 本発明は、前記従来の問題点を解決するべくなされた
もので、ユーザが手元において、複数の論理要素をプロ
グラム可能なスイッチ回路を介して選択的に接続するこ
とによって、所望する論理回路を実現することのできる
半導体集積回路において、構成素子数の増加を招くこと
なく、伝達信号の振幅が減衰せず、信号遅延の改善され
たスイッチ回路を有する半導体集積回路を提供すること
を目的とする。
本発明は、複数の論理回路と、第１の電極と第２の電
極との２つの電極間の導通がプログラム可能な複数のス
イッチ回路とを有し、プログラムによって導通された前
記複数のスイッチ回路を介して前記複数の論理回路を選
択的に接続することによって所望する論理回路を実現す
ることができる半導体集積回路において、前記スイッチ
回路は、プログラムされた内容に基づいて導通制御信号
を出力する記憶要素と、ソース及びドレインがそれぞれ
前記第１及び第２の電極に接続され、ゲートに前記導通
制御信号が与えられたＮチャネルMOSトランジスタとを
有し、前記導通制御信号の振幅電圧は前記第１又は第２
の電極に与えられる伝達信号の振幅電圧よりも高いこと
により、前記課題を達成したものである。
極との２つの電極間の導通がプログラム可能な複数のス
イッチ回路とを有し、プログラムによって導通された前
記複数のスイッチ回路を介して前記複数の論理回路を選
択的に接続することによって所望する論理回路を実現す
ることができる半導体集積回路において、前記スイッチ
回路は、プログラムされた内容に基づいて導通制御信号
を出力する記憶要素と、ソース及びドレインがそれぞれ
前記第１及び第２の電極に接続され、ゲートに前記導通
制御信号が与えられたＮチャネルMOSトランジスタとを
有し、前記導通制御信号の振幅電圧は前記第１又は第２
の電極に与えられる伝達信号の振幅電圧よりも高いこと
により、前記課題を達成したものである。
第６図は、ＮチャネルMOSトランジスタのスイッチン
グ作用を説明するための線図である。 この第６図において、TNはスイッチング用Ｎチャネル
MOSトランジスタである。このＮチャネルMOSトランジス
タTNのゲート電圧、ソース電圧、ドレイン電圧をそれぞ
れVG、VS、VDとし、このドレインに電源電圧VCCを与え
た場合（即ちVD＝VCC）のゲート電圧VGとするとＮチャ
ネルMOSトランジスタTNのドレインＤとソースＳ間のオ
ン条件は次式の通りである。 VG＞VS＋VTN …（１） ここで、VTNは、ＮチャネルMOSトランジスタTNのスレ
ッショルド電圧である。 従って、ドレインに与えられた電圧VCCがVTNの影響を
受けずにソースに現われるためには、（１）式でVS＝V
CCとして、次式が成立する必要がある。 VG＞VS＋VTN …（２） 以上の説明から明らかなように、ＮチャネルMOSトラ
ンジスタTNを信号の振幅電圧を減衰させずに伝達するス
イッチとして用いるには、そのゲートに与えられる信号
の振幅電圧VGは（２）式を満たせばよい。 このように、ＮチャネルMOSトランジスタTNは、その
ゲートに与えられる信号によって、オン・オフの状態が
“スイッチング”するが、そのオン状態において、導通
制御信号の振幅電圧VGが（２）式を満たしていない場合
には、スレッショルド電圧VTNが顕在化して伝達信号の
振幅は減少する。この場合、伝達信号の振幅電圧VS′は
次式で与えられる。 VS′＝VG−VTN …（３） 但し、（１）、（２）、（３）式において基板効果は
無視している。 本発明は、このようなＮチャネルMOSトランジスタの
スイッチング作用に着目したもので、このＮチャネルMO
SトランジスタTNの導通を制御する導通制御信号の振幅
電圧VGを、このスイッチング用ＮチャネルMOSトランジ
スタTNを介して伝達される伝達信号の振幅電圧VCCより
高くしている。従って、（２）式から導かれるように、
導通制御信号の振幅電圧VGが、伝達信号の振幅電圧VCC
よりスレッショルド電圧VTN以上高ければ、このＮチャ
ネルMOSトランジスタTNのスレッショルド電圧VTNの影響
を受けて伝達信号の振幅が減衰することなくスイッチ回
路により伝達され、更に、トランジスタTNのオン抵抗を
減少することができ、良好な信号伝達特性を得ることが
できる。
グ作用を説明するための線図である。 この第６図において、TNはスイッチング用Ｎチャネル
MOSトランジスタである。このＮチャネルMOSトランジス
タTNのゲート電圧、ソース電圧、ドレイン電圧をそれぞ
れVG、VS、VDとし、このドレインに電源電圧VCCを与え
た場合（即ちVD＝VCC）のゲート電圧VGとするとＮチャ
ネルMOSトランジスタTNのドレインＤとソースＳ間のオ
ン条件は次式の通りである。 VG＞VS＋VTN …（１） ここで、VTNは、ＮチャネルMOSトランジスタTNのスレ
ッショルド電圧である。 従って、ドレインに与えられた電圧VCCがVTNの影響を
受けずにソースに現われるためには、（１）式でVS＝V
CCとして、次式が成立する必要がある。 VG＞VS＋VTN …（２） 以上の説明から明らかなように、ＮチャネルMOSトラ
ンジスタTNを信号の振幅電圧を減衰させずに伝達するス
イッチとして用いるには、そのゲートに与えられる信号
の振幅電圧VGは（２）式を満たせばよい。 このように、ＮチャネルMOSトランジスタTNは、その
ゲートに与えられる信号によって、オン・オフの状態が
“スイッチング”するが、そのオン状態において、導通
制御信号の振幅電圧VGが（２）式を満たしていない場合
には、スレッショルド電圧VTNが顕在化して伝達信号の
振幅は減少する。この場合、伝達信号の振幅電圧VS′は
次式で与えられる。 VS′＝VG−VTN …（３） 但し、（１）、（２）、（３）式において基板効果は
無視している。 本発明は、このようなＮチャネルMOSトランジスタの
スイッチング作用に着目したもので、このＮチャネルMO
SトランジスタTNの導通を制御する導通制御信号の振幅
電圧VGを、このスイッチング用ＮチャネルMOSトランジ
スタTNを介して伝達される伝達信号の振幅電圧VCCより
高くしている。従って、（２）式から導かれるように、
導通制御信号の振幅電圧VGが、伝達信号の振幅電圧VCC
よりスレッショルド電圧VTN以上高ければ、このＮチャ
ネルMOSトランジスタTNのスレッショルド電圧VTNの影響
を受けて伝達信号の振幅が減衰することなくスイッチ回
路により伝達され、更に、トランジスタTNのオン抵抗を
減少することができ、良好な信号伝達特性を得ることが
できる。
以下、本発明の実施例を図面を用いて詳細に説明す
る。 第１図は、本発明が適用された記憶要素とスイッチン
グ要素とから構成されたスイッチ回路を示す線図であ
る。 この第１図において、記憶要素10は、ＮチャネルMOS
トランジスタTN10〜TN12とＰチャネルMOSトランジスタT
P11、TP12より構成されており、これらは、それぞれ、
第４図の同符号のトランジスタと同一のものであり、同
一の機能に用いられている。又、この第１図におけるＮ
チャネルMOSトランジスタTNは、第４図の従来のスイッ
チング用ＮチャネルMOSトランジスタTNと同一のもので
ある。 しかしながら、この第１図における本発明の実施例に
おいては、記憶要素10への供給電源電圧がVCCではな
く、このVCCよりも高い電圧VHである。そして、Ｎチャ
ネルMOSトランジスタTNのゲートＧの振幅電圧VGは記憶
要素10に供給される電源電圧に等しく、ゲートＧの振幅
電圧VGは電圧VHとなる。従って、ＮチャネルMOSトラン
ジスタTNのゲートＧに与えられる電圧を従来のゲートＧ
の振幅電圧よりも高くすることができる。 この電圧VHは、以下に説明する電源電圧昇圧回路又は
外部の電源から供給される。 第２図は、前述の第１図に示される実施例に用いられ
る電源電圧昇圧回路を示す線図である。 この電源電圧昇圧回路は、発振器12と、コンデンサＣ
と、ダイオードトランジスタとして用いられているＮチ
ャネルMOSトランジスタTN1とTN2とによる、いわゆるチ
ャージポンプ回路、及び電圧クランプダイオードとして
用いられているトランジスタTN3、TN4とによりが構成さ
れている。 発振器12としては半導体集積回路内部に他の目的のた
めの発振器があればこれを利用してもよい。 まず最初に、電圧クランプダイオードトランジスタTN
3、TN4の効果を考慮しない場合を説明する。この電源電
圧昇圧回路において、発振器12からは、電圧VCCと電圧
ゼロとの間を、所定の周波数ｆで発振している発振信号
が出力されている。この発振器12の出力として電圧ゼロ
がコンデンサＣの一方の電極ｂに与えられると、トラン
ジスタTN1を介して、コンデンサＣが充電され、コンデ
ンサＣの他方の電極ａの電圧がVCC−VTNまで上昇する。 この後、発振器12の出力が電圧VCCとなると、ａ点に
おける電圧はコンデンサＣの両端に発生している電圧V
CC−VTNと発振器12からの出力電圧VCCとの和、即ち、2V
CC−VTNの電圧となる。この電圧はダイオードとして機
能しているＮチャネルMOSトランジスタTN2のドレインに
与えられる。 そして、出力端Ｐの電圧VPが（2VCC−VTN）−VTNより
低い場合には、その電位差によりコンデンサＣに蓄えら
れた電荷の一部が出力端Ｐに放出され、電圧VPが上昇す
る。このコンデンサＣの電荷の放出は、VPが（2VCC−V
TN）−VTNに達するまで繰返し行われる。 次に、クランプダイオードトランジスタTN3、TN4の効
果を考慮すると、２つのＮチャネルMOSトランジスタTN3
とTN4とは、上述したコンデンサＣからの電荷放出の結
果、出力Ｐ側の電圧VPが（VCC＋２×VTN）の電圧よりも
高くなるとオン状態となる。従って、出力Ｐの電圧VPは
電圧VCC＋2VTNにクランプされ、電圧VPとして、前述の
（２）式の条件を満たした（VCC＋２×VTN）の電圧を得
ることができる。 これら２つのＮチャネルMOSトランジスタTN3とTN4と
によるクランプ作用により、電源電圧が適正値に保た
れ、半導体集積回路の破壊をも防ぐことができる。 ここで、例えばVCC＝5V、VTN＝1Vの場合を考えると、
チャージポンプにより、VPとして得ることのできる最大
電圧は（2VCC−VTN）−VTN＝8Vであるが、クランプ電圧
はVCC＋2VTN＝7Vであるため、チャージポンプから出力
端Ｐに放出された電荷の一部は、VPが7Vを超えると、ト
ランジスタTN3、TN4を介して電源VCCに放出される。こ
の結果、VPは昇圧された一定の電圧7Vに保たれる。 第３図は、前述の第１図の本発明の実施例に前述の第
２図の電源電圧昇圧回路を用いるときに用いる電源電圧
切替回路の回路図である。 この第３図に示される電源電圧切替回路は、電源電圧
選択信号Ｓの入力に従って、記憶要素10に供給される電
源電圧VHとして電圧VP又は電圧VCCのいずれか一方を選
択するものである。 このように前述の第１図の記憶要素10に供給される電
源電圧VHの電圧を切替えるのは、この記憶要素10のデー
タ書込み時において、電源電圧VHを電圧VCCに降下させ
て、データの書込みを安定的に行うためである。 この第３図において、ＰチャネルMOSトランジスタTP5
とＮチャネルMOSトランジスタTN7とによりインバータが
構成されており、２つのＰチャネルMOSトランジスタTP1
とTP2とにより電源電圧VPと電源電圧VCCとを切替えるス
イッチ回路が構成されており、又、２つのＰチャネルMO
SトランジスタTP3、TP4と２つのＮチャネルMOSトランジ
スタTN5、TN6とにより前記スイッチ回路をドライブする
ための２つのドライバ（インバータ）が構成されてい
る。これら２つのドライバのうちの一方のドライバに
は、ＰチャネルMOSトランジスタTP5とＮチャネルMOSト
ランジスタTN7とにより構成されているインバータか
ら、極性の反転された信号が入力されている。従って、
これら２つのドライバのオン・オフの極性は互いに異な
り、従ってスイッチ回路を構成する２つのＰチャネルMO
SトランジスタTP1とTP2とのオン・オフの極性も互いに
異なるものとなる。これにより電源電圧VPとVCCとを切
替えることができる。 例えば、電源電圧選択信号ＳがＨ状態のときには、こ
の電源電圧切替回路の出力電源電圧VHは電源電圧VPとな
る。又、この電源電圧選択信号ＳがＬ状態のときにはこ
の電源電圧切替回路の出力電源電圧VHが電源電圧VCCと
なる。従って、前述の第１図の記憶要素10のビットデー
タＤを書込むときには、この電源電圧選択信号ＳをＬ状
態とすればよい。 以上説明したように、スイッチング用ＮチャネルMOS
トランジスタTNのオン状態時において、このＮチャネル
MOSトランジスタTNのゲート電圧VGを高くすることがで
き、よって、このスイッチング特性を改善することがで
きる。
る。 第１図は、本発明が適用された記憶要素とスイッチン
グ要素とから構成されたスイッチ回路を示す線図であ
る。 この第１図において、記憶要素10は、ＮチャネルMOS
トランジスタTN10〜TN12とＰチャネルMOSトランジスタT
P11、TP12より構成されており、これらは、それぞれ、
第４図の同符号のトランジスタと同一のものであり、同
一の機能に用いられている。又、この第１図におけるＮ
チャネルMOSトランジスタTNは、第４図の従来のスイッ
チング用ＮチャネルMOSトランジスタTNと同一のもので
ある。 しかしながら、この第１図における本発明の実施例に
おいては、記憶要素10への供給電源電圧がVCCではな
く、このVCCよりも高い電圧VHである。そして、Ｎチャ
ネルMOSトランジスタTNのゲートＧの振幅電圧VGは記憶
要素10に供給される電源電圧に等しく、ゲートＧの振幅
電圧VGは電圧VHとなる。従って、ＮチャネルMOSトラン
ジスタTNのゲートＧに与えられる電圧を従来のゲートＧ
の振幅電圧よりも高くすることができる。 この電圧VHは、以下に説明する電源電圧昇圧回路又は
外部の電源から供給される。 第２図は、前述の第１図に示される実施例に用いられ
る電源電圧昇圧回路を示す線図である。 この電源電圧昇圧回路は、発振器12と、コンデンサＣ
と、ダイオードトランジスタとして用いられているＮチ
ャネルMOSトランジスタTN1とTN2とによる、いわゆるチ
ャージポンプ回路、及び電圧クランプダイオードとして
用いられているトランジスタTN3、TN4とによりが構成さ
れている。 発振器12としては半導体集積回路内部に他の目的のた
めの発振器があればこれを利用してもよい。 まず最初に、電圧クランプダイオードトランジスタTN
3、TN4の効果を考慮しない場合を説明する。この電源電
圧昇圧回路において、発振器12からは、電圧VCCと電圧
ゼロとの間を、所定の周波数ｆで発振している発振信号
が出力されている。この発振器12の出力として電圧ゼロ
がコンデンサＣの一方の電極ｂに与えられると、トラン
ジスタTN1を介して、コンデンサＣが充電され、コンデ
ンサＣの他方の電極ａの電圧がVCC−VTNまで上昇する。 この後、発振器12の出力が電圧VCCとなると、ａ点に
おける電圧はコンデンサＣの両端に発生している電圧V
CC−VTNと発振器12からの出力電圧VCCとの和、即ち、2V
CC−VTNの電圧となる。この電圧はダイオードとして機
能しているＮチャネルMOSトランジスタTN2のドレインに
与えられる。 そして、出力端Ｐの電圧VPが（2VCC−VTN）−VTNより
低い場合には、その電位差によりコンデンサＣに蓄えら
れた電荷の一部が出力端Ｐに放出され、電圧VPが上昇す
る。このコンデンサＣの電荷の放出は、VPが（2VCC−V
TN）−VTNに達するまで繰返し行われる。 次に、クランプダイオードトランジスタTN3、TN4の効
果を考慮すると、２つのＮチャネルMOSトランジスタTN3
とTN4とは、上述したコンデンサＣからの電荷放出の結
果、出力Ｐ側の電圧VPが（VCC＋２×VTN）の電圧よりも
高くなるとオン状態となる。従って、出力Ｐの電圧VPは
電圧VCC＋2VTNにクランプされ、電圧VPとして、前述の
（２）式の条件を満たした（VCC＋２×VTN）の電圧を得
ることができる。 これら２つのＮチャネルMOSトランジスタTN3とTN4と
によるクランプ作用により、電源電圧が適正値に保た
れ、半導体集積回路の破壊をも防ぐことができる。 ここで、例えばVCC＝5V、VTN＝1Vの場合を考えると、
チャージポンプにより、VPとして得ることのできる最大
電圧は（2VCC−VTN）−VTN＝8Vであるが、クランプ電圧
はVCC＋2VTN＝7Vであるため、チャージポンプから出力
端Ｐに放出された電荷の一部は、VPが7Vを超えると、ト
ランジスタTN3、TN4を介して電源VCCに放出される。こ
の結果、VPは昇圧された一定の電圧7Vに保たれる。 第３図は、前述の第１図の本発明の実施例に前述の第
２図の電源電圧昇圧回路を用いるときに用いる電源電圧
切替回路の回路図である。 この第３図に示される電源電圧切替回路は、電源電圧
選択信号Ｓの入力に従って、記憶要素10に供給される電
源電圧VHとして電圧VP又は電圧VCCのいずれか一方を選
択するものである。 このように前述の第１図の記憶要素10に供給される電
源電圧VHの電圧を切替えるのは、この記憶要素10のデー
タ書込み時において、電源電圧VHを電圧VCCに降下させ
て、データの書込みを安定的に行うためである。 この第３図において、ＰチャネルMOSトランジスタTP5
とＮチャネルMOSトランジスタTN7とによりインバータが
構成されており、２つのＰチャネルMOSトランジスタTP1
とTP2とにより電源電圧VPと電源電圧VCCとを切替えるス
イッチ回路が構成されており、又、２つのＰチャネルMO
SトランジスタTP3、TP4と２つのＮチャネルMOSトランジ
スタTN5、TN6とにより前記スイッチ回路をドライブする
ための２つのドライバ（インバータ）が構成されてい
る。これら２つのドライバのうちの一方のドライバに
は、ＰチャネルMOSトランジスタTP5とＮチャネルMOSト
ランジスタTN7とにより構成されているインバータか
ら、極性の反転された信号が入力されている。従って、
これら２つのドライバのオン・オフの極性は互いに異な
り、従ってスイッチ回路を構成する２つのＰチャネルMO
SトランジスタTP1とTP2とのオン・オフの極性も互いに
異なるものとなる。これにより電源電圧VPとVCCとを切
替えることができる。 例えば、電源電圧選択信号ＳがＨ状態のときには、こ
の電源電圧切替回路の出力電源電圧VHは電源電圧VPとな
る。又、この電源電圧選択信号ＳがＬ状態のときにはこ
の電源電圧切替回路の出力電源電圧VHが電源電圧VCCと
なる。従って、前述の第１図の記憶要素10のビットデー
タＤを書込むときには、この電源電圧選択信号ＳをＬ状
態とすればよい。 以上説明したように、スイッチング用ＮチャネルMOS
トランジスタTNのオン状態時において、このＮチャネル
MOSトランジスタTNのゲート電圧VGを高くすることがで
き、よって、このスイッチング特性を改善することがで
きる。
以上説明した通り、本発明によれば、スイッチングに
用いられるＮチャネルMOSトランジスタのスレッショル
ド電圧VTNに起因する伝達信号の振幅の減衰をなくすこ
とができる。従って、例えばこのスイッチング用Ｎチャ
ネルMOSトランジスタを介して次段のCMOSゲートにＨ状
態が入力される場合には、このCMOSゲートを構成するＰ
チャネルトランジスタをより完全にオフ状態にし消費電
力を低減すると共に、前記スイッチング用ＮチャネルMO
Sトランジスタのオン抵抗の減少により信号伝達遅延特
性をも改善することができるという優れた効果を得るこ
とができる。
用いられるＮチャネルMOSトランジスタのスレッショル
ド電圧VTNに起因する伝達信号の振幅の減衰をなくすこ
とができる。従って、例えばこのスイッチング用Ｎチャ
ネルMOSトランジスタを介して次段のCMOSゲートにＨ状
態が入力される場合には、このCMOSゲートを構成するＰ
チャネルトランジスタをより完全にオフ状態にし消費電
力を低減すると共に、前記スイッチング用ＮチャネルMO
Sトランジスタのオン抵抗の減少により信号伝達遅延特
性をも改善することができるという優れた効果を得るこ
とができる。
第１図は、本発明が適応されたスイッチ回路の実施例を
示す回路図、 第２図は、前記実施例に用いられる電源電圧昇圧回路を
示す回路図、 第３図は、前記実施例に前記電源電圧昇圧回路を用いる
場合に用いる電源電圧切替回路を示す回路図、 第４図は、従来のスイッチ回路の一例を示す回路図、 第５図は、従来のスイッチング要素の他の例を示す回路
図、 第６図は、本発明の原理を説明するためのＮチャネルMO
Sトランジスタのスイッチング作用を説明するための線
図である。 TN……スイッチング用ＮチャネルMOSトランジスタ、 TP……スイッチング用ＰチャネルMOSトランジスタ、 TN1〜TN7、TN10〜TN12……ＮチャネルMOSトランジス
タ、 TP1〜TP5、TP11、TP12……ＰチャネルMOSトランジス
タ、 Ｇ……MOSトランジスタのゲート入力、 VCC……電源電圧、 VH……昇圧された電源電圧、 VTN……ＮチャネルMOSトランジスタのスレッショルド電
圧、 Ｗ……書込要求信号、 Ｄ……書込ビットデータ、 10……記憶要素。
示す回路図、 第２図は、前記実施例に用いられる電源電圧昇圧回路を
示す回路図、 第３図は、前記実施例に前記電源電圧昇圧回路を用いる
場合に用いる電源電圧切替回路を示す回路図、 第４図は、従来のスイッチ回路の一例を示す回路図、 第５図は、従来のスイッチング要素の他の例を示す回路
図、 第６図は、本発明の原理を説明するためのＮチャネルMO
Sトランジスタのスイッチング作用を説明するための線
図である。 TN……スイッチング用ＮチャネルMOSトランジスタ、 TP……スイッチング用ＰチャネルMOSトランジスタ、 TN1〜TN7、TN10〜TN12……ＮチャネルMOSトランジス
タ、 TP1〜TP5、TP11、TP12……ＰチャネルMOSトランジス
タ、 Ｇ……MOSトランジスタのゲート入力、 VCC……電源電圧、 VH……昇圧された電源電圧、 VTN……ＮチャネルMOSトランジスタのスレッショルド電
圧、 Ｗ……書込要求信号、 Ｄ……書込ビットデータ、 10……記憶要素。
Claims (1)
- 【請求項１】複数の論理回路と、第１の電極と第２の電
極との２つの電極間の導通がプログラム可能な複数のス
イッチ回路とを有し、プログラムによって導通された前
記複数のスイッチ回路を介して前記複数の論理回路を選
択的に接続することによって所望する論理回路を実現す
ることができる半導体集積回路において、 前記スイッチ回路は、プログラムされた内容に基づいて
導通制御信号を出力する記憶要素と、ソース及びドレイ
ンがそれぞれ前記第１及び第２の電極に接続され、ゲー
トに前記導通制御信号が与えられたＮチャネルMOSトラ
ンジスタとを有し、 前記導通制御信号の振幅電圧は前記第１又は第２の電極
に与えられる伝達信号の振幅電圧よりも高いことを特徴
とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2150681A JP2987172B2 (ja) | 1990-06-08 | 1990-06-08 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2150681A JP2987172B2 (ja) | 1990-06-08 | 1990-06-08 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0442615A JPH0442615A (ja) | 1992-02-13 |
| JP2987172B2 true JP2987172B2 (ja) | 1999-12-06 |
Family
ID=15502146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2150681A Expired - Fee Related JP2987172B2 (ja) | 1990-06-08 | 1990-06-08 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2987172B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2752115B1 (fr) * | 1996-07-31 | 1999-01-29 | Inside Technologies | Commutateur programmable, capacite ajustable et circuit resonant realises au moyen d'un tel commutateur |
| US8581625B2 (en) * | 2011-05-19 | 2013-11-12 | Semiconductor Energy Laboratory Co., Ltd. | Programmable logic device |
| TWI633650B (zh) * | 2013-06-21 | 2018-08-21 | 半導體能源研究所股份有限公司 | 半導體裝置 |
| US9515094B2 (en) * | 2013-06-26 | 2016-12-06 | Semiconductor Energy Laboratory Co., Ltd. | Storage device and semiconductor device |
-
1990
- 1990-06-08 JP JP2150681A patent/JP2987172B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0442615A (ja) | 1992-02-13 |
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Legal Events
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|---|---|---|---|
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