KR102643895B1 - 반도체 장치, 전자 부품, 및 전자 기기 - Google Patents

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무네히로 코즈마
요시유키 쿠로카와
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 처리 성능이 높은 반도체 장치를 제공한다. 제 1 및 제 2 회로와 제 1 내지 제 3 배선과 제 1 내지 제 4 트랜지스터를 가진다. 제 1 회로는 제 1 배선 및 제 1 트랜지스터의 게이트와 전기적으로 접속되고, 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 제 2 배선과 전기적으로 접속되고, 제 1 트랜지스터의 소스 및 드레인 중 다른 한쪽은 제 2 트랜지스터의 게이트와 전기적으로 접속되고, 제 2 회로는 제 1 배선 및 제 3 트랜지스터의 게이트와 전기적으로 접속되고, 제 3 트랜지스터의 소스 및 드레인 중 한쪽은 제 3 배선과 전기적으로 접속되고, 제 3 트랜지스터의 소스 및 드레인 중 다른 한쪽은 제 4 트랜지스터의 게이트와 전기적으로 접속되고, 제 4 트랜지스터의 소스 및 드레인 중 한쪽은 제 2 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고, 제 4 트랜지스터의 소스 및 드레인 중 다른 한쪽은 제 2 트랜지스터의 소스 및 드레인 중 다른 한쪽과 전기적으로 접속되어 있다.

Description

반도체 장치, 전자 부품, 및 전자 기기{SEMICONDUCTOR DEVICE, ELECTRONIC COMPONENT, AND ELECTRONIC DEVICE}
본 발명의 일 형태는 반도체 장치에 관한 것이다.
또한, 본 발명의 일 형태는 상술한 기술 분야에 한정되지 않는다. 본 명세서 등에 개시(開示)되는 발명의 일 형태인 기술 분야는 물건, 방법, 또는 제조 방법에 관한 것이다. 또는, 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 그러므로, 더 구체적으로 본 명세서에 개시되는 본 발명의 일 형태인 기술 분야로서는 반도체 장치, 표시 장치, 액정 표시 장치, 발광 장치, 조명 장치, 축전 장치, 기억 장치, 촬상 장치, 이들의 동작 방법, 또는 이들의 제조 방법을 일례로서 들 수 있다.
또한, 본 명세서 등에 있어서, 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 말한다. 트랜지스터, 반도체 회로는 반도체 장치의 일 형태이다. 또한, 기억 장치, 표시 장치, 촬상 장치, 전자 기기는 반도체 장치를 가지는 경우가 있다.
프로그래머블 로직 디바이스(PLD:Programmable Logic Device)는 복수의 프로그래머블 로직 엘리먼트(PLE:Programmable Logic Element) 및 프로그래머블 스위치 엘리먼트(PSE:Programmable Switch Element)를 가진다. PLD에서는 각 PLE 기능의 정보나 PSE에 의한 PLE 간의 접속 구조의 정보를 컨피규레이션(configuration) 데이터로서 컨피규레이션 메모리 내에 저장한다.
순식간에 컨피규레이션 데이터를 갱신할 수 있는 멀티 컨텍스트 방식의 리컨피규러블 디바이스가 제안되어 있다(예를 들어 비특허문헌 1). 또한, 특허문헌 1 내지 5에는 산화물 반도체를 채널 형성 영역에 가지는 트랜지스터(이하, OS 트랜지스터라고 부름)를 사용한 멀티 컨텍스트 방식의 리컨피규러블 회로로서 기능하는 필드 프로그래머블 게이트 어레이(FPGA:Field-Programmable Gate Array)가 제안되어 있다.
특허문헌 1 내지 5에서는 컨피규레이션 데이터를 기억하는 컨피규레이션 메모리로서 OS 트랜지스터의 메모리를 이용함으로써 컨피규레이션 메모리를 고밀도로 배치하여 컨피규레이션 메모리의 집적도를 높이고 있다.
미국 특허 출원 공개 제 2013/0293263호 명세서 미국 특허 출원 공개 제 2013/0314124호 명세서 미국 특허 출원 공개 제 2014/0159771호 명세서 미국 특허 출원 공개 제 2014/0368235호 명세서 미국 특허 출원 공개 제 2015/0008958호 명세서
H. M. Waidyasooriya et al., "Implementation of a Partially Reconfigurable Multi-Context FPGA Based on Asynchronous Architecture," IEICE TRANSACTIONS on Electronics, Vol. E92-C, pp. 539-549, 2009.
본 발명의 일 형태에서는 처리 성능이 높은 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 동작의 안정성이 높은 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 소형의 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 집적도가 높은 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 오프 전류가 작은 트랜지스터를 가지는 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 넓은 온도 범위에서 사용할 수 있는 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 신뢰성이 높은 반도체 장치를 제공하는 것을 과제 중 하나로 한다.
또는, 본 발명의 일 형태에서는 신규 반도체 장치 및 신규 전자 기기 등을 제공하는 것을 과제 중 하나로 한다.
또한, 본 발명의 일 형태의 과제는 상술한 과제에 한정되지 않는다. 상술한 과제는 다른 과제의 존재를 방해하는 것이 아니다. 또한, 다른 과제는 이하에 기재되는 본 항목에서 언급되지 않은 과제이다. 본 항목에서 언급되지 않은 과제는 당업자라면 명세서 또는 도면 등의 기재로부터 도출할 수 있는 것이며, 이들의 기재로부터 적절히 추출할 수 있다. 또한, 본 발명의 일 형태는 상술한 기재 및/또는 다른 과제 중 적어도 하나를 해결하는 것이다.
본 발명의 일 형태는 제 1 및 제 2 회로와, 제 1 내지 제 3 배선과, 제 1 내지 제 4 트랜지스터를 가지고, 제 1 회로는 제 1 배선과 전기적으로 접속되고, 제 1 회로는 제 1 트랜지스터의 게이트와 전기적으로 접속되고, 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 제 2 배선과 전기적으로 접속되고, 제 1 트랜지스터의 소스 및 드레인 중 다른 한쪽은 제 2 트랜지스터의 게이트와 전기적으로 접속되고, 제 2 회로는 제 1 배선과 전기적으로 접속되고, 제 2 회로는 제 3 트랜지스터의 게이트와 전기적으로 접속되고, 제 3 트랜지스터의 소스 및 드레인 중 한쪽은 제 3 배선과 전기적으로 접속되고, 제 3 트랜지스터의 소스 및 드레인 중 다른 한쪽은 제 4 트랜지스터의 게이트와 전기적으로 접속되고, 제 4 트랜지스터의 소스 및 드레인 중 한쪽은 제 2 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고, 제 4 트랜지스터의 소스 및 드레인 중 다른 한쪽은 제 2 트랜지스터의 소스 및 드레인 중 다른 한쪽과 전기적으로 접속되는 것을 특징으로 하는 반도체 장치이다.
또한, 제 1 배선은 제 1 컨피규레이션 데이터를 제 1 회로에 공급하고, 제 2 컨피규레이션 데이터를 제 2 회로에 공급하는 기능을 가지고, 제 2 배선은 제 1 컨텍스트 데이터 신호를 제 2 트랜지스터의 게이트에 공급하는 기능을 가지고, 제 3 배선은 제 2 컨텍스트 데이터 신호를 제 4 트랜지스터의 게이트에 공급하는 기능을 가지고, 제 1 회로는 제 1 컨피규레이션 데이터를 유지하는 기능을 가지고, 제 2 회로는 제 2 컨피규레이션 데이터를 유지하는 기능을 가져도 좋다.
또한, 제 1 트랜지스터와 제 3 트랜지스터는 활성층에 산화물 반도체를 가져도 좋다.
또한, 제 1 회로는 제 5 트랜지스터 및 제 1 용량 소자를 가지고, 제 2 회로는 제 6 트랜지스터 및 제 2 용량 소자를 가지고, 제 5 트랜지스터 및 제 6 트랜지스터는 활성층에 산화물 반도체를 가지고, 제 5 트랜지스터의 소스 및 드레인 중 한쪽은 제 1 배선과 전기적으로 접속되고, 제 5 트랜지스터의 소스 및 드레인 중 다른 한쪽은 제 1 트랜지스터의 게이트와 전기적으로 접속되고, 제 1 트랜지스터의 게이트는 제 1 용량 소자의 한쪽 단자와 전기적으로 접속되고, 제 6 트랜지스터의 소스 및 드레인 중 한쪽은 제 1 배선과 전기적으로 접속되고, 제 6 트랜지스터의 소스 및 드레인 중 다른 한쪽은 제 3 트랜지스터의 게이트와 전기적으로 접속되고, 제 3 트랜지스터의 게이트는 제 2 용량 소자의 한쪽 단자와 전기적으로 접속되어 있어도 좋다.
또한, 제 7 및 제 8 트랜지스터를 가지고, 제 7 트랜지스터의 소스 및 드레인 중 한쪽은 제 2 트랜지스터의 게이트와 전기적으로 접속되고, 제 8 트랜지스터의 소스 및 드레인 중 한쪽은 제 4 트랜지스터의 게이트와 전기적으로 접속되어 있어도 좋다.
또한, 제 7 및 제 8 트랜지스터는 활성층에 산화물 반도체를 가져도 좋다.
또한, 산화물 반도체는 In, Zn, 및 M(M은 Al, Ti, Ga, Sn, Y, Zr, La, Ce, Nd 또는 Hf)을 가져도 좋다.
본 발명의 일 형태인 반도체 장치와 상기 반도체 장치와 전기적으로 접속된 리드를 가지는 것을 특징으로 하는 전자 부품도 본 발명의 일 형태이다.
또한, 본 발명의 일 형태인 반도체 장치와 본 발명의 일 형태인 전자 부품과 표시 장치, 터치 패널, 마이크로폰, 스피커, 조작 키, 및 하우징 중 적어도 하나를 가지는 전자 기기도 본 발명의 일 형태이다.
본 발명의 일 형태에서는 처리 성능이 높은 반도체 장치를 제공할 수 있다. 또는, 동작의 안정성이 높은 반도체 장치를 제공할 수 있다. 또는, 소형의 반도체 장치를 제공할 수 있다. 또는, 집적도가 높은 반도체 장치를 제공할 수 있다. 또는, 오프 전류가 작은 트랜지스터를 가지는 반도체 장치를 제공할 수 있다. 또는, 넓은 온도 범위에서 사용할 수 있는 반도체 장치를 제공할 수 있다. 또는, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
또는, 본 발명의 일 형태에서는 신규 반도체 장치 및 신규 전자 기기 등을 제공할 수 있다.
또한, 본 발명의 일 형태의 효과는 상술한 효과에 한정되지 않는다. 상술한 효과는 다른 효과의 존재를 방해하는 것이 아니다. 또한, 다른 효과는 이하에 기재되는 본 항목에서 언급되지 않은 효과이다. 본 항목에서 언급되지 않은 효과는 당업자라면 명세서, 또는 도면 등의 기재로부터 도출할 수 있는 것이며, 이들의 기재로부터 적절히 추출할 수 있다. 또한, 본 발명의 일 형태는 상술한 효과 및/또는 다른 효과 중 적어도 하나를 가지는 것이다. 따라서, 본 발명의 일 형태는 경우에 따라서는 상술한 효과를 가지지 않은 경우도 있다.
도 1은 반도체 장치의 구성예를 설명하는 회로도.
도 2는 반도체 장치의 구성예를 설명하는 회로도.
도 3은 반도체 장치의 구성예를 설명하는 회로도.
도 4는 반도체 장치의 동작예를 설명하는 타이밍 차트.
도 5는 반도체 장치의 동작예를 설명하는 회로도.
도 6은 반도체 장치의 동작예를 설명하는 회로도.
도 7은 반도체 장치의 동작예를 설명하는 회로도.
도 8은 반도체 장치의 동작예를 설명하는 회로도.
도 9는 반도체 장치의 동작예를 설명하는 회로도.
도 10은 반도체 장치의 동작예를 설명하는 회로도.
도 11은 반도체 장치의 동작예를 설명하는 회로도.
도 12는 반도체 장치의 동작예를 설명하는 회로도.
도 13은 반도체 장치의 구성예를 설명하는 회로도.
도 14는 반도체 장치의 구성예를 설명하는 회로도.
도 15는 반도체 장치의 구성예를 설명하는 회로도.
도 16은 반도체 장치의 구성예를 설명하는 회로도.
도 17은 반도체 장치의 구성예를 설명하는 회로도.
도 18은 반도체 장치의 구성예를 설명하는 회로도.
도 19는 반도체 장치의 구성예를 설명하는 블록도.
도 20은 반도체 장치의 구성예를 설명하는 단면도.
도 21은 반도체 장치의 구성예를 설명하는 단면도.
도 22는 트랜지스터를 설명하는 상면도 및 단면도.
도 23은 트랜지스터를 설명하는 상면도 및 단면도.
도 24는 트랜지스터의 채널 폭 방향의 단면을 설명하는 도면.
도 25는 반도체층을 설명하는 상면도 및 단면도.
도 26은 트랜지스터를 설명하는 상면도 및 채널 길이 방향의 단면을 설명하는 도면.
도 27은 트랜지스터를 설명하는 상면도 및 채널 길이 방향의 단면을 설명하는 도면.
도 28은 트랜지스터의 채널 폭 방향의 단면을 설명하는 도면.
도 29는 트랜지스터의 채널 길이 방향의 단면을 설명하는 도면.
도 30은 트랜지스터의 채널 길이 방향의 단면을 설명하는 도면.
도 31은 트랜지스터를 설명하는 상면도 및 단면도.
도 32는 트랜지스터를 설명하는 상면도.
도 33은 산화물 반도체의 원자 수비의 범위를 설명하는 도면.
도 34는 InMZnO4의 결정 구조 설명하는 도면.
도 35는 산화물 반도체의 적층 구조에서의 밴드도.
도 36은 CAAC-OS 및 단결정 산화물 반도체의 XRD에 의한 구조 해석을 설명하는 도면, 및 CAAC-OS의 제한 시야 전자 회절 패턴을 나타낸 도면.
도 37은 CAAC-OS의 단면 TEM 이미지, 및 평면 TEM 이미지 및 그 화상 해석 이미지.
도 38은 nc-OS의 전자 회절 패턴을 나타낸 도면 및 nc-OS의 단면 TEM 이미지.
도 39는 a-like OS의 단면 TEM 이미지.
도 40은 In-Ga-Zn 산화물의 전자 조사에 의한 결정부의 변화를 나타낸 도면.
도 41은 전자 부품의 제작 방법예를 나타낸 흐름도 및 전자 부품의 구성예를 나타낸 사시 모식도.
도 42는 전자 기기를 설명하는 도면.
실시형태에 대하여 도면을 참조하여 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 내용을 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것이 아니다. 또한, 이하에 설명하는 발명의 구성에 있어서, 동일한 부분 또는 마찬가지의 기능을 가지는 부분에는 동일한 부호를 다른 도면 간에서 공통적으로 사용하고, 그 반복 설명은 생략하는 경우가 있다. 또한, 도면을 구성하는 같은 요소의 해칭을 다른 도면 간에서 적절히 생략, 또는 변경하는 경우가 있다.
또한, 제 1, 제 2라고 붙여지는 서수사는 편의적으로 사용하는 것이며, 공정 순서 또는 적층 순서를 나타내는 것이 아니다. 그러므로, 예를 들어 제 1이라는 말을 제 2, 또는 제 3 등으로 적절히 바꿔 설명할 수 있다. 또한, 본 명세서 등에 기재되는 서수사와 본 발명의 일 형태를 특정하기 위하여 사용되는 서수사는 일치하지 않은 경우가 있다.
또한, 도면에 있어서, 크기, 층의 두께, 또는 영역은 명확화를 위하여 과장되어 있는 경우가 있다. 따라서, 반드시 그 스케일에 한정되는 것이 아니다. 또한 도면은 이상적인 예를 모식적으로 나타낸 것이며, 도면에 나타낸 형상 또는 값 등에 한정되지 않는다. 예를 들어 노이즈로 인한 신호, 전압, 또는 전류의 편차, 또는 타이밍의 어긋남으로 인한 신호, 전압, 또는 전류의 편차 등을 포함할 수 있다.
또한, 본 명세서 등에 있어서, 트랜지스터란, 게이트, 트레인, 및 소스를 포함하는 적어도 세 개의 단자를 가지는 소자이다. 그리고, 드레인(드레인 단자, 드레인 영역, 또는 드레인 전극)과 소스(소스 단자, 소스 영역, 또는 소스 전극) 사이에 채널 영역을 가지고 있고, 드레인, 채널 영역, 및 소스를 통하여 전류를 흘릴 수 있는 것이다.
여기서 소스와 드레인은, 트랜지스터의 구조 또는 동작 조건 등에 따라 변하기 때문에, 어느 쪽이 소스 또는 드레인인지를 한정하기가 어렵다. 이로 인해 소스라는 용어와 드레인이라는 용어는 경우에 따라서는, 또는 상황에 따라 서로 바꿔 쓸 수 있다.
또한, 본 명세서 등에 있어서, X와 Y가 접속되어 있다라고 명시적으로 기재되어 있는 경우에는 X와 Y가 전기적으로 접속되어 있는 경우와, X와 Y가 기능적으로 접속되어 있는 경우와, X와 Y가 직접 접속되어 있는 경우가 본 명세서 등에 개시되어 있는 것으로 한다. 따라서, 소정의 접속 관계, 예를 들어, 도면 또는 문장에 기재된 접속 관계에 한정되지 않고, 도면 또는 문장에 기재된 접속 관계 이외의 것도 도면 또는 문장에 기재되어 있는 것으로 한다.
여기서 X, Y는 대상물(예를 들어 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)인 것으로 한다.
X와 Y가 직접적으로 접속되어 있는 경우의 일례로서는 X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)가 X와 Y 사이에 접속되어 있지 않은 경우이며, X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)를 통하지 않고 X와 Y가 접속되어 있는 경우이다.
X와 Y가 전기적으로 접속되어 있는 경우의 일례로서는 X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)가 X와 Y 사이에 하나 이상 접속될 수 있다. 또한, 스위치는 온, 오프가 제어되는 기능을 가진다. 즉, 스위치는 도통 상태(온 상태), 또는 비도통 상태(오프 상태)가 되어 전류를 흘릴지 여부를 제어하는 기능을 가진다. 또는 스위치는 전류를 흘리는 경로를 선택하여 전환하는 기능을 가진다. 또한, X와 Y가 전기적으로 접속되어 있는 경우는 X와 Y가 직접적으로 접속되어 있는 경우를 포함하는 것으로 한다.
X와 Y가 기능적으로 접속되어 있는 경우의 일례로서는 X와 Y의 기능적인 접속을 가능하게 하는 회로(예를 들어 논리 회로(인버터, NAND 회로, NOR 회로 등), 신호 변환 회로(DA 변환 회로, AD 변환 회로, 감마 보정 회로 등), 전위 레벨 변환 회로(전원 회로(승압 회로, 강압 회로 등), 신호의 전위 레벨을 변환하는 레벨 시프터 회로 등), 전압원, 전류원, 전환 회로, 증폭 회로(신호 진폭, 또는 전류량 등을 크게 할 수 있는 회로, 연산 증폭기, 차동 증폭 회로, 소스 폴로어 회로, 버퍼 회로 등), 신호 생성 회로, 기억 회로, 제어 회로 등)가 X와 Y 사이에 하나 이상 접속될 수 있다. 또한, 일례로서는 X와 Y 사이에 다른 회로가 개재(介在)되어 있어도 X로부터 출력된 신호가 Y로 전달되는 경우는, X와 Y는 기능적으로 접속되어 있는 것으로 한다. 또한, X와 Y가 기능적으로 접속되어 있는 경우는, X와 Y가 직접적으로 접속되어 있는 경우와, X와 Y가 전기적으로 접속되어 있는 경우를 포함하는 것으로 한다.
또한, X와 Y가 전기적으로 접속되어 있다고 명시적으로 기재되어 있는 경우는 X와 Y가 전기적으로 접속되어 있는 경우(즉, X와 Y 사이에 다른 소자 또는 다른 회로를 끼워 접속되어 있는 경우)와, X와 Y가 기능적으로 접속되어 있는 경우(즉, X와 Y 사이에 다른 회로를 끼워 기능적으로 접속되어 있는 경우)와, X와 Y가 직접 접속되어 있는 경우(즉, X와 Y 사이에 다른 소자 또는 다른 회로를 끼우지 않고 접속되어 있는 경우)가 본 명세서 등에 개시되어 있는 것으로 한다. 즉, 전기적으로 접속되어 있다고 명시적으로 기재되어 있는 경우는 단순히 접속되어 있다고만 명시적으로 기재되어 있는 경우와 같은 내용이 본 명세서 등에 개시되어 있는 것으로 한다.
또한, 예를 들어 트랜지스터의 소스(또는 제 1 단자 등)가 Z1을 통하여(또는 통하지 않고), X와 전기적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2를 통하여(또는 통하지 않고), Y와 전기적으로 접속되어 있는 경우나 트랜지스터의 소스(또는 제 1 단자 등)가 Z1의 일부와 직접적으로 접속되고, Z1의 다른 일부가 X와 직접적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2의 일부와 직접적으로 접속되고, Z2의 다른 일부가 Y와 직접적으로 접속되어 있는 경우에서는 이하와 같이 표현할 수 있다.
예를 들어 "X, Y, 트랜지스터의 소스(또는 제 1 단자 등), 및 드레인(또는 제 2 단자 등)은 서로 전기적으로 접속되어 있고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), 및 Y는 이 순서대로 전기적으로 접속되어 있다"라고 표현할 수 있다. 또는 "트랜지스터의 소스(또는 제 1 단자 등)는 X와 전기적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)은 Y와 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), 및 Y는 이 순서대로 전기적으로 접속되어 있다"라고 표현할 수 있다. 또는 "X는 트랜지스터의 소스(또는 제 1 단자 등), 드레인(또는 제 2 단자 등)을 통하여 Y와 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), 및 Y는 이 접속 순서로 제공되어 있다"라고 표현할 수 있다. 이들 예와 같은 표현 방법을 사용하여 회로 구성에서의 접속 순서에 대하여 규정함으로써 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)을 구별하여 기술적 범위를 결정할 수 있다.
또는, 다른 표현 방법으로서 예를 들어 "트랜지스터의 소스(또는 제 1 단자 등)는 적어도 제 1 접속 경로를 통하여 X와 전기적으로 접속되고, 상기 제 1 접속 경로는 제 2 접속 경로를 가지지 않고, 상기 제 2 접속 경로는 트랜지스터를 통한 트랜지스터의 소스(또는 제 1 단자 등)와 트랜지스터의 드레인(또는 제 2 단자 등) 사이의 경로이고, 상기 제 1 접속 경로는 Z1을 통한 경로이고, 트랜지스터의 드레인(또는 제 2 단자 등)은 적어도 제 3 접속 경로를 통하여 Y와 전기적으로 접속되고, 상기 제 3 접속 경로는 상기 제 2 접속 경로를 가지지 않고, 상기 제 3 접속 경로는 Z2를 통한 경로이다"라고 표현할 수 있다. 또는 "트랜지스터의 소스(또는 제 1 단자 등)는 적어도 제 1 접속 경로에 의하여 Z1을 통하여 X와 전기적으로 접속되고, 상기 제 1 접속 경로는 제 2 접속 경로를 가지지 않고, 상기 제 2 접속 경로는 트랜지스터를 통한 접속 경로를 가지고, 트랜지스터의 드레인(또는 제 2 단자 등)은 적어도 제 3 접속 경로에 의하여 Z2를 통하여 Y와 전기적으로 접속되고, 상기 제 3 접속 경로는 상기 제 2 접속 경로를 가지지 않는다"라고 표현할 수 있다. 또는 "트랜지스터의 소스(또는 제 1 단자 등)는 적어도 제 1 전기적 경로에 의하여 Z1을 통하여 X와 전기적으로 접속되고, 상기 제 1 전기적 경로는 제 2 전기적 경로를 가지지 않고, 상기 제 2 전기적 경로는 트랜지스터의 소스(또는 제 1 단자 등)로부터 트랜지스터의 드레인(또는 제 2 단자 등)으로의 전기적 경로이고, 트랜지스터의 드레인(또는 제 2 단자 등)은 적어도 제 3 전기적 경로에 의하여 Z2를 통하여 Y와 전기적으로 접속되고, 상기 제 3 전기적 경로는 제 4 전기적 경로를 가지지 않고, 상기 제 4 전기적 경로는 트랜지스터의 드레인(또는 제 2 단자 등)으로부터 트랜지스터의 소스(또는 제 1 단자 등)로의 전기적 경로이다"라고 표현할 수 있다. 이들 예와 같은 표현 방법을 사용하여 회로 구성에서의 접속 경로에 대하여 규정함으로써 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)을 구별하여 기술적 범위를 결정할 수 있다.
또한, 이들의 표현 방법은 일례이며, 이들의 표현 방법에 한정되지 않는다. 여기서, X, Y, Z1, Z2는 대상물(예를 들어, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)인 것으로 한다.
또한, 회로도 상은 독립된 구성 요소끼리가 전기적으로 접속하는 것처럼 도시되어 있는 경우라도, 하나의 구성 요소가 복수의 구성 요소의 기능을 겸하고 있는 경우도 있다. 예를 들어 배선의 일부가 전극으로서의 기능을 가지는 경우는 하나의 도전막이 배선의 기능 및 전극의 기능 양쪽 구성 요소의 기능을 겸하고 있다. 따라서, 본 명세서에서의 전기적으로 접속이란, 상술한 바와 같은 하나의 도전막이 복수의 구성 요소의 기능을 겸하는 경우도 그 범주에 포함시킨다.
또한, 막이라는 용어와 층이라는 용어는 경우에 따라서는, 또는 상황에 따라 서로 바꿀 수 있다. 예를 들어 도전층이라는 용어를 도전막이라는 용어로 변경할 수 있는 경우가 있다. 또는 예를 들어 절연층이라는 용어를 절연막이라는 용어로 변경할 수 있는 경우가 있다.
또한, 일반적으로 전위(전압)는 상대적인 것이며 기준의 전위에서의 상대적인 크기에 따라 크기가 결정된다. 따라서 접지, GND, 그라운드 등으로 기재된 경우라도 반드시 전위가 0V로 한정되지 않는 것으로 한다. 예를 들어 회로에서 가장 낮은 전위를 기준으로 하여 접지나 GND를 정의하는 경우도 있다. 또는 회로에서 중간 정도의 전위를 기준으로 하여 접지나 GND를 정의하는 경우도 있다. 그 경우에는 그 전위를 기준으로 하여 양의 전위와 음의 전위가 규정된다.
또한, 본 명세서에 있어서, 위에, 아래에, 등의 배치를 나타내는 용어는 구성끼리의 위치 관계를 도면을 참조하여 설명하기 위하여 편의상 사용한다. 또한, 구성끼리의 위치 관계는 각 구성을 묘사하는 방향에 따라 적절히 변화하는 것이다. 따라서, 명세서에서 설명한 어구에 한정되지 않고 상황에 따라 적절히 바꿔 말할 수 있다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태인 반도체 장치에 대하여 설명한다.
본 발명의 일 형태는 다이내믹 리컨피규레이션을 수행할 수 있는 PSE에 관한 것이다. 본 발명의 일 형태인 반도체 장치가 가지는 PSE는 입력 신호선과 출력 신호선이 하나의 트랜지스터를 통하여 접속되어 있다. 따라서 입력 신호선과 출력 신호선이 두 개 이상의 트랜지스터를 통하여 접속되어 있는 경우보다, 본 발명의 일 형태인 반도체 장치가 가지는 PSE의 동작을 고속화할 수 있다. 또한, 본 발명의 일 형태인 반도체 장치가 가지는 PSE는 컨피규레이션 메모리에 유지된 컨피규레이션 데이터의 전위가 입력 신호선 및 출력 신호선의 전위에 의존하지 않는다. 즉, 다이내믹 리컨피규레이션 중에 입력 신호선 및 출력 신호선의 전위가 변화하여도 용량 결합 등의 상호 작용에 의한 컨피규레이션 데이터의 전위의 변동이 발생하지 않는다. 따라서, 본 발명의 일 형태인 반도체 장치가 가지는 PSE 동작의 안정성을 높일 수 있다.
<PSE의 구성예>
도 1은 본 발명의 일 형태인 반도체 장치가 가지는 회로(10)의 구성예를 나타낸 회로도이다. 회로(10)는 PSE로서의 기능을 가진다. 회로(10)는 회로(10a) 및 회로(10b)를 가진다. 또한, 회로(10)는 배선(DL), 배선(WLa), 배선(WLb), 배선(CCSLa), 배선(CCSLb), 배선(ISL), 및 배선(OSL)을 가진다.
회로(10a)는 회로(11a), 트랜지스터(22a), 및 트랜지스터(23a)를 가진다. 또한 회로(10b)는 회로(11b), 트랜지스터(22b), 및 트랜지스터(23b)를 가진다.
여기서는 트랜지스터(22a), 트랜지스터(22b), 트랜지스터(23a), 및 트랜지스터(23b)가 모두 n채널형 트랜지스터인 경우를 예시하였지만 본 발명의 일 형태는 이에 한정되지 않고, 일부 또는 모든 트랜지스터를 p채널형 트랜지스터로 치환하여도 좋다.
본 명세서에서는 n채널형 트랜지스터를 n-ch형 트랜지스터, p채널형 트랜지스터를 p-ch형 트랜지스터라고 부르는 경우가 있다.
회로(11a)는 배선(DL), 배선(WLa), 및 트랜지스터(22a)의 게이트와 전기적으로 접속되어 있다. 회로(11b)는 배선(DL), 배선(WLb), 및 트랜지스터(22b)의 게이트와 전기적으로 접속되어 있다. 트랜지스터(22a)의 소스 및 드레인 중 한쪽은 배선(CCSLa)과 전기적으로 접속되어 있다. 트랜지스터(22b)의 소스 및 드레인 중 한쪽은 배선(CCSLb)과 전기적으로 접속되어 있다. 트랜지스터(22a)의 소스 및 드레인 중 다른 한쪽은 트랜지스터(23a)의 게이트와 전기적으로 접속되어 있다. 트랜지스터(22b)의 소스 및 드레인 중 다른 한쪽은 트랜지스터(23b)의 게이트와 전기적으로 접속되어 있다. 트랜지스터(23a)의 소스 및 드레인 중 한쪽, 및 트랜지스터(23b)의 소스 및 드레인 중 한쪽은 배선(ISL)과 전기적으로 접속되어 있다. 트랜지스터(23a)의 소스 및 드레인 중 다른 한쪽, 및 트랜지스터(23b)의 소스 및 드레인 중 다른 한쪽은 배선(OSL)과 전기적으로 접속되어 있다.
도 1에 도시된 구성에 있어서, 회로(11a) 및 트랜지스터(22a)의 게이트가 접속되어 있는 노드를 노드(N1a)로 한다. 회로(11b) 및 트랜지스터(22b)의 게이트가 접속되어 있는 노드를 노드(N1b)로 한다. 트랜지스터(22a)의 소스 및 드레인 중 다른 한쪽, 및 트랜지스터(23a)의 게이트가 접속되어 있는 노드를 노드(N2a)로 한다. 트랜지스터(22b)의 소스 및 드레인 중 다른 한쪽, 및 트랜지스터(23b)의 게이트가 접속되어 있는 노드를 노드(N2b)로 한다.
회로(11a) 및 회로(11b)는 컨피규레이션 데이터를 유지하는 컨피규레이션 메모리로서의 기능을 가진다. 또한, 회로(11a)에 유지된 컨피규레이션 데이터의 전위에 따라 노드(N1a)의 전위가 변화하고 회로(11b)에 유지된 컨피규레이션 데이터의 전위에 따라 노드(N1b)의 전위가 변화한다.
트랜지스터(22a)는 회로(11a)에 유지된 컨피규레이션 데이터의 전위에 따라 노드(N2a)로의 컨텍스트 데이터 신호의 기록을 제어하는 기능을 가진다. 트랜지스터(22b)는 회로(11b)에 유지된 컨피규레이션 데이터의 전위에 따라 노드(N2b)로의 컨텍스트 데이터 신호의 기록을 제어하는 기능을 가진다. 트랜지스터(23a)는 노드(N2a)의 전위에 따라 배선(ISL)과 배선(OSL)의 도통 상태를 제어하는 패스 트랜지스터로서의 기능을 가진다. 트랜지스터(23b)는 노드(N2b)의 전위에 따라 배선(ISL)과 배선(OSL)의 도통 상태를 제어하는 패스 트랜지스터로서의 기능을 가진다.
또한, 배선(DL)은 컨피규레이션 데이터를 회로(11a) 및 회로(11b)에 공급하는 데이터선으로서의 기능을 가진다. 배선(WLa)은 회로(11a)로의 컨피규레이션 데이터의 기록을 제어하는 기록 제어 신호선으로서의 기능을 가진다. 배선(WLb)은 회로(11b)로의 컨피규레이션 데이터의 기록을 제어하는 기록 제어 신호선으로서의 기능을 가진다. 배선(CCSLa)은 컨텍스트 데이터 신호를 노드(N2a)에 공급하는 컨텍스트 제어 신호선으로서의 기능을 가진다. 배선(CCSLb)은 컨텍스트 데이터 신호를 노드(N2b)에 공급하는 컨텍스트 제어 신호선으로서의 기능을 가진다. 배선(ISL)은 입력 신호선으로서의 기능을 가진다. 배선(OSL)은 회로(11a)에 유지된 컨피규레이션 데이터 또는 회로(11b)에 유지된 컨피규레이션 데이터에 따른 신호를 출력하는 출력 신호선으로서의 기능을 가진다.
또한, 자세한 내용은 후술하지만 배선(ISL) 및 배선(OSL)은 예를 들어 PLE나 입출력 회로 등과 접속되어 있다.
여기서 트랜지스터(22a)의 오프 전류를 저감시킴으로써 노드(N2a)에 기록된 신호의 유지 시간을 길게 할 수 있다. 또한, 트랜지스터(22b)의 오프 전류를 저감시킴으로써 노드(N2b)에 기록된 신호의 유지 시간을 길게 할 수 있다. 여기서 오프 전류란, 트랜지스터가 오프 상태일 때에 소스와 드레인 간에 흐르는 전류를 말한다. 트랜지스터가 n-ch형인 경우, 예를 들어 문턱 전압이 0V 내지 2V 정도이면 게이트의 전압이 소스 및 드레인의 전압에 대하여 음의 전압일 때의 소스와 드레인 간에 흐르는 전류를 오프 전류라고 부를 수 있다. 또한, 오프 전류가 매우 작다라는 것은, 예를 들어 채낼 폭 1μm당 오프 전류가 100zA(zeptoampere) 이하인 것을 가리킨다. 또한, 오프 전류는 작을수록 바람직하기 때문에 이 규격화된 오프 전류가 10zA/μm 이하, 또는 1zA/μm 이하로 하는 것이 바람직하고, 10yA(yoctoampere)/μm 이하인 것이 더 바람직하다. 1zA는 1×10- 21A 이고, 1yA는 1×10-24A이다.
이와 같이 오프 전류를 매우 작게 하기 위해서는 트랜지스터의 채널 형성 영역을 밴드 갭이 넓은 반도체로 형성하면 좋다. 그런 반도체로서 예를 들어 산화물 반도체를 들 수 있다. 산화물 반도체의 밴드 갭은 3.0eV 이상이기 때문에 활성층 또는 활성 영역을 산화물 반도체로 형성한 트랜지스터(OS 트랜지스터)는 열 여기로 인한 누설 전류가 작으며 오프 전류도 매우 작다. OS 트랜지스터의 채널 형성 영역은 인듐(In) 및 아연(Zn) 중 적어도 하나를 포함하는 산화물 반도체인 것이 바람직하다. 이런 산화물 반도체로서는 In-M-Zn 산화물(원소 M은 예를 들어 Al, Ga, Y, 또는 Sn)이 대표적이다. 전자 공여체(도너)가 되는 수분 또는 수소 등의 불순물을 저감시키며 산소 결함도 저감시킴으로써 산화물 반도체를 i형(진성 반도체)으로 하거나 i형으로 한없이 가깝게 할 수 있다. 여기서는 이런 산화물 반도체는 고순도화된 산화물 반도체라고 부를 수 있다. 고순도화된 산화물 반도체를 적용함으로써 채널 폭으로 규격화된 OS 트랜지스터의 오프 전류를 수 yA/μm 이상 수 zA/μm 이하 정도로 낮게 할 수 있다.
또한, OS 트랜지스터에서는 활성층 또는 활성 영역을 실리콘으로 형성한 트랜지스터(이하, Si 트랜지스터라고 부름)보다 오프 전류 특성의 온도 의존성이 작다. 그러므로, 고온(예를 들어 100℃ 이상)이라도 OS 트랜지스터의 규격화된 오프 전류를 100zA 이하로 할 수 있다. 따라서, 트랜지스터(22a) 및 트랜지스터(22b)에 OS 트랜지스터를 적용함으로써 고온 환경하에서도 노드(N2a) 및 노드(N2b)에 기록된 신호를 장시간 동안 유지할 수 있다. 따라서, 고온 환경하에서도 신뢰성이 높은 반도체 장치를 얻을 수 있다.
또한, 트랜지스터(23a) 및 트랜지스터(23b)는 Si 트랜지스터로 할 수 있다. Si 트랜지스터는 OS 트랜지스터와 비교하여 높은 전계 효과 이동도를 가지는 특성을 가진다. 그러므로, 패스 트랜지스터로서 기능하는 트랜지스터(23a) 및 트랜지스터(23b)에 흐르는 전류 값을 증가시킬 수 있다. 이에 의하여 회로(10)의 처리 성능을 향상시킬 수 있다.
또한, 트랜지스터(23a) 및 트랜지스터(23b)를 OS 트랜지스터로 하여도 좋다. 즉, 회로(10)가 가지는 트랜지스터를 모두 OS 트랜지스터로 하여도 좋다.
회로(10)에서는 배선(ISL)과 배선(OSL)이 하나의 트랜지스터(트랜지스터(23a) 또는 트랜지스터(23b))를 통하여 접속되어 있다. 따라서, 배선(ISL)과 배선(OSL)이 두 개 이상의 트랜지스터를 통하여 접속되어 있는 경우보다 회로(10)의 동작을 고속화할 수 있다.
또한, 회로(10)에서는 회로(11a) 및 회로(11b) 중 한쪽으로의 컨피규레이션 데이터의 기록과 회로(11a) 및 회로(11b) 중 다른 한쪽에 유지된 컨피규레이션 데이터에 따른 신호의 배선(OSL)으로의 출력을 동시에 수행할 수 있다. 즉, 회로(10)는 다이내믹 리컨피규레이션을 수행할 수 있다. 이에 의하여 리컨피규레이션 수행 중도 회로 동작을 계속해서 할 수 있기 때문에 회로(10)의 처리 성능을 향상시킬 수 있다.
또한, 회로(10)에서는 회로(11a) 및 회로(11b)에 유지된 컨피규레이션 데이터의 전위가 배선(ISL) 및 배선(OSL)의 전위에 의존하지 않는다. 즉, 다이내믹 리컨피규레이션 수행 중에 배선(ISL) 및 배선(OSL)의 전위가 변화하여도 용량 결합 등의 상호 작용에 의하여 노드(N1a) 및 노드(N1b)의 전위는 변동하지 않는다. 따라서, 회로(10)의 동작의 안정성을 높일 수 있다.
회로(10b)는 회로(10a)와 같은 구성을 가진다. 즉, 도 1의 예에서는 회로(10)는 회로(10a) 이외에 회로(10a)와 같은 구성의 회로를 하나 가진다. 회로(10)는 회로(10a) 이외에 회로(10a)와 같은 구성의 회로를 적어도 하나 가지면 좋다. 예를 들어 도 2에 도시된 바와 같이 회로(10)는 회로(10a[0]) 내지 회로(10a[n-1])로 표현되는 n개(n은 2 이상의 정수)의 회로(10a)를 가져도 좋다.
도 1에 도시된 회로(11a) 및 회로(11b)는 예를 들어 도 3에 도시된 구성으로 할 수 있다. 도 3에 도시된 회로(11a)는 트랜지스터(21a), 용량 소자(31a), 및 배선(51a)을 가진다. 회로(11b)는 트랜지스터(21b), 용량 소자(31b), 및 배선(51b)을 가진다.
또한, 트랜지스터(21a) 및 트랜지스터(21b)가 n-ch형 트랜지스터인 경우를 예시하였지만 본 발명의 일 형태는 이에 한정되지 않고 한쪽 또는 양쪽 트랜지스터를 p-ch형 트랜지스터로 치환하여도 좋다.
트랜지스터(21a)의 소스 및 드레인 중 한쪽은 배선(DL)과 전기적으로 접속되어 있다. 트랜지스터(21a)의 소스 및 드레인 중 다른 한쪽은 트랜지스터(22a)의 게이트 및 용량 소자(31a)의 한쪽 단자와 전기적으로 접속되어 있다. 용량 소자(31a)의 다른 한쪽 단자는 배선(51a)과 전기적으로 접속되어 있다.
트랜지스터(21b)의 소스 및 드레인 중 한쪽은 배선(DL)과 전기적으로 접속되어 있다. 트랜지스터(21b)의 소스 및 드레인 중 다른 한쪽은 트랜지스터(22b)의 게이트 및 용량 소자(31b)의 한쪽 단자와 전기적으로 접속되어 있다. 용량 소자(31b)의 다른 한쪽 단자는 배선(51b)과 전기적으로 접속되어 있다.
또한, 배선(51a) 및 배선(51b)의 전위는 예를 들어 L 레벨 전위로 할 수 있다.
본 명세서에 있어서, H 레벨 전위는 고전위를 나타내고 L 레벨 전위는 저전위를 나타낸다. 또한, L 레벨 전위는 예를 들어 접지 전위로 할 수 있다.
노드(N1a)에는 트랜지스터(21a)의 소스 및 드레인 중 다른 한쪽, 트랜지스터(22a)의 게이트, 및 용량 소자(31a)의 한쪽 단자가 접속되어 있다. 노드(N1b)에는 트랜지스터(21b)의 소스 및 드레인 중 다른 한쪽, 트랜지스터(22b)의 게이트, 및 용량 소자(31b)의 한쪽 단자가 접속되어 있다.
트랜지스터(21a)는 배선(DL)과 노드(N1a)의 도통 상태를 제어하는 기능을 가진다. 트랜지스터(21b)는 배선(DL)과 노드(N1b)의 도통 상태를 제어하는 기능을 가진다. 용량 소자(31a) 및 용량 소자(31b)는 컨피규레이션 데이터를 유지하는 기능을 가진다.
여기서, 트랜지스터(21a) 및 트랜지스터(21b)는 OS 트랜지스터로 하여도 좋다. 이에 의하여 트랜지스터(21a) 및 트랜지스터(21b)의 오프 전류를 저감시킬 수 있다. 따라서, 컨피규레이션 데이터의 유지 시간을 길게 할 수 있다.
<회로(10)의 동작예>
다음에, 도 4에 도시된 타이밍 차트 및 도 5 내지 도 12에 도시된 회로도를 참조하여 회로(10)의 동작예로서 도 3에 도시된 구성의 회로(10)의 동작을 자세히 설명한다. 도 4에 도시된 타이밍 차트는 배선(DL), 배선(WLa), 배선(WLb), 배선(CCSLa), 배선(CCSLb), 배선(ISL), 배선(OSL), 노드(N1a), 노드(N1b), 노드(N2a), 및 노드(N2b)의 전위를 나타낸다. 또한, 도 5 내지 도 11에서는 H 레벨 전위를 VDD, L 레벨 전위를 VSS라고 기재한다.
시각T00에 있어서, 노드(N2a), 및 노드(N2b)의 전위를 L 레벨로 초기화한다. 이에 의하여 의도치 않게 트랜지스터(23a) 및 트랜지스터(23b)가 온 상태가 되는 것을 방지할 수 있다.
시각T00에 있어서, 배선(WLa) 및 배선(WLb)의 전위를 H 레벨로 함으로써 트랜지스터(21a) 및 트랜지스터(21b)를 온 상태로 한다(도 5의 (A) 참조). 이 상태로 배선(DL)의 전위를 H 레벨로 함으로써 노드(N1a) 및 노드(N1b)의 전위가 H 레벨이 된다. 따라서, 트랜지스터(22a) 및 트랜지스터(22b)가 온 상태가 된다. 여기서, 배선(CCSLa) 및 배선(CCSLb)의 전위가 L 레벨이기 때문에 노드(N2a) 및 노드(N2b)의 전위도 L 레벨이 된다.
또한, 시각T00에 있어서, 배선(ISL) 및 배선(OSL)의 전위는 L 레벨인 것으로 한다.
시각T01 내지 시각T02에 있어서, 회로(11a)에 L 레벨 전위의 신호를 컨피규레이션 데이터로서 기록한다. 또한, 시각T02 내지 시각T03에 있어서, 회로(11b)에 H 레벨 전위의 신호를 컨피규레이션 데이터로서 기록한다.
시각T01에 있어서, 배선(WLb)의 전위를 L 레벨로 함으로써 트랜지스터(21b)를 오프 상태로 한다. 그 후, 배선(DL)의 전위를 L 레벨로 한다. 또한, 배선(WLa)의 전위를 H 레벨로 유지함으로써 트랜지스터(21a)를 계속해서 온 상태로 한다. 이상에 의하여 노드(N1a)의 전위는 L 레벨이 된다. 이에 의하여 트랜지스터(23a)가 오프 상태가 되어 노드(N2a)는 L 레벨 전위를 유지한 채 부유 상태가 된다(도 5의 (B) 참조).
또한, 노드(N1b)는 H 레벨 전위를 유지한 채 부유 상태가 된다.
시각T02에 있어서, 배선(WLa)의 전위를 L 레벨로 함으로써 트랜지스터(21a)를 오프 상태로 한다. 이에 의하여 노드(N1a)는 L 레벨 전위를 유지한 채 부유 상태가 된다. 그 후, 배선(WLb)의 전위를 H 레벨로 함으로써 트랜지스터(21b)를 온 상태로 한다. 이 상태로 배선(DL)의 전위를 H 레벨로 함으로써 노드(N1b)의 전위가 H 레벨이 된다. 트랜지스터(22b)는 온 상태가 되지만 배선(CCSLb)의 전위가 L 레벨이기 때문에 노드(N2b)는 L 레벨 전위를 유지한다. 상술한 공정으로 회로(11a)로의 컨피규레이션 데이터의 기록이 종료된다(도 6의 (A) 참조).
시각T03에 있어서, 배선(WLb)의 전위를 L 레벨로 함으로써 트랜지스터(21b)를 오프 상태로 한다. 그 후, 배선(DL)의 전위를 L 레벨로 한다. 상술한 공정으로 컨피규레이션 동작이 종료되고, 노드(N1b)는 H 레벨 전위를 유지하고, 노드(N1a), 노드(N2a), 및 노드(N2b)는 L 레벨 전위를 유지한다. 상술한 공정으로 회로(11b)로의 컨피규레이션 데이터의 기록이 종료된다(도 6의 (B) 참조).
시각T04 내지 시각T06에 있어서, 회로(11a)에 유지된 컨피규레이션 데이터에 기초하는 신호가 출력된다. 시각T04에 있어서, 배선(CCSLa) 및 배선(ISL)의 전위가 H 레벨이 된다. 그러나, 노드(N1a)의 전위가 L 레벨이기 때문에 트랜지스터(22a)는 오프 상태가 되고, 이로써 노드(N2a)는 L 레벨 전위를 유지한다. 이에 따라, 트랜지스터(23a)는 오프 상태를 유지하고, 배선(ISL)의 전위가 H 레벨임에도 불구하고, 배선(OSL)의 전위는 L 레벨이 유지된다(도 7의 (A) 참조).
시각T05에 있어서, 배선(ISL)의 전위가 L 레벨이 된다(도 7의 (B) 참조). 또한, 시각T06에 있어서, 배선(CCSLa)의 전위를 L 레벨로 한다. 상술한 공정으로 회로(11a)에 유지된 컨피규레이션 데이터에 기초하는 신호의 출력이 종료된다(도 8의 (A) 참조).
시각T07 내지 시각T10에 있어서, 회로(11b)에 유지된 컨피규레이션 데이터에 기초하는 신호가 출력된다. 또한, 시각T08 내지 시각T09에 있어서, 배선(CCSLa)에서 공급되는 컨텍스트 데이터 신호로 선택되는 컨피규레이션 데이터에 대하여 리컨피규레이션 동작이 수행된다. 즉, 회로(10)는 다이내믹 리컨피규레이션을 수행할 수 있다. 이에 의하여 리컨피규레이션 수행 중도 회로 동작을 계속해서 할 수 있기 때문에 회로(10)의 처리 성능을 향상시킬 수 있다.
또한, 시각T08 내지 시각T09에 있어서, 회로(11a)에 H 레벨 전위의 신호를 컨피규레이션 데이터로서 기록한다. 즉, 회로(11a)에 유지되는 컨피규레이션 데이터가 L 레벨 전위의 신호로부터 H 레벨 전위의 신호로 변화된다.
시각T07에 있어서, 배선(CCSLb)의 전위가 H 레벨이 된다. 노드(N1b)의 전위가 H 레벨이기 때문에 트랜지스터(22b)는 온 상태이고, 노드(N2b)의 전위는 H 레벨이 된다. 이에 의하여 트랜지스터(23b)는 온 상태가 된다. 또한, 노드(N2b)의 전위는 배선(CCSLb)의 전위에서 트랜지스터(22b)의 문턱 전압 Vthb 만큼 감소된 전위가 된다. 즉, 시각T07에서의 배선(CCSLb)의 전위를 VDD로 하면 노드(N2b)의 전위는 VDD-Vthb가 되고, 노드(N1b)의 전위보다 낮게 된다. 또한, 노드(N2b)의 전위 저하는 시각T02에서 배선(DL)의 전위를 조정하고, 노드(N1b)의 전위를 시각T07에 있어서의 배선(CCSLb)의 전위보다 Vthb 이상 높은 전위로 함으로써 방지할 수 있다(도 8의 (B) 참조).
시각T08에 있어서, 배선(ISL)의 전위가 H 레벨이 된다. 트랜지스터(23b)는 온 상태이기 때문에 배선(OSL)의 전위도 H 레벨이 된다. 배선(ISL)의 전위 및 배선(OSL)의 전위가 H 레벨이 됨으로써 트랜지스터(23b)의 게이트 전극의 용량과 소스 전극-드레인 전극 간의 용량을 통한 용량 결합에 의하여 노드(N2b)의 전위가 상승된다(부스팅 효과). 이에 의하여 트랜지스터(23b)를 통하여 배선(ISL)과 배선(OSL) 사이에 흐르는 전류 값을 증가시킬 수 있다. 따라서, 회로(10)의 처리 성능을 향상시킬 수 있다(도 9의 (A) 참조).
또한, 부스팅 효과에 의하여 노드(N2b)의 전위가 노드(N1b)의 전위보다 높아지기 때문에 트랜지스터(22b)는 오프 상태가 된다. 따라서 노드(N2b)의 전위가 노드(N1b)의 전위보다 높은 상태가 유지된다.
또한, 시각T08에 있어서, 배선(WLa)의 전위를 H 레벨로 함으로써 트랜지스터(21a)를 온 상태로 한다. 이 상태로 배선(DL)의 전위를 H 레벨로 함으로써 노드(N1a)의 전위는 H 레벨로 재기록된다. 이에 의하여 트랜지스터(22a)가 온 상태가 된다.
시각T09에 있어서, 배선(ISL)의 전위가 L 레벨이 된다. 트랜지스터(23b)가 온 상태이기 때문에 배선(OSL)의 전위도 L 레벨이 된다. 배선(ISL)의 전위 및 배선(OSL)의 전위가 L 레벨이 됨으로써 트랜지스터(23b)의 게이트 전극의 용량과 소스 전극-드레인 전극 간의 용량을 통한 용량 결합에 의하여 노드(N2b)의 전위가 하강되어 시각T07 내지 시각T08에서의 전위 VDD-Vthb로 되돌아간다. 이에 의하여 노드(N2b)의 전위가 노드(N1b)의 전위보다 낮게 되어 트랜지스터(22b)가 온 상태가 된다(도 9의 (B) 참조).
또한, 시각T09에 있어서, 배선(WLa)의 전위를 L 레벨로 함으로써 트랜지스터(21a)를 오프 상태로 한다. 그 후, 배선(DL)의 전위를 L 레벨로 한다. 상술한 공정으로 리컨피규레이션 동작이 종료된다.
시각T10에 있어서, 배선(CCSLb)의 전위를 L 레벨로 한다. 이에 의하여 노드(N2b)의 전위가 L 레벨이 되고, 트랜지스터(23b)가 오프 상태가 된다. 상술한 공정으로 회로(11b)에 유지된 컨피규레이션 데이터에 기초하는 신호의 출력이 종료된다(도 10의 (A) 참조).
시각T11 내지 시각T14에 있어서, 회로(11a)에 유지된 컨피규레이션 데이터에 기초하는 신호가 출력된다. 또한, 시각T12 내지 T13에 있어서, 배선(CCSLb)에서 공급되는 컨텍스트 데이터 신호로 선택되는 컨피규레이션 데이터에 대하여 리컨피규레이션 동작이 수행된다.
또한, 시각T12 내지 시각T13에 있어서, 회로(11b)에 L 레벨 전위의 신호를 컨피규레이션 데이터로서 기록한다. 즉, 회로(11b)에 유지되는 컨피규레이션 데이터가 H 레벨 전위의 신호에서 L 레벨 전위의 신호로 변화된다.
시각T11에 있어서, 배선(CCSLa)의 전위가 H 레벨이 된다. 노드(N1a)의 전위가 H 레벨이기 때문에 트랜지스터(22a)는 온 상태이고, 노드(N2a)의 전위는 H 레벨이 된다. 이에 의하여 트랜지스터(23a)는 온 상태가 된다. 또한, 노드(N2a)의 전위는 배선(CCSLa)의 전위에서 트랜지스터(22a)의 문턱 전압 Vtha 만큼 감소된 전위가 된다. 즉, 시각T11에서의 배선(CCSLa)의 전위를 VDD로 하면 노드(N2a)의 전위는 VDD-Vtha가 되고, 노드(N1a)의 전위보다 낮게 된다. 또한, 노드(N2a)의 전위 저하는 시각T08에서 배선(DL)의 전위를 조정하여 노드(N1a)의 전위를 시각T11에서의 배선(CCSLa)의 전위보다 Vtha 이상 높은 전위로 함으로써 방지할 수 있다(도 10의 (B) 참조).
시각T12에 있어서, 배선(ISL)의 전위가 H 레벨이 된다. 트랜지스터(23a)는 온 상태이기 때문에 배선(OSL)의 전위도 H 레벨이 된다. 배선(ISL)의 전위 및 배선(OSL)의 전위가 H 레벨이 됨으로써 부스팅 효과에 의하여 노드(N2a)의 전위가 상승된다. 이에 의하여 트랜지스터(23a)를 통하여 배선(ISL)과 배선(OSL) 사이에 흐르는 전류 값을 증가시킬 수 있다. 따라서 회로(10)의 처리 성능을 향상시킬 수 있다(도 11의 (A) 참조).
또한, 부스팅 효과에 의하여 노드(N2a)의 전위가 노드(N1a)의 전위보다 높아지기 때문에 트랜지스터(22a)는 오프 상태가 된다. 따라서, 노드(N2a)의 전위가 노드(N1a)의 전위보다 높은 상태가 유지된다.
또한, 시각T12에 있어서, 배선(WLb)의 전위를 H 레벨로 함으로써 트랜지스터(21b)를 온 상태로 한다. 배선(DL)의 전위는 L 레벨이기 때문에 노드(N1b)의 전위는 L 레벨로 재기록된다. 이에 의하여 트랜지스터(22b)가 오프 상태가 된다.
시각T13(도 11의 (B) 참조)에 있어서, 배선(ISL)의 전위가 L 레벨이 된다. 트랜지스터(23a)가 온 상태이기 때문에 배선(OSL)의 전위도 L 레벨이 된다. 배선(ISL)의 전위 및 배선(OSL)의 전위가 L 레벨이 됨으로써 노드(N2a)의 전위가 하강되어 시각T10 내지 시각T11에서의 전위 VDD-Vtha로 되돌아간다. 이에 의하여 노드(N2a)의 전위가 노드(N1a)의 전위보다 낮게 되어 트랜지스터(22a)가 온 상태가 된다.
또한, 시각T13에 있어서, 배선(WLb)의 전위를 L 레벨로 함으로써 트랜지스터(21b)를 오프 상태로 한다. 상술한 공정으로 리컨피규레이션 동작이 종료된다.
시각T14(도 12 참조)에 있어서, 배선(CCSLa)의 전위를 L 레벨로 한다. 이에 의하여 노드(N2a)의 전위가 L 레벨이 되어 트랜지스터(23a)가 오프 상태가 된다. 상술한 공정으로 회로(11a)에 유지된 컨피규레이션 데이터에 기초하는 신호의 출력이 종료된다.
상술한 예가 도 3에 도시된 회로(10)의 동작예이다.
도 4에 도시된 바와 같이 회로(11a) 및 회로(11b)에 유지된 컨피규레이션 데이터의 전위는 배선(ISL) 및 배선(OSL)의 전위에 의존하지 않는다. 즉, 다이내믹 리컨피규레이션 수행 중에 배선(ISL) 및 배선(OSL)의 전위가 변화되어도 용량 결합 등의 상호 작용에 의하여 노드(N1a) 및 노드(N1b)의 전위는 변동되지 않는다. 따라서 회로(10)의 동작의 안정성을 높일 수 있다.
도 3 이외에 도시된 구성의 회로(10)의 동작에 대해서도 도 4에 도시된 타이밍 차트를 참조할 수 있다. 또한, 트랜지스터(21a) 내지 트랜지스터(23a) 및 트랜지스터(21b) 내지 트랜지스터(23b)의 일부 또는 전부를 p-ch형 트랜지스터로 한 경우라도 필요에 따라 전위의 대소 관계를 반전시키는 것 등으로 회로(10)의 동작은 도 4에 나타낸 타이밍 차트를 참조할 수 있다.
또한, 본 실시형태에 있어서, 본 발명의 일 형태에 대하여 설명한다. 또는 다른 실시형태에 있어서 본 발명의 일 형태에 대하여 설명한다. 다만, 본 발명의 일 형태는 이들에 한정되지 않는다. 즉, 본 실시형태 및 다른 실시형태에서는 다양한 발명의 형태가 기재되기 때문에 본 발명의 일 형태는 특정의 형태에 한정되지 않는다. 예를 들어 본 발명의 일 형태로서 트랜지스터의 채널 형성 영역, 소스 드레인 영역 등이 산화물 반도체를 가지는 예를 나타내었지만 본 발명의 일 형태는 이에 한정되지 않는다. 경우에 따라, 또는 상황에 따라 본 발명의 일 형태에서의 다양한 트랜지스터, 트랜지스터의 채널 형성 영역, 또는 트랜지스터의 소스 드레인 영역 등은 다양한 반도체를 가져도 좋다. 경우에 따라, 또는 상황에 따라 본 발명의 일 형태에서의 다양한 트랜지스터, 트랜지스터의 채널 형성 영역, 또는 트랜지스터의 소스 드레인 영역 등은 예를 들어 실리콘, 저마늄, 실리콘 저마늄, 탄소화 실리콘, 갈륨 비소, 알루미늄 갈륨 비소, 인듐 인, 질화 갈륨, 및 유기 반도체 등에서 적어도 하나를 가져도 좋다. 또는 예를 들어, 경우에 따라, 또는 상황에 따라 본 발명의 일 형태에서의 다양한 트랜지스터, 트랜지스터의 채널 형성 영역, 또는 트랜지스터의 소스 드레인 영역 등은 산화물 반도체를 가지지 않아도 된다.
본 실시형태는 다른 실시형태에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 2)
본 실시형태에서는 실시형태 1에 나타낸 회로(10)의 변형예에 대하여 도면을 참조하여 설명한다.
회로(10)가 가지는 회로(11a) 및 회로(11b)는 다양한 구성으로 할 수 있다. 예를 들어 도 13의 (A)에 도시된 회로(140a)와 같이 회로(11a)는 트랜지스터(21a) 및 래치 회로(33a)를 가지고, 회로(11b)는 트랜지스터(21b) 및 래치 회로(33b)를 가지는 구성으로 할 수 있다. 또한, 도 13의 (B)에 도시된 회로(140b)와 같이 배선(DL)의 논리를 반전시킨 데이터(상보(相補) 데이터)를 공급하는 기능을 가지는 배선(DLb)을 가져도 좋다. 이 경우, 래치 회로(33a)와 배선(DLb)은 트랜지스터(25a)를 통하여 전기적으로 접속되어 있다. 또한, 래치 회로(33b)와 배선(DLb)은 트랜지스터(25b)를 통하여 접속되어 있다.
또한, 도 14의 (A)에 도시된 회로(150a)와 같이 회로(11a)는 트랜지스터(21a), 래치 회로(34a), MRAM(32a)(Magnetoresistive Random Access Memory), 및 배선(53a)을 가지고, 회로(11b)는 트랜지스터(21b), 래치 회로(34b), MRAM(32b), 및 배선(53b)을 가지는 구성으로 하여도 좋다. 또한, 도 14의 (B)에 도시된 회로(150b)와 같이 래치 회로(34a)와 MRAM(32a)이 트랜지스터(26a)를 통하여 접속되고, 래치 회로(34b)와 MRAM(32b)이 트랜지스터(26b)를 통하여 접속되는 구성으로 하여도 좋다.
또한, 도 14의 (A) 및 (B)에 도시된 회로(11a) 및 회로(11b)에 있어서, 래치 회로를 제공하지 않아도 된다.
또한, 회로(11a) 및 회로(11b)는 예를 들어 ReRAM(Resistance Random Access Memory)을 가져도 좋고, 예를 들어 플래시 메모리를 가져도 좋다.
도 15에 도시된 회로(160)는 도 3에 도시된 회로(10)에서 용량 소자(31a) 및 용량 소자(31b)를 생략한 구성이다. 이 경우, 노드(N1a)에 전기적으로 접속된 배선이 가지는 기생 용량 등에 의하여 노드(N1a)에 컨피규레이션 데이터를 유지한다. 또한, 노드(N1b)에 전기적으로 접속된 배선이 가지는 기생 용량 등에 의하여 노드(N1b)에 컨피규레이션 데이터를 유지한다. 이런 구성으로 함으로써 회로(10)의 점유 면적을 작게 할 수 있다. 이로써 본 발명의 일 형태인 반도체 장치를 소형화할 수 있다. 또한, 본 발명의 일 형태인 반도체 장치의 집적도를 높일 수 있다.
또한, 상술한 회로(11a) 및 회로(11b)의 구성은 일례이며, 컨피규레이션 데이터를 유지하는 기능을 가지면 임의의 구성으로 할 수 있다.
도 16의 (A) 및 (B)는 도 3에 도시된 회로(10)가 가지는 트랜지스터(21a), 트랜지스터(21b), 트랜지스터(22a), 및 트랜지스터(22b)에 백 게이트가 제공된 구성이다. 도 16의 (A)는 백 게이트에 정전위를 인가하는 구성이며, 문턱 전압을 제어할 수 있다. 또한, 도 16의 (B)는 프런트 게이트와 같은 전위가 백 게이트에 인가되는 구성이며, 온 전류를 증가시킬 수 있다. 또한, 도 16의 (C) 및 (D)에 도시된 바와 같이 트랜지스터(21a) 내지 트랜지스터(23a) 및 트랜지스터(21b) 내지 트랜지스터(23b)에 백 게이트가 제공되는 구성이라도 좋다. 또한, 도 16의 (E)에 도시된 바와 같이 프런트 게이트와 같은 전위가 백 게이트에 인가되는 구성의 트랜지스터와 백 게이트에 정전위를 인가하는 구성의 트랜지스터를 필요에 따라 조합하여도 좋다.
또한, 도 16에 있어서, 배선 및 부호의 일부를 생략하였다.
도 17에 도시된 회로(170)는 도 3에 도시된 구성의 회로(10)가 가지는 트랜지스터(21a)를 스위치(41a)로, 트랜지스터(21b)를 스위치(41b)로 각각 치환한 구성이다. 이들의 트랜지스터는 스위칭 기능을 가지고 있으면 트랜지스터에 한정되지 않고 임의의 소자를 사용할 수 있다. 또한, 트랜지스터(21a) 및 트랜지스터(21b) 중 한쪽을 트랜지스터로 하고, 다른 한쪽을 스위칭 기능을 가지는 다른 소자로 하여도 좋다.
도 18에 도시된 회로(180)는 도 1에 도시된 구성의 회로(10)에 트랜지스터(24a)와 트랜지스터(24b)를 추가한 구성이다. 또한, 트랜지스터(24a) 및 트랜지스터(24b)가 둘 다 n-ch형 트랜지스터인 경우를 예시하였지만 본 발명의 일 형태는 이에 한정되지 않고 한쪽, 또는 양쪽의 트랜지스터를 p-ch형 트랜지스터로 치환하여도 좋다.
트랜지스터(24a)의 소스 및 드레인 중 한쪽은 트랜지스터(23a)의 게이트와 전기적으로 접속되어 있다. 트랜지스터(24b)의 소스 및 드레인 중 한쪽은 트랜지스터(23b)의 게이트와 전기적으로 접속되어 있다. 트랜지스터(24a)의 소스 및 드레인 중 다른 한쪽은 배선(52a)과 전기적으로 접속되어 있다. 트랜지스터(24b)의 소스 및 드레인 중 다른 한쪽은 배선(52b)과 전기적으로 접속되어 있다. 트랜지스터(24a)의 게이트는 배선(WLa)과 전기적으로 접속되어 있다. 트랜지스터(24b)의 게이트는 배선(WLb)과 전기적으로 접속되어 있다.
또한, 배선(52a) 및 배선(52b)의 전위는 예를 들어 L 레벨 전위로 할 수 있다.
트랜지스터(24a)는 회로(11a)로의 컨피규레이션 데이터의 기록 시에 노드(N2a)의 전위를 트랜지스터(23a)가 오프 상태가 되는 전위에 고정하는 기능을 가진다. 트랜지스터(24b)는 회로(11b)로의 컨피규레이션 데이터의 기록 시에 노드(N2b)의 전위를 트랜지스터(23b)가 오프 상태가 되는 전위에 고정하는 기능을 가진다. 이에 의하여 회로(10)의 이상 동작을 방지할 수 있다. 또한, 컨피규레이션 동작 시의 신호 제어를 단순화할 수 있다.
또한, 트랜지스터(24a) 및 트랜지스터(24b)는 OS 트랜지스터로 하여도 좋다. 이에 의하여 트랜지스터(24a) 및 트랜지스터(24b)의 오프 전류를 저감시킬 수 있다. 따라서, 노드(N2a) 및 노드(N2b)에 기록된 신호의 유지 시간을 길게 할 수 있다.
또한, 트랜지스터(24a) 및 트랜지스터(24b)에 백 게이트를 제공하여도 좋다. 백 게이트에는 예를 들어 정전위를 인가하여도 좋고, 예를 들어 프런트 게이트와 같은 전위를 인가하여도 좋다. 트랜지스터(24a) 및 트랜지스터(24b)는 스위칭 기능을 가지고 있으면 트랜지스터에 한정되지 않고 임의의 소자를 사용할 수 있다.
또한, 도 1 내지 도 3 및 도 13 내지 도 18에 도시된 구성은 각각 임의로 조합할 수 있다.
본 실시형태는 다른 실시형태에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 3)
본 실시형태에서는 본 발명의 일 형태인 PSE를 사용한 PLD에 대하여 도면을 참조하여 설명한다.
도 19는 회로(10)를 사용한 PLD(100)의 블록도이다. 또한 도면에서의 블록도의 각 회로 블록의 배치는 설명을 위하여 위치 관계를 특정하는 것이며 다른 회로 블록으로 다른 기능을 실현하는 것처럼 보여도 실제의 회로 블록에서는 같은 회로 블록 내에서 다른 기능을 실현할 수 있도록 제공되어 있는 경우도 있다. 또한, 도면에서의 각 회로 블록의 기능은 설명을 위하여 기능을 특정하는 것이며 하나의 회로 블록으로 보여도 실제의 회로 블록에서는 하나의 회로 블록으로 수행하는 처리를 복수의 회로 블록으로 수행할 수 있도록 제공되어 있는 경우도 있다.
PLD(100)는 회로(10)와 프로그램 가능한 논리 회로인 PLE로서의 기능을 가지는 회로(110)(PLE)와 입출력 회로로서의 기능을 가지는 회로(120)(IO)와 회로(130), 회로(131), 회로(132), 회로(133), 및 회로(134)를 가진다.
도 19의 예에서는 회로(10)를 매트릭스 형상으로 배치하여 스위치 어레이(101a)(SWAa), 스위치 어레이(101b)(SWAb) 및 스위치 어레이(101c)(SWAc)를 구성한다. 회로(110)(PLE)를 열 개 배치하여 로직 어레이(111a)(LAa)를 구성하고, 회로(110)(PLE)를 열 개 배치하여 로직 어레이(111b)(LAb)를 구성한다. 회로(120)(IO)를 열 개 배치하여 입출력 어레이(121a)(IOAa)를 구성하고, 회로(120)(IO)를 열 개 배치하여 입출력 어레이(121b)(IOAb)를 구성한다.
또한, 로직 어레이(111a)(LAa)가 가지는 열 개의 회로(110)(PLE)를 회로(110_00)(PLE_00) 내지 회로(110_09)(PLE_09)라고 표기한다. 로직 어레이(111b)(LAb)가 가지는 열 개의 회로(110)(PLE)를 회로(110_10)(PLE_10) 내지 회로(110_19)(PLE_19)라고 표기한다. 입출력 어레이(121a)(IOAa)가 가지는 열 개의 회로(120)(IO)를 회로(120_00)(IO_00) 내지 회로(120_09)(IO_09)라고 표기한다. 입출력 어레이(121b)(IOAb)가 가지는 열 개의 회로(120)(IO)를 회로(120_10)(IO_10) 내지 회로(120_19)(IO_19)라고 표기한다.
또한, 도 19에 도시된 회로(10) 내의 표기는 그 기능을 나타내고 있다. 예를 들어 "PLE0* to IO00"이란, 회로(10)가 회로(110_00)(PLE_00) 내지 회로(110_09)(PLE_09)의 출력 노드와 회로(120_00)(IO_00)의 입력 노드 사이에 배치된 PSE인 것을 나타내고 있다.
또한, 회로(120_00)(IO_00) 내지 회로(120_19)(IO_19)는 서로 상이한 외부 단자와 전기적으로 접속되어 있다. 입출력 어레이(121a)(IOAa) 및 입출력 어레이(121b)(IOAb)는 PLD(100)의 외부 단자와 로직 어레이(111a)(LAa) 및 로직 어레이(111b)(LAb) 사이의 신호의 입출력을 제어하는 기능을 가진다.
회로(130)는 외부에서 입력되는 클록 신호에서 PLD(100)내에서 사용되는 하나 또는 복수의 클록 신호를 생성하는 클록 생성 장치로서의 기능을 가진다. 회로(131)는 컨피규레이션 데이터를 생성하여 배선(DL)에 공급할 수 있는 열 드라이버 회로로서의 기능을 가진다. 회로(132)는 기록 제어 신호를 생성하여 배선(WLa)이나 배선(WLb) 등으로 공급할 수 있는 행 드라이버 회로로서의 기능을 가진다. 회로(133)는 회로(131) 및 회로(132)를 제어하는 기능을 가진다. 회로(134)는 컨텍스트 데이터 신호를 생성하여 배선(CCSLa)이나 배선(CCSLb) 등으로 공급할 수 있는 컨텍스트 컨트롤러로서의 기능을 가진다.
또한, 도 19에는 배선(DL), 배선(WLa), 배선(WLb), 배선(CCSLa), 및 배선(CCSLb)을 도시하지 않았다.
본 실시형태는 다른 실시형태에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 4)
본 실시형태에서는 회로(10)의 구체적인 구성예에 대하여 도면을 참조하여 설명한다.
도 20의 (A)는 본 발명의 일 형태인 반도체 장치의 단면도의 일례이며, 도 3에 도시된 구성의 회로(10)에서의 트랜지스터(21a), 트랜지스터(22a), 트랜지스터(23a) 및 용량 소자(31a)의 구체적인 접속 형태의 일례를 도시하였다. 또한, 도 20의 (B)는 도 20의 (A)에 도시된 트랜지스터의 채널 폭 방향의 단면도의 일례이다.
여기서 트랜지스터(21a) 및 트랜지스터(22a)는 OS 트랜지스터로 하고, 트랜지스터(23a)는 Si 트랜지스터로 한다.
회로(10)는 실리콘 기판(200)에 형성된다. 실리콘 기판(200) 위에는 층(201), 층(202), 및 층(204)이 형성되어 있다. 층(201)에는 Si 트랜지스터를 형성하고, 층(202)에는 OS 트랜지스터를 형성하고, 층(204)에는 용량 소자를 형성한다. 즉, 층(201)에는 트랜지스터(23a)를 형성하고, 층(202)에는 트랜지스터(21a) 및 트랜지스터(22a)를 형성하고, 층(204)에는 용량 소자(31a)를 형성한다. 이와 같이 OS 트랜지스터와 Si 트랜지스터와 용량 소자가 적층된 구성으로 함으로써 회로(10)의 점유 면적을 작게 할 수 있기 때문에 본 발명의 일 형태인 반도체 장치를 소형화할 수 있다. 또한, 본 발명의 일 형태인 반도체 장치의 집적도를 높일 수 있다.
또한, 도 20의 (A)에 도시된 각 배선과 각 소자는 도전체(210)에 의하여 전기적으로 접속되어 있다. 또한, 각 소자 간도 도전체(210)에 의하여 전기적으로 접속되어 있다.
또한, 본 실시형태에서 설명하는 단면도에 있어서, 배선 및 콘택트 플러그(도전체(210))를 개별의 요소로서 도시하였지만 이들이 전기적으로 접속되어 있는 경우에는 동일한 요소로서 제공되는 경우도 있다.
또한, 도면에 도시된 배선 등의 일부가 제공되지 않은 경우나, 도면에 도시되지 않은 배선, 트랜지스터 등이 각 층에 포함되는 경우도 있다. 또한, 도면에 도시되지 않은 층이 상기 적층 구조에 포함되는 경우도 있다. 또한, 도면에 도시된 층의 일부가 포함되지 않은 경우도 있다.
또한, 각 요소 위에는 보호막, 층간 절연막 또는 평탄화막으로서의 기능을 가지는 절연막이 제공된다. 층(201)에는 절연막(221)이 제공되고, 층(202)에는 절연막(222)이 제공되고, 층(204)에는 절연막(223)이 제공된다. 예를 들어 절연막(221), 절연막(222), 및 절연막(223) 등은 산화 실리콘막, 산화 질화 실리콘막 등의 무기 절연막을 사용할 수 있다. 또는, 아크릴 수지, 폴리이미드 수지 등의 유기 절연막 등을 사용하여도 좋다. 절연막(221), 절연막(222), 및 절연막(223) 등의 상면은 필요에 따라 CMP(Chemical Mechanical Polishing)법 등으로 평탄화 처리를 수행하는 것이 바람직하다.
또한, 층(201)과 층(202) 사이에는 절연막(203)이 형성된다. 절연막(203)으로서는 예를 들어 산화 알루미늄, 산화 질화 알루미늄, 산화 갈륨, 산화 질화 갈륨, 산화 이트륨, 산화 질화 이트륨, 산화 하프늄, 산화 질화 하프늄, 이트리아 안정화 지르코니아(YSZ:Yttria-Stabilized Zirconia) 등을 사용할 수 있다.
트랜지스터(23a)의 활성 영역 근방에 제공되는 절연막 중의 수소는 실리콘의 댕글링 본드를 종료시킨다. 따라서, 상기 수소는 트랜지스터(23a)의 신뢰성을 향상시키는 효과가 있다. 한편, 트랜지스터(21a) 및 트랜지스터(22a)의 활성층인 산화물 반도체막의 근방에 제공되는 절연막 중의 수소는 산화물 반도체막 중에 캐리어를 생성하는 요인의 하나가 된다. 그러므로, 상기 수소는 트랜지스터(21a) 및 트랜지스터(22a)의 신뢰성을 저하시키는 요인이 되는 경우가 있다. 절연막(203)에 의하여 층(201)에 수소를 가둠으로써 트랜지스터(23a)의 신뢰성이 향상된다. 또한, 층(201)에서 층(202)으로의 수소의 확산이 제어됨으로써 OS 트랜지스터인 트랜지스터(21a) 및 트랜지스터(22a)의 신뢰성도 향상된다.
도 20에 있어서, 각 트랜지스터는 백 게이트를 가지는 형태를 도시하였지만, 백 게이트를 가지지 않는 형태라도 좋다. 또는 일부의 트랜지스터만 백 게이트를 가지는 형태라도 좋다. 상기 백 게이트는 대향하도록 제공된 트랜지스터의 프런트 게이트와 전기적으로 접속되는 경우가 있다. 또는 상기 백 게이트에 프런트 게이트와는 상이한 고정 전위가 공급되는 경우가 있다.
또한, 도 20에서는 층(204)은 층(202) 위에 적층되어 있지만 이에 한정되지 않는다. 예를 들어 층(201)과 층(202) 사이에 층(204)을 형성하여도 좋다.
또한, 도 20에 있어서, Si 트랜지스터인 트랜지스터(23a)는 핀형의 구성으로 하였지만 도 21의 (A)에 도시된 바와 같이 플레이너형이라도 좋다. 또는, 도 21의 (B)에 도시된 바와 같이 실리콘 박막의 활성층(230)을 가지는 트랜지스터라도 좋다. 또한, 활성층(230)은 다결정 실리콘이나 SOI(Silicon on Insulator)의 단결정 실리콘으로 할 수 있다.
본 실시형태는 다른 실시형태에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 5)
본 실시형태에서는 본 발명의 일 형태에 사용할 수 있는 산화물 반도체를 가지는 트랜지스터에 대하여 도면을 참조하여 설명한다. 또한, 본 실시형태에서의 도면에서는 명료화하기 위하여 일부의 요소를 확대, 축소, 또는 생략하여 도시하였다.
도 22의 (A)는 본 발명의 일 형태인 트랜지스터(401)의 상면도이다. 또한, 도 22의 (A)에 도시된 일점 쇄선 B1-B2 방향의 단면이 도 22의 (B)에 상당한다. 또한, 도 22의 (A)에 도시된 일점 쇄선 B3-B4 방향의 단면이 도 24의 (A)에 상당한다. 또한, 일점 쇄선 B1-B2 방향을 채널 길이 방향, 일점 쇄선 B3-B4 방향을 채널 폭 방향이라고 부르는 경우가 있다.
트랜지스터(401)는 기판(415), 절연막(420), 산화물 반도체막(430), 도전막(440), 도전막(450), 절연막(460), 도전막(470), 절연막(475), 및 절연막(480)을 가진다.
절연막(420)은 기판(415)과 접촉하고, 산화물 반도체막(430)은 절연막(420)과 접촉하고, 도전막(440) 및 도전막(450)은 절연막(420) 및 산화물 반도체막(430)과 접촉하고, 절연막(460)은 절연막(420), 산화물 반도체막(430), 도전막(440), 및 도전막(450)과 접촉하고, 도전막(470)은 절연막(460)과 접촉하고, 절연막(475)은 절연막(420), 도전막(440), 도전막(450), 및 도전막(470)과 접촉하고, 절연막(480)은 절연막(475)과 접촉한다.
여기서, 산화물 반도체막(430)에서의 도전막(440)과 접촉하는 영역을 영역(531), 도전막(450)과 접촉하는 영역을 영역(532), 절연막(460)과 접촉하는 영역을 영역(533)으로 한다.
또한, 도전막(440) 및 도전막(450)은 산화물 반도체막(430)과 전기적으로 접속되어 있다.
도전막(440)은 소스 전극, 도전막(450)은 드레인 전극, 절연막(460)은 게이트 절연막, 도전막(470)은 게이트 전극으로서의 기능을 가질 수 있다.
또한, 도 22의 (B)에 도시된 영역(531)은 소스 영역, 영역(532)은 드레인 영역, 영역(533)은 채널 형성 영역으로서의 기능을 가질 수 있다.
또한, 도전막(440) 및 도전막(450)은 단층으로 형성되는 예를 도시하였지만 2층 이상의 적층이라도 좋다. 또한, 도전막(470)은 도전막(471) 및 도전막(472)의 2층으로 형성되는 예를 도시하였지만 1층 또는 3층 이상의 적층이라도 좋다. 상기 구성은 본 실시형태에서 설명하는 다른 트랜지스터에도 적용할 수 있다.
또한, 필요에 따라 절연막(480)에 평탄화막으로서의 기능을 부여하여도 좋다.
또한, 본 발명의 일 형태인 트랜지스터는 도 22의 (C) 및 (D)에 도시된 구성이라도 좋다. 도 22의 (C)는 트랜지스터(402)의 상면도이다. 또한, 도 22의 (C)에 도시된 일점 쇄선 C1-C2 방향의 단면이 도 22의 (D)에 상당한다. 또한, 도 22의 (C)에 도시된 일점 쇄선 C3-C4 방향의 단면은 도 24의 (B)에 상당한다. 또한, 일점 쇄선 C1-C2 방향을 채널 길이 방향, 일점 쇄선 C3-C4 방향을 채널 폭 방향이라고 부르는 경우가 있다.
트랜지스터(402)는 절연막(460)의 단부와 도전막(470)의 단부를 일치시키지 않는 점이 트랜지스터(401)와 상이하다. 트랜지스터(402)의 구조는 도전막(440) 및 도전막(450)이 절연막(460)으로 널리 덮이기 때문에 도전막(440) 및 도전막(450)과 도전막(470) 간의 전기 저항이 높고, 게이트 누설 전류가 적다는 특징을 가진다.
트랜지스터(401) 및 트랜지스터(402)는 도전막(470)과 도전막(440) 및 도전막(450)이 중첩되는 영역을 가지는 톱 게이트 구조이다. 상기 영역의 채널 길이 방향의 폭은 기생 용량을 작게 하기 위하여 3nm 이상 300nm 미만으로 하는 것이 바람직하다. 상기 구성에서는 산화물 반도체막(430)에 오프셋 영역이 형성되지 않기 때문에 온 전류가 높은 트랜지스터를 형성하기 쉽다.
또한, 본 발명의 일 형태인 트랜지스터는 도 22의 (E) 및 (F)에 도시된 구성이라도 좋다. 도 22의 (E)는 트랜지스터(403)의 상면도이다. 또한, 도 22의 (E)에 도시된 일점 쇄선 D1-D2 방향의 단면이 도 22의 (F)에 상당한다. 또한, 도 22의 (E)에 도시된 일점 쇄선 D3-D4 방향의 단면은 도 24의 (A)에 상당한다. 또한, 일점 쇄선 D1-D2 방향을 채널 길이 방향, 일점 쇄선 D3-D4 방향을 채널 폭 방향이라고 부르는 경우가 있다.
트랜지스터(403)의 절연막(420)은 기판(415)과 접촉하고, 산화물 반도체막(430)은 절연막(420)과 접촉하고, 절연막(460)은 절연막(420) 및 산화물 반도체막(430)과 접촉하고, 도전막(470)은 절연막(460)과 접촉하고, 절연막(475)은 절연막(420), 산화물 반도체막(430), 및 도전막(470)과 접촉하고, 절연막(480)은 절연막(475)과 접촉하고, 도전막(440) 및 도전막(450)은 산화물 반도체막(430) 및 절연막(480)과 접촉한다.
절연막(475) 및 절연막(480)에 개구부가 제공되고, 상기 개구부를 통하여 도전막(440) 및 도전막(450)이 산화물 반도체막(430)과 전기적으로 접속되어 있다.
또한, 필요에 따라 도전막(440), 도전막(450), 및 절연막(480)에 접촉하는 절연막(평탄화막) 등을 가져도 좋다.
또한, 산화물 반도체막(430)에 있어서, 절연막(475)과 접촉하고 영역(531)과 영역(533)에 끼워진 영역을 영역(534)으로 한다. 또한, 절연막(475)과 접촉하고, 영역(532)과 영역(533)에 끼워진 영역을 영역(535)으로 한다.
또한, 본 발명의 일 형태인 트랜지스터는 도 23의 (A) 및 (B)에 도시된 구성이라도 좋다. 도 23의 (A)는 트랜지스터(404)의 상면도이다. 또한, 도 23의 (A)에 도시된 일점 쇄선 E1-E2 방향의 단면이 도 23의 (B)에 상당한다. 또한, 도 23의 (A)에 도시된 일점 쇄선 E3-E4 방향의 단면은 도 24의 (A)에 상당한다. 또한, 일점 쇄선 E1-E2 방향을 채널 길이 방향, 일점 쇄선 E3-E4 방향을 채널 폭 방향이라고 부르는 경우가 있다.
트랜지스터(404)의 절연막(420)은 기판(415)과 접촉하고, 산화물 반도체막(430)은 절연막(420)과 접촉하고, 도전막(440) 및 도전막(450)은 절연막(420) 및 산화물 반도체막(430)과 접촉하고, 절연막(460)은 절연막(420) 및 산화물 반도체막(430)과 접촉하고, 도전막(470)은 절연막(460)과 접촉하고, 절연막(475)은 절연막(420), 산화물 반도체막(430), 도전막(440), 도전막(450), 및 도전막(470)과 접촉하고, 절연막(480)은 절연막(475)과 접촉한다.
트랜지스터(404)는 도전막(440) 및 도전막(450)이 산화물 반도체막(430)의 단부를 덮도록 접촉하는 점이 트랜지스터(403)와 상이하다.
트랜지스터(403) 및 트랜지스터(404)는 도전막(470)과 도전막(440), 및 도전막(450)이 중첩되는 영역을 가지지 않는 셀프 얼라인 구조이다. 셀프 얼라인 구조의 트랜지스터는 게이트와 소스 및 드레인의 기생 용량이 매우 작기 때문에 고속 동작 용도에 적합하다.
또한, 본 발명의 일 형태인 트랜지스터는 도 23의 (C) 및 (D)에 도시된 구성이라도 좋다. 도 23의 (C)는 트랜지스터(405)의 상면도이다. 또한, 도 23의 (C)에 도시된 일점 쇄선 F1-F2 방향의 단면이 도 23의 (D)에 상당한다. 또한, 도 23의 (C)에 도시된 일점 쇄선 F3-F4 방향의 단면은 도 24의 (A)에 상당한다. 또한, 일점 쇄선 F1-F2 방향을 채널 길이 방향, 일점 쇄선 F3-F4 방향을 채널 폭 방향이라고 부르는 경우가 있다.
트랜지스터(405)는 도전막(440)이 도전막(441)과 도전막(442)의 2층으로 형성되고, 도전막(450)이 도전막(451)과 도전막(452)의 2층으로 형성되어 있다. 또한, 절연막(420)은 기판(415)과 접촉하고, 산화물 반도체막(430)은 절연막(420)과 접촉하고, 도전막(441) 및 도전막(451)은 산화물 반도체막(430)과 접촉하고, 절연막(460)은 절연막(420), 산화물 반도체막(430), 도전막(441), 및 도전막(451)과 접촉하고, 도전막(470)은 절연막(460)과 접촉하고, 절연막(475)은 절연막(420), 도전막(441), 도전막(451), 및 도전막(470)과 접촉하고, 절연막(480)은 절연막(475)과 접촉하고, 도전막(442)은 도전막(441) 및 절연막(480)과 접촉하고, 도전막(452)은 도전막(451) 및 절연막(480)과 접촉한다.
여기서, 도전막(441) 및 도전막(451)은 산화물 반도체막(430)의 상면과 접촉하고, 측면에는 접촉하지 않는 구성이다.
또한, 필요에 따라 도전막(442), 도전막(452), 및 절연막(480)에 접촉하는 절연막 등을 가져도 좋다.
또한, 도전막(441) 및 도전막(451)이 산화물 반도체막(430)과 전기적으로 접속되어 있다. 그리고, 도전막(442)이 도전막(441)과, 도전막(452)이 도전막(451)과 각각 전기적으로 접속되어 있다.
산화물 반도체막(430)에 있어서, 도전막(441)과 중첩되는 영역이 소스 영역으로서의 기능을 가질 수 있는 영역(531)이 되고, 도전막(451)과 중첩되는 영역이 드레인 영역으로서의 기능을 가질 수 있는 영역(532)이 된다.
또한, 본 발명의 일 형태인 트랜지스터는 도 23의 (E) 및 (F)에 도시된 구성이라도 좋다. 도 23의 (E)는 트랜지스터(406)의 상면도이다. 또한, 도 23의 (E)에 도시된 일점 쇄선 G1-G2 방향의 단면이 도 23의 (F)에 상당한다. 또한, 도 23의 (E)에 도시된 일점 쇄선 G3-G4 방향의 단면은 도 24의 (A)에 상당한다. 또한, 일점 쇄선 G1-G2 방향을 채널 길이 방향, 일점 쇄선 G3-G4 방향을 채널 폭 방향이라고 부르는 경우가 있다.
트랜지스터(406)는 도전막(440)이 도전막(441) 및 도전막(442)의 2층으로 형성되고, 도전막(450)이 도전막(451) 및 도전막(452)의 2층으로 형성되어 있는 점이 트랜지스터(403)와 상이하다.
트랜지스터(405) 및 트랜지스터(406)의 구성에서는 도전막(440) 및 도전막(450)이 절연막(420)과 접촉하지 않는 구성이기 때문에 절연막(420) 중의 산소가 도전막(440) 및 도전막(450)에 의하여 추출되기 어렵게 되어 절연막(420)으로부터 산화물 반도체막(430) 중으로의 산소의 공급을 쉽게 할 수 있다.
또한, 트랜지스터(403), 트랜지스터(404), 및 트랜지스터(406)에서의 영역(534) 및 영역(535)에는 산소 결함을 형성하여 도전율을 높이기 위한 불순물을 첨가하여도 좋다. 산화물 반도체막에 산소 결함을 형성하는 불순물로서는 예를 들어 인, 비소, 안티모니, 붕소, 알루미늄, 실리콘, 질소, 헬륨, 네온, 아르곤, 크립톤, 제논, 인듐, 불소, 염소, 타이타늄, 아연, 및 탄소 중에서 선택되는 어느 하나 이상을 사용할 수 있다. 상기 불순물의 첨가 방법으로서는 플라스마 처리법, 이온 주입법, 이온 도핑법, 플라스마 잠입 이온 주입법 등을 사용할 수 있다.
불순물 원소로서 상기 원소가 산화물 반도체막에 첨가되면 산화물 반도체막 중의 금속 원소 및 산소의 결합이 절단되어 산소 결함이 형성된다. 산화물 반도체막에 포함되는 산소 결함과 산화물 반도체막 중에 잔존 또는 나중에 첨가되는 수소의 상호 작용에 의하여 산화물 반도체막의 도전율을 높일 수 있다.
또한, 불순물 원소의 첨가에 의하여 산소 결함이 형성된 산화물 반도체에 수소를 첨가하면 산소 결함 사이트에 수소가 들어가 전도대 근방에 도너 준위가 형성된다. 그 결과 산화물 도전체를 형성할 수 있다. 여기서는 도전체화된 산화물 반도체를 산화물 도전체라고 한다. 또한, 산화물 도전체는 산화물 반도체와 마찬가지로 투광성을 가진다.
산화물 도전체는 축퇴 반도체이며, 전도대단(conduction band edge)과 페르미 준위가 일치 또는 대략 일치한다고 추정된다. 이로써 산화물 도전체막과 소스 및 드레인으로서의 기능을 가질 수 있는 도전막과의 접촉은 옴 접촉이며, 산화물 도전체막과 소스 및 드레인으로서의 기능을 가질 수 있는 도전막의 접촉 저항을 저감시킬 수 있다.
또한, 도 22 내지 도 24의 (A) 및 (B)에서의 트랜지스터(401) 내지 트랜지스터(406)에서는 산화물 반도체막(430)이 단층인 예를 도시하였지만 산화물 반도체막(430)은 적층이라도 좋다. 도 25의 (A)는 산화물 반도체막(430)의 상면도이고, 도 25의 (B) 및 (C)는 산화물 반도체막(430a) 및 산화물 반도체막(430b)의 2층 구조를 가지는 산화물 반도체막(430)의 단면도이다. 또한, 도 25의 (D) 및 (E)는 산화물 반도체막(430a), 산화물 반도체막(430b), 및 산화물 반도체막(430c)의 3층 구조를 가지는 산화물 반도체막(430)의 단면도이다.
또한, 산화물 반도체막(430a) 및 산화물 반도체막(430c)은 채널 영역을 형성하지 않기 때문에 절연막이라고 부를 수도 있다.
산화물 반도체막(430a), 산화물 반도체막(430b), 산화물 반도체막(430c)에는 각각 다른 조성의 산화물 반도체막 등을 사용할 수 있다.
트랜지스터(401) 내지 트랜지스터(406)의 산화물 반도체막(430)은 도 25의 (B) 및 (C) 또는 도 25의 (D) 및 (E)에 도시된 산화물 반도체막(430)과 치환할 수 있다.
또한, 본 발명의 일 형태인 트랜지스터는 도 26 내지 도 28에 도시된 구성이라도 좋다. 도 26의 (A), (C), (E), 및 도 27의 (A), (C), (E)는 트랜지스터(407) 내지 트랜지스터(412)의 상면도이다. 또한, 도 26의 (A), (C), (E), 및 도 27의 (A), (C), (E)에 도시된 일점 쇄선 H1-H2 방향 내지 M1-M2 방향의 단면이 도 26의 (B), (D), (F), 및 도 27의 (B), (D), (F)에 상당한다. 또한, 도 26의 (A), (E), 및 도 27의 (A), (C), (E)에 도시된 일점 쇄선 H3-H4 및 J3-J4 내지 M3-M4 방향의 단면이 도 28의 (A)에 상당한다. 또한, 도 26의 (C)에 도시된 일점 쇄선 I3-I4 방향의 단면이 도 28의 (B)에 상당한다. 또한, 일점 쇄선 H1-H2 방향 내지 M1-M2 방향을 채널 길이 방향, 일점 쇄선 H3-H4 방향 내지 M3-M4 방향을 채널 폭 방향이라고 부르는 경우가 있다.
트랜지스터(407) 및 트랜지스터(408)는 영역(531) 및 영역(532)에서 산화물 반도체막(430)이 2층(산화물 반도체막(430a), 산화물 반도체막(430b))인 점, 영역(533)에서 산화물 반도체막(430)이 3층(산화물 반도체막(430a), 산화물 반도체막(430b), 및 산화물 반도체막(430c))인 점 및 도전막(440), 도전막(450)과 절연막(460) 사이에 산화물 반도체막의 일부(산화물 반도체막(430c))가 개재되는 점 외는 트랜지스터(401) 및 트랜지스터(402)와 같은 구성을 가진다.
트랜지스터(409), 트랜지스터(410), 및 트랜지스터(412)는 영역(531), 영역(532), 영역(534), 및 영역(535)에서 산화물 반도체막(430)이 2층(산화물 반도체막(430a), 산화물 반도체막(430b))인 점, 영역(533)에서 산화물 반도체막(430)이 3층(산화물 반도체막(430a), 산화물 반도체막(430b), 및 산화물 반도체막(430c))인 점 외는 트랜지스터(403), 트랜지스터(404), 및 트랜지스터(406)와 같은 구성을 가진다.
트랜지스터(411)는 영역(531) 및 영역(532)에서 산화물 반도체막(430)이 2층(산화물 반도체막(430a), 산화물 반도체막(430b))인 점, 영역(533)에서 산화물 반도체막(430)이 3층(산화물 반도체막(430a), 산화물 반도체막(430b), 및 산화물 반도체막(430c))인 점, 및 도전막(441) 및 도전막(451)과 절연막(460) 사이에 산화물 반도체막의 일부(산화물 반도체막(430c))가 개재되는 점 외는 트랜지스터(405)와 같은 구성을 가진다.
또한, 본 발명의 일 형태인 트랜지스터는 도 29의 (A) 내지 (F), 및 도 30의 (A) 내지 (F)에 도시된 트랜지스터(401) 내지 트랜지스터(412)의 채널 길이 방향의 단면도 및 도 24의 (C)에 도시된 트랜지스터(401) 내지 트랜지스터(406)의 채널 폭 방향의 단면도 및 도 28의 (C)에 도시된 트랜지스터(407) 내지 트랜지스터(412)의 채널 폭 방향의 단면도와 같이 산화물 반도체막(430)과 기판(415) 사이에 도전막(473)을 가져도 좋다. 도전막(473)을 제 2 게이트(백 게이트라고도 함)로서 사용함으로써 산화물 반도체막(430)의 채널 형성 영역은 도전막(470)과 도전막(473)에 의하여 전기적으로 둘러싸인다. 이와 같은 트랜지스터의 구조를 surrounded channel(s-channel) 구조라고 부른다. 이에 의하여 온 전류를 증가시킬 수 있다. 또한, 문턱 전압의 제어를 수행할 수 있다. 또한, 도 29의 (A) 내지 (F) 및 도 30의 (A) 내지 (F)에 도시된 단면도에 있어서 도전막(473)의 폭을 산화물 반도체막(430)보다 짧게 하여도 좋다. 또한, 도전막(473)의 폭을 도전막(470)의 폭보다 짧게 하여도 좋다.
온 전류를 증가시키기 위해서는 예를 들어 도전막(470)과 도전막(473)을 같은 전위로 하여 더블 게이트 트랜지스터로서 구동시키면 좋다. 또한, 문턱 전압의 제어를 수행하기 위해서는 도전막(470)과는 상이한 정전위를 도전막(473)에 공급하면 좋다. 도전막(470)과 도전막(473)을 같은 전위로 하기 위해서는 예를 들어 도 24의 (D) 및 도 28의 (D)에 도시된 바와 같이 도전막(470)과 도전막(473)을 콘택트 홀을 통하여 전기적으로 접속하면 좋다.
또한, 본 발명의 일 형태인 트랜지스터는 도 31의 (A), (B), 및 (C)에 도시된 구성으로 할 수도 있다. 도 31의 (A)는 트랜지스터(413)의 상면도이다. 또한, 도 31의 (B)는 도 31의 (A)에 도시된 일점 쇄선 N1-N2에 대응하는 단면도이다. 또한, 도 31의 (C)는 도 31의 (A)에 도시된 일점 쇄선 N3-N4에 대응하는 단면도이다. 또한, 도 31의 (A)의 상면도에서는 도면의 명료화를 위하여 일부의 요소를 생략하여 도시하였다.
트랜지스터(413)의 절연막(420)은 기판(415)과 접촉하고, 산화물 반도체막(430)(산화물 반도체막(430a), 산화물 반도체막(430b), 및 산화물 반도체막(430c))은 절연막(420)과 접촉하고, 도전막(440) 및 도전막(450)은 산화물 반도체막(430b)과 접촉하고, 절연막(460)은 산화물 반도체막(430c)과 접촉하고, 도전막(470)은 절연막(460)과 접촉하고, 절연막(480)은 절연막(420), 도전막(440), 및 도전막(450)과 접촉한다. 또한, 산화물 반도체막(430c), 절연막(460), 및 도전막(470)은, 절연막(480)에 제공되며, 산화물 반도체막(430b)에 도달하는 개구부에 제공되어 있다.
트랜지스터(413)의 구성은 상술한 기타의 트랜지스터의 구성과 비교하여 도전막(440) 또는 도전막(450)과 도전막(470)이 중첩되는 영역이 적기 때문에 기생 용량을 작게 할 수 있다. 따라서, 트랜지스터(413)는 고속 동작을 필요로 하는 회로의 요소로서 적합하다. 또한, 트랜지스터(413)의 상면은 도 31의 (B) 및 (C)에 도시된 바와 같이 CMP(Chemical Mechanical Polishing)법 등을 사용하여 평탄화하는 것이 바람직하지만 평탄화하지 않는 구성으로 할 수도 있다.
또한, 본 발명의 일 형태인 트랜지스터에서의 도전막(440) 및 도전막(450)은 도 32의 (A)에 도시된 상면도와 같이 산화물 반도체막(430)의 폭(WOS)보다 도전막(440) 및 도전막(450)의 폭(WSD)이 길게 형성되어도 좋고, 도 32의 (B)에 도시된 상면도와 같이 짧게 형성되어도 좋다. 특히 WOS≥WSD(WSD는 WOS 이하)로 함으로써 게이트 전계가 산화물 반도체막(430) 전체에 가해지기 쉬워져 트랜지스터의 전기 특성을 향상시킬 수 있다. 또한, 도 32의 (C)에 도시된 바와 같이 도전막(440) 및 도전막(450)이 산화물 반도체막(430)과 중첩되는 영역에만 형성되어도 좋다.
또한, 도 32의 (A), (B), 및 (C)에는 산화물 반도체막(430), 도전막(440), 및 도전막(450)만 도시하였다.
또한, 산화물 반도체막(430a) 및 산화물 반도체막(430b)을 가지는 트랜지스터, 및 산화물 반도체막(430a), 산화물 반도체막(430b), 및 산화물 반도체막(430c)을 가지는 트랜지스터에 있어서는, 산화물 반도체막(430)을 구성하는 2층 또는 3층의 재료를 적절히 선택함으로써 산화물 반도체막(430b)에 전류를 흘릴 수 있다. 산화물 반도체막(430b)에 전류가 흐름으로써 계면 산란의 영향을 받기 어렵고, 높은 온 전류를 얻을 수 있다. 따라서, 산화물 반도체막(430b)을 두껍게 함으로써 온 전류가 향상되는 경우가 있다.
상술한 구성의 트랜지스터를 사용함으로써 반도체 장치에 양호한 전기 특성을 부여할 수 있다.
본 실시형태에 나타낸 구성은 다른 실시형태에 도시된 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 6)
본 실시형태에서는 실시형태 5에 나타낸 트랜지스터의 구성 요소에 대하여 상세한 내용을 설명한다.
<기판>
기판(415)에는 실리콘 기판, 저마늄 기판, 실리콘 저마늄 기판, 탄소화 실리콘 기판, 갈륨 비소 기판, 알루미늄 갈륨 비소 기판, 인듐 인 기판, 질화 갈륨 기판, 유리 기판, 석영 기판, 반도체 기판, 유기 반도체 기판, 세라믹스 기판, 표면이 절연 처리된 금속 기판 등을 사용할 수 있다. 또는, 트랜지스터나 포토다이오드가 형성된 실리콘 기판, 및 상기 실리콘 기판 위에 절연막, 배선, 콘택트 플러그로서의 기능을 가지는 도전체 등이 형성된 것을 사용할 수 있다. 또한, 예를 들어 실리콘 기판에 p-ch형의 트랜지스터를 형성하는 경우는 n-형의 도전형을 가지는 실리콘 기판을 사용하는 것이 바람직하다. 또는, 예를 들어 n-형 또는 i형의 실리콘층을 가지는 SOI 기판이라도 좋다. 또한, 실리콘 기판에 제공되는 트랜지스터가 p-ch형인 경우는 트랜지스터를 형성하는 면의 면 방위는 (110)면인 실리콘 기판을 사용하는 것이 바람직하다. (110)면에 p-ch형 트랜지스터를 형성함으로써 이동도를 높일 수 있다.
<하지 절연막>
하지 절연막으로서의 기능을 가지는 절연막(420)은 기판(415)에 포함되는 요소로부터의 불순물의 확산을 방지하는 역할을 가지는 외에 산화물 반도체막(430)에 산소를 공급하는 역할을 가질 수 있다. 따라서, 절연막(420)은 산소를 포함하는 절연막인 것이 바람직하고, 화학량론 조성보다 많은 산소를 포함하는 절연막인 것이 더 바람직하다. 예를 들어 막의 표면 온도가 100℃ 이상 700℃ 이하, 바람직하게는 100℃ 이상 500℃ 이하의 가열 처리로 수행되는 TDS법으로서 산소 원자로 환산한 산소의 방출량이 1.0×1019atoms/cm3 이상인 막으로 한다. 또한, 기판(415)이 다른 디바이스가 형성된 기판인 경우, 절연막(420)은 층간 절연막으로서의 기능도 가진다. 이 경우는 표면이 평평해지도록 CMP법 등으로 평탄화 처리를 수행하는 것이 바람직하다.
예를 들어 절연막(420)에는 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 등의 산화물 절연체, 질화 실리콘, 질화 산화 실리콘, 질화 알루미늄, 질화 산화 알루미늄 등의 질화물 절연체, 또는 이들의 혼합 재료를 사용할 수 있다. 또한, 상술한 재료의 적층이라도 좋다.
<산화물 반도체막>
산화물 반도체막(430)은 산화물 반도체막(430a), 산화물 반도체막(430b), 및 산화물 반도체막(430c)을 절연막(420) 측에서 순서대로 적층한 3층 구조로 할 수 있다.
또한, 산화물 반도체막(430)이 단층인 경우는 본 실시형태에 나타내는 산화물 반도체막(430b)에 상당하는 층을 사용하면 좋다.
또한, 산화물 반도체막(430)이 2층인 경우는 산화물 반도체막(430a)에 상당하는 층 및 산화물 반도체막(430b)에 상당하는 층을 절연막(420) 측에서 순서대로 적층한 적층을 사용하면 좋다. 이 구성인 경우, 산화물 반도체막(430a)과 산화물 반도체막(430b)을 바꿀 수도 있다.
일례로서는 산화물 반도체막(430b)에는 산화물 반도체막(430a) 및 산화물 반도체막(430c)보다 전자 친화력(진공 준위에서 전도대 하단까지의 에너지)이 큰 산화물 반도체를 사용한다.
이런 구조에 있어서, 도전막(470)에 전계를 인가하면 산화물 반도체막(430) 중 전도대 하단의 에너지가 가장 작은 산화물 반도체막(430b)에 채널이 형성된다. 따라서, 산화물 반도체막(430b)은 반도체로서 기능하는 영역을 가진다고 할 수 있지만 산화물 반도체막(430a) 및 산화물 반도체막(430c)은 절연체 또는 반절연체로서 기능하는 영역을 가진다고 할 수도 있다.
또한, 산화물 반도체막(430a), 산화물 반도체막(430b), 및 산화물 반도체막(430c)으로서 사용할 수 있는 산화물 반도체는 적어도 In 또는 Zn을 포함하는 것이 바람직하다. 또는, In과 Zn을 둘 다 포함하는 것이 바람직하다. 또한, 상기 산화물 반도체를 사용한 트랜지스터의 전기 특성의 편차를 줄이기 위하여 이들과 같이 스태빌라이저를 포함하는 것이 바람직하다.
스태빌라이저로서는 Ga, Sn, Hf, Al, 또는 Zr 등이 있다. 또한, 다른 스태빌라이저로서는 란타노이드인 La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, 및 Lu 등이 있다.
산화물 반도체막(430a), 산화물 반도체막(430b), 및 산화물 반도체막(430c)에는 결정부가 포함되는 것이 바람직하다. 특히 c축 배향된 결정을 사용함으로써 트랜지스터에 안정적인 전기 특성을 부여할 수 있다. 또한, c축 배향된 결정은 변형에 강하며, 가요성 기판이 사용된 반도체 장치의 신뢰성을 향상시킬 수 있다.
<소스 전극 및 드레인 전극>
소스 전극으로서 작용되는 도전막(440) 및 드레인 전극으로서 작용되는 도전막(450)에는 예를 들어 Al, Cr, Cu, Ta, Ti, Mo, W, Ni, Mn, Nd, Sc, 및 상기 금속 재료의 합금에서 선택된 재료의 단층, 또는 적층을 사용할 수 있다. 대표적으로는 특히 산소와 결합하기 쉬운 Ti나 나중의 프로세스 온도를 비교적 높게 할 수 있다는 것 등의 이유로 융점이 높은 W을 사용하는 것이 더 바람직하다. 또한, 저저항의 Cu나 Cu-Mn 등의 합금과 상기 재료의 적층을 사용하여도 좋다. 트랜지스터(405), 트랜지스터(406), 트랜지스터(411), 및 트랜지스터(412)에 있어서는 예를 들어 도전막(441) 및 도전막(451)에 W, 도전막(442) 및 도전막(452)에 Ti와 Al의 적층막 등을 사용할 수 있다.
상기 재료는 산화물 반도체막에서 산소를 추출하는 성질을 가진다. 그러므로, 상기 재료와 접촉한 산화물 반도체막의 일부의 영역에서는 산화물 반도체막 중의 산소가 탈리되어 산소 결함이 형성된다. 막 중에 약간 포함되는 수소와 상기 산소 결함이 결합함으로써 상기 영역은 현저하게 n형화한다. 따라서, n형화한 상기 영역은 트랜지스터의 소스 또는 드레인으로서 작용시킬 수 있다.
또한, 도전막(440) 및 도전막(450)에 W을 사용하는 경우는 질소를 도핑하여도 좋다. 질소를 도핑함으로써 산소를 추출하는 성질을 적절히 약화시킬 수 있어 n형화한 영역이 채널 영역까지 확대되는 것을 방지할 수 있다. 또한, 도전막(440) 및 도전막(450)을 n형의 반도체층과의 적층으로 하고 n형의 반도체층과 산화물 반도체막을 접촉시킴으로써도 n형화한 영역이 채널 영역까지 확대되는 것을 방지할 수 있다. n형의 반도체층으로서는 질소가 첨가된 In-Ga-Zn 산화물, 산화 아연, 산화 인듐, 산화 주석, 산화 인듐 주석 등을 사용할 수 있다.
<게이트 절연막>
게이트 절연막으로서 작용되는 절연막(460)에는 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼을 한 가지 이상 포함하는 절연막을 사용할 수 있다. 또한, 절연막(460)은 상기 재료의 적층이라도 좋다. 또한, 절연막(460)에 La, N, Zr 등을 불순물로서 포함하여도 좋다.
또한, 절연막(460)의 적층 구조의 일례에 대하여 설명한다. 절연막(460)은 예를 들어 산소, 질소, 실리콘, 하프늄 등을 가진다. 구체적으로는 산화 하프늄 및 산화 실리콘, 또는 산화 질화 실리콘을 포함하는 것이 바람직하다.
산화 하프늄 및 산화 알루미늄은 산화 실리콘이나 산화 질화 실리콘과 비교하여 비유전율이 높다. 따라서, 산화 실리콘을 사용한 경우와 비교하여 절연막(460)의 막 두께를 두껍게 할 수 있기 때문에 터널 전류로 인한 누설 전류를 작게 할 수 있다. 즉, 오프 전류가 작은 트랜지스터를 실현할 수 있다. 또한, 결정 구조를 가지는 산화 하프늄은 비정질 구조를 가지는 산화 하프늄과 비교하여 높은 비유전율을 가진다. 따라서, 오프 전류가 작은 트랜지스터로 하기 위해서는 결정 구조를 가지는 산화 하프늄을 사용하는 것이 바람직하다. 결정 구조의 예로서는 단사정계나 입방정계 등을 들 수 있다. 다만, 본 발명의 일 형태는 이들에 한정되지 않는다.
또한, 산화물 반도체막(430)과 접촉하는 절연막(420) 및 절연막(460)은 질소 산화물의 방출량이 적은 막을 사용하는 것이 바람직하다. 질소 산화물의 방출량이 많은 절연막과 산화물 반도체가 접촉된 경우, 질소 산화물에 기인하는 준위 밀도가 높아지는 경우가 있다. 절연막(420) 및 절연막(460)에는 예를 들어 질소 산화물의 방출량이 적은 산화 질화 실리콘막 또는 산화 질화 알루미늄막 등의 산화물 절연막을 사용할 수 있다.
질소 산화물의 방출량이 적은 산화 질화 실리콘막은 TDS법에 있어서 질소 산화물의 방출량보다 암모니아의 방출량이 많은 막이고, 대표적으로는 암모니아의 방출량이 1×1018/cm3 이상 5×1019/cm3 이하이다. 또한, 암모니아의 방출량은 막의 표면 온도가 50℃ 이상 650℃ 이하, 바람직하게는 50℃ 이상 550℃ 이하의 가열 처리에 의한 방출량으로 한다.
절연막(420) 및 절연막(460)으로서 상기 산화물 절연막을 사용함으로써 트랜지스터의 문턱 전압의 시프트를 저감시킬 수 있어 트랜지스터의 전기 특성의 변동을 저감시킬 수 있다.
<게이트 전극>
게이트 전극으로서 작용되는 도전막(470)에는 예를 들어 Al, Ti, Cr, Co, Ni, Cu, Y, Zr, Mo, Ru, Ag, Mn, Nd, Sc, Ta, 및 W 등의 도전막을 사용할 수 있다. 또한, 상기 재료의 합금이나 상기 재료의 도전성 질화물을 사용하여도 좋다. 또한, 상기 재료, 상기 재료의 합금, 및 상기 재료의 도전성 질화물에서 선택된 복수의 재료를 포함하는 적층이라도 좋다. 대표적으로는 텅스텐, 텅스텐과 질화 타이타늄의 적층, 텅스텐과 질화 탄탈럼의 적층 등을 사용할 수 있다. 또한, 저저항의 Cu 또는 Cu-Mn 등의 합금이나 상기 재료와 Cu 또는 Cu-Mn 등의 합금의 적층을 사용하여도 좋다. 본 실시형태에서는 도전막(471)에 질화 탄탈럼, 도전막(472)에 텅스텐을 사용하여 도전막(470)을 형성한다.
<보호 절연막>
보호 절연막으로서의 기능을 가지는 절연막(475)에는 수소를 포함하는 질화 실리콘막 또는 질화 알루미늄막 등을 사용할 수 있다. 실시형태 5에 나타낸 트랜지스터(403), 트랜지스터(404), 트랜지스터(406), 트랜지스터(409), 트랜지스터(410), 및 트랜지스터(412)에서는 절연막(475)으로서 수소를 포함하는 절연막을 사용함으로써 산화물 반도체막의 일부를 n형화할 수 있다. 또한, 질화 절연막은 수분 등의 블로킹막으로서의 작용도 가지고, 트랜지스터의 신뢰성을 향상시킬 수 있다.
또한, 절연막(475)으로서는 산화 알루미늄막을 사용할 수도 있다. 특히 실시형태 5에 나타낸 트랜지스터(401), 트랜지스터(402), 트랜지스터(405), 트랜지스터(407), 트랜지스터(408), 및 트랜지스터(411)에서는 절연막(475)에 산화 알루미늄막을 사용하는 것이 바람직하다. 산화 알루미늄막은 수소, 수분 등의 불순물, 및 산소의 모두에 대하여 막을 투과시키지 않는 차단 효과가 높다. 따라서, 산화 알루미늄 막은 트랜지스터의 제작 공정 중 및 제작 후에서 수소, 수분 등의 불순물의 산화물 반도체막(430)으로의 혼입 방지, 산소의 산화물 반도체막에서의 방출 방지 절연막(420)에서의 산소의 불필요한 방출 방지의 효과를 가지는 보호막으로서 사용하는 것에 적합하다. 또한, 산화 알루미늄막에 포함되는 산소를 산화물 반도체막 중에 확산시킬 수도 있다.
또한, 절연막(475) 위에는 절연막(480)이 형성되는 것이 바람직하다. 상기 절연막에는 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼을 한 가지 이상 포함하는 절연막을 사용할 수 있다. 또한, 상기 절연막은 상기 재료의 적층이라도 좋다.
여기서, 절연막(480)은 절연막(420)과 마찬가지로 화학량론 조성보다 많은 산소를 가지는 것이 바람직하다. 절연막(480)에서 방출되는 산소는 절연막(460)을 거쳐 산화물 반도체막(430)의 채널 형성 영역에 확산시킬 수 있다는 점에서, 채널 형성 영역에 형성된 산소 결함에 산소를 보전(補塡)할 수 있다. 따라서, 안정적인 트랜지스터의 전기 특성을 얻을 수 있다.
반도체 장치를 고집적화하기 위해서는 트랜지스터의 미세화가 필수이다. 한편, 트랜지스터의 미세화에 의하여 트랜지스터의 전기 특성이 악화되는 것이 알려져 있어, 특히 채널 폭이 축소되면 온 전류가 저하된다.
본 발명의 일 형태인 트랜지스터(407) 내지 트랜지스터(412)에서는 채널이 형성되는 산화물 반도체막(430b)을 덮도록 산화물 반도체막(430c)이 형성되어 있고, 채널 형성층과 게이트 절연막이 접촉하지 않는 구성으로 되어 있다. 그러므로, 채널 형성층과 게이트 절연막의 계면에서 생기는 캐리어의 산란을 억제할 수 있어, 트랜지스터의 온 전류를 크게 할 수 있다.
또한, 본 발명의 일 형태인 트랜지스터에서는 상술한 바와 같이 산화물 반도체막(430)의 채널 폭 방향을 전기적으로 둘러싸도록 게이트 전극(도전막(470))이 형성되어 있기 때문에 산화물 반도체막(430)에 대해서는 상면에 수직인 방향으로부터의 게이트 전계에 더하여 측면에 수직인 방향으로부터의 게이트 전계가 인가된다. 즉, 채널 형성층에 대하여 전체적으로 게이트 전계가 인가되어 실효 채널 폭이 확대되기 때문에 온 전류를 더 높일 수 있다.
<성막 방법>
본 실시형태에서 설명한 금속막, 반도체막, 무기 절연막 등 다양한 막은 대표적으로는 스퍼터링법이나 플라스마 CVD법으로 형성할 수 있지만 다른 방법, 예를 들어 열 CVD법으로 형성하여도 좋다. 열 CVD법의 예로서는 MOCVD(Metal Organic Chemical Vapor Deposition)법이나 ALD(Atomic Layer Deposition)법 등이 있다.
열 CVD법은 플라스마를 사용하지 않는 성막 방법이기 때문에 플라스마 대미지에 의하여 결함이 생성되지 않는다는 이점이 있다.
또한, 열 CVD법에서는 원료 가스와 산화제를 체임버 내에 동시에 보내고 체임버 내를 대기업 또는 감압 하로 하고 기판 근방 또는 기판 위에서 반응시켜 기판 위에 퇴적시킴으로써 성막을 수행하여도 좋다.
ALD법은 체임버 내를 대기압 또는 감압 하로 하여 반응을 위한 원료 가스를 체임버 내에 도입, 반응시켜, 이를 반복시킴으로써 성막을 수행한다. 원료 가스와 함께 불활성 가스(아르곤 또는 질소 등)를 캐리어 가스로서 도입하여도 좋다. 예를 들어 두 가지 이상의 원료 가스를 순서대로 체임버에 공급하여도 좋다. 이때, 복수 종류의 원료 가스가 혼입되지 않도록 제 1 원료 가스의 반응 후, 불활성 가스를 도입하고, 제 2 원료 가스를 도입한다. 또는 불활성 가스를 도입하는 대신에 진공 배기에 의하여 제 1 원료 가스를 배출한 후, 제 2 원료 가스를 도입하여도 좋다. 제 1 원료 가스가 기판 표면에 흡착, 반응하여 제 1 층을 성막하고, 나중에 도입되는 제 2 원료 가스가 제 1 층 위에 흡착, 반응한다. 즉, 제 2 층이 제 1 층 위에 적층되어 박막이 형성된다. 이 가스 도입 순서를 제어하면서 원하는 두께가 될 때까지 복수회 수행함으로써 단차 피복성이 양호한 박막을 형성할 수 있다. 박막의 두께는 가스 도입이 반복되는 횟수에 따라 조절할 수 있기 때문에 정밀한 막 두께 조절이 가능하고, 미세한 FET를 제작하는 경우에 적합하다.
MOCVD법이나 ALD법 등의 열 CVD법은 이때까지 기재된 실시형태에 개시된 금속막, 반도체막, 무기 절연막 등 다양한 막을 형성할 수 있어, 예를 들어 In-Ga-Zn-O막을 형성하는 경우에는 트라이메틸 인듐(In(CH3)3), 트라이메틸 갈륨(Ga(CH3)3), 및 다이메틸 아연(Zn(CH3)2)을 사용할 수 있다. 이들의 조합에 한정되지 않고 트라이메틸 갈륨 대신에 트라이에틸 갈륨(Ga(C2H5)3)을 사용할 수도 있고, 다이메틸 아연 대신에 다이에틸 아연(Zn(C2H5)2)을 사용할 수도 있다.
예를 들어, ALD를 이용하는 성막 장치에 의하여 산화 하프늄막을 형성하는 경우는 용매와 하프늄 전구체를 포함하는 액체(하프늄 알콕사이드나, 테트라키스 다이메틸 아마이드 하프늄(TDMAH, Hf[N(CH3)2]4)이나 테트라키스(에틸 메틸 아마이드)하프늄 등의 하프늄 아마이드)를 기화시킨 원료 가스와 산화제로서 오존(O3)의 두 가지의 가스를 사용한다.
예를 들어 ALD를 이용하는 성막 장치에 의하여 산화 알루미늄막을 형성하는 경우는 용매와 알루미늄 전구체를 포함하는 액체(트라이메틸 알루미늄(TMA, Al(CH3)3) 등)를 기화시킨 원료 가스와, 산화제로서 H2O의 두 가지의 가스를 사용한다. 다른 재료로서는 트리스(다이메틸 아마이드) 알루미늄, 트라이아이소뷰틸 알루미늄, 알루미늄 트리스(2, 2, 6, 6-테트라메틸-3, 5-헵탄디오네이트) 등이 있다.
예를 들어 ALD를 이용하는 성막 장치에 의하여 산화 실리콘막을 형성하는 경우에는 헥사클로로다이실레인을 피성막면에 흡착시켜 산화성 가스(O2, 일산화 이질소)의 라디칼을 공급하여 흡착물과 반응시킨다.
예를 들어 ALD를 이용하는 성막 장치에 의하여 텅스텐막을 형성하는 경우에는 WF6 가스와 B2H6 가스를 순차적으로 도입하여 초기 텅스텐막을 형성하고, 그 후 WF6 가스와 H2 가스를 순차적으로 도입하여 텅스텐막을 형성한다. 또한, B2H6 가스 대신에 SiH4 가스를 사용하여도 좋다.
예를 들어 ALD를 이용하는 성막 장치에 의하여 산화물 반도체막, 예를 들어 In-Ga-Zn-O막을 형성하는 경우는 In(CH3)3 가스와 O3 가스를 순차적으로 도입하여 In-O층을 형성하고, 그 후, Ga(CH3)3 가스와 O3 가스를 순차적으로 도입하여 Ga-O층을 형성하고, 그리고 그 후 Zn(CH3)2 가스와 O3 가스를 순차적으로 도입하여 Zn-O층을 형성한다. 또한, 이들의 층의 순서는 이 예에 한정되지 않는다. 이들의 가스를 사용하여 In-Ga-O층이나 In-Zn-O층, Ga-Zn-O층 등의 혼합 화합물층을 형성하여도 좋다. 또한, O3 가스 대신에 Ar 등의 불활성 가스로 버블링하여 얻은 H2O 가스를 사용하여도 좋지만 H를 포함하지 않는 O3 가스를 사용하는 것이 바람직하다.
산화물 반도체막의 성막에는 대향 타깃식 스퍼터링 장치를 사용할 수도 있다. 상기 대향 타깃식 스퍼터링 장치를 사용한 성막법을 VDSP(vapor deposition SP)라고 부를 수도 있다.
대향 타깃식 스퍼터링 장치를 사용하여 산화물 반도체막을 형성함으로써 산화물 반도체막의 성막시에서의 플라스마 손실을 저감시킬 수 있다. 그러므로, 막 중의 산소 결함을 저감시킬 수 있다. 또한, 대향 타깃식 스퍼터링 장치를 사용함으로써 저압에서 성막이 가능해지기 때문에 성막된 산화물 반도체막 중의 불순물 농도(예를 들어 수소, 희가스(아르곤 등), 물 등)를 저감시킬 수 있다.
본 실시형태에 나타낸 구성은 다른 실시형태에 나타낸 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 7)
본 실시형태에서는 본 발명의 일 형태에 사용할 수 있는 산화물 반도체에 대하여 설명한다.
<산화물 반도체>
이하에 본 발명에 관한 산화물 반도체에 대하여 설명한다.
산화물 반도체는 적어도 인듐 또는 아연을 포함하는 것이 바람직하다. 특히, 인듐 및 아연을 포함하는 것이 바람직하다. 또한, 이들에 더하여 알루미늄, 갈륨, 이트륨, 또는 주석 등이 포함되는 것이 바람직하다. 또한, 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 또는 마그네슘 등에서 선택된 한 가지, 또는 복수 종류가 포함되어도 좋다.
여기서, 산화물 반도체가 인듐, 원소 M, 및 아연을 가지는 경우를 생각한다. 또한, 원소 M은 알루미늄, 갈륨, 이트륨, 또는 주석 등으로 한다. 그 외의 원소 M에 적용 가능한 원소로서는 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 마그네슘 등이 있다. 다만, 원소 M으로서 상술한 원소를 복수로 조합하여도 좋은 경우가 있다.
우선, 도 33의 (A), (B), 및 (C)를 사용하여 본 발명에 관한 산화물 반도체가 가지는 인듐, 원소 M, 및 아연의 원자 수비의 바람직한 범위에 대하여 설명한다. 또한, 도 33에는 산소의 원자 수비에 대해서는 기재하지 않는다. 또한, 산화물 반도체가 가지는 인듐, 원소 M, 및 아연의 원자 수비의 각각 사항을 [In], [M], 및 [Zn]으로 한다.
도 33의 (A), (B), 및 (C)에 있어서, 파선은 [In]:[M]:[Zn]=(1+α):(1-α):1의 원자 수비(-1≤α≤1)가 되는 라인, [In]:[M]:[Zn]=(1+α):(1-α):2의 원자 수비가 되는 라인, [In]:[M]:[Zn]=(1+α):(1-α):3의 원자 수비가 되는 라인, [In]:[M]:[Zn]=(1+α):(1-α):4의 원자 수비가 되는 라인, 및 [In]:[M]:[Zn]=(1+α):(1-α):5의 원자 수비가 되는 라인을 나타낸다.
또한, 일점 쇄선은 [In]:[M]:[Zn]=1:1:β의 원자 수비(β≥0)가 되는 라인, [In]:[M]:[Zn]=1:2:β의 원자 수비가 되는 라인, [In]:[M]:[Zn]=1:3:β의 원자 수비가 되는 라인, [In]:[M]:[Zn]=1:4:β의 원자 수비가 되는 라인, [In]:[M]:[Zn]=2:1:β의 원자 수비가 되는 라인, 및 [In]:[M]:[Zn]=5:1:β의 원자 수비가 되는 라인을 나타낸다.
도 33의 (A) 및 (B)에는 본 발명의 일 형태인 산화물 반도체가 가지는 인듐, 원소 M, 및 아연의 원자 수비의 바람직한 범위의 일례에 대하여 도시하였다.
일례로서 도 34에 [In]:[M]:[Zn]=1:1:1인 InMZnO4의 결정 구조를 도시하였다. 또한, 도 34는 b축에 평행한 방향에서 관찰한 경우의 InMZnO4의 결정 구조이다. 또한, 도 34에 도시된 M, Zn, 산소를 가지는 층(이하, (M, Zn)층)에서의 금속 원소는 원소 M 또는 아연을 나타낸다. 이 경우, 원소 M과 아연의 비율이 같은 것으로 한다. 원소 M과 아연은 치환할 수 있고, 배열은 불규칙하다.
InMZnO4는 층상의 결정 구조(층상 구조라고도 함)를 가지고, 도 34에 도시된 바와 같이 인듐 및 산소를 가지는 층(이하, In층)이 1에 대하여 원소 M, 아연, 및 산소를 가지는 (M, Zn)층이 2인 층상 구조를 가진다.
또한, 인듐과 원소 M은 서로 치환할 수 있다. 그러므로, (M, Zn)층의 원소 M이 인듐과 치환하여 (In, M, Zn)층이라고 표시할 수도 있다. 이 경우, In층이 1에 대하여 (In, M, Zn)층이 2인 층상 구조를 가진다.
[In]:[M]:[Zn]=1:1:2가 되는 원자 수비의 산화물 반도체는 In층이 1에 대하여 (M, Zn)층이 3인 층상 구조를 가진다. 즉, [In] 및 [M]에 대하여 [Zn]이 커지면 산화물 반도체가 결정화된 경우, In층에 대한 (M, Zn)층의 비율이 증가된다.
다만, 산화물 반도체 중에 있어서, In층이 1층에 대하여 (M, Zn)층이 비정수인 경우, In층이 1에 대하여 (M, Zn)층이 정수인 층상 구조를 복수로 가지는 경우가 있다. 예를 들어 [In]:[M]:[Zn]=1:1:1.5인 경우, In층이 1에 대하여 (M, Zn)층이 2인 층상 구조와 (M, Zn)층이 3인 층상 구조가 혼재하는 층상 구조가 되는 경우가 있다.
예를 들어, 산화물 반도체를 스퍼터링 장치를 사용하여 성막하는 경우, 타깃의 원자 수비로부터 벗어난 원자 수비의 막이 형성된다. 특히 성막 시의 기판 온도에 따라서는 타깃의 [Zn]보다 막의 [Zn]이 작게 되는 가능성이 있다.
또한, 산화물 반도체 중에 복수의 상(相)이 공존하는 경우가 있다(이상(二相) 공존, 삼상(三相) 공존 등). 예를 들어 [In]:[M]:[Zn]=0:2:1의 원자 수비의 근방 값인 원자 수비에서는 스피넬형의 결정 구조와 층상의 결정 구조의 이상이 공존하기 쉽다. 또한, [In]:[M]:[Zn]=1:0:0을 나타내는 원자 수비의 근방 값인 원자 수비에서는 빅스바이트형의 결정 구조와 층상의 결정 구조의 이상이 공존하기 쉽다. 산화물 반도체 중에 복수의 상이 공존하는 경우, 상이한 결정 구조 사이에서 입계(그레인 바운더리라고도 함)가 형성되는 경우가 있다.
또한, 인듐의 함유율을 높게 함으로써 산화물 반도체의 캐리어 이동도(전자 이동도)를 높게 할 수 있다. 이것은 인듐, 원소 M, 및 아연을 가지는 산화물 반도체에서는 주로 중금속의 s궤도가 캐리어 전도에 기여하고 있어, 인듐의 함유율을 높게 함으로써 s궤도가 중첩되는 영역이 더 크게 되기 때문에 인듐의 함유율이 높은 산화물 반도체는 인듐의 함유율이 낮은 산화물 반도체와 비교하여 캐리어 이동도가 높아지기 때문이다.
한편, 산화물 반도체 중의 인듐 및 아연의 함유율이 낮게 되면 캐리어 이동도가 낮아진다. 따라서, [In]:[M]:[Zn]=0:1:0을 나타내는 원자 수비 및 그 근방 값인 원자 수비(예를 들어 도 33의 (C)에 나타낸 영역 C)에서는 절연성이 높아진다.
따라서, 본 발명의 일 형태인 산화물 반도체는 캐리어 이동도가 높으며 입계가 적은 층상 구조가 되기 쉬운, 도 33의 (A)의 영역 A에서 나타낸 원자 수비를 가지는 것이 바람직하다.
또한, 도 33의 (B)에 도시된 영역 B는 [In]:[M]:[Zn]=4:2:3~4.1 및 그 근방 값을 나타낸다. 근방 값에는 예를 들어 원자 수비가 [In]:[M]:[Zn]=5:3:4가 포함된다. 영역 B에 나타낸 원자 수비를 가지는 산화물 반도체는 특히 결정성이 높으며 캐리어 이동도도 높은, 우수한 산화물 반도체이다.
또한, 산화물 반도체가 층상 구조를 형성하는 조건은 원자 수비에 따라 일의적으로 정해지지 않는다. 원자 수비에 의하여 층상 구조를 형성하기 위한 어려움의 차이는 있다. 한편, 같은 원자 수비라도 형성 조건에 따라 층상 구조가 되는 경우도 층상 구조가 되지 않는 경우도 있다. 따라서, 도시된 영역은 산화물 반도체가 층상 구조를 가지는 원자 수비를 나타내는 영역이고, 영역 A 내지 영역 C의 경계는 엄밀한 것이 아니다.
이어서, 상기 산화물 반도체를 트랜지스터에 사용하는 경우에 대하여 설명한다.
또한, 상기 산화물 반도체를 트랜지스터에 사용함으로써 입계에서의 캐리어 산란 등을 감소시킬 수 있기 때문에 높은 전계 효과 이동도의 트랜지스터를 실현할 수 있다. 또한, 신뢰성이 높은 트랜지스터를 실현할 수 있다.
또한, 트랜지스터에는 캐리어 밀도가 낮은 산화물 반도체를 사용하는 것이 바람직하다. 예를 들어 산화물 반도체는 캐리어 밀도가 8×1011/cm3 미만, 바람직하게는 1×1011/cm3 미만, 더 바람직하게는 1×1010/cm3 미만이고, 1×10-9/cm3 이상으로 하면 좋다.
또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체는 캐리어 발생원이 적기 때문에 캐리어 밀도를 낮게 할 수 있다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체는 결함 준위 밀도가 낮기 때문에 트랩 준위 밀도도 낮아지는 경우가 있다.
또한, 산화물 반도체의 트랩 준위에 포획된 전하는 소실할 때까지 필요한 시간이 길어, 고정 전하처럼 작용하는 경우가 있다. 그러므로, 트랩 준위 밀도가 높은 산화물 반도체에 채널 영역이 형성되는 트랜지스터는 전기 특성이 불안정하게 되는 경우가 있다.
따라서, 트랜지스터의 전기 특성을 안정시키기 위해서는 산화물 반도체 중의 불순물 농도를 저감시키는 것이 유효적이다. 또한, 산화물 반도체 중의 불순물 농도를 저감시키기 위해서는 근접하는 막 중의 불순물 농도도 저감시키는 것이 바람직하다. 불순물로서는 수소, 질소, 알칼리 금속, 알칼리 토금속, 철, 니켈, 실리콘 등이 있다.
여기서, 산화물 반도체 중에서의 각 불순물의 영향에 대하여 설명한다.
산화물 반도체에 있어서, 14족 원소 중 하나인 실리콘이나 탄소가 포함되면 산화물 반도체에서의 결함 준위가 형성된다. 이로써 산화물 반도체에서의 실리콘이나 탄소의 농도와 산화물 반도체의 계면 근방의 실리콘이나 탄소의 농도(이차 이온 질량 분석법(SIMS:Secondary Ion Mass Spectrometry)에 의하여 얻을 수 있는 농도)를 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 한다.
또한, 산화물 반도체에 알칼리 금속 또는 알칼리 토금속이 포함되면 결함 준위를 형성하고, 캐리어를 생성하는 경우가 있다. 따라서, 알칼리 금속 또는 알칼리 토금속이 포함되는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성이 되기 쉽다. 이로써, 산화물 반도체 중의 알칼리 금속 또는 알칼리 토금속의 농도를 저감시키는 것이 바람직하다. 구체적으로는 SIMS에 의하여 얻을 수 있는 산화물 반도체 중의 알칼리 금속 또는 알칼리 토금속의 농도를 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다.
또한, 산화물 반도체에 있어서, 질소가 포함되면 캐리어인 전자가 발생하고, 캐리어 밀도가 증가되어 n형화되기 쉽다. 이 결과, 질소가 포함되는 산화물 반도체를 반도체에 사용한 트랜지스터는 노멀리 온 특성이 되기 쉽다. 따라서, 상기 산화물 반도체에 있어서 질소는 가능한 한 저감되어 있는 것이 바람직하다. 예를 들어 산화물 반도체 중의 질소 농도는 SIMS에 있어서 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더 바람직하게는 5×1017atoms/cm3 이하로 한다.
또한, 산화물 반도체에 포함되는 수소는 금속 원자와 결합하는 산소와 반응하여 물이 되기 때문에 산소 결함을 형성하는 경우가 있다. 상기 산소 결함에 수소가 들어감으로써 캐리어인 전자가 생성되는 경우가 있다. 또한, 수소의 일부가 금속 원자와 결합하는 산소와 결합하여 캐리어인 전자를 생성하는 경우가 있다. 따라서, 수소가 포함되는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성이 되기 쉽다. 이로써, 산화물 반도체 중의 수소는 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는 산화물 반도체에 있어서, SIMS에 의하여 얻을 수 있는 수소 농도를 1×1020atoms/cm3 미만, 바람직하게는 1×1019atoms/cm3 미만, 더 바람직하게는 5×1018atoms/cm3 미만, 더욱 바람직하게는 1×1018atoms/cm3 미만으로 한다.
불순물이 충분히 저감된 산화물 반도체를 트랜지스터의 채널 형성 영역에 사용함으로써 안정된 전기 특성을 부여할 수 있다.
이어서, 상기 산화물 반도체를 2층 구조 또는 3층 구조로 한 경우에 대하여 설명한다. 산화물 반도체(S1), 산화물 반도체(S2), 및 산화물 반도체(S3)의 적층 구조에 접촉하는 절연체의 밴드도와 산화물 반도체(S2) 및 산화물 반도체(S3)의 적층 구조에 접촉하는 절연체의 밴드도에 대하여 도 35를 참조하여 설명한다.
도 35의 (A)는 절연체(I1), 산화물 반도체(S1), 산화물 반도체(S2), 산화물 반도체(S3), 및 절연체(I2)를 가지는 적층 구조의 막 두께 방향의 밴드도의 일례이다. 또한, 도 35의 (B)는 절연체(I1), 산화물 반도체(S2), 산화물 반도체(S3), 및 절연체(I2)를 가지는 적층 구조의 막 두께 방향의 밴드도의 일례이다. 또한, 밴드도는 쉽게 이해하기 위하여 절연체(I1), 산화물 반도체(S1), 산화물 반도체(S2), 산화물 반도체(S3), 및 절연체(I2)의 전도대 하단의 에너지 준위(Ec)를 나타낸다.
산화물 반도체(S1), 산화물 반도체(S3)는 산화물 반도체(S2)보다 전도대 하단의 에너지 준위가 진공 준위에 가깝고, 대표적으로는 산화물 반도체(S2)의 전도대 하단의 에너지 준위와 산화물 반도체(S1), 산화물 반도체(S3)의 전도대 하단의 에너지 준위의 차이가 0.15eV 이상, 또는 0.5eV 이상 및 2eV 이하, 또는 1eV 이하인 것이 바람직하다. 즉, 산화물 반도체(S1), 산화물 반도체(S3)의 전자 친화력보다 산화물 반도체(S2)의 전자 친화력이 크고, 산화물 반도체(S1), 산화물 반도체(S3)의 전자 친화력과 산화물 반도체(S2)의 전자 친화력의 차이는 0.15eV 이상, 또는 0.5eV 이상 및 2eV 이하, 또는 1eV 이하인 것이 바람직하다.
도 35의 (A) 및 (B)에 도시된 바와 같이 산화물 반도체(S1), 산화물 반도체(S2), 산화물 반도체(S3)에 있어서, 전도대 하단의 에너지 준위는 완만하게 변화된다. 바꿔 말하면 연속적으로 변화 또는 연속 접합한다고도 말할 수 있다. 이런 밴드도를 가지기 위해서는 산화물 반도체(S1)와 산화물 반도체(S2)의 계면, 또는 산화물 반도체(S2)와 산화물 반도체(S3)의 계면에서 형성되는 혼합층의 결함 준위 밀도를 낮게 하면 좋다.
구체적으로는 산화물 반도체(S1)와 산화물 반도체(S2), 산화물 반도체(S2)와 산화물 반도체(S3)가 산소 이외에 공통의 원소를 가짐으로써(주성분으로 함으로써) 결함 준위 밀도가 낮은 혼합층을 형성할 수 있다. 예를 들어, 산화물 반도체(S2)가 In-Ga-Zn 산화물 반도체인 경우, 산화물 반도체(S1), 산화물 반도체(S3)로서 In-Ga-Zn 산화물 반도체, Ga-Zn 산화물 반도체, 산화 갈륨 등을 사용하면 좋다.
이때, 캐리어의 주된 경로는 산화물 반도체(S2)가 된다. 산화물 반도체(S1)와 산화물 반도체(S2)의 계면 및 산화물 반도체(S2)와 산화물 반도체(S3)의 계면에서의 결함 준위 밀도를 낮게 할 수 있기 때문에 계면 산란으로 인한 캐리어 전도로의 영향이 작아, 높은 온 전류를 얻을 수 있다.
트랩 준위에 전자가 포획됨으로써 포획된 전자는 고정 전하처럼 작용하기 때문에 트랜지스터의 문턱 전압은 플러스 방향으로 시프트된다. 산화물 반도체(S1), 산화물 반도체(S3)를 제공함으로써 트랩 준위를 산화물 반도체(S2)로부터 멀리할 수 있다. 상기 구성으로 함으로써 트랜지스터의 문턱 전압이 플러스 방향으로 시프트되는 것을 방지할 수 있다.
산화물 반도체(S1), 산화물 반도체(S3)는 산화물 반도체(S2)와 비교하여 도전율이 충분히 낮은 재료를 사용한다. 이때, 산화물 반도체(S2), 산화물 반도체(S2)와 산화물 반도체(S1)의 계면, 및 산화물 반도체(S2)와 산화물 반도체(S3)의 계면이 주로 채널 영역으로서 기능한다. 예를 들어 산화물 반도체(S1), 산화물 반도체(S3)에는 도 33의 (C)에 있어서, 절연성이 높아지는 영역 C에 나타낸 원자 수비의 산화물 반도체를 사용하면 좋다. 또한, 도 33의 (C)에 나타낸 영역 C는 [In]:[M]:[Zn]=0:1:0, 또는 그 근방 값인 원자 수비를 나타내고 있다.
특히, 산화물 반도체(S2)에 영역 A에서 나타낸 원자 수비의 산화물 반도체를 사용하는 경우, 산화물 반도체(S1) 및 산화물 반도체(S3)에는 [M]/[In]이 1 이상, 바람직하게는 2 이상인 산화물 반도체를 사용하는 것이 바람직하다. 또한, 산화물 반도체(S3)로서 충분히 높은 절연성을 얻을 수 있는 [M]/([Zn]+[In])이 1 이상인 산화물 반도체를 사용하는 것이 바람직하다.
<산화물 반도체의 구조>
이하에서는 산화물 반도체의 구조에 대하여 설명한다.
본 명세서에 있어서, 평행이란, 두 개의 직선이 -10° 이상, 10° 이하인 각도로 배치되어 있는 상태를 말한다. 따라서, -5° 이상 5° 이하인 경우도 포함된다. 또한, 대략 평행이란, 두 개의 직선이 -30° 이상 30° 이하인 각도로 배치되어 있는 상태를 말한다. 또한, 수직이란, 두 개의 직선이 80° 이상 100° 이하인 각도로 배치되어 있는 상태를 말한다. 따라서, 85° 이상 95° 이하인 경우도 포함된다. 또한, 대략 수직이란, 두 개의 직선이 60° 이상 120° 이하인 각도로 배치되어 있는 상태를 말한다.
또한, 본 명세서에 있어서, 삼방정계 및 능면체정계는 육방정계에 포함된다.
산화물 반도체는 단결정 산화물 반도체와 그 이외의 비단결정 산화물 반도체로 나누어진다. 비단결정 산화물 반도체로서는 CAAC-OS(c-axis-aligned crystalline oxide semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline oxide semiconductor), a-like OS(amorphous-like oxide semiconductor) 및 비정질 산화물 반도체 등이 있다.
또한, 다른 관점에서는 산화물 반도체는 비정질 산화물 반도체와 그 이외의 결정성 산화물 반도체로 나누어진다. 결정성 산화물 반도체로서는 단결정 산화물 반도체, CAAC-OS, 다결정 산화물 반도체, 및 nc-OS 등이 있다.
비정질 구조는 일반적으로 등방적이며 불균질 구조를 가지지 않는다, 준안정상태이며 원자의 배치가 고정화되지 않는다, 결합 각도에 유연성이 있다, 단거리 질서를 가지지만 장거리 질서는 가지지 않는다, 등의 견해가 있다.
즉, 안정된 산화물 반도체를 완전한 비정질(completely amorphous) 산화물 반도체라고는 할 수 없다. 또한, 등방적이지 않은(예를 들어 미소한 영역에서 주기 구조를 가지는) 산화물 반도체를 완전한 비정질 산화물 반도체라고는 할 수 없다. 한편, a-like OS는 등방적이지 않지만 공동(void라고도 함)을 가지는 불안정한 구조이다. 불안정하다라는 점에서는 a-like OS는 물리적으로 비정질 산화물 반도체에 가깝다.
<CAAC-OS>
우선, CAAC-OS에 대하여 설명한다.
CAAC-OS는 c축 배향된 복수의 결정부(펠릿이라고도 함)를 가지는 산화물 반도체의 한 가지이다.
CAAC-OS를 X선 회절(XRD:X-Ray Diffraction)에 의하여 해석한 경우에 대하여 설명한다. 예를 들어 공간군 R-3m으로 분류되는 InGaZnO4의 결정을 가지는 CAAC-OS에 대하여 out-of-plane법에 의한 구조 해석을 수행하면 도 36의 (A)에 도시된 바와 같이 회절각(2θ)이 31°근방에 피크가 나타난다. 이 피크는 InGaZnO4의 결정의 (009)면에 귀속하는 것으로부터 CAAC-OS에서는 결정이 c축 배향성을 가지고, c축이 CAAC-OS의 막을 형성하는 면(피형성면이라고도 함), 또는 상면에 대략 수직인 방향을 향하는 것을 확인할 수 있다. 또한, 2θ가 31°근방의 피크 외에 2θ가 36°근방에도 피크가 나타나는 경우가 있다. 2θ가 36°근방의 피크는 공간군 Fd-3m으로 분류되는 결정 구조에 기인한다. 그러므로, CAAC-OS에서는 이 피크가 나타나지 않는 것이 바람직하다.
한편, CAAC-OS에 대하여 피형성면에 평행한 방향으로부터 X선을 입사시키는 in-plane법에 의한 구조 해석을 수행하면, 2θ가 56°근방에 피크가 나타난다. 이 피크는 InGaZnO4의 결정의 (110)면에 귀속된다. 그리고 2θ를 56°근방에 고정하여 시료면의 법선 벡터를 축(φ축)으로 하여 시료를 회전시키면서 분석(φ스캔)을 수행하여도 도 36의 (B)에 도시된 바와 같이 명확한 피크는 나타나지 않는다. 한편, 단결정 InGaZnO4에 대하여 2θ를 56°근방에 고정하여 φ스캔한 경우, 도 36의 (C)에 도시된 바와 같이 (110)면과 등가인 결정면에 귀속되는 피크가 6개 관찰된다. 따라서, XRD를 사용한 구조 해석에서 CAAC-OS는 a축 및 b축의 배향이 불규칙인 것을 확인할 수 있다.
다음에, 전자 회절에 의하여 해석한 CAAC-OS에 대하여 설명한다. 예를 들어 InGaZnO4의 결정을 가지는 CAAC-OS에 대하여 CAAC-OS의 피형성면에 프로브 직경이 300nm의 전자선을 평행하게 입사시키면 도 36의 (D)에 도시된 바와 같은 회절 패턴(제한 시야 전자 회절 패턴이라고도 함)이 나타나는 경우가 있다. 이 회절 패턴에는 InGaZnO4의 결정의 (009)면에 기인하는 스폿이 포함된다. 따라서, 전자 회절에 의해서도 CAAC-OS에 포함되는 펠릿이 c축 배향성을 가지고, c축이 피형성면 또는 상면에 대략 수직인 방향을 향하는 것을 확인할 수 있다. 한편, 같은 시료에 대하여 시료면에 프로브 직경이 300nm의 전자선을 수직으로 입사시킨 회절 패턴을 도 36의 (E)에 도시하였다. 도 36의 (E)에서, 링 형상의 회절 패턴을 확인할 수 있다. 따라서, 프로브 직경이 300nm의 전자선을 사용한 전자 회절에 의해서도 CAAC-OS에 포함되는 펠릿의 a축 및 b축은 배향성을 가지지 않는다는 것을 확인할 수 있다. 또한, 도 36의 (E)에서의 제 1 링은 InGaZnO4의 결정의 (010)면 및 (100)면 등에 기인한다고 생각된다. 또한, 도 36의 (E)에서의 제 2 링은 (110)면 등에 기인한다고 생각된다.
또한, 투과형 전자 현미경(TEM:Transmission Electron Microscope)에 의하여 CAAC-OS의 명시야 이미지와 회절 패턴의 복합 해석 이미지(고분해능 TEM 이미지라고도 함)를 관찰하면 복수의 펠릿을 확인할 수 있다. 한편, 고분해능 TEM 이미지라도 펠릿끼리의 경계, 즉 결정 입계(그레인 바운더리라고도 함)를 명확하게 확인할 수 없는 경우가 있다. 그러므로, CAAC-OS는 결정 입계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
도 37의 (A)에 시료면과 대략 평행한 방향으로부터 관찰한 CAAC-OS의 단면의 고분해능 TEM 이미지를 도시하였다. 고분해능 TEM 이미지의 관찰에는 구면 수차 보정(Spherical Aberration Corrector) 기능을 사용한다. 구면 수차 보정 기능을 사용한 고분해능 TEM 이미지를 특히 Cs 보정 고분해능 TEM 이미지라고 부른다. Cs 보정 고분해능 TEM 이미지는 예를 들어 니혼덴시 가부시키가이샤 제조 원자 분해능 분석 전자 현미경 JEM-ARM200F 등으로 관찰할 수 있다.
도 37의 (A)에서 금속 원자가 층상으로 배열된 영역인 펠릿을 확인할 수 있다. 펠릿 하나의 크기는 1nm 이상인 것이나 3nm 이상의 펠릿이 있는 것을 알 수 있다. 따라서, 펠릿을 나노 결정(nc:nanocrystal)이라고도 부를 수 있다. 또한, CAAC-OS를 CANC(C-Axis Aligned nanocrystals)를 가지는 산화물 반도체라고 부를 수도 있다. 펠릿은 CAAC-OS의 피형성면 또는 상면의 요철을 반영하고 있고 CAAC-OS의 피형성면 또는 상면과 평행이 된다.
또한, 도 37의 (B) 및 (C)에 시료면과 대략 수직인 방향으로부터 관찰한 CAAC-OS의 평면의 Cs 보정 고분해능 TEM 이미지를 도시하였다. 도 37의 (D) 및 (E)는 각각 도 37의 (B) 및 (C)를 화상 처리한 이미지이다. 이하에서는 화상 처리의 방법에 대하여 설명한다. 우선, 도 37의 (B)를 고속 푸리에 변환(FFT:Fast Fourier Transform) 처리함으로써 FFT 이미지를 취득한다. 다음에, 취득한 FFT 이미지에서 원점을 기준으로 2.8nm-1에서 5.0nm-1 사이의 범위를 남기는 마스크 처리를 한다. 다음에 마스크 처리한 FFT 이미지를 역고속 푸리에 변환(IFFT:Inverse Fast Fourier Transform) 처리함으로써 화상 처리한 이미지를 취득한다. 이로써 취득한 이미지를 FFT 필터링 이미지라고 한다. FFT 필터링 이미지는 Cs 보정 고분해능 TEM 이미지에서 주기 성분을 추출한 이미지이고, 격자 배열을 나타내고 있다.
도 37의 (D)에서는 격자 배열이 흐트러진 부분을 파선으로 도시하였다. 파선으로 둘러싸인 영역이 하나의 펠릿이다. 그리고 파선으로 나타낸 부분이 펠릿과 펠릿의 연결부이다. 파선은 육각형상이기 때문에 펠릿이 육각형상인 것을 알 수 있다. 또한, 펠릿의 형상은 정육각형상에 한정되지 않고 비정육각형상인 경우가 많다.
도 37의 (E)에서는 격자 배열이 정렬된 영역과 다른 격자 배열이 정렬된 영역 사이를 점선으로 도시하였다. 점선 근방에서도 명확한 결정 입계를 확인할 수는 없다. 점선 근방의 격자 점을 중심으로 주위의 격자 점을 연결하면 일그러진 육각형이나 오각형 또는/및 칠각형 등을 형성할 수 있다. 즉, 격자 배열을 일그러지게 함으로써 결정 입계의 형성을 억제하고 있는 것을 알 수 있다. 이것은 CAAC-OS가 a-b면 방향에서 원자 배열이 조밀(稠密)하지 않거나 금속 원소가 치환됨으로써 원자 간의 결합 거리가 변화되는 등에 의하여 일그러짐을 허용할 수 있기 때문이라고 생각된다.
상술한 바와 같이 CAAC-OS는 c축 배향성을 가지며 a-b면 방향에서 복수의 펠릿(나노 결정)이 연결되고 일그러짐을 가지는 결정 구조로 되어 있다. 따라서, CAAC-OS를 CAA crystal(c-axis-aligned a-b-plane anchored crystal)을 가지는 산화물 반도체라고 할 수도 있다.
CAAC-OS는 결정성이 높은 산화물 반도체이다. 산화물 반도체의 결정성은 불순물의 혼입이나 결함의 생성 등으로 인해 저하되는 경우가 있기 때문에 CAAC-OS는 불순물이나 결함(산소 결함 등)이 적은 산화물 반도체라고도 할 수 있다.
또한, 불순물은 산화물 반도체의 주성분 이외의 원소로 수소, 탄소, 실리콘, 전이 금속 원소 등이 있다. 예를 들어 실리콘 등의, 산화물 반도체를 구성하는 금속 원소보다 산소와의 결합력이 강한 원소는 산화물 반도체에서 산소를 빼앗음으로써 산화물 반도체의 원자 배열을 흐트러지게 하여 결정성을 저하시키는 요인이 된다. 또한, 철이나 니켈 등의 중금속, 아르곤, 이산화 탄소 등은 원자 반경(또는 분자 반경)이 크기 때문에 산화물 반도체의 원자 배열을 흐트러지게 하여 결정성을 저하시키는 요인이 된다.
<nc-OS>
다음에, nc-OS에 대하여 설명한다.
nc-OS를 XRD에 의하여 해석한 경우에 대하여 설명한다. 예를 들어 nc-OS에 대하여 out-of-plane법에 의한 구조 해석을 수행하면 배향성을 나타내는 피크가 나타나지 않는다. 즉, nc-OS의 결정은 배향성을 가지지 않는다.
또한, 예를 들어 InGaZnO4의 결정을 가지는 nc-OS를 박편화하고, 두께가 34nm의 영역에 대하여 피형성면에 프로브 직경이 50nm의 전자선을 평행하게 입사시키면 도 38의 (A)에 도시된 바와 같은 링 형상의 회절 패턴(나노 빔 전자 회절 패턴)이 관측된다. 또한, 같은 시료에 프로브 직경이 1nm의 전자선을 입사시켰을 때의 회절 패턴(나노 빔 전자 회절 패턴)을 도 38의 (B)에 도시하였다. 도 38의 (B)에서 링 형상의 영역 내에 복수의 스폿이 관측된다. 따라서, nc-OS는 프로브 직경이 50nm의 전자선을 입사시켜도 질서성이 확인되지 않지만 프로브 직경이 1nm의 전자선을 입사시키면 질서성이 확인된다.
또한, 두께가 10nm 미만의 영역에 대하여 프로브 직경이 1nm의 전자선을 입사시키면 도 38의 (C)에 도시된 바와 같이 스폿이 대략 정육각형상으로 배치된 전자 회절 패턴이 관측되는 경우가 있다. 따라서, 두께가 10nm 미만의 범위에 있어서, nc-OS가 질서성이 높은 영역, 즉 결정을 가지는 것을 알 수 있다. 또한, 결정이 다양한 방향을 향하고 있기 때문에 규칙적인 전자 회절 패턴이 관측되지 않는 영역도 있다.
도 38의 (D)에 피형성면과 대략 평행한 방향으로부터 관찰한 nc-OS의 단면의 Cs 보정 고분해능 TEM 이미지를 도시하였다. nc-OS는 고분해능 TEM 이미지에서 보조선으로 나타낸 부분 등과 같이 결정부를 확인할 수 있는 영역과 명확한 결정부를 확인할 수 없는 영역을 가진다. nc-OS에 포함되는 결정부는 1nm 이상 10nm 이하의 크기이고, 특히 1nm 이상 3nm 이하의 크기인 경우가 많다. 또한, 결정부의 크기가 10nm보다 크고 100nm 이하인 산화물 반도체를 미결정 산화물 반도체(micro crystalline oxide semiconductor)라고 부르는 경우가 있다. nc-OS는 예를 들어 고분해능 TEM 이미지에서는 결정 입계를 명확하게 확인할 수 없는 경우가 있다. 또한, 나노 결정은 CAAC-OS에서의 펠릿 기원이 같을 가능성이 있다. 그러므로, 이하에서는 nc-OS의 결정부를 펠릿이라고 부르는 경우가 있다.
이로써, nc-OS는 미소한 영역(예를 들어 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 가진다. 또한, nc-OS는 다른 펠릿 간에서 결정 방위에 규칙성을 볼 수 없다. 그러므로, 막 전체에서 배향성을 볼 수 없다. 따라서, nc-OS는 분석 방법에 따라서는 a-like OS나 비정질 산화물 반도체와 구별이 안 되는 경우가 있다.
또한, 펠릿(나노 결정) 간에서 결정 방위가 규칙성을 가지지 않는 것으로부터 nc-OS를 RANC(Random Aligned nanocrystals)를 가지는 산화물 반도체, 또는 NANC(Non-Aligned nanocrystals)를 가지는 산화물 반도체라고 부를 수도 있다.
nc-OS는 비정질 산화물 반도체보다 규칙성이 높은 산화물 반도체이다. 그러므로, nc-OS는 a-like OS나 비정질 산화물 반도체보다 결함 준위 밀도가 낮아진다. 다만, nc-OS는 다른 펠릿 간에서 결정 방위에 규칙성을 볼 수 없다. 그러므로, nc-OS는 CAAC-OS와 비교하여 결함 준위 밀도가 높아진다.
<a-like OS>
a-like OS는 nc-OS와 비정질 산화물 반도체 사이의 구조를 가지는 산화물 반도체이다.
도 39에 a-like OS의 고분해능 단면 TEM 이미지를 도시하였다. 여기서, 도 39의 (A)는 전자 조사 개시(開始) 시에서의 a-like OS의 고분해능 단면 TEM 이미지이다. 도 39의 (B)는 4.3×108e-/nm2의 전자(e-) 조사 후에서의 a-like OS의 고분해능 단면 TEM 이미지이다. 도 39의 (A) 및 (B)보다 a-like OS는 전자 조사 개시 시에서 세로 방향으로 연장된 줄무늬상의 명(明) 영역이 관찰되는 것을 알 수 있다. 또한, 명 영역은 전자 조사 후에 형상이 변화되는 것을 알 수 있다. 또한, 명 영역은 공동 또는 저밀도 영역이라고 추측된다.
공동을 가지기 때문에 a-like OS는 불안정한 구조이다. 이하에서는 a-like OS가 CAAC-OS 및 nc-OS와 비교하여 불안정한 구조인 것을 나타내기 의하여 전자 조사에 의한 구조의 변화를 나타낸다.
시료로서 a-like OS, nc-OS, 및 CAAC-OS를 준비한다. 어느 시료도 In-Ga-Zn 산화물이다.
우선, 각 시료의 고분해능 단면 TEM 이미지를 취득한다. 고분해능 단면 TEM 이미지에 의하여 각 시료는 모두 결정부를 가진다.
또한, InGaZnO4의 결정의 단위 격자는 In-O층을 3층 가지고, 또한 Ga-Zn-O층을 6층 가지는, 합계 9층이 c축 방향으로 층상으로 중첩된 구조를 가지는 것이 알려져 있다. 이들의 근접하는 층끼리의 간격은 (009)면의 격자면 간격(d 값이라고도 함)과 같은 정도이며, 결정 구조 해석에서 그 값은 0.29nm이라고 산출된다. 따라서, 이하에서는 격자 줄무늬의 간격이 0.28nm 이상 0.30nm 이하인 부분을 InGaZnO4의 결정부라고 간주하였다. 또한, 격자 줄무늬는 InGaZnO4 결정의 a-b면에 대응한다.
도 40은 각 시료의 결정부(22군데에서 30군데)의 평균 크기를 조사한 예이다. 또한, 상술한 격자 줄무늬의 길이를 결정부의 크기로 하였다. 도 40에서 a-like OS는 TEM 이미지의 취득에 관한 전자의 누적 조사량에 따라 결정부가 커지는 것을 알 수 있다. 또한, 도 40에서 TEM에 의한 관찰 초기에서는 1.2nm 정도의 크기였던 결정부(초기핵이라고도 함)가 전자(e-)의 누적 조사량이 4.2×108e-/nm2에서는 1.9nm 정도의 크기까지 성장한 것을 알 수 있다. 한편, nc-OS 및 CAAC-OS는 전자 조사 개시 시에서 전자의 누적 조사량이 4.2×108e-/nm2까지의 범위에서 결정부의 크기에 변화가 없는 것을 알 수 있다. 도 40에서 전자의 누적 조사량에 상관없이 nc-OS 및 CAAC-OS의 결정부의 크기는 각각 1.3nm 정도 및 1.8nm 정도인 것을 알 수 있다. 또한, 전자선 조사 및 TEM의 관찰은 히타치 투과 전자 현미경 H-9000NAR을 사용하였다. 전자선 조사 조건은 가속 전압을 300kV, 전류 밀도를 6.7×105e-/(nm2·s), 조사 영역의 직경을 230nm로 하였다.
이와 같이, a-like OS는 전자 조사에 의하여 결정부의 성장을 볼 수 있는 경우가 있다. 한편, nc-OS 및 CAAC-OS는 전자 조사에 의한 결정부의 성장을 거의 볼 수 없다. 즉, a-like OS는 nc-OS 및 CAAC-OS와 비교하여 불안정한 구조인 것을 알 수 있다.
또한, 공동을 가지기 때문에 a-like OS는 nc-OS 및 CAAC-OS와 비교하여 밀도가 낮은 구조이다. 구체적으로는 a-like OS의 밀도는 같은 조성의 단결정의 밀도의 78.6% 이상 92.3% 미만이다. 또한, nc-OS의 밀도 및 CAAC-OS의 밀도는 같은 조성의 단결정의 밀도의 92.3% 이상 100% 미만이다. 단결정의 밀도의 78% 미만인 산화물 반도체는 성막 자체가 어렵다.
예를 들어 In:Ga:Zn=1:1:1[원자 수비]를 만족시키는 산화물 반도체에 있어서, 능면체정 구조를 가지는 단결정 InGaZnO4의 밀도는 6.357g/cm3이다. 따라서, 예를 들어 In:Ga:Zn=1:1:1[원자 수비]를 만족시키는 산화물 반도체에 있어서, a-like OS의 밀도는 5.0g/cm3 이상 5.9g/cm3 미만이다. 또한, 예를 들어 In:Ga:Zn:=1:1:1[원자 수비]를 만족시키는 산화물 반도체에 있어서, nc-OS의 밀도 및 CAAC-OS의 밀도는 5.9g/cm3 이상 6.3g/cm3 미만이다.
또한, 같은 조성의 단결정이 존재하지 않는 경우, 임의의 비율로 조성이 다른 단결정을 조합함으로써 원하는 조성에서의 단결정에 상당하는 밀도를 어림잡을 수 있다. 원하는 조성의 단결정에 상당하는 밀도는 조성이 다른 단결정을 조합하는 비율에 대하여 가중 평균을 사용하여 어림잡으면 좋다. 다만 밀도는 가능한 한 적은 종류의 단결정을 조합하여 어림잡는 것이 바람직하다.
상술한 바와 같이 산화물 반도체는 다양한 구조를 가지고, 각각이 다양한 특성을 가진다. 또한, 산화물 반도체는 예를 들어, 비정질 산화물 반도체, a-like OS, nc-OS, CAAC-OS 중 두 가지 이상을 가지는 적층막이라도 좋다.
<산화물 반도체의 캐리어 밀도>
다음에, 산화물 반도체의 캐리어 밀도에 대하여 이하에 설명한다.
산화물 반도체의 캐리어 밀도에 영향을 주는 인자로서는 산화물 반도체 중의 산소 결함(Vo), 또는 산화물 반도체 중의 불순물 등을 들 수 있다.
산화물 반도체 중의 산소 결함이 많아지면 상기 산소 결함에 수소가 결합(이 상태를 VoH라고도 함)하였을 때에 결함 준위 밀도가 높아진다. 또는, 산화물 반도체 중의 불순물이 많아지면 상기 불순물에 기인하여 결함 준위 밀도가 높아진다. 따라서, 산화물 반도체 중의 결함 준위 밀도를 제어함으로써 산화물 반도체의 캐리어 밀도를 제어할 수 있다.
여기서, 산화물 반도체를 채널 영역에 사용하는 트랜지스터를 생각한다.
트랜지스터의 문턱 전압의 마이너스 시프트의 억제, 또는 트랜지스터의 오프 전류의 저감을 목적으로 하는 경우에 있어서는 산화물 반도체의 캐리어 밀도를 낮게 하는 것이 바람직하다. 산화물 반도체의 캐리어 밀도를 낮게 하는 경우에는 산화물 반도체 중의 불순물 농도를 낮게 하여 결함 준위 밀도를 낮게 하면 좋다. 본 명세서 등에 있어서, 불순물 농도가 낮고, 결함 준위 밀도가 낮은 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 한다. 고순도 진성의 산화물 반도체의 캐리어 밀도로서는 8×1015cm-3 미만, 바람직하게는 1×1011cm-3 미만, 더 바람직하게는 1×1010cm-3 미만이고 1×109cm-3 이상으로 하면 좋다.
한편, 트랜지스터의 온 전류의 향상, 또는 트랜지스터의 전계 효과 이동도의 향상을 목적으로 하는 경우에 있어서는 산화물 반도체의 캐리어 밀도를 높게 하는 것이 바람직하다. 산화물 반도체의 캐리어 밀도를 높게 하는 경우에는 산화물 반도체의 불순물 농도를 조금 높이거나 산화물 반도체의 결함 준위 밀도를 조금 높이면 좋다. 또는, 산화물 반도체의 밴드 갭을 더 작게 하면 좋다. 예를 들어, 트랜지스터의 Id-Vg 특성의 온/오프비를 얻을 수 있는 범위에 있어서, 불순물 농도가 조금 높거나 결함 준위 밀도가 조금 높은 산화물 반도체는 실질적으로 진성이라고 어림잡을 수 있다. 또한, 전자 친화력이 크고, 그것에 따라 밴드 갭이 작아지고, 그 결과 열 여기된 전자(캐리어)의 밀도가 증가된 산화물 반도체는 실질적으로 진성이라고 어림잡을 수 있다. 또한, 더 전자 친화력이 큰 산화물 반도체를 사용한 경우에는 트랜지스터의 문턱 전압이 더 낮게 된다.
상술한 캐리어 밀도가 높여진 산화물 반도체는 조금 n형화되어 있다. 따라서, 커리어 밀도가 높여진 산화물 반도체를 "Slightly-n"이라고 불러도 좋다.
실질적으로 진성인 산화물 반도체의 캐리어 밀도는 1×105cm-3 이상 1×1018cm-3 미만이 바람직하고, 더 바람직하게는 1×107cm-3 이상 1×1017cm-3, 더욱 바람직하게는 1×109cm-3 이상 5×1016cm-3 이하, 더더욱 바람직하게는 1×1010cm-3 이상 1×1016cm-3 이하, 나아가 더더욱 바람직하게는 1×1011cm-3 이상 1×1015cm-3 이하이다.
본 실시형태에 나타낸 구성은 다른 실시형태에 나타낸 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 8)
본 실시형태에서는 반도체 장치의 일례로서 전자 부품 및 전자 부품을 가지는 전자 기기 등에 대하여 설명한다.
도 41의 (A)는 전자 부품의 제작 방법의 일례를 도시한 흐름도이다. 전자 부품은 반도체 패키지, IC용 패키지, 또는 패키지라고도 한다. 이 전자 부품은 단자 추출 방향이나 단자의 형상에 따라 복수의 규격이나 명칭이 있다. 따라서, 본 실시형태에서는 그 일례에 대하여 설명한다.
트랜지스터로 구성되는 반도체 장치는 조립 공정(후(後) 공정)을 거쳐 프린트 기판에 탈착 가능한 부품이 복수 조합됨으로써 완성된다. 후 공정에 대해서는 도 41의 (A)에 도시된 각 공정을 걸침으로써 완료할 수 있다. 구체적으로 전 공정으로 얻을 수 있는 소자 기판이 완성(S1)한 후, 기판을 복수의 칩으로 분리하는 다이싱 공정을 수행한다(S2). 기판을 복수로 분할하기 전에 기판을 박막화하여 전 공정에서의 기판의 휨 등을 저감하고, 부품의 소형화를 도모한다.
칩을 픽업하여 리드 프레임 위에 탑재하고 접합하는 다이 본딩 공정을 수행한다(S3). 다이 본딩 공정에서의 칩과 리드 프레임의 접착은 수지나 테이프에 의하여 수행하면 좋다. 접착 방법은 제품에 적합한 방법을 선택하면 좋다. 다이 본딩 공정에서 인터포저 위에 칩을 탑재하여 접합한다. 와이어 본딩 공정에서 리드 프레임의 리드와 칩 위의 전극을 금속의 세선(와이어)으로 전기적으로 접속한다(S4). 금속의 세선에는 은선이나 금선을 사용할 수 있다. 와이어 본딩은 볼 본딩(ball bonding) 및 웨지 본딩(wedge bonding) 중 어느 쪽을 사용하여도 좋다.
와이어 본딩된 칩은 에폭시 수지 등으로 밀봉되는 몰드 공정이 수행된다(S5). 리드 프레임의 리드를 도금 처리한다. 그리고 리드를 절단 및 성형 가공한다(S6). 도금 처리에 의하여 리드의 녹을 방지하여 나중에 프린트 기판에 실장할 때의 납땜을 확실하게 수행할 수 있다. 패키지 표면에 인자 처리(마킹)를 수행한다(S7). 검사 공정(S8)을 거쳐 전자 부품이 완성된다(S9). 상술한 반도체 장치를 조합함으로써 저소비 전력이며 소형인 전자 부품을 제공할 수 있다.
도 41의 (B)는 전자 부품의 사시 모식도이다. 일례로서 도 41의 (B)는 QFP(Quad Flat Package)를 도시하였다. 도 41의 (B)에 도시된 전자 부품(600)은 리드(601) 및 회로부(603)를 가진다. 회로부(603)에는 본 발명의 일 형태인 반도체 장치가 제작되어 있다. 전자 부품(600)은 예를 들어 프린트 기판(602)에 실장된다. 이와 같은 전자 부품(600)이 복수 조합되고 각각이 프린트 기판(602) 위에서 전기적으로 접속됨으로써 전자 기기에 탑재할 수 있다. 완성된 회로 기판(604)은 각 종류의 전자 기기 등의 내부에 제공된다.
본 발명의 일 형태인 PLD 자체를 프로세서로, 또는 PLD를 중앙 연산 처리 장치(CPU:Central Processing Unit), 마이크로 컨트롤러 유닛(MCU:Micro Controller Unit), 센서 디바이스 등에 조합하여 각 종류의 처리를 실행하는 프로세서로서 사용할 수 있다. PLD와 다른 회로를 하나의 반도체 칩(IC 칩)에 실장한 System-on-a-chip(SOC, SoC)으로서 전자 부품을 구성할 수 있다. 센서 디바이스에 PLD를 조합하는 경우, 복수의 센서에서 검출된 데이터를 하나의 PLD로 처리할 수 있게 함으로써 전자 부품의 소형화, 다기능화가 가능하다.
또한, 본 실시형태의 전자 부품은 디지털 신호 처리, 소프트웨어 무선, 항공 전자 기기(통신 기기, 항법 시스템, 자동 조종 장치, 비행 관리 시스템 등 항공에 관한 전자 기기), ASIC의 프로토타이핑, 의료용 화상 처리, 음성 인식, 암호, 생물 정보 과학(bioinformatics), 기계 장치의 에뮬레이터, 및 전파 천문학에서의 전파 망원경 등, 폭넓은 분야의 전자 기기에 사용하는 것이 가능하다. 본 실시형태에 의하여 전자 기기의 소형화, 소비 전력을 삭감할 수 있다.
예를 들어 전자 기기에는 표시 장치, 퍼스널 컴퓨터, 기록 매체를 구비한 화상 재생 장치(DVD 등의 기록 매체의 화상 데이터를 판독하고, 그 화상을 표시하는 디스플레이를 가지는 장치) 등을 들 수 있다. 그 이외에 휴대 전화, 휴대형을 포함하는 게임기, 휴대 정보 단말, 전자 서적 단말, 비디오 카메라, 디지털 스틸 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 내비게이션 시스템, 음향 재생 장치(카 오디오, 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기 등을 들 수 있다. 이들 전자 기기의 구체예를 도 42에 도시하였다.
도 42의 (A)에 도시된 휴대형 게임기(700)는 하우징(701), 하우징(702), 표시부(703), 표시부(704), 마이크로폰(705), 스피커(706), 조작 키(707), 및 스타일러스(708) 등을 가진다.
도 42의 (B)에 도시된 휴대 정보 단말(710)은 하우징(711), 하우징(712), 표시부(713), 표시부(714), 접속부(715) 및 조작 키(716) 등을 가진다. 표시부(713)는 하우징(711)에 제공되고, 표시부(714)는 하우징(712)에 제공되어 있다. 접속부(715)에 의하여 하우징(711)과 하우징(712)이 접속되어 있고, 하우징(711)과 하우징(712) 사이의 각도는 접속부(715)에 의하여 변경할 수 있다. 그러므로, 접속부(715)에서의 하우징(711)과 하우징(712) 사이의 각도에 따라 표시부(713)에서 표시되는 화상의 방향을 변경하거나 화상의 표시/비표시를 전환하는 구성으로 하여도 좋다. 또한, 표시부(713) 및/또는 표시부(714)에 터치 패널이 포함된 표시 장치를 적용하여도 좋다.
도 42의 (C)에 도시된 퍼스널 컴퓨터(720)는 하우징(721), 표시부(722), 키보드(723), 및 포인팅 디바이스(724) 등을 가진다.
도 42의 (D)는 가정용 전기 제품의 일례이며, 여기서는 전기 냉동 냉장고를 나타낸다. 전기 냉동 냉장고(730)는 하우징(731), 냉장실용 도어(732), 및 냉동실용 도어(733) 등을 가진다.
도 42의 (E)에 도시된 비디오 카메라(740)는 하우징(741), 하우징(742), 표시부(743), 조작 키(744), 렌즈(745), 및 접속부(746) 등을 가진다. 조작 키(744) 및 렌즈(745)는 하우징(741)에 제공되어 있고, 표시부(743)는 하우징(742)에 제공되어 있다. 그리고, 하우징(741)과 하우징(742)은 접속부(746)에 의하여 접속되어 있고, 하우징(741)과 하우징(742) 사이의 각도는 접속부(746)에 의하여 변경할 수 있는 구조로 되어 있다. 하우징(741)에 대한 하우징(742)의 각도에 따라 표시부(743)에 표시되는 화상 방향을 변경하거나 화상의 표시/비표시를 전환하는 구성으로 하여도 좋다.
도 42의 (F)에 도시된 자동차(750)는 차체(751), 차바퀴(752), 계기판(753), 및 라이트(754) 등을 가진다. 자동차(750)는 엔진을 동력으로 하여도 좋고, 전기 자동차, 또는 하이브리드 자동차라도 좋다.
또한, 본 발명의 일 형태인 반도체 장치를 구비하고 있으면 상술한 전자 기기에 특별히 한정되지 않는다.
본 실시형태는 본 명세서에서 나타낸 다른 실시형태와 적절히 조합할 수 있다.
10: 회로
10a: 회로
10b: 회로
11a: 회로
11b: 회로
21a: 트랜지스터
21b: 트랜지스터
22a: 트랜지스터
22b: 트랜지스터
23a: 트랜지스터
23b: 트랜지스터
24a: 트랜지스터
24b: 트랜지스터
25a: 트랜지스터
25b: 트랜지스터
26a: 트랜지스터
26b: 트랜지스터
31a: 용량 소자
31b: 용량 소자
32a: MRAM
32b: MRAM
33a; 래치 회로
33b: 래치 회로
34a: 래치 회로
34b: 래치 회로
41a: 스위치
41b: 스위치
51a: 배선
51b: 배선
52a: 배선
52b: 배선
53a: 배선
53b: 배선
100: PLD
101a: 스위치 어레이
101b: 스위치 어레이
101c: 스위치 어레이
110: 회로
111a: 로직 어레이
111b: 로직 어레이
120: 회로
121a: 입출력 어레이
121b: 입출력 어레이
130: 회로
131: 회로
132: 회로
133: 회로
134: 회로
140a: 회로
140b: 회로
150a: 회로
150b: 회로
160: 회로
170: 회로
180: 회로
200: 실리콘 기판
201: 층
202: 층
203: 절연막
204: 층
210: 도전체
221: 절연막
222: 절연막
223: 절연막
230: 활성층
401: 트랜지스터
402: 트랜지스터
403: 트랜지스터
404: 트랜지스터
405: 트랜지스터
406: 트랜지스터
407: 트랜지스터
408: 트랜지스터
409: 트랜지스터
410: 트랜지스터
411: 트랜지스터
412: 트랜지스터
413: 트랜지스터
415: 기판
420: 절연막
430: 산화물 반도체막
430a: 산화물 반도체막
430b: 산화물 반도체막
430c: 산화물 반도체막
440: 도전막
441: 도전막
442: 도전막
450: 도전막
451: 도전막
452: 도전막
460: 절연막
470: 도전막
471: 도전막
472: 도전막
473: 도전막
475: 절연막
480: 절연막
531: 영역
532: 영역
533: 영역
534: 영역
535: 영역
600: 전자 부품
601: 리드
602: 프린트 기판
603: 회로부
604: 회로 기판
700: 휴대형 게임기
701: 하우징
702: 하우징
703: 표시부
704: 표시부
705: 마이크로폰
706: 스피커
707: 조작 키
708: 스타일러스
710: 휴대 정보 단말
711: 하우징
712: 하우징
713: 표시부
714: 표시부
715: 접속부
716: 조작 키
720: 퍼스널 컴퓨터
721: 하우징
722: 표시부
723: 키보드
724: 포인팅 디바이스
730: 전기 냉동 냉장고
731: 하우징
732: 냉장실용 도어
733: 냉동실용 도어
740: 비디오 카메라
741: 하우징
742: 하우징
743: 표시부
744: 조작 키
745: 렌즈
746: 접속부
750: 자동차
751: 차체
752: 차바퀴
753: 계기판
754: 라이트

Claims (18)

  1. 반도체 장치에 있어서,
    제 1 회로 및 제 2 회로;
    제 1 배선, 제 2 배선, 및 제 3 배선; 및
    제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터, 및 제 4 트랜지스터를 포함하고,
    상기 제 1 회로는 상기 제 1 배선과 전기적으로 접속되고,
    상기 제 1 회로는 상기 제 1 트랜지스터의 게이트와 전기적으로 접속되고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 2 배선과 전기적으로 접속되고,
    상기 제 1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 한쪽은 상기 제 2 트랜지스터의 게이트와 전기적으로 접속되고,
    상기 제 2 회로는 상기 제 1 배선과 전기적으로 접속되고,
    상기 제 2 회로는 상기 제 3 트랜지스터의 게이트와 전기적으로 접속되고,
    상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 3 배선과 전기적으로 접속되고,
    상기 제 3 트랜지스터의 상기 소스 및 상기 드레인 중 다른 한쪽은 상기 제 4 트랜지스터의 게이트와 전기적으로 접속되고,
    상기 제 4 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
    상기 제 4 트랜지스터의 상기 소스 및 상기 드레인 중 다른 한쪽은 상기 제 2 트랜지스터의 상기 소스 및 상기 드레인 중 다른 한쪽과 전기적으로 접속되는, 반도체 장치.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 반도체 장치에 있어서,
    제 1 회로 및 제 2 회로;
    제 1 배선, 제 2 배선, 제 3 배선, 제 4 배선, 및 제 5 배선; 및
    제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터, 및 제 4 트랜지스터를 포함하고,
    상기 제 1 회로는 상기 제 1 배선 및 상기 제 4 배선과 전기적으로 접속되고,
    상기 제 1 회로는 상기 제 1 트랜지스터의 게이트와 전기적으로 접속되고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 2 배선과 전기적으로 접속되고,
    상기 제 1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 한쪽은 상기 제 2 트랜지스터의 게이트와 전기적으로 접속되고,
    상기 제 2 회로는 상기 제 1 배선 및 상기 제 5 배선과 전기적으로 접속되고,
    상기 제 2 회로는 상기 제 3 트랜지스터의 게이트와 전기적으로 접속되고,
    상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 3 배선과 전기적으로 접속되고,
    상기 제 3 트랜지스터의 상기 소스 및 상기 드레인 중 다른 한쪽은 상기 제 4 트랜지스터의 게이트와 전기적으로 접속되고,
    상기 제 4 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
    상기 제 4 트랜지스터의 상기 소스 및 상기 드레인 중 다른 한쪽은 상기 제 2 트랜지스터의 상기 소스 및 상기 드레인 중 다른 한쪽과 전기적으로 접속되는, 반도체 장치.
  11. 제 1 항 또는 제 10 항에 있어서,
    상기 제 1 배선은 상기 제 1 회로에 제 1 컨피규레이션 데이터를 공급하고, 상기 제 2 회로에 제 2 컨피규레이션 데이터를 공급하고,
    상기 제 2 배선은 상기 제 2 트랜지스터의 상기 게이트에 제 1 컨텍스트 데이터 신호를 공급하고,
    상기 제 3 배선은 상기 제 4 트랜지스터의 상기 게이트에 제 2 컨텍스트 데이터 신호를 공급하고,
    상기 제 1 회로는 상기 제 1 컨피규레이션 데이터를 유지하고,
    상기 제 2 회로는 상기 제 2 컨피규레이션 데이터를 유지하는, 반도체 장치.
  12. 제 1 항 또는 제 10 항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 3 트랜지스터는 각각 산화물 반도체를 포함하는 활성층을 포함하는, 반도체 장치.
  13. 제 1 항 또는 제 10 항에 있어서,
    상기 제 1 회로는 제 5 트랜지스터 및 제 1 용량 소자를 포함하고,
    상기 제 2 회로는 제 6 트랜지스터 및 제 2 용량 소자를 포함하고,
    상기 제 5 트랜지스터 및 상기 제 6 트랜지스터는 각각 산화물 반도체를 포함하는 활성층을 포함하고,
    상기 제 5 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 1 배선과 전기적으로 접속되고,
    상기 제 5 트랜지스터의 상기 소스 및 상기 드레인 중 다른 한쪽은 상기 제 1 트랜지스터의 상기 게이트와 전기적으로 접속되고,
    상기 제 1 트랜지스터의 상기 게이트는 상기 제 1 용량 소자의 한쪽 단자와 전기적으로 접속되고,
    상기 제 6 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 1 배선과 전기적으로 접속되고,
    상기 제 6 트랜지스터의 상기 소스 및 상기 드레인 중 다른 한쪽은 상기 제 3 트랜지스터의 상기 게이트와 전기적으로 접속되고,
    상기 제 3 트랜지스터의 상기 게이트는 상기 제 2 용량 소자의 한쪽 단자와 전기적으로 접속되는, 반도체 장치.
  14. 제 13 항에 있어서,
    제 7 트랜지스터 및 제 8 트랜지스터를 더 포함하고,
    상기 제 7 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 2 트랜지스터의 상기 게이트와 전기적으로 접속되고,
    상기 제 8 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 4 트랜지스터의 상기 게이트와 전기적으로 접속되는, 반도체 장치.
  15. 제 14 항에 있어서,
    상기 제 7 트랜지스터 및 상기 제 8 트랜지스터는 각각 산화물 반도체를 포함하는 활성층을 포함하는, 반도체 장치.
  16. 제 12 항에 있어서,
    상기 산화물 반도체는 In, Zn, 및 M(M은 Al, Ti, Ga, Sn, Y, Zr, La, Ce, Nd, 및 Hf 중 적어도 하나)을 포함하는, 반도체 장치.
  17. 전자 부품에 있어서,
    제 1 항 또는 제 10 항에 따른 반도체 장치; 및
    상기 반도체 장치와 전기적으로 접속된 리드를 포함하는, 전자 부품.
  18. 전자 기기에 있어서,
    제 17 항에 따른 전자 부품; 및
    표시 장치, 터치 패널, 마이크로폰, 스피커, 조작 키, 및 하우징 중 적어도 하나를 포함하는, 전자 기기.
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