JP6236217B2 - ルックアップテーブル、及びルックアップテーブルを備えるプログラマブルロジックデバイス - Google Patents
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Description
本実施の形態では、本発明の一態様に係るプログラマブルロジックデバイス(PLD)について、図1乃至図6を参照して説明する。
本実施の形態では半導体装置の断面構造の一例について、図7を参照して説明する。
n型のトランジスタ510は、半導体材料を含む基板500に設けられたチャネル形成領域501と、チャネル形成領域501を挟むように設けられた低濃度不純物領域502及び高濃度不純物領域503(これらを合わせて単に不純物領域とも呼ぶ)と、該不純物領域に接して設けられた金属間化合物領域507と、チャネル形成領域501上に設けられたゲート絶縁膜504aと、ゲート絶縁膜504a上に設けられたゲート電極層505aと、金属間化合物領域507と接して設けられたソース電極層506a及びドレイン電極層506bと、を有する。ゲート電極層505aの側面には、サイドウォール絶縁膜508aが設けられている。トランジスタ510を覆うように層間絶縁膜521及び層間絶縁膜522が設けられている。層間絶縁膜521及び層間絶縁膜522に形成された開口を通じて、ソース電極層506a及びドレイン電極層506bと、金属間化合物領域507とが接続されている。
上部のトランジスタ530は、シリコンよりもバンドギャップが広い半導体膜にチャネルが形成されるトランジスタである。トランジスタ530は、絶縁膜524上に設けられた導電層525aと、導電層525a上に設けられた絶縁膜531及び絶縁膜532と、絶縁膜532上に設けられた半導体膜533と、半導体膜533に接して設けられたソース電極層534a、ドレイン電極層534bと、半導体膜533、ソース電極層534a、ドレイン電極層534b上に設けられたゲート絶縁膜535と、ゲート絶縁膜535上に設けられたゲート電極層536aと、を有する。なお、導電層525aは、ゲート電極層として機能する。
MUX1 マルチプレクサ
MUX2 マルチプレクサ
MUX3 マルチプレクサ
MUX4 マルチプレクサ
MUX5 マルチプレクサ
MUX6 マルチプレクサ
MUX7 マルチプレクサ
MUX8 マルチプレクサ
INV インバータ
LB_A 論理ブロック
LB_B 論理ブロック
WTr 書き込みトランジスタ
RTr 読み出しトランジスタ
Cs 容量素子
SWB スイッチブロック
MEM メモリ
13 メモリ素子
13a メモリ素子
13h メモリ素子
13i メモリ素子
100 プログラマブルロジックデバイス
110 メモリ
111 ルックアップテーブル
112 レジスタ
113 メモリ
120 論理ブロック
130 スイッチブロック
500 基板
501 チャネル形成領域
502 低濃度不純物領域
503 高濃度不純物領域
504a ゲート絶縁膜
504b ゲート絶縁膜
505a ゲート電極層
505b ゲート電極層
506a ソース電極層
506b ドレイン電極層
506c ソース電極層
506d ドレイン電極層
507 金属間化合物領域
508a サイドウォール絶縁膜
508b サイドウォール絶縁膜
509 素子分離絶縁膜
510 トランジスタ
511 チャネル形成領域
512 低濃度不純物領域
513 高濃度不純物領域
517 金属間化合物領域
520 トランジスタ
521 層間絶縁膜
522 層間絶縁膜
523a 配線
523b 配線
524 絶縁膜
525a 導電層
525b 導電層
526 絶縁膜
530 トランジスタ
531 絶縁膜
532 絶縁膜
533 半導体膜
534a ソース電極層
534b ドレイン電極層
535 ゲート絶縁膜
536a ゲート電極層
536b 導電層
537 層間絶縁膜
538 層間絶縁膜
539 配線
540 容量素子
Claims (3)
- コンフィギュレーションデータが保持されるメモリと、
前記メモリから供給されたコンフィギュレーションデータに従って、入力された複数の信号のうちからいずれかを選択して出力する複数のマルチプレクサと、
インバータと、を有し、
前記複数のマルチプレクサは、バイナリツリー状に多段に接続され、
最上位の段のマルチプレクサの有する複数の入力端子の一つである第1の端子と、前記最上位の段の一つ下位の段のマルチプレクサの一の出力端子との間に前記インバータが設けられているとともに、前記最上位の段のマルチプレクサの有する複数の入力端子のうち前記第1の端子以外の入力端子と、前記最上位の段の一つ下位の段の他のマルチプレクサの出力端子との間にインバータが設けられておらず、
前記メモリに保持されているコンフィギュレーションデータとして“1”が多い場合に前記インバータを有効とする機能と、前記メモリに保持されているコンフィギュレーションデータとして“0”が多い場合に前記インバータを無効とする機能を有し、
各マルチプレクサでの信号の選択により、最下位の段の全てのマルチプレクサに入力された信号のいずれかを前記最上位の段のマルチプレクサから出力信号として出力するルックアップテーブル。 - 請求項1において、
前記メモリは、複数のメモリ素子を有し、
前記最下位の段のマルチプレクサの入力端子には、前記メモリ素子が接続され、
前記メモリ素子は、トランジスタ及び容量素子を有し、
前記トランジスタは、バンドギャップが3.0eV以上の半導体膜を含み、
前記メモリ素子は、前記トランジスタのソース及びドレインの一方と、前記容量素子の一対の電極のうち一方とが接続されたノードに、前記コンフィギュレーションデータを保持する、ルックアップテーブル。 - 請求項1または請求項2に記載されたルックアップテーブルを含むプログラマブルロジックデバイス。
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