JP7483072B2 - 半導体装置 - Google Patents

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Description

本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン
、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特に
、本発明は、例えば、半導体装置、表示装置、発光装置、蓄電装置、それらの駆動方法、
または、それらの製造方法に関する。特に、本発明の一態様は、ハードウェアの構成を変
更することができるプログラマブルロジックデバイスと、上記プログラマブルロジックデ
バイスを用いた半導体装置などに関する。
プログラマブルロジックデバイス（ＰＬＤ：Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄ
ｅｖｉｃｅ）は、適当な規模のロジックエレメント（基本ブロック）で論理回路が構成さ
れており、各ロジックエレメントの機能や、ロジックエレメント間の接続構造を、製造後
において変更できることを特徴とする。具体的に、上記ＰＬＤは、複数のロジックエレメ
ントと、ロジックエレメント間の接続を制御する配線リソースと、レジスタとを有する。
上記レジスタは、各ロジックエレメントの機能と、配線リソースにより構成されるロジッ
クエレメント間の接続構造とを定義するためのデータ（コンフィギュレーションデータ）
が、格納される。
コンフィギュレーションデータを格納するためのレジスタは、コンフィギュレーションメ
モリと呼ばれる。コンフィギュレーションデータのコンフィギュレーションメモリへの格
納は、コンフィギュレーションと呼ばれる。特に、コンフィギュレーションメモリへのコ
ンフィギュレーションデータの新たな格納は、リコンフィギュレーション（再構成）と呼
ばれる。
ところで、動的再構成（ダイナミックリコンフィギュレーション）と呼ばれる、動作中に
おける論理回路の再構成が可能なＰＬＤは、通常のＰＬＤに比べて面積効率が高いという
利点を有する。マルチコンテキスト方式は、ロジックエレメントまたは配線リソースにそ
れぞれ対応するコンフィギュレーションメモリに、メモリエレメントから読み出されたコ
ンフィギュレーションデータを格納することで、動的再構成を実現する手法である。マル
チコンテキスト方式は、メモリエレメントから順にコンフィギュレーションデータをロジ
ックエレメントまたは配線リソースに対応するコンフィギュレーションメモリに送ること
で動的再構成を実現する構成情報配送方式に比べて、論理回路の再構成を高速で行うこと
ができる。
下記の特許文献１には、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅ
ｍｏｒｙ）から送られてきたコンフィギュレーションデータを、ＳＲＡＭ（Ｓｔａｔｉｃ
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）で構成されるコンフィギュレーションメ
モリに格納することで、短時間でリコンフィギュレーションを行うプログラマブルＬＳＩ
について記載されている。
特開平１０－２８５０１４号公報
ところで、上記マルチコンテキスト方式を用いたＰＬＤは、メモリエレメントに加えてコ
ンフィギュレーションメモリを設ける必要があるため、構成情報配送方式などの動的再構
成を実現する他の手法に比べると、メモリエレメント及びコンフィギュレーションメモリ
などの記憶装置のＰＬＤに占める面積が大きく、面積効率が高いという動的再構成の利点
を生かし切れていない。特に、ＳＲＡＭは１メモリセルあたりの素子数が多いので、記憶
装置の面積を小さく抑えることが難しい。また、ＤＲＡＭは、メモリセルあたりの素子数
がＳＲＡＭに比べて少ないので、記憶装置の面積を小さく抑えるには有利であるが、リフ
レッシュが必要であるために消費電力を抑えることが難しい。
また、プログラマブルロジックデバイスにおける設計の自由度を高めると、配線リソース
に含まれるスイッチの数は増加する傾向にある。配線リソースのスイッチの導通状態また
は非導通状態の選択（スイッチング）は、コンフィギュレーションデータにより定められ
るので、上記スイッチの数が増加すると、プログラマブルロジックデバイスの回路規模の
割には、一の回路構成に対応するコンフィギュレーションデータの容量が大きくなる。よ
って、コンフィギュレーションメモリへのコンフィギュレーションデータの伝送に時間を
要する。また、上記スイッチの数が増加すると大きな記憶容量のメモリエレメントまたは
コンフィギュレーションメモリが必要となり、記憶装置の面積を小さく抑えることが難し
くなる。また、スイッチの数が増加すると、プログラマブルロジックデバイス内部におい
て、スイッチを経由した信号の遅延が顕著になり、プログラマブルロジックデバイスの高
速動作が阻まれる。
また、配線リソースのスイッチに接続された各種配線は、プログラマブルロジックデバイ
スの電源を切断した後、その電位が不定状態になる場合がある。さらに、コンフィギュレ
ーションメモリに用いられる記憶素子の構成によっては、配線リソースに含まれるスイッ
チのスイッチングを定めるコンフィギュレーションデータが、プログラマブルロジックデ
バイスの電源を切断した際に、消失する場合がある。例えば、上記特許文献１に記載のプ
ログラマブルＬＳＩでは、コンフィギュレーションメモリがＳＲＡＭで構成されているた
め、プログラマブルロジックデバイスの電源を切断すると、コンフィギュレーションデー
タは消失する。そして、配線の電位が不定状態となった場合、さらには、コンフィギュレ
ーションデータが消失した場合、通常の動作時には電気的に分離している配線どうしが、
プログラマブルロジックデバイスの電源を投入した後に上記スイッチを介して導通状態に
なってしまうことがある。この場合、上記配線間で電位が異なると、これらの配線に大量
の電流が流れることで、プログラマブルロジックデバイスの破損が引き起こされる可能性
がある。
上述したような技術的背景のもと、本発明の一態様は、設計の自由度を高めつつ、ロジッ
クエレメント間の接続を制御するスイッチの数を少なく抑えることができるプログラマブ
ルロジックデバイスの提供を、課題の一つとする。また、本発明の一態様は、信頼性の高
いプログラマブルロジックデバイスの提供を、課題の一つとする。
また、本発明は、上記プログラマブルロジックデバイスを用いることで、高速動作、或い
は高信頼性を実現することができる半導体装置の提供を、課題の一つとする。
また、プログラマブルロジックデバイスの回路規模が増大すると、より大きな記憶容量を
有するコンフィギュレーションメモリが必要となるため、プログラマブルロジックデバイ
スの面積を小さく抑えるのが難しくなる。
そこで、本発明の一態様は、回路規模が増大してもレイアウトの面積を小さく抑えること
ができるプログラマブルロジックデバイスの提供を、課題の一つとする。
また、本発明の一態様は、記憶装置の面積を小さく抑えることができるプログラマブルロ
ジックデバイスの提供を、課題の一つとする。また、本発明の一態様は、論理回路の再構
成を高速で行うことができ、記憶装置の面積を小さく抑えることができるプログラマブル
ロジックデバイスの提供を、課題の一つとする。また、本発明の一態様は、論理回路の再
構成を高速で行うことができ、記憶装置の面積を小さく抑えることができ、高速動作を実
現することができるプログラマブルロジックデバイスの提供を、課題の一つとする。
また、本発明の一態様は、上記プログラマブルロジックデバイスを用いることで、小型化
、或いは高機能化を実現することができる半導体装置の提供を、課題の一つとする。
または、本発明の一態様は、新規な半導体装置などの提供を、課題の一つとする。なお、
これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は
、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明
細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請
求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の第一の態様では、配線リソースに含まれるスイッチ回路に、その導通状態を保持
する記憶装置としての機能を付加する。具体的に上記スイッチ回路は、配線または端子ど
うしの電気的な接続を制御する、第１スイッチとして機能する第１トランジスタと、コン
フィギュレーションデータによって定められた量の電荷を、当該第１トランジスタのゲー
トにおいて供給、保持、放出するための、第２スイッチとして機能する第２トランジスタ
とを有する組を、複数有する。そして、コンフィギュレーションデータに従って、上記複
数組の一において上記第１トランジスタが導通状態になることで、複数の配線とロジック
エレメントが有する入力端子との間の、スイッチ回路を介した接続構造が定まる。
シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体膜
に、チャネル形成領域を有するトランジスタは、通常のシリコンやゲルマニウムなどの半
導体にチャネル形成領域を有するトランジスタに比べて、オフ電流を極めて小さくするこ
とができる。シリコンよりもバンドギャップが広く、真性キャリア密度をシリコンよりも
低くできる半導体としては、例えば、シリコンの２倍以上の大きなバンドギャップを有す
る、酸化物半導体、炭化シリコン、窒化ガリウムなどが挙げられる。
第２トランジスタは、第１トランジスタのゲートに保持されている電荷がリークするのを
防ぐために、オフ電流が著しく小さいことが望ましい。よって、上述したような、シリコ
ンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体膜に、チ
ャネル形成領域を有するトランジスタは、第２トランジスタとして用いるのに好適である
。
上記構成を有するスイッチ回路では、コンフィギュレーションデータによって、配線また
は端子どうしの電気的な接続を制御する第１トランジスタの導通状態が定められ、オフ電
流の著しく小さい第２トランジスタにより、上記導通状態が保持される。よって、本発明
の一態様に係るプログラマブルロジックデバイスでは、スイッチ回路が、コンフィギュレ
ーションメモリとしての機能と、メモリエレメントとしての機能を併せ持っており、なお
かつ、各組の素子数がＳＲＡＭよりも小さいので、コンフィギュレーションメモリと、メ
モリエレメントとを両方設ける従来の構成のプログラマブルロジックデバイスよりも、コ
ンフィギュレーションデータを格納するための記憶装置の面積を、小さく抑えることがで
きる。
また、上記第２トランジスタのオフ電流は、シリコン膜にチャネル形成領域を有するトラ
ンジスタよりも小さいので、当該スイッチ回路におけるデータの保持時間をＤＲＡＭより
も長くすることができる。よって、データの書き直しの頻度を少なくでき、それにより消
費電力を小さく抑えることができる。
さらに、本発明の第一の態様に係るプログラマブルロジックデバイスは、複数の第１ロジ
ックエレメントを有する列と、複数の第２ロジックエレメントを有する列と、複数の第３
ロジックエレメントを有する列とを、少なくとも有する。また、本発明の一態様に係るプ
ログラマブルロジックデバイスは、複数の第１ロジックエレメントがそれぞれ有する出力
端子に、電気的に接続された複数の第１配線と、複数の第２ロジックエレメントがそれぞ
れ有する出力端子に、電気的に接続された複数の第２配線と、複数の第３ロジックエレメ
ントがそれぞれ有する出力端子に、電気的に接続された複数の第３配線とを有する。また
、第１配線及び第２配線は、複数の第１ロジックエレメントと複数の第２ロジックエレメ
ントの間に設けられ、第３配線は、複数の第１ロジックエレメントと複数の第２ロジック
エレメントの間に設けられ、なおかつ、複数の第２ロジックエレメントと複数の第３ロジ
ックエレメントの間に設けられている。
また、本発明の第一の態様では、第１配線、第２配線、及び第３配線と、上記複数の第２
ロジックエレメントがそれぞれ有する入力端子の電気的な接続は、複数の上記スイッチ回
路により制御されている。具体的には、各スイッチ回路において、コンフィギュレーショ
ンデータに従い、上記複数組の一において上記第１トランジスタが導通状態になることで
、第１配線、第２配線、及び第３配線と、上記複数の第２ロジックエレメントがそれぞれ
有する入力端子の間の、電気的な接続構造が定められる。
本発明の第一の態様では、上記構成により、一の第２ロジックエレメントと一の第２ロジ
ックエレメントの電気的な接続を、一のスイッチ回路により制御することができる。また
、一の第１ロジックエレメントと一の第２ロジックエレメントの電気的な接続を、一のス
イッチ回路により制御することができる。また、一の第２ロジックエレメントと一の第３
ロジックエレメントの電気的な接続を、一のスイッチ回路により制御することができる。
よって、本発明の一態様では、プログラマブルロジックデバイスにおける設計の自由度を
高めつつ、配線リソースに含まれるスイッチ回路の数を抑えることができる。
本発明の第二の態様では、配線リソースに含まれるスイッチ回路が、第１スイッチと、上
記第１スイッチを介してコンフィギュレーションデータを含む信号が与えられるノードの
電位に従って配線どうしの電気的な接続を制御する第２スイッチとを少なくとも有する組
を、複数有するものとする。そして、コンフィギュレーションデータに従って、上記複数
の組の一において上記第２スイッチが導通状態になることで、複数のロジックエレメント
の出力端子にそれぞれ接続された複数の配線の１つと、一のロジックエレメントの入力端
子に電気的に接続された配線の１つとの、スイッチ回路を介した接続構造が定められる。
さらに、本発明の第二の態様に係るプログラマブルロジックデバイスは、複数の第１ロジ
ックエレメントを有する列と、複数の第２ロジックエレメントを有する列と、複数の第３
ロジックエレメントを有する列とを、少なくとも有する。そして、複数の第１ロジックエ
レメントが有する出力端子にそれぞれ電気的に接続された複数の配線を第１配線とし、複
数の第２ロジックエレメントが有する出力端子にそれぞれ電気的に接続された複数の配線
を第２配線とし、複数の第３ロジックエレメントが有する出力端子にそれぞれ電気的に接
続された複数の配線を第３配線とすると、本発明の一態様では、複数の第１配線及び複数
の第２配線は、複数の第１ロジックエレメントを有する列と、複数の第２ロジックエレメ
ントを有する列の間に設けられ、複数の第３配線は、複数の第１ロジックエレメントを有
する列と複数の第２ロジックエレメントを有する列の間に設けられ、なおかつ、複数の第
２ロジックエレメントを有する列と複数の第３ロジックエレメントを有する列の間に設け
られているものとする。
そして、複数の第２ロジックエレメントが有する入力端子にそれぞれ電気的に接続された
複数の配線を第４配線とすると、本発明の一態様では、複数の第１配線、複数の第２配線
、及び複数の第３配線と、複数の第４配線との電気的な接続は、複数の上記スイッチ回路
により制御されている。具体的には、コンフィギュレーションデータに従い、各スイッチ
回路の上記複数の組の一において上記第２スイッチが導通状態になることで、複数の第１
配線、複数の第２配線、及び複数の第３配線のいずれか１つと、複数の第４配線のいずれ
か１つとの電気的な接続構造が定められる。
本発明の第二の態様では、上記構成により、一の第２ロジックエレメントと、他の一の第
２ロジックエレメントの電気的な接続を、一のスイッチ回路により制御することができる
。また、一の第１ロジックエレメントと一の第２ロジックエレメントの電気的な接続を、
一のスイッチ回路により制御することができる。また、一の第２ロジックエレメントと一
の第３ロジックエレメントの電気的な接続を、一のスイッチ回路により制御することがで
きる。よって、本発明の一態様では、プログラマブルロジックデバイスにおける設計の自
由度を高めつつ、配線リソースに含まれるスイッチ回路の数を抑えることができる。
さらに、本発明の第二の態様に係るプログラマブルロジックデバイスは、第１乃至第３ロ
ジックエレメントのいずれか１つが有する入力端子に電気的に接続された配線と、所定の
電位が与えられた配線との電気的な接続を制御するスイッチが、設けられている。本発明
の一態様では、上記構成により、入力端子に電気的に接続された上記配線の電位を、所定
の高さになるよう初期化することができる。よって、プログラマブルロジックデバイスの
電源が切断された後に、入力端子に電気的に接続された上記配線の電位が不定状態となる
ことで、さらには、コンフィギュレーションデータが消失することで、電源が投入された
後、入力端子に電気的に接続された上記配線と、出力端子に電気的に接続された複数の配
線どうしが導通状態になっても、上記配線間に流れる電流が入力端子からロジックエレメ
ント内に流れ込むのを防ぐことができ、それにより、プログラマブルロジックデバイスの
破損が引き起こされるのを、防ぐことができる。また、プログラマブルロジックデバイス
に電源が投入された直後は、ロジックエレメントの入力端子が、ハイレベルとローレベル
の間の中間電位になってしまう場合がある。中間電位がロジックエレメントの入力端子に
与えられると、ロジックエレメントの有するＣＭＯＳ回路において貫通電流が生じやすい
。しかし、本発明の一態様では、上記構成により、電源が投入された後に入力端子が中間
電位になるのを防ぐことができるので、上記貫通電流が生じるのを防ぐことができる。
また、初期化を行うための上記スイッチに加えて、本発明の第二の態様に係るプログラマ
ブルロジックデバイスには、入力端子に電気的に接続された配線の電位を、ハイレベルか
ローレベルのいずれか一方に保つ機能を有するラッチが設けられていても良い。本発明の
一態様では、上記構成により、電源が投入された後に、入力端子の電位をハイレベルかロ
ーレベルのいずれか一方に保つことができるので、上記貫通電流が生じるのを防ぐことが
できる。
また、本発明の第三の態様では、ロジックエレメントに含まれるコンフィギュレーション
メモリが、第１スイッチと、上記第１スイッチを介してコンフィギュレーションデータを
含む第１信号が与えられる第１ノードの電位に従って、第１電位が与えられる第１配線と
、第２配線との電気的な接続を制御する第２スイッチと、第３スイッチと、上記第３スイ
ッチを介して上記第１信号に対して極性が反転している第２信号が与えられる第２ノード
の電位に従って、前記第１電位よりも低い第２電位が与えられる第３配線と、上記第２配
線との電気的な接続を制御する第４スイッチと、第２配線の電位の第４配線への出力を制
御する第５スイッチとを、複数有するものとする。そして、上記コンフィギュレーション
データに従って、上記ロジックエレメントで行われる論理演算が定義されるものとする。
本発明の第三の態様では、上記構成により、コンフィギュレーションデータに従って、第
１の電位または第２の電位を、第４配線に与えることができる。よって、コンフィギュレ
ーションデータをコンフィギュレーションメモリから読み出す前に、第４配線をプリチャ
ージしなくとも、正確にコンフィギュレーションデータを読み出すことができる。そのた
め、コンフィギュレーションメモリの駆動回路に、プリチャージを行うための回路を設け
る必要がなく、プログラマブルロジックデバイスの面積を小さく抑えることができる。
そして、本発明の第四の態様では、上述したようなコンフィギュレーションメモリをそれ
ぞれ有する複数のロジックエレメントが列を為しており、上記複数のロジックエレメント
にそれぞれ含まれるコンフィギュレーションメモリが、行列状に配置されているものとす
る。さらに、本発明の第四の態様では、配線リソースに含まれる複数のスイッチ回路も行
列状に配置されているものとする。
第三の態様のコンフィギュレーションメモリでは、第１スイッチと第２スイッチとで構成
される部分と、第３スイッチと第４スイッチとで構成される部分とが、第二の態様のスイ
ッチ回路における、第１スイッチと第２スイッチとで構成される部分と、各スイッチの接
続構成が同じである。よって、本発明の第四の態様では、コンフィギュレーションメモリ
とスイッチ回路とを行列状に配置させることで、コンフィギュレーションメモリの動作と
、スイッチ回路の動作とを、同一の駆動回路で制御することが可能となる。よって、スイ
ッチ回路の駆動回路と、コンフィギュレーションメモリの駆動回路とを別個に設ける場合
に比べて、プログラマブルロジックデバイスの面積を小さく抑えることができる。
本発明の一態様により、記憶装置の面積を小さく抑えることができるプログラマブルロジ
ックデバイスを提供できる。また、本発明の一態様により、論理回路の再構成を高速で行
うことができ、記憶装置の面積を小さく抑えることができるプログラマブルロジックデバ
イスを提供できる。また、本発明の一態様により、論理回路の再構成を高速で行うことが
でき、記憶装置の面積を小さく抑えることができ、高速動作を実現することができるプロ
グラマブルロジックデバイスを提供できる。また、本発明の一態様では、上記プログラマ
ブルロジックデバイスを用いることで、小型化、或いは高機能化を実現することができる
半導体装置を提供できる。
本発明の一態様により、設計の自由度を高めつつ、ロジックエレメント間の接続を制御す
るスイッチの数を少なく抑えることができるプログラマブルロジックデバイスを提供でき
る。また、本発明の一態様により、信頼性の高いプログラマブルロジックデバイスを提供
できる。また、本発明の一態様により、高速動作、或いは高信頼性を実現することができ
る半導体装置を提供できる。
また、本発明の一態様により、回路規模が増大してもレイアウトの面積を小さく抑えるこ
とができるプログラマブルロジックデバイスを提供できる。また、本発明の一態様により
、小型化された半導体装置を提供できる。
ＰＬＤ及びスイッチ回路の構成を示す図。 スイッチ回路の構成を示す図。 スイッチ回路の構成を示す図。 スイッチ回路の構成を示す図。 タイミングチャート。 スイッチ回路の構成を示す図。 タイミングチャート。 スイッチ回路の構成を示す図。 スイッチ回路の構成を示す図。 スイッチ回路の構成を示す図。 タイミングチャート。 スイッチ回路の構成を示す図。 セルの構成を示す図。 ラッチの構成を示す図。 ＰＬＤの構成を示す図。 ロジックエレメントの構成を示す図。 ＰＬＤの上面図。 ＬＵＴの構成を示す図。 セルの断面図。 トランジスタの断面図。 トランジスタの積層構造を示す図。 トランジスタの積層構造を示す図。 トランジスタの積層構造を示す図。 コンフィギュレーションメモリの回路図。 ロジックエレメントの構成例を示す図。 ＩＯの構成例を示す図。 トライステートバッファの回路図。 ＰＬＤのマスク図面。 ＰＬＤの構成例を示す図。 セルの回路図と、タイミングチャート。 オーバードライブ電圧と、遅延時間の関係を示す図。 ＰＬＤの顕微鏡写真。 リングオシレータにおける、発振周波数の経時変化を示す図。 電子機器の図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は
以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び
詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明
は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、本発明のプログラマブルロジックデバイスは、マイクロプロセッサ、画像処理回路
、半導体表示装置用のコントローラ、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃ
ｅｓｓｏｒ）、マイクロコントローラなどの、半導体素子を用いた各種半導体集積回路を
その範疇に含む。また、本発明の半導体装置は、上記半導体集積回路を用いたＲＦタグ、
半導体表示装置などの各種装置を、その範疇に含む。半導体表示装置には、液晶表示装置
、有機発光素子（ＯＬＥＤ）に代表される発光素子を各画素に備えた発光装置、電子ペー
パー、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐ
ｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ
Ｄｉｓｐｌａｙ）等や、半導体素子を駆動回路に有しているその他の半導体表示装置が、
その範疇に含まれる。
〈ＰＬＤの構成例〉
本発明の一態様に係るＰＬＤには、複数のＬＥ（ロジックエレメント）を有する列が、複
数配置されており、各列間に、複数の配線と複数のスイッチ回路とが配置されている。図
１（Ａ）に、本発明の一態様に係るＰＬＤ１００の一部を、例示する。
図１（Ａ）では、複数のＬＥ１０１を有する第１の列１０２－１と、複数のＬＥ１０１を
有する第２の列１０２－２と、複数のＬＥ１０１を有する第３の列１０２－３とが、ＰＬ
Ｄ１００に設けられている。図１（Ａ）では、図面に向かって左側から順に、第１の列１
０２－１、第２の列１０２－２、及び第３の列１０２－３が、並列に配置されている場合
を例示している。
また、図１（Ａ）では、複数の配線１０３と、複数の配線１０４と、複数の配線１０５と
、複数の配線１０６と、複数の配線１０７と、複数の配線１０８と、複数の配線１０９と
が、ＰＬＤ１００に設けられている。
そして、第１の列１０２－１が有する各ＬＥ１０１の第１出力端子は、複数の配線１０３
のいずれか一つに、それぞれ接続されている。第１の列１０２－１が有する各ＬＥ１０１
の第２出力端子は、複数の配線１０４のいずれか一つに、それぞれ接続されている。
また、第２の列１０２－２が有する各ＬＥ１０１の第１出力端子は、複数の配線１０６の
いずれか一つに、それぞれ接続されている。第２の列１０２－２が有する各ＬＥ１０１の
第２出力端子は、複数の配線１０７のいずれか一つに、それぞれ接続されている。
また、第３の列１０２－３が有する各ＬＥ１０１の第１出力端子は、複数の配線１０５の
いずれか一つに、それぞれ接続されている。第３の列１０２－３が有する各ＬＥ１０１の
第２出力端子は、複数の配線１０９のいずれか一つに、それぞれ接続されている。
なお、各ＬＥ１０１が有する第１出力端子の数と、第２出力端子の数は、必ずしも一つと
は限らず、いずれか一方が複数であっても良いし、両方とも複数であっても良い。ただし
、第１出力端子が複数であっても、第２出力端子が複数であっても、一の配線には、必ず
一の出力端子が接続されるものとする。すなわち、列１０２が有するＬＥ１０１の数がＹ
（Ｙは自然数）であるならば、ＰＬＤ１００は、第１出力端子に接続されるＹ本の配線と
、第２出力端子に接続されるＹ本の配線とを、少なくとも有する。
また、本明細書において接続とは電気的な接続を意味しており、電流、電圧または電位が
、供給可能、或いは伝送可能な状態に相当する。従って、接続している状態とは、直接接
続している状態を必ずしも指すわけではなく、電流、電圧または電位が、供給可能、或い
は伝送可能であるように、配線、抵抗、ダイオード、トランジスタなどの回路素子を介し
て間接的に接続している状態も、その範疇に含む。
そして、第１の列１０２－１は、複数の配線１０３と複数の配線１０４の間に配置されて
いる。第２の列１０２－２は、複数の配線１０６と複数の配線１０７の間に配置されてい
る。第３の列１０２－３は、複数の配線１０５と複数の配線１０９の間に配置されている
。
さらに、第２の列１０２－２が有する各ＬＥ１０１の第１出力端子に接続された複数の配
線１０６は、第１の列１０２－１と第２の列１０２－２の間と、第１の列１０２－１と、
図１（Ａ）の図面に向かって第１の列１０２－１の左側に配置されるＬＥ１０１の列（図
示せず）の間とに、跨るように配置されている。第３の列１０２－３が有する各ＬＥ１０
１の第１出力端子に接続された複数の配線１０５は、第１の列１０２－１と第２の列１０
２－２の間と、第２の列１０２－２と第３の列１０２－３の間とに、跨るように配置され
ている。また、図１（Ａ）の図面に向かって第３の列１０２－３の右側に配置される各Ｌ
Ｅ１０１（図示せず）の、第１出力端子に接続された複数の配線１０８は、第２の列１０
２－２と第３の列１０２－３の間と、第３の列１０２－３と第３の列１０２－３の右側に
配置されるＬＥ１０１の列（図示せず）の間とに、跨るように配置されている。
すなわち、第Ｎの列（Ｎは３以上の自然数）に着目すると、上記列が有する各ＬＥ１０１
の第１出力端子に接続された複数の配線は、第Ｎの列と第（Ｎ－１）の列の間と、第（Ｎ
－１）の列と第（Ｎ－２）の列の間とに、跨るように配置されている。なお、Ｎが２であ
る場合、第２の列が有する各ＬＥ１０１の第１出力端子に接続された複数の配線は、第２
の列と第１の列の間と、第１の列とＩ／Ｏエレメント（ＩＯ）の間とに、跨るように配置
される。上記ＩＯは、ＰＬＤ外部からＬＥ１０１への信号の入力、またはＬＥ１０１から
ＰＬＤ外部への信号の出力を制御する、インターフェースとしての機能を有する。
なお、図１（Ａ）に示したＬＥ１０１を有する列１０２と、複数の各種配線の位置関係は
、本発明の一態様において、一例に相当する。本発明の一態様では、ＬＥ１０１を有する
列１０２と複数の各種配線とが並列に配置されていれば良い。
また、本発明の一態様では、第（Ｎ－１）の列（Ｎは３以上の自然数）に着目すると、上
記列が有する各ＬＥ１０１の第１出力端子に接続された複数の配線と、第Ｎの列が有する
各ＬＥ１０１の第１出力端子に接続された複数の配線と、第（Ｎ－２）の列が有する各Ｌ
Ｅ１０１の第２出力端子に接続された複数の配線とが、スイッチ回路１１０を介して、第
（Ｎ－１）の列が有する各ＬＥ１０１の複数の入力端子に接続されている。
具体的に、図１（Ａ）の場合、例えば、第２の列１０２－２が有する各ＬＥ１０１の第１
出力端子に接続された複数の配線１０６と、第３の列１０２－３が有する各ＬＥ１０１の
第１出力端子に接続された複数の配線１０５と、第１の列１０２－１が有する各ＬＥ１０
１の第２出力端子に接続された複数の配線１０４とが、スイッチ回路１１０を介して、第
２の列１０２－２が有する各ＬＥ１０１の複数の入力端子に接続されている。
図１（Ｂ）に、図１（Ａ）に示した、複数の配線１０４、複数の配線１０５、及び複数の
配線１０６と、第２の列１０２－２が有する各ＬＥ１０１の複数の入力端子の間の、接続
を制御するスイッチ回路１１０の回路図を、抜き出して示す。図１（Ｂ）において、複数
の配線１１１は、第２の列１０２－２が有する一のＬＥ１０１の複数の入力端子に、それ
ぞれ接続されている。そして、スイッチ回路１１０は、複数のスイッチ回路１２０を有す
る。図１（Ｃ）に、図１（Ｂ）に示したスイッチ回路１１０のより具体的な構成例を示す
。図１（Ｂ）に示したスイッチ回路１１０は、図１（Ｃ）に示すように、スイッチ回路１
２０－１、スイッチ回路１２０－２、スイッチ回路１２０－３で示す、３つのスイッチ回
路１２０を有する。
なお、図１（Ｃ）では、３本の配線１１１に対応するスイッチ回路１１０を例示している
ため、スイッチ回路１１０が、スイッチ回路１２０－１、スイッチ回路１２０－２、及び
スイッチ回路１２０－３の、３つのスイッチ回路１２０を有する場合が図示されている。
スイッチ回路１１０が有するスイッチ回路１２０の数は、ＬＥ１０１が有する複数の入力
端子の数に従って、定めることができる。
また、図１（Ｂ）及び図１（Ｃ）では、複数の配線１０４、複数の配線１０５、及び複数
の配線１０６と、複数の配線１１１との接続を制御するスイッチ回路１１０を図示してい
るが、図１（Ａ）において複数の配線と複数の配線の間の接続を制御するスイッチ回路１
１０は、同様の構成を有するものとする。
次いで、図１（Ｃ）に示すスイッチ回路１１０の、さらに具体的な構成例を図２に示す。
図２では、複数の配線１０４、複数の配線１０５、及び複数の配線１０６と、スイッチ回
路１１０との間の接続関係をより明確に示している。図２に示すように、各スイッチ回路
１２０は、複数の配線１０４、複数の配線１０５、及び複数の配線１０６の全てと、複数
の配線１１１の一つとの間の接続を制御する。
具体的に、図２では、複数の配線１０４が、配線１０４－１、配線１０４－２、配線１０
４－３を有し、複数の配線１０５が、配線１０５－１、配線１０５－２、配線１０５－３
を有し、複数の配線１０６が、配線１０６－１、配線１０６－２、配線１０６－３を有す
る場合を例示している。また、図２では、複数の配線１１１が、配線１１１－１、配線１
１１－２、配線１１１－３を有する場合を例示している。
そして、図２では、スイッチ回路１２０－１が、複数の配線１０４、複数の配線１０５、
及び複数の配線１０６の全てと、配線１１１－１との間の接続を制御する。具体的に、ス
イッチ回路１２０－１は、複数の配線１０４、複数の配線１０５、及び複数の配線１０６
のうち、一の配線をコンフィギュレーションデータに従って選択し、選択された当該一の
配線と配線１１１－１とを接続する機能を有する。
また、スイッチ回路１２０－２は、複数の配線１０４、複数の配線１０５、及び複数の配
線１０６の全てと、配線１１１－２との間の接続を制御する。具体的には、スイッチ回路
１２０－２は、複数の配線１０４、複数の配線１０５、及び複数の配線１０６のうち、一
の配線をコンフィギュレーションデータに従って選択し、選択された当該一の配線と配線
１１１－２とを接続する機能を有する。
また、スイッチ回路１２０－３は、複数の配線１０４、複数の配線１０５、及び複数の配
線１０６の全てと、配線１１１－３との間の接続を制御する。具体的には、スイッチ回路
１２０－３は、複数の配線１０４、複数の配線１０５、及び複数の配線１０６のうち、一
の配線をコンフィギュレーションデータに従って選択し、選択された当該一の配線と配線
１１１－３とを接続する機能を有する。
〈スイッチ回路の構成例〉
次いで、スイッチ回路１２０の構成例について説明する。図３に、本発明の一態様に係る
スイッチ回路１２０の構成を、例示する。スイッチ回路１２０は、スイッチ１３１と、ス
イッチ１３０とを少なくとも有する組を、複数有する。図３では、上記各組を、セル１４
０として図示する。図３では、スイッチ回路１２０が、セル１４０－１乃至セル１４０－
ｎ（ｎは自然数）で示される複数のセル１４０を、有する場合を例示している。
スイッチ１３１は、セル１４０内のノードＦＤへの、コンフィギュレーションデータを含
む信号の電位の供給を、制御する機能を有する。具体的には、スイッチ１３１が導通状態
（オン）であるとき、配線１２１に与えられたコンフィギュレーションデータを含む信号
の電位が、ノードＦＤに供給される。また、スイッチ１３１が非導通状態（オフ）である
とき、ノードＦＤの電位が保持される。
スイッチ１３１における導通状態または非導通状態の選択は、配線１２２に与えられる信
号の電位に従って行われる。図３では、セル１４０－１乃至セル１４０－ｎにおいて、ス
イッチ１３１の導通状態または非導通状態の選択が、配線１２２－１乃至配線１２２－ｎ
で示される複数の配線１２２にそれぞれ与えられる信号の電位に従って、行われる場合を
例示している。
スイッチ１３０は、ノードＦＤの電位に従って、配線１２３と配線１１１の電気的な接続
を制御する機能を有する。具体的には、スイッチ１３０が導通状態であるとき、配線１２
３と配線１１１とが電気的に接続される。また、スイッチ１３０が非導通状態であるとき
、配線１２３と配線１１１とは電気的に分離した状態となる。図３では、セル１４０－１
乃至セル１４０－ｎにおいて、スイッチ１３０が、配線１２３－１乃至配線１２３－ｎで
示される複数の配線１２３と、配線１１１との電気的な接続を、それぞれ制御する場合を
例示している。
なお、配線１２３は、ＬＥやＩＯの出力端子に電気的に接続されており、配線１１１は、
ＬＥやＩＯの入力端子に電気的に接続されている。よって、コンフィギュレーションデー
タに従い、セル１４０－１乃至セル１４０－ｎの少なくとも１つにおいて、スイッチ１３
０が導通状態となることで、配線１２３－１乃至配線１２３－ｎで示される複数の配線１
２３の少なくとも１つ、すなわちＬＥまたはＩＯの出力端子の少なくとも１つがスイッチ
回路１２０によって選択され、選択された出力端子が、配線１１１、すなわちＬＥまたは
ＩＯの入力端子と、電気的に接続されることとなる。
なお、本明細書において入力端子とは、入力信号が与えられる配線などのノードを意味し
、当該ノードを介して入力信号の電位、電圧、電流などが回路に与えられる。よって、入
力端子に電気的に接続された配線も、入力端子の一部であると見なすことができる。また
、本明細書において出力端子とは、出力信号が与えられる配線などのノードを意味し、当
該ノードを介して出力信号の電位、電圧、電流などが回路から出力される。よって、出力
端子に電気的に接続された配線も、出力端子の一部であると見なすことができる。
さらに、本発明の一態様に係るＰＬＤ１００では、配線１１１と、所定の電位が与えられ
た配線１２５との電気的な接続を制御するスイッチ１２６が、設けられている。スイッチ
１２６は信号ＩＮＩＴに従ってスイッチングを行う。具体的に、スイッチ１２６が導通状
態であるとき、配線１２５の電位が配線１１１に与えられ、スイッチ１２６が非導通状態
であるとき、配線１２５の電位は配線１１１に与えられない。
本発明の一態様では、スイッチ１２６を導通状態とすることで、配線１１１の電位が所定
の高さになるよう初期化することができる。なお、配線１１１や配線１２３の電位は、Ｐ
ＬＤ１００の電源が切断された後に不定状態となりやすい。また、ＰＬＤの電源が切断さ
れた後、コンフィギュレーションメモリが有する記憶素子の構成によっては、コンフィギ
ュレーションデータが消失することがある。この場合、ＰＬＤに電源が投入されると、配
線１１１と複数の配線１２３とがスイッチ回路１２０を介して導通状態になり、配線１１
１と複数の配線１２３とで電位が異なる場合、これらの配線に大量の電流が流れることが
ある。しかし、本発明の一態様では、上述したように、配線１１１の電位を初期化するこ
とができるので、配線１１１と複数の配線１２３の間に大量に電流が流れるのを防ぐこと
ができる。それにより、ＰＬＤの破損が引き起こされるのを、防ぐことができる。
また、ＰＬＤ１００に電源が投入された直後は、ＬＥ１０１の入力端子が、ハイレベルと
ローレベルの間の中間電位になってしまう場合がある。中間電位がＬＥ１０１の入力端子
に与えられると、ＬＥ１０１の有するＣＭＯＳ回路において貫通電流が生じやすい。しか
し、本発明の一態様では、上述したように、配線１１１の電位を初期化することができる
ので、電源が投入された直後においてＬＥ１０１の入力端子が中間電位になるのを防ぐこ
とができ、よって、上記貫通電流が生じるのを防ぐことができる。
さらに、本発明の一態様に係るＰＬＤ１００では、ＰＬＤ１００に電源が投入され、配線
１１１の電位を初期化した後、スイッチ回路１２０が有する全てのセル１４０においてス
イッチ１３０が非導通状態となるようなコンフィギュレーションデータを、コンフィギュ
レーションメモリに書き込むようにしても良い。上記構成により、配線１１１と複数の配
線１２３とを電気的に分離させることができるので、配線１１１と複数の配線１２３とで
電位が異なる場合、スイッチ回路１２０を介してこれらの配線に大量の電流が流れるのを
防ぐことができる。それにより、ＰＬＤ１００の破損が引き起こされるのを、防ぐことが
できる。
なお、図３に示すスイッチ回路１２０を図２に示すスイッチ回路１２０－１として用いる
場合、図２に示す複数の配線１０４、複数の配線１０５、及び複数の配線１０６が、図３
に示す配線１２３－１乃至配線１２３－ｎに相当し、図２に示す配線１１１－１が、図３
に示す配線１１１に相当する。
また、図３に示すスイッチ回路１２０を図２に示すスイッチ回路１２０－２として用いる
場合、図２に示す複数の配線１０４、複数の配線１０５、及び複数の配線１０６が、図３
に示す配線１２３－１乃至配線１２３－ｎに相当し、図２に示す配線１１１－２が、図３
に示す配線１１１に相当する。
また、図３に示すスイッチ回路１２０を図２に示すスイッチ回路１２０－３として用いる
場合、図２に示す複数の配線１０４、複数の配線１０５、及び複数の配線１０６が、図３
に示す配線１２３－１乃至配線１２３－ｎに相当し、図２に示す配線１１１－３が、図３
に示す配線１１１に相当する。
上述したように、本発明の一態様では、ＬＥ１０１の出力端子に電気的に接続された配線
１０４、配線１０５、配線１０６などの複数の配線のうち、一の配線をコンフィギュレー
ションデータに従って選択し、選択された当該一の配線と、ＬＥ１０１の入力端子に電気
的に接続された配線１１１などの一の配線とを、上記スイッチ回路１２０により電気的に
接続する。そして、本発明の一態様では、上記構成を有するスイッチ回路１２０を含むス
イッチ回路１１０と、スイッチ回路１１０により電気的な接続が制御される上記各種配線
とを、第１の列１０２－１、第２の列１０２－２、第３の列１０２－３などのＬＥ１０１
を含む列間に設けることで、図１（Ａ）に示したＰＬＤ１００において、第２の列１０２
－２が有する一のＬＥ１０１と、第２の列１０２－２が有する別の一のＬＥ１０１の電気
的な接続を、一のスイッチ回路１２０により制御することができる。また、第１の列１０
２－１が有する一のＬＥ１０１と第２の列１０２－２が有する一のＬＥ１０１の電気的な
接続を、一のスイッチ回路１２０により制御することができる。また、第２の列１０２－
２が有する一のＬＥ１０１と第３の列１０２－３が有する一のＬＥ１０１の電気的な接続
を、一のスイッチ回路１２０により制御することができる。よって、本発明の一態様では
、ＰＬＤ１００における設計の自由度を高めつつ、配線リソースに含まれるスイッチ回路
の数を抑えることができる。
〈スイッチ回路の具体的な構成例１〉
次いで、図３に示したスイッチ回路１２０の具体的な構成例について説明する。図４に、
スイッチ回路１２０の回路構成を一例として示す。スイッチ回路１２０は、配線または端
子どうしの電気的な接続を制御するトランジスタ１３０ｔと、コンフィギュレーションデ
ータによって定められた量の電荷を、トランジスタ１３０ｔのゲートにおいて供給、保持
、放出するための、オフ電流の著しく小さいトランジスタ１３１ｔとを、複数組有する。
図４では、上記各組を、セル１４０として図示する。図４に示すスイッチ回路１２０には
、複数の配線１０４、複数の配線１０５、及び複数の配線１０６にそれぞれ対応したセル
１４０が設けられている。なお、図２では、複数の配線１０４、複数の配線１０５、及び
複数の配線１０６の総数が９本である場合を例示しているため、図４では図２の構成に合
わせて、スイッチ回路１２０が、セル１４０－１乃至セル１４０－９からなる９のセル１
４０を有し、複数の配線１０４、複数の配線１０５、及び複数の配線１０６に対応する配
線１２３が９本（配線１２３－１乃至１２３－９）である場合を例示する。
そして、各セル１４０は、トランジスタ１３０ｔ及びトランジスタ１３１ｔに加えて、ト
ランジスタ１３０ｔのゲートに接続された容量素子１３２を、有する。なお、容量素子１
３２は、トランジスタ１３０ｔのゲートに蓄積された電荷を保持する機能の他、トランジ
スタ１３０ｔのゲートを浮遊状態に保ちつつ、配線１２７の電位の変化分をトランジスタ
１３０ｔのゲートの電位に加算する機能を有する。
具体的に、トランジスタ１３０ｔが有するソース及びドレインは、一方が配線１１１に接
続され、他方が、複数の配線１０４、複数の配線１０５、及び複数の配線１０６のうちの
一の配線に対応する、一の配線１２３に接続されている。トランジスタ１３１ｔが有する
ソース及びドレインは、一方がトランジスタ１３０ｔのゲートに接続され、他方が配線１
２１に接続されている。トランジスタ１３１ｔのゲートは、複数の配線１２２（配線１２
２－１乃至配線１２２－９）の一つに接続されている。容量素子１３２が有する一対の電
極は、一方が複数の配線１２７（配線１２７－１乃至配線１２７－９）の一つに接続され
ており、他方がトランジスタ１３０ｔのゲートに接続されている。
なお、トランジスタのソースとは、活性層として機能する半導体膜の一部であるソース領
域、或いは上記半導体膜に電気的に接続されたソース電極を意味する。同様に、トランジ
スタのドレインとは、活性層として機能する半導体膜の一部であるドレイン領域、或いは
上記半導体膜に電気的に接続されたドレイン電極を意味する。また、ゲートはゲート電極
を意味する。
トランジスタが有するソースとドレインは、トランジスタのチャネル型及び各端子に与え
られる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジ
スタでは、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子がド
レインと呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる端子が
ドレインと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。本明細書では、便宜
上、ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説
明する場合があるが、実際には上記電位の関係に従ってソースとドレインの呼び方が入れ
替わる。
セル１４０は、必要に応じて、トランジスタ、ダイオード、抵抗素子、容量素子、インダ
クタなどのその他の回路素子を、さらに有していても良い。
次いで、図４に示したスイッチ回路１２０の動作の一例について、図５に示すタイミング
チャートを用いて説明する。ただし、図５に示すタイミングチャートでは、トランジスタ
１３０ｔ及びトランジスタ１３１ｔがｎチャネル型である場合を例示している。
まず、時刻Ｔ１乃至時刻Ｔ６において行われる、コンフィギュレーションデータの第１の
書き込みについて説明する。時刻Ｔ１乃至時刻Ｔ６において、配線１２７には接地電位Ｇ
ＮＤが与えられているものとする。
時刻Ｔ１乃至時刻Ｔ２において、複数の配線１２２のうち、配線１２２－１に、接地電位
ＧＮＤよりも高いハイレベルの電位ＶＤＤを与え、他の配線１２２には、接地電位ＧＮＤ
よりも低いローレベルの電位ＶＳＳを与える。また、配線１２１に電位ＶＳＳを与える。
上記動作により、セル１４０－１が有するトランジスタ１３０ｔのゲート（ＦＤ１）には
、電位ＶＳＳが与えられる。よって、セル１４０－１には、”０”のデジタル値に対応し
たコンフィギュレーションデータが格納される。
時刻Ｔ３乃至時刻Ｔ４において、複数の配線１２２のうち、配線１２２－２にハイレベル
の電位ＶＤＤを与え、他の配線１２２にはローレベルの電位ＶＳＳを与える。また、配線
１２１にハイレベルの電位ＶＤＤを与える。上記動作により、セル１４０－２が有するト
ランジスタ１３０ｔのゲート（ＦＤ２）には、電位ＶＤＤが与えられる。よって、セル１
４０－２には、”１”のデジタル値に対応したコンフィギュレーションデータが格納され
る。
時刻Ｔ５乃至時刻Ｔ６において、複数の配線１２２のうち、配線１２２－３にハイレベル
の電位ＶＤＤを与え、他の配線１２２にはローレベルの電位ＶＳＳを与える。また、配線
１２１に電位ＶＳＳを与える。上記動作により、セル１４０－３が有するトランジスタ１
３０ｔのゲート（ＦＤ３）には、電位ＶＳＳが与えられる。よって、セル１４０－３には
、”０”のデジタル値に対応したコンフィギュレーションデータが格納される。
なお、図５に示すタイミングチャートでは、セル１４０－１乃至セル１４０－３へのコン
フィギュレーションデータの第１の書き込みについてのみ示しているが、セル１４０－４
乃至セル１４０－９へのコンフィギュレーションデータの第１の書き込みも、同様に行う
。ただし、セル１４０－１乃至セル１４０－９のうち、第１の書き込みにより”１”のデ
ジタル値に対応したコンフィギュレーションデータが格納されるセル１４０は、一つのみ
である。
次いで、第１の書き込みによりセル１４０に格納されたコンフィギュレーションデータに
従って行われる、第１の論理回路の切り換えについて説明する。
時刻Ｔ７乃至時刻Ｔ８において、配線１２７にハイレベルの電位ＶＤＤが与えられる。時
刻Ｔ７乃至時刻Ｔ８において、セル１４０－１ではトランジスタ１３０ｔが非導通状態、
セル１４０－２ではトランジスタ１３０ｔが導通状態、セル１４０－３ではトランジスタ
１３０ｔが非導通状態である。したがって、配線１２３－２と配線１１１が導通状態とな
り、配線１２３－２の電位が配線１１１に与えられる。具体的に、図５に示すタイミング
チャートでは、電位ＶＤＤが配線１１１に与えられる場合を例示している。
次いで、時刻Ｔ８乃至時刻Ｔ１３において行われる、コンフィギュレーションデータの第
２の書き込みについて説明する。時刻Ｔ８乃至時刻Ｔ１３において、配線１２７には接地
電位ＧＮＤが与えられているものとする。
時刻Ｔ８乃至時刻Ｔ９において、複数の配線１２２のうち、配線１２２－１にハイレベル
の電位ＶＤＤを与え、他の配線１２２にはローレベルの電位ＶＳＳを与える。また、配線
１２１にハイレベルの電位ＶＤＤを与える。上記動作により、セル１４０－１が有するト
ランジスタ１３０ｔのゲート（ＦＤ１）には、電位ＶＤＤが与えられる。よって、セル１
４０－１には、”１”のデジタル値に対応したコンフィギュレーションデータが格納され
る。
時刻Ｔ１０乃至時刻Ｔ１１において、複数の配線１２２のうち、配線１２２－２にハイレ
ベルの電位ＶＤＤを与え、他の配線１２２にはローレベルの電位ＶＳＳを与える。また、
配線１２１に電位ＶＳＳを与える。上記動作により、セル１４０－２が有するトランジス
タ１３０ｔのゲート（ＦＤ２）には、電位ＶＳＳが与えられる。よって、セル１４０－２
には、”０”のデジタル値に対応したコンフィギュレーションデータが格納される。
時刻Ｔ１２乃至時刻Ｔ１３において、複数の配線１２２のうち、配線１２２－３にハイレ
ベルの電位ＶＤＤを与え、他の配線１２２にはローレベルの電位ＶＳＳを与える。また、
配線１２１に電位ＶＳＳを与える。上記動作により、セル１４０－３が有するトランジス
タ１３０ｔのゲート（ＦＤ３）には、電位ＶＳＳが与えられる。よって、セル１４０－３
には、”０”のデジタル値に対応したコンフィギュレーションデータが格納される。
なお、図５に示すタイミングチャートでは、セル１４０－１乃至セル１４０－３へのコン
フィギュレーションデータの第２の書き込みについてのみ示しているが、セル１４０－４
乃至セル１４０－９へのコンフィギュレーションデータの第２の書き込みも、同様に行う
。ただし、セル１４０－１乃至セル１４０－９のうち、第２の書き込みにより”１”のデ
ジタル値に対応したコンフィギュレーションデータが格納されるセル１４０は、一つのみ
である。
次いで、第２の書き込みによりセル１４０に格納されたコンフィギュレーションデータに
従って行われる、第２の論理回路の切り換えについて説明する。
時刻Ｔ１４乃至時刻Ｔ１５において、配線１２７にハイレベルの電位ＶＤＤが与えられる
。時刻Ｔ１４乃至時刻Ｔ１５において、セル１４０－１ではトランジスタ１３０ｔが導通
状態、セル１４０－２ではトランジスタ１３０ｔが非導通状態、セル１４０－３ではトラ
ンジスタ１３０ｔが非導通状態である。したがって、配線１２３－１と配線１１１が導通
状態となり、配線１２３－１の電位が配線１１１に与えられる。具体的に、図５に示すタ
イミングチャートでは、接地電位ＧＮＤが配線１１１に与えられる場合を例示している。
なお、コンフィギュレーションデータの書き込みに際し、配線１２３－１乃至配線１２３
－９の電位と、配線１１１の電位とを、同じ高さに保つことが望ましい。上記構成により
、コンフィギュレーションデータの書き込み中に、トランジスタ１３０ｔが導通状態とな
っても、トランジスタ１３０ｔを介して過大な電流が配線１２３－１乃至配線１２３－９
のいずれかと、配線１１１との間に流れるのを防ぐことができる。
また、配線１１１の電位は、ラッチ回路などにより所定の高さに保持しておくことが好ま
しい。上記構成により、配線１１１の電位が浮遊状態になることを防止でき、配線１１１
の電位が入力端子に与えられるＬＥにおいて、過大な電流が生じるのを防止することがで
きる。
上述したように、コンフィギュレーションデータに従って、スイッチ回路１２０が有する
上記複数のセル１４０のいずれか一が導通状態になることで、スイッチ回路１２０を介し
て、複数の配線１２３のうちの一の配線と、配線１１１の接続構造が定まる。
本発明の一態様では、上記構成により、図１（Ａ）に示したＰＬＤ１００において、第２
の列１０２－２が有する一のＬＥ１０１と、第２の列１０２－２が有する別の一のＬＥ１
０１の電気的な接続を、一のスイッチ回路１２０により制御することができる。また、第
１の列１０２－１が有する一のＬＥ１０１と第２の列１０２－２が有する一のＬＥ１０１
の電気的な接続を、一のスイッチ回路１２０により制御することができる。また、第２の
列１０２－２が有する一のＬＥ１０１と第３の列１０２－３が有する一のＬＥ１０１の電
気的な接続を、一のスイッチ回路１２０により制御することができる。よって、本発明の
一態様では、ＰＬＤ１００における設計の自由度を高めつつ、配線リソースに含まれるス
イッチ回路の数を抑えることができる。
なお、オフ電流の著しく小さい上記トランジスタ１３１ｔは、シリコンよりもバンドギャ
ップが広く、真性キャリア密度がシリコンよりも低い半導体膜に、チャネル形成領域が形
成されることを特徴とする。このような半導体としては、例えば、シリコンの２倍以上の
大きなバンドギャップを有する、酸化物半導体、炭化シリコン、窒化ガリウムなどが挙げ
られる。上記半導体を有するトランジスタは、通常のシリコンやゲルマニウムなどの半導
体で形成されたトランジスタに比べて、オフ電流を極めて小さくすることができる。よっ
て、上記構成を有するトランジスタ１３１ｔを用いることで、配線または端子どうしの電
気的な接続を制御するトランジスタ１３０ｔのゲートに保持されている電荷が、リークす
るのを防ぐことができる。
上記構成を有するスイッチ回路１２０では、コンフィギュレーションデータに従って、配
線または端子どうしの電気的な接続を制御するトランジスタ１３０ｔの導通状態が定めら
れ、オフ電流の著しく小さいトランジスタ１３１ｔにより、上記導通状態が保持される。
よって、本発明の一態様では、スイッチ回路１１０が、コンフィギュレーションメモリと
しての機能と、メモリエレメントとしての機能を併せ持っており、なおかつ、各セル１４
０の素子数がＳＲＡＭよりも小さい。したがって、コンフィギュレーションメモリと、メ
モリエレメントとを両方設ける従来の構成のＰＬＤよりも、コンフィギュレーションデー
タを格納するための記憶装置の面積を、小さく抑えることができる。
また、上記トランジスタ１３１ｔのオフ電流は、シリコン膜にチャネル形成領域を有する
トランジスタよりも小さいので、スイッチ回路１１０におけるデータの保持時間をＤＲＡ
Ｍよりも長くすることができる。よって、データの書き直しの頻度を少なくでき、それに
より消費電力を小さく抑えることができる。
〈スイッチ回路の具体的な構成例２〉
次いで、図３に示したスイッチ回路１２０の具体的な構成例について説明する。図６に示
すスイッチ回路１２０は、スイッチ１３１として機能するトランジスタ１３１ｔと、スイ
ッチ１３０として機能するトランジスタ１３０ｔと、トランジスタ１３０ｔのゲートに電
気的に接続された容量素子１３２とを有するセル１４０を、複数有する。具体的に、図６
では、セル１４０－１乃至セル１４０－ｎで示されるｎ個のセル１４０を、スイッチ回路
１２０が有する場合を例示している。
具体的に、トランジスタ１３１ｔは、そのゲートが配線１２２に電気的に接続されている
。また、トランジスタ１３１ｔのソース及びドレインは、一方が配線１２１に電気的に接
続され、他方がトランジスタ１３０ｔのゲートに電気的に接続されている。トランジスタ
１３０ｔのソース及びドレインは、一方が配線１２３に電気的に接続され、他方が配線１
１１に電気的に接続されている。
容量素子１３２が有する一対の電極は、一方がトランジスタ１３０ｔのゲートに電気的に
接続されており、他方が、配線１２７－１乃至配線１２７－ｎで示される複数の配線１２
７の１つに電気的に接続されている。容量素子１３２は、ノードＦＤに蓄積された電荷を
保持する機能の他、ノードＦＤを浮遊状態に保ちつつ、配線１２７の電位の変化分をノー
ドＦＤの電位に加算する機能を有する。
セル１４０は、必要に応じて、トランジスタ、ダイオード、抵抗素子、容量素子、インダ
クタなどのその他の回路素子を、さらに有していても良い。
〈スイッチ回路の動作例〉
次いで、図６に示したスイッチ回路１２０の動作の一例について、図７に示すタイミング
チャートを用いて説明する。ただし、図７に示すタイミングチャートでは、トランジスタ
１３１ｔ及びトランジスタ１３０ｔがｎチャネル型である場合を例示している。ただし、
配線１２５には、接地電位ＧＮＤよりも低いローレベルの電位ＶＳＳが与えられているも
のとする。
まず、ＰＬＤに電源を投入した後、時刻Ｔ１乃至時刻Ｔ８において行われる、配線１１１
の電位の初期化と、ノードＦＤの電位の初期化について説明する。
時刻Ｔ１より前は、ＰＬＤに電源を投入した直後であるため、複数の配線１２３と、配線
１１１の電位は不定状態にあり、各セル１４０のノードＦＤの電位も不定状態にあるもの
と仮定する。なお、図７では、電位が不定状態にある期間を斜線で示す。
時刻Ｔ１乃至時刻Ｔ８において、トランジスタ１２６ｔのゲートに入力される信号ＩＮＩ
Ｔの電位がハイレベルとなり、トランジスタ１２６ｔは導通状態となる。よって、トラン
ジスタ１２６ｔを介して、配線１１１に電位ＶＳＳが与えられる。なお、ＰＬＤに電源を
投入するのと同時に、信号ＩＮＩＴの電位をハイレベルとすることで、配線１１１の電位
が不定となる期間を更に短くすることができる。本発明の一態様では、配線１１１に電位
ＶＳＳを与えることで、配線１１１の電位を初期化することができるので、ＬＥの入力端
子が不定状態にならず、ＬＥの有するＣＭＯＳ回路において、貫通電流を防ぐことができ
る。それにより、ＰＬＤの破損が引き起こされるのを防ぐことができる。また、時刻Ｔ１
乃至時刻Ｔ８において、配線１２７には接地電位ＧＮＤを与えることで、配線１２３と配
線１１１との導通を防ぐことができ、配線１２３と配線１１１の電位が異なっても配線１
２３と配線１１１の間に大量の電流が流れるのを抑制できる。
そして、時刻Ｔ１乃至時刻Ｔ８では、配線１１１に電位ＶＳＳが与えられている状態にお
いて、全てのセル１４０のノードＦＤの電位を初期化する。具体的に図７では、まず、時
刻Ｔ２乃至時刻Ｔ３において、複数の配線１２２のうち、配線１２２－１に、接地電位Ｇ
ＮＤよりも高いハイレベルの電位ＶＤＤが与えられ、他の配線１２２には、電位ＶＳＳが
与えられる。また、配線１２１に電位ＶＳＳが与えられる。上記動作により、セル１４０
－１では、ノードＦＤ１に電位ＶＳＳが与えられるため、トランジスタ１３０ｔは非導通
状態となる。
次いで、時刻Ｔ４乃至時刻Ｔ５において、複数の配線１２２のうち、配線１２２－２に、
接地電位ＧＮＤよりも高いハイレベルの電位ＶＤＤが与えられ、他の配線１２２には、電
位ＶＳＳが与えられる。また、配線１２１に電位ＶＳＳが与えられる。上記動作により、
セル１４０－２では、ノードＦＤ２に電位ＶＳＳが与えられるため、トランジスタ１３０
ｔは非導通状態となる。
次いで、時刻Ｔ６乃至時刻Ｔ７において、複数の配線１２２のうち、配線１２２－３に、
接地電位ＧＮＤよりも高いハイレベルの電位ＶＤＤが与えられ、他の配線１２２には、電
位ＶＳＳが与えられる。また、配線１２１に電位ＶＳＳが与えられる。上記動作により、
セル１４０－３では、ノードＦＤ３に電位ＶＳＳが与えられるため、トランジスタ１３０
ｔは非導通状態となる。
なお、図７に示すタイミングチャートでは、セル１４０－１乃至セル１４０－３における
ノードＦＤの電位の初期化についてのみ示しているが、セル１４０－４乃至セル１４０－
ｎにおけるノードＦＤの電位の初期化も同様に行う。上記一連の動作により、全てのセル
１４０において、ノードＦＤの電位が初期化され、トランジスタ１３０ｔは非導通状態と
なる。
次いで、時刻Ｔ８において、信号ＩＮＩＴの電位がローレベルとなり、トランジスタ１２
６ｔは非導通状態となる。
次いで、時刻Ｔ９乃至時刻Ｔ１５において行われる、コンフィギュレーションデータの書
き込みについて説明する。時刻Ｔ９乃至時刻Ｔ１５において、配線１２７には接地電位Ｇ
ＮＤが与えられているものとする。また、時刻Ｔ９乃至時刻Ｔ１５において、信号ＩＮＩ
Ｔの電位はローレベルを維持し、トランジスタ１２６ｔは非導通状態のままである。
まず、時刻Ｔ９乃至時刻Ｔ１０において、複数の配線１２２のうち、配線１２２－１にハ
イレベルの電位ＶＤＤが与えられ、他の配線１２２にはローレベルの電位ＶＳＳが与えら
れる。また、配線１２１にハイレベルの電位ＶＤＤが与えられる。上記動作により、セル
１４０－１では、ノードＦＤ１に電位ＶＤＤが与えられる。すなわち、セル１４０－１は
、”１”のデジタル値に対応したコンフィギュレーションデータが格納された状態である
と言える。
次いで、時刻Ｔ１１乃至時刻Ｔ１２において、複数の配線１２２のうち、配線１２２－２
にハイレベルの電位ＶＤＤが与えられ、他の配線１２２にはローレベルの電位ＶＳＳが与
えられる。また、配線１２１にローレベルの電位ＶＳＳが与えられる。上記動作により、
セル１４０－２では、ノードＦＤ２に電位ＶＳＳが与えられる。すなわち、セル１４０－
２は、”０”のデジタル値に対応したコンフィギュレーションデータが格納された状態で
あると言える。
次いで、時刻Ｔ１３乃至時刻Ｔ１４において、複数の配線１２２のうち、配線１２２－３
にハイレベルの電位ＶＤＤが与えられ、他の配線１２２にはローレベルの電位ＶＳＳが与
えられる。また、配線１２１にローレベルの電位ＶＳＳが与えられる。上記動作により、
セル１４０－３では、ノードＦＤ３に電位ＶＳＳが与えられる。すなわち、セル１４０－
３は、”０”のデジタル値に対応したコンフィギュレーションデータが格納された状態で
あると言える。
なお、図７に示すタイミングチャートでは、セル１４０－１乃至セル１４０－３へのコン
フィギュレーションデータの書き込みについてのみ示しているが、セル１４０－４乃至セ
ル１４０－ｎへのコンフィギュレーションデータの書き込みも、同様に行う。ただし、セ
ル１４０－１乃至セル１４０－ｎのうち、書き込みにより”１”のデジタル値に対応した
コンフィギュレーションデータが格納されるセル１４０は、一つのみである。
次いで、書き込みによりセル１４０に格納されたコンフィギュレーションデータに従って
行われる、論理回路の切り換えについて説明する。
時刻Ｔ１５乃至時刻Ｔ１６において、配線１２７にハイレベルの電位ＶＤＤが与えられる
と、接地電位ＧＮＤと電位ＶＤＤの電位差が各セル１４０のノードＦＤに加算される。よ
って、時刻Ｔ９乃至時刻Ｔ１５において、”１”のデジタル値に対応したコンフィギュレ
ーションデータが格納されたセル１４０においてのみ、ノードＦＤの電位が十分高くなり
、トランジスタ１３０ｔが導通状態となる。具体的に、図７に示すタイミングチャートの
場合、時刻Ｔ９乃至時刻Ｔ１５においてセル１４０－１に”１”のデジタル値に対応した
コンフィギュレーションデータが格納されているので、配線１２３－１と配線１１１の電
気的な接続を制御するトランジスタ１３０ｔが導通状態となり、配線１２３－１の電位が
トランジスタ１３０ｔを介して配線１１１に与えられる。
上述したように、コンフィギュレーションデータに従って、スイッチ回路１２０が有する
上記複数のセル１４０のいずれか一が導通状態になることで、スイッチ回路１２０を介し
て、複数の配線１２３のうちの一の配線と、配線１１１の接続構造が定められる。
なお、図７では、ノードＦＤの電位の初期化を、セル１４０ごとに順に行う場合を例示し
ているが、全てのセル１４０においてノードＦＤの電位を一斉に初期化しても良い。
〈スイッチ回路の具体的な構成例３〉
次いで、図３に示したスイッチ回路１２０の、図４とは異なる別の具体的な構成例につい
て説明する。
図８に、スイッチ回路１２０の回路構成を一例として示す。スイッチ回路１２０は、配線
または端子どうしの電気的な接続を制御するトランジスタ１３０ｔと、コンフィギュレー
ションデータによって定められた量の電荷を、トランジスタ１３０ｔのゲートにおいて供
給、保持、放出するための、オフ電流の著しく小さいトランジスタ１３１ｔと、トランジ
スタ１３０ｔに直列に接続されたトランジスタ１３３ｔとを、複数組有する。
なお、本明細書において、トランジスタが直列に接続されている状態とは、例えば、第１
のトランジスタのソースまたはドレインの一方のみが、第２のトランジスタのソースまた
はドレインの一方のみに接続されている状態を意味する。また、トランジスタが並列に接
続されている状態とは、第１のトランジスタのソースまたはドレインの一方が第２のトラ
ンジスタのソースまたはドレインの一方に接続され、第１のトランジスタのソースまたは
ドレインの他方が第２のトランジスタのソースまたはドレインの他方に接続されている状
態を意味する。
図８では、上記各組をセル１４０として図示する。図８に示すスイッチ回路１２０には、
複数の配線１０４、複数の配線１０５、及び複数の配線１０６にそれぞれ対応したセル１
４０が設けられている。なお、図２では、複数の配線１０４、複数の配線１０５、及び複
数の配線１０６の総数が９本である場合を例示しているため、図８では図２の構成に合わ
せて、スイッチ回路１２０が、セル１４０－１乃至セル１４０－９からなる９のセル１４
０を有し、複数の配線１０４、複数の配線１０５、及び複数の配線１０６に対応する配線
１２３が９本である場合を例示する。
具体的に、トランジスタ１３３ｔが有するソース及びドレインは、一方が配線１１１に接
続され、他方が、トランジスタ１３０ｔが有するソース及びドレインの一方に接続されて
いる。トランジスタ１３０ｔが有するソース及びドレインの他方は、複数の配線１２３（
配線１２３－１乃至１２３－９）のうちの一つに接続されている。トランジスタ１３１ｔ
が有するソース及びドレインは、一方がトランジスタ１３０ｔのゲートに接続され、他方
が配線１２１に接続されている。トランジスタ１３１ｔのゲートは、複数の配線１２２（
配線１２２－１乃至配線１２２－９）の一つに接続されている。トランジスタ１３３ｔの
ゲートは、複数の配線１２８（配線１２８－１乃至配線１２８－９）の一つに接続されて
いる。
セル１４０は、必要に応じて、トランジスタ、ダイオード、抵抗素子、容量素子、インダ
クタなどのその他の回路素子を、さらに有していても良い。
図８に示したスイッチ回路１２０の動作は、図５に示すタイミングチャートを参照するこ
とができる。ただし、図５に示すタイミングチャートでは、トランジスタ１３０ｔ、トラ
ンジスタ１３１ｔ、及びトランジスタ１３３ｔがｎチャネル型である場合に相当する。
〈スイッチ回路の具体的な構成例４〉
次いで、図３に示したスイッチ回路１２０の、図６とは異なる構成例について説明する。
図９に示すスイッチ回路１２０は、トランジスタ１３１ｔと、トランジスタ１３０ｔと、
トランジスタ１３３ｔとを有するセル１４０を、複数有する。具体的に、図９では、セル
１４０－１乃至セル１４０－ｎで示されるｎ個のセル１４０を、スイッチ回路１２０が有
する場合を例示している。
トランジスタ１３１ｔは、ノードＦＤへの、コンフィギュレーションデータを含む信号の
電位の供給を、制御する機能を有する。トランジスタ１３０ｔは、ノードＦＤの電位に従
って、導通状態または非導通状態が選択される。トランジスタ１３３ｔは、配線１２８の
電位に従って、導通状態または非導通状態が選択される。そして、トランジスタ１３０ｔ
及びトランジスタ１３３ｔは、直列に接続されており、共に、配線１２３と配線１１１の
電気的な接続を制御する機能を有する。
具体的に、トランジスタ１３１ｔは、そのゲートが配線１２２に電気的に接続されている
。また、トランジスタ１３１ｔのソース及びドレインは、一方が配線１２１に電気的に接
続され、他方がトランジスタ１３０ｔのゲートに電気的に接続されている。トランジスタ
１３０ｔのソース及びドレインは、一方が配線１２３に電気的に接続され、他方がトラン
ジスタ１３３ｔのソース及びドレインの一方に電気的に接続されている。トランジスタ１
３３ｔのソース及びドレインの他方は、配線１１１に電気的に接続されている。トランジ
スタ１３３ｔのゲートは、配線１２８に電気的に接続されている。
セル１４０は、必要に応じて、トランジスタ、ダイオード、抵抗素子、容量素子、インダ
クタなどのその他の回路素子を、さらに有していても良い。
〈スイッチ回路の具体的な構成例５〉
次いで、図２に示したスイッチ回路１２０の回路構成を例に挙げて、スイッチ回路１２０
の、図４とは異なる別の具体的な構成例について説明する。
図１０に、スイッチ回路１２０の回路構成を一例として示す。図１０に示すスイッチ回路
１２０は、図８に示すスイッチ回路１２０と同様に、配線または端子どうしの電気的な接
続を制御するトランジスタ１３０ｔと、コンフィギュレーションデータによって定められ
た量の電荷を、トランジスタ１３０ｔのゲートにおいて供給、保持、放出するための、オ
フ電流の著しく小さいトランジスタ１３１ｔと、トランジスタ１３０ｔに直列に接続され
たトランジスタ１３３ｔとを、複数組有する。ただし、図１０では、複数の配線１０４、
複数の配線１０５、及び複数の配線１０６に対し、２つの組がそれぞれ設けられている場
合を例示している。
図１０では、上記各組をセル１４０として図示する。図１０に示すスイッチ回路１２０に
は、複数の配線１０４、複数の配線１０５、及び複数の配線１０６にそれぞれ対応した２
つのセル１４０が設けられている。なお、図２では、複数の配線１０４、複数の配線１０
５、及び複数の配線１０６の総数が９本である場合を例示しているため、図１０では図２
の構成に合わせて、スイッチ回路１２０が、セル１４０－１乃至セル１４０－１８からな
る１８のセル１４０を有し、複数の配線１０４、複数の配線１０５、及び複数の配線１０
６に対応する配線１２３が９本である場合を例示する。
なお、複数の配線１０４、複数の配線１０５、及び複数の配線１０６のそれぞれに対応す
るセル１４０の数は、２つに限定されない。３つ以上の複数のセル１４０が、複数の配線
１０４、複数の配線１０５、及び複数の配線１０６のそれぞれに対応していても良い。
具体的に、図１０では、複数のセル１４０のうち２つのセル１４０が、複数の配線１２３
の一つに接続されている。例えば、セル１４０－１とセル１４０－２の場合、２つのトラ
ンジスタ１３０ｔが有するソース及びドレインの他方が、共に配線１２３－１に接続され
ている。
セル１４０は、必要に応じて、トランジスタ、ダイオード、抵抗素子、容量素子、インダ
クタなどのその他の回路素子を、さらに有していても良い。
なお、図８及び図１０では、トランジスタ１３３ｔが、トランジスタ１３０ｔが有するソ
ース及びドレインの一方と、配線１１１の間に電気的に接続されている場合を例示してい
る。トランジスタ１３３ｔは、トランジスタ１３０ｔが有するソース及びドレインの他方
と、複数の配線１２３の一つとの間に、電気的に接続されていても良い。
次いで、図１０に示したスイッチ回路１２０の動作の一例について、図１１に示すタイミ
ングチャートを用いて説明する。ただし、図１１に示すタイミングチャートでは、トラン
ジスタ１３０ｔ、トランジスタ１３１ｔ、及びトランジスタ１３３ｔがｎチャネル型であ
る場合を例示している。
まず、時刻Ｔ１乃至時刻Ｔ８において行われる、コンフィギュレーションデータの書き込
みについて説明する。時刻Ｔ１乃至時刻Ｔ８において、複数の配線１２８には接地電位Ｇ
ＮＤが与えられ、全てのセル１４０が有するトランジスタ１３３ｔは、非導通状態にある
ものとする。
時刻Ｔ１乃至時刻Ｔ２において、複数の配線１２２のうち、配線１２２－１にハイレベル
の電位ＶＤＤを与え、他の配線１２２にはローレベルの電位ＶＳＳを与える。また、配線
１２１に電位ＶＤＤを与える。上記動作により、セル１４０－１が有するトランジスタ１
３０ｔのゲート（ＦＤ１）には、電位ＶＤＤが与えられる。よって、セル１４０－１には
、”１”のデジタル値に対応した第１コンフィギュレーションデータが格納される。
時刻Ｔ３乃至時刻Ｔ４において、複数の配線１２２のうち、配線１２２－２にハイレベル
の電位ＶＤＤを与え、他の配線１２２にはローレベルの電位ＶＳＳを与える。また、配線
１２１に電位ＶＳＳを与える。上記動作により、セル１４０－２が有するトランジスタ１
３０ｔのゲート（ＦＤ２）には、電位ＶＳＳが与えられる。よって、セル１４０－２には
、”０”のデジタル値に対応した第２コンフィギュレーションデータが格納される。
時刻Ｔ５乃至時刻Ｔ６において、複数の配線１２２のうち、配線１２２－３にハイレベル
の電位ＶＤＤを与え、他の配線１２２にはローレベルの電位ＶＳＳを与える。また、配線
１２１に電位ＶＳＳを与える。上記動作により、セル１４０－３が有するトランジスタ１
３０ｔのゲート（ＦＤ３）には、電位ＶＳＳが与えられる。よって、セル１４０－３には
、”０”のデジタル値に対応した第１コンフィギュレーションデータが格納される。
時刻Ｔ７乃至時刻Ｔ８において、複数の配線１２２のうち、配線１２２－４にハイレベル
の電位ＶＤＤを与え、他の配線１２２にはローレベルの電位ＶＳＳを与える。また、配線
１２１に電位ＶＤＤを与える。上記動作により、セル１４０－４が有するトランジスタ１
３０ｔのゲート（ＦＤ４）には、電位ＶＤＤが与えられる。よって、セル１４０－４には
、”１”のデジタル値に対応した第２コンフィギュレーションデータが格納される。
なお、図１１に示すタイミングチャートでは、セル１４０－１乃至セル１４０－４への第
１コンフィギュレーションデータまたは第２コンフィギュレーションデータの書き込みに
ついてのみ示しているが、セル１４０－５乃至セル１４０－１８への第１コンフィギュレ
ーションデータまたは第２コンフィギュレーションデータの書き込みも、同様に行う。た
だし、セル１４０－Ｍ（Ｍは自然数であり、なおかつ１８以下の奇数）で表される複数の
セル１４０のうち、第１コンフィギュレーションデータの書き込みにより”１”のデジタ
ル値に対応したコンフィギュレーションデータが格納されるセル１４０は、一つのみであ
る。また、セル１４０－Ｌ（Ｌは自然数であり、なおかつ１８以下の偶数）で表される複
数のセル１４０のうち、第２コンフィギュレーションデータの書き込みにより”１”のデ
ジタル値に対応したコンフィギュレーションデータが格納されるセル１４０は、一つのみ
である。
次いで、第１コンフィギュレーションデータに従って行われる、第１の論理回路の切り換
えについて説明する。
時刻Ｔ９乃至時刻Ｔ１０において、配線１２８－Ｍで表される複数の配線１２８に、ハイ
レベルの電位ＶＤＤが与えられる。配線１２８－Ｌで表される複数の配線１２８には、引
き続き接地電位ＧＮＤが与えられる。そして、時刻Ｔ９乃至時刻Ｔ１０において、セル１
４０－Ｍで表される複数のセル１４０のうち、セル１４０－１は導通状態、それ以外のセ
ル１４０は非導通状態にある。したがって、配線１２３－１と配線１１１が導通状態とな
り、配線１２３－１の電位が、配線１１１に与えられる。具体的に、図１１に示すタイミ
ングチャートでは、接地電位ＧＮＤが配線１１１に与えられる場合を例示している。
次いで、第２コンフィギュレーションデータに従って行われる、第２の論理回路の切り換
えについて説明する。
時刻Ｔ１１乃至時刻Ｔ１２において、配線１２８－Ｌで表される複数の配線１２８に、ハ
イレベルの電位ＶＤＤが与えられる。配線１２８－Ｍで表される複数の配線１２８には、
接地電位ＧＮＤが与えられる。そして、時刻Ｔ１１乃至時刻Ｔ１２において、セル１４０
－Ｌで表される複数のセル１４０のうち、セル１４０－４は導通状態、それ以外のセル１
４０は非導通状態にある。したがって、配線１２３－２と配線１１１が導通状態となり、
配線１２３－２の電位が、配線１１１に与えられる。具体的に、図１１に示すタイミング
チャートでは、電位ＶＤＤが配線１１１に与えられる場合を例示している。
なお、第１コンフィギュレーションデータまたは第２コンフィギュレーションデータの書
き込みに際し、配線１２３－１乃至配線１２３－１８の電位と、配線１１１の電位とを、
同じ高さに保つことが望ましい。上記構成により、第１コンフィギュレーションデータま
たは第２コンフィギュレーションデータの書き込み中に、トランジスタ１３０ｔが導通状
態となっても、トランジスタ１３０ｔを介して過大な電流が配線１２３－１乃至配線１２
３－１８のいずれかと、配線１１１との間に流れるのを防ぐことができる。
また、配線１１１の電位は、ラッチ回路などにより所定の高さに保持しておくことが好ま
しい。上記構成により、配線１１１の電位が浮遊状態になることを防止でき、配線１１１
の電位が入力端子に与えられるＬＥにおいて、過大な電流が生じるのを防止することがで
きる。
なお、図１０に示したスイッチ回路１２０の場合、複数のコンフィギュレーションデータ
が格納されており、なおかつコンフィギュレーションに用いるコンフィギュレーションデ
ータの選択を自由に行うことができる。そのため、一のコンフィギュレーションデータに
より論理回路が定められたＰＬＤを動作させている間に、他のコンフィギュレーションデ
ータを書き換えることができる。
〈スイッチ回路の具体的な構成例６〉
次いで、図３に示したスイッチ回路１２０の、図６とは異なる構成例について説明する。
図１２に示すスイッチ回路１２０は、図９に示すスイッチ回路１２０と同様に、トランジ
スタ１３１ｔと、トランジスタ１３０ｔと、トランジスタ１３３ｔとを有するセル１４０
を、複数有する。ただし、図１２では、複数の各配線１２３を、２つのセル１４０が共有
しているスイッチ回路１２０の構成を例示している。
具体的に、図１２では、セル１４０－１乃至セル１４０－２ｎで示される２ｎ個のセル１
４０を、スイッチ回路１２０が有する場合を例示している。そして、２ｎ個のセル１４０
のうち、セル１４０－ｉとセル１４０－ｉ＋１（ｉは、２ｎ－１以下の自然数）とが、配
線１２３－１乃至配線１２３－ｎのうち、一の配線１２３を共有している。
なお、複数の各配線１２３を共有するセル１４０の数は、２つに限定されない。３つ以上
の複数のセル１４０が、複数の各配線１２３を共有していても良い。
具体的に、図１２では、セル１４０－１のトランジスタ１３０ｔが有するソース及びドレ
インの一方と、セル１４０－２のトランジスタ１３０ｔが有するソース及びドレインの一
方が、共に配線１２３－１に電気的に接続されている場合を例示している。
セル１４０は、必要に応じて、トランジスタ、ダイオード、抵抗素子、容量素子、インダ
クタなどのその他の回路素子を、さらに有していても良い。
なお、図９及び図１２では、トランジスタ１３３ｔが、トランジスタ１３０ｔが有するソ
ース及びドレインの他方と、配線１１１の間に、電気的に接続されている場合を例示して
いる。トランジスタ１３３ｔは、トランジスタ１３０ｔが有するソース及びドレインの一
方と、複数の配線１２３の一つの間に、電気的に接続されていても良い。
図１２に示したスイッチ回路１２０では、一の配線１２３に電気的に接続されている複数
のセル１４０に、複数の回路構成に対応するコンフィギュレーションデータを、それぞれ
格納することができる。そして、コンフィギュレーションデータに従って行われる論理回
路の切り換えは、一の回路構成に対応したコンフィギュレーションデータが記憶されてい
るセル１４０において、トランジスタ１３３ｔを導通状態とし、他の回路構成に対応した
コンフィギュレーションデータが記憶されているセル１４０において、トランジスタ１３
３ｔを非導通状態とすることで、実行することができる。
よって、図１２に示したスイッチ回路１２０の場合、複数のコンフィギュレーションデー
タが格納されており、なおかつコンフィギュレーションに用いるコンフィギュレーション
データの選択を自由に行うことができる。そのため、一のコンフィギュレーションデータ
により論理回路が定められたＰＬＤを動作させている間に、他のコンフィギュレーション
データを書き換えることができる。
なお、上述した特許文献１の場合、マルチコンテキスト方式においてコンフィギュレーシ
ョンデータを切り換えるのに、ＤＲＡＭからコンフィギュレーションデータを読み出す必
要があり、当該コンフィギュレーションデータの読み出しにはセンスアンプを用いる必要
がある。図１０または図１２に示した本発明の一態様では、マルチコンテキスト方式にお
いてコンフィギュレーションデータを切り換えるのに、ＤＲＡＭなどからコンフィギュレ
ーションデータの読み出しを行う必要がなく、したがって、センスアンプを用いる必要が
ない。そのため、コンフィギュレーションデータの切り換えにかかる時間を短くでき、よ
って、プログラマブルロジックデバイスにおける論理回路の再構成を高速で行うことがで
きる。
なお、スイッチ回路１２０において、トランジスタ１３１ｔは、ノードＦＤの電位を保持
する機能を有しているため、オフ電流の著しく小さいトランジスタであることが望ましい
。シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体
膜に、チャネル形成領域が形成されることを特徴とするトランジスタは、オフ電流が著し
く小さいので、トランジスタ１３１ｔとして用いるのに好適である。このような半導体と
しては、例えば、シリコンの２倍以上の大きなバンドギャップを有する、酸化物半導体、
窒化ガリウムなどが挙げられる。上記半導体を有するトランジスタは、通常のシリコンや
ゲルマニウムなどの半導体で形成されたトランジスタに比べて、オフ電流を極めて小さく
することができる。よって、上記構成を有するトランジスタ１３１ｔを用いることで、ノ
ードＦＤに保持されている電荷が、リークするのを防ぐことができる。
上記構成を有するスイッチ回路１２０では、コンフィギュレーションデータに従って、配
線どうしの電気的な接続を制御するトランジスタ１３０ｔの導通状態または非導通状態が
選択され、なおかつ、トランジスタ１３１ｔを非導通状態にすることで上記ノードＦＤに
おいてコンフィギュレーションデータを含む信号の電位が保持される。よって、本発明の
一態様では、配線リソースに含まれるスイッチ回路１２０に、その導通状態または非導通
状態の選択の情報を保持するコンフィギュレーションメモリとしての機能が付加されたも
のと言える。そして、各セル１４０の素子数がＳＲＡＭよりも小さいので、コンフィギュ
レーションメモリとスイッチとを両方設ける従来の構成のＰＬＤよりも、コンフィギュレ
ーションメモリの面積を、小さく抑えることができる。
特に、マルチコンテキスト方式のＰＬＤは、複数の回路構成に対応したコンフィギュレー
ションデータをコンフィギュレーションメモリに格納することで、動的再構成を実現して
いる。そのため、マルチコンテキスト方式のＰＬＤは、構成情報配送方式などの動的再構
成を実現する他の手法に比べると、コンフィギュレーションメモリのＰＬＤに占める面積
が極めて大きい。しかし、図１０または図１２に示した構成を有するスイッチ回路１２０
を用いた、本発明の一態様に係るＰＬＤの場合、マルチコンテキスト方式であっても、上
述したように、コンフィギュレーションメモリの面積を小さく抑えることができる。
なお、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸
素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ ＯＳ）
は、ｉ型（真性半導体）又はｉ型に限りなく近い。そのため、高純度化された酸化物半導
体膜にチャネル形成領域を有するトランジスタは、オフ電流が著しく小さく、信頼性が高
い。よって、スイッチ回路１２０のトランジスタ１３１ｔとして上記トランジスタを用い
ることで、データの保持期間を長く確保することができる。
具体的に、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタのオ
フ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１
０６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧
（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナ
ライザの測定限界以下、すなわち１×１０－１３Ａ以下という特性を得ることができる。
この場合、トランジスタのチャネル幅で規格化したオフ電流は、１００ｚＡ／μｍ以下で
あることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または
容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定
を行った。当該測定では、高純度化された酸化物半導体膜を上記トランジスタのチャネル
形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ
電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの
場合に、数十ｙＡ／μｍという、さらに小さいオフ電流が得られることが分かった。従っ
て、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電
流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく小さい。
また、酸化物半導体の中でもＩｎ－Ｇａ－Ｚｎ系酸化物、Ｉｎ－Ｓｎ－Ｚｎ系酸化物など
は、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、スパッタリング法や
湿式法により電気的特性の優れたトランジスタを作製することが可能であり、量産性に優
れるといった利点がある。また、炭化シリコン、窒化ガリウム、または酸化ガリウムとは
異なり、上記酸化物半導体（Ｉｎ－Ｇａ－Ｚｎ系酸化物）は、ガラス基板上或いはシリコ
ンを用いた集積回路上に、電気的特性の優れたトランジスタを作製することが可能である
。また、基板の大型化にも対応が可能である。
なお、酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含
むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気的特性のばらつき
を減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが
好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、ス
タビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザー
としてアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジル
コニウム（Ｚｒ）を含むことが好ましい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（
Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム
（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホル
ミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ル
テチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。
例えば、酸化物半導体として、酸化インジウム、酸化ガリウム、酸化スズ、酸化亜鉛、Ｉ
ｎ－Ｚｎ系酸化物、Ｓｎ－Ｚｎ系酸化物、Ａｌ－Ｚｎ系酸化物、Ｚｎ－Ｍｇ系酸化物、Ｓ
ｎ－Ｍｇ系酸化物、Ｉｎ－Ｍｇ系酸化物、Ｉｎ－Ｇａ系酸化物、Ｉｎ－Ｇａ－Ｚｎ系酸化
物（ＩＧＺＯとも表記する）、Ｉｎ－Ａｌ－Ｚｎ系酸化物、Ｉｎ－Ｓｎ－Ｚｎ系酸化物、
Ｓｎ－Ｇａ－Ｚｎ系酸化物、Ａｌ－Ｇａ－Ｚｎ系酸化物、Ｓｎ－Ａｌ－Ｚｎ系酸化物、Ｉ
ｎ－Ｈｆ－Ｚｎ系酸化物、Ｉｎ－Ｌａ－Ｚｎ系酸化物、Ｉｎ－Ｐｒ－Ｚｎ系酸化物、Ｉｎ
－Ｎｄ－Ｚｎ系酸化物、Ｉｎ－Ｓｍ－Ｚｎ系酸化物、Ｉｎ－Ｅｕ－Ｚｎ系酸化物、Ｉｎ－
Ｇｄ－Ｚｎ系酸化物、Ｉｎ－Ｔｂ－Ｚｎ系酸化物、Ｉｎ－Ｄｙ－Ｚｎ系酸化物、Ｉｎ－Ｈ
ｏ－Ｚｎ系酸化物、Ｉｎ－Ｅｒ－Ｚｎ系酸化物、Ｉｎ－Ｔｍ－Ｚｎ系酸化物、Ｉｎ－Ｙｂ
－Ｚｎ系酸化物、Ｉｎ－Ｌｕ－Ｚｎ系酸化物、Ｉｎ－Ｓｎ－Ｇａ－Ｚｎ系酸化物、Ｉｎ－
Ｈｆ－Ｇａ－Ｚｎ系酸化物、Ｉｎ－Ａｌ－Ｇａ－Ｚｎ系酸化物、Ｉｎ－Ｓｎ－Ａｌ－Ｚｎ
系酸化物、Ｉｎ－Ｓｎ－Ｈｆ－Ｚｎ系酸化物、Ｉｎ－Ｈｆ－Ａｌ－Ｚｎ系酸化物を用いる
ことができる。
なお、例えば、Ｉｎ－Ｇａ－Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意
味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素
を含んでいてもよい。Ｉｎ－Ｇａ－Ｚｎ系酸化物は、無電界時の抵抗が十分に高くオフ電
流を十分に小さくすることが可能であり、また、移動度も高い。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇ
ａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ－Ｇａ－Ｚｎ系酸
化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１
：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１
／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の
原子数比のＩｎ－Ｓｎ－Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
例えば、Ｉｎ－Ｓｎ－Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしなが
ら、Ｉｎ－Ｇａ－Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上
げることができる。
以下では、酸化物半導体膜の構造について説明する。
本明細書において、「平行」とは、二つの直線が－１０°以上１０°以下の角度で配置さ
れている状態をいう。従って、－５°以上５°以下の場合も含まれる。また、「垂直」と
は、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、
８５°以上９５°以下の場合も含まれる。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す
。
酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非
単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化
物半導体膜、ＣＡＡＣ－ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ
Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸
化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の
酸化物半導体膜が典型である。
微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶
ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原
子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜より
も欠陥準位密度が低いという特徴がある。
ＣＡＡＣ－ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結
晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ－Ｏ
Ｓ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内
に収まる大きさの場合も含まれる。ＣＡＡＣ－ＯＳ膜は、微結晶酸化物半導体膜よりも欠
陥準位密度が低いという特徴がある。以下、ＣＡＡＣ－ＯＳ膜について詳細な説明を行う
。
ＣＡＡＣ－ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔ
ｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結
晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡ
ＡＣ－ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ－ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察
）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子
の各層は、ＣＡＡＣ－ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸
を反映した形状であり、ＣＡＡＣ－ＯＳ膜の被形成面または上面と平行に配列する。
一方、ＣＡＡＣ－ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥ
Ｍ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列しているこ
とを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られな
い。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ－ＯＳ膜の結晶部は配向性を有して
いることがわかる。
ＣＡＡＣ－ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ－Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装
置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ－ＯＳ膜
のｏｕｔ－ｏｆ－ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが
現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属される
ことから、ＣＡＡＣ－ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概
略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ－ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ－ｐｌ
ａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは
、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化
物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）と
して試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に
帰属されるピークが６本観察される。これに対し、ＣＡＡＣ－ＯＳ膜の場合は、２θを５
６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ－ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不
規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行
な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配
列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ－ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行
った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ－ＯＳ膜の被形成面また
は上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ－ＯＳ膜の形
状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ－ＯＳ膜の被形成面
または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ－ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ－ＯＳ膜
の結晶部が、ＣＡＡＣ－ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面
近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡ
Ｃ－ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分
的に結晶化度の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ－ＯＳ膜のｏｕｔ－ｏｆ－ｐｌａｎｅ法
による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れ
る場合がある。２θが３６°近傍のピークは、ＣＡＡＣ－ＯＳ膜中の一部に、ｃ軸配向性
を有さない結晶が含まれることを示している。ＣＡＡＣ－ＯＳ膜は、２θが３１°近傍に
ピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ－ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動
が小さい。よって、当該トランジスタは、信頼性が高い。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡ
ＡＣ－ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
ＣＡＡＣ－ＯＳ膜は、例えば、多結晶である酸化物半導体スパッタリング用ターゲットを
用い、スパッタリング法によって成膜する。当該スパッタリング用ターゲットにイオンが
衝突すると、スパッタリング用ターゲットに含まれる結晶領域がａ－ｂ面から劈開し、ａ
－ｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離する
ことがある。この場合、当該平板状のスパッタリング粒子が、結晶状態を維持したまま基
板に到達することで、ＣＡＡＣ－ＯＳ膜を成膜することができる。
また、ＣＡＡＣ－ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制でき
る。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素および窒素など）を
低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が
－８０℃以下、好ましくは－１００℃以下である成膜ガスを用いる。
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグ
レーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましく
は２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平
板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、
スパッタリング粒子の平らな面が基板に付着する。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージ
を軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体
積％とする。
スパッタリング用ターゲットの一例として、Ｉｎ－Ｇａ－Ｚｎ系酸化物ターゲットについ
て以下に示す。
ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末を所定のｍｏｌ数で混合し、加圧処理後
、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ－Ｇａ
－Ｚｎ系酸化物ターゲットとする。なお、Ｘ、ＹおよびＺは任意の正数である。ここで、
所定のｍｏｌ数比は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末が、２：
２：１、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２である。な
お、粉末の種類、およびその混合するｍｏｌ数比は、作製するスパッタリング用ターゲッ
トによって適宜変更すればよい。
また、半導体膜は、金属の原子数比が互いに異なる金属酸化物のターゲットを用いて形成
された複数の酸化物半導体膜が、積層された構造を有していても良い。例えば、ターゲッ
トの原子数比は、１層目の酸化物半導体膜がＩｎ：Ｇａ：Ｚｎ＝１：１：１、２層目の酸
化物半導体膜がＩｎ：Ｇａ：Ｚｎ＝３：１：２となるように、形成しても良い。また、タ
ーゲットの原子数比は、１層目の酸化物半導体膜がＩｎ：Ｇａ：Ｚｎ＝１：３：２、２層
目の酸化物半導体膜がＩｎ：Ｇａ：Ｚｎ＝３：１：２、３層目の酸化物半導体膜がＩｎ：
Ｇａ：Ｚｎ＝１：１：１となるように、形成しても良い。
或いは、半導体膜は、異なる金属を含む金属酸化物のターゲットを用いて形成された複数
の酸化物半導体膜が、積層された構造を有していても良い。
なお、トランジスタ１３０ｔまたはトランジスタ１３３ｔは、非晶質、微結晶、多結晶又
は単結晶である、シリコン又はゲルマニウムなどの半導体膜にチャネル形成領域を有する
トランジスタが用いられていても良いし、トランジスタ１３１ｔと同様に、シリコンより
もバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体膜にチャネル形
成領域を有するトランジスタが用いられていても良い。シリコンとしては、プラズマＣＶ
Ｄ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シ
リコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコ
ンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることが
できる。
〈セルの構成例〉
次いで、図３に示したスイッチ回路１２０の、別の構成例について説明する。図１３（Ａ
）に、スイッチ回路１２０が有するセル１４０の一例を示す。図１３（Ａ）に示すセル１
４０は、図９に示すスイッチ回路１２０が有するセル１４０と同様に、トランジスタ１３
１ｔと、トランジスタ１３０ｔと、トランジスタ１３３ｔとを有する。ただし、図１３（
Ａ）に示すセル１４０は、ノードＦＤの電位を保持するためのインバータ１８０及びイン
バータ１８１が設けられている点において、図９に示すセル１４０とは構成が異なる。
具体的に、図１３（Ａ）では、インバータ１８０の入力端子及びインバータ１８１の出力
端子が、ノードＦＤに電気的に接続されており、インバータ１８０の出力端子とインバー
タ１８１の入力端子とは電気的に接続されている。図１３（Ａ）に示すセル１４０では、
上記構成により、ノードＦＤの電位を、インバータ１８０及びインバータ１８１により保
持することができる。
また、図１３（Ａ）に示したセル１４０が、２つのセルで配線１２３を共有している構成
例を、図１３（Ｂ）に示す。なお、図１３（Ｂ）では、２つのセル１４０が配線１２３を
共有している場合を例示しているが、本発明の一態様では、配線１２３を、３つ以上の複
数のセル１４０が共有していても良い。
図１３（Ａ）及び図１３（Ｂ）に示したセル１４０は、必要に応じて、トランジスタ、ダ
イオード、抵抗素子、容量素子、インダクタなどのその他の回路素子を、さらに有してい
ても良い。
また、図１３（Ａ）及び図１３（Ｂ）では、トランジスタ１３３ｔが、トランジスタ１３
０ｔが有するソース及びドレインの他方と、配線１１１の間に、電気的に接続されている
場合を例示している。トランジスタ１３３ｔは、トランジスタ１３０ｔが有するソース及
びドレインの一方と、配線１２３の間に、電気的に接続されていても良い。
〈ラッチによる貫通電流の防止について〉
また、本発明の一態様に係るＰＬＤでは、ＬＥの入力端子に電気的に接続された配線１１
１に、ラッチが電気的に接続されていても良い。初期化を行うためのスイッチ１２６に加
えて、ラッチ１８２が配線１１１に電気的に接続されている様子を、図１４（Ａ）に示す
。図１４（Ａ）に示すラッチ１８２は、ＬＥの入力端子に電気的に接続された配線１１１
の電位を、ハイレベルかローレベルのいずれか一方に保つ機能を有する。
図１４（Ｂ）に、ラッチ１８２の構成を一例として示す。図１４（Ｂ）に示すラッチ１８
２は、インバータ１８３と、ｐチャネル型のトランジスタ１８４とを有する。インバータ
１８３の入力端子は配線１１１に電気的に接続され、インバータ１８３の出力端子はトラ
ンジスタ１８４のゲートに電気的に接続されている。トランジスタ１８４のソース及びド
レインは、一方が、配線１２５よりも高い電位が与えられている配線１８５に電気的に接
続され、他方が、配線１１１に電気的に接続されている。
本発明の一態様では、上記構成を有するラッチ１８２を配線１１１に電気的に接続させる
ことによって、ＰＬＤに電源が投入された後に、配線１１１の電位をハイレベルかローレ
ベルのいずれか一方に保つことができるので、中間の電位が配線１１１に与えられること
で、配線１１１にその入力端子が接続されたＬＥに貫通電流が生じるのを、防ぐことがで
きる。
〈ＩＯとロジックエレメントの接続構造について〉
次いで、ＰＬＤ１００における、ＩＯとロジックエレメントの接続構造について説明する
。図１５に、本発明の一態様に係るＰＬＤ１００の一部を、例示する。
図１５では、複数のＬＥ１０１を有する列１０２と、複数のＩＯ１５０を有する列１５１
とが、ＰＬＤ１００に設けられている。図１５では、図面に向かって左側から順に、列１
５１、及び列１０２が、並列に配置されている場合を例示している。
また、図１５では、複数の配線１５２と、複数の配線１５３と、複数の配線１５４と、複
数の配線１５５と、複数の配線１５６とが、ＰＬＤ１００に設けられている。
そして、列１０２が有する各ＬＥ１０１の第１出力端子は、複数の配線１５２及び複数の
配線１５６にそれぞれ接続されている。列１０２が有する各ＬＥ１０１の第２出力端子は
、複数の配線１５３にそれぞれ接続されている。列１５１が有する各ＩＯ１５０の出力端
子は、複数の配線１５５にそれぞれ接続されている。複数の配線１５４は、図１５の図面
に向かって列１０２の右側に配置される複数の各ＬＥ１０１（図示せず）が有する第１出
力端子に、それぞれ接続されている。
なお、各ＩＯ１５０が有する出力端子の数は、必ずしも一つとは限らず、複数であっても
良い。ただし、上記出力端子が複数であっても、一の配線には、必ず一の出力端子が接続
されるものとする。すなわち、列１５１が有するＩＯ１５０の数がＹ（Ｙは自然数）であ
るならば、ＰＬＤ１００は、上記出力端子に電気的に接続されるＹ本の配線１５５を、少
なくとも有する。
そして、複数の配線１５２と、複数の配線１５４と、複数の配線１５５と、複数の配線１
５６とは、列１５１と列１０２の間に配置されている。また、列１０２は、複数の配線１
５２と複数の配線１５３の間に設けられている。
また、図１５では、複数の配線１５２、複数の配線１５４、及び複数の配線１５５が、ス
イッチ回路１１０を介して、列１０２が有する各ＬＥ１０１の複数の入力端子に電気的に
接続されている。また、図１５では、複数の配線１５６が、スイッチ１５７を介して、列
１５１が有する各ＩＯ１５０の入力端子に電気的に接続されている。
そして、スイッチ１５７は、上述した構成を有するスイッチ回路１２０を一つ有する。ス
イッチ１５７が有するスイッチ回路１２０は、複数の配線１５６のうち、一の配線をコン
フィギュレーションデータに従って選択し、選択された当該一の配線と各ＩＯ１５０の入
力端子とを接続する機能を有する。
なお、図１（Ａ）及び図１５では、ＬＥ１０１を有する列間に設けられた複数の配線を介
して、同一の列に属するＬＥ１０１どうしが接続される場合を例示している。しかし、同
一の列に属するＬＥ１０１どうしを直接接続する配線が、ＰＬＤ１００に設けられていて
も良い。
〈ＬＥの構成例〉
図１６（Ａ）に、ＬＥ１０１の一形態を例示する。図１６（Ａ）に示すＬＥ１０１は、Ｌ
ＵＴ（ルックアップテーブル）１６０と、フリップフロップ１６１と、コンフィギュレー
ションメモリ１６２と、を有する。コンフィギュレーションメモリ１６２は、メモリエレ
メントから送られてきたコンフィギュレーションデータを記憶する機能を有する。ＬＵＴ
１６０は、コンフィギュレーションメモリ１６２から送られてくるコンフィギュレーショ
ンデータの内容によって、定められる論理回路が異なる。そして、コンフィギュレーショ
ンデータが確定すると、ＬＵＴ１６０は、入力端子１６３に与えられた複数の入力信号の
入力値に対する、一の出力値が定まる。そして、ＬＵＴ１６０からは、上記出力値を含む
信号が出力される。フリップフロップ１６１は、ＬＵＴ１６０から出力される信号を保持
し、クロック信号ＣＬＫに同期して当該信号に対応した出力信号を、第１出力端子１６４
及び第２出力端子１６５から出力する。
なお、ＬＥ１０１がさらにマルチプレクサ回路を有し、当該マルチプレクサ回路によって
、ＬＵＴ１６０からの出力信号がフリップフロップ１６１を経由するか否かを選択できる
ようにしても良い。
また、コンフィギュレーションデータによって、フリップフロップ１６１の種類を定義で
きる構成にしても良い。具体的には、コンフィギュレーションデータによって、フリップ
フロップ１６１がＤ型フリップフロップ、Ｔ型フリップフロップ、ＪＫ型フリップフロッ
プ、またはＲＳ型フリップフロップのいずれかの機能を有するようにしても良い。
また、図１６（Ｂ）に、ＬＥ１０１の別の一形態を例示する。図１６（Ｂ）に示すＬＥ１
０１は、図１６（Ａ）に示したＬＥ１０１に、ＡＮＤ回路１６６が追加された構成を有し
ている。ＡＮＤ回路１６６には、フリップフロップ１６１からの信号が、正論理の入力と
して与えられ、図３に示した配線１１１の電位を初期化するための信号ＩＮＩＴが、負論
理の入力として与えられている。上記構成により、信号ＩＮＩＴに従って配線１１１の電
位が初期化される際に、ＬＥ１０１からの出力信号を、配線１２５と同じ電位にすること
ができる。よって、図３に示した、ＬＥ１０１からの出力信号が与えられる複数の配線１
２３と、配線１１１とに大量の電流が流れることを未然に防ぐことができる。それにより
、ＰＬＤの破損が引き起こされるのを、防ぐことができる。
また、図１６（Ｃ）に、ＬＥ１０１の別の一形態を例示する。図１６（Ｃ）に示すＬＥ１
０１は、図１６（Ａ）に示したＬＥ１０１に、マルチプレクサ１６８と、コンフィギュレ
ーションメモリ１６９が追加された構成を有している。図１６（Ｃ）において、マルチプ
レクサ１６８は、ＬＵＴ１６０からの出力信号と、フリップフロップ１６１からの出力信
号とが入力されている。そして、マルチプレクサ１６８は、コンフィギュレーションメモ
リ１６９に格納されているコンフィギュレーションデータに従って、上記２つの出力信号
のいずれか一方を選択し、出力する機能を有する。マルチプレクサ１６８からの出力信号
は、第１出力端子１６４及び第２出力端子１６５から出力される。
〈ＰＬＤの上面図〉
図１７に、ＰＬＤ１００の上面図を、一例として示す。
図１７では、ＰＬＤ１００が、ロジックアレイ１７０と、ＩＯ１５０と、ＰＬＬ（ｐｈａ
ｓｅ ｌｏｃｋ ｌｏｏｐ）１７２と、ＲＡＭ１７３と、乗算器１７４とを、有している
。
ロジックアレイ１７０は、複数のＬＥ１０１と、ＬＥ１０１間の接続を制御する配線及び
スイッチが含まれた配線リソース１７５とを有する。ＰＬＬ１７２は、クロック信号ＣＬ
Ｋを生成する機能を有する。ＲＡＭ１７３は、論理演算に用いられるデータを格納する機
能を有する。乗算器１７４は、乗算専用の論理回路に相当する。ロジックアレイ１７０に
乗算を行う機能が含まれていれば、乗算器１７４は必ずしも設ける必要はない。
なお、図１７では、各ＬＥ１０１の論理回路を定めるコンフィギュレーションデータが、
ＰＬＤ１００の外部に設けられたメモリエレメントに、格納されている場合を例示してい
る。しかし、メモリエレメントは、ＰＬＤ１００に設けられていても良い。
〈ＬＵＴの構成例〉
本実施の形態では、ＬＥ１０１が有するＬＵＴ１６０の構成例について説明する。ＬＵＴ
１６０は複数のマルチプレクサを用いて構成することができる。そして、複数のマルチプ
レクサの入力端子及び制御端子のうちのいずれかにコンフィギュレーションデータが入力
される構成とすることができる。
図１８（Ａ）に、ＬＥ１０１が有するＬＵＴ１６０の一態様を示す。
図１８（Ａ）において、ＬＵＴ１６０は、２入力のマルチプレクサを７つ（マルチプレク
サ３１、マルチプレクサ３２、マルチプレクサ３３、マルチプレクサ３４、マルチプレク
サ３５、マルチプレクサ３６、マルチプレクサ３７）用いて構成されている。マルチプレ
クサ３１乃至マルチプレクサ３４の各入力端子が、ＬＵＴ１６０の入力端子Ｍ１乃至Ｍ８
に相当する。
マルチプレクサ３１乃至マルチプレクサ３４の各制御端子は電気的に接続されており、上
記制御端子が、ＬＵＴ１６０の入力端子ＩＮ３に相当する。マルチプレクサ３１の出力端
子、及びマルチプレクサ３２の出力端子は、マルチプレクサ３５の２つの入力端子と電気
的に接続され、マルチプレクサ３３の出力端子、及びマルチプレクサ３４の出力端子は、
マルチプレクサ３６の２つの入力端子と電気的に接続されている。マルチプレクサ３５及
びマルチプレクサ３６の各制御端子は電気的に接続されており、上記制御端子が、ＬＵＴ
１６０の入力端子ＩＮ２に相当する。マルチプレクサ３５の出力端子、及びマルチプレク
サ３６の出力端子は、マルチプレクサ３７の２つの入力端子と電気的に接続されている。
マルチプレクサ３７の制御端子は、ＬＵＴ１６０の入力端子ＩＮ１に相当する。マルチプ
レクサ３７の出力端子がＬＵＴ１６０の出力端子ＯＵＴに相当する。
入力端子Ｍ１乃至入力端子Ｍ８に、コンフィギュレーションメモリから、当該コンフィギ
ュレーションメモリに格納されたコンフィギュレーションデータに対応した出力信号を入
力することによって、ＬＵＴ１６０によって行われる論理演算の種類を定めることができ
る。
例えば、図１８（Ａ）のＬＵＴ１６０において、入力端子Ｍ１乃至入力端子Ｍ８に、コン
フィギュレーションメモリから、デジタル値が”０”、”１”、”０”、”１”、”０”
、”１”、”１”、”１”である当該コンフィギュレーションメモリに格納されたコンフ
ィギュレーションデータに対応した出力信号をそれぞれ入力した場合、図１８（Ｃ）に示
す等価回路の機能を実現することができる。
図１８（Ｂ）に、ＬＥ１０１が有するＬＵＴ１６０の別の一態様を示す。
図１８（Ｂ）において、ＬＵＴ１６０は、２入力のマルチプレクサを３つ（マルチプレク
サ４１、マルチプレクサ４２、マルチプレクサ４３）と、２入力のＯＲ回路４４とを用い
て構成されている。
マルチプレクサ４１の出力端子、及びマルチプレクサ４２の出力端子は、マルチプレクサ
４３の２つの入力端子と電気的に接続されている。ＯＲ回路４４の出力端子はマルチプレ
クサ４３の制御端子に電気的に接続されている。マルチプレクサ４３の出力端子がＬＵＴ
１６０の出力端子ＯＵＴに相当する。
そして、マルチプレクサ４１の制御端子Ａ１、入力端子Ａ２及び入力端子Ａ３、マルチプ
レクサ４２の制御端子Ａ６、入力端子Ａ４及び入力端子Ａ５、ＯＲ回路４４の入力端子Ａ
７及び入力端子Ａ８のいずれかに、コンフィギュレーションメモリから、当該コンフィギ
ュレーションメモリに格納されたコンフィギュレーションデータに対応した出力信号を入
力することによって、ＬＵＴ１６０によって行われる論理演算の種類を定めることができ
る。
例えば、図１８（Ｂ）のＬＵＴ１６０において、入力端子Ａ２、入力端子Ａ４、入力端子
Ａ５、制御端子Ａ６、入力端子Ａ８に、コンフィギュレーションメモリから、デジタル値
が”０”、”１”、”０”、”０”、”０”である当該コンフィギュレーションメモリに
格納されたコンフィギュレーションデータに対応した出力信号をそれぞれ入力した場合、
図１８（Ｃ）に示す等価回路の機能を実現することができる。なお、上記構成の場合、制
御端子Ａ１、入力端子Ａ３、入力端子Ａ７がそれぞれ入力端子ＩＮ１、入力端子ＩＮ２、
入力端子ＩＮ３に相当する。
なお、図１８（Ａ）及び図１８（Ｂ）では、２入力のマルチプレクサを用いて構成したＬ
ＵＴ１６０の例を示したが、より多くの入力のマルチプレクサを用いて構成したＬＵＴ１
６０であっても良い。
また、ＬＵＴ１６０は、マルチプレクサの他に、ダイオード、抵抗素子、論理回路（或い
は論理素子）、スイッチのいずれかまたは全てを更に有していても良い。論理回路（或い
は論理素子）としては、バッファ、インバータ、ＮＡＮＤ回路、ＮＯＲ回路、スリーステ
ートバッファ、クロックドインバータ等を用いることができる。スイッチとしては、例え
ばアナログスイッチ、トランジスタ等を用いることができる。
また、図１８（Ａ）や図１８（Ｂ）に示したＬＵＴ１６０を用いて、図１８（Ｃ）の様な
３入力１出力の論理演算を行う場合について示したがこれに限定されない。ＬＵＴ１６０
及び入力するコンフィギュレーションデータを適宜定めることによって、より多くの入力
、多くの出力の論理演算を実現することができる。
〈セルの断面構造の例〉
図１９に、図６に示したセル１４０が有する、トランジスタ１３０ｔ、トランジスタ１３
１ｔ、及び容量素子１３２の断面構造を、一例として示す。
また、本実施の形態では、酸化物半導体膜にチャネル形成領域を有するトランジスタ１３
１ｔと、容量素子１３２とが、単結晶のシリコン基板にチャネル形成領域を有するトラン
ジスタ１３０ｔ上に形成されている場合を例示している。
なお、トランジスタ１３０ｔは、非晶質、微結晶、多結晶または単結晶である、シリコン
又はゲルマニウムなどの半導体膜を活性層に用いることもできる。或いは、トランジスタ
１３０ｔは、酸化物半導体を活性層に用いていても良い。全てのトランジスタが酸化物半
導体を活性層に用いている場合、トランジスタ１３１ｔはトランジスタ１３０ｔ上に積層
されていなくとも良く、トランジスタ１３１ｔとトランジスタ１３０ｔとは、同一の層に
形成されていても良い。
薄膜のシリコンを用いてトランジスタ１３０ｔを形成する場合、プラズマＣＶＤ法などの
気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレ
ーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに
水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。
トランジスタ１３０ｔが形成される半導体基板４００は、例えば、ｎ型またはｐ型の導電
型を有するシリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板、化合物半導体
基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、ＧａＰ基板、ＧａＩｎＡｓ
Ｐ基板、ＺｎＳｅ基板等）等を用いることができる。図１９では、ｎ型の導電性を有する
単結晶シリコン基板を用いた場合を例示している。
また、トランジスタ１３０ｔは、素子分離用絶縁膜４０１により、他のトランジスタと、
電気的に分離されている。素子分離用絶縁膜４０１の形成には、選択酸化法（ＬＯＣＯＳ
（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法）またはトレンチ分離法
等を用いることができる。
具体的に、トランジスタ１３０ｔは、半導体基板４００に形成された、ソース領域または
ドレイン領域として機能する不純物領域４０２及び不純物領域４０３と、ゲート電極４０
４と、半導体基板４００とゲート電極４０４の間に設けられたゲート絶縁膜４０５とを有
する。ゲート電極４０４は、ゲート絶縁膜４０５を間に挟んで、不純物領域４０２と不純
物領域４０３の間に形成されるチャネル形成領域と重なる。
トランジスタ１３０ｔ上には、絶縁膜４０９が設けられている。絶縁膜４０９には開口部
が形成されている。そして、上記開口部には、不純物領域４０２、不純物領域４０３にそ
れぞれ接する配線４１０、配線４１１と、ゲート電極４０４に電気的に接続されている配
線４１２とが、形成されている。
そして、配線４１０は、絶縁膜４０９上に形成された配線４１５に電気的に接続されてお
り、配線４１１は、絶縁膜４０９上に形成された配線４１６に電気的に接続されており、
配線４１２は、絶縁膜４０９上に形成された配線４１７に電気的に接続されている。
配線４１５乃至配線４１７上には、絶縁膜４２０及び絶縁膜４４０が順に積層するように
形成されている。絶縁膜４２０及び絶縁膜４４０には開口部が形成されており、上記開口
部に、配線４１７に電気的に接続された配線４２１が形成されている。
そして、図１９では、絶縁膜４４０上にトランジスタ１３１ｔ及び容量素子１３２が形成
されている。
トランジスタ１３１ｔは、絶縁膜４４０上に、酸化物半導体を含む半導体膜４３０と、半
導体膜４３０上の、ソース電極またはドレイン電極として機能する導電膜４３２及び導電
膜４３３と、半導体膜４３０、導電膜４３２及び導電膜４３３上のゲート絶縁膜４３１と
、ゲート絶縁膜４３１上に位置し、導電膜４３２と導電膜４３３の間において半導体膜４
３０と重なっているゲート電極４３４と、を有する。なお、導電膜４３３は、配線４２１
に電気的に接続されている。
また、ゲート絶縁膜４３１上において導電膜４３３と重なる位置に、導電膜４３５が設け
られている。ゲート絶縁膜４３１を間に挟んで導電膜４３３及び導電膜４３５が重なって
いる部分が、容量素子１３２として機能する。
なお、図１９では、容量素子１３２がトランジスタ１３１ｔと共に絶縁膜４４０の上に設
けられている場合を例示しているが、容量素子１３２は、トランジスタ１３０ｔと共に、
絶縁膜４４０の下に設けられていても良い。
そして、トランジスタ１３１ｔ、容量素子１３２上に、絶縁膜４４１及び絶縁膜４４２が
順に積層するように設けられている。絶縁膜４４１及び絶縁膜４４２には開口部が設けら
れており、上記開口部においてゲート電極４３４に接する導電膜４４３が、絶縁膜４４１
上に設けられている。
なお、図１９において、トランジスタ１３１ｔは、ゲート電極４３４を半導体膜４３０の
片側において少なくとも有していれば良いが、半導体膜４３０を間に挟んで存在する一対
のゲート電極を有していても良い。
トランジスタ１３１ｔが、半導体膜４３０を間に挟んで存在する一対のゲート電極を有し
ている場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与
えられ、他方のゲート電極は、電位が他から与えられている状態であっても良い。この場
合、一対のゲート電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極
にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電
位の高さを制御することで、トランジスタの閾値電圧を制御することができる。
また、図１９では、トランジスタ１３１ｔが、一のゲート電極４３４に対応した一のチャ
ネル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トラン
ジスタ１３１ｔは、電気的に接続された複数のゲート電極を有することで、一の活性層に
チャネル形成領域を複数有する、マルチゲート構造であっても良い。
〈トランジスタの構成例〉
次いで、チャネル形成領域を酸化物半導体膜に有するトランジスタの、構造の一例につい
て説明する。
図２０に示すトランジスタ６０１は、絶縁表面上に、導電膜６０２、導電膜６０３、及び
ゲート電極６０４を有する。ゲート電極６０４は、導電膜６０２と導電膜６０３の間に位
置する。また、トランジスタ６０１は、絶縁表面上に設けられた、導電膜６０２、導電膜
６０３、及びゲート電極６０４の間に位置する、絶縁膜６０５を有する。
また、トランジスタ６０１は、ゲート電極６０４、及び絶縁膜６０５上に、島状の絶縁膜
６０６と、絶縁膜６０６上に位置する島状の酸化物半導体膜６０７とを有する。そして、
トランジスタ６０１は、導電膜６０２及び酸化物半導体膜６０７上のソース電極６０８と
、導電膜６０３及び酸化物半導体膜６０７上のドレイン電極６０９とを、有する。
また、トランジスタ６０１は、酸化物半導体膜６０７、ソース電極６０８及びドレイン電
極６０９上に設けられた、絶縁膜６１０を有する。
なお、ソース電極６０８及びドレイン電極６０９は、その端部において段階的に膜厚が小
さくなっている。或いは、ソース電極６０８及びドレイン電極６０９は、その端部におい
て連続的に膜厚が小さくなっていても良い。上記構成により、ソース電極６０８及びドレ
イン電極６０９上に設けられた絶縁膜６１０の、ソース電極６０８及びドレイン電極６０
９の端部におけるカバレッジを、向上させることができる。
また、トランジスタ６０１は、絶縁膜６１０上に設けられた、ゲート電極６１１を有する
。ゲート電極６１１は、絶縁膜６１０を間に挟んで、酸化物半導体膜６０７と重なってい
る。
なお、図２０では、トランジスタ６０１が、ゲート電極６１１及び絶縁膜６１０を覆うよ
うに設けられた絶縁膜６１２を、有する場合を例示している。
図２１に、単結晶のシリコン基板にチャネル形成領域を有するトランジスタ６３０上に、
図２０に示したトランジスタ６０１が積層されている様子を、断面図で示す。
図２１に示すように、トランジスタ６３０は半導体基板６３１に形成されている。半導体
基板６３１は、例えば、ｎ型またはｐ型の導電型を有する単結晶シリコン基板、化合物半
導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、ＧａＰ基板、ＧａＩｎ
ＡｓＰ基板、ＺｎＳｅ基板等）等を用いることができる。図２１では、ｎ型の導電性を有
する単結晶シリコン基板を用いた場合を例示している。
また、トランジスタ６３０は、素子分離用絶縁膜６３２により、トランジスタなどの他の
半導体素子と、電気的に分離されている。素子分離用絶縁膜６３２の形成には、選択酸化
法（ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法）または
トレンチ分離法等を用いることができる。
ｎチャネル型であるトランジスタ６３０が形成される領域には、ｐ型の導電性を付与する
不純物元素を選択的に導入することにより、ｐウェル６３３を形成する。なお、ｐ型の導
電性を有する半導体基板を用いて、ｐチャネル型のトランジスタを形成する場合、ｐチャ
ネル型のトランジスタが形成される領域には、ｎ型の導電型を付与する不純物元素を選択
的に導入することにより、ｎウェルと呼ばれる領域を形成する。
具体的に、トランジスタ６３０は、半導体基板６３１に形成された、ソース領域またはド
レイン領域として機能する不純物領域６３４及び不純物領域６３５と、半導体基板６３１
とゲート電極６３６の間に設けられたゲート絶縁膜６３７とを有する。ゲート電極６３６
は、ゲート絶縁膜６３７を間に挟んで、不純物領域６３４と不純物領域６３５の間に形成
されるチャネル形成領域と重なる。
トランジスタ６３０上には、絶縁膜６３８が設けられている。絶縁膜６３８には開口部が
形成されており、上記開口部に、不純物領域６３４、不純物領域６３５、及びゲート電極
６３６にそれぞれ接する配線６３９及び配線６４０が形成されている。
そして、配線６３９は、絶縁膜６３８上に形成された配線６４１に接続されており、配線
６４０は、絶縁膜６３８上に形成された配線６４２に接続されている。
配線６４１及び配線６４２上には、絶縁膜６４３が形成されている。
そして、図２１では、絶縁膜６４３上にトランジスタ６０１が形成されている。導電膜６
０３は、トランジスタ６３０のゲート電極に接続されている。
図２２に、トランジスタ６３０が形成されている層と、トランジスタ６０１が積層されて
いる層の間に、別の配線層が形成されている様子を、断面図で示す。
図２２において、絶縁膜６４３上には配線６４５が形成されている。また、絶縁膜６４３
及び配線６４５上には絶縁膜６４６が形成されている。絶縁膜６４６には開口部が形成さ
れており、上記開口部に、配線６４５に接続された配線６４７が形成されている。絶縁膜
６４６上には、配線６４７に接続された配線６４８が形成されている。また、絶縁膜６４
６及び配線６４８上には絶縁膜６４９が形成されている。絶縁膜６４９には開口部が形成
されており、上記開口部に、配線６４８に接続された配線６５０が形成されている。絶縁
膜６４９上にはトランジスタ６０１が形成されており、配線６５０は、導電膜６０３に接
続されている。
図２３に、トランジスタ６０１が形成されている層の上に、別の配線層が形成されている
様子を、断面図で示す。
図２３において、トランジスタ６０１上には絶縁膜６５１が形成されている。また、絶縁
膜６５１上には配線６５２が形成されており、配線６５２は、絶縁膜６５１、絶縁膜６１
０、及び絶縁膜６１２に形成された開口部において、ドレイン電極６０９に接続されてい
る。絶縁膜６５１及び配線６５２上には絶縁膜６５３が形成されている。また、絶縁膜６
５３上には配線６５４が形成されており、配線６５４は、絶縁膜６５３に形成された開口
部において、配線６５２に接続されている。絶縁膜６５３及び配線６５４上には絶縁膜６
５５が形成されている。また、絶縁膜６５５上には配線６５６が形成されており、配線６
５６は、絶縁膜６５５に形成された開口部において、配線６５４に接続されている。
〈コンフィギュレーションメモリの構成例〉
次いで、図２４に、コンフィギュレーションメモリが有するメモリセルの回路構成を、一
例として示す。
本発明の一態様において、メモリセル２００は、スイッチ２０１乃至スイッチ２０５を少
なくとも有する。また、メモリセル２００は、図２４に示すように、容量素子２０６及び
容量素子２０７を有していても良い。
なお、図２４では、スイッチとして一のトランジスタを用いる場合を例示しているが、ス
イッチとして複数のトランジスタが用いられていても良い。
スイッチ２０１は、メモリセル２００内のノードＦＤ１への、コンフィギュレーションデ
ータを含む第１信号の電位の供給を、制御する機能を有する。具体的には、スイッチ２０
１が導通状態（オン）であるとき、配線２１０に与えられたコンフィギュレーションデー
タを含む第１信号の電位が、ノードＦＤ１に供給される。また、スイッチ２０１が非導通
状態（オフ）であるとき、ノードＦＤ１の電位が保持される。容量素子２０６はノードＦ
Ｄ１に電気的に接続されており、ノードＦＤ１の電位を保持する機能を有する。
スイッチ２０１における導通状態または非導通状態の選択は、配線２１２に与えられる信
号の電位に従って行われる。
スイッチ２０２は、ノードＦＤ１の電位に従って、配線２０８と配線２０９の電気的な接
続を制御する機能を有する。具体的には、スイッチ２０２が導通状態であるとき、配線２
０８と配線２０９とが電気的に接続される。また、スイッチ２０２が非導通状態であると
き、配線２０８と配線２０９とは電気的に分離した状態となる。
また、スイッチ２０３は、メモリセル２００内のノードＦＤ２への、コンフィギュレーシ
ョンデータを含む第２信号の電位の供給を、制御する機能を有する。具体的には、スイッ
チ２０３が導通状態（オン）であるとき、配線２１１に与えられたコンフィギュレーショ
ンデータを含む第２信号の電位が、ノードＦＤ２に供給される。また、スイッチ２０３が
非導通状態（オフ）であるとき、ノードＦＤ２の電位が保持される。容量素子２０７はノ
ードＦＤ２に電気的に接続されており、ノードＦＤ２の電位を保持する機能を有する。
スイッチ２０３における導通状態または非導通状態の選択は、配線２１２に与えられる信
号の電位に従って行われる。
スイッチ２０４は、ノードＦＤ２の電位に従って、配線２１４と配線２０９の電気的な接
続を制御する機能を有する。具体的には、スイッチ２０４が導通状態であるとき、配線２
１４と配線２０９とが電気的に接続される。また、スイッチ２０４が非導通状態であると
き、配線２１４と配線２０９とは電気的に分離した状態となる。
なお、配線２０８にはハイレベルの電位ＶＤＤが与えられ、配線２１４にはローレベルの
電位ＶＳＳが与えられるものとする。そして、コンフィギュレーションデータをメモリセ
ル２００に書き込むときには、第１信号の電位と、第２信号の電位は、互いに極性が反転
している、すなわち論理レベルが反転しているものとする。よって、スイッチ２０２とス
イッチ２０４とは、一方が導通状態にあるとき、他方が非導通状態にある。また、スイッ
チ２０２とスイッチ２０４のうち、どちらが導通状態にあり、どちらが非導通状態にある
かは、第１信号と第２信号の電位、すなわちコンフィギュレーションデータによって定ま
る。そのため、コンフィギュレーションデータによって、配線２０９に与えられる電位が
、ハイレベルの電位ＶＤＤであるか、ローレベルの電位ＶＳＳであるかが定まる。
そして、スイッチ２０５は、配線２０９と配線２１５の電気的な接続を制御する機能を有
する。具体的には、スイッチ２０５が導通状態であるとき、配線２０９と配線２１５とが
電気的に接続され、配線２０９の電位が、配線２１５に与えられる。また、スイッチ２０
５が非導通状態であるとき、配線２０９と配線２１５とは電気的に分離した状態となる。
なお、図２４に示すコンフィギュレーションメモリにおいて、スイッチ２０１及びスイッ
チ２０３に用いられるトランジスタは、ノードＦＤ１及びノードＦＤ２の電位を保持する
機能を有しているため、オフ電流の著しく小さいトランジスタであることが望ましい。シ
リコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体膜に
、チャネル形成領域が形成されることを特徴とするトランジスタは、オフ電流が著しく小
さいので、スイッチ２０１及びスイッチ２０３に用いるのに好適である。このような半導
体としては、例えば、シリコンの２倍以上の大きなバンドギャップを有する、酸化物半導
体、窒化ガリウムなどが挙げられる。上記半導体を有するトランジスタは、通常のシリコ
ンやゲルマニウムなどの半導体で形成されたトランジスタに比べて、オフ電流を極めて小
さくすることができる。よって、上記構成を有するトランジスタをスイッチ２０１及びス
イッチ２０３に用いることで、ノードＦＤ１及びノードＦＤ２に保持されている電荷が、
リークするのを防ぐことができる。
本発明の一態様に係るコンフィギュレーションメモリでは、コンフィギュレーションデー
タに従って、配線２１５に、ローレベルの電位ＶＳＳとハイレベルの電位ＶＤＤのいずれ
か一方を与えることができる。よって、コンフィギュレーションデータが出力される配線
２１５に、一の電位を与えるか否かでコンフィギュレーションデータの読み出しを行うコ
ンフィギュレーションメモリとは異なり、コンフィギュレーションデータをメモリセル２
００から読み出す前に、配線２１５をプリチャージしなくとも、正確にコンフィギュレー
ションデータを読み出すことができる。そのため、コンフィギュレーションメモリの駆動
回路に、プリチャージを行うための回路を設ける必要がなく、プログラマブルロジックデ
バイスの面積を小さく抑えることができる。
なお、ＰＬＤに電源が投入された後、コンフィギュレーションデータが消失し、ノードＦ
Ｄ１及びノードＦＤ２が不定状態になっても、第１信号の電位と、第２信号の電位を、と
もにローレベルの電位にすることで、配線２０８と配線２１４が電気的に接続されてしま
うのを防ぐことができる。
また、図２４では、２つのメモリセル２００のいずれか一方においてのみ、スイッチ２０
５を導通状態とすることで、２つのメモリセル２００にそれぞれ格納されているコンフィ
ギュレーションデータのいずれか一方を一の配線２１５から読み出す、マルチコンテキス
ト方式のコンフィギュレーションメモリの構成を例示している。しかし、本発明の一態様
に係るコンフィギュレーションメモリでは、複数のメモリセル２００に格納されているコ
ンフィギュレーションデータが、それぞれ異なる配線２１５から読み出される構成であっ
ても良い。
また、上記構成に加えて、配線２１５の電位を、ハイレベルかローレベルのいずれか一方
に保つ機能を有するラッチ１８２が、配線２１５に電気的に接続されるように、設けられ
ていても良い。本発明の一態様では、上記構成により、電源が投入された後に、配線２１
５の電位をハイレベルかローレベルのいずれか一方に保つことができるので、電源が投入
された後、配線２１５に接続されたＬＵＴやマルチプレクサなどの回路内に貫通電流が生
じるのを防ぐことができる。
なお、配線２１０の電位ＶＤＤがスイッチ２０１を介してノードＦＤ１に与えられる場合
、実際には、ノードＦＤ１は、スイッチ２０１に用いるトランジスタの閾値電圧分、電位
ＶＤＤよりも低い電位となる。従って、スイッチ２０５が導通状態になっても、配線２１
５の電位を配線２０８と同じ電位ＶＤＤまで引き上げることが難しい。しかし、ラッチ１
８２を設けることで、配線２１５の電位を電位ＶＤＤまで引き上げることができ、配線２
１５が電位ＶＳＳと電位ＶＤＤの間の中間電位となるのを防ぐことができる。また、配線
２１０の電位ＶＳＳがスイッチ２０１を介してノードＦＤ１に与えられる場合、ノードＦ
Ｄ１の電位が、スイッチ２０１に用いるトランジスタの閾値電圧分だけ降下するようなこ
とはない。同様に、配線２１１の電位ＶＳＳがスイッチ２０３を介してノードＦＤ２に与
えられる場合、ノードＦＤ２の電位が、スイッチ２０３に用いるトランジスタの閾値電圧
分だけ降下するようなことはない。よって、スイッチ２０２またはスイッチ２０４を、確
実に非導通状態にすることができるため、スイッチ２０２またはスイッチ２０４を介して
貫通電流が流れることはない。
なお、上述したように、スイッチ２０１にｎチャネル型のトランジスタが用いられる場合
、ノードＦＤ１を電位ＶＳＳにすることは容易であるが、ノードＦＤ１を電位ＶＤＤにす
ることは、上記トランジスタの閾値電圧を考慮すると難しい。そのため、スイッチ２０２
にｐチャネル型のトランジスタが用いられていると、スイッチ２０２を完全に非導通状態
にすることが難しくなり、スイッチ２０２を介して貫通電流が流れやすくなる。よって、
スイッチ２０１にｎチャネル型のトランジスタが用いられる場合、スイッチ２０２には、
ｎチャネル型のトランジスタを用いることが、貫通電流を防止するために望ましい。スイ
ッチ２０３とスイッチ２０４にも同様のことが言える。すなわち、スイッチ２０３にｎチ
ャネル型のトランジスタが用いられる場合、スイッチ２０４には、ｎチャネル型のトラン
ジスタを用いることが、貫通電流を防止するために望ましい。
また、スイッチ２０１にｐチャネル型のトランジスタが用いられる場合、ノードＦＤ１を
電位ＶＤＤにすることは容易であるが、ノードＦＤ１を電位ＶＳＳにすることは、上記ト
ランジスタの閾値電圧を考慮すると難しい。そのため、スイッチ２０２にｎチャネル型の
トランジスタが用いられていると、スイッチ２０２を完全に非導通状態にすることが難し
くなり、スイッチ２０２を介して貫通電流が流れやすくなる。よって、スイッチ２０１に
ｐチャネル型のトランジスタが用いられる場合、スイッチ２０２には、ｐチャネル型のト
ランジスタを用いることが、貫通電流を防止するために望ましい。スイッチ２０３とスイ
ッチ２０４にも同様のことが言える。すなわち、スイッチ２０３にｐチャネル型のトラン
ジスタが用いられる場合、スイッチ２０４には、ｐチャネル型のトランジスタを用いるこ
とが、貫通電流を防止するために望ましい。
また、上記構成に加えて、所定の電位が与えられた配線２１６と、上記配線２１６と配線
２１５との電気的な接続を制御するスイッチ２１７とが、設けられていても良い。本発明
の一態様では、上記構成により、配線２１５の電位を、所定の高さになるよう初期化する
ことができる。よって、プログラマブルロジックデバイスの電源が切断された後に、配線
２１５の電位が不定状態となっても、さらには、コンフィギュレーションデータが消失し
ても、電源が投入された後、ＬＥ内のＬＵＴやマルチプレクサが誤動作するのを防ぐこと
ができる。
また、コンフィギュレーションメモリにおいて、配線２１０及び配線２１１を、ＬＥやス
イッチ回路のセルの列が配置されている方向に沿って配置し、配線２１２及び配線２１３
を上記方向と交差する方向に配置する場合、マルチコンテキスト方式で一の配線２１５に
対応するメモリセル２００の数が増加しても、配線２１０または配線２１１と、配線２１
５の間の距離、すなわちスイッチ回路とＬＥ間の距離が、長くなるのを防ぐことができる
。よって、マルチコンテキスト方式において複数のスイッチ回路とＬＥ間を電気的に接続
する配線の、寄生抵抗や寄生容量などの負荷が増加するのを抑制でき、スイッチ回路のサ
イズが大きくなるのを防ぐことができる。
次いで、図２４に示した２つのメモリセル２００と、ラッチ１８２と、スイッチ２１７と
、配線２１６とを有する組２２０を、複数有するコンフィギュレーションメモリを例に挙
げて、ロジックエレメント内における組２２０の接続構成を、図２５に一例として示す。
図２５に示すＬＥ２２１は、複数の組２２０で構成されるコンフィギュレーションメモリ
１６２と、複数の組２２０で構成されるコンフィギュレーションメモリ１６９と、ロジッ
クセル２２５と、ラッチ２２４とを有する。
ロジックセル２２５は、ＬＵＴ、マルチプレクサ、フリップフロップなどを有する。コン
フィギュレーションメモリ１６２は、ロジックセル２２５のＬＵＴに入力するコンフィギ
ュレーションデータが、格納される。コンフィギュレーションメモリ１６９は、ロジック
セル２２５のマルチプレクサに入力するコンフィギュレーションデータが、格納される。
また、配線２２３に与えられたデータを含む信号は、ロジックセル２２５のＬＵＴに入力
される。配線２２３には、データを保持するためのラッチ２２４が接続されている。
また、配線２２２には、スイッチ２１７のスイッチングを制御する信号ＩＮＩＴが入力さ
れる。
なお、本発明の一態様では、ＬＥ２２１を列状に配置することで、コンフィギュレーショ
ンメモリ１６２とコンフィギュレーションメモリ１６９も、例えば図２８に示した行列（
Ｍｅｍ）のように、それぞれ行列状に配置される。よって、コンフィギュレーションメモ
リ１６２及びコンフィギュレーションメモリ１６９の配置を密に行うことができ、ＰＬＤ
のレイアウト面積を低減できる。
次いで、上述した組２２０が複数設けられたＩＯの構成例について、図２６を用いて説明
する。図２６に示すＩＯ２３０は、組２２０ａ乃至組２２０ｄと、ラッチ２２４と、Ｅｘ
ＯＲ回路２３１ａ及びＥｘＯＲ回路２３１ｂと、トライステートバッファ２３２と、イン
バータ２３３と、バッファ２３４と、端子２３６とを有している。
組２２０ａの出力信号、具体的には図２４の配線２１５に与えられた電位を有する信号は
、ＥｘＯＲ回路２３１ａに入力される。また、ＥｘＯＲ回路２３１ａには、配線２１３ａ
からデータを含む信号が入力される。ＥｘＯＲ回路２３１ａの出力信号は、データを含む
信号Ａとしてトライステートバッファ２３２に入力される。
また、組２２０ｂの出力信号、具体的には図２４の配線２１５に与えられた電位を有する
信号は、ＥｘＯＲ回路２３１ｂに入力される。また、ＥｘＯＲ回路２３１ｂには、配線２
１３ｂからデータを含む信号が入力される。ＥｘＯＲ回路２３１ｂの出力信号は、トライ
ステートバッファ２３２をハイインピーダンスとするか否かを定める信号ＥＮとして、ト
ライステートバッファ２３２に入力される。
ＥｘＯＲ回路２３１ａ及びＥｘＯＲ回路２３１ｂは、組２２０ａ及び組２２０ｂに格納さ
れたコンフィギュレーションデータに従って、配線２１３ａ及び配線２１３ｂの信号の極
性を反転させる機能を有する。このように、コンフィギュレーションデータに従って、入
力信号の極性を反転させるＥｘＯＲ回路２３１ａ及びＥｘＯＲ回路２３１ｂをＩＯに設け
ることで、少ない数のＬＥで所望の演算回路を実現することができ、それにより、ＰＬＤ
全体で大規模な回路を構成することができる。また、少ない数のＬＥで所望の演算回路を
実現することができるので、演算回路に使用されないＬＥへの電源の供給を止め、当該Ｌ
Ｅの動作を停止することができるので、ＰＬＤの消費電力を低減することもできる。また
、ＬＥの入力側にも、同様に、入力信号の極性を反転させるＥｘＯＲ回路２３１ａ及びＥ
ｘＯＲ回路２３１ｂを設けるようにしても良い。
また、組２２０ｄの出力信号、具体的には図２４の配線２１５に与えられた電位を有する
信号は、インバータ２３３においてその極性が反転されてから、信号ＯＤとしてトライス
テートバッファ２３２に入力される。そして、組２２０ｄの出力信号は、トライステート
バッファ２３２の出力をオープンドレインにするか否かを制御する機能を有する。すなわ
ち、組２２０ｄの出力信号の電位がローレベルのとき、トライステートバッファ２３２は
通常のトライステートバッファとして動作する。また、組２２０ｄの出力信号の電位がハ
イレベルであり、信号Ａの電位がローレベルであり、なおかつ信号ＥＮの電位がハイレベ
ルであるときに、トライステートバッファ２３２の出力端子は、ローレベルの電位となる
。また、組２２０ｄの出力信号の電位がハイレベルであるが、信号Ａと信号ＥＮの電位が
上記組み合わせとは異なるとき、すなわち、信号Ａの電位がローレベルであり、なおかつ
信号ＥＮの電位がハイレベルであるとき以外は、トライステートバッファ２３２は、ハイ
インピーダンスとなる。
なお、トライステートバッファ２３２の外部にプルアップ抵抗を付加しておくと、トライ
ステートバッファ２３２がハイインピーダンスのときでも、トライステートバッファ２３
２からの出力信号の電位をハイレベルにすることができる。トライステートバッファ２３
２の外部にプルアップ抵抗が付加された構成を有するＩＯ２３０を用いることで、電源電
圧の異なる半導体装置を、ＩＯ２３０を介して電気的に接続することができる。
図２７に、トライステートバッファ２３２の回路構成を一例として示す。図２７に示すト
ライステートバッファ２３２は、信号ＯＤ、信号ＥＮ、及び信号Ａが入力されるＮＡＮＤ
回路５０１と、ＮＡＮＤ回路５０１の出力信号が入力されるインバータ５０２と、インバ
ータ５０２の出力信号が入力されるインバータ５０３と、インバータ５０３の出力信号が
入力されるｐチャネル型トランジスタ５０８とを有する。また、トライステートバッファ
２３２は、信号ＥＮが入力されるインバータ５０４と、インバータ５０４の出力信号、及
び信号Ａが入力されるＮＯＲ回路５０５と、ＮＯＲ回路５０５の出力信号が入力されるイ
ンバータ５０６と、インバータ５０６の出力信号が入力されるインバータ５０７と、イン
バータ５０７の出力信号が入力されるｎチャネル型トランジスタ５０９とを有する。
ｐチャネル型トランジスタ５０８とｎチャネル型トランジスタ５０９とは、互いのドレイ
ンが接続されており、上記ドレインの電位が出力信号Ｙとしてトライステートバッファ２
３２から出力される。
また、ｐチャネル型トランジスタ５０８とｎチャネル型トランジスタ５０９のドレインに
は、インバータ５１０の出力端子と、インバータ５１１の入力端子とが接続されている。
そして、インバータ５１０の入力端子は、インバータ５１１の出力端子に接続されている
。
インバータ５０２及びインバータ５０３はバッファとして機能しており、必ずしもトライ
ステートバッファ２３２に設ける必要はない。また、インバータ５０６及びインバータ５
０７はバッファとして機能しており、必ずしもトライステートバッファ２３２に設ける必
要はない。
トライステートバッファ２３２の出力信号は、端子２３６に与えられる。
また、端子２３６からＩＯ２３０に入力された信号は、バッファ２３４を介してスイッチ
回路に入力される。
なお、図２６では、組２２０ｃがダミーとしてＩＯ２３０に設けられている場合を例示し
ている。組２２０ｃを設けることで、わずかなマスク修正によって組２２０への機能の追
加が可能になる他、組２２０ｃを設けない場合に比べて、組２２０のマスクのレイアウト
における周期性を高めることができる。マスクの周期性が低い場合、上記マスクを用いた
フォトリソグラフィーの工程において、露光装置から発せられる光の干渉に起因して、フ
ォトリソグラフィーにより成型された導電膜、絶縁膜、半導体膜などの幅が部分的に狭ま
るなどの、形状の不具合が生じやすい。しかし、図２６では、組２２０ｃを設けることで
、組２２０のマスクのレイアウトにおける周期性を高めることができ、それにより、フォ
トリソグラフィーの工程後に導電膜、絶縁膜、半導体膜の形状に不具合が生じるのを防ぐ
ことができる。
〈ＰＬＤのマスク図面の説明〉
次いで、本発明の一態様に係るＰＬＤのマスク図面を、図２８に示す。図２８では、スイ
ッチ回路の列（ｓｗで示す）間にロジックエレメントの列（ＬＥで示す）が設けられてい
る。また、ＩＯエレメントの列（Ｉ／Ｏで示す）とロジックエレメントの列の間にスイッ
チ回路の列が設けられている。
また、図２８では、図１６（Ｃ）に例示したような、複数のコンフィギュレーションメモ
リを有するロジックエレメントが用いられている。そして、上記複数のコンフィギュレー
ションメモリも、行列（Ｍｅｍで示す）を為すように設けられている。本発明の一態様で
は、ロジックエレメント、ＩＯエレメント、スイッチ回路が、それぞれ列を為して設けら
れているため、ロジックエレメントに含まれるコンフィギュレーションメモリも行列状に
密に配置しやすい。よって、本発明の一態様に係るＰＬＤでは、図２８に示すように、ス
イッチ回路及びコンフィギュレーションメモリの動作を制御する駆動回路（ｂｄ、ｗｄで
示す）を、ロジックエレメント、ＩＯエレメント、及びスイッチ回路が設けられている領
域の周辺に、まとめて配置することができる。コンフィギュレーションメモリとスイッチ
回路とをメモリセルアレイと見なした場合、上記メモリセルアレイが配置されている領域
は、ＬＥが配置されている領域と重畳していると見なせる。よって、本発明の一態様では
、上記構成により、ＰＬＤのレイアウト面積を低減できる。なお、図２８に示すＰＬＤの
マスク図面では、Ｐａｄは端子に相当し、ｃｃは駆動回路ｂｄ、駆動回路ｗｄなどの動作
を制御するコントローラに相当する。
なお、コンフィギュレーションメモリが、図２８に示すように行列状に配置されていない
場合、駆動回路とコンフィギュレーションメモリとを電気的に接続する引き回し配線のレ
イアウトが、複雑になる。また、コンフィギュレーションメモリの小領域毎に複数の駆動
回路を設けても良いが、この場合、各々の駆動回路に制御信号を供給するための配線のレ
イアウトが煩雑になる。
また、図２９に、ＬＥ１０１とスイッチ回路１２０ａ乃至スイッチ回路１２０ｃの、接続
構造の一例を示す。図２９では、ＬＥ１０１の出力端子とＬＥ１０１の入力端子の電気的
な接続を制御するスイッチ回路１２０を、スイッチ回路１２０ａとして示す。また、ＩＯ
（図示せず）の出力端子とＬＥ１０１の入力端子の電気的な接続を制御するスイッチ回路
１２０を、スイッチ回路１２０ｂとして示す。また、ＬＥ１０１の出力端子とＩＯ（図示
せず）の入力端子の電気的な接続を制御するスイッチ回路１２０を、スイッチ回路１２０
ｃとして示す。
また、図２９に示すように、本発明の一態様では、各ＬＥ１０１の出力信号が与えられる
配線１９５、配線１９６を、隣接するＬＥ１０１との間に配置する構成とする。上記構成
により、各ＬＥ１０１からスイッチ回路１２０までの配線長を短く抑えることができる。
よって、ＬＥ１０１の出力側のバッファの電流供給能力が小さくても済むこととなり、上
記バッファのサイズを小さく抑えることができる。
また、スイッチ回路を介さずに隣接するＬＥに出力信号を供給する配線も設けられている
。これらの配線は、複数のＬＥでシフトレジスタ、加算回路、減算回路などを構成する際
に有効である。更に、ＬＥに１ビット分の半加算回路、全加算回路を付加することで、複
数のＬＥで構成される加算回路、減算回路を、一のＬＥで構成することができるなど、少
ない数のＬＥで所望の演算回路を実現することができる。
また、ＬＥが列状に配置され、なおかつ隣接するＬＥどうしがスイッチ回路を介さずに接
続されている場合、米国特許第４８７０３０２号明細書に開示されているＰＬＤの場合と
は異なり、ＬＥ間の配線を短くすることができる。
〈セルの比較〉
次いで、ＯＳ膜を用いたトランジスタを有するセルと、シリコン（Ｓｉ）膜を用いたトラ
ンジスタと一対のインバータとを有するセルとの、動作上の違いについて説明する。
図３０に、ＯＳ膜を用いたトランジスタを有するセル１４０ａと、シリコン（Ｓｉ）膜を
用いたトランジスタと一対のインバータとを有するセル１４０ｂの回路図とを示す。また
、図３０には、セル１４０ａ及びセル１４０ｂにおけるノードＦＤの電位のタイミングチ
ャートと、配線１２１に与えられる、コンフィギュレーションデータを含む信号ＩＮの電
位のタイミングチャートとを示す。
セル１４０ａ及びセル１４０ｂでは、トランジスタ１３１ｔの導通状態または非導通状態
を配線１２２の電位で制御し、配線１２１より供給されるコンフィギュレーションデータ
に応じた電位をノードＦＤに保持し、トランジスタ１３０ｔの導通状態または非導通状態
を制御する。なお、図３０に示すタイミングチャートは、トランジスタ１３０ｔがｎチャ
ネル型である場合を例示している。
セル１４０ｂでは、インバータ１８０及びインバータ１８１により、ノードＦＤの電位が
保持される。一方、セル１４０ａでは、ＯＳ膜が用いられたトランジスタ１３１ｔのオフ
電流が極めて小さいことにより、ノードＦＤの電位が保持される。よって、セル１４０ａ
では、トランジスタ１３１ｔが非導通状態にあるとき、ノードＦＤが、他の電極や配線と
の間における絶縁性の極めて高い浮遊電極となる。そのため、セル１４０ｂよりもセル１
４０ａの方が、少ない数のトランジスタで、ノードＦＤの電位を保持することが可能であ
る。
また、セル１４０ａでは、トランジスタ１３１ｔが非導通状態にあるときノードＦＤが浮
遊状態になることから、以下に述べるブースティング効果が期待できる。すなわち、セル
１４０ａでは、ノードＦＤが浮遊状態にあると、信号ＩＮの電位がローレベルからハイレ
ベルに変化するのに伴い、トランジスタ１３０ｔのソースとゲートの間に形成される容量
Ｃｇｓにより、ノードＦＤの電位が上昇する。そして、そのノードＦＤの電位の上昇幅は
、トランジスタ１３０ｔのゲートに入力されたコンフィギュレーションデータの論理レベ
ルによって異なる。具体的に、セル１４０ａに書き込まれたコンフィギュレーションデー
タが”０”の場合、トランジスタ１３０ｔは弱反転モードにあるため、ノードＦＤの電位
の上昇に寄与する容量Ｃｇｓには、ゲート電極の電位、すなわちノードＦＤの電位に依存
しない容量Ｃｏｓが含まれる。具体的に、容量Ｃｏｓには、ゲート電極とソース領域とが
重畳する領域に形成されるオーバーラップ容量と、ゲート電極とソース電極の間に形成さ
れる寄生容量などが含まれる。一方、セル１４０ａに書き込まれたコンフィギュレーショ
ンデータが”１”の場合、トランジスタ１３０ｔは強反転モードにあるため、ノードＦＤ
の電位の上昇に寄与する容量Ｃｇｓには、上述した容量Ｃｏｓに加えて、ゲート電極とド
レイン電極の間に形成される容量Ｃｏｄと、チャネル形成領域とゲート電極の間に形成さ
れる容量Ｃｏｘの一部とが含まれる。したがって、コンフィギュレーションデータが”１
”の場合、ノードＦＤの電位の上昇に寄与するトランジスタ１３０ｔの容量Ｃｇｓが、コ
ンフィギュレーションデータが”０”の場合よりも大きいこととなる。よって、セル１４
０ａでは、コンフィギュレーションデータが”１”の場合の方が、コンフィギュレーショ
ンデータが”０”の場合よりも、信号ＩＮの電位の変化に伴い、ノードＦＤの電位をより
高く上昇させるというブースティング効果を得ることができる。上述したブースティング
効果により、セル１４０ａのスイッチ速度は、コンフィギュレーションデータが”１”の
場合に向上し、コンフィギュレーションデータが”０”の場合には、トランジスタ１３０
ｔは非導通状態となる。
一般的なＰＬＤの配線リソースに含まれるスイッチには、集積密度の向上を図るためにｎ
チャネル型トランジスタが用いられている。しかし、上記スイッチでは、閾値電圧に起因
してｎチャネル型トランジスタのゲートを通過する信号の電位が降下することにより生じ
る、スイッチ速度の低下が課題である。スイッチ速度の向上を目的として、ｎチャネル型
トランジスタのゲートに高い電位を印加するオーバードライブ駆動を用いた方法も提案さ
れているが、この場合、スイッチに用いられるｎチャネル型トランジスタの信頼性を落と
す恐れがある。しかし、本発明の一態様では、上述したブースティング効果により、オー
バードライブ駆動を用いなくとも、セル１４０ａのスイッチ速度を、コンフィギュレーシ
ョンデータが”１”の場合に向上させることができるので、スイッチ速度を向上させるた
めに信頼性を犠牲にする必要がない。
なお、セル１４０ｂの場合でも、ブースティング効果によりノードＦＤの電位は上昇する
が、インバータ１８０及びインバータ１８１により、ノードＦＤの電位は瞬時に元の電位
に戻る。そのため、ブースティング効果によるスイッチ速度の向上の恩恵を受けることが
できない。
また、文献１（Ｋ．Ｃ．Ｃｈｕｎ， Ｐ．Ｊａｉｎ， Ｊ．Ｈ．Ｌｅｅ， ａｎｄ Ｃ．
Ｈ．Ｋｉｍ，”Ａ ３Ｔ Ｇａｉｎ Ｃｅｌｌ Ｅｍｂｅｄｄｅｄ ＤＲＡＭ Ｕｔｉｌ
ｉｚｉｎｇ Ｐｒｅｆｅｒｅｎｔｉａｌ Ｂｏｏｓｔｉｎｇ ｆｏｒ Ｈｉｇｈ Ｄｅｎ
ｓｉｔｙ ａｎｄ Ｌｏｗ Ｐｏｗｅｒ Ｏｎ－Ｄｉｅ Ｃａｃｈｅｓ”ＩＥＥＥ Ｊｏ
ｕｒｎａｌ ｏｆ Ｓｏｌｉｄ－Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ， ｖｏｌ．４６， ｎ
ｏ．６， ｐｐ．１４９５－１５０５， Ｊｕｎｅ． ２０１１）、文献２（Ｆ． Ｅｓ
ｌａｍｉ ａｎｄ Ｍ． Ｓｉｍａ，”Ｃａｐａｃｉｔｉｖｅ Ｂｏｏｓｔｉｎｇ ｆｏ
ｒ ＦＰＧＡ Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ Ｎｅｔｗｏｒｋｓ” Ｉｎｔ． Ｃｏ
ｎｆ． ｏｎ Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ ａｎｄ Ａｐｐｌ
ｉｃａｔｉｏｎｓ， ２０１１， ｐｐ． ４５３－４５８．）とは異なり、セル１４０
ａでは更なる効果が期待できる。
文献１では、ＤＲＡＭを前提としているのでメモリセルの数が多く、メモリセルの出力に
接続されている読み出し用のビット線（ＲＢＬ）が、高い寄生容量を有することとなる。
一方、セル１４０ａでは、信号ＯＵＴがＣＭＯＳのゲートに供給されるので、セル１４０
ａの出力側の寄生容量は文献１の場合に比べて小さい。そのため、トランジスタ１３０ｔ
の容量ＣｇｓによるノードＦＤの電位の上昇に伴い、さらに、ドレインとゲートの間に形
成される容量Ｃｏｄによって、信号ＯＵＴの電位を上昇させるという副次的なブースティ
ング効果も得られる。すなわち、セル１４０ａを配線間の接続を制御するスイッチ回路と
して用いる際には、上述した副次的なブースティング効果により、更なるスイッチ速度の
向上が得られる。また、セル１４０ａの場合、文献２の場合に比べて、少ない数のトラン
ジスタで、上昇したノードＦＤの電位を保持することが可能である。
上述したブースティング効果の検証を行うため、各段の出力端子にセル１４０ａもしくは
、セル１４０ｂを配置した、１０１段のリングオシレータ（ＲＯ）回路のＴＥＧを２種類
作成し、発振周波数からセル１４０ａまたはセル１４０ｂの遅延時間を評価した。なお、
ＲＯ回路のＴＥＧを構成するインバータのｎチャネル型トランジスタとｐチャネル型トラ
ンジスタのチャネル幅Ｗは、それぞれ１６μｍ、３２μｍとした。また、セル１４０ａ及
びセル１４０ｂが有するトランジスタ１３０ｔのチャネル幅Ｗは１６μｍ、セル１４０ａ
が有するトランジスタ１３１ｔのチャネル幅Ｗは４μｍ、セル１４０ｂが有するトランジ
スタ１３１ｔのチャネル幅Ｗは８μｍとした。また、セル１４０ｂのインバータ１８０及
びインバータ１８１が有するｎチャネル型トランジスタとｐチャネル型トランジスタのチ
ャネル幅Ｗは、それぞれ４μｍ、８μｍとした。また、シリコン膜を用いたｎチャネル型
トランジスタ及びｐチャネル型トランジスタは、全てチャネル長Ｌを０．５μｍとした。
また、セル１４０ａのトランジスタ１３１ｔは、Ｉｎ－Ｇａ－Ｚｎ系酸化物を含むＣＡＡ
Ｃ－ＯＳ膜を用い、そのチャネル長Ｌは１μｍとした。そして、トランジスタ１３１ｔは
、シリコン膜を用いたトランジスタ上に積層した。
次いで、ＲＯ回路のＴＥＧにおける電源電圧（ＶＤＤＲＯ）と、セル１４０ｂのインバー
タ１８０及びインバータ１８１の電源電圧（ＶＤＤＭＥＭ）との差をオーバードライブ電
圧（Ｏｖｅｒｄｒｉｖｅ Ｖｏｌｔａｇｅ）とし、オーバードライブ電圧に対するＲＯ１
段当たりの遅延時間を測定した。なお、配線１２２及び配線１２１に供給されるハイレベ
ルの電位とローレベルの電位の電位差は、ＶＤＤＭＥＭに相当する。
図３１に、遅延時間の測定結果を示す。図３１では、横軸がオーバードライブ電圧（ｍＶ
）、縦軸がＲＯ１段当たりの遅延時間を示す。なお、図３１では、縦軸の遅延時間を、Ｖ
ＤＤＲＯが２．００Ｖ、オーバードライブ電圧が０Ｖの時の遅延時間の測定値との相対値
で示す。また、図３１では、ＶＤＤＲＯが２．００Ｖのときの遅延時間を実線で、２．２
５Ｖのときの遅延時間を一点鎖線で、２．５０Ｖのときの遅延時間を鎖線で示す。
図３１に示すように、セル１４０ａを付加したＲＯ回路の方が、セル１４０ｂを付加した
ＲＯ回路よりも遅延時間が短く、遅延時間はセル１４０ａとセル１４０ｂの構成によって
異なることが確認された。
また、図３１に示すように、セル１４０ｂについては、オーバードライブ電圧を高めるこ
とによってスイッチ速度が向上するオーバードライブ効果が、ＶＤＤＲＯが低いほど顕著
であることが示唆された。しかし、セル１４０ｂでは、ＶＤＤＲＯの０．２倍以上のオー
バードライブ電圧が供給されても、セル１４０ａのスイッチ速度には及ばなかった。なお
、セル１４０ａでは、コンフィギュレーションデータが書き込まれる際に、トランジスタ
１３１ｔの閾値電圧に起因してノードＦＤの電位が降下するため、ノードＦＤの電位はＶ
ＤＤＭＥＭよりも低くなる。それにもかかわらず、オーバードライブ電圧を供給しないセ
ル１４０ａでは、オーバードライブ電圧を供給したセル１４０ｂよりも、スイッチ速度が
高いという結果が得られたことは、注目に値する。
また、オーバードライブ電圧が同じときに、セル１４０ａを付加したＲＯ回路の方が、セ
ル１４０ｂを付加したＲＯ回路よりも、消費電力が小さいことが確認された。
さらに、上記ＲＯ回路のＴＥＧに対応したＳＰＩＣＥシミュレーションより、セル１４０
ａを付加したＲＯ回路において、信号ＩＮの電位の上昇に伴う、ノードＦＤの電位の上昇
について検証した。計算では、ＶＤＤＲＯが２．５Ｖとした。計算の結果、信号ＩＮの電
位の上昇に伴い、コンフィギュレーションデータが”１”の場合は０．７５Ｖ、”０”の
場合は０．０７Ｖ、ノードＦＤの電位が上昇することが確認された。
よって、セル１４０ａを有する半導体装置では、オーバードライブ電圧を用いずに、単一
の電源電圧を用いた場合でも、消費電力低減、スイッチ速度向上といった、高い性能を得
られることが示された。
図３２に、試作したＰＬＤの顕微鏡写真を示す。図３２では、スイッチ回路及びコンフィ
ギュレーションメモリの動作を制御する駆動回路（Ｂｉｔ Ｄｒｉｖｅｒ、Ｗｏｒｄ Ｄ
ｒｉｖｅｒ）と、スイッチ回路及び配線を含む配線リソース（Ｒｏｕｔｉｎｇ Ｆａｂｒ
ｉｃ）と、ＩＯエレメント（Ｕｓｅｒ ＩＯ）と、コントローラ（Ｃｏｎｆｉｇｕｒａｔ
ｉｏｎ Ｃｏｎｔｒｏｌｌｅｒ）と、ＰＬＥ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ
Ｅｌｅｍｅｎｔ）とについて、対応する領域を矩形で囲って示す。
試作したＰＬＤは、Ｉｎ－Ｇａ－Ｚｎ系酸化物を含むＣＡＡＣ－ＯＳ膜を用いたトランジ
スタを、コンフィギュレーションメモリに有する。また、試作したＰＬＤでは、スイッチ
回路にセル１４０ａを有し、セル１４０ａが有するトランジスタ１３１ｔには、Ｉｎ－Ｇ
ａ－Ｚｎ系酸化物を含むＣＡＡＣ－ＯＳ膜が用いられている。
図３２に示すＰＬＤでは、ＰＬＥの数が２０個、コンフィギュレーションメモリが有する
メモリセルの数が７５２０個、ＩＯの端子数は２０個であり、ＰＬＥには標準的な機能を
搭載した。そして、ＣＡＡＣ－ＯＳ膜が用いられたトランジスタは、シリコン膜を用いた
トランジスタ上に積層した。シリコン膜を用いたｎチャネル型トランジスタ及びｐチャネ
ル型トランジスタは、全てチャネル長Ｌを０．５μｍとした。また、Ｉｎ－Ｇａ－Ｚｎ系
酸化物を含むＣＡＡＣ－ＯＳ膜を用いたトランジスタは、そのチャネル長Ｌを１μｍとし
た。
また、比較用として、コンフィギュレーションメモリにＳＲＡＭを用い、スイッチ回路に
セル１４０ｂを有するＰＬＤも試作した。セル１４０ａを用いたＰＬＤは、比較用のＰＬ
Ｄよりも、スイッチ回路のレイアウト面積を６０％、配線リソースの面積を５２％、ＰＬ
Ｄ全体の面積を約２２％も、それぞれ削減することができた。
セル１４０ａを用いて試作されたＰＬＤでは、カウントアップ・ダウン回路、シフト回路
など種々の回路構成に対して、例えば、単一の電源電圧２．５Ｖ、周波数５０ＭＨｚで、
正常に動作することが確認された。さらに、セル１４０ａを用いて試作されたＰＬＤでは
、データの保持動作、記憶装置に必要なデータを退避させておき、間欠的に電源供給を遮
断するノーマリーオフ動作も、確認できた。
図３３に、セル１４０ａを用いて試作されたＰＬＤにて、ＰＬＥを各段とする１３段のリ
ングオシレータを構成した場合の、発振周波数の経時変化を示す。室温にて２５０時間ま
での評価では発振周波数の著しい低下は見られていない。よって、セル１４０ａを用いて
試作されたＰＬＤでは、コンフィギュレーションメモリが、良好なデータ保持特性を有し
ていることが示唆された。
〈電子機器の例〉
本発明の一態様に係る半導体装置またはプログラマブルロジックデバイスは、表示機器、
パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉ
ｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるデ
ィスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導
体装置またはプログラマブルロジックデバイスを用いることができる電子機器として、携
帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチ
ルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲ
ーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）
、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（Ａ
ＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図３４に示す。
図３４（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、
表示部５００４、マイクロホン５００５、スピーカー５００６、操作キー５００７、スタ
イラス５００８等を有する。なお、図３４（Ａ）に示した携帯型ゲーム機は、２つの表示
部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の数は、
これに限定されない。
図３４（Ｂ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部
５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。第１表
示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体５６
０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部５６
０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接続部
５６０５により変更が可能である。第１表示部５６０３における映像を、接続部５６０５
における第１筐体５６０１と第２筐体５６０２との間の角度に従って、切り替える構成と
しても良い。また、第１表示部５６０３及び第２表示部５６０４の少なくとも一方に、位
置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入
力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。
或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装
置の画素部に設けることでも、付加することができる。
図３４（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２
、キーボード５４０３、ポインティングデバイス５４０４等を有する。
図３４（Ｄ）は電気冷凍冷蔵庫であり、筐体５３０１、冷蔵室用扉５３０２、冷凍室用扉
５３０３等を有する。
図３４（Ｅ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８
０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。操作キー５８０
４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体
５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接続部
５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接
続部５８０６により変更が可能である。表示部５８０３における映像を、接続部５８０６
における第１筐体５８０１と第２筐体５８０２との間の角度に従って切り替える構成とし
ても良い。
図３４（Ｆ）は普通自動車であり、車体５１０１、車輪５１０２、ダッシュボード５１０
３、ライト５１０４等を有する。
３１ マルチプレクサ
３２ マルチプレクサ
３３ マルチプレクサ
３４ マルチプレクサ
３５ マルチプレクサ
３６ マルチプレクサ
３７ マルチプレクサ
４１ マルチプレクサ
４２ マルチプレクサ
４３ マルチプレクサ
４４ ＯＲ回路
１００ ＰＬＤ
１０１ ＬＥ
１０２ 列
１０２－１ 列
１０２－２ 列
１０２－３ 列
１０３ 配線
１０４ 配線
１０４－１ 配線
１０４－２ 配線
１０４－３ 配線
１０５ 配線
１０５－１ 配線
１０５－２ 配線
１０５－３ 配線
１０６ 配線
１０６－１ 配線
１０６－２ 配線
１０６－３ 配線
１０７ 配線
１０８ 配線
１０９ 配線
１１０ スイッチ回路
１１１ 配線
１１１－１ 配線
１１１－２ 配線
１１１－３ 配線
１２０ スイッチ回路
１２０－１ スイッチ回路
１２０－２ スイッチ回路
１２０－３ スイッチ回路
１２０ａ スイッチ回路
１２０ｂ スイッチ回路
１２０ｃ スイッチ回路
１２１ 配線
１２２ 配線
１２２－１ 配線
１２２－２ 配線
１２２－３ 配線
１２２－ｎ 配線
１２３ 配線
１２３－１ 配線
１２３－ｎ 配線
１２５ 配線
１２６ スイッチ
１２６ｔ トランジスタ
１２７ 配線
１２８ 配線
１３１ スイッチ
１３１ｔ トランジスタ
１３０ スイッチ
１３０ｔ トランジスタ
１３２ 容量素子
１３３ｔ トランジスタ
１４０ セル
１４０－１ セル
１４０－２ セル
１４０－３ セル
１４０－４ セル
１４０－ｎ セル
１５０ ＩＯ
１５１ 列
１５２ 配線
１５３ 配線
１５４ 配線
１５５ 配線
１５６ 配線
１５７ スイッチ
１６０ ＬＵＴ
１６１ フリップフロップ
１６２ コンフィギュレーションメモリ
１６３ 入力端子
１６４ 出力端子
１６５ 出力端子
１６６ ＡＮＤ回路
１６８ マルチプレクサ
１６９ コンフィギュレーションメモリ
１７０ ロジックアレイ
１７２ ＰＬＬ
１７３ ＲＡＭ
１７４ 乗算器
１７５ 配線リソース
１８０ インバータ
１８１ インバータ
１８２ ラッチ
１８３ インバータ
１８４ トランジスタ
１８５ 配線
１９５ 配線
１９６ 配線
２００ メモリセル
２０１ スイッチ
２０２ スイッチ
２０３ スイッチ
２０４ スイッチ
２０５ スイッチ
２０６ 容量素子
２０７ 容量素子
２０８ 配線
２０９ 配線
２１０ 配線
２１１ 配線
２１２ 配線
２１３ 配線
２１３ａ 配線
２１３ｂ 配線
２１４ 配線
２１５ 配線
２１６ 配線
２１７ スイッチ
２２０ 組
２２０ａ 組
２２０ｂ 組
２２０ｃ 組
２２０ｄ 組
２２１ ＬＥ
２２２ 配線
２２３ 配線
２２４ ラッチ
２２５ ロジックセル
２３０ ＩＯ
２３１ａ ＥｘＯＲ回路
２３１ｂ ＥｘＯＲ回路
２３２ トライステートバッファ
２３３ インバータ
２３４ バッファ
２３６ 端子
４００ 半導体基板
４０１ 素子分離用絶縁膜
４０２ 不純物領域
４０３ 不純物領域
４０４ ゲート電極
４０５ ゲート絶縁膜
４０９ 絶縁膜
４１０ 配線
４１１ 配線
４１２ 配線
４１５ 配線
４１６ 配線
４１７ 配線
４２０ 絶縁膜
４２１ 配線
４３０ 半導体膜
４３１ ゲート絶縁膜
４３２ 導電膜
４３３ 導電膜
４３４ ゲート電極
４３５ 導電膜
４４０ 絶縁膜
４４１ 絶縁膜
４４２ 絶縁膜
４４３ 導電膜
５０１ ＮＡＮＤ回路
５０２ インバータ
５０３ インバータ
５０４ インバータ
５０５ ＮＯＲ回路
５０６ インバータ
５０７ インバータ
５０８ ｐチャネル型トランジスタ
５０９ ｎチャネル型トランジスタ
５１０ インバータ
５１１ インバータ
６０１ トランジスタ
６０２ 導電膜
６０３ 導電膜
６０４ ゲート電極
６０５ 絶縁膜
６０６ 絶縁膜
６０７ 酸化物半導体膜
６０８ ソース電極
６０９ ドレイン電極
６１０ 絶縁膜
６１１ ゲート電極
６１２ 絶縁膜
６３０ トランジスタ
６３１ 半導体基板
６３２ 素子分離用絶縁膜
６３３ ｐウェル
６３４ 不純物領域
６３５ 不純物領域
６３６ ゲート電極
６３７ ゲート絶縁膜
６３８ 絶縁膜
６３９ 配線
６４０ 配線
６４１ 配線
６４２ 配線
６４３ 絶縁膜
６４５ 配線
６４６ 絶縁膜
６４７ 配線
６４８ 配線
６４９ 絶縁膜
６５０ 配線
６５１ 絶縁膜
６５２ 配線
６５３ 絶縁膜
６５４ 配線
６５５ 絶縁膜
６５６ 配線
５００１ 筐体
５００２ 筐体
５００３ 表示部
５００４ 表示部
５００５ マイクロホン
５００６ スピーカー
５００７ 操作キー
５００８ スタイラス
５１０１ 車体
５１０２ 車輪
５１０３ ダッシュボード
５１０４ ライト
５３０１ 筐体
５３０２ 冷蔵室用扉
５３０３ 冷凍室用扉
５４０１ 筐体
５４０２ 表示部
５４０３ キーボード
５４０４ ポインティングデバイス
５６０１ 筐体
５６０２ 筐体
５６０３ 表示部
５６０４ 表示部
５６０５ 接続部
５６０６ 操作キー
５８０１ 筐体
５８０２ 筐体
５８０３ 表示部
５８０４ 操作キー
５８０５ レンズ
５８０６ 接続部

Claims (4)

  1. シリコンをチャネル形成領域に含む第１のトランジスタと、
    前記第１のトランジスタのチャネル形成領域の上層に配置される酸化物半導体膜に、チャネル形成領域を有する第２のトランジスタと、を有し、
    前記第２のトランジスタのソースまたはドレインの一方は、前記第１のトランジスタのゲートと常に導通している半導体装置であって、
    前記第２のトランジスタは、前記酸化物半導体膜の下層に第１のゲート電極としての機能を有する第１の導電膜を有し、
    前記第２のトランジスタは、前記酸化物半導体膜の上層に第２のゲート電極としての機能を有する第２の導電膜を有し、
    前記第２のトランジスタのソースまたはドレインの一方は、第３の導電膜及び第４の導電膜と常に導通しており、
    前記第２のトランジスタのソースまたはドレインの他方は、第５の導電膜及び第６の導電膜と常に導通しており、
    前記第３の導電膜及び前記第５の導電膜は、前記酸化物半導体膜の上層に配置され、
    前記第４の導電膜及び前記第６の導電膜は、前記酸化物半導体膜の下層に配置され、
    前記第４の導電膜は、前記第１のトランジスタのゲートとしての機能を有する第７の導電膜と異なる層に配置される半導体装置。
  2. シリコンをチャネル形成領域に含む第１のトランジスタと、
    前記第１のトランジスタのチャネル形成領域の上層に配置される酸化物半導体膜に、チャネル形成領域を有する第２のトランジスタと、を有し、
    前記第２のトランジスタのソースまたはドレインの一方は、前記第１のトランジスタのゲートと常に導通している半導体装置であって、
    前記第２のトランジスタは、前記酸化物半導体膜の下層に第１のゲート電極としての機能を有する第１の導電膜を有し、
    前記第２のトランジスタは、前記酸化物半導体膜の上層に第２のゲート電極としての機能を有する第２の導電膜を有し、
    前記第２のトランジスタのソースまたはドレインの一方は、第３の導電膜及び第４の導電膜と常に導通しており、
    前記第２のトランジスタのソースまたはドレインの他方は、第５の導電膜及び第６の導電膜と常に導通しており、
    前記第３の導電膜及び前記第５の導電膜は、前記酸化物半導体膜の上層に配置され、
    前記第４の導電膜及び前記第６の導電膜は、前記酸化物半導体膜の下層に配置され、
    前記第４の導電膜は、前記第１のトランジスタのゲートとしての機能を有する第７の導電膜と異なる層に配置され、
    前記第４の導電膜及び前記第６の導電膜は、前記第２のトランジスタのチャネル長方向の断面視において、前記第２の導電膜と重なりを有さない半導体装置。
  3. シリコンをチャネル形成領域に含む第１のトランジスタと、
    前記第１のトランジスタのチャネル形成領域の上層に配置される酸化物半導体膜に、チャネル形成領域を有する第２のトランジスタと、を有し、
    前記第２のトランジスタのソースまたはドレインの一方は、前記第１のトランジスタのゲートと常に導通している半導体装置であって、
    前記第２のトランジスタは、前記酸化物半導体膜の下層に第１のゲート電極としての機能を有する第１の導電膜を有し、
    前記第２のトランジスタは、前記酸化物半導体膜の上層に第２のゲート電極としての機能を有する第２の導電膜を有し、
    前記第２のトランジスタのソースまたはドレインの一方は、第３の導電膜及び第４の導電膜と常に導通しており、
    前記第２のトランジスタのソースまたはドレインの他方は、第５の導電膜及び第６の導電膜と常に導通しており、
    前記第３の導電膜及び前記第５の導電膜は、前記酸化物半導体膜の上層に配置され、
    前記第４の導電膜及び前記第６の導電膜は、前記酸化物半導体膜の下層に配置され、
    前記第４の導電膜は、前記第１のトランジスタのゲートとしての機能を有する第７の導電膜と異なる層に配置され、
    前記第５の導電膜は、前記酸化物半導体膜と重ならない領域において、前記第６の導電膜と接する領域を有し、
    前記第３の導電膜は、前記酸化物半導体膜と重ならない領域において、前記第４の導電膜と接する領域を有する半導体装置。
  4. 請求項１乃至請求項３のいずれか一において、
    前記第２の導電膜は、前記第５の導電膜と重なりを有する半導体装置。
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