KR20150021021A - 프로그래머블 로직 디바이스 및 반도체 장치 - Google Patents

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다카유키 이케다
요시유키 구로카와
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

복수의 열(column)로 배열된 논리 소자를 포함하는 프로그래머블 로직 디바이스가 제공된다. 논리 소자를 접속하는 배선이 복수의 열 사이에 배열된다. 배선과 논리 소자 사이의 전기적 접속을 제어하는 스위치 회로가 또한 복수의 열 사이에 배열된다. 스위치 회로 각각은 컨피규레이션 데이터에 따라 배선 중 하나와 논리 소자 중 하나의 입력 단자 사이의 전기적 접속을 선택한다.

Description

프로그래머블 로직 디바이스 및 반도체 장치{PROGRAMMABLE LOGIC DEVICE AND SEMICONDUCTOR DEVICE}
본 발명은 물건, 방법, 또는, 제조 방법에 관한 것이다. 또한, 본 발명은 프로세스(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 특히, 본 발명은, 예를 들어, 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 그들의 구동 방법, 또는, 그들의 제조 방법에 관한 것이다. 특히, 본 발명의 일 양태는, 하드웨어의 구성을 변경할 수 있는 프로그래머블 로직 디바이스(programmable logic device)와, 상기 프로그래머블 로직 디바이스를 포함하는 반도체 장치에 관한 것이다.
프로그래머블 로직 디바이스(PLD)에서는, 적당한 규모의 논리 소자(기본 블록)로 논리 회로가 구성되고, 각 논리 소자의 기능 및 논리 소자 간의 접속구조를 제조 후에 변경할 수 있다. 구체적으로, 상기 PLD는, 복수의 논리 소자와, 논리 소자 간의 접속을 제어하는 배선 리소스(routing resource)와, 레지스터를 포함한다. 상기 레지스터는, 각 논리 소자의 기능과, 배선 리소스에 의해 구성되는 논리 소자 간의 접속을 정의하기 위한 데이터(컨피규레이션(configuration) 데이터)를 저장한다.
컨피규레이션 데이터를 저장하기 위한 레지스터는 컨피규레이션 메모리라고 불린다. 컨피규레이션 데이터의 컨피규레이션 메모리에의 저장은 컨피규레이션(configuration)이라고 불린다. 특히, 컨피규레이션 메모리에의 다른 컨피규레이션 데이터의 저장은 리컨피규레이션(reconfiguration; 재구성)이라고 불린다.
동작(이러한 처리는 동적 재구성(dynamic reconfiguration)이라고 부름) 중에 논리 회로의 재구성이 가능한 PLD는, 통상적인 PLD에 비하여 면적 효율이 높다는 이점을 갖는다. 멀티콘텍스트 방식(multi-context system)은, 논리 소자 또는 배선 리소스에 대응하는 컨피규레이션 메모리에, 메모리 소자로부터 판독된 컨피규레이션 데이터를 저장하는 방식으로 동적 재구성을 실현하는 방법이다. 멀티콘텍스트 방식은, 컨피규레이션 데이터를 메모리 소자로부터 논리 소자 또는 배선 리소스에 대응하는 컨피규레이션 메모리에 순서대로 보내어서 동적 재구성을 실현하는 컨피규레이션 데이터 배송 방식에 비해, 논리 회로의 재구성을 고속으로 행할 수 있다.
특허문헌 1에는, DRAM(Dynamic Random Access Memory)으로부터 전송된 컨피규레이션 데이터를, SRAM(Static Random Access Memory)으로 구성되는 컨피규레이션 메모리에 저장함으로써, 단시간에 재구성을 행하는 프로그램가능 LSI에 대해서 기재되어 있다.
일본 특허 출원 공개 평10-285014호
멀티콘텍스트 방식을 이용한 PLD는, 메모리 소자 외에 컨피규레이션 메모리를 가질 필요가 있기 때문에, 컨피규레이션 데이터 배송 방식 등의 동적 재구성을 실현하는 다른 방법을 사용하는 경우보다, PLD에서 메모리 소자 및 컨피규레이션 메모리 등의 기억 장치의 면적이 커서, PLD는 면적 효율이 높은 동적 재구성의 이점을 전적으로 이용할 수 없다. 특히, SRAM은 메모리 셀당 소자 수가 많이 필요하므로, 기억 장치의 면적을 작게 하는 것이 어렵다. DRAM은, 메모리 셀당 소자 수가 SRAM에 비해서 적으므로, 기억 장치의 면적을 작게 하는 데에 효과적이지만, 리프레시 동작이 필요하기 때문에 소비 전력을 억제하는 것이 어렵다.
프로그래머블 로직 디바이스의 설계의 유연성을 향상시키면, 배선 리소스에 포함되는 스위치의 수는 증가하는 경향이 있다. 배선 리소스의 스위치의 도통/비도통 상태의 선택(스위칭)은 컨피규레이션 데이터에 의해 정해지므로, 상기 스위치의 수가 증가하면, 프로그래머블 로직 디바이스의 회로 규모에 대하여 하나의 회로 구성에 대응하는 컨피규레이션 데이터의 용량이 상대적으로 커진다. 따라서, 컨피규레이션 메모리에의 컨피규레이션 데이터의 전송에 시간을 요한다. 또한, 상기 스위치의 수가 증가하면 큰 기억 용량의 메모리 소자 또는 컨피규레이션 메모리가 필요하게 되어, 기억 장치의 면적이 커지는 것을 억제하는 것이 어렵게 된다. 또한, 스위치의 수가 증가하면, 프로그래머블 로직 디바이스 내부에서, 스위치를 경유하는 신호의 지연이 현저해져, 프로그래머블 로직 디바이스의 고속 동작이 억제된다.
배선 리소스의 스위치에 접속된 각종 배선은, 프로그래머블 로직 디바이스의 전원을 차단한 후에 그 전위가 부유 상태(floating)로 될 경우가 있다. 컨피규레이션 메모리에 이용되는 기억 소자의 구성에 따라, 배선 리소스에 포함되는 스위치의 스위칭을 정하는 컨피규레이션 데이터가, 프로그래머블 로직 디바이스의 전원을 차단했을 때에 소실되는 경우가 있다. 예를 들어, 상기 특허문헌 1에 기재된 프로그램가능 LSI에서는, 컨피규레이션 메모리가 SRAM으로 구성되어 있기 때문에, 프로그래머블 로직 디바이스의 전원을 차단하면 컨피규레이션 데이터는 소실된다. 배선의 전위가 부유 상태로 되고, 컨피규레이션 데이터가 소실되었을 경우, 통상적인 동작 시에 전기적으로 분리되어 있는 배선들이 프로그래머블 로직 디바이스의 전원을 투입한 후에 상기 스위치를 통해 도통 상태로 될 경우가 있다. 이 경우, 이들 배선 간의 전위가 상이하면, 이들의 배선에 대량의 전류가 흘러서 프로그래머블 로직 디바이스가 파손될 가능성이 있다.
전술한 바와 같은 기술적 배경을 고려하면, 본 발명의 일 양태는, 설계의 자유도를 높이면서, 논리 소자 간의 접속을 제어하는 스위치의 수를 적게 할 수 있는 프로그래머블 로직 디바이스의 제공을 하나의 과제로 한다. 본 발명의 일 양태는, 고신뢰성의 프로그래머블 로직 디바이스의 제공을 다른 하나의 과제로 한다.
본 발명의 일 양태는, 상기 프로그래머블 로직 디바이스를 이용하여, 고속 동작, 혹은 고신뢰성을 실현할 수 있는 반도체 장치의 제공을 다른 하나의 과제로 한다.
프로그래머블 로직 디바이스의 회로 규모가 커지면, 보다 큰 기억 용량을 갖는 컨피규레이션 메모리가 필요하기 때문에, 프로그래머블 로직 디바이스의 면적이 증가하는 것을 억제하는 것이 어렵게 된다.
이를 고려하여, 본 발명의 일 양태는, 회로 규모가 증가해도 레이아웃의 면적을 작게 할 수 있는 프로그래머블 로직 디바이스의 제공을 하나의 과제로 한다.
본 발명의 일 양태는, 기억 장치의 면적을 작게 할 수 있는 프로그래머블 로직 디바이스의 제공을 다른 하나의 과제로 한다. 본 발명의 일 양태는, 논리 회로의 재구성을 고속으로 행할 수 있고, 기억 장치의 면적을 작게 제할 수 있는 프로그래머블 로직 디바이스의 제공을 하나의 과제로 한다. 본 발명의 일 양태는, 논리 회로의 재구성을 고속으로 행할 수 있고, 기억 장치의 면적을 작게 할 수 있고, 고속 동작을 실현할 수 있는 프로그래머블 로직 디바이스의 제공을 다른 하나의 과제로 한다.
본 발명의 일 양태는, 상기 프로그래머블 로직 디바이스를 이용함으로써, 소형화, 혹은 고기능화를 실현할 수 있는 반도체 장치의 제공을 또 다른 하나의 과제로 한다.
본 발명의 일 양태는, 신규한 반도체 장치 등의 제공을 하나의 과제로 한다. 이들의 과제의 기재는, 다른 과제의 존재를 방해하는 것이 아님에 주의한다. 본 발명의 일 양태는, 이들의 과제 모두를 해결할 필요는 없는 것이다. 이들 이외의 과제는, 명세서, 도면, 청구항 등의 기재로부터 명확하며, 명세서, 도면, 청구항 등의 기재로부터 추출될 수 있다.
본 발명의 제1 양태에서는, 배선 리소스에 포함되는 스위치 회로는, 그 도통/비도통 상태를 유지하는 기억 장치의 기능을 갖는다. 구체적으로, 상기 스위치 회로는, 배선 또는 단자 사이의 전기적인 접속을 제어하는 제1 스위치로서 기능하는 제1 트랜지스터와, 컨피규레이션 데이터에 의해 정해진 양의 전하를, 해당 제1 트랜지스터의 게이트에 공급, 유지, 방출하는 제2 스위치로서 기능하는 제2 트랜지스터를 포함하는 복수의 그룹을 포함한다. 컨피규레이션 데이터에 따라, 상기 복수의 그룹 중 하나에서의 상기 제1 트랜지스터가 도통 상태로 됨으로써, 복수의 배선과 논리 소자의 입력 단자 사이의, 스위치 회로를 개재한 접속구조가 정해진다.
실리콘보다 밴드갭이 넓고, 진성 캐리어 밀도가 실리콘보다 낮은 반도체 막에 채널 형성 영역을 갖는 트랜지스터는, 통상적인 실리콘이나 게르마늄 등의 반도체에 채널 형성 영역을 갖는 트랜지스터에 비해, 오프 전류를 상당히 작게 할 수 있다. 실리콘보다 밴드갭이 넓고, 진성 캐리어 밀도가 실리콘보다 낮은 반도체로서는, 예를 들어, 실리콘의 2배 이상의 넓은 밴드갭을 갖는 산화물 반도체, 탄화 실리콘 및 질화 갈륨 등을 들 수 있다.
제2 트랜지스터는, 제1 트랜지스터의 게이트에 유지되어 있는 전하가 누설되는 것을 막기 위해서, 오프 전류가 현저하게 작은 것이 바람직하다. 따라서, 전술한 바와 같은, 실리콘보다 밴드갭이 넓고, 진성 캐리어 밀도가 실리콘보다 낮은 반도체 막에 채널 형성 영역을 갖는 트랜지스터를 제2 트랜지스터로서 이용하는 것이 바람직하다.
상기 구성을 갖는 스위치 회로에서는, 컨피규레이션 데이터에 의해, 배선 또는 단자 사이의 전기적인 접속을 제어하는 제1 트랜지스터의 도통/비도통 상태가 정해지고, 오프 전류가 현저하게 작은 제2 트랜지스터에 의해 유지된다. 따라서, 본 발명의 일 양태에 따른 프로그래머블 로직 디바이스에서는, 스위치 회로가 컨피규레이션 메모리로서의 기능과, 메모리 소자로서의 기능을 모두 갖고 있고, 각 그룹의 소자 수가 SRAM보다 작다. 결과적으로, 컨피규레이션 메모리와 메모리 소자 양쪽 모두를 마련하는 종래의 구성의 프로그래머블 로직 디바이스의 경우보다, 컨피규레이션 데이터를 저장하기 위한 기억 장치의 면적을 작게 할 수 있다.
상기 제2 트랜지스터의 오프 전류는 실리콘 막에 채널 형성 영역을 갖는 트랜지스터보다 작으므로, 해당 스위치 회로에서의 데이터의 유지 시간을 DRAM보다 길게 할 수 있다. 따라서, 데이터 재기입(rewriting)의 빈도를 적게 할 수 있고, 그에 따라 소비 전력을 작게 할 수 있다.
또한, 본 발명의 제1 양태에 따른 프로그래머블 로직 디바이스는, 복수의 제1 논리 소자를 포함하는 열과, 복수의 제2 논리 소자를 포함하는 열과, 복수의 제3 논리 소자를 포함하는 열을 적어도 포함한다. 또한, 본 발명의 제1 양태에 따른 프로그래머블 로직 디바이스는, 복수의 제1 논리 소자의 출력 단자에 전기적으로 접속된 복수의 제1 배선과, 복수의 제2 논리 소자의 출력 단자에 전기적으로 접속된 복수의 제2 배선과, 복수의 제3 논리 소자의 출력 단자에 전기적으로 접속된 복수의 제3 배선을 포함한다. 제1 배선 및 제2 배선은 복수의 제1 논리 소자와 복수의 제2 논리 소자 사이에 마련된다. 제3 배선은 복수의 제1 논리 소자와 복수의 제2 논리 소자 사이와, 복수의 제2 논리 소자와 복수의 제3 논리 소자 사이에 마련되어 있다.
본 발명의 제1 양태에서는, 제1 내지 제3 배선과 상기 복수의 제2 논리 소자의 입력 단자 사이의 전기적인 접속은, 복수의 상기 스위치 회로에 의해 제어된다. 구체적으로는, 각 스위치 회로에서, 컨피규레이션 데이터에 따라서 상기 복수의 그룹 중 하나의 상기 제1 트랜지스터가 도통 상태로 되어, 제1 내지 제3 배선과, 상기 복수의 제2 논리 소자의 입력 단자 사이의 전기적인 접속구조가 정해진다.
본 발명의 제1 양태에서는, 상기 구성에 의해, 하나의 제2 논리 소자와 다른 하나의 제2 논리 소자 간의 전기적인 접속을 하나의 스위치 회로에 의해 제어할 수 있다. 하나의 제1 논리 소자와 하나의 제2 논리 소자 간의 전기적인 접속을 하나의 스위치 회로에 의해 제어할 수 있다. 또한, 하나의 제2 논리 소자와 하나의 제3 논리 소자 간의 전기적인 접속을 하나의 스위치 회로에 의해 제어할 수 있다. 따라서, 본 발명의 일 양태에서는, 프로그래머블 로직 디바이스에서의 설계의 자유도를 높이면서, 배선 리소스에 포함되는 스위치 회로의 수를 적게 할 수 있다.
본 발명의 제2 양태에서는, 배선 리소스에 포함되는 스위치 회로가 각각, 제1 스위치와, 상기 제1 스위치를 통해 컨피규레이션 데이터를 포함하는 신호가 인가되는 노드의 전위에 따라서 배선 간의 전기적인 접속을 제어하는 제2 스위치를 적어도 포함하는 복수의 그룹을 포함한다. 컨피규레이션 데이터에 따라, 상기 복수의 그룹 중 하나에서 상기 제2 스위치가 도통 상태로 되어, 복수의 논리 소자의 출력 단자에 접속된 복수의 배선 중 하나와, 하나의 논리 소자의 입력 단자에 전기적으로 접속된 배선 중 하나 사이의 스위치 회로를 개재한 접속구조가 정해진다.
또한, 본 발명의 제2 양태에 따른 프로그래머블 로직 디바이스는, 복수의 제1 논리 소자를 포함하는 열과, 복수의 제2 논리 소자를 포함하는 열과, 복수의 제3 논리 소자를 갖는 열을 적어도 포함한다. 여기서, 복수의 제1 논리 소자의 출력 단자에 전기적으로 접속된 복수의 배선을 제1 배선이라고 하고, 복수의 제2 논리 소자의 출력 단자에 전기적으로 접속된 복수의 배선을 제2 배선이라고 하고, 복수의 제3 논리 소자의 출력 단자에 전기적으로 접속된 복수의 배선을 제3 배선이라고 한다. 본 발명의 일 양태에서는, 복수의 제1 배선 및 복수의 제2 배선은, 복수의 제1 논리 소자를 포함하는 열과, 복수의 제2 논리 소자를 포함하는 열 사이에 마련된다. 또한, 복수의 제3 배선은, 복수의 제1 논리 소자를 포함하는 열과 복수의 제2 논리 소자를 포함하는 열 사이 및 복수의 제2 논리 소자를 포함하는 열과 복수의 제3 논리 소자를 포함하는 열 사이에 마련되어 있다.
여기서, 복수의 제2 논리 소자의 입력 단자에 전기적으로 접속된 복수의 배선을 제4 배선이라고 한다. 본 발명의 일 양태에서는, 복수의 제1 내지 제3 배선과, 복수의 제4 배선의 전기적인 접속은, 복수의 상기 스위치 회로에 의해 제어된다. 구체적으로는, 컨피규레이션 데이터에 따라, 각 스위치 회로의 상기 복수의 그룹 중 하나에서 상기 제2 스위치가 도통 상태로 되어, 복수의 제1 내지 제3 배선 중 하나와, 복수의 제4 배선 중 하나의 전기적인 접속구조가 정해진다.
본 발명의 제2 양태에서는, 상기 구성에 의해, 하나의 제2 논리 소자와, 다른 하나의 제2 논리 소자 사이의 전기적인 접속을, 하나의 스위치 회로에 의해 제어할 수 있다. 하나의 제1 논리 소자와 하나의 제2 논리 소자 사이의 전기적인 접속을, 하나의 스위치 회로에 의해 제어할 수 있다. 또한, 하나의 제2 논리 소자와 하나의 제3 논리 소자 사이의 전기적인 접속을, 하나의 스위치 회로에 의해 제어할 수 있다. 따라서, 본 발명의 일 양태에서는, 프로그래머블 로직 디바이스에서의 설계의 자유도를 높이면서, 배선 리소스에 포함되는 스위치 회로의 수를 적게 할 수 있다.
또한, 본 발명의 제2 양태에 따른 프로그래머블 로직 디바이스는, 제1 내지 제3 논리 소자 중 어느 하나의 입력 단자에 전기적으로 접속된 배선과, 소정의 전위가 인가된 배선 사이의 전기적인 접속을 제어하는 스위치를 포함한다. 본 발명의 일 양태에서는, 상기 구성에 의해, 입력 단자에 전기적으로 접속된 상기 배선의 전위를, 소정의 레벨로 되도록 초기화할 수 있다. 따라서, 프로그래머블 로직 디바이스의 전원이 차단된 후에, 입력 단자에 전기적으로 접속된 상기 배선의 전위가 부유 상태로 되고, 컨피규레이션 데이터가 소실되어, 프로그래머블 로직 디바이스에 전원이 투입된 후, 입력 단자에 전기적으로 접속된 상기 배선과, 출력 단자에 전기적으로 접속된 복수의 배선 사이가 도통 상태로 되어도, 상기 배선 간에 흐르는 전류가 입력 단자를 통해서 논리 소자로 흐르는 것을 방지할 수 있다. 결과적으로, 프로그래머블 로직 디바이스의 손상을 방지할 수 있다. 프로그래머블 로직 디바이스에 전원이 투입된 직후에는, 논리 소자의 입력 단자가 하이 레벨 전위와 로우 레벨 전위 사이의 중간 전위가 될 경우가 있다. 중간 전위가 논리 소자의 입력 단자에 인가되면, 논리 소자에 포함되는 CMOS 회로에 관통 전류(shoot-through current)가 생기기 쉽다. 그러나, 본 발명의 일 양태에서는, 상기 구성에 의해, 전원이 투입된 후에 입력 단자가 중간 전위가 되는 것을 막을 수 있으므로, 상기 관통 전류가 생기는 것을 방지할 수 있다.
초기화를 행하기 위한 상기 스위치 외에, 본 발명의 제2 양태에 따른 프로그래머블 로직 디바이스는, 입력 단자에 전기적으로 접속된 배선의 전위를, 하이 또는 로우로 유지하는 기능을 갖는 래치를 포함해도 된다. 본 발명의 일 양태에서는, 상기 구성에 의해, 전원이 투입된 후에, 입력 단자의 전위를 하이 또는 로우로 유지할 수 있으므로, 상기 관통 전류가 생기는 것을 방지할 수 있다.
본 발명의 제3 양태에서는, 논리 소자에 포함되는 컨피규레이션 메모리가, 복수의 제1 스위치와, 각각 상기 제1 스위치를 통해 컨피규레이션 데이터를 포함하는 제1 신호가 인가되는 제1 노드의 전위에 따라, 제1 전위가 공급되는 제1 배선과, 제2 배선 사이의 전기적인 접속을 제어하는 복수의 제2 스위치와, 복수의 제3 스위치와, 각각 상기 제3 스위치를 통해 상기 제1 신호에 대하여 극성이 반대인 제2 신호가 인가되는 제2 노드의 전위에 따라, 상기 제1 전위보다 낮은 제2 전위가 공급되는 제3 배선과, 상기 제2 배선 사이의 전기적인 접속을 제어하는 복수의 제4 스위치와, 각각 제2 배선의 전위의 제4 배선으로의 출력을 제어하는 복수의 제5 스위치를 포함한다. 상기 컨피규레이션 데이터에 따라, 상기 논리 소자에서 행하여지는 논리 연산이 정의된다.
본 발명의 제3 양태에서는, 상기 구성에 의해, 컨피규레이션 데이터에 따라 제1 전위 또는 제2 전위를 제4 배선에 인가할 수 있다. 따라서, 컨피규레이션 데이터를 컨피규레이션 메모리로부터 판독하기 전에, 제4 배선을 프리차지하지 않고도, 정확하게 컨피규레이션 데이터를 판독할 수 있다. 그 때문에, 컨피규레이션 메모리의 구동 회로에 프리차지용 회로를 설치할 필요가 없어, 프로그래머블 로직 디바이스의 면적이 커지는 것을 방지할 수 있다.
본 발명의 제4 양태에서는, 전술한 바와 같은 구조를 갖는 컨피규레이션 메모리를 각각 포함하는 복수의 논리 소자가 열을 이루어 배치되어 있고, 상기 복수의 논리 소자에 포함되는 컨피규레이션 메모리가 행렬 형상으로 배치되어 있다. 본 발명의 제4 양태에서는, 배선 리소스에 포함되는 복수의 스위치 회로도 행렬 형상으로 배치되어 있다.
제3 양태의 컨피규레이션 메모리에서는, 제1 스위치와 제2 스위치로 구성되는 부분 및 제3 스위치와 제4 스위치로 구성되는 부분은, 제2 양태의 스위치 회로에서의 제1 스위치와 제2 스위치로 구성되는 부분과, 스위치 간의 접속 구성이 동일하다. 따라서, 본 발명의 제4 양태에서는, 컨피규레이션 메모리와 스위치 회로를 행렬 형상으로 배치시킴으로써, 컨피규레이션 메모리의 동작과 스위치 회로의 동작을 동일한 구동 회로에 의해 제어하는 것이 가능해 진다. 따라서, 스위치 회로의 구동 회로와 컨피규레이션 메모리의 구동 회로를 별개로 마련할 경우에 비해, 프로그래머블 로직 디바이스의 면적의 증가를 방지할 수 있다.
본 발명의 일 양태에 의해, 기억 장치의 면적을 작게 할 수 있는 프로그래머블 로직 디바이스를 제공할 수 있다. 본 발명의 일 양태에 의해, 논리 회로의 재구성을 고속으로 행할 수 있고, 기억 장치의 면적을 작게 할 수 있는 프로그래머블 로직 디바이스를 제공할 수 있다. 또한, 본 발명의 일 양태에 의해, 논리 회로의 재구성을 고속으로 행할 수 있고, 기억 장치의 면적을 작게 할 수 있고, 고속 동작을 실현할 수 있는 프로그래머블 로직 디바이스를 제공할 수 있다. 본 발명의 일 양태는, 상기 프로그래머블 로직 디바이스를 이용함으로써, 소형화, 혹은 고기능화를 실현할 수 있는 반도체 장치를 제공할 수 있다.
본 발명의 일 양태에 의해, 설계의 자유도를 높이면서, 논리 소자 간의 접속을 제어하는 스위치의 수를 적게 할 수 있는 프로그래머블 로직 디바이스를 제공할 수 있다. 본 발명의 일 양태에 의해, 신뢰성이 높은 프로그래머블 로직 디바이스를 제공할 수 있다. 또한, 본 발명의 일 양태에 의해, 고속 동작, 혹은 고신뢰성을 실현할 수 있는 반도체 장치를 제공할 수 있다.
본 발명의 일 양태에 의해, 회로 규모가 커져도 레이아웃의 면적을 작게 할 수 있는 프로그래머블 로직 디바이스를 제공할 수 있다. 본 발명의 일 양태에 의해, 소형화된 반도체 장치를 제공할 수 있다.
도 1의 (A) 내지 (C)는 PLD 및 스위치 회로의 구성을 도시하는 도면.
도 2는 스위치 회로의 구성을 도시하는 도면.
도 3은 스위치 회로의 구성을 도시하는 도면.
도 4는 스위치 회로의 구성을 도시하는 도면.
도 5는 타이밍차트.
도 6은 스위치 회로의 구성을 도시하는 도면.
도 7은 타이밍차트.
도 8은 스위치 회로의 구성을 도시하는 도면.
도 9는 스위치 회로의 구성을 도시하는 도면.
도 10은 스위치 회로의 구성을 도시하는 도면.
도 11은 타이밍차트.
도 12는 스위치 회로의 구성을 도시하는 도면.
도 13의 (A) 및 (B)는 각각 셀의 구성을 도시하는 도면.
도 14의 (A) 및 (B)는 래치의 구성을 도시하는 도면.
도 15는 PLD의 구성을 도시하는 도면.
도 16의 (A) 내지 (C)는 각각 논리 소자의 구성을 도시하는 도면.
도 17은 PLD의 상면도.
도 18의 (A) 내지 (C)는 각각 LUT의 구성을 도시하는 도면.
도 19는 셀의 단면도.
도 20은 트랜지스터의 단면도.
도 21은 트랜지스터의 적층 구조를 도시하는 도면.
도 22는 트랜지스터의 적층 구조를 도시하는 도면.
도 23은 트랜지스터의 적층 구조를 도시하는 도면.
도 24는 컨피규레이션 메모리의 회로도.
도 25는 논리 소자의 구성예를 도시하는 도면.
도 26은 IO(Input/Output)의 구성예를 도시하는 도면.
도 27은 3 상태 버퍼의 회로도.
도 28은 PLD의 마스크 패턴을 도시하는 도면.
도 29는 PLD의 구성예를 도시하는 도면.
도 30은 셀의 회로도 및 타이밍차트.
도 31은 오버드라이브 전압과 지연 시간의 관계를 나타내는 도면.
도 32는 PLD의 현미경 사진.
도 33은 링 오실레이터의 발진 주파수의 경시 변화를 도시하는 도면.
도 34의 (A) 내지 (F)는 각각 전자 기기를 도시하는 도면.
이하에서는, 본 발명의 실시 형태에 대해서 도면을 이용해서 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 일탈하지 않고서 그 형태 및 상세를 다양하게 변경할 수 있음을 당업자가 용이하게 이해할 수 있다는 점에 주목한다. 따라서, 본 발명은 이하에 기재하는 실시 형태의 기재 내용에 한정해서 해석되어서는 안된다.
또한, 본 발명의 프로그래머블 로직 디바이스는, 마이크로프로세서, 화상 처리 회로, 반도체 표시 장치용의 컨트롤러, DSP(digital signal processor), 마이크로 컨트롤러 등의, 반도체 소자를 이용하여 형성되는 각종 반도체 집적 회로를 그 범주에 포함한다. 본 발명의 반도체 장치는, 상기 반도체 집적 회로 중 어느 하나를 이용한 RF 태그, 반도체 표시 장치 등의 각종 장치를 그 범주에 포함한다. 반도체 표시 장치는, 액정 표시 장치, 유기 발광 다이오드(OLED)로 대표되는 발광 소자를 각 화소에 구비한 발광 장치, 전자 페이퍼, DMD(digital micromirror device), PDP(plasma display panel), FED(field emission display) 및 반도체 소자를 구동 회로에 포함하는 그 밖의 반도체 표시 장치를 그 범주에 포함한다.
<PLD의 구성예>
본 발명의 일 양태에 따른 PLD에는, 복수의 LE(논리 소자)를 각각 포함하는 복수의 열이 배치되어 있고, 열 사이에 복수의 배선과 복수의 스위치 회로가 배치된다. 도 1의 (A)에서는 본 발명의 일 양태에 따른 PLD(100)의 일부를 예시한다.
도 1의 (A)에서는, 복수의 LE(101)를 포함하는 제1 열(102-1)과, 복수의 LE(101)를 포함하는 제2 열(102-2)과, 복수의 LE(101)를 포함하는 제3 열(102-3)이 PLD(100)에 마련되어 있다. 도 1의 (A)에서는, 좌측으로부터 순서대로 제1 열(102-1), 제2 열(102-2) 및 제3의 열(102-3)이 병렬로 배치되어 있을 경우를 예시하고 있다.
도 1의 (A)에서는, 복수의 배선(103)과, 복수의 배선(104)과, 복수의 배선(105)과, 복수의 배선(106)과, 복수의 배선(107)과, 복수의 배선(108)과, 복수의 배선(109)이 PLD(100)에 마련되어 있다.
제1 열(102-1) 내의 각 LE(101)의 제1 출력 단자는 복수의 배선(103) 중 하나에 접속된다. 제1 열(102-1) 내의 각 LE(101)의 제2 출력 단자는 복수의 배선(104) 중 하나에 접속된다.
제2 열(102-2) 내의 각 LE(101)의 제1 출력 단자는 복수의 배선(106) 중 하나에 접속된다. 제2 열(102-2) 내의 각 LE(101)의 제2 출력 단자는 복수의 배선(107) 중 하나에 접속된다.
제3 열(102-3) 내의 각 LE(101)의 제1 출력 단자는 복수의 배선(105) 중 하나에 접속된다. 제3 열(102-3) 내의 각 LE(101)의 제2 출력 단자는 복수의 배선(109) 중 하나에 접속된다.
LE(101)의 제1 출력 단자의 수와 제2 출력 단자의 수는, 반드시 하나에 한하지 않고, 제1 출력 단자의 수와 제2 출력 단자의 수의 어느 한쪽이 복수이어도 되고, 양쪽 모두 복수이어도 된다. 제1 출력 단자의 수 및 제2 출력 단자의 수에 간계없이, 하나의 배선에는 반드시 하나의 출력 단자가 접속된다는 점에 주목한다. 즉, 열(102)이 포함하는 LE(101)의 수가 Y(Y는 자연수)이면, PLD(100)는 제1 출력 단자에 접속되는 Y개의 배선과, 제2 출력 단자에 접속되는 Y개의 배선을 적어도 포함한다.
본 명세서에서 "접속"은 전기적인 접속을 의미하고, 전류, 전압 또는 전위가 공급되거나 전송될 수 있는 상태에 상당한다. 따라서, 접속 상태는, 직접 접속 상태뿐만 아니라, 전류, 전압 또는 전위가 공급되거나 전송될 수 있는, 배선, 저항, 다이오드, 트랜지스터 등의 회로 소자를 통한 간접 접속 상태도 의미한다.
제1 열(102-1)은 복수의 배선(103)과 복수의 배선(104) 사이에 배치된다. 제2 열(102-2)은 복수의 배선(106)과 복수의 배선(107) 사이에 배치된다. 제3 열(102-3)은 복수의 배선(105)과 복수의 배선(109) 사이에 배치된다.
제2 열(102-2) 내의 LE(101)의 제1 출력 단자에 접속된 복수의 배선(106)은, 제1 열(102-1)과 제2 열(102-2) 사이와, 제1 열(102-1)과 도 1의 (A)의 제1 열(102-1)의 좌측에 배치되는 LE(101)의 열(도시하지 않음) 사이 양쪽 모두에 배치된다. 제3 열(102-3)의 LE(101)의 제1 출력 단자에 접속된 복수의 배선(105)은, 제1 열(102-1)과 제2 열(102-2) 사이와, 제2 열(102-2)과 제3 열(102-3) 사이 양쪽 모두에 배치된다. 도 1의 (A)의 제3 열(102-3)의 우측에 배치되는 LE(101)(도시하지 않음)의 제1 출력 단자에 접속된 복수의 배선(108)은, 제2 열(102-2)과 제3 열(102-3) 사이와, 제3 열(102-3)과 제3 열(102-3)의 우측에 배치되는 LE(101)의 열(도시하지 않음) 사이 양쪽 모두에 배치된다.
제N 열(N은 3 이상의 자연수)에 주목하면, 상기 제N 열 내의 LE(101)의 제1 출력 단자에 접속된 복수의 배선은, 제N 열과 제(N-1) 열 사이와, 제(N-1) 열과 제(N-2) 열 사이 양쪽 모두에 배치된다. N이 2일 경우, 제2 열 내의 LE(101)의 제1 출력 단자에 접속된 복수의 배선은, 제2 열과 제1 열 사이와, 제1 열과 I/O 소자(IO) 사이 양쪽 모두에 배치된다. 상기 IO는, PLD 외부로부터 LE(101)로의 신호의 입력, 또는 LE(101)로부터 PLD 외부로의 신호의 출력을 제어하는 인터페이스의 기능을 갖는다.
도 1의 (A)에 도시한 LE(101)를 포함하는 열(102)과, 각종 배선 간의 위치 관계는, 본 발명의 일 양태에서, 일례에 상당한다. 본 발명의 일 양태에서는, LE(101)를 포함하는 열(102)과 각종 배선이 병렬로 배치된다.
본 발명의 일 양태에서는, 제(N-1) 열(N은 3 이상의 자연수)에 주목하면, 제(N-1) 열 내의 LE(101)의 제1 출력 단자에 접속된 복수의 배선과, 제N 열 내의 LE(101)의 제1 출력 단자에 접속된 복수의 배선과, 제(N-2) 열 내의 LE(101)의 제2 출력 단자에 접속된 복수의 배선이, 스위치 회로(110)를 통해 제(N-1) 열 내의 LE(101)의 복수의 입력 단자에 접속된다.
구체적으로, 도 1의 (A)의 경우, 예를 들어, 제2 열(102-2) 내의 LE(101)의 제1 출력 단자에 접속된 복수의 배선(106)과, 제3 열(102-3) 내의 LE(101)의 제1 출력 단자에 접속된 복수의 배선(105)과, 제1 열(102-1) 내의 LE(101)의 제2 출력 단자에 접속된 복수의 배선(104)이, 스위치 회로(110)를 통해 제2 열(102-2) 내의 LE(101)의 복수의 입력 단자에 접속된다.
도 1의 (B)에, 도 1의 (A)에 도시한, 복수의 배선(104), 복수의 배선(105) 및 복수의 배선(106)과, 제2 열(102-2) 내의 LE(101)의 복수의 입력 단자 사이의 접속을 제어하는 스위치 회로(110)의 회로도를 나타낸다. 도 1의 (B)에서, 복수의 배선(111)은 제2 열(102-2) 내의 LE(101)의 복수의 입력 단자에 접속된다. 스위치 회로(110)는 복수의 스위치 회로(120)를 포함한다. 도 1의 (C)에, 도 1의 (B)에 도시한 스위치 회로(110)의 구체적인 구성예를 나타낸다. 도 1의 (B)에 도시한 스위치 회로(110)는, 도 1의 (C)에 도시한 바와 같이, 스위치 회로(120-1), 스위치 회로(120-2), 스위치 회로(120-3)의 3개의 스위치 회로(120)를 포함한다.
도 1의 (C)에서는, 3개의 배선(111)에 대응하는 스위치 회로(110)을 예시하고 있기 때문에, 스위치 회로(110)가 스위치 회로(120-1), 스위치 회로(120-2) 및 스위치 회로(120-3)의 3개의 스위치 회로(120)를 포함하는 경우가 도시된다. 스위치 회로(110)에 포함된 스위치 회로(120)의 수는 LE(101)의 입력 단자의 수에 따라 정할 수 있다.
도 1의 (B) 및 도 1의 (C)에서는, 복수의 배선(104, 105, 106)과, 복수의 배선(111) 사이의 접속을 제어하는 스위치 회로(110)를 도시하고 있으며, 도 1의 (A)에서 복수의 배선과 복수의 배선 사이의 접속을 제어하는 스위치 회로(110)는 상기 구성과 마찬가지의 구성을 갖는다.
다음으로, 도 1의 (C)에 도시하는 스위치 회로(110)의 더욱 구체적인 구성예를 도 2에 나타낸다. 도 2에서는, 복수의 배선(104), 복수의 배선(105) 및 복수의 배선(106)과, 스위치 회로(110) 사이의 접속 관계를 보다 명확하게 나타내고 있다. 도 2에 도시한 바와 같이, 각 스위치 회로(120)는 복수의 배선(104, 105, 106) 모두와, 복수의 배선(111) 중 하나 사이의 접속을 제어한다.
구체적으로, 도 2에서는, 복수의 배선(104)이 배선(104-1), 배선(104-2), 배선(104-3)을 포함하고, 복수의 배선(105)이 배선(105-1), 배선(105-2), 배선(105-3)을 포함하고, 복수의 배선(106)이 배선(106-1), 배선(106-2), 배선(106-3)을 포함하는 경우를 예시하고 있다. 도 2에서는, 복수의 배선(111)이 배선(111-1), 배선(111-2), 배선(111-3)을 포함하는 경우를 예시하고 있다.
도 2에서는, 스위치 회로(120-1)가 복수의 배선(104, 105, 106) 모두와, 배선(111-1) 사이의 접속을 제어한다. 구체적으로, 스위치 회로(120-1)는 복수의 배선(104, 105, 106) 중 하나의 배선을 컨피규레이션 데이터에 따라서 선택하고, 선택된 하나의 배선과 배선(111-1)을 접속하는 기능을 갖는다.
스위치 회로(120-2)는 복수의 배선(104, 105, 106) 모두와, 배선(111-2) 사이의 접속을 제어한다. 구체적으로는, 스위치 회로(120-2)는 복수의 배선(104, 105, 106) 중 하나의 배선을 컨피규레이션 데이터에 따라서 선택하고, 선택된 하나의 배선과 배선(111-2)을 접속하는 기능을 갖는다.
스위치 회로(120-3)는 복수의 배선(104, 105, 106) 모두와, 배선(111-3) 사이의 접속을 제어한다. 구체적으로는, 스위치 회로(120-3)는 복수의 배선(104, 105, 106) 중 하나의 배선을 컨피규레이션 데이터에 따라서 선택하고, 선택된 하나의 배선과 배선(111-3)을 접속하는 기능을 갖는다.
<스위치 회로의 구성예>
다음으로, 스위치 회로(120)의 구성예에 대해서 설명한다. 도 3에, 본 발명의 일 양태에 따른 스위치 회로(120)의 구성을 예시한다. 스위치 회로(120)는 스위치(131)와 스위치(130)를 적어도 각각 포함하는 복수의 그룹을 포함한다. 도 3에서는, 상기 각 그룹을 셀(140)로서 도시한다. 도 3에서는, 스위치 회로(120)가 셀(140-1 내지 140-n)(n은 자연수)에 의해 표시된 복수의 셀(140)을 포함하는 경우를 예시하고 있다.
스위치(131)는 셀(140) 내의 노드(FD)에의, 컨피규레이션 데이터를 포함하는 신호의 전위의 공급을 제어하는 기능을 갖는다. 구체적으로는, 스위치(131)가 도통 상태(온)일 때, 배선(121)에 인가되는, 컨피규레이션 데이터를 포함하는 신호의 전위가 노드(FD)에 공급된다. 스위치(131)가 비도통 상태(오프) 일 때, 노드(FD)의 전위가 유지된다.
스위치(131)의 도통/비도통 상태의 선택은, 배선(122)에 공급되는 신호의 전위에 따라서 행하여진다. 도 3에서는, 각 셀(140-1 내지 140-n) 내의 스위치(131)의 도통/비도통 상태의 선택이 배선(122-1 내지 122-n)에 의해 나타내어지는 복수의 배선(122) 중 대응하는 하나에 공급되는 신호의 전위에 따라 행하여 질 경우를 예시하고 있다.
스위치(130)는 노드(FD)의 전위에 따라 배선(123)과 배선(111)의 전기적인 접속을 제어하는 기능을 갖는다. 구체적으로는, 스위치(130)가 도통 상태일 때, 배선(123)과 배선(111)은 서로 전기적으로 접속된다. 스위치(130)가 비도통 상태일 때, 배선(123)과 배선(111)은 서로 전기적으로 분리된다. 도 3에서는, 각 셀(140-1 내지 140-n)에서, 스위치(130)가 배선(111)과 배선(123-1 내지 123-n)으로 나타내어지는 복수의 배선(123) 중 대응하는 하나 사이의 전기적인 접속을 제어할 경우를 예시하고 있다.
배선(123)은 LE 및 IO의 출력 단자에 전기적으로 접속되고, 배선(111)은 LE 및 IO의 입력 단자에 전기적으로 접속된다. 따라서, 컨피규레이션 데이터에 따라 셀(140-1 내지 140-n)의 적어도 하나에서 스위치(130)가 도통 상태로 되면, 복수의 배선(123)(배선(123-1 내지 123-n))의 적어도 하나, 즉, LE 또는 IO의 출력 단자의 적어도 하나가 스위치 회로(120)에 의해 선택되고, 선택된 출력 단자가 배선(111), 즉, LE 또는 IO의 입력 단자에 전기적으로 접속된다.
본 명세서에서 입력 단자는 입력 신호가 공급되는 배선 등의 노드를 의미하고, 해당 노드를 통해 입력 신호의 전위, 전압, 전류 등이 회로에 공급된다. 따라서, 입력 단자에 전기적으로 접속된 배선도 입력 단자의 일부로 간주할 수 있다. 또한, 본 명세서에서 출력 단자는, 출력 신호가 공급되는 배선 등의 노드를 의미하고, 해당 노드를 통해 출력 신호의 전위, 전압, 전류 등이 회로로 출력된다. 따라서, 출력 단자에 전기적으로 접속된 배선도 출력 단자의 일부로 간주할 수 있다.
본 발명의 일 양태에 따른 PLD(100)는, 배선(111)과, 소정의 전위가 공급되는 배선(125) 사이의 전기적인 접속을 제어하는 스위치(126) 또한 포함한다. 스위치(126)는 신호 INIT에 따라서 도통 및 비도통된다. 구체적으로, 스위치(126)가 도통 상태일 때 배선(125)의 전위는 배선(111)에 인가되고, 스위치(126)가 비도통 상태일 때 배선(125)의 전위는 배선(111)에 인가되지 않는다.
본 발명의 일 양태에서는, 스위치(126)를 도통 상태로 함으로써, 배선(111)의 전위가 소정의 레벨이 되도록 초기화할 수 있다. 배선(111) 및 배선(123)의 전위는 PLD(100)의 전원이 차단된 후에 부유 상태로 되기 쉽다는 점에 주목한다. PLD의 전원이 차단된 후, 컨피규레이션 메모리에 포함된 기억 소자의 구성에 따라서 컨피규레이션 데이터가 소실될 경우가 있다. 이 경우, PLD에 전원이 투입되면, 배선(111)과 복수의 배선(123)은 스위치 회로(120)를 통해 도통 상태로 되고, 배선(111)과 복수의 배선(123)의 전위가 상이한 경우, 이들의 배선에 대량의 전류가 흐를 경우가 있다. 그러나, 본 발명의 일 양태에서는, 상술한 것과 같이, 배선(111)의 전위를 초기화할 수 있으므로, 배선(111)과 복수의 배선(123) 사이에 대량의 전류가 흐르는 것을 방지할 수 있다. 이에 의해, PLD의 파손(breakage)을 방지할 수 있다.
PLD(100)에 전원이 투입된 직후에는, LE(101)의 입력 단자의 전위가 하이 레벨 전위와 로우 레벨 전위 사이의 중간 전위가 될 경우가 있다. 중간 전위가 LE(101)의 입력 단자에 인가되면, LE(101)에 포함되는 CMOS 회로에 관통 전류가 생기기 쉽다. 그러나, 본 발명의 일 양태에서는, 상술한 것과 같이, 배선(111)의 전위를 초기화할 수 있으므로, 전원이 투입된 직후에 LE(101)의 입력 단자가 중간 전위가 되는 것을 방지할 수 있고, 따라서, 상기 관통 전류의 생성을 방지할 수 있다.
본 발명의 일 양태에 따른 PLD(100)에서는, PLD(100)에 전원이 투입되고, 배선(111)의 전위를 초기화한 후, 스위치 회로(120)에 포함된 모든 셀(140)에서 스위치(130)가 비도통 상태로 되는 컨피규레이션 데이터를 컨피규레이션 메모리에 기입해도 된다. 상기 구성에 의해, 배선(111)과 복수의 배선(123)을 서로 전기적으로 분리시킬 수 있으므로, 배선(111)과 복수의 배선(123)의 전위가 상이한 경우, 스위치 회로(120)를 통해 배선(111)과 배선(123) 사이에 대량인 전류가 흐르는 것을 방지할 수 있다. 그 결과, PLD(100)의 파손을 방지할 수 있다.
도 3에 나타내는 스위치 회로(120)를 도 2에 나타내는 스위치 회로(120-1)로서 이용할 경우, 도 2에 나타내는 복수의 배선(104, 105, 106)이 도 3에 나타내는 배선(123-1 내지 123-n)에 상당하고, 도 2에 나타내는 배선(111-1)이 도 3에 나타내는 배선(111)에 상당한다.
도 3에 나타내는 스위치 회로(120)를 도 2에 나타내는 스위치 회로(120-2)로서 이용할 경우, 도 2에 나타내는 복수의 배선(104, 105, 106)이 도 3에 나타내는 배선(123-1 내지 123-n)에 상당하고, 도 2에 나타내는 배선(111-2)이 도 3에 나타내는 배선(111)에 상당한다.
도 3에 나타내는 스위치 회로(120)를 도 2에 나타내는 스위치 회로(120-3)로서 이용할 경우, 도 2에 나타내는 복수의 배선(104, 105, 106)이 도 3에 나타내는 배선(123-1 내지 123-n)에 상당하고, 도 2에 나타내는 배선(111-3)이 도 3에 나타내는 배선(111)에 상당한다.
상술한 것과 같이, 본 발명의 일 양태에서는, LE(101)의 출력 단자에 전기적으로 접속된 배선(104, 105, 106) 등의 복수의 배선 중 하나의 배선을 컨피규레이션 데이터에 따라서 선택하고, 선택된 하나의 배선과, LE(101)의 입력 단자에 전기적으로 접속된 배선(111) 등의 하나의 배선을 상기 스위치 회로(120)에 의해 전기적으로 접속한다. 또한, 본 발명의 일 양태에서는, 상기 구성을 갖는 스위치 회로(120)를 포함하는 스위치 회로(110)와, 스위치 회로(110)에 의해 전기적인 접속이 제어되는 상기 각종 배선을, 제1 열(102-1), 제2 열(102-2), 제3 열(102-3) 등의 LE(101)를 포함하는 열 사이에 설치함으로써, 도 1의 (A)에 도시한 PLD(100)에서, 제2 열(102-2) 내의 LE(101) 중 하나와 제2 열(102-2) 내의 LE(101) 중 다른 하나 사이의 전기적인 접속을 하나의 스위치 회로(120)에 의해 제어할 수 있다. 제1 열(102-1) 내의 LE(101) 중 하나와 제2 열(102-2) 내의 LE(101) 중 하나 사이의 전기적인 접속을 하나의 스위치 회로(120)에 의해 제어할 수 있다. 또한, 제2 열(102-2) 내의 LE(101) 중 하나와 제3 열(102-3) 내의 LE(101) 중 하나 사이의 전기적인 접속을 하나의 스위치 회로(120)에 의해 제어할 수 있다. 따라서, 본 발명의 일 양태에서는, PLD(100)에서의 설계의 자유도를 높이면서, 배선 리소스에 포함되는 스위치 회로의 수를 작게 할 수 있다.
<스위치 회로의 구체적인 구성예 1>
다음으로, 도 3에 나타낸 스위치 회로(120)의 구체적인 구성예에 대해서 설명한다. 도 4에, 스위치 회로(120)의 회로 구성을 일례로서 나타낸다. 스위치 회로(120)는 배선 또는 단자 사이의 전기적인 접속을 제어하는 트랜지스터(130t)와, 컨피규레이션 데이터에 의해 정해진 양의 전하를 트랜지스터(130t)의 게이트에서 공급, 유지, 방출하는, 오프 전류가 현저하게 작은 트랜지스터(131t)를 각각 포함하는 복수의 그룹을 포함한다.
도 4에서는, 상기 각 그룹을 셀(140)로서 도시한다. 도 4에 나타내는 스위치 회로(120)에는, 복수의 배선(104, 105, 106)의 전체 수에 대응한 셀(140)이 마련되어 있다. 도 2에서는, 복수의 배선(104, 105, 106)의 총 수가 9개일 경우를 예시하고 있기 때문에, 도 4에서는, 도 2의 구성에 맞추기 위해, 스위치 회로(120)가 셀(140-1 내지 140-9)의 9개의 셀(140)과, 복수의 배선(104, 105, 106)에 대응하는 9개의 배선(123)(배선(123-1 내지 123-9))을 포함하는 경우를 예시한다.
각 셀(140)은, 트랜지스터(130t) 및 트랜지스터(131t) 외에, 트랜지스터(130t)의 게이트에 접속된 용량소자(132)를 포함한다. 용량소자(132)는 트랜지스터(130t)의 게이트에 축적된 전하를 유지하는 기능 외에, 트랜지스터(130t)의 게이트를 부유 상태로 유지하면서, 배선(127)의 전위의 변화 분을 트랜지스터(130t)의 게이트의 전위에 부가하는 기능을 갖는다.
구체적으로, 트랜지스터(130t)의 소스 및 드레인 중 한쪽은 배선(111)에 접속되고, 다른 쪽은 복수의 배선(104, 105, 106) 중 하나의 배선에 대응하는 하나의 배선(123)에 접속된다. 트랜지스터(131t)의 소스 및 드레인 중 한쪽은 트랜지스터(130t)의 게이트에 접속되고, 다른 쪽은 배선(121)에 접속된다. 트랜지스터(131t)의 게이트는 복수의 배선(122)(배선(122-1 내지 122-9)) 중 하나에 접속된다. 용량소자(132)의 한 쌍의 전극 중 한쪽은 복수의 배선(127)(배선(127-1 내지 127-9)) 중 하나에 접속되고, 다른 쪽은 트랜지스터(130t)의 게이트에 접속된다.
트랜지스터의 "소스"는, 활성층으로서 기능하는 반도체 막의 일부인 소스 영역, 혹은 상기 반도체 막에 전기적으로 접속된 소스 전극을 의미한다. 마찬가지로, 트랜지스터의 "드레인"은, 활성층으로서 기능하는 반도체 막의 일부인 드레인 영역, 혹은 상기 반도체 막에 전기적으로 접속된 드레인 전극을 의미한다. "게이트"는 게이트 전극을 의미한다.
트랜지스터의 "소스"와 "드레인"의 용어는, 트랜지스터의 채널형 및 단자에 인가되는 전위의 레벨에 따라 서로 교체된다. 일반적으로, n채널형 트랜지스터에서는, 낮은 전위가 인가되는 단자가 소스라고 불리고, 높은 전위가 인가되는 단자가 드레인이라고 불린다. 또한, p채널형 트랜지스터에서는, 낮은 전위가 인가되는 단자가 드레인이라고 불리고, 높은 전위가 인가되는 단자가 소스라고 불린다. 본 명세서에서는, 편의상, 소스와 드레인이가 고정되어 있는 것으로 가정하여 트랜지스터의 접속 관계를 설명할 경우가 있지만, 실제로는 상기 전위의 관계에 따라서 소스와 드레인의 명칭이 서로 교체된다.
셀(140)은, 필요에 따라, 트랜지스터, 다이오드, 저항 소자, 용량소자 또는 인덕터 등의 다른 회로 소자를 더 포함해도 된다.
다음으로, 도 4에 나타낸 스위치 회로(120)의 동작의 일례에 대해서 도 5의 타이밍차트를 이용하여 설명한다. 도 5의 타이밍차트에서는, 트랜지스터(130t) 및 트랜지스터(131t)가 n채널형 트랜지스터일 경우를 예시하고 있다는 점에 주목한다.
우선, 시간 T1 내지 시간 T6에서 행하여지는 컨피규레이션 데이터의 제1 기입에 대해서 설명한다. 시간 T1 내지 시간 T6에서, 배선(127)에는 접지 전위 GND가 인가된다.
시간 T1 내지 시간 T2에서, 복수의 배선(122) 중 배선(122-1)에 접지 전위 GND보다 높은 하이 레벨의 전위 VDD를 인가하고, 다른 배선(122)에는 접지 전위 GND보다 낮은 로우 레벨의 전위 VSS를 인가하였다. 배선(121)에는 전위 VSS를 인가하였다. 상기 동작에 의해, 셀(140-1)에 포함된 트랜지스터(130t)의 게이트(FD1)에는 전위 VSS가 인가된다. 따라서, 셀(140-1)에는 "0"의 디지털 값에 대응한 컨피규레이션 데이터가 저장된다.
시간 T3 내지 시간 T4에서, 복수의 배선(122) 중 배선(122-2)에 하이 레벨의 전위 VDD를 인가하고, 다른 배선(122)에는 로우 레벨의 전위 VSS를 인가하였다. 배선(121)에는 하이 레벨의 전위 VDD를 인가하였다. 상기 동작에 의해, 셀(140-2)에 포함되는 트랜지스터(130t)의 게이트(FD2)에는 전위 VDD가 인가된다. 따라서, 셀(140-2)에는 "1"의 디지털 값에 대응한 컨피규레이션 데이터가 저장된다.
시간 T5 내지 시간 T6에서, 복수의 배선(122) 중 배선(122-3)에 하이 레벨의 전위 VDD를 인가하고, 다른 배선(122)에는 로우 레벨의 전위 VSS를 인가하였다. 배선(121)에는 전위 VSS를 인가하였다. 상기 동작에 의해, 셀(140-3)에 포함된 트랜지스터(130t)의 게이트(FD3)에는 전위 VSS가 인가된다. 따라서, 셀(140-3)에는 "0"의 디지털 값에 대응한 컨피규레이션 데이터가 저장된다.
도 5의 타이밍차트에서는, 셀(140-1 내지 140-3)에의 컨피규레이션 데이터의 제1 기입에 대해서만 나타내고 있지만, 셀(140-4 내지 140-9)에의 컨피규레이션 데이터의 제1 기입도 마찬가지로 행해진다는 점에 주목한다. 단, 셀(140-1 내지 140-9) 중에서, 제1 기입에 의해 "1"의 디지털 값에 대응한 컨피규레이션 데이터가 저장되는 셀(140)은 하나뿐이라는 점에 주목한다.
다음으로, 제1 기입에 의해 셀(140)에 저장된 컨피규레이션 데이터에 따라서 행하여지는 제1 논리 회로의 전환(switching)에 대해서 설명한다.
시간 T7 내지 시간 T8에서, 배선(127)에 하이 레벨의 전위 VDD가 인가된다. 시간 T7 내지 시간 T8에서, 셀(140-1)에서는 트랜지스터(130t)가 비도통 상태, 셀(140-2)에서는 트랜지스터(130t)가 도통 상태, 셀(140-3)에서는 트랜지스터(130t)가 비도통 상태이다. 따라서, 배선(123-2)과 배선(111)이 도통 상태로 되어, 배선(123-2)의 전위가 배선(111)에 인가된다. 구체적으로, 도 5의 타이밍차트에서는 전위 VDD가 배선(111)에 인가될 경우를 예시하고 있다.
다음으로, 시간 T8 내지 시간 T13에서 행하여지는 컨피규레이션 데이터의 제2 기입에 대해서 설명한다. 시간 T8 내지 시간 T13에서, 배선(127)에는 접지 전위 GND가 인가된다.
시간 T8 내지 시간 T9에서, 복수의 배선(122) 중 배선(122-1)에 하이 레벨의 전위 VDD를 인가하고, 다른 배선(122)에는 로우 레벨의 전위 VSS를 인가하였다. 배선(121)에는 하이 레벨의 전위 VDD를 인가하였다. 상기 동작에 의해, 셀(140-1)에 포함된 트랜지스터(130t)의 게이트(FD1)에는 전위 VDD가 인가된다. 따라서, 셀(140-1)에는, "1"의 디지털 값에 대응한 컨피규레이션 데이터가 저장된다.
시간 T10 내지 시간 T11에서, 복수의 배선(122) 중 배선(122-2)에 하이 레벨의 전위 VDD를 인가하고, 다른 배선(122)에는 로우 레벨의 전위 VSS를 인가하였다. 배선(121)에는 전위 VSS를 인가하였다. 상기 동작에 의해, 셀(140-2)에 포함된 트랜지스터(130t)의 게이트(FD2)에는 전위 VSS가 인가된다. 따라서, 셀(140-2)에는 "0"의 디지털 값에 대응한 컨피규레이션 데이터가 저장된다.
시간 T12 내지 시간 T13에서, 복수의 배선(122) 중 배선(122-3)에 하이 레벨의 전위 VDD를 인가하고, 다른 배선(122)에는 로우 레벨의 전위 VSS를 인가하였다. 배선(121)에는 전위 VSS를 인가하였다. 상기 동작에 의해, 셀(140-3)에 포함된 트랜지스터(130t)의 게이트(FD3)에는 전위 VSS가 인가된다. 따라서, 셀(140-3)에는 "0"의 디지털 값에 대응한 컨피규레이션 데이터가 저장된다.
도 5의 타이밍차트에서는, 셀(140-1 내지 140-3)에의 컨피규레이션 데이터의 제2 기입에 대해서만 나타내고 있지만, 셀(140-4 내지 140-9)에의 컨피규레이션 데이터의 제2 기입도 마찬가지로 행해진다는 점에 주목한다. 단, 셀(140-1 내지 140-9) 중에서, 제2 기입에 의해 "1"의 디지털 값에 대응한 컨피규레이션 데이터가 저장되는 셀(140)은 하나뿐이라는 점에 주목한다.
다음으로, 제2 기입에 의해 셀(140)에 저장된 컨피규레이션 데이터에 따라서 행하여지는 제2 논리 회로의 전환에 대해서 설명한다.
시간 T14 내지 시간 T15에서, 배선(127)에 하이 레벨의 전위 VDD가 인가된다. 시간 T14 내지 시간 T15에서, 셀(140-1)에서는 트랜지스터(130t)가 도통 상태, 셀(140-2)에서는 트랜지스터(130t)가 비도통 상태, 셀(140-3)에서는 트랜지스터(130t)가 비도통 상태이다. 따라서, 배선(123-1)과 배선(111)이 도통 상태로 되어, 배선(123-1)의 전위가 배선(111)에 인가된다. 구체적으로, 도 5의 타이밍차트에서는 접지 전위 GND가 배선(111)에 인가될 경우를 예시하고 있다.
컨피규레이션 데이터의 기입 시에, 배선(123-1 내지 123-9)의 전위와 배선(111)의 전위를 동일하게 유지하는 것이 바람직하며, 그러한 경우, 컨피규레이션 데이터의 기입 중에 트랜지스터(130t)가 도통 상태로 되어도, 과도한 양의 전류가 트랜지스터(130t)를 통해 배선(123-1 내지 123-9) 중 어느 하나와 배선(111) 사이에 흐르는 것을 방지할 수 있다는 점에 주목한다.
배선(111)의 전위는 래치 회로 등에 의해 소정의 레벨로 유지해 두는 것이 바람직하며, 그러한 경우, 배선(111)의 전위가 부유 상태로 되는 것을 방지할 수 있고, 배선(111)의 전위가 입력 단자에 공급되는 LE에 과도한 양의 전류가 생기는 것을 방지할 수 있다.
상술한 것과 같이, 컨피규레이션 데이터에 따라, 스위치 회로(120)에 포함된 상기 복수의 셀(140) 중 하나가 도통 상태로 되어, 스위치 회로(120)에서 복수의 배선(123) 중 하나의 배선과 배선(111) 사이의 접속 구조가 정해진다.
본 발명의 일 양태에서는, 상기 구성에 의해, 도 1의 (A)에 도시한 PLD(100)에서, 제2 열(102-2) 내의 LE(101) 중 하나와, 제2 열(102-2) 내의 LE(101) 중 다른 하나 사이의 전기적인 접속을 하나의 스위치 회로(120)에 의해 제어할 수 있다. 제1 열(102-1) 내의 LE(101) 중 하나와 제2 열(102-2) 내의 LE(101) 중 하나 사이의 전기적인 접속을 하나의 스위치 회로(120)에 의해 제어할 수 있다. 또한, 제2 열(102-2) 내의 LE(101) 중 하나와 제3 열(102-3) 내의 LE(101) 중 하나 사이의 전기적인 접속을 하나의 스위치 회로(120)에 의해 제어할 수 있다. 따라서, 본 발명의 일 양태에서는, 설계의 자유도를 높이면서, 배선 리소스 내의 스위치 회로의 수를 적게 포함하는 PLD(100)를 달성할 수 있다.
오프 전류가 현저하게 작은 상기 트랜지스터(131t)는, 실리콘보다 밴드갭이 넓고, 진성 캐리어 밀도가 실리콘보다 낮은 반도체 막에 채널 형성 영역이 형성된다. 이러한 반도체로서는, 예를 들어, 실리콘의 2배 이상의 큰 밴드갭을 갖는 산화물 반도체, 탄화 실리콘, 질화 갈륨 등을 들 수 있다. 상기 반도체를 포함하는 트랜지스터는 통상적인 실리콘이나 게르마늄 등의 반도체를 포함하는 트랜지스터에 비해 오프 전류가 훨씬 작다. 따라서, 상기 구성을 갖는 트랜지스터(131t)를 이용함으로써, 배선 또는 단자 사이의 전기적인 접속을 제어하는 트랜지스터(130t)의 게이트에 유지되어 있는 전하가 누설되는 것을 방지할 수 있다.
상기 구성을 갖는 스위치 회로(120)에서는, 컨피규레이션 데이터에 따라 배선 또는 단자 사이의 전기적인 접속을 제어하는 트랜지스터(130t)의 도통/비도통 상태가 정해지고, 오프 전류가 현저하게 작은 트랜지스터(131t)에 의해 유지된다. 따라서, 본 발명의 일 양태에서는, 스위치 회로(110)가 컨피규레이션 메모리로서의 기능과, 메모리 소자로서의 기능을 모두 갖고 있어, 각 셀(140)의 소자 수가 SRAM보다 작다. 따라서, 컨피규레이션 메모리와 메모리 소자 양쪽이 모두 마련되어 있는 종래의 구성의 PLD의 경우보다, 컨피규레이션 데이터를 저장하기 위한 기억 장치의 면적을 작게 할 수 있다.
상기 트랜지스터(131t)의 오프 전류는 실리콘 막에 채널 형성 영역을 갖는 트랜지스터보다 작으므로, 스위치 회로(110)에서의 데이터의 유지 시간을 DRAM보다 길게 할 수 있다. 따라서, 데이터 재기입의 빈도를 적게 할 수 있고, 그에 따라 소비 전력을 작게 할 수 있다.
<스위치 회로의 구체적인 구성예 2>
다음으로, 도 3에 나타낸 스위치 회로(120)의 구체적인 구성예에 대해서 설명한다. 도 6에 나타내는 스위치 회로(120)는 스위치(131)로서 기능하는 트랜지스터(131t)와, 스위치(130)으로서 기능하는 트랜지스터(130t)와, 트랜지스터(130t)의 게이트에 전기적으로 접속된 용량소자(132)를 각각 포함하는 복수의 셀(140)을 포함한다. 구체적으로, 도 6에서는, 셀(140-1 내지 140-n)의 n개의 셀(140)을 스위치 회로(120)가 포함하는 경우를 예시하고 있다.
구체적으로, 트랜지스터(131t)의 게이트는 배선(122)에 전기적으로 접속된다. 트랜지스터(131t)의 소스 및 드레인 중 한쪽은 배선(121)에 전기적으로 접속되고, 다른 쪽은 트랜지스터(130t)의 게이트에 전기적으로 접속된다. 트랜지스터(130t)의 소스 및 드레인 중 한쪽은 배선(123)에 전기적으로 접속되고, 다른 쪽은 배선(111)에 전기적으로 접속된다.
용량소자(132)의 한 쌍의 전극 중 한쪽은 트랜지스터(130t)의 게이트에 전기적으로 접속되고, 다른 쪽은 배선(127-1 내지 127-n)의 복수의 배선(127) 중 하나에 전기적으로 접속된다. 용량소자(132)는 노드(FD)에 축적된 전하를 유지하는 기능 외에, 노드(FD)를 부유 상태로 유지하면서, 배선(127)의 전위의 변화분을 노드(FD)의 전위에 부가하는 기능을 갖는다.
셀(140)은, 필요에 따라, 트랜지스터, 다이오드, 저항 소자, 용량소자 또는 인덕터 등의 다른 회로 소자를 더 포함하고 있어도 된다.
<스위치 회로의 동작예>
다음으로, 도 6에 나타낸 스위치 회로(120)의 동작의 일례에 대해서, 도 7의 타이밍차트를 이용하여 설명한다. 도 7의 타이밍차트에서는, 트랜지스터(131t) 및 트랜지스터(130t)가 n채널형 트랜지스터일 경우를 예시하고 있다는 점에 주목한다. 배선(125)에는, 접지 전위 GND보다 낮은 로우 레벨의 전위 VSS가 공급된다는 점에 주목한다.
우선, PLD에 전원을 투입한 후, 시간 T1 내지 시간 T8에서 행하여지는, 배선(111)의 전위의 초기화와, 노드(FD)의 전위의 초기화에 대해서 설명한다.
시간 T1보다 앞선 시간은, PLD에 전원을 투입한 직후이기 때문에, 복수의 배선(123)과 배선(111)의 전위는 부유 상태에 있고, 각 셀(140)의 노드(FD)의 전위도 부유 상태에 있는 것으로 가정한다. 도 7에서는, 전위가 부유 상태에 있는 기간을 사선으로 나타낸다.
시간 T1 내지 시간 T8에서, 트랜지스터(126t)의 게이트에 입력되는 신호 INIT의 전위가 하이 레벨이 되고, 트랜지스터(126t)는 도통 상태로 된다. 따라서, 트랜지스터(126t)를 통해 배선(111)에 전위 VSS가 인가된다. PLD에 전원을 투입하는 것과 동시에, 신호 INIT의 전위를 하이 레벨로 함으로써, 배선(111)의 전위가 부유 상태가 되는 기간을 더욱 짧게 할 수 있다는 점에 주목한다. 본 발명의 일 양태에서는, 배선(111)에 전위 VSS를 인가함으로써 배선(111)의 전위를 초기화할 수 있으므로, LE의 입력 단자가 부유 상태로 되지 않고, LE에 포함된 CMOS 회로에서 관통 전류를 방지할 수 있다. 그에 따라, PLD의 파손을 방지할 수 있다. 또한, 시간 T1 내지 시간 T8에서, 배선(127)에 접지 전위 GND를 인가함으로써, 배선(123)과 배선(111) 사이의 도통을 방지할 수 있고, 배선(123)과 배선(111)의 전위가 상이해도 배선(123)과 배선(111) 사이에 대량의 전류가 흐르는 것을 억제할 수 있다.
시간 T1 내지 시간 T8에서는, 배선(111)에 전위 VSS가 인가된 상태에서 모든 셀(140)의 노드(FD)의 전위를 초기화한다. 구체적으로, 도 7에서는, 우선, 시간 T2 내지 시간 T3에서, 복수의 배선(122) 중 배선(122-1)에 접지 전위 GND보다 높은 하이 레벨의 전위 VDD가 인가되고, 다른 배선(122)에는 전위 VSS가 인가된다. 또한, 배선(121)에 전위 VSS가 인가된다. 상기 동작에 의해, 셀(140-1)에서는 노드(FD1)에 전위 VSS가 인가되어 트랜지스터(130t)가 비도통 상태로 된다.
다음으로, 시간 T4 내지 시간 T5에서, 복수의 배선(122) 중 배선(122-2)에 접지 전위 GND보다 높은 하이 레벨의 전위 VDD가 인가되고, 다른 배선(122)에는 전위 VSS가 인가된다. 또한, 배선(121)에 전위 VSS가 인가된다. 상기 동작에 의해, 셀(140-2)에서는, 노드(FD2)에 전위 VSS가 인가되어 트랜지스터(130t)가 비도통 상태로 된다.
다음으로, 시간 T6 내지 시간 T7에서, 복수의 배선(122) 중 배선(122-3)에 접지 전위 GND보다 높은 하이 레벨의 전위 VDD가 인가되고, 다른 배선(122)에는 전위 VSS가 인가된다. 또한, 배선(121)에 전위 VSS가 인가된다. 상기 동작에 의해, 셀(140-3)에서는 노드(FD3)에 전위 VSS가 인가되어 트랜지스터(130t)가 비도통 상태로 된다.
도 7의 타이밍차트에서는, 셀(140-1 내지 140-3)에서의 노드(FD)의 전위의 초기화에 대해서만 나타내고 있지만, 셀(140-4 내지 140-n)에서의 노드(FD)의 전위의 초기화도 마찬가지로 행해진다는 점에 주목한다. 상기 일련의 동작에 의해, 모든 셀(140)에서 노드(FD)의 전위가 초기화되고, 트랜지스터(130t)는 비도통 상태로 된다.
다음으로, 시간 T8에서, 신호 INIT의 전위가 로우 레벨로 되고, 트랜지스터(126t)는 비도통 상태로 된다.
다음으로, 시간 T9 내지 시간 T15에서 행하여지는 컨피규레이션 데이터의 기입에 대해서 설명한다. 시간 T9 내지 시간 T15에서, 배선(127)에는 접지 전위 GND가 인가된 것으로 가정한다. 시간 T9 내지 시간 T15에서, 신호 INIT의 전위는 로우 레벨을 유지하고, 트랜지스터(126t)는 비도통 상태를 유지한다.
우선, 시간 T9 내지 시간 T10에서, 복수의 배선(122) 중 배선(122-1)에 하이 레벨의 전위 VDD가 인가되고, 다른 배선(122)에는 로우 레벨의 전위 VSS가 인가된다. 배선(121)에는 하이 레벨의 전위 VDD가 인가된다. 상기 동작에 의해, 셀(140-1)에서는 노드(FD1)에 전위 VDD가 인가된다. 즉, 셀(140-1)은 "1"의 디지털 값에 대응한 컨피규레이션 데이터를 저장한다.
다음으로, 시간 T11 내지 시간 T12에서, 복수의 배선(122) 중 배선(122-2)에 하이 레벨의 전위 VDD가 인가되고, 다른 배선(122)에는 로우 레벨의 전위 VSS가 인가된다. 배선(121)에는 로우 레벨의 전위 VSS가 인가된다. 상기 동작에 의해, 셀(140-2)에서는 노드(FD2)에 전위 VSS가 인가된다. 즉, 셀(140-2)은, "0"의 디지털 값에 대응한 컨피규레이션 데이터를 저장한다.
다음으로, 시간 T13 내지 시간 T14에서, 복수의 배선(122) 중 배선(122-3)에 하이 레벨의 전위 VDD가 인가되고, 다른 배선(122)에는 로우 레벨의 전위 VSS가 인가된다. 배선(121)에는 로우 레벨의 전위 VSS가 인가된다. 상기 동작에 의해, 셀(140-3)에서는 노드(FD3)에 전위 VSS가 인가된다. 즉, 셀(140-3)은 "0"의 디지털 값에 대응한 컨피규레이션 데이터를 저장한다.
도 7의 타이밍차트에서는, 셀(140-1 내지 140-3)에의 컨피규레이션 데이터의 기입에 대해서만 나타내고 있지만, 셀(140-4 내지 140-n)에의 컨피규레이션 데이터의 기입도 마찬가지로 행해진다는 점에 주목한다다. 단, 셀(140-1 내지 140-n) 중에서, 기입에 의해 "1"의 디지털 값에 대응한 컨피규레이션 데이터가 저장되는 셀(140)은 하나뿐이라는 점에 주목한다.
다음으로, 기입에 의해 셀(140)에 저장된 컨피규레이션 데이터에 따라서 행하여지는 논리 회로의 전환에 대해서 설명한다.
시간 T15 내지 시간 T16에서, 배선(127)에 하이 레벨의 전위 VDD가 인가되면, 접지 전위 GND와 전위 VDD 사이의 전위차가 각 셀(140)의 노드(FD)에 부가된다. 따라서, 시간 T9 내지 시간 T15에서, "1"의 디지털 값에 대응한 컨피규레이션 데이터가 저장된 셀(140)에서만 노드(FD)의 전위가 충분히 높아지고, 트랜지스터(130t)가 도통 상태로 된다. 구체적으로, 도 7의 타이밍차트의 경우, 시간 T9 내지 시간 T15에서 셀(140-1)에 "1"의 디지털 값에 대응한 컨피규레이션 데이터가 저장되어 있으므로, 배선(123-1)과 배선(111) 사이의 전기적인 접속을 제어하는 트랜지스터(130t)가 도통 상태로 되고, 배선(123-1)의 전위가 트랜지스터(130t)를 통해 배선(111)에 인가된다.
상술한 것과 같이, 컨피규레이션 데이터에 따라 스위치 회로(120)에 포함된 상기 복수의 셀(140) 중 하나가 도통 상태로 됨으로써, 스위치 회로(120)에서 복수의 배선(123) 중 하나의 배선과 배선(111) 사이의 접속구조가 정해진다.
도 7에서는 노드(FD)의 전위의 초기화를 셀(140)마다 순서대로 행할 경우를 예시하고 있지만, 모든 셀(140)에서 노드(FD)의 전위를 일제히 초기화해도 된다.
<스위치 회로의 구체적인 구성예 3>
다음으로, 도 3에 나타낸 스위치 회로(120)의, 도 4와는 다른 구체적인 구성예에 대해서 설명한다.
도 8에 스위치 회로(120)의 구성을 일례로서 나타낸다. 스위치 회로(120)는 배선 또는 단자 사이의 전기적인 접속을 제어하는 트랜지스터(130t)와, 컨피규레이션 데이터에 의해 정해진 양의 전하를 트랜지스터(130t)의 게이트에서 공급, 유지, 방출하는, 오프 전류가 현저하게 작은 트랜지스터(131t)와, 트랜지스터(130t)에 직렬로 접속된 트랜지스터(133t)를 각각 포함하는 복수의 그룹을 포함한다.
본 명세서에서, 트랜지스터가 서로 직렬로 접속되어 있는 상태는, 예를 들어, 제1 트랜지스터의 소스 및 드레인 중 한쪽만이, 제2 트랜지스터의 소스 및 드레인 중 한쪽에만 접속되어 있는 상태를 의미한다는 점에 주목한다. 또한, 트랜지스터가 서로 병렬로 접속되어 있는 상태는, 제1 트랜지스터의 소스 및 드레인 중 한쪽이 제2 트랜지스터의 소스 또는 드레인 중 한쪽에 접속되고, 제1 트랜지스터의 소스 및 드레인 중 다른 쪽이 제2 트랜지스터의 소스 및 드레인 중 다른 쪽에 접속되어 있는 상태를 의미한다.
도 8에서는, 상기 각 그룹을 셀(140)로서 도시한다. 도 8에 나타내는 스위치 회로(120)에는 복수의 배선(104, 105, 106)의 총 수에 대응한 셀(140)이 마련되어 있다. 도 2에서는, 복수의 배선(104, 105, 106)의 총 수가 9개일 경우를 예시하고 있기 때문에, 도 8에서는, 도 2의 구성에 맞추기 위해, 스위치 회로(120)가 셀(140-1 내지 140-9)의 9개의 셀(140), 및 복수의 배선(104, 105, 106)에 대응하는 9개의 배선(123)을 포함하는 경우를 예시한다는 점에 주목한다.
구체적으로, 트랜지스터(133t)의 소스 및 드레인 중 한쪽은 배선(111)에 접속되고, 다른 쪽은 트랜지스터(130t)의 소스 및 드레인 중 한쪽에 접속된다. 트랜지스터(130t)의 소스 및 드레인 중 다른 쪽은 복수의 배선(123)(배선(123-1 내지 123-9)) 중 하나에 접속된다. 트랜지스터(131t)의 소스 및 드레인 중 한쪽은 트랜지스터(130t)의 게이트에 접속되고, 다른 쪽은 배선(121)에 접속된다. 트랜지스터(131t)의 게이트는 복수의 배선(122)(배선(122-1 내지 122-9)) 중 하나에 접속된다. 트랜지스터(133t)의 게이트는 복수의 배선(128)(배선(128-1 내지 128-9)) 중 하나에 접속된다.
셀(140)은, 필요에 따라, 트랜지스터, 다이오드, 저항 소자, 용량소자 또는 인덕터 등의 다른 회로 소자를 더 포함하고 있어도 된다.
도 8에 나타낸 스위치 회로(120)의 동작은 도 5의 타이밍차트를 참조할 수 있다. 단, 도 5의 타이밍차트에서는, 트랜지스터(130t, 131t, 133t)가 n채널형 트랜지스터일 경우를 나타낸다는 점에 주목한다.
<스위치 회로의 구체적인 구성예 4>
다음으로, 도 3에 나타낸 스위치 회로(120)의, 도 6과는 다른 구성예에 대해서 설명한다. 도 9에 나타내는 스위치 회로(120)는, 트랜지스터(131t)와, 트랜지스터(130t)와, 트랜지스터(133t)를 각각 포함하는 복수의 셀(140)을 포함한다. 구체적으로, 도 9에서는, 스위치 회로(120)가 셀(140-1 내지 140-n)의 n개의 셀(140)을 포함하는 경우를 예시하고 있다.
트랜지스터(131t)는 노드(FD)에의 컨피규레이션 데이터를 포함하는 신호의 전위의 공급을 제어하는 기능을 갖는다. 트랜지스터(130t)는 노드(FD)의 전위에 따라 도통/비도통 상태가 선택된다. 트랜지스터(133t)는 배선(128)의 전위에 따라 도통/비도통 상태가 선택된다. 트랜지스터(130t, 133t)는 서로 직렬로 접속되고, 이들 양쪽은 모두 배선(123)과 배선(111) 사이의 전기적인 접속을 제어하는 기능을 갖는다.
구체적으로, 트랜지스터(131t)의 게이트는 배선(122)에 전기적으로 접속된다. 트랜지스터(131t)의 소스 및 드레인 중 한쪽은 배선(121)에 전기적으로 접속되고, 다른 쪽은 트랜지스터(130t)의 게이트에 전기적으로 접속된다. 트랜지스터(130t)의 소스 및 드레인 중 한쪽은 배선(123)에 전기적으로 접속되고, 다른 쪽은 트랜지스터(133t)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 트랜지스터(133t)의 소스 및 드레인 중 다른 쪽은 배선(111)에 전기적으로 접속된다. 트랜지스터(133t)의 게이트는 배선(128)에 전기적으로 접속된다.
셀(140)은, 필요에 따라, 트랜지스터, 다이오드, 저항 소자, 용량소자 또는 인덕터 등의 다른 회로 소자를 더 포함하고 있어도 된다.
<스위치 회로의 구체적인 구성예 5>
다음으로, 도 2의 스위치 회로(120)의 회로 구성을 이용하여, 스위치 회로(120)의, 도 4와는 다른 구체적인 구성예에 대해서 설명한다.
도 10에 스위치 회로(120)의 회로 구성을 일례로서 나타낸다. 도 10에 나타내는 스위치 회로(120)는, 도 8에 나타내는 스위치 회로(120)와 마찬가지로, 배선 또는 단자 사이의 전기적인 접속을 제어하는 트랜지스터(130t)와, 컨피규레이션 데이터에 의해 정해진 양의 전하를 트랜지스터(130t)의 게이트에 공급, 유지, 방출하기 위한, 오프 전류가 현저하게 작은 트랜지스터(131t)와, 트랜지스터(130t)에 직렬로 접속된 트랜지스터(133t)를 각각 포함하는 복수의 그룹을 포함한다. 단, 도 10에서는, 복수의 배선(104, 105, 106)에 각각에 대하여, 2개의 그룹이 마련되어 있을 경우를 예시하고 있다.
도 10에서는, 상기 각 그룹을 셀(140)로서 도시한다. 도 10에 나타내는 스위치 회로(120)에는 복수의 배선(104, 105, 106) 중 하나에 2개의 셀(140)이 마련되어 있다. 도 2에서는, 복수의 배선(104, 105, 106)의 총 수가 9개일 경우를 예시하고 있기 때문에, 도 10에서는, 도 2의 구성에 맞추기 위해, 스위치 회로(120)가 셀(140-1 내지 140-18)의 18개의 셀(140), 및 복수의 배선(104, 105, 106)에 대응하는 9개의 배선(123)을 포함하는 경우를 예시한다는 점에 주목한다.
복수의 배선(104, 105, 106) 각각에 대응하는 셀(140)의 수는 2개로 한정되지 않으며, 3개 이상의 셀(140)이 복수의 배선(104, 105, 106) 각각에 대응하고 있어도 된다는 점에 주목한다.
구체적으로, 도 10에서는, 복수의 셀(140) 중 2개의 셀(140)이 복수의 배선(123) 중 하나에 접속된다. 예를 들어, 셀(140-1) 내의 트랜지스터(130t)의 소스 및 드레인 중 다른 쪽과 셀(140-2) 내의 트랜지스터(130t)의 소스 및 드레인 중 다른 쪽이 모두 배선(123-1)에 접속된다.
셀(140)은, 필요에 따라, 트랜지스터, 다이오드, 저항 소자, 용량소자 또는 인덕터 등의 다른 회로 소자를 더 포함하고 있어도 된다.
도 8 및 도 10에서는, 트랜지스터(133t)가 트랜지스터(130t)의 소스 및 드레인 중 한쪽과 배선(111) 사이에 전기적으로 접속되어 있을 경우를 예시하고 있다는 점에 주목한다. 트랜지스터(133t)는 트랜지스터(130t)의 소스 및 드레인 중 다른 쪽과, 복수의 배선(123) 중 하나 사이에 전기적으로 접속되어 있어도 된다.
다음으로, 도 10에 나타낸 스위치 회로(120)의 동작의 일례에 대해서, 도 11의 타이밍차트를 이용하여 설명한다. 단, 도 11의 타이밍차트에서는, 트랜지스터(130t, 131t, 133t)가 n채널형 트랜지스터인 점에 주목한다.
우선, 시간 T1 내지 시간 T8에서 행하여지는 컨피규레이션 데이터의 기입에 대해서 설명한다. 시간 T1 내지 시간 T8에서, 복수의 배선(128)에는 접지 전위 GND가 인가되고, 모든 셀(140) 내의 트랜지스터(133t)는 비도통 상태이다.
시간 T1 내지 시간 T2에서, 복수의 배선(122) 중 배선(122-1)에 하이 레벨의 전위 VDD를 인가하고, 다른 배선(122)에는 로우 레벨의 전위 VSS를 인가한다. 배선(121)에는 전위 VDD를 인가한다. 상기 동작에 의해, 셀(140-1)에 포함된 트랜지스터(130t)의 게이트(FD1)에는 전위 VDD가 인가된다. 따라서, 셀(140-1)에는 "1"의 디지털 값에 대응한 제1 컨피규레이션 데이터가 저장된다.
시간 T3 내지 시간 T4에서, 복수의 배선(122) 중 배선(122-2)에 하이 레벨의 전위 VDD를 인가하고, 다른 배선(122)에는 로우 레벨의 전위 VSS를 인가한다. 배선(121)에는 전위 VSS를 인가한다. 상기 동작에 의해, 셀(140-2)에 포함된 트랜지스터(130t)의 게이트(FD2)에는 전위 VSS가 인가된다. 따라서, 셀(140-2)에는 "0"의 디지털 값에 대응한 제2 컨피규레이션 데이터가 저장된다.
시간 T5 내지 시간 T6에서, 복수의 배선(122) 중 배선(122-3)에 하이 레벨의 전위 VDD를 인가하고, 다른 배선(122)에는 로우 레벨의 전위 VSS를 인가한다. 배선(121)에는 전위 VSS를 인가한다. 상기 동작에 의해, 셀(140-3)에 포함된 트랜지스터(130t)의 게이트(FD3)에는 전위 VSS가 인가된다. 따라서, 셀(140-3)에는 "0"의 디지털 값에 대응한 제1 컨피규레이션 데이터가 저장된다.
시간 T7 내지 시간 T8에서, 복수의 배선(122) 중 배선(122-4)에 하이 레벨의 전위 VDD를 인가하고, 다른 배선(122)에는 로우 레벨의 전위 VSS를 인가한다. 배선(121)에는 전위 VDD를 인가한다. 상기 동작에 의해, 셀(140-4)에 포함된 트랜지스터(130t)의 게이트(FD4)에는 전위 VDD가 인가된다. 따라서, 셀(140-4)에는, "1"의 디지털 값에 대응한 제2 컨피규레이션 데이터가 저장된다.
도 11의 타이밍차트에서는, 셀(140-1 내지 140-4)에의 제1 컨피규레이션 데이터 또는 제2 컨피규레이션 데이터의 기입에 대해서만 나타내고 있지만, 셀(140-5 내지 140-18)에의 제1 컨피규레이션 데이터 또는 제2 컨피규레이션 데이터의 기입도 마찬가지로 행해진다는 점에 주목한다. 단, 셀(140-M)(M은 자연수이며, 18 이하의 홀수)로 나타내는 복수의 셀(140) 중에서, 제1 컨피규레이션 데이터의 기입에 의해 "1"의 디지털 값에 대응한 컨피규레이션 데이터가 저장되는 셀(140)은 하나뿐이라는 점에 주목한다. 또한, 셀(140-L)(L은 자연수이며, 18 이하의 짝수)로 나타내는 복수의 셀(140) 중에서, 제2 컨피규레이션 데이터의 기입에 의해 "1"의 디지털 값에 대응한 컨피규레이션 데이터가 저장되는 셀(140)은 하나뿐이다.
다음으로, 제1 컨피규레이션 데이터에 따라서 행하여지는 제1 논리 회로의 전환에 대해서 설명한다.
시간 T9 내지 시간 T10에서, 배선(128-M)으로 나타내는 복수의 배선(128)에 하이 레벨의 전위 VDD가 인가된다. 배선(128-L)으로 나타내는 복수의 배선(128)에는 계속해서 접지 전위 GND가 인가된다. 시간 T9 내지 시간 T10에서, 복수의 셀(140) 중에서, 셀(140-1)은 도통 상태, 그 이외의 셀(140)은 비도통 상태이다. 따라서, 배선(123-1)과 배선(111)이 도통 상태로 되어, 배선(123-1)의 전위가 배선(111)에 인가된다. 구체적으로, 도 11의 타이밍차트에서는 접지 전위 GND가 배선(111)에 인가될 경우를 예시하고 있다.
다음으로, 제2 컨피규레이션 데이터에 따라서 행하여지는 제2 논리 회로의 전환에 대해서 설명한다.
시간 T11 내지 시간 T12에서, 복수의 배선(128-L)에 하이 레벨의 전위 VDD가 인가된다. 복수의 배선(128-M)에는 접지 전위 GND가 인가된다. 시간 T11 내지 시간 T12에서, 복수의 셀(140-L) 중에서, 셀(140-4)은 도통 상태, 그 이외의 셀(140)은 비도통 상태이다. 따라서, 배선(123-2)과 배선(111)이 도통 상태로 되어, 배선(123-2)의 전위가 배선(111)에 인가된다. 구체적으로, 도 11의 타이밍차트에서는 전위 VDD가 배선(111)에 인가될 경우를 예시하고 있다.
제1 컨피규레이션 데이터 또는 제2 컨피규레이션 데이터의 기입 시에, 배선(123-1 내지 123-18)의 전위와, 배선(111)의 전위를 같은 레벨로 유지하는 것이 바람직하며, 이 경우, 제1 컨피규레이션 데이터 또는 제2 컨피규레이션 데이터의 기입 중에 트랜지스터(130t)가 도통 상태로 되어도, 트랜지스터(130t)를 통해 과도한 양의 전류가 배선(123-1 내지 123-18) 중 어느 하나와, 배선(111) 사이에 흐르는 것을 방지할 수 있다.
배선(111)의 전위는 래치 회로 등에 의해 소정의 레벨로 유지해 두는 것이 바람직하며, 이 경우, 배선(111)의 전위가 부유 상태로 되는 것을 방지할 수 있고, 배선(111)의 전위가 입력 단자에 인가되는 LE에서 과도한 양의 전류가 생기는 것을 방지할 수 있다.
도 10에 나타낸 스위치 회로(120)의 경우, 복수의 컨피규레이션 데이터가 저장되어 있고, 구성에 이용되는 컨피규레이션 데이터의 선택을 자유롭게 행할 수 있다는 점에 주목한다. 그 때문에, 하나의 컨피규레이션 데이터는, 논리 회로가 다른 컨피규레이션 데이터에 따라 구성된 PLD가 동작하는 동안에 재기입될 수 있다.
<스위치 회로의 구체적인 구성예 6>
다음으로, 도 3에 나타낸 스위치 회로(120)의, 도 6과는 다른 구성예에 대해서 설명한다. 도 12에 나타내는 스위치 회로(120)는, 도 9에 나타내는 스위치 회로(120)와 마찬가지로, 트랜지스터(131t)와, 트랜지스터(130t)와, 트랜지스터(133t)를 각각 포함하는 복수의 셀(140)을 포함한다. 단, 도 12에서는, 복수의 배선(123) 각각을 2개의 셀(140)이 공유하고 있는 스위치 회로(120)의 구성을 예시하고 있다는 점에 주목한다.
구체적으로, 도 12에서는, 셀(140-1 내지 140-2n) 중 2n개의 셀(140)을 스위치 회로(120)가 포함할 경우를 예시하고 있다. 2n개의 셀(140) 중에서, 셀(140-i)과 셀(140-i+1)(i는 2n-1 이하의 자연수)이 배선(123-1 내지 123-n) 중 1개의 배선(123)을 공유하고 있다.
복수의 배선(123) 각각을 공유하는 셀(140)의 수는 2개로 한정되지 않으며, 3개 이상의 셀(140)이 복수의 배선(123) 각각을 공유하고 있어도 된다는 점에 주목한다.
구체적으로, 도 12에서는, 셀(140-1) 내의 트랜지스터(130t)의 소스 및 드레인 중 한쪽과, 셀(140-2)의 트랜지스터(130t)의 소스 및 드레인 중 한쪽이 배선(123-1)에 전기적으로 접속되어 있을 경우를 예시하고 있다.
셀(140)은, 필요에 따라, 트랜지스터, 다이오드, 저항 소자, 용량소자 또는 인덕터 등의 다른 회로 소자를 더 포함하고 있어도 된다.
도 9 및 도 12에서는, 트랜지스터(133t)가 트랜지스터(130t)의 소스 및 드레인 중 다른 쪽과 배선(111) 사이에 전기적으로 접속되어 있을 경우를 예시하고 있다는 점에 주목한다. 트랜지스터(133t)는 트랜지스터(130t)의 소스 및 드레인 중 한쪽과, 배선(123) 사이에 전기적으로 접속되어 있어도 된다.
도 12에 나타낸 스위치 회로(120)에서는, 하나의 배선(123)에 전기적으로 접속되어 있는 복수의 셀(140)에 복수의 회로 구성에 대한 복수의 컨피규레이션 데이터를 저장할 수 있다. 컨피규레이션 데이터에 따라서 행하여지는 논리 회로의 전환은, 하나의 회로 구성에 대응한 컨피규레이션 데이터가 기억되어 있는 셀(140)에서 트랜지스터(133t)를 도통 상태로 하고, 다른 회로 구성에 대응한 컨피규레이션 데이터가 기억되어 있는 셀(140)에서 트랜지스터(133t)를 비도통 상태로 함으로써 실행할 수 있다.
따라서, 도 12에 나타낸 스위치 회로(120)의 경우, 복수의 컨피규레이션 데이터가 저장되어 있고, 구성에 이용되는 컨피규레이션 데이터의 선택을 자유롭게 행할 수 있다. 그 때문에, 하나의 컨피규레이션 데이터는, 논리 회로가 다른 컨피규레이션 데이터에 따라 구성된 PLD를 동작시키는 동안에 재기입될 수 있다.
전술한 특허문헌 1의 경우, 멀티콘텍스트 방식으로 컨피규레이션 데이터를 전환하기 위해 DRAM으로부터 컨피규레이션 데이터를 판독할 필요가 있고, 해당 컨피규레이션 데이터의 판독에는 센스 앰프를 이용할 필요가 있다. 도 10 또는 도 12에 나타낸 본 발명의 일 양태에서는, 멀티콘텍스트 방식으로 컨피규레이션 데이터를 전환하기 위해 DRAM으로부터 컨피규레이션 데이터의 판독을 행할 필요가 없고, 따라서, 센스 앰프를 이용할 필요가 없다. 그 때문에, 컨피규레이션 데이터의 전환을 위한 시간을 짧게 할 수 있고, 따라서, 프로그래머블 로직 디바이스에서의 논리 회로의 재구성을 고속으로 행할 수 있다.
스위치 회로(120)에서, 트랜지스터(131t)는 노드(FD)의 전위를 유지하는 기능을 갖기 때문에, 오프 전류가 현저하게 작은 트랜지스터인 것이 바람직하다는 점에 주목한다. 실리콘보다 밴드갭이 넓고, 진성 캐리어 밀도가 실리콘보다 낮은 반도체 막에 채널 형성 영역이 형성되는 트랜지스터는 오프 전류가 현저하게 작으므로, 트랜지스터(131t)로서 이용하는 데도 적절하다. 이러한 반도체로서는, 예를 들어, 실리콘의 2배 이상 큰 밴드갭을 갖는 산화물 반도체, 질화 갈륨 등을 들 수 있다. 상기 반도체를 포함하는 트랜지스터는, 통상적인 실리콘이나 게르마늄 등의 반도체를 포함하는 트랜지스터에 비해 오프 전류를 현저하게 작게 할 수 있다. 따라서, 상기 구성을 갖는 트랜지스터(131t)를 이용함으로써, 노드(FD)에 유지되어 있는 전하가 누설되는 것을 방지할 수 있다.
상기 구성을 갖는 스위치 회로(120)에서는, 컨피규레이션 데이터에 따라 배선 사이의 전기적인 접속을 제어하는 트랜지스터(130t)의 도통/비도통 상태가 선택되고, 트랜지스터(131t)를 비도통 상태로 함으로써 컨피규레이션 데이터를 포함하는 신호의 전위가 상기 노드(FD)에서 유지된다. 따라서, 본 발명의 일 양태에서는, 배선 리소스에 포함되는 스위치 회로(120)에, 그 도통/비도통 상태의 선택의 정보를 보유하는 컨피규레이션 메모리로서의 기능이 부가적으로 제공된다. 각 셀(140)의 소자 수가 SRAM보다 작으므로, 컨피규레이션 메모리와 스위치 양쪽 모두를 마련하는 종래의 구성의 PLD의 경우보다 컨피규레이션 메모리의 면적을 작게 할 수 있다.
특히, 멀티콘텍스트 방식의 PLD는 복수의 회로 구성에 대응한 복수의 컨피규레이션 데이터를 컨피규레이션 메모리에 저장함으로써 동적 재구성을 실현하고 있기 때문에, 멀티콘텍스트 방식의 PLD에서는, 컨피규레이션 데이터 배송 방식 등의 동적 재구성을 실현하는 다른 방법을 이용하는 경우보다 컨피규레이션 메모리의 면적이 현저하게 크다. 이에 비해, 도 10 또는 도 12에 나타낸 구성을 갖는 스위치 회로(120)를 포함하는, 본 발명의 일 양태에 따른 PLD의 경우, 멀티콘텍스트 방식이어도, 상술한 것과 같이, 컨피규레이션 메모리의 면적을 작게 할 수 있다.
전자 공여체(도너)로서 기능하는 수분 또는 수소 등의 불순물이 저감되고, 또한 산소 결손이 저감되어 얻어진 고순도화된 산화물 반도체(순도화된 OS)는, 진성(i형) 반도체 또는 실질적으로 i형에 반도체라는 점에 주목한다. 그 때문에, 고순도화된 산화물 반도체 막에 채널 형성 영역을 갖는 트랜지스터는, 오프 전류가 현저하게 작고, 신뢰성이 높다. 따라서, 스위치 회로(120)의 트랜지스터(131t)로서 상기 트랜지스터를 이용하는 경우, 데이터의 유지 기간을 길게 확보할 수 있다.
구체적으로, 고순도화된 산화물 반도체 막에 채널 형성 영역을 갖는 트랜지스터의 오프 전류가 작은 것은, 여러가지 실험에 의해 증명할 수 있다. 예를 들어, 채널 폭이 1×106㎛이고 채널 길이가 10㎛인 소자의 경우에도, 소스 전극과 드레인 전극 사이의 전압(드레인 전압)이 1V 내지 10V의 전압에서, 오프 전류가 반도체 파라미터 애널라이저의 측정 한계 이하, 즉 1×10-13A 이하일 수 있다. 이 경우, 트랜지스터의 채널 폭에서 규격화된 오프 전류는 100zA/㎛ 이하인 것을 알 수 있다. 또한, 용량소자와 트랜지스터가 서로 접속되고, 용량소자에 유입되거나 용량소자로부터 유출되는 전하를 해당 트랜지스터에 의해 제어하는 회로를 이용하여, 오프 전류의 측정을 행한다. 해당 측정에서는, 고순도화된 산화물 반도체 막을 상기 트랜지스터의 채널 형성 영역에 이용하고, 용량소자의 단위 시간당의 전하량의 변화로부터 해당 트랜지스터의 오프 전류를 측정한다. 그 결과, 트랜지스터의 소스 전극과 드레인 전극 사이의 전압이 3V인 경우에, 수 십 yA/㎛의 더욱 작은 오프 전류를 얻을 수 있는 것을 알았다. 따라서, 고순도화된 산화물 반도체 막을 채널 형성 영역에 이용한 트랜지스터는, 오프 전류가, 결정화 실리콘을 포함하는 트랜지스터에 비해 현저하게 작다.
산화물 반도체 중에서도 In-Ga-Zn계 산화물, In-Sn-Zn계 산화물은, 탄화 실리콘, 질화 갈륨 및 산화 갈륨에 대하여 아래의 이점, 즉, 스퍼터링법이나 습식법에 의해 전기적 특성이 우수한 트랜지스터를 제작하는 것이 가능해서, 양산성이 뛰어난 이점이 있다. 또한, 탄화 실리콘, 질화 갈륨 또는 산화 갈륨을 이용한 경우와는 상이하게, 상기 산화물 반도체(In-Ga-Zn계 산화물)를 이용하여, 글래스 기판 위에, 혹은 실리콘을 이용한 집적 회로 위에, 전기적 특성이 우수한 트랜지스터를 제작하는 것이 가능하며, 보다 큰 기판에도 이용할 수 있다.
산화물 반도체는 적어도 인듐(In) 혹은 아연(Zn)을 포함하는 것이 바람직하다. 또한, 그 산화물 반도체를 이용한 트랜지스터의 전기적 특성의 변동을 감하기 위한 스테빌라이저(stabilizer)로서, 산화물 반도체는 인듐(In) 및/또는 아연(Zn) 외에 갈륨(Ga), 주석(Sn), 하프늄(Hf), 알루미늄(Al) 및/또는 지르코늄(Zr)을 포함하는 것이 바람직하다.
다른 스테빌라이저로서, 란타노이드인 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬 (Lu) 중 일종 또는 복수 종을 포함할 수 있다.
산화물 반도체로서, 아래의 산화물, 예를 들면, 산화 인듐, 산화 갈륨, 산화 주석, 산화 아연, In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, In-Ga-Zn계 산화물(IGZO라고도 함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물 중 임의의 것이 이용될 수 있다.
예를 들어, In-Ga-Zn계 산화물은 In과 Ga와 Zn을 포함하는 산화물이라는 의미이며, In과 Ga와 Zn의 조성비에는 제한이 없다. 또한, In-Ga-Zn계 산화물은 In과 Ga와 Zn 이외의 금속 원소를 포함하고 있어도 된다. In-Ga-Zn계 산화물은 전계가 인가되지 않는 때에 저항이 충분히 높으므로, 오프 전류를 충분히 작게 하는 것이 가능하다. 또한, In-Ga-Zn계 산화물은 이동도가 높다.
예를 들어, In:Ga:Zn=1:1:1(=1/3:1/3:1/3) 혹은 In:Ga:Zn=2:2:1(=2/5:2/5:1/5)의 원자수 비의 In-Ga-Zn계 산화물이나 상기 원자수 비 근방의 산화물을 이용할 수 있다. 혹은, In:Sn:Zn=1:1:1(=1/3:1/3:1/3), In:Sn:Zn=2:1:3(=1/3:1/6:1/2) 혹은 In:Sn:Zn=2:1:5(=1/4:1/8:5/8)의 원자수 비의 In-Sn-Zn계 산화물이나 상기 원자수 비 근방의 산화물을 이용해도 된다.
예를 들어, In-Sn-Zn계 산화물에서는 비교적 용이하게 높은 이동도를 얻을 수 있다. 그러나, In-Ga-Zn계 산화물을 이용하는 경우에도 벌크내 결함 밀도를 저감시킴으로써 이동도를 높일 수 있다.
이하에서는, 산화물 반도체 막의 구조에 대해서 설명한다.
본 명세서에서, "평행"은 두 개의 직선이 -10°이상 10°이하의 각도로 배치되어 있는 상태를 말하며, 따라서, -5°이상 5°이하의 각도의 경우도 포함한다. 또한, "수직"은 두 개의 직선이 80°이상 100°이하의 각도로 배치되어 있는 상태를 말하며, 따라서, 85°이상 95°이하의 각도의 경우도 포함한다.
본 명세서에서, 삼방정계 또는 능방정계(rhombohedral)는 육방정계에 포함된다.
산화물 반도체 막은 단결정 산화물 반도체 막과 비단결정 산화물 반도체 막과으로 대략 분류된다. 비단결정 산화물 반도체 막은 비정질 산화물 반도체 막, 미결정 산화물 반도체 막, 다결정 산화물 반도체 막, CAAC-OS(c-axis aligned crystalline oxide semiconductor) 막 등을 포함한다.
비정질 산화물 반도체 막은 원자 배열이 불규칙해서, 결정 성분이 없다. 미소 영역에서도 결정부가 없고, 막 전체가 비정질인 산화물 반도체 막이 그 전형적인 예이다.
미결정 산화물 반도체 막은, 예를 들어, 1㎚ 이상 10㎚ 미만의 크기의 미결정(나노 결정이라고도 한다)을 포함한다. 따라서, 미결정 산화물 반도체 막은 비정질 산화물 반도체 막보다 원자 배열의 규칙성이 높다. 그 때문에, 미결정 산화물 반도체 막은 비정질 산화물 반도체 막보다 결함 준위(defect state) 밀도가 낮다.
CAAC-OS 막은, 복수의 결정부를 포함하는 산화물 반도체 막 중 하나이며, 대부분의 결정부는 각각 1변이 100㎚ 미만의 입방체 내에 들어가는 크기이다. 따라서, CAAC-OS 막에 포함되는 결정부는, 1변이 10㎚ 미만, 5㎚ 미만 또는 3㎚ 미만의 입방체 내에 들어가는 크기의 경우도 포함된다. CAAC-OS 막은 미결정 산화물 반도체 막보다 결함 준위 밀도가 낮다는 특징이 있다. 이하, CAAC-OS 막에 대해서 상세한 설명을 행한다.
CAAC-OS 막을 투과형 전자 현미경(TEM)에 의해 관찰하면, 결정부 사이의 경계, 즉 결정 입계를 명확하게 확인할 수 없다. 그 때문에, CAAC-OS 막은, 결정 입계에 기인하는 전자 이동도의 저하가 일어나기 어렵다.
CAAC-OS 막을 시료면과 대략 평행한 방향에서 관찰한 TEM 화상(단면 TEM 화상)에 따르면, 결정부에서 금속 원자가 층 형상으로 배열되어 있다. 금속 원자의 각층은, CAAC-OS 막이 형성되는 면(이하, CAAC-OS 막이 형성되는 면을 형성면이라고도 한다) 또는 CAAC-OS 막의 상면을 반영한 형상이며, CAAC-OS 막의 형성면 또는 상면과 평행하게 배열된다.
한편, CAAC-OS 막을 시료면과 대략 수직한 방향에서 관찰한 TEM 화상(평면 TEM 화상)에 따르면, 결정부에서 금속 원자가 삼각 형상 또는 육각 형상으로 배열되어 있다. 그러나, 다른 결정부 간에는, 금속 원자의 배열에 규칙성이 보이지 않는다.
단면 TEM 화상 및 평면 TEM 화상의 결과로부터, CAAC-OS 막의 결정부에는 배향성이 발견된다.
CAAC-OS 막에 대하여, X선 회절(XRD) 장치를 이용해서 구조 해석을 행한다. 예를 들어, InGaZnO4의 결정을 포함하는 CAAC-OS 막의 아웃 오브 플레인(out-of-plane) 법에 의한 해석에서는, 회절각(2θ)이 31°근방에 피크가 나타날 경우가 종종 있다. 이 피크는, InGaZnO4의 결정의 (009)면으로부터 유래되어, CAAC-OS 막의 결정이 c축 배향성을 갖고, c축은 형성면 또는 상면에 대략 수직인 방향으로 배향되어 있는 것을 나타낸다.
한편, CAAC-OS 막에 대하여, c축에 대략 수직인 방향으로 X선이 시료에 입사하는 인 플레인(in-plane) 법에 의한 해석에서는, 2θ가 56°근방에 피크가 나타날 경우가 종종 있다. 이 피크는 InGaZnO4의 결정의 (110)면으로부터 유래된다. 여기서, 2θ를 56°근방으로 고정하고, 시료면의 법선 벡터를 축(φ 축)으로서 시료를 회전시키면서 분석(φ 스캔)을 행한다. 시료가 InGaZnO4의 단결정 산화물 반도체 막인 경우, 6개의 피크가 나타난다. 6개의 피크는 (110)면과 등가인 결정면으로부터 유래한다. 한편, CAAC-OS 막의 경우에는, 2θ을 56°근방으로 고정해서 φ 스캔을 행하는 경우에도 명료한 피크가 관찰되지 않는다.
이상의 결과로부터, CAAC-OS 막에서는, 결정부 간에서는 a축 및 b축의 배향은 다르지만, c축 배향성을 갖고, c축이 형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향된다. 따라서, 단면 TEM 화상에서 관찰된 층 형상으로 배열된 금속 원자의 각 층은 결정의 ab 면에 평행한 면에 대응한다.
결정부는 CAAC-OS 막을 성막했을 때에 동시에 형성되거나, 가열 처리 등의 결정화 처리를 통해서 형성된다는 점에 주목한다. 상술한 것 같이, 결정의 c축은, 형성면의 법선 벡터 또는 상면의 법선 벡터에 평행한 방향으로 배향된다. 따라서, 예를 들어, CAAC-OS 막의 형상을 에칭 등에 의해 변화시켰을 경우, c축이 CAAC-OS 막의 형성면의 법선 벡터 또는 상면의 법선 벡터와 반드시 평행하지 않을 수도 있다.
또한, CAAC-OS 막 내의 결정화도가 균일하지 않아도 된다. 예를 들어, CAAC-OS 막을 야기하는 결정 성장이 막의 상면 근방으로부터 발생하는 경우, 상면 근방의 결정화도는 형성면 근방보다 높을 경우가 있다. 또한, CAAC-OS 막에 불순물을 첨가하는 경우, 불순물이 첨가된 영역의 결정화도가 변화하고, CAAC-OS 막은 영역에 따라 결정화도가 변한다.
InGaZnO4의 결정을 갖는 CAAC-OS 막의 아웃 오브 플레인 법에 의한 해석에서는, 31°근방에서의 2θ의 피크의 이외에, 36°근방에서 2θ의 피크가 관찰되는 경우도 있다. 36°근방에서의 2θ의 피크는, CAAC-OS 막의 일부에 c축 배향성을 갖지 않는 결정이 포함되는 것을 나타내고 있다. CAAC-OS 막은, 31°근방에서 2θ의 피크가 나타나고, 36°근방에는 2θ의 피크가 나타나지 않는 것이 바람직하다.
CAAC-OS 막을 이용한 트랜지스터는, 가시광이나 자외광의 조사에 의한 전기 특성의 변동이 작다. 따라서, 해당 트랜지스터는 신뢰성이 높다.
산화물 반도체 막은, 예를 들어, 비정질 산화물 반도체 막, 미결정 산화물 반도체 막, CAAC-OS 막 중 2 이상의 막을 포함하는 적층막이어도 된다.
CAAC-OS 막은, 예를 들어, 다결정인 산화물 반도체 스퍼터링용 타깃을 이용하여 스퍼터링법에 의해 성막된다. 해당 스퍼터링용 타깃에 이온이 충돌하면, 스퍼터링용 타깃에 포함되는 결정 영역이 ab면을 따라 타겟으로부터 분리, 즉, ab면에 평행한 면을 갖는 스퍼터링 입자(평판 형상의 스퍼터링 입자 또는 펠릿 형상(pellet-like)의 스퍼터링 입자)가 타깃으로부터 박리될 수도 있다. 이 경우, 해당 평판 형상의 스퍼터링 입자가 결정 상태를 유지한 채 기판에 도달함으로써, CAAC-OS 막을 성막할 수 있다.
CAAC-OS 막을 성막하기 위해서, 이하의 조건을 이용하는 것이 바람직하다.
성막 시의 CAAC-OS 막에의 불순물 혼입양을 저감함으로써, 예를 들어, 성막실 내에 존재하는 불순물(예를 들면, 수소, 물, 이산화탄소 및 질소)의 농도를 저감하거나, 성막 가스 내의 불순물의 농도를 저감함으로써 불순물에 의해 결정 상태가 파괴되는 것을 억제할 수 있다. 구체적으로는, 이슬점이 -80℃ 이하, 바람직하게는 -100℃ 이하인 성막 가스를 이용한다.
성막 시의 기판 가열 온도를 증가시킴으로써, 스퍼터링 입자가 기판 표면에 도달한 후에 스퍼터링 입자의 마이그레이션(migration)이 일어나기 쉬워진다. 구체적으로는, 성막 시의 기판 가열 온도는 100℃ 내지 740℃, 바람직하게는 200℃ 내지 500℃의 범위이다. 성막 시의 기판 가열 온도를 증가시킴으로써, 평판 형상의 스퍼터링 입자가 기판에 도달했을 경우, 기판 표면 위에서 마이그레이션이 일어나서, 평판 형상의 스퍼터링 입자의 평평한 면이 기판에 부착된다.
성막 가스 내의 산소 비율을 높이고, 전력을 최적화함으로써, 성막 시의 플라즈마 데미지를 경감하는 것이 바람직하다. 성막 가스 내의 산소 비율은 30체적% 이상, 바람직하게는 100체적%이다.
스퍼터링용 타깃의 일례로서, In-Ga-Zn계 산화물 타깃에 대해서 이하에 기재한다.
InOX 분말, GaOY 분말 및 ZnOZ 분말을 소정의 몰수비로 혼합하고, 혼합물에 가압 처리를 행한 후, 1000℃ 내지 1500℃의 온도에서 혼합물에 가열 처리를 함으로써 다결정 In-Ga-Zn계 산화물 타깃이 형성된다. X, Y 및 Z는 각각 임의의 정수라는 점에 주목한다. 여기서, 소정의 몰수비는, 예를 들어, InOX 분말, GaOY 분말 및 ZnOZ 분말이, 2:2:1, 8:4:3, 3:1:1, 1:1:1, 4:2:3 또는 3:1:2이다. 분말의 종류 및 분말의 혼합하는 몰수비는 원하는 타깃에 따라 적절히 변경하면 된다.
반도체 막은, 금속의 원자수 비가 서로 다른 금속 산화물의 타깃을 이용해서 형성된 복수의 산화물 반도체 막의 적층이어도 된다. 예를 들어, 제1 산화물 반도체 막이 In:Ga:Zn의 타깃의 원자수 비 1:1:1을 이용하여 형성되고, 제2 산화물 반도체 막이 In:Ga:Zn의 타깃의 원자수 비 3:1:2을 이용하여 형성되도록 반도체 적층을 형성하여도 된다. 혹은, 제1 산화물 반도체 막, 제2 산화물 반도체 막 및 제3 산화물 반도체 막의 타깃의 원자수 비 In:Ga:Zn가 각각 1:3:2, 3:1:2, 1:1:1로 되도록 반도체 적층을 형성해도 된다.
혹은, 반도체 막은 다른 금속을 포함하는 금속 산화물 타깃을 이용해서 형성된 복수의 산화물 반도체 막의 적층이어도 된다.
트랜지스터(130t) 또는 트랜지스터(133t)는, 비정질, 미결정, 다결정 또는 단결정인, 실리콘 또는 게르마늄 등의 반도체 막에 채널 형성 영역을 갖는 트랜지스터이어도 되고, 혹은, 트랜지스터(131t)와 마찬가지로, 실리콘보다 밴드갭이 넓고, 진성 캐리어 밀도가 실리콘보다 낮은 반도체 막에 채널 형성 영역을 갖는 트랜지스터이어도 된다. 실리콘으로서는, 플라즈마 CVD법 등의 기상 성장법 혹은 스퍼터링법으로 제작된 비정질 실리콘, 비정질 실리콘을 레이저 어닐링 등의 처리에 의한 결정화에 의해 얻어진 다결정 실리콘, 단결정 실리콘 웨이퍼에 수소 이온 등을 주입해서 그 표층부를 박리한 방식으로 얻어진 단결정 실리콘 등을 이용할 수 있다.
<셀의 구성예>
다음으로, 도 3에 나타낸 스위치 회로(120)의 다른 구성예에 대해서 설명한다. 도 13의 (A)에 스위치 회로(120)에 포함된 셀(140)의 일례를 나타낸다. 도 13의 (A)에 도시하는 셀(140)은, 도 9에 나타내는 스위치 회로(120)에 포함된 셀(140)과 마찬가지로, 트랜지스터(131t)와, 트랜지스터(130t)와, 트랜지스터(133t)를 포함한다. 단, 도 13의 (A)의 셀(140)은, 노드(FD)의 전위를 유지하기 위한 인버터(180) 및 인버터(181)가 마련되어 있는 점에서, 도 9의 셀(140)과는 구성이 상이하다는 점에 주목한다.
구체적으로, 도 13의 (A)에서는, 인버터(180)의 입력 단자 및 인버터(181)의 출력 단자가 노드(FD)에 전기적으로 접속되고, 인버터(180)의 출력 단자와 인버터(181)의 입력 단자는 서로 전기적으로 접속된다. 도 13의 (A)에 도시하는 셀(140)에서는, 상기 구성에 의해, 노드(FD)의 전위를 인버터(180) 및 인버터(181)에 의해 유지할 수 있다.
도 13의 (A)에 도시한 구조를 갖는 2개의 셀이 배선(123)을 공유하고 있는 구성예를 도 13의 (B)에 도시한다. 도 13의 (B)에서는 2개의 셀(140)이 배선(123)을 공유하고 있을 경우를 예시하고 있지만, 본 발명의 일 양태에서는, 배선(123)을 3개 이상의 셀(140)이 공유하고 있어도 된다.
도 13의 (A) 및 도 13의 (B)에 도시한 셀(140)은, 필요에 따라, 트랜지스터, 다이오드, 저항 소자, 용량소자 또는 인덕터 등의 다른 회로 소자를 더 포함하고 있어도 된다.
도 13의 (A) 및 도 13의 (B)에서는, 트랜지스터(133t)가 트랜지스터(130t)의 소스 및 드레인 중 다른 쪽과, 배선(111) 사이에 전기적으로 접속되어 있을 경우를 예시하고 있다는 점에 주목한다. 트랜지스터(133t)는, 트랜지스터(130t)의 소스 및 드레인 중 한쪽과 배선(123) 사이에 전기적으로 접속되어 있어도 된다.
<래치에 의한 관통 전류의 방지>
본 발명의 일 양태에 따른 PLD에서는, LE의 입력 단자에 전기적으로 접속된 배선(111)에 래치가 전기적으로 접속되어 있어도 된다. 초기화를 행하기 위한 스위치(126)와 래치(182)가 배선(111)에 전기적으로 접속되어 있는 것을 도 14의 (A)에 도시한다. 도 14의 (A)에 도시하는 래치(182)는 LE의 입력 단자에 전기적으로 접속된 배선(111)의 전위를, 하이 레벨 또는 로우 레벨로 유지하는 기능을 갖는다.
도 14의 (B)에 래치(182)의 구성을 일례로서 나타낸다. 도 14의 (B)에 도시하는 래치(182)는 인버터(183)와 p채널형의 트랜지스터(184)를 포함한다. 인버터(183)의 입력 단자는 배선(111)에 전기적으로 접속된다. 인버터(183)의 출력 단자는 트랜지스터(184)의 게이트에 전기적으로 접속된다. 트랜지스터(184)의 소스 및 드레인 중 한쪽은 배선(125)에 인가되는 전위보다 높은 전위가 공급되는 배선(185)에 전기적으로 접속된다. 트랜지스터(184)의 소스 및 드레인 중 다른 쪽은 배선(111)에 전기적으로 접속된다.
본 발명의 일 양태에서는, 상기 구성을 갖는 래치(182)를 배선(111)에 전기적으로 접속시킴으로써, PLD에 전원이 투입된 후에, 배선(111)의 전위를 하이 레벨 또는 로우 레벨로 유지할 수 있다. 따라서, 중간의 전위가 배선(111)에 인가되어 배선(111)에 그 입력 단자가 접속된 LE에 관통 전류가 생기는 것을 방지할 수 있다.
<IO와 논리 소자의 접속구조>
다음으로, PLD(100)에서의 IO와 논리 소자의 접속구조에 대해서 설명한다. 도 15에, 본 발명의 일 양태에 따른 PLD(100)의 일부를 예시한다.
도 15에서는, 복수의 LE(101)를 포함하는 열(102)과, 복수의 IO(150)를 포함하는 열(151)이 PLD(100)에 마련되어 있다. 도 15에서는, 좌측으로부터 순서대로, 열(151) 및 열(102)이 병렬로 배치되어 있을 경우를 예시하고 있다.
도 15에서는, 복수의 배선(152)과, 복수의 배선(153)과, 복수의 배선(154)과, 복수의 배선(155)과, 복수의 배선(156)이 PLD(100)에 마련되어 있다.
열(102) 내의 LE(101)의 제1 출력 단자는 복수의 배선(152) 및 복수의 배선(156)에 접속된다. 열(102) 내의 LE(101)의 제2 출력 단자는 복수의 배선(153)에 접속된다. 열(151) 내의 IO(150)의 출력 단자는 복수의 배선(155)에 접속된다. 복수의 배선(154)은, 도 15에서 열(102)의 우측에 배치되는 복수의 LE(101)(도시하지 않음)의 제1 출력 단자에 접속된다.
IO(150)의 출력 단자의 수는 하나에 한하지 않고, 복수이어도 된다. 단, 상기 출력 단자의 수에 관계없이, 하나의 배선에는 반드시 하나의 출력 단자가 접속된다는 점에 주목한다. 즉, 열(151)이 Y개(Y는 자연수)의 IO(150)를 포함하면, PLD(100)은 상기 출력 단자에 전기적으로 접속되는 Y개의 배선(155)을 적어도 포함한다.
복수의 배선(152)과, 복수의 배선(154)과, 복수의 배선(155)과, 복수의 배선(156)이 열(151)과 열(102) 사이에 배치된다. 열(102)은 복수의 배선(152)과 복수의 배선(153) 사이에 마련되어 있다.
도 15에서는, 복수의 배선(152), 복수의 배선(154) 및 복수의 배선(155)이 스위치 회로(110)를 통해 열(102) 내의 LE(101)의 복수의 입력 단자에 전기적으로 접속된다. 또한, 도 15에서는, 복수의 배선(156)이 스위치(157)를 통해 열(151) 내의 IO(150)의 입력 단자에 전기적으로 접속된다.
스위치(157)는 상술한 구성을 갖는 하나의 스위치 회로(120)를 포함한다. 스위치(157)에 포함된 스위치 회로(120)는 복수의 배선(156) 중 하나의 배선을 컨피규레이션 데이터에 따라서 선택하고, 선택된 하나의 배선과 각 IO(150)의 입력 단자를 접속하는 기능을 갖는다.
도 1의 (A) 및 도 15에서는, LE(101)를 포함하는 열 사이에 마련되어진 복수의 배선을 통해 하나의 열에 속하는 LE(101)가 서로 접속될 경우를 각각 예시하고 있으며, 혹은, 하나의 열에 속하는 LE(101)끼리를 직접 접속하는 배선을 PLD(100)가 포함하고 있어도 된다.
<LE의 구성예>
도 16의 (A)에 LE(101)의 일 형태를 예시한다. 도 16의 (A)에 도시하는 LE(101)는 룩업 테이블(LUT)(160)과, 플립 플롭(161)과, 컨피규레이션 메모리(162)를 포함한다. 컨피규레이션 메모리(162)는, 메모리 소자로부터 보내져 온 컨피규레이션 데이터를 기억하는 기능을 갖는다. LUT(160)에 의해 정해지는 논리 회로는 컨피규레이션 메모리(162)로부터 보내져 오는 컨피규레이션 데이터의 내용에 따라 변화된다. 컨피규레이션 데이터가 확정되면, 입력 단자(163)에 인가된 복수의 입력 신호의 입력값에 대한 LUT(160)의 하나의 출력값이 정해진다. 그 후에, LUT(160)는 상기 출력값을 포함하는 신호를 출력한다. 플립 플롭(161)은 LUT(160)으로부터 출력되는 신호를 유지하고, 클럭 신호 CLK에 동기해서 해당 신호에 대응한 출력 신호를, 제1 출력 단자(164) 및 제2 출력 단자(165)로부터 출력한다.
LE(101)가 멀티플렉서를 더 포함하여, LUT(160)로부터의 출력 신호가 플립 플롭(161)을 통과하는지의 여부를 선택할 수 있도록 해도 된다는 점에 주목한다.
컨피규레이션 데이터에 의해 플립 플롭(161)의 종류를 정하여도 된다. 구체적으로는, 컨피규레이션 데이터에 의해, 플립 플롭(161)이 D형 플립 플롭, T형 플립 플롭, JK형 플립 플롭, 또는 RS형 플립 플롭 중 임의의 기능을 갖도록 해도 된다.
도 16의 (B)에 LE(101)의 다른 일 형태를 예시한다. 도 16의 (B)에 도시하는 LE(101)는 도 16의 (A)의 LE(101)의 구성요소 외에 AND 회로(166)를 포함한다. AND 회로(166)에는, 플립 플롭(161)으로부터의 신호가 액티브 하이 입력으로서 인가되고, 도 3의 배선(111)의 전위를 초기화하기 위한 신호 INIT가 액티브 로우 입력으로서 인가되어 있다. 상기 구성에 의해, 신호 INIT에 따라 배선(111)의 전위가 초기화될 때에, LE(101)로부터의 출력 신호를 배선(125)과 같은 전위로 할 수 있다. 따라서, 도 3에 나타낸, LE(101)로부터의 출력 신호가 인가되는 복수의 배선(123)과, 배선(111)에 대량의 전류가 흐르는 것을 방지할 수 있다. 그에 따라, PLD의 파손을 방지할 수 있다.
도 16의 (C)에 LE(101)의 다른 일 형태를 예시한다. 도 16의 (C)에 도시하는 LE(101)는, 도 16의 (A)의 LE(101)의 구성요소 외에, 멀티플렉서(168)와 컨피규레이션 메모리(169)를 포함한다. 도 16의 (C)에서, 멀티플렉서(168)에는 LUT(160)로부터의 출력 신호와 플립 플롭(161)으로부터의 출력 신호가 입력된다. 멀티플렉서(168)는, 컨피규레이션 메모리(169)에 저장되어 있는 컨피규레이션 데이터에 따라, 상기 2개의 출력 신호 중 한쪽을 선택하고 출력하는 기능을 갖는다. 멀티플렉서(168)의 출력 신호는 제1 출력 단자(164) 및 제2 출력 단자(165)로부터 출력된다.
<PLD의 상면도>
도 17에 PLD(100)의 상면도를 일례로서 나타낸다.
도 17에서는, PLD(100)가 논리 어레이(170)와, IO(150)와, PLL(phase lock loop)(172)과, RAM(173)과, 승산기(174)를 포함한다.
논리 어레이(170)는 복수의 LE(101)와, LE(101) 사이의 접속을 제어하는 배선 및 스위치를 포함하는 배선 리소스(175)를 포함한다. PLL(172)은 클럭 신호 CLK를 생성하는 기능을 갖는다. RAM(173)은 논리 연산에 이용되는 데이터를 저장하는 기능을 갖는다. 승산기(174)는 승산 전용의 논리 회로에 상당한다. 논리 어레이(170)에 승산을 행하는 기능이 포함되어 있으면, 승산기(174)를 반드시 설치할 필요는 없다.
도 17에서는, LE(101)의 논리 회로를 결정짓는 컨피규레이션 데이터가 PLD(100)의 외부에 마련되어진 메모리 소자에 저장되어 있는 경우를 예시하고 있지만, 메모리 소자는 PLD(100)에 마련되어 있어도 된다.
<LUT의 구성예>
본 실시 형태에서는, LE(101)에 포함된 LUT(160)의 구성예에 대해서 설명한다. LUT(160)는 복수의 멀티플렉서로 구성할 수 있다. 복수의 멀티플렉서의 입력 단자 및 제어 단자 중 어느 하나에 컨피규레이션 데이터가 입력되는 구성으로 할 수 있다.
도 18의 (A)에 LE(101)에 포함된 LUT(160)의 일 양태를 나타낸다.
도 18의 (A)에서, LUT(160)는 7개의 2입력 멀티플렉서(멀티플렉서(31 내지 37))로 구성된다. 멀티플렉서(31 내지 34)의 입력 단자가 LUT(160)의 입력 단자(M1 내지 M8)에 상당한다.
멀티플렉서(31 내지 34)의 제어 단자는, 서로 전기적으로 접속되고, LUT(160)의 입력 단자(IN3)에 상당한다. 멀티플렉서(31, 32)의 출력 단자는 멀티플렉서(35)의 2개의 입력 단자와 전기적으로 접속된다. 멀티플렉서(33, 34)의 출력 단자는 멀티플렉서(36)의 2개의 입력 단자와 전기적으로 접속된다. 멀티플렉서(35, 36)의 제어 단자는, 서로 전기적으로 접속되고, LUT(160)의 입력 단자(IN2)에 상당한다. 멀티플렉서(35, 36)의 출력 단자는 멀티플렉서(37)의 2개의 입력 단자와 각각 전기적으로 접속된다. 멀티플렉서(37)의 제어 단자는 LUT(160)의 입력 단자(IN1)에 상당한다. 멀티플렉서(37)의 출력 단자는 LUT(160)의 출력 단자(OUT)에 상당한다.
입력 단자(M1 내지 M8)에, 컨피규레이션 메모리로부터, 해당 컨피규레이션 메모리에 저장된 컨피규레이션 데이터에 대응한 출력 신호를 입력함으로써, LUT(160)에 의해 행하여지는 논리 연산의 종류를 정할 수 있다.
예를 들어, 도 18의 (A)의 LUT(160)의 입력 단자(M1 내지 M8)에 컨피규레이션 메모리로부터 디지털 값이 "0", "1", "0", "1", "0", "1", "1", "1"인 해당 컨피규레이션 메모리에 저장된 컨피규레이션 데이터에 대응한 출력 신호를 입력했을 경우, 도 18의 (C)에 도시하는 등가 회로의 기능을 실현할 수 있다.
도 18의 (B)에, LE(101)에 포함된 LUT(160)의 다른 일 양태를 나타낸다.
도 18의 (B)에서, LUT(160)는 3개의 2입력의 멀티플렉서(멀티플렉서(41 내지 43))와, 2입력의 OR 회로(44)로 구성된다.
멀티플렉서(41, 42)의 출력 단자는 멀티플렉서(43)의 2개의 입력 단자와 각각 전기적으로 접속된다. OR 회로(44)의 출력 단자는 멀티플렉서(43)의 제어 단자에 전기적으로 접속된다. 멀티플렉서(43)의 출력 단자가 LUT(160)의 출력 단자(OUT)에 상당한다.
멀티플렉서(41)의 제어 단자(A1)와 입력 단자(A2, A3), 멀티플렉서(42)의 제어 단자(A6), 입력 단자(A4, A5), 및 OR 회로(44)의 입력 단자(A7, A8) 중 어느 하나에, 컨피규레이션 메모리로부터, 해당 컨피규레이션 메모리에 저장된 컨피규레이션 데이터에 대응한 출력 신호를 입력함으로써, LUT(160)에 의해 행하여지는 논리 연산의 종류를 정할 수 있다.
예를 들어, 도 18의 (B)의 LUT(160)의 입력 단자(A2), 입력 단자(A4), 입력 단자(A5), 제어 단자(A6), 입력 단자(A8)에, 컨피규레이션 메모리로부터 디지털 값이 "0", "1", "0", "0", "0"인 해당 컨피규레이션 메모리에 저장된 컨피규레이션 데이터에 대응한 출력 신호를 입력했을 경우, 도 18의 (C)에 도시하는 등가 회로의 기능을 실현할 수 있다. 상기 구성의 경우, 제어 단자(A1), 입력 단자(A3), 입력 단자(A7)가 각각 입력 단자(IN1), 입력 단자(IN2), 입력 단자(IN3)에 상당한다.
도 18의 (A) 및 도 18의 (B)에서는 2입력의 멀티플렉서로 구성된 LUT(160)의 예를 나타냈지만, 3개 이상의 입력의 멀티플렉서로 구성된 LUT(160)이어도 된다는 점에 주목한다.
LUT(160)는 멀티플렉서의 이외에, 다이오드, 저항 소자, 논리 회로(혹은 논리 소자), 스위치 중 어느 하나 또는 모두를 더 포함하고 있어도 된다. 논리 회로(혹은 논리 소자)로서는, 버퍼, 인버터, NAND 회로, NOR 회로, 3상태 버퍼(three-state buffer), 클럭드 인버터(clocked inverter) 등을 이용할 수 있다. 스위치로서는, 예를 들어 아날로그 스위치, 트랜지스터 등을 이용할 수 있다.
여기서는 도 18의 (A) 또는 도 18의 (B)의 LUT(160)를 이용하여 3입력 1출력의 논리 연산이 행해지는 도 18의 (C)에 도시된 경우에 대해서 설명하였지만, 본 발명의 일 양태는 이것에 한정되지 않는다. LUT(160) 및 입력하는 컨피규레이션 데이터를 적절히 선택함으로써, 4 이상의 입력 및 2 이상의 출력을 이용하여 논리 연산이 행해질 수 있다.
<셀의 단면 구조의 예>
도 19에, 도 6에 나타낸 셀(140)에 포함되는 트랜지스터(130t), 트랜지스터(131t) 및 용량소자(132)의 단면 구조를 일례로서 나타낸다.
이 경우는, 산화물 반도체 막에 채널 형성 영역을 갖는 트랜지스터(131t)와 용량소자(132)가 단결정의 실리콘 기판에 채널 형성 영역을 갖는 트랜지스터(130t) 위에 형성되어 있을 경우를 예시하고 있다.
트랜지스터(130t)는, 비정질, 미결정, 다결정 또는 단결정인, 실리콘 또는 게르마늄 등의 반도체 막을 활성층에 이용할 수도 있다는 점에 주목한다. 혹은, 트랜지스터(130t)는, 산화물 반도체를 활성층에 이용하여도 된다. 모든 트랜지스터가 산화물 반도체를 활성층에 이용하고 있을 경우, 트랜지스터(131t)는 트랜지스터(130t) 위로 적층 되지 않고 있어도 되고, 트랜지스터(131t)와 트랜지스터(130t)는 동일한 층에 형성되어 있어도 된다.
박막의 실리콘을 이용해서 트랜지스터(130t)를 형성할 경우, 플라즈마 CVD법 등의 기상 성막법 혹은 스퍼터링법으로 제작된 비정질 실리콘, 비정질 실리콘을 레이저 어닐링 등의 처리에 의한 결정화에 의해 얻어진 다결정 실리콘, 단결정 실리콘 웨이퍼에 수소 이온 등을 주입해서 그 표층부를 박리한 방식으로 얻어진 단결정 실리콘 중 어느 하나를 이용할 수 있다.
트랜지스터(130t)가 형성되는 반도체 기판(400)은, 예를 들어, n형 또는 p형의 실리콘 기판, 게르마늄 기판, 실리콘 게르마늄 기판, 화합물 반도체 기판(GaAs 기판, InP 기판, GaN 기판, SiC 기판, GaP 기판, GaInAsP 기판, ZnSe 기판 등)일 수 있다. 도 19에서는, n형의 단결정 실리콘 기판을 이용했을 경우를 예시하고 있다.
트랜지스터(130t)는 소자 분리용 절연막(401)에 의해 다른 트랜지스터와 전기적으로 분리된다. 소자 분리용 절연막(401)의 형성에는, 실리콘의 선택 산화법(local oxidation of silicon, LOCOS법) 또는 트렌치 분리법 등을 이용할 수 있다.
구체적으로, 트랜지스터(130t)는 반도체 기판(400)에 형성된, 소스 영역 및 드레인 영역으로서 기능하는 불순물 영역(402, 403)과, 게이트 전극(404)과, 반도체 기판(400)과 게이트 전극(404) 사이에 마련되어진 게이트 절연막(405)을 포함한다. 게이트 전극(404)은, 게이트 절연막(405)을 게이트 전극(404)과 채널 형성 영역 사이에 두고, 불순물 영역(402, 403) 사이에 형성되는 채널 형성 영역과 중첩된다.
트랜지스터(130t) 위에는 절연막(409)이 마련되어 있다. 절연막(409)에는 개구부가 형성된다. 상기 개구부에는, 불순물 영역(402)에 접하는 배선(410), 불순물 영역(403)에 접하는 배선(411)과, 게이트 전극(404)에 전기적으로 접속되어 있는 배선(412)이 형성된다.
배선(410)은 절연막(409) 위에 형성된 배선(415)에 전기적으로 접속되고 있다. 배선(411)은 절연막(409) 위에 형성된 배선(416)에 전기적으로 접속되고 있다. 배선(412)은 절연막(409) 위에 형성된 배선(417)에 전기적으로 접속된다.
배선(415 내지 417) 위에는 절연막(420) 및 절연막(440)이 순서대로 적층되도록 형성된다. 절연막(420, 440)에는 개구부가 형성되어 있다. 상기 개구부에는 배선(417)에 전기적으로 접속된 배선(421)이 형성된다.
도 19에서는, 절연막(440) 위에 트랜지스터(131t) 및 용량소자(132)가 형성된다.
트랜지스터(131t)는, 절연막(440) 위에, 산화물 반도체를 포함하는 반도체 막(430)과, 반도체 막(430) 위에 위치하고, 소스 전극 및 드레인 전극으로서 기능하는 도전막(432, 433)과, 반도체 막(430) 및 도전막(432, 433) 위의 게이트 절연막(431)과, 게이트 절연막(431) 위에 위치하고, 도전막(432, 433) 사이에서 반도체 막(430)과 중첩하는 게이트 전극(434)을 포함한다. 도전막(433)은 배선(421)에 전기적으로 접속된다는 점에 주목한다.
게이트 절연막(431) 위에 도전막(435)이 마련되어 도전막(433)과 중첩한다. 게이트 절연막(431)을 사이에 두고 도전막(433)과 도전막(435)이 중첩하는 부분이 용량소자(132)로서 기능한다.
도 19에서는, 용량소자(132)가 트랜지스터(131t)와 함께 절연막(440) 위에 마련되어 있을 경우를 예시하고 있지만, 용량소자(132)는 트랜지스터(130t)와 함께 절연막(440) 아래에 마련되어 있어도 된다.
트랜지스터(131t) 및 용량소자(132) 위에, 절연막(441) 및 절연막(442)이 순서대로 적층되도록 형성되어 있다. 절연막(441, 442)에는 개구부가 형성되어 있다. 상기 개구부 내에서 게이트 전극(434)에 접하는 도전막(443)이 절연막(441) 위에 마련되어 있다.
도 19에서, 트랜지스터(131t)는 게이트 전극(434)을 반도체 막(430)의 적어도 한쪽에 포함한다. 혹은, 트랜지스터(131t)는 반도체 막(430)을 사이에 두고 한 쌍의 게이트 전극을 포함하여도 된다.
트랜지스터(131t)가 반도체 막(430)을 사이에 두고 한 쌍의 게이트 전극을 갖고 있을 경우, 한쪽의 게이트 전극에는 도통/비도통 상태를 제어하기 위한 신호가 인가되고, 다른 쪽의 게이트 전극에는 다른 소자로부터 전위가 인가되어도 된다. 이 경우, 한 쌍의 게이트 전극에 동일 레벨의 전위가 공급되어도 되고, 다른 쪽의 게이트 전극에만 접지 전위 등의 고정 전위가 공급되어도 된다. 다른 쪽의 게이트 전극에 공급되는 전위의 레벨을 제어함으로써, 트랜지스터의 임계값 전압을 제어할 수 있다.
도 19에서는 트랜지스터(131t)가 하나의 게이트 전극(434)에 대응한 하나의 채널 형성 영역을 포함하는 단일 게이트 구조를 갖는 경우를 예시하고 있지만, 트랜지스터(131t)는 서로 전기적으로 접속된 복수의 게이트 전극을 가짐으로써, 하나의 활성층에 복수의 채널 형성 영역을 갖는 멀티 게이트 구조이어도 된다.
<트랜지스터의 구성예>
다음으로, 채널 형성 영역을 산화물 반도체 막에 갖는 트랜지스터의 구조의 일례에 대해서 설명한다.
도 20에 나타내는 트랜지스터(601)는 절연 표면 위에 도전막(602), 도전막(603) 및 게이트 전극(604)을 포함한다. 게이트 전극(604)은 도전막(602)과 도전막(603) 사이에 위치한다. 또한, 트랜지스터(601)는 절연 표면 위에 마련되어진, 각각의 도전막(602, 603)과 게이트 전극(604) 사이에 위치하는 절연막(605)을 포함한다.
또한, 트랜지스터(601)는 게이트 전극(604) 및 절연막(605) 위의 섬 형상의 절연막(606)과, 절연막(606) 위의 섬 형상의 산화물 반도체 막(607)을 포함한다. 또한, 트랜지스터(601)는 도전막(602) 및 산화물 반도체 막(607) 위의 소스 전극(608)과, 도전막(603) 및 산화물 반도체 막(607) 위의 드레인 전극(609)을 포함한다.
트랜지스터(601)는 산화물 반도체 막(607), 소스 전극(608) 및 드레인 전극(609) 위에 마련되어진 절연막(610)을 포함한다.
소스 전극(608) 및 드레인 전극(609)은 그 단부에서 단계적으로 막 두께가 감소된다는 점에 주목한다. 혹은, 소스 전극(608) 및 드레인 전극(609)은 그 단부에서 연속적으로 막 두께가 감소되어도 된다. 상기 구성에 의해, 소스 전극(608) 및 드레인 전극(609) 위에 마련되어진 절연막(610)의, 소스 전극(608) 및 드레인 전극(609)의 단부에서의 스텝 커버리지를 향상시킬 수 있다.
트랜지스터(601)는 절연막(610) 위에 마련되어진 게이트 전극(611)을 포함한다. 게이트 전극(611)은 절연막(610)을 사이에 두고 산화물 반도체 막(607)과 중첩한다.
도 20에서는, 트랜지스터(601)가 게이트 전극(611) 및 절연막(610)을 덮도록 마련되어진 절연막(612)을 포함하는 경우를 예시하고 있다는 점에 주목한다.
도 21은, 단결정의 실리콘 기판에 채널 형성 영역을 갖는 트랜지스터(630) 위에, 도 20에 나타낸 트랜지스터(601)가 적층되어 있는 단면도이다.
도 21에 도시한 바와 같이, 트랜지스터(630)는 반도체 기판(631)을 이용하여 형성된다. 반도체 기판(631)은, 예를 들어, n형 또는 p형의 단결정 실리콘 기판, 또는 화합물 반도체 기판(GaAs 기판, InP 기판, GaN 기판, SiC 기판, GaP 기판, GaInAsP 기판, ZnSe 기판 등)일 수 있다. 도 21에서는, n형의 단결정 실리콘 기판을 이용했을 경우를 예시하고 있다.
트랜지스터(630)는 소자 분리용 절연막(632)에 의해 트랜지스터 등의 다른 반도체 소자와 전기적으로 분리된다. 소자 분리용 절연막(632)의 형성에는, 실리콘의 선택 산화법(LOCOS법) 또는 트렌치 분리법 등을 이용할 수 있다.
n채널형인 트랜지스터(630)가 형성되는 영역에는, p형의 도전성을 부여하는 불순물 원소를 선택적으로 도입함으로써, p웰(633)을 형성한다. p형의 도전성을 갖는 반도체 기판을 이용하여 p채널형의 트랜지스터를 형성할 경우, p채널형의 트랜지스터가 형성되는 영역에는 n형의 도전성을 부여하는 불순물 원소를 선택적으로 도입함으로써, n웰이라고 불리는 영역을 형성한다.
구체적으로, 트랜지스터(630)는 반도체 기판(631)에 형성된, 소스 영역 및 드레인 영역으로서 기능하는 불순물 영역(634, 635)과, 반도체 기판(631)과 게이트 전극(636) 사이에 마련되어진 게이트 절연막(637)을 포함한다. 게이트 전극(636)은 게이트 전극(636)과 채널 형성 영역 사이에 게이트 절연막(637)을 두고, 불순물 영역(634, 635) 사이에 형성되는 채널 형성 영역과 중첩한다.
트랜지스터(630) 위에는 절연막(638)이 마련되어 있다. 절연막(638)에는 개구부가 형성되고 있다. 상기 개구부 내에는, 불순물 영역(634) 및 불순물 영역(635)에 각각 접하는 배선(639, 640)이 형성된다.
배선(639)은 절연막(638) 위에 형성된 배선(641)에 접속된다. 배선(640)은 절연막(638) 위에 형성된 배선(642)에 접속된다.
배선(641, 642) 위에는 절연막(643)이 형성된다.
도 21에서는, 절연막(643) 위에 트랜지스터(601)가 형성된다. 도전막(603)은 트랜지스터(630)의 게이트 전극에 접속된다.
도 22는 트랜지스터(630)가 형성되어 있는 층과, 트랜지스터(601)가 형성되어 있는 층 사이에 배선층이 형성되어 있는 것을 나타내는 단면도이다.
도 22에서, 절연막(643) 위에는 배선(645)이 형성된다. 절연막(643) 및 배선(645) 위에는 절연막(646)이 형성된다. 절연막(646)에는 개구부가 형성되고 있고, 상기 개구부에는 배선(645)에 접속된 배선(647)이 형성된다. 절연막(646) 위에는 배선(647)에 접속된 배선(648)이 형성된다. 절연막(646) 및 배선(648) 위에는 절연막(649)이 형성된다. 절연막(649)에는 개구부가 형성되고 있고, 상기 개구부 내에는 배선(648)에 접속된 배선(650)이 형성된다. 절연막(649) 위에는 트랜지스터(601)가 형성되고 있다. 배선(650)은 도전막(603)에 접속된다.
도 23은 트랜지스터(601)가 형성되어 있는 층 위에 배선층이 형성되어 있는 것을 나타내는 단면도이다.
도 23에서, 트랜지스터(601) 위에는 절연막(651)이 형성된다. 배선(652)은 절연막(651) 위에 형성되고, 절연막(651, 610, 612)에 형성된 개구부를 통해 드레인 전극(609)에 접속된다. 절연막(651) 및 배선(652) 위에는 절연막(653)이 형성된다. 절연막(653) 위에는 배선(654)이 형성되고 있고, 배선(654)은 절연막(653)에 형성된 개구부를 통해 배선(652)에 접속된다. 절연막(653) 및 배선(654) 위에는 절연막(655)이 형성된다. 절연막(655) 위에는 배선(656)이 형성되고 있고, 배선(656)은 절연막(655)에 형성된 개구부를 통해 배선(654)에 접속된다.
<컨피규레이션 메모리의 구성예>
도 24에, 컨피규레이션 메모리에 포함된 메모리 셀의 구성을 일례로서 나타낸다.
본 발명의 일 양태에서, 메모리 셀(200)은 스위치(201 내지 205)를 적어도 포함한다. 또한, 메모리 셀(200)은, 도 24에 도시한 바와 같이, 용량소자(206) 및 용량소자(207)를 포함하여도 된다.
도 24에서는, 스위치로서 하나의 트랜지스터를 이용할 경우를 예시하고 있지만, 스위치로서 복수의 트랜지스터가 이용되어 있어도 된다.
스위치(201)는 메모리 셀(200) 내의 노드(FD1)에의 컨피규레이션 데이터를 포함하는 제1 신호의 전위의 공급을 제어하는 기능을 갖는다. 구체적으로는, 스위치(201)가 도통 상태(온)일 때, 배선(210)에 공급되고 컨피규레이션 데이터를 포함하는 제1 신호의 전위가, 노드(FD1)에 공급된다. 스위치(201)가 비도통 상태(오프)일 때, 노드(FD1)의 전위가 유지된다. 용량소자(206)는 노드(FD1)에 전기적으로 접속되고, 노드(FD1)의 전위를 유지하는 기능을 갖는다.
스위치(201)의 도통/비도통 상태의 선택은 배선(212)에 공급되는 신호의 전위에 따라 행하여진다.
스위치(202)는 노드(FD1)의 전위에 따라 배선(208)과 배선(209) 사이의 전기적인 접속을 제어하는 기능을 갖는다. 구체적으로는, 스위치(202)가 도통 상태일 때, 배선(208)과 배선(209)은 서로 전기적으로 접속된다. 스위치(202)가 비도통 상태일 때, 배선(208)과 배선(209)은 서로 전기적으로 분리된 상태로 된다.
스위치(203)는 메모리 셀(200) 내의 노드(FD2)에의 컨피규레이션 데이터를 포함하는 제2 신호의 전위의 공급을 제어하는 기능을 갖는다. 구체적으로는, 스위치(203)가 도통 상태(온)일 때, 배선(211)에 공급되고 컨피규레이션 데이터를 포함하는 제2 신호의 전위가 노드(FD2)에 공급된다. 스위치(203)가 비도통 상태(오프)일 때, 노드(FD2)의 전위가 유지된다. 용량소자(207)는 노드(FD2)에 전기적으로 접속되고, 노드(FD2)의 전위를 유지하는 기능을 갖는다.
스위치(203)의 도통/비도통 상태의 선택은 배선(212)에 공급되는 신호의 전위에 따라 행하여진다.
스위치(204)는 노드(FD2)의 전위에 따라 배선(214)과 배선(209) 사이의 전기적인 접속을 제어하는 기능을 갖는다. 구체적으로는, 스위치(204)가 도통 상태일 때, 배선(214)과 배선(209)은 서로 전기적으로 접속된다. 스위치(204)가 비도통 상태일 때, 배선(214)과 배선(209)은 서로 전기적으로 분리된 상태로 된다.
배선(208)에는 하이 레벨의 전위 VDD가 인가되고, 배선(214)에는 로우 레벨의 전위 VSS가 인가된다는 점에 주목한다. 컨피규레이션 데이터를 메모리 셀(200)에 기입할 때에는, 제1 신호의 전위와 제2 신호의 전위는 서로 극성이 반대, 즉 논리 레벨이 반전된 것으로 한다. 따라서, 스위치(202, 204) 중 한쪽이 도통 상태에 있을 때에 다른 쪽은 비도통 상태이다. 스위치(202, 204) 중 어느 쪽이 도통 상태인지는, 제1 신호와 제2 신호의 전위, 즉 컨피규레이션 데이터에 의해 정해진다. 그 때문에, 컨피규레이션 데이터에 의해 배선(209)에 인가되는 전위가 하이 레벨의 전위 VDD일지, 로우 레벨의 전위 VSS일지가 정해진다.
스위치(205)는 배선(209)과 배선(215) 사이의 전기적인 접속을 제어하는 기능을 갖는다. 구체적으로는, 스위치(205)가 도통 상태일 때, 배선(209)과 배선(215)은 서로 전기적으로 접속되고, 배선(209)의 전위가 배선(215)에 인가된다. 스위치(205)가 비도통 상태일 때, 배선(209)과 배선(215)은 서로 전기적으로 분리된 상태로 된다.
도 24에 나타내는 컨피규레이션 메모리에서, 스위치(201, 203)로서 이용되는 트랜지스터는, 노드(FD1) 또는 노드(FD2)의 전위를 유지하는 기능을 갖기 때문에, 오프 전류가 현저하게 작은 트랜지스터인 것이 바람직하다. 실리콘보다 밴드갭이 넓고, 진성 캐리어 밀도가 실리콘보다 낮은 반도체 막에, 채널 형성 영역이 형성되는 트랜지스터는 오프 전류가 현저하게 작으므로, 스위치(201, 203)에 이용되는 것이 바람직하다. 이러한 반도체로서는, 예를 들어, 실리콘의 2배 이상의 큰 밴드갭을 갖는, 산화물 반도체, 질화 갈륨 등을 들 수 있다. 상기 반도체를 포함하는 트랜지스터는, 통상적인 실리콘이나 게르마늄 등의 반도체를 포함하는 트랜지스터에 비해, 오프 전류가 현저하게 작을 수 있다. 따라서, 상기 구성을 갖는 트랜지스터를 스위치(201, 203)에 이용함으로써, 노드(FD1) 및 노드(FD2)에 유지되어 있는 전하가 누설되는 것을 방지할 수 있다.
본 발명의 일 양태에 따른 컨피규레이션 메모리에서는, 컨피규레이션 데이터에 따라 배선(215)에 로우 레벨의 전위 VSS와 하이 레벨의 전위 VDD 중 한쪽을 인가할 수 있다. 따라서, 컨피규레이션 데이터가 출력되는 배선(215)에 하나의 전위가 인가될 것인가에 따라 컨피규레이션 데이터가 판독되는 컨피규레이션 메모리와는 상이하게, 컨피규레이션 데이터를 메모리 셀(200)로부터 판독하기 전에 배선(215)을 프리차지하지 않더라도 정확하게 컨피규레이션 데이터를 판독할 수 있다. 그 때문에, 컨피규레이션 메모리의 구동 회로에 프리차지를 행하기 위한 회로를 설치할 필요가 없어, 프로그래머블 로직 디바이스의 면적을 작게 할 수 있다.
PLD에 전원이 투입된 후, 컨피규레이션 데이터가 소실되고 노드(FD1) 및 노드(FD2)가 부유 상태로 되어도, 제1 신호의 전위와, 제2 신호의 전위 양쪽 모두를 로우 레벨의 전위로 함으로써, 배선(208, 214)이 서로 전기적으로 접속되는 것을 방지할 수 있다.
도 24에서는, 2개의 메모리 셀(200) 중 어느 한쪽에서만 스위치(205)를 도통 상태로 함으로써, 2개의 메모리 셀(200)에 저장되어 있는 컨피규레이션 데이터 중 어느 한쪽을 하나의 배선(215)으로부터 판독하는 멀티콘텍스트 방식의 컨피규레이션 메모리의 구성을 예시하고 있다. 혹은, 본 발명의 일 양태에 따른 컨피규레이션 메모리에서는, 메모리 셀(200)에 저장되어 있는 복수의 컨피규레이션 데이터가 상이한 배선(215)으로부터 판독되는 구성이어도 된다.
상기 구성에서, 배선(215)의 전위를 하이 레벨 또는 로우 레벨로 유지하는 기능을 갖는 래치(182)가 배선(215)에 전기적으로 접속되도록 마련되어 있어도 된다. 본 발명의 일 양태에서는, 상기 구성에 의해, 전원이 투입된 후에 배선(215)의 전위를 하이 레벨 또는 로우 레벨로 유지할 수 있으므로, 전원이 투입된 후, 배선(215)에 접속된, LUT나 멀티플렉서 등의 회로 내에 관통 전류가 생기는 것을 방지할 수 있다.
배선(210)의 전위 VDD가 스위치(201)를 통해 노드(FD1)에 인가될 경우, 실제로는, 노드(FD1)는 스위치(201)로 이용되는 트랜지스터의 임계값 전압만큼 전위 VDD보다 낮은 전위를 갖는다. 따라서, 스위치(205)가 도통 상태로 되어도, 배선(215)의 전위를 배선(208)과 같은 전위 VDD까지 끌어올리는 것이 어렵다. 그러나, 래치(182)를 설치함으로써, 배선(215)의 전위를 전위 VDD까지 끌어올릴 수 있고, 배선(215)이 전위 VSS와 전위 VDD 사이의 중간 전위가 되는 것을 방지할 수 있다. 배선(210)의 전위 VSS가 스위치(201)를 통해 노드(FD1)에 인가될 경우, 노드(FD1)의 전위가 스위치(201)로 이용되는 트랜지스터의 임계값 전압만큼 전위 VSS보다 낮지 않다. 마찬가지로, 배선(211)의 전위 VSS가 스위치(203)를 통해 노드(FD2)에 인가될 경우, 노드(FD2)의 전위가 스위치(203)로 이용되는 트랜지스터의 임계값 전압만큼 전위 VSS보다 낮지 않다. 따라서, 스위치(202) 또는 스위치(204)를 확실하게 비도통 상태로 할 수 있기 때문에, 스위치(202) 또는 스위치(204)를 통해 관통 전류가 흐르지 않는다.
상술한 것과 같이, 스위치(201)로서 n채널형의 트랜지스터를 이용할 수 있을 경우, 노드(FD1)를 전위 VSS로 하는 것은 용이하지만, 노드(FD1)를 전위 VDD로 하는 것은, 상기 트랜지스터의 임계값 전압을 고려하면 어렵다. 그 때문에, 스위치(202)로서 p채널형의 트랜지스터를 이용하면, 스위치(202)를 완전히 비도통 상태로 하는 것이 어렵게 되고, 스위치(202)를 통해 관통 전류가 흐르기 쉬워진다. 따라서, 스위치(201)로서 n채널형의 트랜지스터를 이용할 경우, 스위치(202)로서 n채널형의 트랜지스터를 이용하는 것이 관통 전류를 방지하기 위해서 바람직하다. 스위치(203, 204)에도 마찬가지로 적용할 수 있다. 즉, 스위치(203)로서 n채널형의 트랜지스터를 이용할 경우, 스위치(204)로서 n채널형의 트랜지스터를 이용하는 것이 관통 전류를 방지하기 위해서 바람직하다.
또한, 스위치(201)로서 p채널형의 트랜지스터를 이용할 경우, 노드(FD1)를 전위 VDD로 하는 것은 용이하지만, 노드(FD1)를 전위 VSS로 하는 것은, 상기 트랜지스터의 임계값 전압을 고려하면 어렵다. 그 때문에, 스위치(202)로서 n채널형의 트랜지스터를 이용하면, 스위치(202)를 완전히 비도통 상태로 하는 것이 어렵게 되고, 스위치(202)를 통해 관통 전류가 흐르기 쉬워진다. 따라서, 스위치(201)로서 p채널형의 트랜지스터를 이용할 경우, 스위치(202)로서 p채널형의 트랜지스터를 이용하는 것이 관통 전류를 방지하기 위해서 바람직하다. 스위치(203, 204)에도 마찬가지로 적용할 수 있다. 즉, 스위치(203)로서 p채널형의 트랜지스터를 이용할 경우, 스위치(204)로서 p채널형의 트랜지스터를 이용하는 것이 관통 전류를 방지하기 위해서 바람직하다.
상기 구성에서, 소정의 전위가 공급된 배선(216)과, 상기 배선(216)과 배선(215) 사이의 전기적인 접속을 제어하는 스위치(217)가 추가적으로 마련되어도 된다. 본 발명의 일 양태에서는, 상기 구성에 의해, 배선(215)의 전위를 소정의 레벨이 되도록 초기화할 수 있다. 따라서, 프로그래머블 로직 디바이스의 전원이 차단된 후에, 배선(215)의 전위가 부유 상태로 되고, 또한 컨피규레이션 데이터가 소실되어도, 프로그래머블 로직 디바이스의 전원이 투입된 후, LE에 포함된 LUT나 멀티플렉서가 오동작하는 것을 방지할 수 있다.
컨피규레이션 메모리에서, 배선(210, 211)을 LE 및 스위치 회로의 셀의 열을 따른 방향으로 배치하고, 배선(212, 213)을 상기 방향과 교차하는 방향으로 배치할 경우, 멀티콘텍스트 방식으로 하나의 배선(215)에 관한 메모리 셀(200)의 수가 증가해도, 배선(210) 또는 배선(211)과, 배선(215) 사이의 거리, 즉 스위치 회로와 LE 간의 거리가 길어지는 것을 방지할 수 있다. 따라서, 멀티콘텍스트 방식에서 복수의 스위치 회로와 LE를 전기적으로 접속하는 배선의 기생 저항이나 기생 용량 등의 부하가 증가하는 것을 억제할 수 있고, 스위치 회로의 크기가 커지는 것을 방지할 수 있다.
다음으로, 도 24에 나타낸, 2개의 메모리 셀(200)과, 래치(182)와, 스위치(217)와, 배선(216)을 각각 갖는 복수의 그룹(220)을 포함하는 컨피규레이션 메모리를 예로 들어, 논리 소자 내에서의 그룹(220) 간의 접속구성을 도 25에 일례로서 나타낸다.
도 25에 나타내는 LE(221)는 복수의 그룹(220)으로 구성되는 컨피규레이션 메모리(162)와, 복수의 그룹(220)으로 구성되는 컨피규레이션 메모리(169)와, 논리 셀(225)과, 래치(224)를 포함한다.
논리 셀(225)은 LUT, 멀티플렉서, 플립 플롭 등을 포함한다. 컨피규레이션 메모리(162)는 논리 셀(225)의 LUT에 입력하는 컨피규레이션 데이터가 저장된다. 컨피규레이션 메모리(169)는 논리 셀(225)의 멀티플렉서에 입력하는 컨피규레이션 데이터가 저장된다.
배선(223)에 인가된 데이터를 포함하는 신호는 논리 셀(225)의 LUT에 입력된다. 배선(223)에는 데이터를 유지하기 위한 래치(224)가 접속된다.
배선(222)에는, 스위치(217)의 스위칭을 제어하는 신호 INIT가 입력된다.
본 발명의 일 양태에서는, LE(221)를 열 형상으로 배치함으로써, 컨피규레이션 메모리(162)와 컨피규레이션 메모리(169)도, 예를 들어 도 28에 나타낸 행렬(Mem)과 같이 행렬 형상으로 배치된다. 따라서, 컨피규레이션 메모리(162, 169)의 배치를 고밀도로 행할 수 있고, PLD의 레이아웃 면적을 저감할 수 있다.
다음으로, 전술한 복수의 그룹(220)을 포함하는 IO의 구성예에 대해서 도 26을 이용하여 설명한다. 도 26에 나타내는 IO(230)는 그룹(220a 내지 220d)과, 래치(224)와, ExOR 회로(231a, 231b)와, 3상태 버퍼(232)와, 인버터(233)와, 버퍼(234)와, 단자(236)를 포함한다.
그룹(220a)의 출력 신호, 구체적으로는 도 24의 배선(215)에 인가된 전위를 갖는 신호는 ExOR 회로(231a)에 입력된다. ExOR 회로(231a)에는, 데이터를 포함하는 신호가 배선(213a)으로부터 입력된다. ExOR 회로(231a)의 출력 신호는 데이터를 포함하는 신호 A로서 3상태 버퍼(232)에 입력된다.
그룹(220b)의 출력 신호, 구체적으로는 도 24의 배선(215)에 인가된 전위를 갖는 신호는 ExOR 회로(231b)에 입력된다. ExOR 회로(231b)에는, 데이터를 포함하는 신호가 배선(213b)으로부터 입력된다. ExOR 회로(231b)의 출력 신호는, 3상태 버퍼(232)를 하이 임피던스로 하는지의 여부를 결정짓는 신호 EN으로서, 3상태 버퍼(232)에 입력된다.
ExOR 회로(231a, 231b)는 그룹(220a, 220b)에 저장된 컨피규레이션 데이터에 따라, 배선(213a) 및 배선(213b)으로부터의 신호의 극성을 반전시키는 기능을 갖는다. 이렇게, 컨피규레이션 데이터에 따라 입력 신호의 극성을 반전시키는 ExOR 회로(231a, 231b)를 IO에 설치함으로써, 적은 수의 LE로 원하는 연산 회로를 실현할 수가 있어, 그 결과, PLD 전체로서 대규모의 회로를 구성할 수 있다. 적은 수의 LE로 원하는 연산 회로를 실현할 수 있으므로, 연산 회로에 사용되지 않는 LE에의 전원의 공급을 중단하여, 해당 LE의 동작을 정지할 수 있으므로, PLD의 소비 전력을 저감할 수도 있다. LE의 입력 측에도, 마찬가지로, 입력 신호의 극성을 반전시키는 ExOR 회로(231a, 231b)를 설치해도 된다.
그룹(220d)의 출력 신호, 구체적으로는 도 24의 배선(215)에 인가된 전위를 갖는 신호는 인버터(233)에 의해 그 극성이 반전된 후, 신호 OD로서 3상태 버퍼(232)에 입력된다. 그룹(220d)의 출력 신호는, 3상태 버퍼(232)의 출력을 오픈 드레인 출력으로 하는지의 여부를 제어하는 기능을 갖는다. 즉, 그룹(220d)의 출력 신호의 전위가 로우 레벨일 때, 3상태 버퍼(232)는 통상적인 3상태 버퍼로서 동작한다. 그룹(220d)의 출력 신호의 전위가 하이 레벨이며, 신호 A의 전위가 로우 레벨이며, 신호 EN의 전위가 하이 레벨일 때에, 3상태 버퍼(232)의 출력 단자는 로우 레벨의 전위가 된다. 그룹(220d)의 출력 신호의 전위가 하이 레벨이지만, 신호 A와 신호 EN의 전위가 상기 조합과는 다른 때(즉, 신호 A의 전위가 로우 레벨이며, 신호 EN의 전위가 하이 레벨인 때 이외)에는, 3상태 버퍼(232)는 하이 임피던스가 된다.
3상태 버퍼(232)의 외부에 풀-업(pull-up) 저항을 제공하면, 3상태 버퍼(232)가 하이 임피던스일 때에서도, 3상태 버퍼(232)로부터의 출력 신호의 전위를 하이 레벨로 할 수 있다. 3상태 버퍼(232)의 외부에 풀-업 저항이 제공되는 IO(230)를 이용하는 것으로, 전원 전압이 상이한 반도체 장치를 IO(230)를 통해 전기적으로 접속할 수 있다.
도 27에 3상태 버퍼(232)의 회로 구성을 일례로서 나타낸다. 도 27에 나타내는 3상태 버퍼(232)는 신호 OD, 신호 EN 및 신호 A가 입력되는 NAND 회로(501)와, NAND 회로(501)의 출력 신호가 입력되는 인버터(502)와, 인버터(502)의 출력 신호가 입력되는 인버터(503)와, 인버터(503)의 출력 신호가 입력되는 p채널형 트랜지스터(508)를 포함한다. 또한, 3상태 버퍼(232)는 신호 EN이 입력되는 인버터(504)와, 인버터(504)의 출력 신호 및 신호 A가 입력되는 NOR 회로(505)와, NOR 회로(505)의 출력 신호가 입력되는 인버터(506)와, 인버터(506)의 출력 신호가 입력되는 인버터(507)와, 인버터(507)의 출력 신호가 입력되는 n채널형 트랜지스터(509)를 포함한다.
p채널형 트랜지스터(508) 및 n채널형 트랜지스터(509)는 서로의 드레인이 접속되고, 상기 드레인의 전위가 출력 신호 Y로서 3상태 버퍼(232)로부터 출력된다.
p채널형 트랜지스터(508) 및 n채널형 트랜지스터(509)의 드레인에는 인버터(510)의 출력 단자와, 인버터(511)의 입력 단자가 접속된다. 인버터(510)의 입력 단자는 인버터(511)의 출력 단자에 접속된다.
인버터(502, 503)는 버퍼로서 기능하고 있어, 반드시 3상태 버퍼(232)에 설치할 필요는 없다. 인버터(506, 507)는 버퍼로서 기능하고 있어, 반드시 3상태 버퍼(232)에 설치할 필요는 없다.
3상태 버퍼(232)의 출력 신호는 단자(236)에 인가된다.
단자(236)으로부터 IO(230)에 입력된 신호는 버퍼(234)를 통해 스위치 회로에 입력된다.
도 26에서는, 그룹(220c)이 더미 그룹으로서 IO(230)에 마련되어 있을 경우를 예시하고 있다는 점에 주목한다. 그룹(220c)을 설치함으로써, 적은 마스크 수정에 의해 그룹(220)에의 기능의 추가가 가능하게 되고, 그룹(220c)을 마련하지 않을 경우에 비해, 그룹(220)의 마스크 레이아웃의 패턴 주기성을 향상시킬 수 있다. 마스크의 패턴 주기성이 낮을 경우, 상기 마스크를 이용한 포토리소그래피의 공정에서, 노광 장치로부터 방출되는 광의 간섭에 기인하여, 포토리소그래피에 의해 처리된 도전막, 절연막, 반도체 막 등의 폭이 부분적으로 좁아지는 등의 형상의 불량이 생기기 쉽다. 그러나, 도 26에서는, 그룹(220c)을 설치함으로써 그룹(220)의 마스크의 레이아웃의 패턴 주기성을 향상시킬 수 있고, 그에 따라, 포토리소그래피의 공정 후에 도전막, 절연막, 반도체 막의 형상에 불량이 생기는 것을 방지할 수 있다.
<PLD의 마스크 패턴>
본 발명의 일 양태에 따른 PLD의 마스크 도면을 도 28에 나타낸다. 도 28에서는, 스위치 회로의 열(각각 sw로 나타낸다) 간에 논리 소자의 열(LE로 나타낸다)이 마련되어 있다. 또한, I/O 소자의 열(IO로 나타낸다)과 논리 소자의 열 사이에 스위치 회로의 열이 마련되어 있다.
도 28에서는, 도 16의 (C)에 예시한 것 같은, 복수의 컨피규레이션 메모리를 포함하는 논리 소자가 이용된다. 상기 복수의 컨피규레이션 메모리도 행렬(Mem으로 나타낸다)로 배열된다. 본 발명의 일 양태에서는, 논리 소자, IO 소자, 스위치 회로가 열을 형성하도록 마련되어 있기 때문에, 논리 소자에 포함되는 컨피규레이션 메모리도 행렬 형상으로 고밀도로 배치되기 쉽다. 따라서, 본 발명의 일 양태에 따른 PLD에서는, 도 28에 도시한 바와 같이, 스위치 회로 및 컨피규레이션 메모리의 동작을 제어하는 구동 회로(bd, wd로 나타낸다) 모두를 논리 소자, IO 소자 및 스위치 회로가 마련되어 있는 영역의 주변에 배치할 수 있다. 컨피규레이션 메모리와 스위치 회로를 메모리 셀 어레이로 간주했을 경우, 상기 메모리 어레이가 배치되어 있는 영역은 LE가 배치되어 있는 영역과 중첩하고 있다고 간주할 수 있으며, 따라서, 본 발명의 일 양태에서는, 상기 구성에 의해 PLD의 레이아웃 면적을 저감할 수 있다. 도 28의 PLD의 마스크 패턴에서는, "패드"는 단자를 나타내고, "cc"는 구동 회로 bd, 구동 회로 wd 등의 동작을 제어하는 컨트롤러를 나타낸다.
도 28과는 달리, 컨피규레이션 메모리가 행렬 형상으로 배치되지 않은 경우, 구동 회로와 컨피규레이션 메모리를 전기적으로 접속하는 리드 배선의 레이아웃이 복잡해진다. 컨피규레이션 메모리의 소영역마다 복수의 구동 회로를 마련해도 좋지만, 이 경우, 각각의 구동 회로에 제어 신호를 공급하기 위한 배선의 레이아웃이 번잡해진다.
도 29에, LE(101)와 스위치 회로(120a 내지 120c) 사이의 접속구조의 일례를 나타낸다. 도 29에서는, LE(101)의 출력 단자와 LE(101)의 입력 단자 사이의 전기적인 접속을 제어하는 스위치 회로(120)가 스위치 회로(120a)이다. IO(도시하지 않음)의 출력 단자와 LE(101)의 입력 단자 사이의 전기적인 접속을 제어하는 스위치 회로(120)는 스위치 회로(120b)이다. LE(101)의 출력 단자와 IO(도시하지 않음)의 입력 단자 사이의 전기적인 접속을 제어하는 스위치 회로(120)는 스위치 회로(120c)이다.
도 29에 도시한 바와 같이, 본 발명의 일 양태에서는, LE(101)의 출력 신호가 인가되는 배선(195) 및 배선(196)을, 인접하는 LE(101) 사이에 배치한다. 상기 구성에 의해, LE(101)로부터 스위치 회로(120)까지의 배선 길이를 짧게 할 수 있다. 따라서, LE(101)의 출력 측의 버퍼의 전류 공급 능력이 높아질 필요가 없어, 상기 버퍼의 크기를 작게 할 수 있다.
스위치 회로를 통하지 않고 인접하는 LE에 출력 신호를 공급하는 배선도 마련되어 있다. 이들의 배선은 복수의 LE로 시프트 레지스터, 가산 회로, 감산 회로 등을 구성할 때에 유효하다. LE에 1비트의 반가산 회로 또는 전가산 회로를 부가함으로써, 통상적으로 복수의 LE로 구성되는 가산 회로 또는 감산 회로를 하나의 LE로 구성할 수 있는 등, 적은 수의 LE로 원하는 연산 회로를 구성할 수 있다.
LE가 열 형상으로 배치되고, 인접하는 LE끼리 스위치 회로를 통하지 않고 접속되는 경우, 미국 특허 제4870302호 명세서에 개시되어 있는 PLD와는 달리, LE 간의 배선을 짧게 할 수 있다.
<셀의 비교>
다음으로, OS 막을 이용한 트랜지스터를 포함하는 셀과, 실리콘(Si) 막을 이용한 트랜지스터와 한 쌍의 인버터를 포함하는 셀의 동작 상의 차이에 대해서 설명한다.
도 30에, OS 막을 이용한 트랜지스터를 포함하는 셀(140a)과, 실리콘(Si) 막을 이용한 트랜지스터와 한 쌍의 인버터를 포함하는 셀(140b)의 회로도를 나타낸다. 또한, 도 30에는, 셀(140a, 140b)에서의 노드(FD)의 전위의 타이밍차트와, 배선(121)에 공급되고 컨피규레이션 데이터를 포함하는 신호 IN의 전위의 타이밍차트를 나타낸다.
각각의 셀(140a, 140b)에서는, 트랜지스터(131t)의 도통/비도통 상태를 배선(122)의 전위로 제어하고, 배선(121)으로부터 공급되고 컨피규레이션 데이터에 따른 전위를, 노드(FD)에 유지하여, 트랜지스터(130t)의 도통/비도통 상태를 제어한다. 도 30에 나타내는 타이밍차트는 트랜지스터(130t)가 n채널형 트랜지스터일 경우를 예시하고 있다는 점에 주목한다.
셀(140b)에서는, 인버터(180, 181)에 의해 노드(FD)의 전위가 유지된다. 한편, 셀(140a)에서는, OS 막을 포함하는 트랜지스터(131t)의 현저하게 작은 오프 전류를 이용하여 노드(FD)의 전위가 유지된다. 따라서, 셀(140a)에서는, 트랜지스터(131t)가 비도통 상태에 있을 때, 노드(FD)가 다른 전극이나 배선 사이에서의 절연성이 우수한 부유 전극이 된다. 그 때문에, 셀(140b)보다 셀(140a)이 적은 수의 트랜지스터로 노드(FD)의 전위를 유지하는 것이 가능하다.
셀(140a)에서는, 트랜지스터(131t)가 비도통 상태에 있을 때에 노드(FD)가 부유 상태로 되므로, 이하에 서술하는 부스팅 효과를 기대할 수 있다. 구체적으로, 셀(140a)에서는, 노드(FD)가 부유 상태에 있으면, 신호 IN의 전위가 로우 레벨로부터 하이 레벨로 변화함에 따라, 트랜지스터(130t)의 소스와 게이트 사이에 형성되는 용량 Cgs에 의해 노드(FD)의 전위가 상승한다. 노드(FD)의 전위의 상승 은 트랜지스터(130t)의 게이트에 입력된 컨피규레이션 데이터의 논리 레벨에 따라 변화한다. 구체적으로, 셀(140a)에 기입된 컨피규레이션 데이터가 "0"인 경우, 트랜지스터(130t)는 약반전 모드에 있기 때문에, 노드(FD)의 전위의 상승에 기여하는 용량 Cgs는 게이트 전극의 전위, 즉 노드(FD)의 전위에 독립적인 용량 Cos를 포함한다. 구체적으로, 용량 Cos는 게이트 전극과 소스 영역이 서로 중첩하는 영역에 형성되는 오버랩 용량과, 게이트 전극과 소스 전극 사이에 형성되는 기생 용량을 포함한다. 한편, 셀(140a)에 기입된 컨피규레이션 데이터가 "1"인 경우, 트랜지스터(130t)는 강반전 모드에 있기 때문에, 노드(FD)의 전위의 상승에 기여하는 용량 Cgs는, 상술한 용량 Cos외에, 게이트 전극과 드레인 전극 사이에 형성되는 용량 Cod와, 채널 형성 영역과 게이트 전극 사이에 형성되는 용량 Cox의 일부를 포함한다. 따라서, 컨피규레이션 데이터가 "1"인 경우, 노드(FD)의 전위의 상승에 기여하는 트랜지스터(130t)의 용량 Cgs가, 컨피규레이션 데이터가 "0"인 경우보다 큰 것이 된다. 따라서, 컨피규레이션 데이터 "1"을 저장하는 셀(140a)은 컨피규레이션 데이터 "0"을 저장하는 셀(140a)보다 더 큰 부스팅 효과를 얻을 수 있으며, 이러한 부스팅 효과에 의해, 신호 IN의 전위의 변화에 수반하여 노드(FD)의 전위가 증가한다. 상술한 부스팅 효과에 의해, 셀(140a)의 스위칭 속도는 컨피규레이션 데이터가 "1"인 경우에 증가하고, 컨피규레이션 데이터가 "0"인 경우에는 트랜지스터(130t)는 비도통 상태로 된다.
일반적인 PLD의 배선 리소스에 포함되는 스위치에는, 집적 밀도의 향상을 위해 n채널형 트랜지스터가 이용된다. 그러나, 상기 스위치에서는, 임계값 전압에 기인해서 n채널형 트랜지스터의 게이트를 통과하는 신호의 전위가 강하하기 때문에 스위칭 속도가 저하되는 문제가 있다. 스위칭 속도의 향상을 위해, 오버드라이브 구동(n채널형 트랜지스터의 게이트에 높은 전위를 인가하는 구동)을 이용한 방법도 제안되었지만, 이 방법을 이용하는 경우, 스위치에 이용되는 n채널형 트랜지스터의 신뢰성을 저하시킬 우려가 있다. 이와 대조적으로, 본 발명의 일 양태에서는, 상술한 부스팅 효과에 의해, 오버드라이브 구동을 이용하지 않더라도, 셀(140a)의 스위칭 속도를 컨피규레이션 데이터가 "1"인 경우에 향상시킬 수 있으므로, 스위칭 속도를 향상시키기 위해서 신뢰성을 희생할 필요가 없다.
셀(140b)의 경우, 부스팅 효과에 의해 노드(FD)의 전위는 상승하지만, 인버터(180, 181)에 의해 노드(FD)의 전위는 즉시 원래의 전위로 되돌아간다. 그 때문에, 부스팅 효과에 의한 스위칭 속도의 향상의 이점을 얻을 수 없다.
비특허문헌 1(K. C. Chun, P. Jain, J. H. Lee, and C. H. Kim, "A 3T Gain Cell Embedded DRAM Utilizing Preferential Boosting for High Density and Low Power On-Die Caches", IEEE Journal of Solid-State Circuits, vol. 46, no. 6, pp. 1495-1505, June 2011) 및 비특허문헌 2(F. Eslami and M. Sima, "Capacitive Boosting for FPGA Interconnection Networks", Int. Conf. on Field Programmable Logic and Applications, 2011, pp.453-458)와는 달리, 셀(140a)은 다른 이로운 효과를 가질 것이 기대된다.
비특허문헌 1에서는 DRAM을 사용한다는 것을 전제로 하고 있으므로 메모리 셀의 수가 많고, 메모리 셀의 출력 단자에 접속되어 있는 판독용의 비트선(RBL)이 높은 기생 용량을 갖는다. 한편, 셀(140a)에서는, 신호 OUT가 CMOS의 게이트에 공급되므로, 셀(140a)의 출력 측의 기생 용량은 비특허문헌 1의 경우에 비해서 작다. 그 때문에, 셀(140a)은, 트랜지스터(130t)의 용량 Cgs에 의한 노드(FD)의 전위의 상승에 수반하여, 또한, 드레인과 게이트 사이에 형성되는 용량 Cod에 의해, 신호 OUT의 전위를 상승시킨다고 하는 부차적인 부스팅 효과도 얻을 수 있다. 즉, 셀(140a)을 배선 간의 접속을 제어하는 스위치 회로로서 이용하는 때는, 상술한 부차적인 부스팅 효과에 의해 스위칭 속도를 더 향상시킬 수 있다. 또한, 셀(140a)은, 비특허문헌 2의 경우에 비해, 적은 수의 트랜지스터로 상승된 노드(FD)의 전위를 유지하는 것이 가능하다.
전술한 부스팅 효과의 검증을 행하기 위해서, 각 단계의 출력 단자에 셀(140a) 혹은 셀(140b)이 포함된, 101 단계의 링 오실레이터(RO) 회로 TEG를 2종류 제작하고, 발진 주파수로부터 셀(140a) 또는 셀(140b)의 지연 시간을 평가했다. RO 회로의 TEG에 포함된 인버터의 n채널형 트랜지스터와 p채널형 트랜지스터의 채널 폭 W는 각각 16㎛, 32㎛로 했다. 셀(140a) 및 셀(140b)에 포함된 트랜지스터(130t)의 채널 폭 W는 16㎛로 했다. 셀(140a)에 포함된 트랜지스터(131t)의 채널 폭 W는 4㎛, 셀(140b)에 포함된 트랜지스터(131t)의 채널 폭 W는 8㎛로 했다. 셀(140b)의 인버터(180) 및 인버터(181)에 포함된 n채널형 트랜지스터와 p채널형 트랜지스터의 채널 폭 W는 각각 4㎛, 8㎛로 했다. 실리콘 막을 포함하는 n채널형 트랜지스터 및 p채널형 트랜지스터는 모두 채널 길이 L을 0.5㎛로 했다. 셀(140a)의 트랜지스터(131t)로서는, In-Ga-Zn계 산화물을 포함하는 CAAC-OS 막을 포함하고, 그 채널 길이 L이 1㎛인 트랜지스터를 이용했다. 트랜지스터(131t)는 실리콘 막을 이용한 트랜지스터 위에 적층했다.
RO 회로의 TEG에서의 전원 전압(VDDRO)과, 셀(140b)의 인버터(180) 및 인버터(181)의 전원 전압(VDDMEM) 간의 차이인 오버드라이브 전압에 대한 RO 1단계당의 지연 시간을 측정했다. 배선(122) 및 배선(121)에 공급되는 하이 레벨의 전위와 로우 레벨의 전위의 전위차는 VDDMEM에 상당한다는 점에 주목한다.
도 31에 지연 시간의 측정 결과를 나타낸다. 도 31에서는, 횡축이 오버드라이브 전압(mV), 종축이 RO 1단계당의 지연 시간을 나타낸다. 도 31에서는, 종축의 지연 시간을, VDDRO가 2.00V, 오버드라이브 전압이 0V인 때의 지연 시간의 측정값과의 상대값으로 나타낸다. 도 31에서는, VDDRO가 2.00V일 때의 지연 시간을 실선으로, VDDRO가 2.25V일 때의 지연 시간을 일점 쇄선으로, VDDRO가 2.50V일 때의 지연 시간을 쇄선으로 나타낸다.
도 31에 도시한 바와 같이, 셀(140a)을 포함하는 RO 회로 쪽이, 셀(140b)을 포함하는 RO 회로보다 지연 시간이 짧고, 지연 시간은 셀(140a)과 셀(140b)의 구성에 따라 상이한 것이 확인되었다.
또한, 도 31에 도시한 바와 같이, 셀(140b)에 대해서는, 오버드라이브 전압을 증가시키는 것에 의해 스위칭 속도가 향상하는 오버드라이브 효과가, VDDRO가 낮을수록 현저하게 되는 것이 시사되었다. 그러나, 셀(140b)에서는, VDDRO의 20% 이상의 오버드라이브 전압이 공급되어도, 스위칭 속도가 셀(140a)의 스위칭 속도보다 높지 않다. 셀(140a)에서는, 컨피규레이션 데이터가 기입될 때에, 트랜지스터(131t)의 임계값 전압에 기인해서 노드(FD)의 전위가 강하하기 때문에, 노드(FD)의 전위는 VDDMEM보다 낮아진다는 점에 주목한다. 그럼에도 불구하고, 오버드라이브 전압을 인가하지 않는 셀(140a)에서는, 오버드라이브 전압을 인가한 셀(140b)보다 스위칭 속도가 높다고 하는 결과가 얻어진 것은 주목할 가치가 있다.
또한, 오버드라이브 전압이 같을 때에, 셀(140a)을 포함하는 RO 회로 쪽이 셀(140b)을 포함하는 RO 회로보다 소비 전력이 작은 것이 확인되었다.
상기 RO 회로의 TEG에 대한 SPICE 시뮬레이션에 의해, 셀(140a)을 포함하는 RO 회로에서, 신호 IN의 전위의 상승에 수반하는 노드(FD)의 전위의 상승에 대해서 검증했다. 계산에서는, VDDRO를 2.5V로 했다. 계산의 결과, 신호 IN의 전위의 상승에 수반하여, 컨피규레이션 데이터가 "1"인 경우에는 0.75V, 컨피규레이션 데이터가 "0"인 경우에는 0.07V 노드(FD)의 전위가 상승하는 것이 확인되었다.
이와 같이, 셀(140a)을 포함하는 반도체 장치에서는, 반도체 장치가 오버드라이브 전압을 이용하지 않고 단일인 전원 전압을 이용했을 경우라도, 소비 전력 저감, 스위칭 속도 향상 등의 높은 성능을 달성했다.
도 32는 제작한 PLD의 현미경 사진을 나타낸다. 도 32에서는, 스위치 회로 및 컨피규레이션 메모리의 동작을 제어하는 구동 회로(비트 드라이버 및 워드 드라이버)와, 스위치 회로 및 배선을 포함하는 배선 리소스(라우팅 패브릭)와, IO 소자(유저 IO)와, 컨트롤러(컨피규레이션 컨트롤러)와, PLE(프로그램가능 논리 소자)에 대응하는 영역을 직사각형으로 둘러싸서 나타낸다.
제조된 PLD에서는, 컨피규레이션 메모리가 In-Ga-Zn계 산화물을 포함하는 CAAC-OS 막을 포함한다. PLD에서는, 스위치 회로가 셀(140a)을 포함하고, 셀(140a)에 포함된 트랜지스터(131t)는 In-Ga-Zn계 산화물을 포함하는 CAAC-OS 막을 포함한다.
도 32에 나타내는 PLD는, PLE의 수가 20개, 컨피규레이션 메모리의 메모리 셀의 수가 7520개, IO의 단자수는 20개이다. PLE에는 표준적인 기능을 탑재한다. CAAC-OS 막을 포함하는 트랜지스터는, 실리콘 막을 포함하는 트랜지스터 위에 적층한다. 실리콘 막을 포함한 n채널형 트랜지스터 및 p채널형 트랜지스터는, 모두 채널 길이 L을 0.5㎛로 한다. In-Ga-Zn계 산화물을 포함하는 CAAC-OS 막을 포함한 트랜지스터는, 그 채널 길이 L을 1㎛로 한다.
비교용으로서, 컨피규레이션 메모리에 SRAM을 이용하고, 스위치 회로에 셀(140b)이 포함되는 PLD도 제작한다. 셀(140a)을 포함한 PLD에서는, 비교용의 PLD보다, 스위치 회로의 레이아웃 면적이 60%, 배선 리소스의 면적이 52%, PLD 전체의 면적이 약 22% 각각 작다.
셀(140a)를 이용해서 제작된 PLD에서는, 카운트 업/다운 회로, 시프트 회로 등 여러가지의 회로가, 예를 들어, 단일 전원 전압 2.5V, 주파수 50MHz로 정상적으로 동작하는 것이 확인되었다. 셀(140a)을 포함하는 PLD에서는, 데이터의 유지 동작, (기억 장치에 필요한 데이터를 기억시켜 두고, 간헐적으로 전원 전압의 공급을 차단하는) 노멀리 오프 동작(normally-off operation)도 확인할 수 있었다.
도 33에, 셀(140a)을 포함하는 PLD에서, 13개의 PLE로 구성되는 13 단계의 링 오실레이터의 발진 주파수의 경시 변화를 나타낸다. 실온에서 250시간까지의 평가에서는 발진 주파수의 현저한 저하는 보이지 않고 있다. 이것은 셀(140a)을 이용해서 제작된 PLD에서는, 컨피규레이션 메모리가 양호한 데이터 유지 특성을 갖는 것을 시사한다.
<전자 기기의 예>
본 발명의 일 양태에 따른 반도체 장치 또는 프로그래머블 로직 디바이스는, 표시 기기, 퍼스널 컴퓨터, 기록 매체를 구비한 화상 재생 장치(대표적으로는 DVD(digital versatile disc) 등의 기록 매체의 컨텐츠를 재생하고, 그 재생된 화상을 표시하는 디스플레이를 갖는 장치)에 이용할 수 있다. 그 밖에, 본 발명의 일 양태에 따른 반도체 장치 또는 프로그래머블 로직 디바이스를 포함하는 전자 기기로서, 휴대전화, 휴대형 게임 콘솔을 포함하는 게임기, 휴대 정보 단말기, 전자서적, 비디오 카메라, 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 내비게이션 시스템, 음향 재생 장치(카 오디오 시스템, 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 예입 지불기(ATM), 자동 판매기 등을 들 수 있다. 이들 전자 기기의 구체예를 도 34에 나타낸다.
도 34의 (A)는 휴대형 게임기이며, 하우징(5001), 하우징(5002), 표시부(5003), 표시부(5004), 마이크로폰(5005), 스피커(5006), 조작 키(5007), 스타일러스(5008) 등을 포함한다. 도 34의 (A)에 도시한 휴대형 게임기는 2개의 표시부(5003 및 5004)를 갖고 있지만, 휴대형 게임기에 포함되는 표시부의 수는 이에 한정되지 않는다.
도 34의 (B)는 휴대 정보 단말기이며, 제1 하우징(5601), 제2 하우징(5602), 제1 표시부(5603), 제2 표시부(5604), 접속부(5605), 조작 키(5606) 등을 포함한다. 제1 표시부(5603)는 제1 하우징(5601)에 설치되어 있고, 제2 표시부(5604)는 제2 하우징(5602)에 설치되어 있다. 제1 하우징(5601)와 제2 하우징(5602)는 접속부(5605)에 의해 서로 접속되고, 제1 하우징(5601)와 제2 하우징(5602) 사이의 각도는 접속부(5605)에 의해 변경이 가능하다. 제1 표시부(5603)에서의 영상을 접속부(5605)에서의 제1 하우징(5601)와 제2 하우징(5602) 사이의 각도에 따라 전환 가능하다. 제1 표시부(5603) 및 제2 표시부(5604)의 적어도 한쪽에, 위치 입력 기능이 부가된 표시 장치를 이용하도록 해도 된다. 위치 입력 기능은, 표시 장치에 터치 패널을 설치함으로써 부가할 수 있다는 점에 주목한다. 혹은, 위치 입력 기능은, 포토 센서라고 불리는 광전 변환 소자를 표시 장치의 화소부에 마련하여 부가할 수 있다.
도 34의 (C)은 랩톱이며, 하우징(5401), 표시부(5402), 키보드(5403), 포인팅 디바이스(5404) 등을 포함한다.
도 34의 (D)은 전기 냉동 냉장고이며, 하우징(5301), 냉장실 문(5302), 냉동실 문(5303) 등을 포함한다.
도 34의 (E)는 비디오 카메라이며, 제1 하우징(5801), 제2 하우징(5802), 표시부(5803), 조작 키(5804), 렌즈(5805), 접속부(5806) 등을 포함한다. 조작 키(5804) 및 렌즈(5805)는 제1 하우징(5801)에 설치되어 있고, 표시부(5803)는 제2 하우징(5802)에 설치되어 있다. 제1 하우징(5801)와 제2 하우징(5802)는 접속부(5806)에 의해 서로 접속되고, 제1 하우징(5801)와 제2 하우징(5802) 사이의 각도는 접속부(5806)에 의해 변경이 가능하다. 표시부(5803)에 표시되는 영상을 접속부(5806)에서의 제1 하우징(5801)와 제2 하우징(5802) 사이의 각도에 따라서 전환 가능하다.
도 34의 (F)는 자동차이며, 차체(5101), 차륜(5102), 대시보드(5103), 라이트(5104) 등을 포함한다.
31: 멀티플렉서
32: 멀티플렉서
33: 멀티플렉서
34: 멀티플렉서
35: 멀티플렉서
36: 멀티플렉서
37: 멀티플렉서
41: 멀티플렉서
42: 멀티플렉서
43: 멀티플렉서
44: OR 회로
100: PLD
101: LE
102: 열
102-1: 열
102-2: 열
102-3: 열
103: 배선
104: 배선
104-1: 배선
104-2: 배선
104-3: 배선
105: 배선
105-1: 배선
105-2: 배선
105-3: 배선
106: 배선
106-1: 배선
106-2: 배선
106-3: 배선
107: 배선
108: 배선
109: 배선
110: 스위치 회로
111: 배선
111-1: 배선
111-2: 배선
111-3: 배선
120: 스위치 회로
120-1: 스위치 회로
120-2: 스위치 회로
120-3: 스위치 회로
120a: 스위치 회로
120b: 스위치 회로
120c: 스위치 회로
121: 배선
122: 배선
122-1: 배선
122-2: 배선
122-3: 배선
122-n: 배선
123: 배선
123-1: 배선
123-n: 배선
125: 배선
126: 스위치
126t: 트랜지스터
127: 배선
128: 배선
131: 스위치
131t: 트랜지스터
130: 스위치
130t: 트랜지스터
132: 용량소자
133t: 트랜지스터
140: 셀
140-1: 셀
140-2: 셀
140-3: 셀
140-4: 셀
140-n: 셀
150: IO
151: 열
152: 배선
153: 배선
154: 배선
155: 배선
156: 배선
157: 스위치
160: LUT
161: 플립 플롭
162: 컨피규레이션 메모리
163: 입력 단자
164: 출력 단자
165: 출력 단자
166: AND 회로
168: 멀티플렉서
169: 컨피규레이션 메모리
170: 논리 어레이
172: PLL
173: RAM
174: 승산기
175: 배선 리소스
180: 인버터
181: 인버터
182: 래치
183: 인버터
184: 트랜지스터
185: 배선
195: 배선
196: 배선
200: 메모리 셀
201: 스위치
202: 스위치
203: 스위치
204: 스위치
205: 스위치
206: 용량소자
207: 용량소자
208: 배선
209: 배선
210: 배선
211: 배선
212: 배선
213: 배선
213a: 배선
213b: 배선
214: 배선
215: 배선
216: 배선
217: 스위치
220: 그룹
220a: 그룹
220b: 그룹
220c: 그룹
220d: 그룹
221: LE
222: 배선
223: 배선
224: 래치
225: 논리 셀
230: IO
231a: ExOR 회로
23lb: ExOR 회로
232: 3상태 버퍼
233: 인버터
234: 버퍼
236: 단자
400: 반도체 기판
401: 소자 분리용 절연막
402: 불순물 영역
403: 불순물 영역
404: 게이트 전극
405: 게이트 절연막
409: 절연막
410: 배선
411: 배선
412: 배선
415: 배선
416: 배선
417: 배선
420: 절연막
421: 배선
430: 반도체 막
431: 게이트 절연막
432: 도전막
433: 도전막
434: 게이트 전극
435: 도전막
440: 절연막
441: 절연막
442: 절연막
443: 도전막
501: NAND 회로
502: 인버터
503: 인버터
504: 인버터
505: NOR 회로
506: 인버터
507: 인버터
508: p채널형 트랜지스터
509: n채널형 트랜지스터
510: 인버터
511: 인버터
601: 트랜지스터
602: 도전막
603: 도전막
604: 게이트 전극
605: 절연막
606: 절연막
607: 산화물 반도체 막
608: 소스 전극
609: 드레인 전극
610: 절연막
611: 게이트 전극
612: 절연막
630: 트랜지스터
631: 반도체 기판
632: 소자 분리용 절연막
633: p웰
634: 불순물 영역
635: 불순물 영역
636: 게이트 전극
637: 게이트 절연막
638: 절연막
639: 배선
640: 배선
641: 배선
642: 배선
643: 절연막
645: 배선
646: 절연막
647: 배선
648: 배선
649: 절연막
650: 배선
651: 절연막
652: 배선
653: 절연막
654: 배선
655: 절연막
656: 배선
5001: 하우징
5002: 하우징
5003: 표시부
5004: 표시부
5005: 마이크로폰
5006: 스피커
5007: 조작 키
5008: 스타일러스
5101: 차체
5102: 차륜
5103: 대시보드
5104: 라이트
5301: 하우징
5302: 냉장실 문
5303: 냉동실 문
5401: 하우징
5402: 표시부
5403: 키보드
5404: 포인팅 디바이스
5601: 하우징
5602: 하우징
5603: 표시부
5604: 표시부
5605: 접속부
5606: 조작 키
5801: 하우징
5802: 하우징
5803: 표시부
5804: 조작 키
5805: 렌즈
5806: 접속부
본 출원은, 각각 2012년 5월 25일, 2012년 10월 17일 및 2013년 1월 21일에 일본 특허청에 출원된 일본 특허 출원 제2012-119929호, 제2012-229607호 및 제2013-008054호에 기초하며, 그 전체 내용은 본 명세서에서 참조로서 원용된다.

Claims (21)

  1. 프로그래머블 로직 디바이스로서,
    제1 열에 배열된 제1 논리 소자들과,
    상기 제1 열에 평행한 제2 열에 배열된 제2 논리 소자들과,
    상기 제1 열 및 상기 제2 열에 평행한 제3 열에 배열된 제3 논리 소자들로서, 상기 제2 열은 상기 제1 열과 상기 제3 열 사이에 있는 상기 제3 논리 소자들과,
    상기 제1 열과 상기 제2 열 사이의 제1 배선들과,
    상기 제1 열과 상기 제2 열 사이의 제2 배선들과,
    상기 제1 열과 상기 제2 열 사이, 및 상기 제2 열과 상기 제3 열 사이의 제3 배선들과,
    상기 제1 열과 상기 제2 열 사이의 제1 스위치 회로와,
    상기 제2 열과 상기 제3 열 사이의 제2 스위치 회로
    를 포함하고,
    상기 제1 배선들, 상기 제2 배선들 및 상기 제3 배선들 각각은 상기 제1 스위치 회로를 통해서 상기 제2 논리 소자들 중 하나에 전기적으로 접속되고,
    상기 제1 배선들 중 하나는 상기 제1 논리 소자들 중 하나의 출력 단자에 전기적으로 접속되고,
    상기 제2 배선들 중 하나는 상기 제2 논리 소자들 중 하나의 출력 단자에 전기적으로 접속되고,
    상기 제3 배선들 각각은 상기 제2 스위치 회로를 통해서 상기 제3 논리 소자들 중 하나에 전기적으로 접속되는, 프로그래머블 로직 디바이스.
  2. 제1항에 있어서,
    상기 제1 열, 상기 제2 열 및 상기 제3 열에 평행한 제4 열에 배열된 IO(Input/Output) 소자들로서, 상기 제1 열은 상기 제2 열과 상기 제4 열 사이에 있는 상기 IO 소자들과,
    상기 제1 열과 상기 제4 열 사이의 제4 배선들과,
    상기 제1 열과 상기 제4 열 사이의 제3 스위치 회로
    를 더 포함하고,
    상기 제4 배선들은 상기 IO 소자들에 전기적으로 접속되고,
    상기 제4 배선들 각각은 상기 제3 스위치 회로를 통해서 상기 제1 논리 소자들 중 하나에 전기적으로 접속되는, 프로그래머블 로직 디바이스.
  3. 제1항에 있어서,
    상기 제1 스위치 회로는, 제1 스위치 및 제2 스위치를 포함하고,
    상기 제2 스위치는, 상기 제1 스위치를 통해서 상기 제2 스위치에 공급되는 컨피규레이션(configuration) 데이터에 따라, 상기 제2 논리 소자들 중 하나와, 상기 제1 배선들, 상기 제2 배선들 및 상기 제3 배선들 중 하나 사이의 전기적인 접속을 제어하는, 프로그래머블 로직 디바이스.
  4. 제3항에 있어서,
    상기 제1 스위치는 제1 트랜지스터이고,
    상기 제2 스위치는 제2 트랜지스터이고,
    상기 제1 트랜지스터는 산화물 반도체 막 내에 채널 형성 영역을 포함하는, 프로그래머블 로직 디바이스.
  5. 제4항에 있어서,
    상기 산화물 반도체 막은 인듐 및 아연을 포함하는, 프로그래머블 로직 디바이스.
  6. 제3항에 있어서,
    상기 제1 스위치 회로는,
    제4 배선과,
    상기 제4 배선과, 상기 제2 논리 소자들 중 하나 사이의 전기적인 접속을 제어하는 제3 스위치
    를 더 포함하고,
    상기 제4 배선에는 초기화를 위한 전위가 공급되는, 프로그래머블 로직 디바이스.
  7. 제1항에 있어서,
    상기 제1 배선들 중 다른 하나는 상기 제1 논리 소자들 중 다른 하나의 출력 단자에 전기적으로 접속되고,
    상기 제2 배선들 중 다른 하나는 상기 제2 논리 소자들 중 다른 하나의 출력 단자에 전기적으로 접속되는, 프로그래머블 로직 디바이스.
  8. 프로그래머블 로직 디바이스로서,
    제1 열에 배열된 제1 논리 소자들과,
    상기 제1 열에 평행한 제2 열에 배열된 제2 논리 소자들과,
    상기 제1 열 및 상기 제2 열에 평행한 제3 열에 배열된 제3 논리 소자들로서, 상기 제2 열은 상기 제1 열과 상기 제3 열 사이에 있는 상기 제3 논리 소자들과,
    상기 제1 열과 상기 제2 열 사이의 제1 배선들과,
    상기 제1 열과 상기 제2 열 사이의 제2 배선들과,
    상기 제1 열과 상기 제2 열 사이, 및 상기 제2 열과 상기 제3 열 사이의 제3 배선들과,
    상기 제1 열과 상기 제2 열 사이의 제1 스위치 회로와,
    상기 제2 열과 상기 제3 열 사이의 제2 스위치 회로
    를 포함하고,
    상기 제1 배선들, 상기 제2 배선들 및 상기 제3 배선들 각각은 상기 제1 스위치 회로를 통해서 상기 제2 논리 소자들 중 하나에 전기적으로 접속되고,
    상기 제1 배선들 중 하나는 상기 제1 논리 소자들 중 하나의 출력 단자에 전기적으로 접속되고,
    상기 제2 배선들 중 하나는 상기 제2 논리 소자들 중 하나의 출력 단자에 전기적으로 접속되고,
    상기 제3 배선들 각각은 상기 제2 스위치 회로를 통해서 상기 제3 논리 소자들 중 하나에 전기적으로 접속되고,
    상기 제3 배선들은 상기 제2 열의 상측 또는 하측 근방에 제공되는, 프로그래머블 로직 디바이스.
  9. 제8항에 있어서,
    상기 제1 열, 상기 제2 열 및 상기 제3 열에 평행한 제4 열에 배열된 IO 소자들로서, 상기 제1 열은 상기 제2 열과 상기 제4 열 사이에 있는 상기 IO 소자들과,
    상기 제1 열과 상기 제4 열 사이의 제4 배선들과,
    상기 제1 열과 상기 제4 열 사이의 제3 스위치 회로
    를 더 포함하고,
    상기 제4 배선들은 상기 IO 소자들에 전기적으로 접속되고,
    상기 제4 배선들 각각은 상기 제3 스위치 회로를 통해서 상기 제1 논리 소자들 중 하나에 전기적으로 접속되는, 프로그래머블 로직 디바이스.
  10. 제8항에 있어서,
    상기 제1 스위치 회로는, 제1 스위치 및 제2 스위치를 포함하고,
    상기 제2 스위치는, 상기 제1 스위치를 통해서 상기 제2 스위치에 공급되는 컨피규레이션 데이터에 따라, 상기 제2 논리 소자들 중 하나와, 상기 제1 배선들, 상기 제2 배선들 및 상기 제3 배선들 중 하나 사이의 전기적인 접속을 제어하는, 프로그래머블 로직 디바이스.
  11. 제10항에 있어서,
    상기 제1 스위치는 제1 트랜지스터이고,
    상기 제2 스위치는 제2 트랜지스터이고,
    상기 제1 트랜지스터는 산화물 반도체 막 내에 채널 형성 영역을 포함하는, 프로그래머블 로직 디바이스.
  12. 제11항에 있어서,
    상기 산화물 반도체 막은 인듐 및 아연을 포함하는, 프로그래머블 로직 디바이스.
  13. 제10항에 있어서,
    상기 제1 스위치 회로는,
    제4 배선과,
    상기 제4 배선과, 상기 제2 논리 소자들 중 하나 사이의 전기적인 접속을 제어하는 제3 스위치
    를 더 포함하고,
    상기 제4 배선에는 초기화를 위한 전위가 공급되는, 프로그래머블 로직 디바이스.
  14. 제8항에 있어서,
    상기 제1 배선들 중 다른 하나는 상기 제1 논리 소자들 중 다른 하나의 출력 단자에 전기적으로 접속되고,
    상기 제2 배선들 중 다른 하나는 상기 제2 논리 소자들 중 다른 하나의 출력 단자에 전기적으로 접속되는, 프로그래머블 로직 디바이스.
  15. 프로그래머블 로직 디바이스로서,
    제1 열에 배열된 제1 논리 소자들과,
    제2 열에 배열된 제2 논리 소자들과,
    제3 열에 배열된 제3 논리 소자들과,
    제4 열에 배열된 제4 논리 소자들과,
    상기 제1 열과 상기 제2 열 사이의 제1 배선들과,
    상기 제1 열과 상기 제2 열 사이의 제2 배선들과,
    상기 제1 열과 상기 제2 열 사이, 및 상기 제2 열과 상기 제3 열 사이의 제3 배선들과,
    상기 제2 열과 상기 제3 열 사이, 및 상기 제3 열과 상기 제4 열 사이의 제4 배선들과,
    상기 제1 열과 상기 제2 열 사이의 제1 스위치 회로와,
    상기 제2 열과 상기 제3 열 사이의 제2 스위치 회로와,
    상기 제3 열과 상기 제4 열 사이의 제3 스위치 회로
    를 포함하고,
    상기 제1 배선들 중 하나는 상기 제1 논리 소자들 중 하나의 출력 단자에 전기적으로 접속되고,
    상기 제2 배선들 중 하나는 상기 제2 논리 소자들 중 하나의 출력 단자에 전기적으로 접속되고,
    상기 제3 배선들 중 하나는 상기 제3 논리 소자들 중 하나의 출력 단자에 전기적으로 접속되고,
    상기 제4 배선들 중 하나는 상기 제4 논리 소자 중 하나의 출력 단자에 전기적으로 접속되고,
    상기 제1 스위치 회로는 상기 제2 논리 소자들 중 하나의 입력 단자와, 상기 제1 배선들, 상기 제2 배선들 및 상기 제3 배선들 중 하나 사이의 전기적 접속을 제어하고,
    상기 제2 스위치 회로는 상기 제3 논리 소자들 중 하나의 입력 단자와, 상기 제3 배선들 및 상기 제4 배선들 중 하나 사이의 전기적인 접속을 제어하고,
    상기 제3 스위치 회로는 상기 제4 논리 소자들 중 하나의 입력 단자와, 상기 제4 배선들 중 하나 사이의 전기적인 접속을 제어하고,
    상기 제3 배선들은 상기 제2 열의 상측 근방에 제공되고,
    상기 제4 배선들은 상기 제3 열의 하측 근방에 제공되는, 프로그래머블 로직 디바이스.
  16. 제15항에 있어서,
    제5 열에 배열된 IO 소자들로서, 상기 제1 열은 상기 제2 열과 상기 제5 열 사이에 있는 상기 IO 소자들과,
    상기 제1 열과 상기 제5 열 사이의 제5 배선들과,
    상기 제1 열과 상기 제5 열 사이의 제4 스위치 회로
    를 더 포함하고,
    상기 제5 배선들은 상기 IO 소자들에 전기적으로 접속되고,
    상기 제5 배선들 각각은 상기 제4 스위치 회로를 통해서 상기 제1 논리 소자들 중 하나의 입력 단자에 전기적으로 접속되는, 프로그래머블 로직 디바이스.
  17. 제15항에 있어서,
    상기 제1 스위치 회로는, 제1 스위치 및 제2 스위치를 포함하고,
    상기 제2 스위치는, 상기 제1 스위치를 통해서 상기 제2 스위치에 공급되는 컨피규레이션 데이터에 따라, 상기 제2 논리 소자들 중 하나와, 상기 제1 배선들, 상기 제2 배선들 및 상기 제3 배선들 중 하나 사이의 전기적인 접속을 제어하는, 프로그래머블 로직 디바이스.
  18. 제17항에 있어서,
    상기 제1 스위치는 제1 트랜지스터이고,
    상기 제2 스위치는 제2 트랜지스터이고,
    상기 제1 트랜지스터는 산화물 반도체 막 내에 채널 형성 영역을 포함하는, 프로그래머블 로직 디바이스.
  19. 제18항에 있어서,
    상기 산화물 반도체 막은 인듐 및 아연을 포함하는, 프로그래머블 로직 디바이스.
  20. 제17항에 있어서,
    상기 제1 스위치 회로는,
    제5 배선과,
    상기 제5 배선과, 상기 제2 논리 소자들 중 상기 하나의 상기 입력 단자 사이의 전기적인 접속을 제어하는 제3 스위치
    를 더 포함하고,
    상기 제5 배선에는 초기화를 위한 전위가 공급되는, 프로그래머블 로직 디바이스.
  21. 제15항에 있어서,
    상기 제1 배선들 중 다른 하나는 상기 제1 논리 소자들 중 다른 하나의 출력 단자에 전기적으로 접속되고,
    상기 제2 배선들 중 다른 하나는 상기 제2 논리 소자들 중 다른 하나의 출력 단자에 전기적으로 접속되고,
    상기 제3 배선들 중 다른 하나는 상기 제3 논리 소자들 중 다른 하나의 출력 단자에 전기적으로 접속되고,
    상기 제4 배선들 중 다른 하나는 상기 제4 논리 소자들 중 다른 하나의 출력 단자에 전기적으로 접속되는, 프로그래머블 로직 디바이스.
KR1020147029218A 2012-05-25 2013-05-16 프로그래머블 로직 디바이스 및 반도체 장치 KR102059218B1 (ko)

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TW (1) TWI611660B (ko)
WO (1) WO2013176199A1 (ko)

Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013176199A1 (en) * 2012-05-25 2013-11-28 Semiconductor Energy Laboratory Co., Ltd. Programmable logic device and semiconductor device
KR102102589B1 (ko) * 2012-10-17 2020-04-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 프로그램 가능한 논리 장치
JP6254834B2 (ja) 2012-12-06 2017-12-27 株式会社半導体エネルギー研究所 半導体装置
TWI611419B (zh) 2012-12-24 2018-01-11 半導體能源研究所股份有限公司 可程式邏輯裝置及半導體裝置
US8952723B2 (en) 2013-02-13 2015-02-10 Semiconductor Energy Laboratory Co., Ltd. Programmable logic device and semiconductor device
KR102125593B1 (ko) 2013-02-13 2020-06-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 프로그래머블 로직 디바이스 및 반도체 장치
US8947121B2 (en) 2013-03-12 2015-02-03 Semiconductor Energy Laboratory Co., Ltd. Programmable logic device
JP6272713B2 (ja) 2013-03-25 2018-01-31 株式会社半導体エネルギー研究所 プログラマブルロジックデバイス及び半導体装置
TWI621337B (zh) 2013-05-14 2018-04-11 半導體能源研究所股份有限公司 信號處理裝置
TWI638519B (zh) 2013-05-17 2018-10-11 半導體能源研究所股份有限公司 可程式邏輯裝置及半導體裝置
JP6368155B2 (ja) 2013-06-18 2018-08-01 株式会社半導体エネルギー研究所 プログラマブルロジックデバイス
TW201513128A (zh) 2013-07-05 2015-04-01 Semiconductor Energy Lab 半導體裝置
US9515656B2 (en) 2013-11-01 2016-12-06 Semiconductor Energy Laboratory Co., Ltd. Reconfigurable circuit, storage device, and electronic device including storage device
JP6478562B2 (ja) 2013-11-07 2019-03-06 株式会社半導体エネルギー研究所 半導体装置
US9385054B2 (en) 2013-11-08 2016-07-05 Semiconductor Energy Laboratory Co., Ltd. Data processing device and manufacturing method thereof
JP6393590B2 (ja) 2013-11-22 2018-09-19 株式会社半導体エネルギー研究所 半導体装置
JP6444723B2 (ja) 2014-01-09 2018-12-26 株式会社半導体エネルギー研究所 装置
US9379713B2 (en) * 2014-01-17 2016-06-28 Semiconductor Energy Laboratory Co., Ltd. Data processing device and driving method thereof
JP6521643B2 (ja) 2014-01-24 2019-05-29 株式会社半導体エネルギー研究所 半導体装置
US9721968B2 (en) 2014-02-06 2017-08-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic component, and electronic appliance
US9869716B2 (en) 2014-02-07 2018-01-16 Semiconductor Energy Laboratory Co., Ltd. Device comprising programmable logic element
WO2015118436A1 (en) 2014-02-07 2015-08-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, device, and electronic device
JP2015165226A (ja) 2014-02-07 2015-09-17 株式会社半導体エネルギー研究所 装置
US9294096B2 (en) * 2014-02-28 2016-03-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6625328B2 (ja) 2014-03-06 2019-12-25 株式会社半導体エネルギー研究所 半導体装置の駆動方法
SG11201606645VA (en) * 2014-03-07 2016-09-29 Semiconductor Energy Lab Co Ltd Method for driving semiconductor device
JP6442321B2 (ja) 2014-03-07 2018-12-19 株式会社半導体エネルギー研究所 半導体装置及びその駆動方法、並びに電子機器
JP6541376B2 (ja) 2014-03-13 2019-07-10 株式会社半導体エネルギー研究所 プログラマブルロジックデバイスの動作方法
JP6677449B2 (ja) 2014-03-13 2020-04-08 株式会社半導体エネルギー研究所 半導体装置の駆動方法
TWI643457B (zh) 2014-04-25 2018-12-01 日商半導體能源研究所股份有限公司 半導體裝置
US9118325B1 (en) * 2014-08-27 2015-08-25 Quicklogic Corporation Routing network for programmable logic device
JP6645793B2 (ja) 2014-10-17 2020-02-14 株式会社半導体エネルギー研究所 半導体装置
US9793905B2 (en) * 2014-10-31 2017-10-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI695383B (zh) * 2014-12-25 2020-06-01 日商半導體能源研究所股份有限公司 移位暫存器、半導體裝置及電子裝置
GB2534569A (en) * 2015-01-27 2016-08-03 Shimadzu Corp Method of controlling a DC power supply
US9954531B2 (en) 2015-03-03 2018-04-24 Semiconductor Energy Laboratory Co., Ltd. Electronic device
CN105093025B (zh) * 2015-08-18 2019-01-22 深圳市华星光电技术有限公司 In Cell触控显示面板的检测电路及检测方法
KR102401080B1 (ko) * 2015-09-30 2022-05-23 삼성디스플레이 주식회사 표시 장치
KR102643895B1 (ko) 2015-10-30 2024-03-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 전자 부품, 및 전자 기기
KR20180081732A (ko) 2015-11-13 2018-07-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 전자 부품, 및 전자 기기
CN109687864A (zh) * 2017-10-19 2019-04-26 成都海存艾匹科技有限公司 含有可编程计算单元的可编程门阵列
US10664748B2 (en) * 2016-03-18 2020-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and system using the same
JP6917168B2 (ja) 2016-04-01 2021-08-11 株式会社半導体エネルギー研究所 半導体装置
US9998119B2 (en) 2016-05-20 2018-06-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic component, and electronic device
WO2018033834A1 (en) 2016-08-19 2018-02-22 Semiconductor Energy Laboratory Co., Ltd. Method for controlling power supply in semiconductor device
WO2018069787A1 (en) 2016-10-14 2018-04-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, broadcasting system, and electronic device
US10320390B1 (en) * 2016-11-17 2019-06-11 X Development Llc Field programmable gate array including coupled lookup tables
JP7032125B2 (ja) * 2016-12-28 2022-03-08 株式会社半導体エネルギー研究所 半導体装置、及び該半導体装置を有する電子機器
KR102311316B1 (ko) * 2017-04-24 2021-10-13 삼성디스플레이 주식회사 표시장치 및 그 제조방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03132212A (ja) * 1989-07-28 1991-06-05 Xilinx Inc 構成を変更可能な論理アレイ
JPH10285014A (ja) 1997-04-11 1998-10-23 Nec Corp メモリ付加型プログラマブルロジックｌｓｉ
JP2008034535A (ja) * 2006-07-27 2008-02-14 National Institute Of Advanced Industrial & Technology 集積回路及びその回路設定生成方法
JP2011172214A (ja) * 2010-01-20 2011-09-01 Semiconductor Energy Lab Co Ltd 半導体装置

Family Cites Families (158)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4870302A (en) * 1984-03-12 1989-09-26 Xilinx, Inc. Configurable electrical circuit having configurable logic elements and configurable interconnects
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
US5426378A (en) * 1994-04-20 1995-06-20 Xilinx, Inc. Programmable logic device which stores more than one configuration and means for switching configurations
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
US5625301A (en) * 1995-05-18 1997-04-29 Actel Corporation Flexible FPGA input/output architecture
US5631578A (en) 1995-06-02 1997-05-20 International Business Machines Corporation Programmable array interconnect network
KR100394896B1 (ko) 1995-08-03 2003-11-28 코닌클리케 필립스 일렉트로닉스 엔.브이. 투명스위칭소자를포함하는반도체장치
JPH09162304A (ja) * 1995-12-12 1997-06-20 Mitsubishi Electric Corp 半導体記憶装置
JPH09231788A (ja) * 1995-12-19 1997-09-05 Fujitsu Ltd シフトレジスタ及びプログラマブル論理回路並びにプログラマブル論理回路システム
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
US6275064B1 (en) 1997-12-22 2001-08-14 Vantis Corporation Symmetrical, extended and fast direct connections between variable grain blocks in FPGA integrated circuits
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP3743487B2 (ja) * 1999-07-14 2006-02-08 富士ゼロックス株式会社 プログラマブル論理回路装置、情報処理システム、プログラマブル論理回路装置への回路の再構成方法、プログラマブル論理回路装置用の回路情報の圧縮方法
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
EP1443130B1 (en) 2001-11-05 2011-09-28 Japan Science and Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US6983442B1 (en) * 2002-08-26 2006-01-03 Altera Corporation Method for constructing an integrated circuit device having fixed and programmable logic portions and programmable logic architecture for use therewith
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7132851B2 (en) * 2003-07-11 2006-11-07 Xilinx, Inc. Columnar floorplan
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP2005157620A (ja) * 2003-11-25 2005-06-16 Matsushita Electric Ind Co Ltd 半導体集積回路
US7088606B2 (en) 2004-03-10 2006-08-08 Altera Corporation Dynamic RAM storage techniques
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
EP1737044B1 (en) 2004-03-12 2014-12-10 Japan Science and Technology Agency Amorphous oxide and thin film transistor
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP4927321B2 (ja) * 2004-06-22 2012-05-09 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
EP1812969B1 (en) 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
CN101057333B (zh) 2004-11-10 2011-11-16 佳能株式会社 发光器件
US7868326B2 (en) 2004-11-10 2011-01-11 Canon Kabushiki Kaisha Field effect transistor
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
JP4786171B2 (ja) * 2004-12-10 2011-10-05 株式会社東芝 半導体記憶装置
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
US7277351B2 (en) * 2005-11-17 2007-10-02 Altera Corporation Programmable logic device memory elements with elevated power supply levels
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
US7797664B2 (en) 2006-06-23 2010-09-14 National Institute Of Advanced Industrial Science And Technology System for configuring an integrated circuit and method thereof
KR20090035538A (ko) 2006-07-27 2009-04-09 파나소닉 주식회사 반도체 집적 회로, 프로그램 변환 장치 및 매핑 장치
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
JP5116290B2 (ja) * 2006-11-21 2013-01-09 キヤノン株式会社 薄膜トランジスタの製造方法
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP5222619B2 (ja) * 2008-05-02 2013-06-26 株式会社日立製作所 半導体装置
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5388525B2 (ja) * 2008-09-25 2014-01-15 株式会社東芝 プログラマブル論理回路
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
US8106400B2 (en) * 2008-10-24 2012-01-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101432764B1 (ko) * 2008-11-13 2014-08-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치의 제조방법
WO2010058541A1 (ja) * 2008-11-18 2010-05-27 パナソニック株式会社 フレキシブル半導体装置およびその製造方法
KR101643204B1 (ko) * 2008-12-01 2016-07-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR101772639B1 (ko) 2009-10-16 2017-08-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101945301B1 (ko) 2009-10-16 2019-02-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 표시 장치 및 전자 장치
KR20120091243A (ko) 2009-10-30 2012-08-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN105070717B (zh) * 2009-10-30 2019-01-01 株式会社半导体能源研究所 半导体装置
CN104600074A (zh) 2009-11-06 2015-05-06 株式会社半导体能源研究所 半导体装置
KR101928723B1 (ko) * 2009-11-20 2018-12-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011068028A1 (en) 2009-12-04 2011-06-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor element, semiconductor device, and method for manufacturing the same
JP5336398B2 (ja) * 2010-02-01 2013-11-06 ルネサスエレクトロニクス株式会社 半導体集積回路、半導体集積回路の構成変更方法
KR102628681B1 (ko) 2010-02-05 2024-01-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제조 방법
WO2011114905A1 (en) * 2010-03-19 2011-09-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
WO2011129233A1 (en) * 2010-04-16 2011-10-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011145468A1 (en) * 2010-05-21 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device
KR101928897B1 (ko) * 2010-08-27 2018-12-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 장치, 반도체 장치
US8634228B2 (en) * 2010-09-02 2014-01-21 Semiconductor Energy Laboratory Co., Ltd. Driving method of semiconductor device
US8476927B2 (en) * 2011-04-29 2013-07-02 Semiconductor Energy Laboratory Co., Ltd. Programmable logic device
KR101946360B1 (ko) 2011-05-16 2019-02-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 프로그래머블 로직 디바이스
US9673823B2 (en) 2011-05-18 2017-06-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of driving semiconductor device
US8581625B2 (en) 2011-05-19 2013-11-12 Semiconductor Energy Laboratory Co., Ltd. Programmable logic device
US8779799B2 (en) 2011-05-19 2014-07-15 Semiconductor Energy Laboratory Co., Ltd. Logic circuit
US9762246B2 (en) * 2011-05-20 2017-09-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with a storage circuit having an oxide semiconductor
JP5820336B2 (ja) 2011-05-20 2015-11-24 株式会社半導体エネルギー研究所 半導体装置
JP6125850B2 (ja) 2012-02-09 2017-05-10 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の作製方法
US9230683B2 (en) 2012-04-25 2016-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
US9654107B2 (en) 2012-04-27 2017-05-16 Semiconductor Energy Laboratory Co., Ltd. Programmable LSI
JP6228381B2 (ja) 2012-04-30 2017-11-08 株式会社半導体エネルギー研究所 半導体装置
JP6236217B2 (ja) 2012-05-01 2017-11-22 株式会社半導体エネルギー研究所 ルックアップテーブル、及びルックアップテーブルを備えるプログラマブルロジックデバイス
CN104247268B (zh) 2012-05-02 2016-10-12 株式会社半导体能源研究所 可编程逻辑器件
WO2013176199A1 (en) * 2012-05-25 2013-11-28 Semiconductor Energy Laboratory Co., Ltd. Programmable logic device and semiconductor device
JP6377317B2 (ja) * 2012-05-30 2018-08-22 株式会社半導体エネルギー研究所 プログラマブルロジックデバイス
TWI611419B (zh) * 2012-12-24 2018-01-11 半導體能源研究所股份有限公司 可程式邏輯裝置及半導體裝置
US8952723B2 (en) * 2013-02-13 2015-02-10 Semiconductor Energy Laboratory Co., Ltd. Programmable logic device and semiconductor device
JP6444723B2 (ja) * 2014-01-09 2018-12-26 株式会社半導体エネルギー研究所 装置
US9793905B2 (en) * 2014-10-31 2017-10-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9819841B1 (en) * 2015-04-17 2017-11-14 Altera Corporation Integrated circuits with optical flow computation circuitry

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03132212A (ja) * 1989-07-28 1991-06-05 Xilinx Inc 構成を変更可能な論理アレイ
JPH10285014A (ja) 1997-04-11 1998-10-23 Nec Corp メモリ付加型プログラマブルロジックｌｓｉ
JP2008034535A (ja) * 2006-07-27 2008-02-14 National Institute Of Advanced Industrial & Technology 集積回路及びその回路設定生成方法
JP2011172214A (ja) * 2010-01-20 2011-09-01 Semiconductor Energy Lab Co Ltd 半導体装置

Also Published As

Publication number Publication date
TWI611660B (zh) 2018-01-11
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US20130314124A1 (en) 2013-11-28
CN104321967A (zh) 2015-01-28
US9337843B2 (en) 2016-05-10
JP6042266B2 (ja) 2016-12-14
US10122364B2 (en) 2018-11-06
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