KR102102589B1 - 프로그램 가능한 논리 장치 - Google Patents

Abstract

동적 구성이 가능한 고속 구성을 달성하고, 적은 전력을 소비하며, 짧은 기동 시간을 갖는 PLD, 및 구성 메모리로서 SRAM을 사용하는 PLD보다 적은 수의 트랜지스터들 또는 적은 회로 면적을 갖는 PLD를 얻기 위하여, 어레이로 배열된 복수의 논리 소자들 및 논리 소자들 사이의 전기 접속을 선택하기 위한 스위치가 제공된다. 스위치는, 산화물층과 산화물 반도체층을 포함하는 다층막을 포함하는 제 1 트랜지스터, 제 1 트랜지스터가 턴오프될 때 플로팅 상태가 되는 노드, 및 소스와 드레인 사이의 전기 접속성이 노드에서 유지된 구성 데이터에 기초하여 결정되는 제 2 트랜지스터를 포함한다.

Description

프로그램 가능한 논리 장치{PROGRAMMABLE LOGIC DEVICE}

본 발명은 반도체 장치에 관한 것이고, 특히 프로그램 가능한 논리 장치 및 프로그램 가능한 논리 장치를 포함하는 반도체 장치에 관한 것이다. 본 발명은 또한 반도체 장치를 포함하는 전자 장치에 관한 것이다.

모든 회로들이 제작시에 결정되는 통상의 집적회로와 달리, 프로그램 가능한 논리 장치(PLD)는 선적 이후 실제 사용시 사용자에 의해 설정되는 의도된 회로 구조를 통해 기능할 수 있다. 사용자들에 의해 프로그램 가능한 이러한 장치의 예들은 프로그램 가능한 어레이 논리(PAL) 및 일반 어레이 논리(GAL)와 같은 작은 것들 및 복합 프로그램 가능한 논리 장치(CPLD) 및 필드 프로그램 가능한 게이트 어레이(FPGA)와 같은 큰 것들이고; 본 명세서에서 이러한 장치들은 집합적으로 프로그램 가능한 논리 장치(이후로 PLD로서 언급됨)로 불린다.

PLD들은 종래의 주문형 집적 회로들(ASICs)에 대해 짧은 개발 기간 및 설계 규격들을 변경시 유연성과 같은 장점들을 갖는다. 따라서, 반도체 장치들을 위한 PLD들의 사용은 근년에 촉진되어왔다.

PLD는 예컨대 복수의 논리 소자들(논리 블록들로도 언급됨) 및 논리 소자들 사이의 배선들로 이루어진다. PLD의 기능은 논리 소자들의 기능을 변경함으로써 변경될 수 있다. 더욱이, PLD의 기능은 논리 소자들 사이의 전기 접속 관계를 변경함으로써 변경될 수 있다.

논리 소자는 예컨대 룩업 테이블(LUT) 및 멀티플렉서로 이루어진다. 논리 소자의 기능은 룩업 테이블의 데이터를 저장하는 메모리 소자 내의 주어진 값을 설정함으로써 규정될 수 있다. 더욱이, 논리 소자의 기능은 멀티플렉서에 입력되는 신호들의 선택에 대한 정보를 저장하는 메모리 소자 내의 주어진 값을 설정함으로써 규정될 수 있다.

논리 소자들 사이의 배선들은 예컨대 복수의 배선들과 복수의 배선들 사이의 접속들을 제어할 수 있는 접속 스위치를 사용하여 이루어진다. 논리 소자들 사이의 배선들의 전기 접속 관계는 접속 스위치의 온/오프 상태에 대한 데이터를 저장하는 메모리 소자 내의 주어진 값을 설정함으로써 규정될 수 있다.

룩업 테이블의 데이터, 멀티플렉서에 입력되는 신호들의 선택에 대한 정보, 및 접속 스위치의 온/오프 상태에 대한 데이터를 포함하는 정보는 구성 데이터로서 언급된다. 구성 데이터를 저장하는 메모리 소자는 구성 메모리로서 언급된다. 구성 메모리 내에서 구성 데이터를 설정하는 것은 "구성"이라 불린다. 특히, 구성 메모리 내에 새로운 구성 데이터를 설정하는 것(구성 데이터를 갱신하는 것)은 "재구성"이라 불린다. PLD의 회로 구조는 의도된 구성 데이터를 생성(프로그래밍)하고, 구성을 수행함으로써 사용자의 요청에 응답하여 변경될 수 있다.

PLD는 일반적으로 PLD를 포함하는 반도체 장치의 동작이 중지되는 동안 구성(정적 구성)을 수행한다. 대조적으로, PLD의 특징들을 추가로 이용하기 위하여, 반도체 장치가 동작하는 동안 구성(동적 구성)을 수행하는 기술이 관심을 끌고 있다. 특별히, 복수의 회로 구조들(컨텍스트들)에 대응하는 구성 데이터의 복수 조각들이 준비되고, 회로 기능들이 스위칭된다. 이러한 PLD는 멀티-컨텍스트 PLD로 불린다.

특허문헌 1에서 동적 구성을 위해, 복수의 회로 구조들에 대응하는 구성 데이터의 각 조각이 동적 랜덤 액세스 메모리(DRAM) 내의 상이한 어드레스에 저장되고, 구성 메모리는 정적 랜덤 액세스 메모리(SRAM)로 이루어진다. 특허문헌 1은 DRAM의 어드레스로부터 의도된 회로 구조상의 구성 데이터를 판독하고, 구성 데이터를 구성 메모리인 SRAM에 기록함으로써 짧은 시간 안에 구성을 수행하는 방법을 제안한다.

일본 공개특허공보 H10-285014호

그러나, 특허문헌 1에 개시된 구조에 대해, DRAM 내의 구성 데이터를 유지하기 위하여 규칙적인 리프레시 동작이 요구되고, 결과적으로 전력 소비가 증가한다. DRAM이 휘발성 메모리이기 때문에, PLD에 전원이 투입될 때마다 DRAM 내에 데이터를 저장하는 것이 필요하다. 이러한 이유로, 비휘발성 메모리가 구성 데이터를 저장하기 위하여 요구된다. 덧붙여, 대량의 데이터를 비휘발성 메모리로부터 DRAM으로 전달하는 단계는 PLD에 전원이 투입될 때마다 요구되고, 따라서, 기동 시간이 증가한다.

SRAM이 구성 메모리로서 사용될 때, 적어도 4개의 트랜지스터들이 요구되고, 이는 전체 PLD 내의 소자들의 수의 상당한 증가 및 회로 면적의 증가를 초래한다.

위의 관점에서, 본 발명의 일 실시예의 목적은 동적 구성이 가능한 고속의 구성을 달성하고, 더 적은 전력을 소비하고, 짧은 기동 시간을 갖는 PLD를 제공하는 것이다.

다른 목적은 구성 메모리로서 SRAM을 사용하는 PLD보다 더 적은 회로 면적을 갖는 PLD를 제공하는 것이다.

위의 목적들의 관점에서, 본 발명의 일 실시예는, 비트당 더 적은 수의 트랜지스터들, 및 구성 데이터를 스위칭하기 위하여 필요한 더 짧은 시간을 통해, 동작 도중에 재구성될 수 있는 고성능 PLD를, 구성 데이터의 복수의 조각들을 저장할 수 있는 비휘발성 메모리를 포함하는 PLD로서 제공한다.

비휘발성 메모리는 극히 낮은 오프-상태 전류를 갖는 트랜지스터를 통해 저장 노드에서 전하의 양을 제어함으로써 구성 데이터를 저장한다. 이러한 구조를 통해 전하는 유지될 수 있고, 비휘발성 메모리는 쉽게 달성될 수 있다.

특히, 비휘발성 메모리 내에 포함된 트랜지스터의 채널 형성 영역은 실리콘보다 더 넓은 대역갭 및 더 낮은 진성 캐리어 밀도를 갖는 반도체 재료를 함유한다. 이러한 특성들을 갖는 반도체 재료를 함유하는 채널 형성 영역을 통해, 극히 낮은 오프-상태 전류를 갖는 트랜지스터가 달성될 수 있다. 반도체 재료의 예는 실리콘의 대역갭보다 대략 3배의 대역갭을 갖는 산화물 반도체이다. 위의 반도체 재료를 포함하는 트랜지스터는 실리콘 또는 게르마늄과 같은 통상의 반도체 재료를 포함하는 트랜지스터보다 훨씬 낮은 오프-상태 전류를 가질 수 있다.

산화물 반도체를 사용하는 트랜지스터는, 수소 및 습기와 같은 불순물들 또는 산화물 반도체와 접하는 절연막으로부터의 불순물들의 산화물 반도체막으로의 진입에 의해 캐리어들이 생성되고, 결과적으로 트랜지스터의 전기 특성들이 변하는 문제점을 갖는다. 이러한 문제의 관점에서, 산화물 반도체와 산화물을 포함하는 다층막이 형성되도록, 산화물이 산화물 반도체와 접하여 형성된다. 이러한 다층 구조를 통해, 산화물과 산화물 반도체 사이의 계면에서 계면 산란은 발생하기 어렵다. 따라서, 캐리어들의 움직임은 계면에 방해받지 않아, 트랜지스터의 더 높은 전계-효과 이동도를 초래한다. 덧붙여, 산화물 반도체와 접한 산화물의 형성은 불순물들이 산화물 반도체막으로 진입하는 것을 방지할 수 있어서, 산화물 반도체를 포함하는 트랜지스터는 안정된 전기 특성들을 가질 수 있고, 따라서 트랜지스터를 포함하는 고성능 PLD가 제공될 수 있다. 세부사항들은 아래에서 기술될 것이다.

본 발명의 일 실시예는, 어레이로 배열된 복수의 논리 소자들 및 논리 소자들 사이의 전기 접속을 선택하도록 구성된 스위치를 포함하는 프로그램 가능한 논리 장치이다. 스위치는 산화물층과 산화물 반도체층을 포함하는 다층막을 포함하는 제 1 트랜지스터; 제 1 트랜지스터가 턴오프될 때 플로팅 상태가 되는 노드; 및 소스와 드레인을 포함하는 제 2 트랜지스터로서, 이들 사이의 도통은 노드에 유지되는 구성 데이터에 기초하여 결정되는, 제 2 트랜지스터를 포함한다.

본 발명의 다른 실시예는, 어레이로 배열된 복수의 논리 소자들 및 논리 소자들 사이의 전기 접속을 선택하도록 구성된 스위치를 포함하는 프로그램 가능한 논리 장치이다. 스위치는 복수의 그룹들을 포함하고, 각 그룹은 산화물층과 산화물 반도체층을 포함하는 다층막을 포함하는 제 1 트랜지스터; 제 1 트랜지스터가 턴오프될 때 플로팅 상태가 되는 노드; 및 소스와 드레인을 포함하는 제 2 트랜지스터로서, 이들 사이의 도통은 노드에 유지되는 구성 데이터에 기초하여 결정되는, 제 2 트랜지스터를 포함한다. 그룹들 내에 포함된 제 2 트랜지스터들은 서로 병렬로 전기적으로 접속된다. 그룹들 중 하나를 선택하는 것은 스위치의 온/오프 상태를 설정하고, 논리 소자들 사이의 전기 접속을 설정한다.

위의 구조들에 있어서, 그룹들의 각각은 예컨대 다음과 같이 특별히 구성된다. 제 1 트랜지스터의 게이트는 제 1 배선에 전기적으로 접속된다. 제 1 트랜지스터의 소스와 드레인 중 하나는 제 2 배선에 전기적으로 접속된다. 제 1 트랜지스터의 소스와 드레인 중 다른 하나는 제 2 트랜지스터의 게이트 및 커패시터의 한 쌍의 전극들 중 하나에 전기적으로 접속된다. 제 2 트랜지스터의 소스와 드레인 중 하나는 스위치의 입력 단자에 전기적으로 접속된다. 제 2 트랜지스터의 소스와 드레인 중 다른 하나는 스위치의 출력 단자에 전기적으로 접속된다. 커패시터의 한 쌍의 전극들 중 다른 하나는 제 3 배선에 전기적으로 접속된다.

위의 구조들의 각각에 있어서, 다층막은 바람직하게 제 1 산화물층, 제 1 산화물층과 접하는 산화물 반도체층, 및 산화물 반도체층과 접하는 제 2 산화물층을 포함한다.

위의 구조들의 각각에 있어서, 산화물 반도체층이 인듐을 포함하고, 산화물 반도체층과 접하여 제공되는 것이 바람직하다. 더욱이, 산화물층이 산화물 반도체층보다 더 큰 에너지갭을 갖고, 인듐을 포함하는 것이 바람직하다.

위의 구조들 각각에 있어서, 산화물층의 전도대 하단의 에너지가 산화물 반도체층의 전도대 하단의 에너지보다 진공 준위에 더 가까운 것이 바람직하다. 또한, 산화물층의 전도대 하단의 에너지가 산화물 반도체층의 전도대 하단의 에너지보다 0.05eV 이상 2eV 이하만큼 진공 준위에 더 가까운 것이 바람직하다.

위의 구조들의 각각에 있어서, 채널이 주로 산화물 반도체층 내에 형성되는 것이 바람직하다. 산화물 반도체층과 산화물층이 In-M-Zn 산화물(M은 Al, Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf이다)이고, 산화물층의 In 대 M의 원자수비는 산화물 반도체층의 것보다 낮은 것이 바람직하다. 또한, 산화물 반도체층이 In-Zn 산화물, In-Ga 산화물 또는 In-Ga-Zn 산화물인 것이 바람직하다.

본 발명은 동적 구성이 가능한 고속 구성을 달성하고, 적은 전력을 소비하고, 짧은 기동 시간을 갖는 PLD를 제공한다.

더욱이, 구성 메모리로서 SRAM을 사용하는 PLD보다 더 적은 수의 트랜지스터들 또는 더 적은 회로 면적을 갖는 PLD를 제공하는 것이 가능하다.

도 1은 반도체 장치의 일 실시예를 도시하는 회로도들.
도 2는 반도체 장치의 일 실시예를 도시하는 회로도.
도 3은 반도체 장치의 일 실시예를 도시하는 회로도.
도 4는 회로 동작의 일 실시예를 도시하는 타이밍도.
도 5는 반도체 장치의 일 실시예를 도시하는 회로도.
도 6은 회로 동작의 일 실시예를 도시하는 타이밍도.
도 7은 반도체 장치의 일 실시예를 도시하는 회로도.
도 8은 반도체 장치의 일 실시예를 도시하는 회로도.
도 9는 반도체 장치의 일 실시예를 도시하는 회로도.
도 10은 회로 동작의 일 실시예를 도시하는 타이밍도.
도 11은 반도체 장치의 일 실시예를 도시하는 회로도.
도 12는 반도체 장치의 일 실시예를 도시하는 회로도들.
도 13은 반도체 장치의 일 실시예를 각각 도시하는 회로도들.
도 14는 본 발명의 일 실시예의 다층막의 단면도.
도 15는 본 발명의 일 실시예의 다층막의 대역 구조를 도시하는 도면들.
도 16은 본 발명의 일 실시예의 다층막의 대역 구조를 각각 도시하는 도면들.
도 17은 본 발명의 일 실시예의 다층막의 대역 구조를 도시하는 도면.
도 18은 증착 시스템의 일 예를 각각 도시하는 평면도들.
도 19는 증착 챔버의 일 예를 각각 도시하는 단면도들.
도 20은 열처리 챔버의 일 예를 도시하는 단면도.
도 21의 (A)는 본 발명의 일 실시예의 트랜지스터를 도시하는 평면도, 및 도 21의 (B) 내지 (D)는 본 발명의 일 실시예의 트랜지스터를 도시하는 단면도들.
도 22는 본 발명의 일 실시예의 트랜지스터를 제작하는 방법을 도시하는 단면도들.
도 23은 본 발명의 일 실시예의 트랜지스터를 제작하는 방법을 도시하는 단면도들.
도 24의 (A)는 본 발명의 일 실시예의 트랜지스터를 도시하는 평면도, 및 도 24의 (B) 및 (C)는 본 발명의 일 실시예의 트랜지스터를 도시하는 단면도들.
도 25는 본 발명의 일 실시예의 트랜지스터를 제작하는 방법을 도시하는 단면도들.
도 26은 본 발명의 일 실시예의 트랜지스터를 제작하는 방법을 도시하는 단면도들.
도 27은 반도체 장치의 일 실시예를 도시하는 단면도.
도 28은 트랜지스터의 전기 특성들의 측정 결과들을 도시하는 도면.
도 29는 전자 장치를 각각 도시하는 도면들.
도 30은 다층막을 포함하는 트랜지스터의 오프-상태 전류의 측정 결과들을 도시하는 도면.

이후로, 본 명세서에 개시된 본 발명의 실시예들이 첨부 도면들을 참조하여 상세하게 기술될 것이다. 본 명세서에 개시된 본 발명이 다음의 설명으로 국한되지 않고, 당업자라면 모드들 및 세부사항들이 다양하게 변경될 수 있다는 것을 쉽게 이해할 수 있음을 주목해야 한다. 본 명세서에 개시된 본 발명은 다음의 실시예들의 설명으로 국한되는 것으로 해석되지 않아야 한다.

제 1 및 제 2와 같은 서수들이 편리를 위해 사용되고, 본 명세서에서 본 발명을 규정하기 위한 한 항목으로서 고유 명칭을 표시하는 것은 아님을 주목해야 한다.

용어들, "전기적으로 접속된" 및 "전기적인 접속"은 구성요소들이 임의의 전기 기능을 갖는 물체를 통해 접속되는 경우를 포함한다. 물체를 통해 접속된 구성요소들 사이에서 전기 신호들이 전달 및 수신될 수 있는 한, 임의의 전기 기능을 갖는 물체에 대한 특별한 제한은 없다. 임의의 전기 기능을 갖는 물체의 예들은 트랜지스터, 레지스터, 인덕터, 커패시터, 및 다양한 기능들을 갖는 소자와 같은 스위칭 소자뿐만 아니라 전극 및 배선을 들 수 있다.

(실시예 1)

실시예 1에서, PLD의 일 실시예가 도 1, 도 2, 도 3 및 도 4를 참조하여 기술될 것이다.

도 1의 (A)는 PLD 내의 논리 어레이의 부분을 개념적으로 도시한다. 논리 어레이(101)는 어레이로 배열된 복수의 논리 소자들(102)을 포함한다(논리 소자는 도 1의 (A)에서 LE로 표시된다). 여기에서, 용어, "어레이로 배열된"은 논리 소자들이 규칙적인 간격들로 배열된 것을 의미하고, 배열은 도 1의 (A)에 도시된 배열로 국한되는 것은 아니다.

복수의 배선들은 논리 소자들(102)을 둘러싸도록 형성된다. 도 1의 (A)에서, 이들 배선들은 복수의 수평 배선 그룹들(103a)과 복수의 수직 배선 그룹들(103b)로 이루어진다. 배선 그룹은 배선들의 다발이고, 예컨대 도 1의 (A)에 도시된 바와 같이 4개의 배선들의 다발이다. 스위치 박스(104)는 수평 배선 그룹(103a)과 수직 배선 그룹(103b)의 교차부에 제공된다. 수평 배선 그룹들(103a) 및 수직 배선 그룹들(103b)은 논리 어레이(101)의 밖에 제공된 회로에 신호를 송신하고 이로부터 신호를 수신하기 위하여 출력 단자들(105)에 전기적으로 접속된다.

복수의 논리 소자들(102)의 입력 단자들 및 출력 단자들은 논리 소자들(102) 주위에 제공된 수평 배선 그룹들(103a) 및 수직 배선 그룹들(103b)에 전기적으로 접속된다. 예컨대, 도 1의 (A)에 도시된 논리 소자(102)는 좌측, 우측, 상부, 및 하부측들의 각각에 4개의 단자들을 갖고, 상부 및 좌측 단자들은 입력 단자들로서 작용할 수 있고, 우측 및 하부 단자들은 출력 단자들로서 작용할 수 있다. 이들 입력 및 출력 단자들의 사용을 통해, 논리 소자들(102)의 각각은 다른 논리 소자들(102)에 전기적으로 접속될 수 있다.

주어진 논리 소자(102)와 다른 논리 소자(102) 사이의 전기 접속 관계는 스위치 박스(104) 내에 제공된 프로그램 가능한 스위치에 의해 결정된다. 도 1의 (B)는 스위치 박스(104)의 확대 도면이다. 예컨대, 수평 배선 그룹(103a) 및 수직 배선 그룹(103b)의 각각이 4개의 배선들로 이루어질 때, 수평 배선 그룹(103a) 및 수직 배선 그룹(103b)의 16개의 교차부들이 존재한다. 스위치 그룹(106)이 모든 교차부들에 제공된다면, 신호 지연, 칩 면적의 증가, 및 비용의 증가와 같은 상당한 단점들이 존재한다. 이들 단점들의 관점에서, 예컨대 도 1의 (B)에 도시된 바와 같이, 스위치 그룹(106)은 16개의 교차부들 중 대각으로 위치된 교차부들에만 제공된다.

스위치 그룹(106)은 복수의 스위치들로 이루어진다. 도 2는 스위치 그룹(106)의 구조를 도시한다. 스위치 그룹(106)은 도 1의 (B)에서 수평 배선 그룹(103a) 내에 포함된 하나의 배선(111)과 수직 배선 그룹(103b) 내에 포함된 하나의 배선(110)의 교차부에 제공된다. 스위치 그룹(106)은 수평 배선 그룹(103a)의 배선(111)과 수직 배선 그룹(103b)의 배선(110) 사이의 접속을 제어하는 기능을 갖는다. 특히, 스위치 그룹(106)은 스위치들(112 내지 117)을 포함한다. 스위치(112)는 배선(110)의 점(A)과 배선(111)의 점(C) 사이의 전기 접속을 제어하는 기능을 갖는다. 스위치(113)는 배선(110)의 점(B)과 배선(111)의 점(C) 사이의 전기 접속을 제어하는 기능을 갖는다. 스위치(115)는 배선(110)의 점(A)과 배선(111)의 점(D) 사이의 전기 접속을 제어하는 기능을 갖는다. 스위치(114)는 배선(110)의 점(B)과 배선(111)의 점(D) 사이의 전기 접속을 제어하는 기능을 갖는다. 스위치(116)는 배선(110)의 점(A)과 점(B) 사이의 전기 접속을 제어하는 기능을 갖는다. 스위치(117)는 배선(111)의 점(C)과 점(D) 사이의 전기 접속을 제어하는 기능을 갖는다.

스위치들(112 내지 117)의 각각은 구성 데이터를 저장하고, 스위치들(112 내지 117) 각각의 온/오프 상태는 구성 데이터에 따라 선택된다.

(스위치(200)의 구조)

도 3은 본 실시예의 스위치(200)를 도시한다. 스위치(200)는 PLD 내에서 논리 소자(212)(도 3에서 LE1로 표시됨)와 논리 소자(218)(도 3에서 LE2로 표시됨) 사이의 접속을 제어한다. 논리 소자들(212 및 218)의 각각은 조합 회로, 플립-플롭, 논리 소자, 및/또는 등을 포함한다. 조합 회로는 룩업 테이블, AND-OR 회로, 등을 포함하고, 구성 데이터에 따라 재구성될 수 있다. 예컨대, 도 3에서, 논리 소자(212)는 룩업 테이블(213), 플립-플롭(214), 및 AND 회로(215)를 포함하고, 논리 소자(218)는 룩업 테이블(219), 플립-플롭(220), 및 AND 회로(221)를 포함한다. 동일한 클록 신호가 배선(216)으로부터 플립-플롭들(214 및 220)에 입력되어, 논리 소자들(212 및 218)의 동기화를 위해 사용된다. 동일한 인에이블 신호가 배선(217)으로부터 AND 회로들(215 및 221)에 입력된다.

스위치(200)는 각각이 제 1 트랜지스터, 제 2 트랜지스터 및 커패시터를 포함하는 3개의 그룹들을 갖는 회로로 이루어진다. 제 1 트랜지스터를 위해, 실리콘보다 더 넓은 대역갭 및 더 낮은 진성 캐리어 밀도를 갖는 반도체 재료가 사용된다. 이러한 재료의 예는 산화물 반도체이다. 도 3에서, 산화물 반도체를 나타내는 기호 "OS"가 산화물 반도체를 포함하는 트랜지스터들 아래에 주어진다. 산화물 반도체는 제 1 트랜지스터의 채널 형성 영역을 위해 사용된다. 한편, 제 2 트랜지스터는 채널 형성 영역을 위해 실리콘과 같은 반도체 재료를 사용하고, 따라서 제 1 트랜지스터보다 고속으로 동작할 수 있는 트랜지스터인 것이 바람직하다. 본 실시예에서, 제 2 트랜지스터는 특히 n-채널 트랜지스터이다.

더욱이, 제 1 트랜지스터는 채널 형성 영역을 위해 사용된 산화물 반도체 및 산화물 반도체와 접하여 제공된 산화물을 함유하는 다층막을 사용하여 형성된다. 이러한 구조는 제 1 트랜지스터가 안정된 전기 특성들을 가질 수 있게 한다.

도 3에 도시된 바와 같이, 스위치(200)는 특히 제 1 트랜지스터들(201a, 201b 및 201c), 제 2 트랜지스터들(202a, 202b 및 202c), 및 커패시터들(204a, 204b 및 204c)을 포함한다. 제 1 트랜지스터들(201a, 201b 및 201c)의 게이트들은 각 배선들(206a, 206b 및 206c)에 전기적으로 접속된다. 기록 신호는 배선들(206a 내지 206c)에 입력된다. 제 1 트랜지스터들(201a 내지 201c)의 소스들은 하나의 배선(207)에 전기적으로 접속된다. 기록 데이터 신호는 배선(207)에 입력된다. 제 1 트랜지스터들(201a, 201b 및 201c)의 드레인들은 제 2 트랜지스터들(202a, 202b 및 202c)의 각 게이트들에 전기적으로 접속된다. 제 1 트랜지스터들(201a, 201b 및 201c)의 드레인들은 또한 커패시터(204a)의 한 쌍의 전극들 중 하나, 커패시터(204b)의 한 쌍의 전극들 중 하나, 및 커패시터(204c)의 한 쌍의 전극들 중 하나에 각각 전기적으로 접속된다. 제 2 트랜지스터들(202a 내지 202c)은 서로 병렬로 전기적으로 접속된다. 즉, 제 2 트랜지스터들(202a 내지 202c)의 소스들은 서로 접속되고, 제 2 트랜지스터들(202a 내지 202c)의 드레인들은 서로 접속된다. 제 2 트랜지스터들(202a 내지 202c)의 소스들은 배선(210)을 통해 논리 소자(212)의 출력 단자에 전기적으로 접속된다. 제 2 트랜지스터들(202a 내지 202c)의 드레인들은 배선(211)을 통해 논리 소자(218)의 입력 단자에 전기적으로 접속된다. 커패시터(204a)의 전극들 중 다른 하나는 선택 신호가 입력되는 배선(205a)에 전기적으로 접속된다. 커패시터(204b)의 전극들 중 다른 하나는 선택 신호가 입력되는 배선(205b)에 전기적으로 접속된다. 커패시터(204c)의 전극들 중 다른 하나는 선택 신호가 입력되는 배선(205c)에 전기적으로 접속된다. 여기에서, 제 1 트랜지스터(201a)의 드레인이 제 2 트랜지스터(202a)의 게이트 및 커패시터(204a)의 전극들 중 하나에 전기적으로 접속되는 점은 노드(203a)로 언급된다. 제 1 트랜지스터(201b)의 드레인이 제 2 트랜지스터(202b)의 게이트 및 커패시터(204b)의 전극들 중 하나에 전기적으로 접속되는 점은 노드(203b)로 언급된다. 제 1 트랜지스터(201c)의 드레인이 제 2 트랜지스터(202c)의 게이트 및 커패시터(204c)의 전극들 중 하나에 전기적으로 접속되는 점은 노드(203c)로 언급된다. 구성 데이터는 노드들(203a 내지 203c)에 저장된다.

이러한 방식으로, 본 실시예의 스위치(200)는 각각이 제 1 및 제 2 트랜지스터들 및 커패시터를 포함하는 3개의 그룹들(230, 231 및 232)로 이루어진다.

논리 소자(212)의 출력 신호는 배선(210)에 출력되고, 스위치(200)를 통해 배선(211)에 공급되어, 논리 소자(218)에 입력된다.

배선들(206a 내지 206c)의 전위들이 하이("H")로 설정되고, "H" 또는 로우("L")에 대응하는 전위가 배선(207)에 공급될 때, 배선(207)의 전위에 대응하는 전하는 노드들(203a 내지 203c)에 저장될 수 있다. 이 때, 배선들(210 및 211) 중 적어도 하나가 "L"로 설정되는 것이 바람직함을 주목해야 한다.

여기에서, 제 1 트랜지스터들(201a 내지 201c)로서 극히 낮은 오프-상태 전류를 갖는 트랜지스터들의 사용을 통해, 노드들(203a 내지 203c)에 저장된 전하들은 일정하게 유지될 수 있다, 즉 입력된 데이터는 배선들(206a 내지 206c)이 "L"로 설정되는 동안 저장될 수 있다. 배선들(206a 내지 206c)이 "L"로 설정되고, 배선들(205a 내지 205c)이 "H"로 설정될 때, 제 2 트랜지스터들(202a 내지 202c)의 온/오프 상태들은 각 노드들(203a 내지 203c)에 저장된 전하들에 따라 변경된다. 즉, 배선들(205a 내지 205c) 중 하나를 선택함으로써, 스위치(200)의 온/오프 상태는 노드(203a), 노드(203b) 또는 노드(203c)에 저장된 전하에 따라 순간적으로 스위칭될 수 있다.

노드들(203a, 203b 및 203c)에 저장된 전하들을 제 1 구성 데이터, 제 2 구성 데이터, 및 제 3 구성 데이터에 관련시키는 것은 배선들(205a, 205b 및 205c) 사이의 도통중인 배선을 스위칭함으로써 구성 데이터의 스위칭을 가능케 한다.

이러한 구조는 구성 데이터의 복수 조각들을 저장하는 메모리 장치로부터 데이터를 판독하는 시간을 감소시킨다. 결과적으로, 구성 데이터가 고속으로 스위칭될 수 있는 PLD가 제공될 수 있다.

스위치(200)를 통과하는 신호의 전위가 스위치(200)의 저항에 따라 간혹 낮아지기 때문에 배선(211)을 접속하기 위한 래치가 제공되는 것이 바람직하다. 래치는 인버터와 풀업 트랜지스터로 이루어질 수 있다.

도 3은 하나의 스위치가 논리 소자들 사이에 제공되는 경우를 도시하지만, 복수의 스위치들이 논리 소자들 사이에 직렬로 접속될 수 있다. 대안적으로, 복수의 배선들과 복수의 배선들 사이의 접속을 제어하는 교차점 스위치가 도 3의 구조를 적용함으로써 형성될 수 있다. 신호가 복수의 스위치들을 통과할 때, 신호의 전위는 스위치들의 저항에 따라 간혹 낮아진다.

일 예로서, 도 12의 (A)는 복수의 스위치들이 논리 소자들 사이에 배치된 경우를 도시한다. 구성 데이터를 설정함으로써, 상부-좌측의 논리 소자(102)는 예컨대 하부-우측의 논리 소자(102)에 전기적으로 접속된다. 이 경우, 이들 논리 소자들(102)은 3개의 스위치 박스들(104)을 통해 서로 전기적으로 접속된다; 따라서 신호는 직렬로 접속된 적어도 3개의 스위치들을 통과한다. 스위치 저항으로 인한 신호 전위의 감소를 방지하기 위하여, 래치들이 바람직하게 미리 결정된 모든 수의 스위치들에 위치된다.

도 12의 (B)에 도시된 바와 같이, 래치는 인버터(52)의 출력 단자를 풀업 트랜지스터(51)의 입력 단자에 전기적으로 접속함으로써 구성될 수 있다. 더욱이, 도 12의 (C)에 도시된 바와 같이, 래치는 인버터(54)의 출력 단자를 인버터(53)의 입력 단자에 접속하고, 인버터(54)의 입력 단자를 인버터(53)의 출력 단자에 접속함으로써 구성될 수 있다.

(스위치(200)의 동작)

다음에, 도 3에 도시된 스위치(200)의 동작 방법의 예가 도 4의 타이밍 차트를 참조하여 기술될 것이다.

여기에서, 일 예로서 "H"인 배선들(206a 내지 206c)의 전위들은 +V이고, "L"인 배선들(206a 내지 206c)의 전위들은 -V이다. "H"인 배선들(205a 내지 205c)의 전위들은 +V이고, "L"인 배선들(205a 내지 205c)의 전위들은 0이다. "H"인 배선(207)의 전위는 +V이고, "L"인 배선(207)의 전위는 0이다. "H"인 배선들(210, 211, 216 및 217)의 전위들은 +V이고, "L"인 배선들(210, 211, 216 및 217)의 전위들은 0이다.

배선(205c)이 "H"이고, 노드(203c)의 전위가 +V이도록 초기 상태가 간주된다. 즉, 스위치(200)의 온/오프 상태는 제 3 구성 데이터에 따라 결정되고, 스위치(200)는 초기 상태에서 온 상태이다. 더욱이, 노드들(203a 및 203b)의 전위들은 초기 상태에서 -V이다.

먼저, 구성 데이터의 기록(시간(T1) 내지 시간(T6))이 기술된다.

시간(T2)에, 배선들(206a 및 205a)은 "H"로 설정되고, 배선(217)은 "L"로 설정되고, 배선(207)은 "L"로 설정된다. 이 때, 노드(203a)의 전위는 0이 된다; 이 전위는 스위치(200)를 턴오프시키기 위한 전위에 대응한다. 즉, 이 상태는 스위치(200)가 제 1 구성 데이터로서 "L"을 저장하는 상태에 대응한다. 논리 소자(212)의 출력은 "L"임을 주목해야 한다.

시간(T3)에, 배선들(206a 및 205a)은 "L"로 설정된다. 이 때, 노드(203a)의 전위는 -V가 된다.

시간(T5)에, 배선들(206b 및 205b)은 "H"로 설정되고, 배선(217)은 "L"로 설정되고, 배선(207)은 "H"로 설정된다. 이 때, 노드(203b)의 전위는 +V가 되고; 이 전위는 스위치(200)를 턴온시키기 위한 전위에 대응한다. 즉, 이 상태는 스위치(200)가 제 2 구성 데이터로서 "H"를 저장하는 상태에 대응한다. 논리 소자(212)의 출력이 "L"임을 주목해야 한다.

시간(T6)에, 배선들(206b 및 205b)은 "L"로 설정된다. 이 시간에, 노드(203b)의 전위는 0이 된다.

구성 데이터의 기록이 시간(T1) 및 시간(T4) 이후 가능한 곧 바로 배선(216)에 입력되는 클록 신호의 양의 에지에 시작되고, 가능한 짧은 시간에 종료되는 것이 바람직함을 주목해야 한다. 특히, 구성 데이터의 기록이 플립-플롭의 유지 시간이 시간(T1) 및 시간(T4)으로부터 경과한 후 시작되는 것이 바람직하다. 이러한 구조를 통해, 구성 데이터는 PLD의 동작을 방해하지 않고 재기록될 수 있다.

다음에, 구성 데이터의 스위칭(시간(T7) 내지 시간(T10))이 기술된다.

시간(T8)에, 배선(205a)은 "H"로 설정되고, 배선(205c)은 "L"로 설정된다. 이 때, 노드(203a)의 전위는 0이 되고, 노드(203c)의 전위는 0이 된다. 따라서, 스위치(200)는 턴오프되는데, 이는 제 1 구성 데이터로의 스위칭이 종료됨을 의미한다.

시간(T10)에, 배선(205a)은 "L"로 설정되고, 배선(205b)은 "H"로 설정된다. 이 때, 노드(203a)의 전위는 -V가 되고, 노드(203b)의 전위는 +V가 된다. 따라서, 스위치(200)는 턴온되고, 이는 제 2 구성 데이터로의 스위칭이 종료됨을 의미한다.

구성 데이터의 스위칭이 시간(T7) 및 시간(T9) 이후 가능한 곧 바로 배선(216)에 입력되는 클록 신호의 양의 에지에 수행되는 것이 바람직함을 주목해야 한다. 특히, 구성 데이터의 스위칭은 플립-플롭의 유지 시간이 시간(T7) 및 시간(T9)으로부터 경과한 후 수행되는 것이 바람직하다. 이러한 구조를 통해, 구성 데이터는 PLD의 동작을 방해하지 않고 스위칭될 수 있다.

상술한 구조를 통해, 동적 구성이 가능한 고속 구성을 달성하고, 적은 전력을 소비하고, 짧은 기동 시간을 갖는 PLD를 제공하는 것이 가능하다.

스위치에 포함된 제 1 트랜지스터는 산화물층과 산화물 반도체층의 다층 구조를 사용하고, 이에 의해 트랜지스터는 안정적으로 동작하고, 결과적으로 PLD는 높은 신뢰성을 가질 수 있다.

도 4에서 스위치(200)를 동작시키는 방법에 있어서, 배선들(205a 내지 205c)의 전위들은 노드들(203a 내지 203c)에 구성 데이터를 기록하기 위하여 변경된다. 그러나, 제 2 트랜지스터들(202a 내지 202c)의 게이트 커패시턴스가 소스-게이트 커패시턴스 및 드레인-게이트 커패시턴스보다 충분히 클 때, 또는 추가적인 저장 커패시터가 제 2 트랜지스터들(202a 내지 202c)의 게이트들에 전기적으로 접속되고, 게이트 커패시턴스 및 저장 커패시턴스가 소스-게이트 커패시턴스 및 드레인-게이트 커패시턴스보다 충분히 클 때, 배선들(205a 내지 205c)의 전위들의 변화 없이, 구성 데이터는 기록될 수 있다.

더욱이, 도 4에서 스위치(200)를 동작시키는 방법에 있어서, 인에이블 신호(0)는, 구성 데이터를 노드들(203a 내지 203c)에 기록하기 위하여, 배선(217)에 입력된다(논리 소자(212)의 출력은 0). 그러나, 제 2 트랜지스터들(202a 내지 202c)의 게이트 커패시턴스가 소스-게이트 커패시턴스 및 드레인-게이트 커패시턴스보다 충분히 클 때, 또는 추가적인 저장 커패시터가 제 2 트랜지스터들(202a 내지 202c)의 게이트들에 전기적으로 접속되고, 게이트 커패시턴스 및 저장 커패시턴스가 소스-게이트 커패시턴스 및 드레인-게이트 커패시턴스보다 충분히 클 때, 배선(217)에 입력되는 인에이블 신호가 1로 유지되는 상태(논리 소자(212)의 출력을 0으로 설정하지 않고)에서, 구성 데이터는 기록될 수 있다.

여기에서, 다층막 내의 산화물 반도체막에 형성된 채널을 갖는 트랜지스터의 낮은 오프-상태 전류를 나타내기 위하여, 다층막을 포함하는 트랜지스터의 오프-상태 전류를 평가한 결과들이 아래에 도시될 것이다.

(다층막을 포함하는 트랜지스터의 오프-상태 전류의 측정)

먼저, 측정 시료가 기술된다.

먼저, 하지 절연막이 실리콘 기판 위에 형성되었다. 하지 절연막으로서, 300-nm 두께의 산화질화 실리콘막이 CVD에 의해 형성되었다.

다음에, 제 1 산화물막이 하지 절연막 위에 형성되었다. 제 1 산화물막은 다음의 조건들 하에서 In-Ga-Zn 산화물(In:Ga:Zn=1:3:2(원자수비))의 타깃을 사용하는 스퍼터링을 통해 5nm로 형성되었다: 30sccm의 아르곤 가스와 15sccm의 산소 가스가 증착 가스로서 사용되었고; 압력은 0.4Pa이었고; 기판 온도는 200℃이었고; 0.5kW의 DC 전력이 인가되었다.

이후, 산화물 반도체막이 제 1 산화물막 위에 형성되었다. 산화물 반도체막은 다음의 조건들 하에서 In-Ga-Zn 산화물(In:Ga:Zn=1:1:1(원자수비))의 타깃을 사용하는 스퍼터링을 통해 15nm로 형성되었다: 30sccm의 아르곤 가스와 15sccm의 산소 가스가 증착 가스로서 사용되었고; 압력은 0.4Pa이었고; 기판 온도는 300℃이었고; 0.5kW의 DC 전력이 인가되었다.

다음에, 제 2 산화물막이 산화물 반도체막 위에 형성되었다. 제 2 산화물막은 다음의 조건들 하에서 In-Ga-Zn 산화물(In:Ga:Zn=1:3:2(원자수비))의 타깃을 사용하는 스퍼터링을 통해 5nm로 형성되었다: 30sccm의 아르곤 가스와 15sccm의 산소 가스가 증착 가스로서 사용되었고; 압력은 0.4Pa이었고; 기판 온도는 200℃이었고; 0.5kW의 DC 전력이 인가되었다.

산화물 반도체막 내에 함유된 물, 수소, 등을 제거하기 위하여 열처리가 수행되었다. 여기에서, 질소 분위기 내에서 1시간 동안 450℃의 열처리가 수행되었고, 이후 산소 분위기 내에서 1시간 동안 450℃의 열처리가 수행되었다.

다음에, 하지 절연막 및 제 2 산화물막 위에 도전막이 형성되었고, 마스크가 포토리소그래피 공정에 의해 도전막 위에 형성되었고, 도전막은 마스크를 사용하여 부분적으로 에칭되어, 소스 전극과 드레인 전극이 형성되었다. 소스 전극과 드레인 전극이 될 도전막으로서, 100-nm 두께의 텅스텐막이 형성되었다.

후속적으로, 게이트 절연막이 제 2 산화물막 및 소스 전극과 드레인 전극 위에 형성되었다. 게이트 절연막으로서, 30-nm 두께의 산화질화 실리콘막이 CVD에 의해 형성되었다.

이후, 게이트 전극이 다음의 방식으로 게이트 절연막 위에 형성되었다. 30-nm 두께의 질화 탄탈막이 스퍼터링에 의해 형성되었고, 135-nm 두께의 텅스텐막이 스퍼터링에 의해 질화 탄탈막 위에 형성되었다. 마스크가 포토리소그래피 공정에 의해 텅스텐막 위에 형성되었고, 질화 탄탈막과 텅스텐막이 마스크를 사용하여 부분적으로 에칭되어, 게이트 전극이 형성되었다.

다음에, 층간 절연막이 구성요소들을 덮기 위하여 형성되었다. 층간 절연막으로서, 70-nm 두께의 산화 알루미늄막이 스퍼터링에 의해 형성되었고, 이후 300-nm 두께의 산화질화 실리콘막이 CVD에 의해 산화 알루미늄막 위에 형성되었다.

트랜지스터 내에서, 채널 길이(L)는 0.73㎛이고, 채널 폭(W)은 1cm이고, 게이트 전극과 소스 전극(또는 드레인 전극) 사이의 길이(Loff)는 0.67㎛이다.

위의 단계들을 통해, 시료 트랜지스터가 제작되었다.

다음에, 제작된 트랜지스터의 누설 전류의 측정 결과들이 도시될 것이다.

측정은 건조 분위기 및 어두운 조건에서 -4V의 Vgs 및 1V의 Vds로 85℃ 및 125℃에서 수행되었다.

도 30에 도시된 바와 같이, 시간에 걸쳐 85℃ 및 125℃에서 오프-상태 전류는 각각 1×10^-21A/㎛ 미만 및 1×10^-19A/㎛ 미만만큼 낮다.

위의 결과는 다층막을 포함하는 트랜지스터의 오프-상태 전류가 극히 낮음을 나타낸다.

위에서 보여지는 바와 같이, 다층막 내의 산화물 반도체막에 형성된 채널을 갖는 트랜지스터는 극히 낮은 오프-상태 전류를 달성한다. 더욱이, 이러한 트랜지스터를 포함하는 프로그램 가능한 논리 장치에서, 구성 메모리는 데이터를 장시간 동안 저장할 수 있다.

본 실시예는 다른 실시예들 중 어느 하나와 적절하게 결합될 수 있다.

(실시예 2)

실시예 2에서, 실시예 1에 도시된 스위치(200)에 사용된 n-채널 제 2 트랜지스터들이 p-채널 제 2 트랜지스터들로 대체된 스위치(300)가 도 5 및 도 6을 참조하여 기술될 것이다.

(스위치(300)의 구조)

도 5는 본 실시예의 스위치(300)를 도시한다. 스위치(300)의 구조는, n-채널 제 2 트랜지스터들(202a 내지 202c)이 반대 극성의 트랜지스터들, 즉 p-채널의 제 2 트랜지스터들(302a 내지 302c)로 대체된 것을 제외하고, 실시예 1의 스위치(200)의 구조와 동일하다.

스위치(300)는 PLD 내에서 논리 소자(312)와 논리 소자(318) 사이의 접속을 제어한다. 예컨대, 도 5에서, 논리 소자(312)는 룩업 테이블(313), 플립-플롭(314) 및 AND 회로(315)로 이루어질 수 있고, 논리 소자(318)는 룩업 테이블(319), 플립-플롭(320) 및 AND 회로(321)로 이루어질 수 있다.

실시예 1에서 기술된 스위치(200)와 같이, 스위치(300)는 각각이 제 1 트랜지스터, 제 2 트랜지스터 및 커패시터를 포함하는 3개의 그룹들을 갖는 회로로 이루어진다. 제 1 트랜지스터를 위해, 실리콘보다 더 넓은 대역갭 및 더 낮은 진성 캐리어 밀도를 갖는 반도체 재료가 사용된다. 산화물 반도체는 제 1 트랜지스터의 채널 형성 영역을 위해 사용된다. 한편, 제 2 트랜지스터는 채널 형성 영역을 위해 실리콘과 같은 반도체 재료를 사용하고, 따라서 제 1 트랜지스터보다 고속으로 동작할 수 있는 트랜지스터인 것이 바람직하다. 본 실시예에서, 제 2 트랜지스터는 특히 p-채널 트랜지스터이다.

제 1 트랜지스터는 채널 형성 영역을 위해 사용된 산화물 반도체 및 산화물 반도체와 접하여 제공된 산화물을 함유하는 다층막을 사용하여 형성된다. 이러한 구조는 제 1 트랜지스터가 안정된 전기 특성들을 가질 수 있게 한다.

도 5에 도시된 바와 같이, 스위치(300)는 특히 제 1 트랜지스터들(301a, 301b 및 301c), 제 2 트랜지스터들(302a, 302b 및 302c), 및 커패시터들(304a, 304b 및 304c)을 포함한다. 제 1 트랜지스터들(301a, 301b 및 301c)의 게이트들은 각 배선들(306a, 306b 및 306c)에 전기적으로 접속된다. 기록 신호는 배선들(306a 내지 306c)에 입력된다. 제 1 트랜지스터들(301a 내지 301c)의 소스들은 하나의 배선(307)에 전기적으로 접속된다. 기록 데이터 신호는 배선(307)에 입력된다. 제 1 트랜지스터들(301a, 301b 및 301c)의 드레인들은 제 2 트랜지스터들(302a, 302b 및 302c)의 각 게이트들에 전기적으로 접속된다. 제 1 트랜지스터들(301a, 301b 및 301c)의 드레인들은 또한 커패시터(304a)의 한 쌍의 전극들 중 하나, 커패시터(304b)의 한 쌍의 전극들 중 하나, 및 커패시터(304c)의 한 쌍의 전극들 중 하나에 각각 전기적으로 접속된다. p-채널 제 2 트랜지스터들(302a 내지 302c)은 서로 병렬로 전기적으로 접속된다. 즉, 제 2 트랜지스터들(302a 내지 302c)의 소스들은 서로 접속되고, 제 2 트랜지스터들(302a 내지 302c)의 드레인들은 서로 접속된다. 제 2 트랜지스터들(302a 내지 302c)의 소스들은 배선(310)을 통해 논리 소자(312)의 출력 단자에 전기적으로 접속된다. 제 2 트랜지스터들(302a 내지 302c)의 드레인들은 배선(311)을 통해 논리 소자(318)의 입력 단자에 전기적으로 접속된다. 커패시터(304a)의 전극들 중 다른 하나는 선택 신호가 입력되는 배선(305a)에 전기적으로 접속된다. 커패시터(304b)의 전극들 중 다른 하나는 선택 신호가 입력되는 배선(305b)에 전기적으로 접속된다. 커패시터(304c)의 전극들 중 다른 하나는 선택 신호가 입력되는 배선(305c)에 전기적으로 접속된다. 여기에서, 제 1 트랜지스터(301a)의 드레인이 제 2 트랜지스터(302a)의 게이트 및 커패시터(304a)의 전극들 중 하나에 전기적으로 접속되는 점은 노드(303a)로 언급된다. 제 1 트랜지스터(301b)의 드레인이 제 2 트랜지스터(302b)의 게이트 및 커패시터(304b)의 전극들 중 하나에 전기적으로 접속되는 점은 노드(303b)로 언급된다. 제 1 트랜지스터(301c)의 드레인이 제 2 트랜지스터(302c)의 게이트 및 커패시터(304c)의 전극들 중 하나에 전기적으로 접속되는 점은 노드(303c)로 언급된다. 구성 데이터는 노드들(303a 내지 303c)에 저장된다.

이러한 방식으로, 본 실시예의 스위치(300)는 각각이 제 1 및 제 2 트랜지스터들 및 커패시터를 포함하는 3개의 그룹들(330, 331 및 332)로 이루어진다.

논리 소자(312)의 출력 신호는 배선(310)에 출력되고, 스위치(300)를 통해 배선(311)에 공급되어, 논리 소자(318)에 입력된다.

배선들(306a 내지 306c)의 전위들이 하이("H")로 설정되고, "H" 또는 로우("L")에 대응하는 전위가 배선(307)에 공급될 때, 배선(307)의 전위에 대응하는 전하는 노드들(303a 내지 303c)에 저장될 수 있다. 이때, 배선들(310 및 311) 중 적어도 하나가 "L"로 설정되는 것이 바람직함을 주목해야 한다.

여기에서, 제 1 트랜지스터들(301a 내지 301c)로서 극히 낮은 오프-상태 전류를 갖는 트랜지스터들의 사용을 통해, 노드들(303a 내지 303c)에 저장된 전하들은 일정하게 유지될 수 있다, 즉 입력된 데이터는 배선들(306a 내지 306c)이 "L"로 설정되는 동안 저장될 수 있다. 배선들(306a 내지 306c)이 "L"로 설정되고, 배선들(305a 내지 305c)이 "L"로 설정될 때, 제 2 트랜지스터들(302a 내지 302c)의 온/오프 상태들은 각 노드들(303a 내지 303c)에 저장된 전하들에 따라 변경된다. 즉, 배선들(305a 내지 305c) 중 하나를 선택함으로써, 스위치(300)의 온/오프 상태는 노드(303a), 노드(303b) 또는 노드(303c)에 저장된 전하에 따라 순간적으로 스위칭될 수 있다.

여기에서, 노드들(303a, 303b 및 303c)에 저장된 전하들을 제 1 구성 데이터, 제 2 구성 데이터, 및 제 3 구성 데이터에 관련시키는 것은 배선들(305a, 305b 및 305c) 사이의 도통중인 배선을 스위칭함으로써 구성 데이터의 스위칭을 가능케 한다.

이러한 구조는 구성 데이터의 복수 조각들을 저장하는 메모리 장치로부터 데이터를 판독하는 시간을 감소시킨다. 따라서, 구성 데이터가 고속으로 스위칭될 수 있는 PLD가 제공될 수 있다.

신호가 스위치(300)를 통과할 때, 신호의 전위는 스위치의 저항에 의존하여 간혹 낮아질 수 있다. 전위 감소를 방지하기 위한 래치들은 실시예 1에 기술된 바와 같이 배치될 수 있다.

(스위치(300)의 동작)

다음에, 도 5에 도시된 스위치(300)를 동작시키는 방법의 예가 도 6의 타이밍 차트를 참조하여 기술될 것이다.

여기에서, 일 예로서 "H"인 배선들(306a 내지 306c)의 전위들은 +V이고, "L"인 배선들(306a 내지 306c)의 전위들은 0이다. "H"인 배선들(305a 내지 305c)의 전위들은 +V이고, "L"인 배선들(305a 내지 305c)의 전위들은 0이다. "H"인 배선(307)의 전위는 +V이고, "L"인 배선(307)의 전위는 0이다. "H"인 배선들(310, 311, 316 및 317)의 전위들은 +V이고, "L"인 배선들(310, 311, 316 및 317)의 전위들은 0이다.

배선(305c)이 "L"이고, 노드(303c)의 전위가 0이도록 초기 상태가 간주된다. 즉, 스위치(300)의 온/오프 상태는 제 3 구성 데이터에 따라 결정되고, 스위치(300)는 초기 상태에서 온 상태이다. 더욱이, 노드들(303a 및 303b)의 전위들은 초기 상태에서 +2 V이다.

먼저, 구성 데이터의 기록(시간(T1) 내지 시간(T6))이 기술된다.

시간(T2)에, 배선(306a)은 "H"로 설정되고, 배선(305a)은 "L"로 설정되고, 배선(317)은 "L"로 설정되고, 배선(307)은 "H"로 설정된다. 이 때, 노드(303a)의 전위는 +V가 된다; 이 전위는 스위치(300)를 턴오프시키기 위한 전위에 대응한다. 즉, 이 상태는 스위치(300)가 제 1 구성 데이터로서 "H"를 저장하는 상태에 대응한다. 논리 소자(312)의 출력은 "L"임을 주목해야 한다.

시간(T3)에, 배선(306a)은 "L"로 설정되고, 배선(305a)은 "H"로 설정된다. 이 때, 노드(303a)의 전위는 +2 V가 된다.

시간(T5)에, 배선(306b)은 "H"로 설정되고, 배선(305b)은 "L"로 설정되고, 배선(317)은 "L"로 설정되고, 배선(307)은 "L"로 설정된다. 이때, 노드(303b)의 전위는 0이 되고; 이 전위는 스위치(300)를 턴온시키기 위한 전위에 대응한다. 즉, 이 상태는 스위치(300)가 제 2 구성 데이터로서 "H"를 저장하는 상태에 대응한다. 논리 소자(312)의 출력은 "L"임을 주목해야 한다.

시간(T6)에, 배선(306b)은 "L"로 설정되고, 배선(305b)은 "H"로 설정된다. 이 시간에, 노드(303b)의 전위는 +V가 된다.

구성 데이터의 기록이 시간(T1) 및 시간(T4) 이후 가능한 곧 바로 배선(316)에 입력되는 클록 신호의 양의 에지에 시작되고, 가능한 짧은 시간에 종료되는 것이 바람직함을 주목해야 한다. 특히, 구성 데이터의 기록이 플립-플롭의 유지 시간이 시간(T1) 및 시간(T4)으로부터 경과한 후 시작되는 것이 바람직하다. 이러한 구조를 통해, 구성 데이터는 PLD의 동작을 방해하지 않고 재기록될 수 있다.

다음에, 구성 데이터의 스위칭(시간(T7) 내지 시간(T10))이 기술된다.

시간(T8)에, 배선(305a)은 "L"로 설정되고, 배선(305c)은 "H"로 설정된다. 이때, 노드(303a)의 전위는 +V가 되고, 노드(303c)의 전위는 +V가 된다. 따라서, 스위치(300)는 턴오프되는데, 이는 제 1 구성 데이터로의 스위칭이 종료됨을 의미한다.

시간(T10)에, 배선(305a)은 "H"로 설정되고, 배선(305b)은 "L"로 설정된다. 이때, 노드(303a)의 전위는 +2 V가 되고, 노드(303b)의 전위는 0이 된다. 따라서, 스위치(300)는 턴온되고, 이는 제 2 구성 데이터로의 스위칭이 종료됨을 의미한다.

구성 데이터의 스위칭이 시간(T7) 및 시간(T9) 이후 가능한 곧 바로 배선(316)에 입력되는 클록 신호의 양의 에지에 수행되는 것이 바람직함을 주목해야 한다. 특히, 구성 데이터의 스위칭은 플립-플롭의 유지 시간이 시간(T7) 및 시간(T9)으로부터 경과한 후 수행되는 것이 바람직하다. 이러한 구조를 통해, 구성 데이터는 PLD의 동작을 방해하지 않고 스위칭될 수 있다.

상술한 구조를 통해, 동적 구성이 가능한 고속 구성을 달성하고, 적은 전력을 소비하고, 짧은 기동 시간을 갖는 PLD를 제공하는 것이 가능하다.

스위치에 포함된 제 1 트랜지스터는 산화물층과 산화물 반도체층의 다층 구조를 사용하고, 이에 의해 트랜지스터는 안정적으로 동작할 수 있고, 결과적으로 PLD는 높은 신뢰성을 가질 수 있다.

제 2 트랜지스터가 p-채널 트랜지스터이기 때문에, "-V"의 전위가 본 실시예의 스위치(300)에서 요구되지 않음을 언급할 가치가 있다. 이러한 이유로, 실시예 1에 기술된 스위치(200)와 비교하여 전력 공급 전압들의 수는 줄어들 수 있다. 다른 한 편으로, p-채널 트랜지스터가 스위치(300) 내에서 제 2 트랜지스터로서 사용되기 때문에, 스위치(300)의 스위칭 속도는 일반적으로 실시예 1의 n-채널 제 2 트랜지스터를 포함하는 스위치(200)의 속도보다 낮을 수 있다. 따라서, 의도된 용도에 따라 스위치(200) 또는 스위치(300)를 적절하게 선택하는 것이 바람직하다.

도 6에서 스위치(300)를 동작시키는 방법에 있어서, 배선들(305a 내지 305c)의 전위들은 노드들(303a 내지 303c)에 구성 데이터를 기록하기 위하여 변경된다. 그러나, 제 2 트랜지스터들(302a 내지 302c)의 게이트 커패시턴스가 소스-게이트 커패시턴스 및 드레인-게이트 커패시턴스보다 충분히 클 때, 또는 추가적인 저장 커패시터가 제 2 트랜지스터들(302a 내지 302c)의 게이트들에 전기적으로 접속되고, 게이트 커패시턴스 및 저장 커패시턴스가 소스-게이트 커패시턴스 및 드레인-게이트 커패시턴스보다 충분히 클 때, 배선들(305a 내지 305c)의 전위들의 변화 없이, 구성 데이터는 기록될 수 있다.

더욱이, 도 6에서 스위치(300)를 동작시키는 방법에 있어서, 인에이블 신호(0)는, 구성 데이터를 노드들(303a 내지 303c)에 기록하기 위하여, 배선(317)에 입력된다(논리 소자(312)의 출력은 0). 그러나, 제 2 트랜지스터들(302a 내지 302c)의 게이트 커패시턴스가 소스-게이트 커패시턴스 및 드레인-게이트 커패시턴스보다 충분히 클 때, 또는 추가적인 저장 커패시터가 제 2 트랜지스터들(302a 내지 302c)의 게이트들에 전기적으로 접속되고, 게이트 커패시턴스 및 저장 커패시턴스가 소스-게이트 커패시턴스 및 드레인-게이트 커패시턴스보다 충분히 클 때, 배선(317)에 입력되는 인에이블 신호가 1로 유지되는 상태(논리 소자(312)의 출력을 0으로 설정하지 않고)에서, 구성 데이터는 기록될 수 있다.

본 실시예는 다른 실시예들 중 어느 하나와 적절하게 조합될 수 있다.

(실시예 3)

실시예 1은 각각이 제 1 트랜지스터, 제 2 트랜지스터 및 커패시터를 포함하는 3개의 그룹들을 사용하는 스위치(200)를 도시하는 반면, 실시예 3은 도 7을 참조하여 이들 소자들의 적어도 3개의 그룹들(이후로 N개의 그룹들로 언급되고, N은 3이상의 정수이다)을 포함하는 스위치(400)를 설명할 것이다.

스위치(400)는 PLD 내에서 논리 소자(412)와 논리 소자(418) 사이의 접속을 제어한다. 예컨대, 도 7에서, 논리 소자(412)는 룩업 테이블(413), 플립-플롭(414) 및 AND 회로(415)로 이루어질 수 있고, 논리 소자(418)는 룩업 테이블(419), 플립-플롭(420) 및 AND 회로(421)로 이루어질 수 있다.

실시예 1에서 기술된 스위치(200)와 같이, 스위치(400)의 제 1 트랜지스터는, 실리콘보다 더 넓은 대역갭 및 더 낮은 진성 캐리어 밀도를 갖는 반도체 재료를 사용한다. 산화물 반도체는 제 1 트랜지스터의 채널 형성 영역을 위해 사용된다. 한편, 제 2 트랜지스터는 채널 형성 영역을 위해 실리콘과 같은 반도체 재료를 사용하고, 따라서 제 1 트랜지스터보다 고속으로 동작할 수 있는 트랜지스터인 것이 바람직하다. 본 실시예에서, 제 2 트랜지스터는 특히 n-채널 트랜지스터이다.

더욱이, 제 1 트랜지스터는 채널 형성 영역을 위해 사용된 산화물 반도체 및 산화물 반도체와 접하여 제공된 산화물을 함유하는 다층막을 사용하여 형성된다. 이러한 구조는 제 1 트랜지스터가 안정된 전기 특성들을 가질 수 있게 한다.

도 7에 도시된 바와 같이, 스위치(400)는 특히 제 1 그룹의 제 1 트랜지스터(401a), 제 2 그룹의 제 1 트랜지스터(401b), 및 제 N 그룹의 제 1 트랜지스터(401n)(제 3 내지 제 (N-1) 그룹들의 제 1 트랜지스터들은 미도시); 제 1 그룹의 제 2 트랜지스터(402a), 제 2 그룹의 제 2 트랜지스터(402b), 및 제 N 그룹의 제 2 트랜지스터(402n)(제 3 내지 제 (N-1) 그룹들의 제 2 트랜지스터들은 미도시); 및 제 1 그룹의 커패시터(404a), 제 2 그룹의 커패시터(404b), 및 제 N 그룹의 커패시터(404n)(제 3 내지 제 (N-1) 그룹들의 커패시터들은 미도시)를 포함한다.

제 1 트랜지스터들(401a, 401b 및 401n)의 게이트들은 각 배선들(406a, 406b 및 406n)에 전기적으로 접속된다. 기록 신호는 배선들(406a, 406b 및 406n)에 입력된다. 제 1 트랜지스터들(401a, 401b 및 401n)의 소스들은 하나의 배선(407)에 전기적으로 접속된다. 기록 데이터 신호는 배선(407)에 입력된다. 제 1 트랜지스터들(401a, 401b 및 401n)의 드레인들은 제 2 트랜지스터들(402a, 402b 및 402n)의 각 게이트들에 전기적으로 접속된다. 제 1 트랜지스터들(401a, 401b 및 401n)의 드레인들은 또한 커패시터(404a)의 한 쌍의 전극들 중 하나, 커패시터(404b)의 한 쌍의 전극들 중 하나, 및 커패시터(404n)의 한 쌍의 전극들 중 하나에 각각 전기적으로 접속된다. 제 2 트랜지스터들(402a, 402b 및 402n)은 서로 병렬로 전기적으로 접속된다. 즉, 제 2 트랜지스터들(402a, 402b 및 402n)의 소스들은 서로 접속되고, 제 2 트랜지스터들(402a, 402b 및 402n)의 드레인들은 서로 접속된다. 제 2 트랜지스터들(402a, 402b 및 402n)의 소스들은 배선(410)을 통해 논리 소자(412)의 출력 단자에 전기적으로 접속된다. 제 2 트랜지스터들(402a, 402b 및 402n)의 드레인들은 배선(411)을 통해 논리 소자(418)의 입력 단자에 전기적으로 접속된다. 커패시터(404a)의 전극들 중 다른 하나는 판독 신호가 입력되는 배선(405a)에 전기적으로 접속된다. 커패시터(404b)의 전극들 중 다른 하나는 판독 신호가 입력되는 배선(405b)에 전기적으로 접속된다. 커패시터(404n)의 전극들 중 다른 하나는 판독 신호가 입력되는 배선(405n)에 전기적으로 접속된다. 여기에서, 제 1 트랜지스터(401a)의 드레인이 제 2 트랜지스터(402a)의 게이트 및 커패시터(404a)의 전극들 중 하나에 전기적으로 접속되는 점은 노드(403a)로 언급된다. 제 1 트랜지스터(401b)의 드레인이 제 2 트랜지스터(402b)의 게이트 및 커패시터(404b)의 전극들 중 하나에 전기적으로 접속되는 점은 노드(403b)로 언급된다. 제 1 트랜지스터(401n)의 드레인이 제 2 트랜지스터(402n)의 게이트 및 커패시터(404n)의 전극들 중 하나에 전기적으로 접속되는 점은 노드(403n)로 언급된다. 구성 데이터는 노드들(403a, 403b 및 403n)에 저장된다.

이러한 방식으로, 본 실시예의 스위치(400)는 각각이 제 1 및 제 2 트랜지스터들 및 커패시터를 포함하는 그룹들(430, 431 및 432)을 포함하는 N개의 그룹들로 이루어진다.

논리 소자(412)의 출력 신호는 배선(410)에 출력되고, 스위치(400)를 통해 배선(411)에 공급되어, 논리 소자(418)에 입력된다.

스위치(400)가 실시예 1에 기술된 동작에 따라 적절하게 동작할 수 있음을 주목해야 한다.

이러한 구조는 구성 데이터의 복수 조각들을 저장하는 메모리 장치로부터 데이터를 판독하는 시간을 감소시킨다. 따라서, 구성 데이터가 고속으로 스위칭될 수 있는 PLD가 제공될 수 있다.

또한, 스위치에 포함된 제 1 트랜지스터는 산화물층과 산화물 반도체층의 다층 구조를 사용하고, 이에 의해 트랜지스터는 안정적으로 동작할 수 있고, 결과적으로 PLD는 높은 신뢰성을 가질 수 있다.

본 실시예에 도시된 스위치(400)가 한 번에 구성 데이터의 복수의 조각들을 저장할 수 있고, 따라서 PLD의 회로 구조를 짧은 시간에 다수회 변경하는데 효과적임을 언급할 가치가 있다. 스위치(400)에 포함된 그룹들의 최적의 수는 의도된 용도에 따라 적절하게 선택될 수 있음을 주목해야 한다.

본 실시예는 다른 실시예들 중 어느 하나와 적절하게 조합될 수 있다.

(실시예 4)

실시예 1은 각각이 제 1 트랜지스터, 제 2 트랜지스터 및 커패시터를 포함하는 3개의 그룹들을 사용하는 스위치(200)를 도시하는 반면, 실시예 4는 도 8을 참조하여 이들 소자들의 오로지 2개의 그룹들을 포함하는 스위치(500)를 설명할 것이다.

스위치(500)는 PLD 내에서 논리 소자(512)와 논리 소자(518) 사이의 접속을 제어한다. 예컨대, 도 8에서, 논리 소자(512)는 룩업 테이블(513), 플립-플롭(514) 및 AND 회로(515)로 이루어질 수 있고, 논리 소자(518)는 룩업 테이블(519), 플립-플롭(520) 및 AND 회로(521)로 이루어질 수 있다.

실시예 1에서 기술된 스위치(200)와 같이, 스위치(500)의 제 1 트랜지스터는, 실리콘보다 더 넓은 대역갭 및 더 낮은 진성 캐리어 밀도를 갖는 반도체 재료를 사용한다. 산화물 반도체는 제 1 트랜지스터의 채널 형성 영역을 위해 사용된다. 한편, 제 2 트랜지스터는 채널 형성 영역을 위해 실리콘과 같은 반도체 재료를 사용하고, 따라서 제 1 트랜지스터보다 고속으로 동작할 수 있는 트랜지스터인 것이 바람직하다. 본 실시예에서, 제 2 트랜지스터는 특히 n-채널 트랜지스터이다.

더욱이, 제 1 트랜지스터는 채널 형성 영역을 위해 사용된 산화물 반도체 및 산화물 반도체와 접하여 제공된 산화물을 함유하는 다층막을 사용하여 형성된다. 이러한 구조는 제 1 트랜지스터가 안정된 전기 특성들을 가질 수 있게 한다.

도 8에 도시된 바와 같이, 스위치(500)는 특히 제 1 트랜지스터들(501a 및 501b), 제 2 트랜지스터들(502a 및 502b), 및 커패시터들(504a 및 504b)를 포함한다. 제 1 트랜지스터들(501a 및 501b)의 게이트들은 각 배선들(506a 및 506b)에 전기적으로 접속된다. 기록 신호는 배선들(506a 및 506b)에 입력된다. 제 1 트랜지스터들(501a 및 501b)의 소스들은 하나의 배선(507)에 전기적으로 접속된다. 기록 데이터 신호는 배선(507)에 입력된다. 제 1 트랜지스터들(501a 및 501b)의 드레인들은 제 2 트랜지스터들(502a 및 502b)의 각 게이트들에 전기적으로 접속된다. 제 1 트랜지스터들(501a 및 501b)의 드레인들은 또한 커패시터(504a)의 한 쌍의 전극들 중 하나 및 커패시터(504b)의 한 쌍의 전극들 중 하나에 각각 전기적으로 접속된다. 제 2 트랜지스터들(502a 및 502b)은 서로 병렬로 전기적으로 접속된다. 즉, 제 2 트랜지스터들(502a 및 502b)의 소스들은 서로 접속되고, 제 2 트랜지스터들(502a 및 502b)의 드레인들은 서로 접속된다. 제 2 트랜지스터들(502a 및 502b)의 소스들은 배선(510)을 통해 논리 소자(512)의 출력 단자에 전기적으로 접속된다. 제 2 트랜지스터들(502a 및 502b)의 드레인들은 배선(511)을 통해 논리 소자(518)의 입력 단자에 전기적으로 접속된다. 커패시터(504a)의 전극들 중 다른 하나는 판독 신호가 입력되는 배선(505a)에 전기적으로 접속된다. 커패시터(504b)의 전극들 중 다른 하나는 판독 신호가 입력되는 배선(505b)에 전기적으로 접속된다. 여기에서, 제 1 트랜지스터(501a)의 드레인이 제 2 트랜지스터(502a)의 게이트 및 커패시터(504a)의 전극들 중 하나에 전기적으로 접속되는 점은 노드(503a)로 언급된다. 제 1 트랜지스터(501b)의 드레인이 제 2 트랜지스터(502b)의 게이트 및 커패시터(504b)의 전극들 중 하나에 전기적으로 접속되는 점은 노드(503b)로 언급된다. 구성 데이터는 노드들(503a 및 503b)에 저장된다.

이러한 방식으로, 본 실시예의 스위치(500)는 각각이 제 1 및 제 2 트랜지스터들 및 커패시터를 포함하는 두 개의 그룹들(530 및 531)로 이루어진다.

논리 소자(512)의 출력 신호는 배선(510)에 출력되고, 스위치(500)를 통해 배선(511)에 공급되어, 논리 소자(518)에 입력된다.

이러한 구조는 구성 데이터의 복수 조각들을 저장하는 메모리 장치로부터 데이터를 판독하는 시간을 감소시킨다. 따라서, 구성 데이터가 고속으로 스위칭될 수 있는 PLD가 제공될 수 있다.

스위치(500)가 실시예 1에 기술된 동작에 따라 적절하게 동작할 수 있고, 선택되지 않은 그룹들(530 및 531) 중 하나의 구성 데이터가 그룹들(530 및 531) 중 다른 하나가 선택되는 기간에 변경될 수 있음을 언급할 가치가 있다. 따라서, 선택되지 않을 그룹들 내에서 구성 데이터를 다시 설정하는 것은 오로지 2개의 그룹들로 이루어진 스위치들이 PLD를 달성할 수 있게 한다.

또한, 스위치에 포함된 제 1 트랜지스터는 산화물층과 산화물 반도체층의 다층 구조를 사용하고, 이에 의해 트랜지스터는 안정적으로 동작할 수 있고, 결과적으로 PLD는 높은 신뢰성을 가질 수 있다.

도 8에 도시된 바와 같이, 본 실시예에 기술된 스위치(500)에서, 트랜지스터(540)가 배선(510)과 배선(511) 사이에 제공될 수 있어서, 논리 소자들(512 및 518)은 구성 데이터가 노드들(503a 및 503b)에 기록될 때 단락되는 것을 주목해야 한다. 이러한 구조를 통해, 노드들(503a 및 503b)은 구성 데이터를 안정적으로 저장할 수 있다.

본 실시예는 다른 실시예들 중 어느 하나와 적절하게 조합될 수 있다.

(실시예 5)

실시예 5에서, 실시예 1의 스위치(200)에 포함된 커패시터를 사용하지 않고, 추가적으로 제 3 트랜지스터를 포함하는 스위치(600)가 도 9 및 도 10을 참조하여 기술될 것이다.

(스위치(600)의 구조)

도 9는 본 실시예의 스위치(600)를 도시한다. 스위치(600)는 PLD 내에서 논리 소자(612)와 논리 소자(618) 사이의 접속을 제어한다. 예컨대, 도 9에서, 논리 소자(612)는 룩업 테이블(613), 플립-플롭(614) 및 AND 회로(615)로 이루어질 수 있고, 논리 소자(618)는 룩업 테이블(619), 플립-플롭(620) 및 AND 회로(621)로 이루어질 수 있다.

스위치(600)는 각각이 제 1 트랜지스터, 제 2 트랜지스터 및 제 3 트랜지스터를 포함하는 3개의 그룹들을 갖는 회로로 이루어진다. 제 1 트랜지스터를 위해, 실리콘보다 더 넓은 대역갭 및 더 낮은 진성 캐리어 밀도를 갖는 반도체 재료가 사용된다. 산화물 반도체는 제 1 트랜지스터의 채널 형성 영역을 위해 사용된다. 한편, 제 2 트랜지스터 및 제 3 트랜지스터의 각각은 채널 형성 영역을 위해 실리콘과 같은 반도체 재료를 사용하고, 따라서 제 1 트랜지스터보다 고속으로 동작할 수 있는 트랜지스터인 것이 바람직하다. 본 실시예에서, 제 2 및 제 3 트랜지스터들은 특히 n-채널 트랜지스터들이다.

더욱이, 제 1 트랜지스터는 채널 형성 영역을 위해 사용된 산화물 반도체 및 산화물 반도체와 접하여 제공된 산화물을 함유하는 다층막을 사용하여 형성된다. 이러한 구조는 제 1 트랜지스터가 안정된 전기 특성들을 가질 수 있게 한다.

도 9에 도시된 바와 같이, 스위치(600)는 특히 제 1 트랜지스터들(601a, 601b 및 601c), 제 2 트랜지스터들(602a, 602b 및 602c), 및 제 3 트랜지스터들(608a, 608b 및 608c)을 포함한다. 제 1 트랜지스터들(601a, 601b 및 601c)의 게이트들은 각 배선들(606a, 606b 및 606c)에 전기적으로 접속된다. 기록 신호는 배선들(606a 내지 606c)에 입력된다. 제 1 트랜지스터들(601a 내지 601c)의 소스들은 하나의 배선(607)에 전기적으로 접속된다. 기록 데이터 신호는 배선(607)에 입력된다. 제 1 트랜지스터들(601a, 601b 및 601c)의 드레인들은 제 2 트랜지스터들(602a, 602b 및 602c)의 각 게이트들에 전기적으로 접속된다. 제 2 트랜지스터들(602a, 602b 및 602c)의 드레인들은 제 3 트랜지스터들(608a, 608b 및 608c)의 소스들에 각각 전기적으로 접속된다. 결과적으로, 제 2 트랜지스터들(602a, 602b 및 602c)은 제 3 트랜지스터들(608a, 608b 및 608c)과 각각 직렬로 전기적으로 접속된다. 제 3 트랜지스터들(608a, 608b 및 608c)의 드레인들은 서로 접속된다. 제 2 트랜지스터들(602a, 602b 및 602c)의 소스들은 배선(610)을 통해 논리 소자(612)의 출력 단자에 전기적으로 접속된다. 제 3 트랜지스터들(608a, 608b 및 608c)의 드레인들은 배선(611)을 통해 논리 소자(618)의 입력 단자에 전기적으로 접속된다. 여기에서, 제 1 트랜지스터들(601a, 601b 및 601c)의 드레인들이 제 2 트랜지스터들(602a, 602b 및 602c)의 각 게이트들에 전기적으로 접속되는 점들은 노드들(603a, 603b 및 603c)로 언급된다. 구성 데이터는 노드들(603a 내지 603c)에 저장된다.

이러한 방식으로, 본 실시예의 스위치(600)는 각각이 제 1, 제 2 및 제 3 트랜지스터들을 포함하는 3개의 그룹들(630, 631 및 632)로 이루어진다.

논리 소자(612)의 출력 신호는 배선(610)에 출력되고, 스위치(600)를 통해 배선(611)에 공급되어, 논리 소자(618)에 입력된다.

배선들(606a 내지 606c)의 전위들은 하이("H")로 설정되고, "H" 또는 로우("L")에 대응하는 전위가 배선(607)에 공급될 때, 배선(607)의 전위에 대응하는 전하는 노드들(603a 내지 603c)에 저장될 수 있다. 이 때, 배선들(610 및 611) 중 적어도 하나가 "L"로 설정되는 것이 바람직함을 주목해야 한다.

여기에서, 제 1 트랜지스터들(601a 내지 601c)로서 극히 낮은 오프-상태 전류를 갖는 트랜지스터들의 사용을 통해, 노드들(603a 내지 603c)에 저장된 전하들은 일정하게 유지될 수 있다, 즉 입력된 데이터는 배선들(606a 내지 606c)이 "L"로 설정되는 동안 저장될 수 있다. 제 3 트랜지스터들(608a 내지 608c)을 턴온시키기 위하여, 배선들(606a 내지 606c)은 "L"로 설정되고, 배선들(605a, 605b 및 605c)은 "H"로 설정되며, 이에 의해 스위치(600)의 온/오프 상태는 노드들(603a 내지 603c)에 저장된 전하들에 대응하는 제 2 트랜지스터들(602a 내지 602c)의 온/오프 상태들에 의해 결정된다. 즉, 배선들(605a 내지 605c) 중 하나를 선택함으로써, 스위치(600)의 온/오프 상태는 노드(603a), 노드(603b) 또는 노드(603c)에 저장된 전하에 따라 순간적으로 스위칭될 수 있다.

여기에서, 노드들(603a, 603b 및 603c)에 저장된 전하들을 제 1 구성 데이터, 제 2 구성 데이터, 및 제 3 구성 데이터에 관련시키는 것은 배선들(605a, 605b 및 605c) 사이의 도통중인 배선을 스위칭함으로써 구성 데이터의 스위칭을 가능케 한다.

이러한 구조는 구성 데이터의 복수 조각들을 저장하는 메모리 장치로부터 데이터를 판독하는 시간을 감소시킨다. 따라서, 구성 데이터가 고속으로 스위칭될 수 있는 PLD가 제공될 수 있다.

신호가 스위치(600)를 통과할 때, 신호의 전위는 스위치의 저항에 의존하여 간혹 낮아질 수 있다. 전위 감소를 방지하기 위한 래치들은 실시예 1에 기술된 바와 같이 배치될 수 있다.

(스위치(600)의 동작)

다음에, 도 9에 도시된 스위치(600)를 동작시키는 방법의 예가 도 10의 타이밍 차트를 참조하여 기술될 것이다.

여기에서, 일 예로서 "H"인 배선들(606a 내지 606c)의 전위들은 +V이고, "L"인 배선들(606a 내지 606c)의 전위들은 0이다. "H"인 배선들(605a 내지 605c)의 전위들은 +V이고, "L"인 배선들(605a 내지 605c)의 전위들은 0이다. "H"인 배선(607)의 전위는 +V이고, "L"인 배선(607)의 전위는 0이다. "H"인 배선들(610, 611, 616 및 617)의 전위들은 +V이고, "L"인 배선들(610, 611, 616 및 617)의 전위들은 0이다.

초기 상태로서 배선(605c)이 "H"이고, 노드(603c)의 전위가 +V인 경우가 고려된다. 즉, 스위치(600)의 온/오프 상태는 제 3 구성 데이터에 따라 결정되고, 스위치(600)는 초기 상태에서 온 상태이다. 더욱이, 노드들(603a 및 603b)의 전위들은 초기 상태에서 0이다.

먼저, 구성 데이터의 기록(시간(T1) 내지 시간(T6))이 기술된다.

시간(T2)에, 배선(606a)은 "H"로 설정되고, 배선(617)은 "L"로 설정되고, 배선(607)은 "L"이다. 이 때, 노드(603a)의 전위는 0이 된다; 이 전위는 스위치(600)를 턴오프시키기 위한 전위에 대응한다. 즉, 이 상태는 스위치(600)가 제 1 구성 데이터로서 "L"을 저장하는 상태에 대응한다. 논리 소자(612)의 출력은 "L"임을 주목해야 한다.

시간(T3)에, 배선(606a)은 "L"로 설정된다. 이때, 노드(603a)의 전위는 0이다.

시간(T5)에, 배선(606b)은 "H"로 설정되고, 배선(617)은 "L"로 설정되고, 배선(607)은 "H"이다. 이때, 노드(603b)의 전위는 +V가 되고; 이 전위는 스위치(600)를 턴온시키기 위한 전위에 대응한다. 즉, 이 상태는 스위치(600)가 제 2 구성 데이터로서 "H"를 저장하는 상태에 대응한다. 논리 소자(612)의 출력이 "L"임을 주목해야 한다.

시간(T6)에, 배선(606b)은 "L"로 설정된다. 이때, 노드(603b)의 전위는 +V 이다.

구성 데이터의 기록이 시간(T1) 및 시간(T4) 이후 가능한 곧 바로 배선(616)에 입력되는 클록 신호의 양의 에지에 시작되고, 가능한 짧은 시간에 종료되는 것이 바람직함을 주목해야 한다. 특히, 구성 데이터의 기록이 플립-플롭의 유지 시간이 시간(T1) 및 시간(T4)으로부터 경과한 후 시작되는 것이 바람직하다. 이러한 구조를 통해, 구성 데이터는 PLD의 동작을 방해하지 않고 재기록될 수 있다.

다음에, 구성 데이터의 스위칭(시간(T7) 내지 시간(T10))이 기술된다.

시간(T8)에, 배선(605a)은 "H"로 설정되고, 배선(605c)은 "L"로 설정된다. 이때, 노드(603a)의 전위는 0이고, 노드(603c)의 전위는 +V이다. 따라서, 스위치(600)는 턴오프되는데, 이는 제 1 구성 데이터로의 스위칭이 종료됨을 의미한다.

시간(T10)에, 배선(605a)은 "L"로 설정되고, 배선(605b)은 "H"로 설정된다. 이때, 노드(603a)의 전위는 0이고, 노드(603b)의 전위는 +V이다. 따라서, 스위치(600)는 턴온되고, 이는 제 2 구성 데이터로의 스위칭이 종료됨을 의미한다.

구성 데이터의 스위칭이 시간(T7) 및 시간(T9) 이후 가능한 곧 바로 배선(616)에 입력되는 클록 신호의 양의 에지에 수행되는 것이 바람직함을 주목해야 한다. 특히, 구성 데이터의 스위칭이 플립-플롭의 유지 시간이 시간(T7) 및 시간(T9)으로부터 경과한 후 수행되는 것이 바람직하다. 이러한 구조를 통해, 구성 데이터는 PLD의 동작을 방해하지 않고 스위칭될 수 있다.

상술한 구조를 통해, 동적 구성이 가능한 고속 구성을 달성하고, 적은 전력을 소비하고, 짧은 기동 시간을 갖는 PLD를 제공하는 것이 가능하다.

스위치에 포함된 제 1 트랜지스터는 산화물층과 산화물 반도체층의 다층 구조를 사용하고, 이에 의해 트랜지스터는 안정적으로 동작할 수 있고, 결과적으로 PLD는 높은 신뢰성을 가질 수 있다.

또한, 도 10의 스위치(600)를 동작시키는 방법에 있어서, 인에이블 신호(0)는 배선(617)(논리 소자(612)의 출력은 0)에 입력되어, 구성 데이터를 노드들(603a 내지 603c)에 기록한다. 그러나, 제 2 트랜지스터들(602a 내지 602c)의 게이트 커패시턴스가 소스-게이트 커패시턴스 및 드레인-게이트 커패시턴스보다 충분히 클 때, 또는 추가적인 저장 커패시터가 제 2 트랜지스터들(602a 내지 602c)의 게이트들에 전기적으로 접속되고, 게이트 커패시턴스 및 저장 커패시턴스가 소스-게이트 커패시턴스 및 드레인-게이트 커패시턴스보다 충분히 클 때, 구성 데이터는 배선(617)에 입력된 인에이블 신호가 1로 유지되는 상태(논리 소자(612)의 출력을 0으로 설정하지 않고)에서 기록될 수 있다.

본 실시예는 다른 실시예들 중 어느 하나와 적절하게 조합될 수 있다.

(실시예 6)

실시예 6에서, PLD에 포함된 논리 어레이 내의 복수의 스위치들 사이의 전기 접속의 예는 도 11을 참조하여 기술될 것이다.

실시예 1에 기술된 바와 같이, 논리 어레이는 복수의 논리 소자들, 배선들 및 스위치들의 배열로 구성된다. 도 11은 논리 어레이 내의 스위치들(60)을 오로지 도시하는 개념도이다. 스위치(60)는 예컨대 실시예 1에 기술된 스위치(200)와 같이 제 1 트랜지스터들(61a, 61b 및 61c), 제 2 트랜지스터들(62a, 62b 및 62c) 및 커패시터들(66a, 66b 및 66c)을 포함한다.

여기에서, 스위치(60) 내의 제 1 트랜지스터들(61a 내지 61c)의 소스들에 전기적으로 접속된 배선(63_1)은 수직 방향으로 배열된 스위치들(60)에 의해 공유된다. 유사하게, 배선(63_2)은 수직 방향으로 배열된 스위치들(60)에 의해 공유되어 이들에 전기적으로 접속된다.

다른 한 편으로, 스위치들(60) 내의 제 1 트랜지스터들(61a, 61b 및 61c)의 게이트들에 접속된 배선들(64_1a, 64_1b, 64_1c, 64_2a, 64_2b 및 64_2c)은 수평 방향으로 배열된 스위치들(60)에 의해 공유된다.

본 실시예의 스위치들 사이의 전기적인 접속을 통해, 각 스위치들(60) 내의 제 1 트랜지스터들(61a, 61b 및 61c)을 통해 구성 데이터를 기록하기 위하여, 배선들(64_1c, 64_1b, 64_1a, 64_2c, 64_2b 및 64_2a)은 상부 행으로부터 제 1 트랜지스터들을 순차적으로 턴온시키기 위하여 이 순서대로 선택되고, 구성 데이터는 배선들(63_1 및 63_2)을 통해 기록된다.

각각이 커패시터(66a), 커패시터(66b) 또는 커패시터(66c)의 하나의 전극에 전기적으로 접속되는 배선들(65_1a, 65_1b, 65_1c, 65_2a, 65_2b 및 65_2c)은 수평 방향의 스위치들(60)에 의해 공유되고, 또한 배선들(65a, 65b 및 65c)을 통해 수직 방향의 스위치들(60)에 의해 공유된다. 따라서, 스위치(60)에 포함된 3개의 각 그룹들 내의 커패시터의 하나의 전극은 배선들(65a, 65b 및 65c) 중 대응하는 하나에 전기적으로 접속되고; 따라서 배선들(65a, 65b 및 65c) 중 하나를 선택하는 것은 선택된 배선을 공유하는 그룹들 내에 저장된 구성 데이터가 한 번에 판독되게 할 수 있다.

위의 구조는 블록들로 분할될 수 있고, 데이터 판독 및 데이터 기록과 같은 동작은 각 블록 내에서 수행될 수 있음을 주목해야 한다.

본 실시예는 다른 실시예들 중 어느 하나와 적절하게 조합될 수 있다.

(실시예 7)

실시예 7은 다른 실시예들의 논리 소자에 포함된 룩업 테이블(LUT)의 구조의 예들을 설명할 것이다. LUT는 복수의 멀티플렉서들로 이루어질 수 있다. 구성 데이터는 복수의 멀티플렉서들의 입력 단자들 및 제어 단자들 중 어느 하나에 입력될 수 있다.

도 13의 (A)는 논리 소자에 포함된 LUT(30)의 일 실시예를 도시한다.

도 13의 (A)에서, LUT(30)는 7개의 2-입력 멀티플렉서들(멀티플렉서들(31 내지 37))로 이루어진다. 멀티플렉서들(31 내지 34)의 입력 단자들은 LUT(30)의 입력 단자들(M1 내지 M8)에 대응한다.

멀티플렉서들(31 내지 34)의 제어 단자들은 서로 전기적으로 접속되고, LUT(30)의 입력 단자(IN3)에 대응한다. 멀티플렉서들(31 및 32)의 출력 단자들은 멀티플렉서(35)의 2개의 각 입력 단자들에 전기적으로 접속된다. 멀티플렉서들(33 및 34)의 출력 단자들은 멀티플렉서(36)의 2개의 각 입력 단자들에 전기적으로 접속된다. 멀티플렉서들(35 및 36)의 제어 단자들은 서로 전기적으로 접속되고, LUT(30)의 입력 단자(IN2)에 대응한다. 멀티플렉서들(35 및 36)의 출력 단자들은 멀티플렉서(37)의 2개의 각 입력 단자들에 전기적으로 접속된다. 멀티플렉서(37)의 제어 단자는 LUT(30)의 입력 단자(IN1)에 대응한다. 멀티플렉서(37)의 출력 단자는 LUT(30)의 출력 단자(OUT)에 대응한다.

LUT(30)에 의해 수행되는 논리 동작의 종류는 구성 메모리로부터 입력 단자들(M1 내지 M8) 중 어느 하나로의 구성 데이터 입력에 의해 결정될 수 있다.

예컨대, 디지털 값들 "0", "1", "0", "1", "0", "1", "1" 및 "1"을 갖는 구성 데이터가 도 13의 (A)의 LUT(30)의 입력 단자들(M1 내지 M8)에 입력될 때, 도 13의 (C)에 도시된 등가 회로의 기능이 얻어진다.

도 13의 (B)는 논리 소자에 포함된 LUT(40)의 일 실시예를 도시한다.

도 13의 (B)에서, LUT(40)는 3개의 2-입력 멀티플렉서들(멀티플렉서들(41 내지 43))과 2-입력 OR 회로(44)로 이루어진다. 멀티플렉서들(41 및 42)의 입력 단자들은 LUT(40)의 입력 단자들(M1 내지 M4)에 대응한다. 멀티플렉서(41)의 제어 단자는 LUT(40)의 입력 단자(IN1)에 대응한다. 멀티플렉서(42)의 제어 단자는 LUT(40)의 입력 단자(IN2)에 대응한다. 멀티플렉서들(41 및 42)의 출력 단자들은 멀티플렉서(43)의 2개의 각 입력 단자들에 전기적으로 접속된다. OR 회로(44)의 2개의 입력 단자들은 LUT(40)의 입력 단자들(IN3 및 IN4)에 대응하고, OR 회로(44)의 출력은 멀티플렉서(43)의 제어 단자에 입력된다. 멀티플렉서(43)의 출력 단자는 LUT(40)의 출력 단자(OUT)에 대응한다.

LUT(40)에 의해 수행된 논리 동작의 종류는 입력 단자들(M1 내지 M4) 및 입력 단자들(IN1 내지 IN4) 중 어느 하나에 대한 구성 데이터의 입력에 의해 결정될 수 있다.

예컨대, 디지털 값들 "0", "1", "0", "0" 및 "0"을 갖는 구성 데이터가 도 13의 (B)의 LUT(40)의 입력 단자들(M1, M3, M4, IN2 및 IN4)에 입력될 때, 도 13의 (C)에 도시된 등가 회로의 기능이 얻어진다.

도 13의 (A) 및 (B)가 각각이 2-입력 멀티플렉서들로 이루어진 LUT들(30 및 40)의 예들을 도시하지만, LUT들(30 및 40)은 3개 이상의 입력들을 갖는 멀티플렉서들로 이루어질 수 있다.

LUT(30) 또는 LUT(40)는 또한 멀티플렉서들에 덧붙여 다이오드, 레지스터, 논리 회로(또는 논리 소자) 및 스위치의 어느 하나 또는 모두를 포함할 수 있다. 논리 회로(또는 논리 소자)로서, 버퍼, 인버터, NAND 회로, NOR 회로, 3-상태 버퍼, 클록드 인버터, 등이 사용될 수 있다. 스위치로서, 아날로그 스위치 또는 트랜지스터가 예컨대 사용될 수 있다.

위의 설명에서, 도 13의 (C)에 도시된 3-입력 1-출력 논리 동작이 도 13의 (A)의 LUT(30) 또는 도 13의 (B)의 LUT(40)를 통해 수행된다; 그러나, 본 실시예는 이러한 경우들에 국한되지 않는다. LUT(30) 또는 LUT(40)의 구조 및 입력될 구성 데이터를 적절하게 선택함으로써, 4개 이상의 입력들 및 2개 이상의 출력들을 갖는 논리 동작이 수행될 수 있다.

본 실시예는 다른 실시예들 중 어느 하나와 적절하게 조합될 수 있다.

(실시예 8)

도 14를 참조하면, 실시예 8은 전술한 실시예들에서 기술된 스위치 내에 포함된 제 1 트랜지스터에서 사용될 수 있는 다층막의 구조를 설명할 것이다.

도 14에 도시된 다층막(706)은 산화물층(706a), 산화물층(706a) 위의 산화물 반도체층(706b), 및 산화물 반도체층(706b) 위의 산화물층(706c)을 포함한다. 다층막(706)이 3개의 층들로 이루어진 경우가 아래에서 기술되지만, 다층막(706)은 2개의 층들 또는 4개 이상의 층들로 이루어질 수 있다. 예컨대, 다층막(706)은 산화물층(706a)과 산화물층(706a) 위의 산화물 반도체층(706b)을 포함할 수 있다. 대안적으로, 다층막(706)은 산화물 반도체층(706b)과 산화물 반도체층(706b) 위의 산화물층(706c)을 포함할 수 있다.

여기에서, 다층막(706)의 대역 구조는 도 15 및 도 16을 참조하여 기술된다.

산화물층(706a)은 3.15eV의 에너지갭을 갖는 In-Ga-Zn 산화물을 사용하여 형성되었고, 산화물 반도체층(706b)은 2.8eV의 에너지갭을 갖는 In-Ga-Zn 산화물을 사용하여 형성되었고, 산화물층(706c)은 산화물층(706a)과 동일한 물리적 특성을 갖는 산화물층을 사용하여 형성되었다. 산화물층(706a)과 산화물 반도체층(706b) 사이의 계면의 근처의 에너지갭과 산화물층(706c)과 산화물 반도체층(706b) 사이의 계면의 근처의 에너지갭은 각각 3eV이었다. 에너지갭들은 분광 타원분석기(HORIBA Jobin Yvon SAS가 제작한 UT-300)를 사용하여 측정되었다. 산화물층(706a), 산화물 반도체층(706b) 및 산화물층(706c)의 두께는 각각 10nm이었다.

도 15의 (A)는 다층막(706)이 산화물층(706c) 측으로부터 에칭되는 동안, 각 층의 가전자대 상부와 진공 준위 사이의 에너지 차이를 측정한 결과들의 그래프이다. 진공 준위와 가전자대 상부 사이의 에너지 차이는 자외선 광전자 분광분석(UPS) 기기, VersaProbe(ULVAC-PHI, Inc.가 제작)를 사용하여 측정되었다.

도 15의 (B)는 진공 준위와 가전자대 상부 사이의 에너지 차이로부터 각 층의 에너지갭을 감산함으로써 각 층의 전도대 하단과 진공 준위 사이의 에너지 차이를 계산한 결과들의 그래프이다.

도 16의 (A)는 도 15의 (B)의 대역 구조의 일부를 개략적으로 도시한다. 도 16의 (A)는 산화 실리콘막들이 산화물층들(706a 및 706c)과 접하여 제공되는 경우를 도시한다. 여기에서, EcI1은 산화 실리콘막의 전도대 하단의 에너지를 나타내고; EcS1은 산화물층(706a)의 전도대 하단의 에너지를 나타내고; EcS2는 산화물 반도체층(706b)의 전도대 하단의 에너지를 나타내고; EcS3은 산화물층(706c)의 전도대 하단의 에너지를 나타내고; EcI2는 산화 실리콘막의 전도대 하단의 에너지를 나타낸다.

도 16의 (A)에 도시된 바와 같이, 산화물층(706a), 산화물 반도체층(706b) 및 산화물층(706c)의 전도대 하단의 에너지는 연속적으로 변한다. 이것은 산소가 산화물층(706a), 산화물 반도체층(706b) 및 산화물층(706c) 중에서 확산되기 때문이다.

동일한 주요 구성요소들을 포함하고, 적층된 산화물 반도체층과 산화물층들은 단순히 적층되지 않고, 연속적인 접합(여기에서, 특히 전도대의 하단 에너지가 층들 사이에서 연속적으로 변하는 U-형 우물 구조)을 갖도록 형성된다. 즉, 산화물 반도체에 대한 트랩 중심 또는 재결합 중심과 같은 결함 준위들을 야기하는 불순물들 또는 캐리어의 흐름을 방해하는 장벽이 층들 사이의 계면들에 존재하지 않도록 적층 구조가 형성된다. 적층된 산화물 반도체층과 산화물층 사이에서 불순물들이 혼합되면, 에너지 대역의 연속성은 상실되고, 캐리어들은 트랩 또는 재결합에 의해 소멸된다.

연속 접합을 형성하기 위하여, 로드 잠금 챔버를 구비한 다중-챔버 증착 시스템(스퍼터링 시스템)을 사용하여 공기에 노출시키지 않고 층들은 연속적으로 적층될 필요가 있다. 스퍼터링 시스템의 각 챔버는 산화물 반도체에 대해 불순물들로서 작용하는 물, 등이 가능한 많이 제거되도록, 크라이오 펌프와 같은 흡착 진공 펌프에 의해 고진공으로(대략 1×10^-4Pa 내지 5×10^-7Pa로) 배기되는 것이 바람직하다. 대안적으로, 배기 시스템으로부터 챔버로 가스(특히 탄소 성분 또는 수화물을 포함하는 가스)의 역류를 방지하기 위하여 터보 분자 펌프와 저온 동결 트랩의 조합이 바람직하게 사용된다.

챔버 내의 고진공 증착뿐만 아니라, 스퍼터링 가스의 고순도 역시 고순도의 진성 산화물 반도체를 얻기 위하여 필요하다. 스퍼터링 가스로서 사용된 산소 가스 또는 아르곤 가스로서, -40℃ 이하, 바람직하게는 -80℃ 이하, 더욱 바람직하게는 -100℃ 이하의 이슬점을 갖도록 고순도화된 가스가 사용되어, 산화물 반도체막으로 습기 등의 진입은 가능한 많이 방지될 수 있다.

도 16의 (A)가 산화물층들(706a 및 706c)이 동일한 물리적인 특성들을 갖는 경우를 도시하지만; 산화물층들(706a 및 706c)이 상이한 물리적인 특성들을 가질 수 있음을 주목해야 한다. 예컨대, 도 16의 (B)는 EcS1이 EcS3보다 높은 대역 구조의 부분을 도시한다. 대안적으로, 도 16의 (A) 및 (B)에 도시되지 않았지만, EcS3은 EsS1보다 높을 수 있다.

예컨대, 산화 실리콘막(전도대 하단의 에너지가 EcI2)이 게이트 절연막이고, 게이트 전극이 도 16의 (B)에 도시된 대역 구조 내에서 산화 실리콘막의 좌측에 배치된 것을 가정하면, 구조는 도 16의 (B)에 도시된 바와 같이 EsS1 > EcS3의 전도대의 하단의 에너지를 갖는 것이 바람직하다. 이것은 전류가 게이트 전극 측상에서 주로 EcS3 근처의 EcS2를 통해 흐르기 때문이다.

산화물층(706c)과 게이트 전극이 그 사이에 산화 실리콘막이 개재되도록 제공될 때, 산화 실리콘막은 게이트 절연막으로서 기능하고, 산화물층(706c)은 산화물 반도체층(706b) 내에 함유된 인듐이 게이트 절연막으로 확산되는 것을 방지할 수 있다. 산화물층(706c)에 의한 인듐의 확산을 방지하기 위하여, 산화물층(706c)의 인듐 함량은 산화물 반도체층(706b)의 인듐 함량보다 낮은 것이 바람직하다.

도 15 및 도 16에 따라, 다층막(706)의 산화물 반도체층(706b)은 우물로서 작용하고, 다층막(706)을 포함하는 트랜지스터의 채널은 산화물 반도체층(706b) 내에 형성된다. 전도대 하단의 에너지가 연속적으로 변하기 때문에, 다층막(706)은 또한 U-형 우물로 언급될 수 있다.

불순물들 또는 결함들로 인한 트랩 준위들이 도 17에 도시된 산화 실리콘막과 같은 절연막과 산화물층들(706a 및 706c)의 각각 사이의 계면의 근처에 형성될 수 있지만, 산화물 반도체층(706b)은 산화물층들(706a 및 706c)의 존재로 인한 트랩 준위들로부터 멀리 떨어질 수 있음을 주목해야 한다. 그러나, EcS2와 EcS1 또는 EcS3 사이의 에너지 차이가 작을 때, 산화물 반도체층(706b) 내의 전자는 에너지 차이를 너머 트랩 준위에 도달할 수 있다. 전자가 트랩 준위 내에서 트랩될 때, 절연막과의 계면에서 음의 전하가 생성되어, 트랜지스터의 임계 전압의 양의 이동을 야기한다.

따라서, 트랜지스터의 임계 전압의 변화량이 감소되고 트랜지스터가 안정된 전기 특성들을 갖기 때문에, EcS1과 EcS2 사이의 에너지 차이와 EcS3과 EcS2 사이의 에너지 차이는 각각 바람직하게는 0.1eV 이상, 더욱 바람직하게는 0.15eV 이상이다.

다음에, 산화물 반도체막의 구조가 아래에 기술된다.

산화물 반도체막은 개략적으로 비단결정 산화물 반도체막과 단결정 산화물 반도체막으로 분류된다. 비단결정 산화물 반도체막은 c-축 배향된 결정 산화물 반도체(CAAC-OS)막, 다결정 산화물 반도체막, 미결정 산화물 반도체막, 비정질 산화물 반도체막, 등 중 어느 하나를 포함한다.

먼저, CAAC-OS막이 기술될 것이다.

CAAC-OS막은 복수의 c-축 배향된 결정부들을 갖는 산화물 반도체막들 중 하나이다.

CAAC-OS막의 투과 전자 현미경(TEM) 이미지에서, 결정부들 사이의 경계, 즉 결정입계는 명확하게 관찰되지 않는다. 따라서, CAAC-OS막에서 결정입계로 인한 전자 이동도의 감소는 발생하기 어렵다.

시료 표면에 실질적으로 평행한 방향으로 관찰된 CAAC-OS막의 TEM 이미지(단면 TEM 이미지)에 따라, 금속 원자들은 결정부들 내에서 층상으로 배열된다. 각 금속 원자층은 CAAC-OS막이 형성되는 표면(이후로, CAAC-OS막이 형성되는 표면은 피형성면으로 언급된다) 또는 CAAC-OS막의 상부 표면을 반영한 형상을 갖고, CAAC-OS막의 피형성면 또는 상부 표면에 평행하게 배열된다.

다른 한 편으로, 시료 표면에 실질적으로 수직인 방향으로 관찰된 CAAC-OS막의 TEM 이미지(평면 TEM 이미지)에 따라, 금속 원자들은 결정부들 내에서 삼각형 또는 육각형 구성으로 배열된다. 그러나, 상이한 결정부들 사이에서 금속 원자들의 배열의 규칙성은 존재하지 않는다.

본 명세서 등에서 용어 "평행"은 2개의 직선들 사이에 형성된 각도가 -10° 이상 10° 이하인 것을 나타내고, 따라서, 각도가 -5° 이상 5° 이하의 경우도 또한 포함한다. 덧붙여 용어 "수직"은 2개의 직선들 사이에 형성된 각도가 80° 이상 100° 이하인 것을 나타내고, 따라서, 각도가 85° 이상 95° 이하인 경우를 포함한다.

단면 TEM 이미지 및 평면 TEM 이미지의 결과들로부터, CAAC-OS막 내의 결정부들 내에서 배향이 발견된다.

CAAC-OS막에 포함되는 결정부들의 대부분의 각각은 하나의 변이 100nm 미만인 입방체 내에 들어간다. 따라서, CAAC-OS막에 포함되는 결정부가 하나의 변이 10nm 미만, 5nm 미만, 또는 3nm 미만인 입방체 내에 들어가는 경우가 존재한다. CAAC-OS막에 포함되는 복수의 결정부들이 서로 접속될 때, 하나의 큰 결정 영역이 일부 경우들에서 형성됨을 주목해야 한다. 예를 들어, 평면 TEM 이미지에서 2500nm² 이상, 5μm² 이상 또는 1000μm² 이상의 영역을 갖는 결정 영역이 일부 경우들에서 관찰된다.

CAAC-OS막은 X선 회절(XRD) 장치를 사용하여 구조 분석을 거친다. 예를 들어 InGaZnO₄ 결정을 포함하는 CAAC-OS막이 아웃-오브-플레인(out-of-plane)법에 의해 분석될 때, 회절각(2θ)이 31° 근방일 때 피크가 빈번하게 출현한다. 이 피크는, InGaZnO₄ 결정의 (009)면에 귀속되고, 이는 CAAC-OS막 내의 결정들이 c축 배향성을 갖고, c축들이 CAAC-OS막의 피형성면 또는 상부 표면에 실질적으로 수직인 방향으로 배향되는 것을 나타낸다.

다른 한편으로, X선이 c축에 실질적으로 수직인 방향으로 시료에 입사하는 인-플레인(in-plane)법에 의해 CAAC-OS막이 분석될 때, 2θ가 대략 56°일 때 피크가 빈번하게 출현한다. 이 피크는 InGaZnO₄ 결정의 (110)면에 귀속된다. 여기에서, 2θ를 대략 56°에 고정하고, 시료 표면의 법선 벡터를 축(φ축)으로 하여 시료가 회전하는 조건들 하에서, 분석(φ 스캔)이 수행된다. 시료가 InGaZnO₄의 단결정 산화물 반도체막인 경우, 6개의 피크들이 출현한다. 6개의 피크들은 (110)면에 등가인 결정 평면들에 귀속된다. 다른 한편으로, CAAC-OS막의 경우에는, 2θ를 대략 56°에 고정하고 φ 스캔을 수행하여도 피크는 명확하게 관찰되지 않는다.

위의 결과들에 따라, c-축 배향성을 갖는 CAAC-OS막에서, a-축들 및 b-축들의 방향들이 결정부들 사이에서 상이하지만, c-축들은 피형성면의 법선 벡터 또는 상부 표면의 법선 벡터에 평행한 방향으로 배향된다. 따라서, 단면 TEM 이미지에서 관찰된 층상으로 배열된 각 금속 원자층은 결정의 a-b 면에 평행한 면에 대응한다.

결정부가 CAAC-OS막의 증착과 동시에 형성되거나 또는 가열 처리와 같은 결정화 처리를 통해 형성됨을 주목해야 한다. 상술한 바와 같이, 결정의 c축은 CAAC-OS막의 피형성면의 법선 벡터 또는 상부 표면의 법선 벡터에 평행한 방향으로 배향된다. 따라서, 예를 들어 CAAC-OS막의 형상이 에칭 등에 의하여 변화되는 경우, c축은 CAAC-OS막의 피형성면의 법선 벡터 또는 상부 표면의 법선 벡터에 반드시 평행하게 배향되는 것은 아닐 수 있다.

또한, CAAC-OS막 내에서 c축 배향된 결정부들의 분포는 반드시 균일한 것은 아니다. 예를 들어, CAAC-OS막의 결정부들을 초래하는 결정 성장이 막의 상부 표면 근처로부터 발생하는 경우, 상부 표면 근처의 c축 배향된 결정부들의 비율은 일부 경우들에서 피형성면 근처에서보다 높다. 불순물이 CAAC-OS막에 첨가될 때, 불순물이 첨가된 영역은 변경될 수 있고, CAAC-OS막 내에서 c축 배향된 결정부들의 비율은 영역들에 따라 변할 수 있다.

InGaZnO₄ 결정을 갖는 CAAC-OS막이 out-of-plane법에 의해 분석될 때, 대략 31°에서 2θ의 피크에 덧붙여, 2θ의 피크가 대략 36°에서 또한 관찰될 수 있음을 주목해야 한다. 대략 36°에서 2θ의 피크는 c축 배향성을 갖지 않는 결정이 CAAC-OS막의 부분에 포함되는 것을 나타낸다. CAAC-OS막에서, 2θ의 피크가 대략 31°에서 출현하고, 2θ의 피크가 대략 36°에서 출현하지 않는 것이 바람직하다.

CAAC-OS막은 낮은 불순물 농도를 갖는 산화물 반도체막이다. 불순물은 수소, 탄소, 실리콘, 또는 전이 금속 원소와 같은 산화물 반도체막의 주요 성분들 이외의 원소이다. 특히 산화물 반도체막에 포함된 금속 원소보다 산소와의 높은 결합력을 갖는 원소(예, 실리콘)는 산화물 반도체막으로부터 산소를 빼앗음으로써 산화물 반도체막의 원자 배열을 간섭하여, 결정성의 저하를 야기한다. 또한 철 또는 니켈과 같은 중금속, 아르곤, 이산화탄소 등은 큰 원자 반경(또는 분자 반경)을 갖고, 따라서 산화물 반도체막 내에 포함될 때 산화물 반도체막의 원자 배열을 간섭하여, 결정성의 저하를 야기한다. 산화물 반도체막 내에 함유된 불순물이 캐리어 트랩이나 캐리어 발생원으로 작용할 수 있음을 주목해야 한다.

CAAC-OS막은 결함 상태들의 낮은 밀도를 갖는 산화물 반도체막이다. 예를 들어 산화물 반도체막 내의 산소 결손들은 캐리어 트랩들로 작용할 수 있거나, 수소가 거기에 포획될 때 캐리어 발생원들로 작용할 수 있다.

불순물 농도가 낮고 결함 상태들의 밀도가 낮은(산소 결손들의 수가 적은) 상태는 "고순도화된 진성" 또는 "실질적으로 고순도화된 진성"상태로 언급된다. 고순도화된 진성 또는 실질적으로 고순도화된 진성인 산화물 반도체막은 적은 캐리어 발생원들을 갖고, 따라서 낮은 캐리어 밀도를 가질 수 있다. 따라서, 산화물 반도체막을 포함하는 트랜지스터는 좀처럼 음의 임계 전압을 갖지 않는다(좀처럼 노멀리 온이 되지 않는다). 고순도화된 진성 또는 실질적으로 고순도화된 진성인 산화물 반도체막은 적은 캐리어 트랩들을 갖는다. 따라서, 상기 산화물 반도체막을 포함하는 트랜지스터는 전기 특성들의 적은 변동을 갖고, 높은 신뢰성을 갖는다. 산화물 반도체막 내의 캐리어 트랩들에 의해 포획된 전하가 방출되는데 긴 시간이 걸리고, 고정 전하처럼 거동할 수 있음을 주목해야 한다. 따라서 높은 불순물 농도와 결함 상태들의 높은 밀도를 갖는 산화물 반도체막을 포함하는 트랜지스터는 일부 경우들에서 불안정한 전기 특성들을 갖는다.

트랜지스터 내에 CAAC-OS막의 사용을 통해, 가시광 또는 자외광의 조사에 기인한 트랜지스터의 전기 특성들의 변동은 작다.

다음에, 미결정 산화물 반도체막이 기술될 것이다.

미결정 산화물 반도체막의 TEM 이미지에서, 결정부들은 일부 경우들에서 명확하게 발견되지 않는다. 대부분의 경우들에서 미결정 산화물 반도체막 내의 결정부는 1nm 이상 100nm 이하, 또는 1nm 이상 10nm 이하이다. 특히, 1nm 이상 10nm 이하, 또는 1nm 이상 3nm 이하의 크기를 갖는 미결정은 나노 결정(nc)으로 언급된다. 나노 결정을 포함하는 산화물 반도체막은 nc-OS(nanocrystalline Oxide Semiconductor)막으로 언급된다. nc-OS막의 TEM 이미지에서, 결정 입계는 일부 경우들에서 명확하게 발견되지 않는다.

nc-OS막에서, 미소 영역(예를 들어 1nm 이상 10nm 이하의 크기를 갖는 영역, 특히 1nm 이상 3nm 이하의 크기를 갖는 영역)은 주기적인 원자 순서를 갖는다. 또한, nc-OS막 내에서 상이한 결정부들 사이에 결정 방위에 규칙성은 존재하지 않는다; 따라서, 전체 막의 배향은 관찰되지 않는다. 따라서, 일부 경우들에 있어서, nc-OS막은 분석 방법에 따라 비정질 산화물 반도체막과 구별할 수 없다. 예를 들어 nc-OS막이 결정부보다 큰 직경을 갖는 X선을 사용하는 XRD 장치를 통한 out-of-plane법에 의한 구조 분석을 거칠 때, 결정면을 나타내는 피크가 출현하지 않는다. 또한, 결정부의 직경보다 큰 프로브 직경(예를 들어 50nm 이상)을 갖는 전자빔을 사용하여 얻어진 nc-OS막의 선택된 영역의 전자 회절 패턴에서 헤일로 패턴(halo pattern)이 도시된다. 한편, 결정부의 직경에 가깝거나 이보다 작은 프로브 직경(예, 1nm 이상 30nm 이하)을 갖는 전자빔을 사용하여 얻어진 nc-OS막의 나노빔 전자 회절 패턴에서 스폿들이 도시된다. 또한, nc-OS막의 나노빔 전자 회절 패턴에서, 원(링) 패턴에서 높은 휘도를 갖는 영역들이 일부 경우들에서 도시된다. 또한, nc-OS막의 나노빔 전자 회절 패턴에서, 복수의 스폿들이 일부 경우들에서 링 형상의 영역에 도시된다.

nc-OS막이 비정질 산화물 반도체막보다 더 높은 규칙성을 갖는 산화물 반도체막이기 때문에, nc-OS막은 비정질 산화물 반도체막보다 결함 상태들의 낮은 밀도를 갖는다. 그러나, nc-OS막 내의 상이한 결정부들 사이에 결정 방위의 규칙성이 존재하지 않고; 따라서, nc-OS막은 CAAC-OS막보다 결함 상태들의 높은 밀도를 갖는다.

산화물 반도체막이 예를 들어 비정질 산화물 반도체막, 미결정 산화물 반도체막 및 CAAC-OS막 중 2 이상의 막들을 포함하는 적층막일 수 있음을 주목해야 한다.

본 실시예는 다른 실시예들 중 어느 하나와 적절하게 조합될 수 있다.

(실시예 9)

실시예 9에서, 결정부들을 갖는 산화물 반도체층(706b)을 증착하기 위한 증착 시스템이 도 18, 도 19 및 도 20을 참조하여 기술될 것이다. 더욱이, 증착 시스템에 의해 산화물 반도체층을 증착하는 방법이 기술될 것이다.

먼저, 증착 도중에 막 안으로 불순물들의 진입을 거의 허용하지 않는 증착 시스템의 구조가 도 18을 참조하여 기술될 것이다.

도 18의 (A)는 다중-챔버 증착 시스템을 개략적으로 도시하는 평면도이다. 증착 시스템은 기판들을 지지하기 위한 3개의 카세트 포트들(74)을 구비한 기판 공급 챔버(71), 로드 잠금 챔버(72a), 언로드 잠금 챔버(72b), 이송 챔버(73), 이송 챔버(73a), 이송 챔버(73b), 기판 가열 챔버(75) 및 증착 챔버들(70a 및 70b)을 포함한다. 기판 공급 챔버(71)는 로드 잠금 챔버(72a) 및 언로드 잠금 챔버(72b)에 접속된다. 로드 잠금 챔버(72a) 및 언로드 잠금 챔버(72b)는 이송 챔버(73a) 및 이송 챔버(73b)를 통해 이송 챔버(73)에 접속된다. 기판 가열 챔버(75) 및 증착 챔버들(70a 및 70b)은 각각 오로지 이송 챔버(73)에 접속된다.

게이트 밸브들(도 18의 (A)에서 빗금 패턴들로 표시됨)은 기판 공급 챔버(71)를 제외한 챔버들이 진공 하에서 독립적으로 유지되도록 챔버들을 접속하기 위하여 제공된다. 기판 공급 챔버(71) 및 이송 챔버(73)는 각각 적어도 하나의 기판 이송 로봇(76)을 포함하고, 이송 로봇을 통해 유리 기판이 이송될 수 있다. 여기에서, 기판 가열 챔버(75)는 또한 플라즈마 처리 챔버로서 작용하는 것이 바람직하다. 단일 웨이퍼의 다중-챔버 증착 시스템에서, 기판은 처리들 사이에 공기에 노출되지 않고 이송될 수 있어서, 기판에 대한 불순물들의 흡착이 방지될 수 있다. 덧붙여, 증착, 열처리, 등의 순서는 자유롭게 결정될 수 있다. 이송 챔버들, 증착 챔버들, 로드 잠금 챔버들, 언로드 잠금 챔버들 및 기판 가열 챔버들의 수들은 상기로 제한되지 않고, 설치 공간 또는 공정에 따라 적절하게 결정될 수 있음을 주목해야 한다.

도 18의 (B)는 도 18의 (A)의 구조와 다른 구조를 갖는 다중-챔버 증착 시스템을 도시한다. 증착 시스템은 카세트 포트들(84)을 구비한 기판 공급 챔버(81), 로드/언로드 잠금 챔버(82), 이송 챔버(83), 기판 가열 챔버(85) 및 증착 챔버들(80a, 80b, 80c 및 80d)을 포함한다. 기판 공급 챔버(81), 기판 가열 챔버(85), 및 증착 챔버들(80a 내지 80d)은 이송 챔버(83)를 통해 서로 접속된다.

게이트 밸브들(도 18의 (B)에서 빗금 패턴들로 표시됨)은 기판 공급 챔버(81)를 제외한 챔버들이 진공 하에서 독립적으로 유지되도록 챔버들을 접속하기 위하여 제공된다. 기판 공급 챔버(81) 및 이송 챔버(83)는 각각 적어도 하나의 기판 이송 로봇(86)을 포함하고, 이송 로봇을 통해 유리 기판이 이송될 수 있다.

여기에서, 도 18의 (B)에 도시된 증착 챔버(스퍼터링 챔버)의 세부사항들은 도 19를 참조하여 기술된다. 도 19의 (A)에 도시된 증착 챔버(80b)는 타깃(87), 실드(88) 및 기판 스테이지(90)를 포함한다. 여기에서, 유리 기판(89)은 기판 스테이지(90) 상에 제공된다. 도시되지는 않았지만, 기판 스테이지(90)는 유리 기판(89)을 고정하는 기판 고정 메커니즘, 배면 표면으로부터 유리 기판(89)을 가열하는 배면 히터, 등을 구비할 수 있다. 실드(88)는 타깃(87)으로부터 스퍼터링되는 입자들이 증착이 필요하지 않은 영역상에 증착되는 것을 방지할 수 있다.

도 19의 (A)에 도시된 증착 챔버(80b)는 게이트 밸브를 통해 이송 챔버(83)에 접속되고, 이송 챔버(83)는 게이트 밸브를 통해 로드/언로드 잠금 챔버(82)에 접속된다. 이송 챔버(83)는 기판 이송 로봇(86)을 구비하고, 이송 로봇을 통해 유리 기판은 증착 챔버(80b)와 로드/언로드 잠금 챔버(82) 사이에서 전달될 수 있다. 로드/언로드 잠금 챔버(82)의 하나의 진공 챔버는 상부 부분과 하부 부분으로 분할되고, 부분들 중 하나는 로드 챔버로서 사용될 수 있고, 다른 하나는 언로드 챔버로서 사용될 수 있다. 스퍼터링 시스템의 설치 영역이 감소될 수 있으므로, 이러한 구조가 바람직하다.

도 19의 (A)의 증착 챔버(80b)는 질량 유량 제어기(97)를 통해 정제기(94)에 접속된다. 제공된 정제기들(94) 및 질량 유량 제어기들(97)의 수들은 사용될 가스 종류들의 수에 대응하지만, 도 19의 (A)는 단순화를 위해 오로지 하나의 정제기(94)와 하나의 질량 유량 제어기(97)를 도시한다. 증착 챔버(80b), 등으로 도입되는 가스로서, -80℃ 이하, 바람직하게는 -100℃ 이하의 이슬점을 갖는 가스가 사용된다. 산소 가스 또는 희가스(예, 아르곤 가스)와 같은 낮은 이슬점을 갖는 가스의 사용은 증착 도중에 습기의 진입을 감소시킬 수 있다.

도 19의 (A)의 증착 챔버(80b)는 밸브를 통해 크라이오 펌프(95a)에 접속되고, 이송 챔버(83)는 밸브를 통해 크라이오 펌프(95b)에 접속되고, 로드/언로드 잠금 챔버(82)는 밸브를 통해 진공 펌프(96)에 접속된다. 로드/언로드 잠금 챔버(82)의 로드 잠금 챔버 및 언로드 잠금 챔버가 독립적으로 진공 챔버에 접속될 수 있음을 주목해야 한다. 증착 챔버(80b)와 이송 챔버(83)는 각 밸브들을 통해 진공 펌프(96)에 접속된다.

예컨대, 진공 펌프(96)는 건식 펌프와 기계식 부스터 펌프가 직렬로 접속된 펌프가 될 수 있다. 이러한 구조를 통해, 증착 챔버(80b)와 이송 챔버(83)는 진공 펌프(96)에 의해 대기압으로부터 저진공(대략 0.1Pa 내지 10Pa)으로 배기되고, 이후 밸브들이 전환된 후 크라이오 펌프(95a) 또는 크라이오 펌프(95b)에 의해 저진공으로부터 고진공(1×10^-4Pa 내지 1×10^-7Pa)으로 배기된다.

도 19의 (A)에 도시된 것과 상이한 도 18의 (B)의 증착 챔버의 다른 예는 도 19의 (B)를 참조하여 기술될 것이다.

도 19의 (B)에 도시된 증착 챔버(80b)는 게이트 밸브를 통해 이송 챔버(83)에 접속되고, 이송 챔버(83)는 게이트 밸브를 통해 로드/언로드 잠금 챔버(82)에 접속된다.

도 19의 (B)의 증착 챔버(80b)는 가스 가열 메커니즘(98)을 통해 질량 유량 제어기(97)에 접속되고, 가스 가열 메커니즘(98)은 질량 유량 제어기(97)를 통해 정제기(94)에 접속된다. 가스 가열 메커니즘(98)을 통해, 증착 챔버(80b)로 도입될 가스는 40℃로부터 400℃, 바람직하게는 50℃로부터 200℃ 범위의 온도로 가열될 수 있다. 제공된 가스 가열 메커니즘들(98), 정제기들(94) 및 질량 유량 제어기들(97)의 수는 사용될 가스들의 종류의 수에 대응하지만, 도 19의 (B)는 단순화를 위해 오로지 하나의 가스 가열 메커니즘(98), 하나의 정제기(94) 및 하나의 질량 유량 제어기(97)를 도시한다.

도 19의 (B)의 증착 챔버(80b)는 밸브들을 통해 터보 분자 펌프(95c)와 진공 펌프(96b)에 접속된다. 터보 분자 펌프(95c)를 위해 진공 펌프(96a)는 밸브를 통해 보조 펌프로서 제공된다. 진공 펌프들(96a 및 96b)은 진공 펌프(96)의 구조와 유사한 구조를 가질 수 있다.

도 19의 (B)의 증착 챔버(80b)는 크라이오 트랩(99)을 구비한다.

터보 분자 펌프(95c)는 대형 분자들(또는 원자들)을 안정적으로 배기하는 성능 및 낮은 빈도의 유지보수로 인해 높은 생산성을 가능케 하지만, 수소 및 물을 배기하는데 낮은 성능을 갖는다. 따라서, 물과 같은 상대적으로 높은 용융점을 갖는 분자들(또는 원자들)을 배기하는 높은 성능을 갖는 크라이오 트랩(99)이 증착 챔버(80b)에 접속된다. 크라이오 트랩(99)의 냉동기의 온도는 100K 이하, 바람직하게는 80K 이하이다. 크라이오 트랩(99)이 복수의 냉동기들을 포함하는 경우, 효율적인 배기가 가능하기 때문에, 각 냉동기의 온도를 상이한 온도로 설정하는 것이 바람직하다. 예컨대, 제 1 스테이지 냉동기의 온도는 100K 이하가 될 수 있고, 제 2 스테이지 냉동기의 온도는 20K 이하가 될 수 있다.

도 19의 (B)의 이송 챔버(83)는 각 밸브들을 통해 진공 펌프(96b)와 크라이오 펌프들(95d 및 95e)에 접속된다. 하나의 크라이오 펌프를 통해, 그 크라이오 펌프가 리제너레이션(regeneration)되는 도중에는 배기가 수행될 수 없다; 하지만, 병렬로 접속된 2개 이상의 크라이오 펌프들을 통해, 심지어 크라이오 펌프들 중 하나가 리제너레이션되는 때에도, 다른 크라이오 펌프(들)를 사용하여 배기가 수행될 수 있다. 크라이오 펌프의 리제너레이션은 크라이오 펌프 내에 포획된 분자들(또는 원자들)을 방출하기 위한 처리를 언급함을 주목해야 한다. 크라이오 펌프의 배기 성능은 분자들(또는 원자들)이 크라이오 펌프 내에 너무 많이 포획될 때 낮아진다; 따라서 리제너레이션이 규칙적으로 수행된다.

도 19의 (B)의 로드/언로드 잠금 챔버(82)는 각 밸브들을 통해 크라이오 펌프(95f)와 진공 펌프(96c)에 접속된다. 진공 펌프(96c)는 진공 펌프(96)의 구조와 유사한 구조를 가질 수 있음을 주목해야 한다.

다음에, 도 18의 (B)에 도시된 기판 가열 챔버(85)는 도 20을 참조하여 상세하게 기술될 것이다.

도 20에 도시된 기판 가열 챔버(85)는 게이트 밸브를 통해 이송 챔버(83)에 접속된다. 이송 챔버(83)는 게이트 밸브를 통해 로드/언로드 잠금 챔버(82)에 접속된다. 로드/언로드 잠금 챔버(82)가 도 19의 방식들과 유사한 방식으로 배기될 수 있음을 주목해야 한다.

도 20의 기판 가열 챔버(85)는 질량 유량 제어기(97)를 통해 정제기(94)에 접속된다. 제공된 정제기들(94) 및 질량 유량 제어기들(97)의 수는 사용될 가스들의 종류의 수에 대응하지만, 도 20은 단순화를 위해 오로지 하나의 정제기(94) 및 하나의 질량 유량 제어기(97)를 도시한다. 더욱이, 기판 가열 챔버(85)는 밸브를 통해 진공 펌프(96b)에 접속된다.

기판 가열 챔버(85)는 기판 스테이지(92)를 포함한다. 적어도 하나의 기판이 기판 스테이지(92) 상에 배치될 필요가 있고, 기판 스테이지(92)는 복수의 기판들이 배치되는 기판 스테이지가 될 수 있다. 기판 가열 챔버(85)는 또한 가열 메커니즘(93)을 포함한다. 예컨대, 가열 메커니즘(93)은 가열을 위해 저항 히터 등을 사용할 수 있다. 대안적으로, 가열된 가스와 같은 매체로부터 열 전도 또는 열 복사는 가열 메커니즘(93) 내에서 사용될 수 있다. 예컨대, 가스 고속 열 어닐링(GRTA) 장치 또는 램프 고속 열 어닐링(LRTA) 장치와 같은 고속 열 어닐링(RTA) 장치가 사용될 수 있다. LRTA에서, 할로겐 램프, 메탈 할라이드 램프, 제논 아크 램프, 탄소 아크 램프, 고압 소듐 램프, 또는 고압 수은 램프와 같은 램프로부터 광(전자기파)의 방출에 의해 물체는 가열된다. GRTA에서, 열 처리는 고온 불활성 가스를 사용하여 수행된다.

증착 챔버(80b) 및 기판 가열 챔버(85)의 배압이 1×10^-4Pa 이하, 바람직하게는 3×10^-5Pa 이하, 더 바람직하게는 1×10^-5Pa 이하임을 주목해야 한다.

증착 챔버(80b) 및 기판 가열 챔버(85)에서, 18의 질량 전하비(m/z)를 갖는 가스 분자(원자)의 부분 압력은 3×10^-5Pa 이하, 바람직하게는 1×10^-5Pa 이하, 더 바람직하게는 3×10^-6Pa 이하이다.

증착 챔버(80b) 및 기판 가열 챔버(85)에서, 28의 질량 전하비(m/z)를 갖는 가스 분자(원자)의 부분 압력은 3×10^-5Pa 이하, 바람직하게는 1×10^-5Pa 이하, 더 바람직하게는 3×10^-6Pa 이하이다.

증착 챔버(80b) 및 기판 가열 챔버(85)에서, 44의 질량 전하비(m/z)를 갖는 가스 분자(원자)의 부분 압력은 3×10^-5Pa 이하, 바람직하게는 1×10^-5Pa 이하, 더 바람직하게는 3×10^-6Pa 이하이다.

또한, 증착 챔버(80b) 및 기판 가열 챔버(85)에서, 누설율은 3×10^-6Pa·m³/s 이하, 바람직하게는 1×10^-6Pa·m³/s 이하이다.

증착 챔버(80b) 및 기판 가열 챔버(85)에서, 18의 질량 전하비(m/z)를 갖는 가스 분자(원자)의 누설율은 1×10^-7Pa·m³/s 이하, 바람직하게는 3×10^-8Pa·m³/s 이하이다.

증착 챔버(80b) 및 기판 가열 챔버(85)에서, 28의 질량 전하비(m/z)를 갖는 가스 분자(원자)의 누설율은 1×10^-5Pa·m³/s 이하, 바람직하게는 1×10^-6Pa·m³/s 이하이다.

증착 챔버(80b) 및 기판 가열 챔버(85)에서, 44의 질량 전하비(m/z)를 갖는 가스 분자(원자)의 누설율은 3×10^-6Pa·m³/s 이하, 바람직하게는 1×10^-6Pa·m³/s 이하이다.

진공 챔버 내에서 전체 압력 및 부분 압력은 질량 분석기를 사용하여 측정될 수 있다. 예컨대, ULVAC사가 제작한 4중극형 질량 분석기(Q-mass라고도 함), Qulee CGM-051이 사용될 수 있다. 누설율이 질량 분석기를 사용하여 측정된 전체 압력 및 부분 압력으로부터 유도될 수 있음을 주목해야 한다.

누설율은 외부 누설 및 내부 누설에 의존한다. 외부 누설은 미소한 구멍, 밀봉 결함, 등을 통해 진공 시스템의 외부로부터 기체의 유입을 언급한다. 내부 누설은 진공 시스템 내의 밸브와 같은 격벽을 통한 누설 또는 내부 부재로부터 방출된 가스에 기인한다. 누설율이 위의 값 이하가 되기 위하여, 외부 누설 및 내부 누설의 두 양상들 모두로부터 대책들이 이루어질 필요가 있다.

예컨대, 증착 챔버의 개방/폐쇄 부분은 금속 가스킷으로 밀봉되는 것이 바람직하다. 금속 가스킷에 대해, 불화 철, 산화 알루미늄, 또는 산화 크롬으로 피복된 금속이 바람직하게 사용된다. 금속 가스킷은 O-링보다 더 높은 밀착성을 달성하고, 따라서 외부 누설을 줄일 수 있다. 또한, 불화 철, 산화 알루미늄, 산화 크롬, 등으로 피복된 부동태인 금속의 사용은, 금속 가스킷으로부터 방출된 불순물들을 함유하는 가스가 방출되는 것을 방지할 수 있어서, 내부 누설의 감소를 초래한다.

증착 시스템의 부재를 위해, 불순물들을 함유하는 더 적은 양의 가스를 방출하는 알루미늄, 크롬, 티타늄, 지르코늄, 니켈, 또는 바나듐이 사용된다. 대안적으로, 위의 부재로 피복된 철, 크롬, 니켈, 등을 함유하는 합금이 사용될 수 있다. 철, 크롬, 니켈, 등을 함유하는 합금은 강성이고, 열에 저항성이 있고, 가공에 적합하다. 여기에서, 부재의 표면의 요철이 연마, 등에 의해 감소되어 표면적을 감소시킬 때, 방출된 가스는 감소될 수 있다.

대안적으로, 증착 시스템의 위의 부재는 불화 철, 산화 알루미늄, 산화 크롬, 등으로 피복될 수 있다.

증착 시스템의 부재는 가능한 금속으로만 형성되는 것이 바람직하다. 예컨대, 수정, 등으로 형성된 관찰 창이 제공되는 경우, 관찰 창의 표면이 방출된 가스를 억제하도록 불화 철, 산화 알루미늄, 산화 크롬, 등으로 얇게 피복되는 것이 바람직하다.

증착 가스가 도입되는 곳 바로 앞에 정제기가 위치할 때, 정제기로부터 증착 챔버까지의 파이프 길이는 10m 이하, 바람직하게는 5m 이하, 더 바람직하게는 1m 이하이다. 파이프 길이가 10m 이하, 5m 이하, 또는 1m 이하일 때, 파이프로부터 방출된 가스의 악 영향은 적절하게 감소될 수 있다.

증착 가스를 위한 파이프로서, 불화 철, 산화 알루미늄, 산화 크롬, 등으로 내부가 피복된 금속 파이프가 사용되는 것이 바람직하다. 예컨대 SUS316L-EP 파이프와 비교하여, 상기 파이프를 통해 불순물들을 함유하는 방출된 가스의 양은 감소될 수 있고, 증착 가스로의 불순물들의 진입은 줄어들 수 있다. 또한, 초소형 고성능 금속 가스킷 조인트(UPG 조인트)가 파이프들을 접속하기 위하여 사용되는 것이 바람직하다. 방출된 가스 및 외부 누설의 악영향이 감소될 수 있기 때문에, 모든 파이프들이 금속으로 이루어진 구조가 수지 등을 사용하는 구조보다 바람직하다.

증착 챔버 내에 존재하는 흡착된 물질은, 내벽 등에 흡착되기 때문에, 증착 챔버 내의 압력에 영향을 미치지 않는다; 그러나, 증착 챔버가 배기될 때 흡착 물질은 가스가 방출되도록 야기한다. 그러므로, 누설율과 배기율 사이의 상호관련이 존재하지 않을지라도, 증착 챔버 내에 존재하는 흡착 물질이 가능한 탈착되고, 높은 배기 성능을 갖는 펌프의 사용 이전에 배기가 수행되는 것이 중요하다. 증착 챔버가 흡착 물질의 탈착을 촉진하기 위한 베이킹을 거칠 수 있음을 주목해야 한다. 베이킹을 통해 흡착 물질의 탈착율은 약 10배 증가할 수 있다. 베이킹은 100℃ 내지 450℃의 범위의 온도에서 수행될 수 있다. 이 때, 불활성 가스가 증착 챔버 내에 도입되는 동안 흡착 물질이 제거되는 경우, 단순히 배기에 의해 탈착되기 어려운 물, 등의 탈착율은 추가로 증가될 수 있다. 도입될 불활성 가스를 베이킹 온도와 실질적으로 동일한 온도로 가열함으로써, 흡착 물질의 탈착율이 추가로 증가될 수 있음을 주목해야 한다. 여기에서, 희가스는 바람직하게 불활성 가스로서 사용된다. 형성될 막의 종류에 따라, 불활성 가스 대신에 산소, 등이 사용될 수 있다. 예컨대, 산화물 반도체층을 형성하기 위하여, 간혹 산화물 반도체의 주 성분인 산소를 사용하는 것이 바람직하다.

대안적으로, 증착 챔버를 배기하기 위한 처리는, 가열된 산소 가스, 가열된 희가스와 같은 가열된 불활성 가스, 등이 증착 챔버 내의 압력을 증가시키기 위하여 도입된 후의 일정한 시간 기간 수행되는 것이 바람직하다. 가열된 가스의 도입은 증착 챔버 내에서 흡착 물질을 탈착할 수 있어서, 증착 챔버 내에 존재하는 불순물들이 감소될 수 있다. 이러한 처리가 2회 내지 30회, 바람직하게는 5회 내지 15회 반복될 때 유리한 효과가 달성될 수 있음을 주목해야 한다. 특히, 40℃ 내지 400℃, 바람직하게는 50℃ 내지 200℃의 온도를 갖는 불활성 가스, 산소, 등의 증착 챔버로의 도입을 통해, 그 내부의 압력은 1분 내지 300분, 바람직하게는 5분 내지 120분에 이르는 시간 동안 0.1Pa 내지 10kPa, 바람직하게는 1Pa 내지 1kPa, 더 바람직하게는 5Pa 내지 100Pa의 범위로 유지될 수 있다. 이후, 증착 챔버는 5분 내지 300분, 바람직하게는 10분 내지 120분의 시간 범위 동안 배기된다.

흡착 물질의 탈착율은 또한 더미 증착에 의해 추가로 증가될 수 있다. 더미 증착은 스퍼터링법, 등에 의해 더미 기판상의 막 형성을 언급하고, 여기에서 막은 더미 기판과 증착 챔버의 내벽 상에 증착되어, 증착 챔버 내의 불순물들과 증착 챔버의 내벽 상의 흡착 물질은 막 안에 포획된다. 더미 기판은 작은 양의 가스를 방출하는 기판이 바람직하고, 예컨대 이후에 기술되는 기판(700)과 동일할 수 있다. 더미 증착을 수행함으로써, 형성될 막 내의 불순물의 농도는 감소될 수 있다. 더미 증착이 증착 챔버의 베이킹과 동시에 수행될 수 있음을 주목해야 한다.

상기 증착 시스템의 사용을 통한 산화물 반도체층의 형성은 불순물들이 산화물 반도체층으로 진입하는 것을 방지한다. 더욱이, 위의 증착 시스템의 사용을 통한 산화물 반도체층과 접하는 막의 형성은 산화물 반도체층과 접하는 막으로부터 산화물 반도체층으로 불순물들의 진입을 방지할 수 있다.

다음에, 위의 증착 시스템의 사용을 통해 산화물 반도체막(특히 CAAC-OS막)을 형성하는 방법이 기술될 것이다.

타깃의 표면 온도는 100℃ 이하, 바람직하게는 50℃ 이하, 더욱 바람직하게는 대략 실온(전형적으로 20℃ 또는 25℃)으로 설정된다. 대형 기판을 위한 스퍼터링 장치에서, 대형 타깃이 자주 사용된다. 그러나, 이음매 없이 대형 기판을 위한 타깃을 제작하는 것은 어렵다. 실제, 큰 타깃을 얻기 위하여 복수의 타깃들이 그 사이에 가능한 작은 공간이 존재하도록 배열된다; 하지만, 약간의 공간이 불가피하게 생성된다. 타깃의 표면 온도가 증가할 때, Zn, 등은 간혹 이러한 약간의 공간으로부터 휘발되어, 공간은 점진적으로 확장될 수 있다. 공간이 확장되면, 뒤붙임 플레이트의 금속 또는부착을 위해 사용된 금속은 스퍼터링될 수 있고, 이는 불순물 농도의 증가를 야기할 수 있다. 따라서, 타깃이 충분히 냉각되는 것이 바람직하다.

특히, 뒤붙임 플레이트를 위하여, 높은 도전성과 높은 방열 특성을 갖는 금속(특히, Cu)가 사용된다. 뒤붙임 플레이트 내에 형성된 수로를 통해 충분한 양의 냉각수가 흐르게 함으로써, 타깃은 효율적으로 냉각될 수 있다. 여기에서, 타깃의 크기에 의존하는 냉각수의 충분한 양은 예컨대 300mm의 직경을 갖는 원형 타깃에 대해 3L/min 이상, 5L/min 이상, 또는 10L/min 이상이 될 수 있다.

CAAC-OS막은 100℃ 내지 600℃, 바람직하게는 150℃ 내지 550℃, 더 바람직하게는 200℃ 내지 500℃의 기판 가열 온도의 산소 가스 분위기에서 형성된다. CAAC-OS막의 두께는 1nm 내지 40nm, 바람직하게는 3nm 내지 20nm이다. 막 형성시 기판 가열 온도가 높을수록, 얻어진 CAAC-OS막내의 불순물 농도는 낮아진다. 또한, 증착 표면상의 스퍼터링된 입자들의 이동이 발생하기 쉽고; 따라서 원자 배열이 정연하고, 밀도가 증가하여, 높은 정도의 결정성을 갖는 CAAC-OS막이 쉽게 형성된다. 산소 가스내의 막 형성을 통해, 플라즈마 손상이 감소되고, 희가스 원자와 같은 과잉 원자가 막 내에 함유되지 않고, 이에 의해 높은 정도의 결정성을 갖는 CAAC-OS막이 쉽게 형성된다. 산소 가스와 희가스를 포함하는 혼합 가스 분위기가 대안적으로 사용될 수 있고, 이 경우, 산소 가스의 비율은 30vol.% 이상, 바람직하게는 50vol.% 이상, 더욱 바람직하게는 80vol.% 이상, 더더욱 바람직하게는 100vol.%임을 주목해야 한다.

타깃이 Zn을 포함할 때, 산소 가스 분위기 하에서 막 형성은 플라즈마 손상의 감소를 초래하고; 따라서 Zn이 휘발되기 어려운 CAAC-OS막이 얻어질 수 있음을 주목해야 한다.

CAAC-OS막은 증착 압력이 0.8Pa 이하, 바람직하게는 0.4Pa 이하이고, 타깃과 기판 사이의 거리가 40mm 이하, 바람직하게는 25mm 이하인 조건들 하에서 형성된다. CAAC-OS막이 이러한 조건들하에서 증착될 때, 스퍼터링 입자와 다른 스퍼터링 입자, 가스 분자 또는 이온 사이의 충돌의 빈도는 감소될 수 있다. 즉, 증착 압력에 따라, 타깃과 기판 사이의 거리는 스퍼터링 입자, 가스 분자 또는 이온의 평균 자유 행로보다 짧게 구성되어, 막으로 들어오는 불순물들의 농도는 줄어들 수 있다.

예컨대, 압력이 0.4Pa이고, 온도가 25℃(절대 온도는 298K)일 때, 수소 분자(H₂)는 48.7mm의 평균 자유 행로를 갖고, 헬륨 원자(He)는 57.9mm의 평균 자유 행로를 갖고, 물 분자(H₂O)는 31.3mm의 평균 자유 행로를 갖고, 메탄 분자(CH₄)는 13.2mm의 평균 자유 행로를 갖고, 네온 원자(Ne)는 42.3mm의 평균 자유 행로를 갖고, 질소 분자(N₂)는 23.2mm의 평균 자유 행로를 갖고, 일산화탄소 분자(CO)는 16.0mm의 평균 자유 행로를 갖고, 산소 분자(O₂)는 26.4mm의 평균 자유 행로를 갖고, 아르곤 원자(Ar)는 28.3mm의 평균 자유 행로를 갖고, 이산화탄소 분자(CO₂)는 10.9mm의 평균 자유 행로를 갖고, 크립톤 원자(Kr)는 13.4mm의 평균 자유 행로를 갖고, 제논 원자(Xe)는 9.6mm의 평균 자유 행로를 갖는다. 압력을 배가시키면 평균 자유 행로를 반분시키고, 절대 온도를 배가시키면 평균 자유 행로를 배가시킴을 주목해야 한다.

평균 자유 행로는 압력, 온도 및 분자(원자)의 직경에 의존한다. 압력과 온도가 일정할 때, 분자(원자)의 직경이 커짐에 따라, 평균 자유 행로는 짧아진다. 분자들(원자들)의 직경들은, H₂:0.218nm; He:0.200nm; H₂0:0.272nm; CH₄:0.419nm; Ne:0.234nm; N₂:0.316nm; CO:0.380nm; 0₂:0.296nm; Ar:0.286nm; C0₂:0.460 nm; Kr: 0.415nm; 및 Xe: 0.491nm임을 주목해야 한다.

따라서, 분자(원자)의 직경이 커짐에 따라, 평균 자유 행로는 짧아지고, 막으로 들어가는 분자(원자)는 큰 직경으로 인해 결정성의 정도를 감소시킨다. 이러한 이유로, 예컨대 Ar의 직경보다 큰 직경을 갖는 분자(원자)는 불순물로서 거동하기 쉽다고 말할 수 있다.

다음에, 열처리가 수행된다. 열처리는 감압 하에서, 또는 불활성 분위기 또는 산화 분위기 내에서 수행된다. 열처리를 통해, CAAC-OS막 내의 불순물 농도는 줄어들 수 있다.

열처리는, 열처리가 감압 하에서 또는 불활성 분위기 내에서 수행된 후, 분위기가 온도가 유지되고 열처리가 추가로 수행되는 산화 분위기로 전환되는 방식으로 수행되는 것이 바람직하다. 열처리가 감압 하에서 또는 불활성 분위기 내에서 수행될 때, CAAC-OS막 내의 불순물 농도는 감소될 수 있지만; 동시에 산소의 결손들이 야기된다. 산화 분위기 내에서 열처리에 의해, 야기된 산소의 결손들은 줄어들 수 있다.

증착 도중에 기판 가열에 덧붙여 열처리가 CAAC-OS막상에서 수행될 때, 막 내의 불순물 농도는 줄어들 수 있다.

특히, SIMS에 의해 측정된 CAAC-OS막 내의 수소의 농도는 2×10²⁰atoms/㎤ 이하, 바람직하게는 5×10¹⁹atoms/㎤ 이하, 더욱 바람직하게는 1×10¹⁹atoms/㎤ 이하, 더더욱 바람직하게는 5×10¹⁸atoms/㎤ 이하가 될 수 있다.

SIMS에 의해 측정된 CAAC-OS막 내의 질소의 농도는 5×10¹⁹atoms/㎤ 미만, 바람직하게는 5×10¹⁸atoms/㎤ 이하, 더욱 바람직하게는 1×10¹⁸atoms/㎤ 이하, 더더욱 바람직하게는 5×10¹⁷atoms/㎤ 이하가 될 수 있다.

SIMS에 의해 측정된 CAAC-OS막 내의 탄소의 농도는 5×10¹⁹atoms/㎤ 미만, 바람직하게는 5×10¹⁸atoms/㎤ 이하, 더욱 바람직하게는 1×10¹⁸atoms/㎤ 이하, 더더욱 바람직하게는 5×10¹⁷atoms/㎤ 이하가 될 수 있다.

CAAC-OS막으로부터 방출된 다음의 가스 분자들(원자들), 즉 열탈착 분광법(TDS) 분석에 의해 측정된, 2(예, 수소 분자)의 m/z를 갖는 가스 분자(원자), 18의 m/z을 갖는 가스 분자(원자), 28의 m/z를 갖는 가스 분자(원자), 및 44의 m/z를 갖는 가스 분자(원자)의 양은 1×10¹⁹/㎤ 이하, 바람직하게는 1×10¹⁸/㎤ 이하일 수 있다.

방출된 산소 원자들의 양을 측정하는 후술하는 방법은 TDS에 의해 방출 양의 측정 방법을 위하여 참조된다.

위의 방식에서, 높은 정도의 결정성을 갖는 CAAC-OS막이 형성될 수 있다.

(실시예 10)

실시예 10은 상술한 실시예들에서 기술된 스위치 내에 포함된 제 1 트랜지스터의 예를 설명할 것이다.

본 실시예에서, 하부-게이트 트랜지스터들 중 하나인, 하부-게이트 상부-접촉(BGTC) 트랜지스터가 도 21을 참조하여 기술될 것이다.

도 21은 BGTC 트랜지스터의 평면도 및 단면도들이다. 도 21의 (A)는 트랜지스터의 평면도이다. 도 21의 (B)는 도 21의 (A)의 일점쇄선 A1-A2를 따라 취해진 단면도이다. 도 21의 (C)는 도 21의 (A)의 일점쇄선 A3-A4를 따라 취해진 단면도이다.

도 21의 (B)에 도시된 트랜지스터는, 기판(700) 위의 게이트 전극(704), 게이트 전극(704) 위의 게이트 절연막(712), 게이트 절연막(712) 위의 다층막(706), 게이트 절연막(712) 및 다층막(706) 위의 소스 전극(716a) 및 드레인 전극(716b), 및 다층막(706), 소스 전극(716a) 및 드레인 전극(716b) 위의 보호 절연막(718)을 포함한다. 도 21의 (B)에서, 다층막(706)은 산화물층(706a), 산화물층(706a) 위의 산화물 반도체층(706b), 및 산화물 반도체층(706b) 위의 산화물층(706c)을 포함한다.

소스 전극(716a)과 드레인 전극(716b)은 산화물 반도체층(706b)의 측면 변들과 접하여 제공되는 것이 바람직함을 주목해야 한다.

소스 전극(716a) 및 드레인 전극(716b)을 위해 사용된 도전막은 도전막의 종류에 따라 산화물층(706c)의 부분으로부터 산소를 박탈하여, 소스 영역(706d) 및 드레인 영역(706e)이 도 21의 (B)에 도시된 바와 같이 형성될 수 있다.

도 21의 (A)에서, 게이트 전극(704)과 중첩하는 영역 내에서, 소스 전극(716a)과 드레인 전극(716b) 사이의 거리는 채널 길이로서 언급된다. 트랜지스터가 소스 영역(706d) 및 드레인 영역(706e)을 포함할 때, 게이트 전극(704)과 중첩하는 영역 내에서 소스 영역(706d)과 드레인 영역(706e) 사이의 거리는 채널 길이로 언급됨을 주목해야 한다.

채널 형성 영역이, 다층막(706) 내에 포함되고, 게이트 전극(704)과 중첩하고, 소스 전극(716a)과 드레인 전극(716b) 사이에 개재되는 영역임을 주목해야 한다(도 21의 (B) 참조). 채널은 채널 형성 영역 내에 포함되고, 전류가 주로 흐르는 영역이다. 여기에서, 채널은 채널 형성 영역 내의 산화물 반도체층(706b)을 언급한다.

다층막(706), 및 다층막(706)에 포함된 산화물층(706a), 산화물 반도체층(706b), 및 산화물층(706c)이 아래에서 설명될 것이다.

산화물층(706a)은 산화물 반도체층(706b)을 구성하는 적어도 한 종류의 원소들을 함유한다. 산화물층(706a)의 전도대 하단의 에너지는 산화물 반도체층(706b)의 전도대 하단의 에너지보다 0.05eV 이상, 0.07eV 이상, 0.1eV 이상 또는 0.15eV 이상, 그리고 2eV 이하, 1eV 이하, 0.5eV 이하 또는 0.4eV 이하만큼 진공 준위에 근접하여 위치한다. 캐리어 이동도가 증가할 수 있기 때문에 산화물 반도체층(706b)이 바람직하게 적어도 인듐을 함유함을 주목해야 한다. 이때 게이트 전극(704)에 전계가 인가될 때, 채널은 산화물 반도체층(706b) 내에 형성되고, 이 채널은 다층막(706) 내에서 전도대 하단의 낮은 에너지를 갖는다. 즉, 산화물 반도체층(706b)과 게이트 절연막(712) 사이에 제공된 산화물층(706a)을 통해, 트랜지스터의 채널은 게이트 절연막(712)과 접하지 않는 산화물 반도체층(706b) 내에 형성될 수 있다. 산화물층(706a)이 산화물 반도체층(706b) 내에 포함된 하나 이상의 원소들을 포함하기 때문에, 산화물 반도체층(706b)과 산화물층(706a) 사이의 계면에서 계면 산란이 발생하기 어렵다. 따라서, 캐리어들의 움직임이 계면에서 방해받지 않기 때문에 트랜지스터는 높은 전계-효과 이동도를 가질 수 있다.

산화물층(706a)의 두께는 3nm 내지 100nm, 바람직하게는 3nm 내지 50nm의 범위이다. 산화물 반도체층(706b)의 두께는 3nm 내지 200nm, 바람직하게는 3nm 내지 100nm, 더욱 바람직하게는 3nm 내지 50nm의 범위이다.

산화물층(706c)은 산화물 반도체층(706b)을 구성하는 적어도 한 종류의 원소들을 함유한다. 산화물층(706c)의 전도대 하단의 에너지는 산화물 반도체층(706b)의 전도대 하단의 에너지보다 0.05eV 이상, 0.07eV 이상, 0.1eV 이상 또는 0.15eV 이상, 그리고 2eV 이하, 1eV 이하, 0.5eV 이하 또는 0.4eV 이하만큼 진공 준위에 근접하여 위치한다. 산화물층(706c)이 산화물 반도체층(706b) 내에 포함된 하나 이상의 종류들의 원소들을 포함하기 때문에, 산화물 반도체층(706b)과 산화물층(706c) 사이의 계면에서 계면 준위가 형성되기 어렵다. 계면 준위가 계면에서 형성될 때, 계면이 채널로서 작용하고, 상이한 임계 전압을 갖는 제 2 트랜지스터가 형성될 수 있고, 일부 경우들에 있어서 트랜지스터의 겉보기 임계 전압은 이에 따라 변화한다. 따라서, 산화물층(706c)을 통해, 트랜지스터들의 전기 특성들(예, 임계 전압)의 변동이 줄어들 수 있다.

산화물층(706c)의 두께는 3nm 내지 100nm, 바람직하게는 3nm 내지 50nm의 범위이다.

산화물층들(706a 및 706c)의 각각은, 산화물 반도체층(706b)과 동일한 원소들(즉, 인듐, 갈륨 및 아연)이 주된 구성요소들로서 함유되고, 갈륨의 원자수비가 산화물 반도체층(706b)의 것보다 더 높은 산화물층이 될 수 있다. 특히, 갈륨의 원자수비가 산화물 반도체층(706b) 내의 원자수비보다 1.5배 이상, 바람직하게는 2배 이상, 더욱 바람직하게는 3배 이상인 산화물층이 산화물층들(706a 및 706c)의 각각으로 사용된다. 갈륨은 산소와 강하게 결합하고, 따라서 산소 결손들이 산화물층 내에서 발생하는 것을 방지하는 기능을 갖는다. 즉, 산화물층들(706a 및 706c)은 산소의 결손들이 산화물 반도체층(706b)에서보다 발생하기 어려운 산화물층들이다.

산화물층(706a), 산화물 반도체층(706b) 및 산화물층(706c)이 비정질 또는 결정질임을 주목해야 한다. 산화물층(706a)이 비정질이고, 산화물 반도체층(706b)이 결정질이고, 산화물층(706c)이 비정질 또는 결정질인 것이 바람직하다. 채널이 형성되는 결정질 산화물 반도체층(706b)은 트랜지스터에 안정된 전기 특성들을 제공한다.

다음에, 트랜지스터의 다른 구성요소들이 기술될 것이다.

기판(700)에 대한 특별한 제한은 존재하지 않는다. 예컨대, 유리 기판, 세라믹 기판, 수정 기판, 또는 사파이어 기판이 기판(700)으로 사용될 수 있다. 대안적으로, 실리콘, 탄화 실리콘, 등으로 만들어진 단결정 반도체 기판 또는 다결정 반도체 기판, 실리콘 게르마늄 등으로 만들어진 복합 반도체 기판, 절연체 상의 실리콘(SOI) 기판, 등이 사용될 수 있다. 다른 대안으로, 반도체 소자를 구비한 이들 기판들 중 어느 하나가 기판(700)으로 사용될 수 있다.

기판(700)에 따라, 반도체 장치의 제작 공정에서 열처리 등에 의해 야기된 기판(700)의 수축으로 인해 미세 가공은 간혹 어렵다. 이러한 이유로, 기판(700)은 열처리 도중에 낮은 수축율을 갖는 기판이 바람직하다. 예컨대, 기판(700)은, 400℃, 바람직하게는 450℃, 더욱 바람직하게는 500℃에서 1시간 동안의 열처리 후 수축이 10ppm 이하, 바람직하게는 5ppm 이하, 더욱 바람직하게는 3ppm 이하인 유리 기판이 될 수 있다.

대안으로, 가요성 기판이 기판(700)으로 사용될 수 있다. 가요성 기판 위에 트랜지스터를 제공하는 방법으로, 트랜지스터가 비-가요성 기판 위에 형성되고, 이후 트랜지스터가 비-가요성 기판으로부터 분리되어, 가요성 기판(700)에 전재되는 방법이 존재한다. 이 경우, 분리층이 바람직하게 비-가요성 기판과 트랜지스터 사이에 제공된다.

게이트 전극(704)은 알루미늄, 티타늄, 크롬, 코발트, 니켈, 구리, 이트륨, 지르코늄, 몰리브덴, 루테늄, 은, 탄탈 및 텅스텐 중 적어도 하나를 함유하는 도전막의 단일층 또는 적층을 사용하여 형성될 수 있다.

도 21의 (A)에 도시된 바와 같이 게이트 전극(704)은 다층막(706)의 변이 게이트 전극(704)의 변보다 내부 측에 위치하도록 제공된다. 따라서, 기판(700) 측으로부터 광이 입사할 때, 캐리어들은 광에 의해 다층막(706) 내에서 생성되는 것이 방지될 수 있다. 또한 다층막(706)이 게이트 전극(704)의 변 위로 확장하도록 형성되는 것이 가능함을 주목해야 한다.

게이트 절연막(712)은 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란탄, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈 중 적어도 하나를 함유하는 절연막의 단일층 또는 적층을 사용하여 형성될 수 있다.

게이트 절연막(712)은 예컨대 질화 실리콘층을 제 1 층으로 및 산화 실리콘층을 제 2 층으로 포함하는 다층막이 될 수 있다. 이 경우, 산화질화 실리콘층은 산화 실리콘층 대신에 사용될 수 있고, 질화산화 실리콘층은 질화 실리콘층 대신에 사용될 수 있다. 산화 실리콘층으로서, 낮은 결함 밀도를 갖는 산화 실리콘층이 바람직하게 사용된다. 특히, 전자 스핀 공명(ESR)에서 2.001의 g 계수의 신호에 대응하는, 3×10¹⁷spins/㎤ 이하, 바람직하게는 5×10¹⁶spins/㎤ 이하인, 스핀 밀도를 갖는 산화 실리콘층이 사용된다. 산화 실리콘층으로서, 과잉 산소를 함유하는 산화 실리콘층이 바람직하게 사용된다. 질화 실리콘층으로서, 적은 양의 수소 및 암모니아를 방출하는 질화 실리콘층이 사용된다. 방출된 수소 및 방출된 암모니아의 양은 TDS에 의해 측정될 수 있다.

소스 전극(716a) 및 드레인 전극(716b)은 알루미늄, 티타늄, 크롬, 코발트, 니켈, 구리, 이트륨, 지르코늄, 몰리브덴, 루테늄, 은, 탄탈 및 텅스텐 중 적어도 하나를 함유하는 도전막의 단일층 또는 적층을 사용하여 형성될 수 있다. 소스 전극(716a) 및 드레인 전극(716b)이 동일한 조성 또는 상이한 조성들을 가질 수 있음을 주목해야 한다.

보호 절연막(718)은 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란탄, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈 중 하나 이상을 함유하는 절연막의 단일층 또는 적층을 사용하여 형성될 수 있다.

보호 절연막(718)은 예컨대 산화 실리콘층을 제 1 층으로 및 질화 실리콘층을 제 2 층으로 포함하는 다층막이 될 수 있다. 이 경우, 산화질화 실리콘층은 산화 실리콘층 대신에 사용될 수 있고, 질화산화 실리콘층은 질화 실리콘층 대신에 사용될 수 있다. 산화 실리콘층으로서, 낮은 결함 밀도를 갖는 산화 실리콘층이 바람직하게 사용된다. 특히, ESR에서 2.001의 g 계수의 신호에 대응하는, 3×10¹⁷spins/㎤ 이하, 바람직하게는 5×10¹⁶spins/㎤ 이하인, 스핀 밀도를 갖는 산화 실리콘층이 사용된다. 질화 실리콘층으로서, 작은 양의 수소 및 암모니아를 방출하는 질화 실리콘층이 사용된다. 방출된 수소 및 방출된 암모니아의 양은 TDS에 의해 측정될 수 있다. 또한, 질화 실리콘층으로서, 산소가 투과되지 않거나 투과되기 어려운 질화 실리콘층이 사용된다.

대안적으로, 보호 절연막(718)은 예컨대 제 1 층이 제 1 산화 실리콘층(718a)이고, 제 2 층이 제 2 산화 실리콘층(718b)이고, 제 3 층이 질화 실리콘층(718c)인 다층막이 될 수 있다(도 21의 (D) 참조). 이 경우, 제 1 산화 실리콘층(718a) 및/또는 제 2 산화 실리콘층(718b)은 산화질화 실리콘층이 될 수 있다. 더욱이, 질화 실리콘층(718c)은 질화산화 실리콘층이 될 수 있다. 제 1 산화 실리콘층(718a)으로서, 낮은 결함 밀도를 갖는 산화 실리콘층이 바람직하게 사용된다. 특히, ESR에서 2.001의 g 계수의 신호에 대응하는, 3×10¹⁷spins/㎤ 이하, 바람직하게는 5×10¹⁶spins/㎤ 이하인, 스핀 밀도를 갖는 산화 실리콘층이 사용된다. 제 2 산화 실리콘층(718b)으로서, 과잉 산소를 함유하는 산화 실리콘층이 사용된다. 질화 실리콘층(718c)으로서, 적은 양의 수소 및 암모니아를 방출하는 질화 실리콘층이 사용된다. 방출된 수소 및 방출된 암모니아의 양은 TDS에 의해 측정될 수 있다. 또한, 질화 실리콘층으로서, 산소가 투과되지 않거나 투과되기 어려운 질화 실리콘층이 사용된다.

과잉 산소를 함유하는 산화 실리콘층은 열처리 등에 의해 산소가 방출될 수 있는 산화 실리콘층을 나타낸다. 산화 실리콘층의 위의 정의가 절연막에 대해 넓게 적용될 때, 과잉 산소를 갖는 절연막은 열처리에 의해 산소가 방출되는 절연막을 의미한다.

여기에서, 열처리에 의해 산소가 방출되는 막은 산소를 방출할 수 있고, TDS 분석에서 이의 양(산소 원자들의 수로 변환된)은 1×10¹⁸atoms/㎤ 이상, 1×10¹⁹atoms/㎤ 이상, 또는 1×10²⁰atoms/㎤ 이상이다.

TDS 분석을 사용하여 방출된 산소의 양을 측정하는 방법이 아래에 기술될 것이다.

TDS에서 측정 시료로부터 방출된 가스의 총 량은 방출된 가스의 이온 강도의 적분값에 비례한다. 따라서, 이러한 적분값은 기준 시료와 비교되고, 이에 의해 방출된 가스의 총 량이 계산될 수 있다.

예컨대, 측정 시료로부터 방출된 산소 분자들의 수(N_O2)는, 기준 시료인 미리 결정된 밀도로 수소를 함유하는 실리콘 웨이퍼의 TDS 결과들과, 측정 시료의 TDS 결과들을 사용하여 수학식 1에 따라 계산될 수 있다. 여기에서, TDS 분석에서 얻어진 질량수 32를 갖는 모든 가스들은 산소 분자로부터 유래된 것으로 간주된다. 32의 질량수를 갖는 가스인 CH₃OH는 존재할 가능성이 낮기 때문에 고려되지 않는다. 더욱이, 산소 원자의 동위원소인 질량수 17 또는 18을 갖는 산소 원자를 포함하는 산소 분자는 또한 자연계에서 비율이 극히 적기 때문에 고려되지 않는다.

N_H2는 표준 시료로부터 흡착된 수소 분자들의 수의 밀도들로의 변환에 의해 얻어진 값이다. S_H2는 표준 시료가 TDS 분석을 받을 때 이온 강도의 적분값이다. 여기에서, 표준 시료의 기준 값은 N_H2/S_H2로서 설정된다. S_O2는 측정 시료가 TDS에 의해 분석될 때 이온 강도의 적분값이다. 덧붙여, α는 TDS 분석에서 이온 강도에 영향을 미치는 계수이다. 수학식 1의 세부사항들에 대해 일본특허출원공보 H6-275697호를 참조한다. 방출된 산소의 양은 기준 시료로서 1×10¹⁶atoms/㎠로 수소 원자들을 함유하는 실리콘 웨이퍼를 사용하여, ESCO Ltd.가 제작한 열탈착 분광 장치, EMD-WA1000S/W를 통해 측정되었다.

또한, TDS 분석에서, 산소는 부분적으로 산소 원자로서 검출된다. 산소 분자들 및 산소 원자들 사이의 비율은 산소 분자들의 이온화 레이트로부터 계산된다. 위의 α가 산소 분자들의 이온화 레이트를 포함하기 때문에, 방출된 산소 원자들의 수는 또한 방출된 산소 분자들의 수의 평가를 통해 추정될 수 있다.

N_O2가 방출된 산소 분자들의 수임을 주목해야 한다. 산소 원자들로 변환된 방출된 산소의 양은 방출된 산소 분자들의 수의 2배이다.

열처리에 의해 산소가 방출되는 막은 과산화 라디칼을 함유할 수 있고, 이는 특히, 과산화 라디칼에 기인하는 스핀 밀도가 5×10¹⁷spins/㎤ 이상임을 의미한다. 과산화 라디칼을 함유하는 막이 ESR에서 약 2.01의 g 계수의 비대칭 신호를 가질 수 있음을 주목해야 한다.

과잉 산소를 함유하는 절연막은 산소-과잉의 산화 실리콘(SiO_X(X>2))을 사용하여 형성될 수 있다. 산소-과잉의 산화 실리콘(SiO_X(X>2))에서, 단위 체적당 산소 원자들의 수는 단위 체적당 실리콘 원자들의 수의 2배를 초과한다. 단위 체적당 실리콘 원자들의 수와 산소 원자들의 수는 RBS에 의해 측정된다.

게이트 절연막(712) 및 보호 절연막(718) 중 적어도 하나가 과잉 산소를 함유하는 절연막을 포함하는 경우, 산화물 반도체층(706b) 내의 산소의 결손들은 줄어들 수 있다.

위의 구성요소들로 형성된 트랜지스터는 다층막(706)의 산화물 반도체층(706b) 내에 채널을 갖고, 따라서, 안정된 전기 특성들 및 높은 전계-효과 이동도를 갖는다.

다음에, 도 21에 도시된 트랜지스터를 제작하는 방법이 도 22 및 도 23을 참조하여 기술될 것이다.

먼저, 기판(700)이 준비된다.

다음에, 게이트 전극(704)이 될 도전막이 형성된다. 게이트 전극(704)이 될 도전막으로서, 게이트 전극(704)으로 상술된 도전막들 중 어느 하나는 스퍼터링, 화학 증기 증착(CVD), 분자 빔 에피택시(MBE), 원자층 증착(ALD), 또는 펄스 레이저 증착(PLD)에 의해 증착될 수 있다.

이후, 게이트 전극(704)이 될 도전막은 부분적으로 에칭되어 게이트 전극(704)을 형성한다(도 22의 (A) 참조).

다음에, 게이트 절연막(712)이 형성된다(도 22의 (B) 참조). 게이트 절연막(712)으로서, 게이트 절연막(712)으로 상술된 절연막들 중 어느 하나가 스퍼터링, CVD, MBE, ALD, 또는 PLD에 의해 증착될 수 있다.

이후, 산화물층(706a)이 될 산화물층이 형성된다. 산화물층(706a)이 될 산화물층으로서, 산화물층(706a)으로 상술된 산화물층들 중 어느 하나는 스퍼터링, CVD, MBE, ALD, 또는 PLD에 의해 증착될 수 있다.

다음에, 산화물 반도체층(706b)이 될 산화물 반도체층이 형성된다. 산화물 반도체층(706b)은 실시예 9의 설명을 참조하여 형성될 수 있다.

후속적으로, 산화물층(706c)이 될 산화물층이 형성된다. 산화물층(706c)이 될 산화물층으로서, 산화물층(706c)으로 상술된 산화물층들 중 어느 하나가 스퍼터링, CVD, MBE, ALD, 또는 PLD에 의해 증착될 수 있다.

산화물층(706a)이 될 산화물층, 산화물 반도체층(706b)이 될 산화물 반도체층, 및 산화물층(706c)이 될 산화물층을, 공기에 노출되지 않고, 연속적으로 형성하는 것이 바람직한데, 왜냐하면 불순물들이 층들 사이의 계면들에 들어가기 어렵기 때문이다.

이후, 산화물층(706a)이 될 산화물층, 산화물 반도체층(706b)이 될 산화물 반도체층, 및 산화물층(706c)이 될 산화물층은 부분적으로 에칭되어, 산화물층(706a), 산화물 반도체층(706b), 및 산화물층(706c)을 포함하는 다층막(706)을 형성한다(도 22의 (C) 참조).

후속적으로, 제 1 열처리가 바람직하게 수행된다. 제 1 열처리는 250℃ 내지 650℃, 바람직하게는 300℃ 내지 500℃ 범위의 온도에서 수행될 수 있다. 제 1 열처리는, 불활성 가스 분위기, 산화 가스를 10ppm 이상, 1% 이상, 또는 10% 이상으로 함유하는 분위기, 또는 감압된 압력 하에서 수행된다. 대안적으로 제 1 열처리는, 열처리가 불활성 가스 분위기에서 수행되고, 이후 탈착으로 인한 산소의 손실을 보상하기 위하여 다른 열처리가 산화 가스를 10ppm 이상, 1% 이상, 또는 10% 이상으로 함유하는 분위기에서 수행되는 방식으로, 수행될 수 있다. 제 1 열처리에 의해, 산화물 반도체층(706b)의 결정성은 개선될 수 있고, 덧붙여 수소 및 물과 같은 불순물들은 게이트 절연막(712) 및/또는 다층막(706)으로부터 제거될 수 있다.

다음에, 소스 전극(716a)과 드레인 전극(716b)이 될 도전막이 형성된다. 소스 전극(716a)과 드레인 전극(716b)이 될 도전막으로서, 소스 전극(716a)과 드레인 전극(716b)으로 상술된 도전막들 중 어느 하나는 스퍼터링, CVD, MBE, ALD, 또는 PLD에 의해 증착될 수 있다.

이후, 소스 전극(716a)과 드레인 전극(716b)이 될 도전막은 부분적으로 에칭되어, 소스 전극(716a)과 드레인 전극(716b)을 형성한다(도 23의 (A) 참조).

다음에, 제 2 열처리가 바람직하게 수행된다. 제 1 열처리의 설명은 제 2 열처리를 위해 참조될 수 있다. 제 2 열처리에 의해, 수소 및 물과 같은 불순물들은 다층막(706)으로부터 제거될 수 있다. 물이 수소를 함유하는 화합물이고, 따라서 산화물 반도체층(706b) 내에서 불순물들로서 작용할 수 있음을 주목해야 한다.

이후, 보호 절연막(718)이 형성된다(도 23의 (B) 참조). 보호 절연막(718)으로서, 보호 절연막(718)으로 상술된 절연막들 중 어느 하나는 스퍼터링, CVD, MBE, ALD, 또는 PLD에 의해 증착될 수 있다.

여기에서, 보호 절연막(718)이 도 21의 (D)에 도시된 바와 같이 3-층 구조를 갖는 경우가 기술된다. 먼저, 제 1 산화 실리콘층(718a)이 형성된다. 다음에, 제 2 산화 실리콘층(718b)이 형성된다. 후속적으로, 제 2 산화 실리콘층(718b)에 산소 이온들을 첨가하기 위한 처리를 수행하는 것이 바람직하다. 산소 이온들을 첨가하기 위한 처리는 이온 도핑 장치 또는 플라즈마 처리 장치에 의해 수행될 수 있다. 이온 도핑 장치로서 질량 분리 기능을 갖는 이온 도핑 장치가 사용될 수 있다. 산소 이온들의 소스로서 ¹⁶O₂ 또는 ¹⁸O₂와 같은 산소 가스, 산화 질소 가스, 오존 가스,등이 사용될 수 있다. 이후, 질화 실리콘층(718c)이 형성된다; 이와 같이, 보호 절연막(718)이 완성된다.

다음에, 제 3 열처리가 바람직하게 수행된다. 제 1 열처리의 설명은 제 3 열처리를 위해 참조될 수 있다. 제 3 열처리에 의해, 과잉 산소가 게이트 절연막(712) 및/또는 보호 절연막(718)으로부터 방출되어, 다층막(706) 내의 산소의 결손들은 감소될 수 있다. 다층막(706) 내에서, 산소의 결손들은 인접한 산소 원자들을 포획함으로써 이동하는 것으로 보이고; 따라서, 과잉 산소는 산화물층(706a) 또는 산화물층(706c)을 통해 산화물 반도체층(706b)에 도달할 수 있음을 주목해야 한다.

위의 단계들을 통해, BGTC 트랜지스터가 제작될 수 있다. 이러한 트랜지스터는, 다층막(706)의 산화물 반도체층(706b) 내의 산소의 결손들이 감소되므로, 안정된 전기 특성들을 갖는다.

(실시예 11)

실시예 11은 실시예 10의 도 21에 도시된 트랜지스터와 상이한 트랜지스터의 다른 예를 설명할 것이다.

본 실시예에서, 상부-게이트 트랜지스터들의 하나인 상부-게이트 상부-접촉(TGTC) 트랜지스터가 도 24를 참조하여 기술될 것이다.

도 24는 TGTC 트랜지스터의 평면도 및 단면도들이다. 도 24의 (A)는 트랜지스터의 평면도이다. 도 24의 (B)는 도 24의 (A)에서 일점쇄선 B1-B2를 따라 취해진 단면도이다. 도 24의 (C)는 도 24의 (A)에서 일점쇄선 B3-B4를 따라 취해진 단면도이다.

도 24의 (B)에 도시된 트랜지스터는, 기판(800) 위의 하지 절연막(802); 하지 절연막(802) 위의 산화물층(806a), 산화물층(806a) 위의 산화물 반도체층(806b), 및 산화물 반도체층(806b) 위의 산화물층(806c)을 포함하는 다층막(806); 하지 절연막(802)과 다층막(806) 위의 소스 전극(816a)과 드레인 전극(816b); 다층막(806), 소스 전극(816a) 및 드레인 전극(816b) 위의 게이트 절연막(812); 게이트 절연막(812) 위의 게이트 전극(804); 및 게이트 절연막(812)과 게이트 전극(804) 위의 보호 절연막(818)을 포함한다. 트랜지스터가 하지 절연막(802) 및/또는 보호 절연막(818)을 반드시 포함하는 것은 아님을 주목해야 한다.

소스 전극(816a)과 드레인 전극(816b)은 산화물 반도체층(806b)의 측면의 변들과 접하여 제공되는 것이 바람직함을 주목해야 한다.

소스 전극(816a)과 드레인 전극(816b)을 위해 사용된 도전막은 도전막의 종류에 따라 산화물층(806c)의 부분으로부터 산소를 빼앗음으로써, 소스 영역(806d)과 드레인 영역(806e)이 도 24의 (B)에 도시된 바와 같이 형성될 수 있다.

도 24의 (A)에서, 게이트 전극(804)과 중첩하는 영역 내의 소스 전극(816a)과 드레인 전극(816b) 사이의 거리는 채널 길이로 언급된다. 트랜지스터가 소스 영역과 드레인 영역을 포함할 때, 게이트 전극(804)과 중첩하는 영역 내에서 소스 영역과 드레인 영역 사이의 거리가 채널 길이로서 언급될 수 있음을 주목해야 한다.

채널 형성 영역이, 다층막(806) 내에 포함되고, 게이트 전극(804)과 중첩하고, 소스 전극(816a)과 드레인 전극(816b) 사이에 개재되는 영역임을 주목해야 한다. 채널은 채널 형성 영역에 포함된 영역으로서, 전류가 주로 흐르는 영역이다. 여기에서, 채널은 채널 형성 영역 내의 산화물 반도체층(806b)을 언급한다.

다층막(706)의 설명은 다층막(806)을 위해 참조된다. 특히, 산화물층(706a), 산화물 반도체층(706b) 및 산화물층(706c)의 설명들은 산화물층(806), 산화물 반도체층(806b) 및 산화물층(806c)을 위해 각각 참조된다.

기판(700)의 설명은 기판(800)을 위해 참조된다. 소스 전극(716a)과 드레인 전극(716b)의 설명은 소스 전극(816a)과 드레인 전극(816b)을 위해 참조된다. 게이트 절연막(712)의 설명은 게이트 절연막(812)을 위해 참조된다. 게이트 전극(704)의 설명은 게이트 전극(804)을 위해 참조된다. 보호 절연막(718)의 설명은 보호 절연막(818)을 위해 참조된다.

다층막(806)이 도 24의 (A)에서 게이트 전극(804)의 변 위로 확장하도록 형성되지만, 광에 의해 다층막(806) 내에서 캐리어들이 생성되는 것을 방지하기 위하여, 다층막(806)은 게이트 전극(804)의 변 안쪽에 형성될 수 있다.

하지 절연막(802)은 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란탄, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈 중 적어도 하나를 함유하는 절연막의 단일층 또는 적층을 사용하여 형성될 수 있다.

하지 절연막(802)은 예컨대 질화 실리콘층을 제 1 층으로 및 산화 실리콘층을 제 2 층으로 포함하는 다층막이 될 수 있다. 이 경우, 산화질화 실리콘층은 산화 실리콘층 대신에 사용될 수 있고, 질화산화 실리콘층은 질화 실리콘층 대신에 사용될 수 있다. 산화 실리콘층으로서, 결함 밀도가 낮은 산화 실리콘층이 바람직하게 사용된다. 특히, ESR에서 2.001의 g 계수의 신호에 대응하는, 3×10¹⁷spins/㎤ 이하, 바람직하게는 5×10¹⁶spins/㎤ 이하인, 스핀 밀도를 갖는 산화 실리콘층이 사용된다. 질화 실리콘층으로서, 적은 양의 수소 및 암모니아를 방출하는 질화 실리콘층이 사용된다. 방출된 수소 및 방출된 암모니아의 양은 TDS에 의해 측정될 수 있다. 또한, 질화 실리콘층으로서, 산소가 투과되지 않거나 투과되기 어려운 질화 실리콘층이 사용된다.

대안적으로, 하지 절연막(802)은 예컨대 제 1 층이 제 1 질화 실리콘층이고, 제 2 층이 제 1 산화 실리콘층이고, 제 3 층이 제 2 산화 실리콘층인, 다층막이 될 수 있다. 이 경우, 제 1 산화 실리콘층 및/또는 제 2 산화 실리콘층은 산화질화 실리콘층이 될 수 있다. 더욱이, 질화 실리콘층은 질화산화 실리콘층이 될 수 있다. 제 1 산화 실리콘층으로서, 낮은 결함 밀도를 갖는 산화 실리콘층이 바람직하게 사용된다. 특히, ESR에서 2.001의 g 계수의 신호에 대응하는, 3×10¹⁷spins/㎤ 이하, 바람직하게는 5×10¹⁶spins/㎤ 이하인, 스핀 밀도를 갖는 산화 실리콘층이 사용된다. 제 2 산화 실리콘층으로서, 과잉 산소를 함유하는 산화 실리콘층이 사용된다. 질화 실리콘층으로서, 적은 양의 수소 및 암모니아를 방출하는 질화 실리콘층이 사용된다. 방출된 수소 및 방출된 암모니아의 양은 TDS에 의해 측정될 수 있다. 또한, 질화 실리콘층으로서, 산소가 투과되지 않거나 투과되기 어려운 질화 실리콘층이 사용된다.

게이트 절연막(812) 및 하지 절연막(802) 중 적어도 하나가 과잉 산소를 함유하는 절연막을 포함하는 경우, 산화물 반도체층(806b) 내의 산소의 결손들은 감소될 수 있다.

위의 구성요소들로 형성된 트랜지스터는 다층막(806)의 산화물 반도체층(806b) 내에 채널을 갖고, 따라서 안정된 전기 특성들과 높은 전계-효과 이동도를 갖는다.

다음에 도 24에 도시된 트랜지스터의 제작 방법이 도 25 및 도 26을 참조하여 기술될 것이다.

먼저, 기판(800)이 준비된다. 이후, 하지 절연막(802)이 형성된다. 위의 설명은 하지 절연막(802)의 종류 등을 위해 참조된다.

다음에, 산화물층(806a)이 될 산화물층이 형성된다. 산화물층(706c)이 될 산화물층을 형성하기 위한 방법은 산화물층(806a)이 될 산화물층을 형성하기 위한 방법을 위해 참조된다.

이후, 산화물 반도체층(806b)이 될 산화물 반도체층이 형성된다. 산화물 반도체층(706b)이 될 산화물 반도체층을 형성하기 위한 방법은 산화물 반도체층(806b)이 될 산화물 반도체층을 형성하기 위한 방법을 위해 참조된다.

후속적으로, 산화물층(806c)이 될 산화물층이 형성된다. 산화물층(706a)이 될 산화물층을 형성하기 위한 방법의 설명은 산화물층(806c)이 될 산화물층을 형성하기 위한 방법을 위해 참조된다.

후속적으로, 제 1 열처리가 바람직하게 수행된다. 제 1 열처리는 250℃ 내지 650℃, 바람직하게는 300℃ 내지 500℃의 온도 범위에서 수행될 수 있다. 제 1 열처리는, 불활성 가스 분위기, 산화 가스를 10ppm 이상, 1% 이상, 또는 10% 이상으로 함유하는 분위기, 또는 감압된 압력 하에서 수행된다. 대안적으로 제 1 열처리는, 열처리가 불활성 가스 분위기에서 수행되고, 이후 탈착으로 인한 산소의 손실을 보상하기 위하여 다른 열처리가 산화 가스를 10ppm 이상, 1% 이상, 또는 10% 이상으로 함유하는 분위기에서 수행되는 방식으로, 수행될 수 있다. 제 1 열처리에 의해, 산화물 반도체층(806b)이 될 산화물 반도체층의 결정성은 개선될 수 있고, 덧붙여 수소 및 물과 같은 불순물들은 산화물 반도체층(806b)이 될 산화물 반도체층 및/또는 산화물층(806c)이 될 산화물층으로부터 제거될 수 있다.

이후, 산화물층(806a)이 될 산화물층, 산화물 반도체층(806b)이 될 산화물 반도체층 및 산화물층(806c)이 될 산화물층이 부분적으로 에칭되어, 산화물층(806a), 산화물 반도체층(806b) 및 산화물층(806c)을 포함하는 다층막(806)을 형성한다(도 25의 (A) 참조).

다음에, 소스 전극(816a)과 드레인 전극(816b)이 될 도전막이 형성된다. 소스 전극(716a)과 드레인 전극(716b)의 설명은 소스 전극(816a)과 드레인 전극(816b)이 될 도전막을 형성하기 위한 방법을 위해 참조된다.

이후, 소스 전극(816a)과 드레인 전극(816b)이 될 도전막은 부분적으로 에칭되어, 소스 전극(816a)과 드레인 전극(816b)을 형성한다(도 25의 (B) 참조).

다음에 제 2 열처리가 바람직하게 수행된다. 제 1 열처리의 설명은 제 2 열처리를 위해 참조될 수 있다. 제 2 열처리에 의해, 수소 및 물과 같은 불순물들은 다층막(806)으로부터 제거될 수 있다.

이후, 게이트 절연막(812)이 형성된다(도 25의 (C) 참조). 게이트 절연막(712)의 설명은 게이트 절연막(812)을 형성하기 위한 방법을 위해 참조된다.

다음에, 게이트 전극(804)이 될 도전막이 형성된다. 게이트 전극(704)이 될 도전막을 형성하기 위한 방법의 설명은 게이트 전극(804)이 될 도전막을 형성하기 위한 방법을 위해 참조된다.

이후, 게이트 전극(804)이 될 도전막이 부분적으로 에칭되어, 게이트 전극(804)을 형성한다(도 26의 (A) 참조).

다음에, 보호 절연막(818)이 형성된다(도 26의 (B) 참조). 보호 절연막(718)의 설명은 보호 절연막(818)을 형성하기 위한 방법을 위해 참조된다.

위의 단계들을 통해, 트랜지스터가 제작될 수 있다. 다층막(806)의 산화물 반도체층(806b) 내의 산소 결손들이 줄어듦으로, 이러한 트랜지스터는 안정된 전기 특성들을 갖는다.

(실시예 12)

도 27을 참조하여, 실시예 12는 상술한 실시예들에서 기술된 스위치의 단면 구조 및 제작 방법의 예를 설명할 것이고, 상기 스위치는 산화물 반도체가 채널 형성 영역을 위해 사용된 제 1 트랜지스터(902)와 단결정 실리콘 웨이퍼가 채널 형성 영역을 위해 사용된 제 2 트랜지스터(901)를 포함한다.

실리콘뿐만 아니라 게르마늄, 실리콘 게르마늄, 또는 단결정 탄화 실리콘과 같은 반도체 재료가 스위치에 포함된 제 2 트랜지스터(901)를 위해 사용될 수 있음을 주목해야 한다. 실리콘을 포함하는 트랜지스터는 예컨대 SOI 방법에 의해 형성된 실리콘 박막 또는 증기 증착에 의해 형성된 실리콘 박막을 사용하여 형성될 수 있고; 이 경우, 퓨전 공정 또는 플로트 공정에 의해 형성된 유리 기판, 수정 기판, 반도체 기판, 세라믹 기판, 등이 기판으로 사용될 수 있다. 유리 기판이 사용되고, 이후에 수행될 열처리의 온도가 높은 경우, 730℃ 이상의 변형점을 갖는 유리 기판을 사용하는 것이 바람직하다.

도 27은 스위치 내의 구성 데이터 하나의 조각을 저장하는 한 그룹의 회로 구조를 도시하는 단면 구조의 실시예를 도시한다. 이 경우, 단결정 실리콘 웨이퍼를 사용하는 제 2 트랜지스터(901)가 형성되고, 산화물 반도체를 사용하는 제 1 트랜지스터(902) 및 커패시터(903)가 제 2 트랜지스터(901) 위에 형성된다. 즉, 본 실시예에 도시된 스위치는, 실리콘 웨이퍼가 기판으로 사용되고, 제 1 트랜지스터 층이 실리콘 웨이퍼 위에 제공되는 3차원 층상 구조를 갖는 반도체 장치이다. 더욱이, 본 실시예의 스위치는, 실리콘이 채널 형성 영역을 위해 사용되는 트랜지스터와, 산화물 반도체가 채널 형성 영역을 위해 사용되는 트랜지스터를 포함하는 하이브리드 반도체 장치이다.

스위치 부분의 구조의 오로지 단면만이 본 실시예에서 도시되지만, 논리 소자 또는 다른 회로는 이러한 층상 구조로 구성될 수 있다. 따라서, 전체적인 PLD는 이러한 층상 구조 내에 집적될 수 있다.

반도체 재료를 함유하는 기판(900)을 사용하여 형성된 제 2 트랜지스터(901)는 n-채널 트랜지스터(nMOSFET) 또는 p-채널 트랜지스터(pMOSFET) 중 하나가 될 수 있다. 도 27에 도시된 예에서, 제 2 트랜지스터(901)는 얕은 트렌치 분리부(STI)(905)에 의해 다른 소자들로부터 전기적으로 분리된다. STI(905)의 사용은 소자 분리 영역 내에서 LOCOS 소자 분리 방법에 의해 야기되는 버즈비크(bird's beak)의 생성을 줄일 수 있고, 소자 분리 영역의 크기를 줄일 수 있다. 다른 한 편으로, 구조적으로 미세화 또는 소형화가 요구되지 않는 반도체 장치에서, STI(905)는 반드시 형성되는 것은 아니고, LOCOS와 같은 소자 분리 수단이 사용될 수 있다. 제 2 트랜지스터(901)가 형성되는 기판(900)에서, 붕소, 인, 또는 비소와 같이 도전성을 부여하는 불순물이 첨가되는 우물(904)이 형성된다.

도 27의 제 2 트랜지스터(901)는 기판(900) 내의 채널 형성 영역, 채널 형성 영역이 개재되도록 제공된 불순물 영역들(906)(소스 영역 및 드레인 영역으로도 언급됨), 채널 형성 영역 위의 게이트 절연막(907), 및 채널 형성 영역과 중첩하도록 게이트 절연막(907) 위에 제공된 게이트 전극층(908)을 포함한다. 게이트 전극층(908)은 처리 정확도를 증가시키기 위한 제 1 재료를 포함하는 게이트 전극층과 배선으로서 저항을 감소시키기 위한 제 2 재료를 포함하는 게이트 전극층의 적층 구조를 가질 수 있다. 예컨대, 게이트 전극층(908)은 인과 같은 도전성을 부여하는 불순물이 첨가되는 결정질 실리콘과 규화 니켈의 적층 구조를 가질 수 있다. 구조는 이에 국한되지 않고, 재료들, 적층들의 수, 형상, 등은 요구되는 응용들에 따라 적절하게 조절될 수 있음을 주목해야 한다.

도 27에 도시된 제 2 트랜지스터(901)가 핀-형 트랜지스터일 수 있음을 주목해야 한다. 핀-형 구조에서, 반도체 기판의 부분은 플레이트-형 돌출부로 처리되고, 게이트 전극층은 길이 방향에서 돌출부를 교차하도록 제공된다. 게이트 전극층은, 게이트 전극층과 돌출부 사이에 게이트 절연막을 개재하여 돌출부의 상부 표면과 측면 표면들을 덮는다. 핀-형 구조를 갖는 제 2 트랜지스터를 통해, 채널 폭은 감소될 수 있어서 트랜지스터들의 더 높은 집적도를 달성한다. 더욱이, 많은 양의 전류가 트랜지스터를 통해 흐를 수 있고, 제어 효율이 증가할 수 있어서, 트랜지스터의 오프-상태 전류와 임계 전압은 감소될 수 있다.

접촉 플러그들(913 및 915)은 기판(900) 내의 불순물 영역들(906)에 접속된다. 여기에서, 접촉 플러그들(913 및 915)은 또한 제 2 트랜지스터(901)의 소스 전극과 드레인 전극으로서 기능한다. 덧붙여, 불순물 영역들(906)과 상이한 불순물 영역들이 불순물 영역들(906)과 채널 형성 영역 사이에 제공될 수 있다. 불순물 영역들은 도입된 불순물의 농도에 따라 채널 형성 영역의 근처에서 전계들의 분포를 제어하기 위한 LDD 영역들 또는 확장 영역들로서 기능한다. 측벽 절연막들(909)은 절연막을 개재하여 게이트 전극층(908)의 측 표면들 상에 제공된다. 이러한 절연막과 측벽 절연막들(909)을 사용함으로써, LDD 영역들 또는 확장 영역들이 형성될 수 있다.

제 2 트랜지스터(901)는 절연막(910)으로 덮인다. 절연막(910)은 보호막으로서 기능할 수 있고, 불순물들이 외부로부터 채널 형성 영역으로 진입하는 것을 방지할 수 있다. 질화 실리콘 등을 사용하는 PECVD에 의해 형성된 절연막(910)을 통해, 단결정 실리콘이 채널 형성 영역을 위해 사용된 경우 열처리에 의해 수소화가 수행될 수 있다. 인장 응력 및 압축 응력을 갖는 절연막이 절연막(910)으로 사용될 때, 채널 형성 영역을 위해 사용된 반도체 재료에 왜곡이 부여될 수 있다. n-채널 트랜지스터의 채널 형성 영역을 위해 사용된 실리콘 재료에 인장 응력의 적용에 의해 또는 p-채널 트랜지스터의 채널 형성 영역을 위해 사용된 실리콘 재료에 압축 응력의 적용에 의해, 트랜지스터의 전계 효과 이동도는 증가될 수 있다.

절연막(911)은 절연막(910) 위에 제공되고, 절연막(911)의 표면은 CMP에 의해 평탄화된다. 결과적으로, 소자 층들은 제 2 트랜지스터(901)를 포함하는 층 위에서 높은 정확성으로 적층될 수 있다.

산화물 반도체막이 채널 형성 영역을 위해 사용된 제 1 트랜지스터(902)와 커패시터(903)를 포함하는 층이 제 2 트랜지스터(901)를 포함하는 층 위에 형성된다.

제 1 트랜지스터(902)는 다층막(926), 소스 전극층(927), 드레인 전극층(928), 게이트 절연막(929) 및 게이트 전극층(930)을 포함하는 상부-게이트 트랜지스터이다. 제 1 트랜지스터(902)는 실시예 11의 도 24에 도시된 트랜지스터의 구조와 유사한 구조를 가질 수 있고, 따라서 위의 설명을 참조함으로써 형성될 수 있다. 그러므로, 다른 구성요소들은 아래에 기술될 것이다.

절연막(924)으로서, 가열에 의해 산소를 방출하는 산화물 절연막이 바람직하게 사용된다. "산소가 가열에 의해 방출된다"라는 표현은 산소 원자들로 변환된 방출된 산소의 양이 TDS 분석에서 1.0×10¹⁸atoms/㎤ 이상, 바람직하게는 3.0×10²⁰atoms/㎤ 이상인 것을 의미함을 주목해야 한다.

산소의 부분이 가열에 의해 탈착되는 산화물 절연막은, 산소가 가열에 의해 산화물 절연막으로부터 방출되기 때문에, 산소를 이후에 형성되는 다층막(926) 내의 산화물 반도체막으로 확산시킬 수 있다. 예컨대, 산화 실리콘막이 절연막(924)으로 사용되는 경우, 조성식은 SiO_{2 +α}(α>0)이다. 이와 같이 형성된 절연막(924)을 통해, 산소는 산화물 반도체막으로 공급될 수 있고, 이에 의해 산화물 반도체막 내의 산소 결손들은 보상될 수 있다.

또한, 절연막(924)은 스퍼터링, PECVD, 등에 의해 형성될 수 있다. 예컨대, 절연막(924)이 PECVD에 의해 형성될 때, 소스 가스로부터 유도된 수소 또는 물은 간혹 절연막(924) 내에서 혼합된다. 이러한 이유로, 절연막(924)이 PECVD에 의해 형성된 후, 가열 처리가 탈수소화 또는 탈수화로서 수행되는 것이 바람직하다. 가열 처리는 수소 또는 물이 절연막(924)으로부터 방출되는 온도로 수행되는 것이 바람직하다. 전기로, RTA 장치, 등이 가열 처리를 위해 사용될 수 있다. RTA 장치의 사용을 통해, 가열 처리는, 가열 시간이 짧을 경우, 기판의 변형점 이상의 온도에서 수행될 수 있다. 따라서, 절연막(924)으로부터 수소 또는 물을 방출하는 시간은 단축될 수 있다.

가열 처리에 의해, 탈수소화 또는 탈수화가 절연막(924) 상에서 수행될 수 있어서, 이후에 형성되는 다층막(926) 내의 산화물 반도체막으로의 수소 또는 물의 확산은 억제될 수 있다.

산소가 절연막(924)에 첨가될 때, 가열에 의해 탈착된 산소의 양은 증가할 수 있다. 산소는 이온 주입, 이온 도핑, 플라즈마 처리, 등에 의해 절연막(924)에 첨가될 수 있다.

여기에서, 산소가 절연막(924)에 첨가되는 트랜지스터의 전기 특성들을 결정하기 위한 평가가 수행되었고, 이후 열처리 및 산소 첨가가 수행되고, 이후 다층막(926)이 도 27에 도시된 구조를 갖는 반도체 장치 내에 형성된다.

절연막(924)으로서, 300-nm 두께의 SiON막이 사용되었다. SiON막은 다음의 조건들 하에서 PECVD 장치에 의해 형성되었다: 400℃의 기판 온도, 2sccm 및 800sccm의 SiH₄ 및 N₂O의 유동율, 40Pa의 증착 압력, 및 50W의 증착 전력(27MHz).

열 처리는 진공 내에서 1시간 동안 450℃에서 수행되었다.

산소 첨가를 위해, 산소 이온들(¹⁶O⁺)이 60kV의 가속 전압 및 2.0×10¹⁶㎝^-2의 주입량을 통한 이온 주입에 의해 첨가되었다.

다층막(926)은, 제 1 산화물층이 절연막(924)과 접하여 형성되었고, 산화물 반도체층이 제 1 산화물층과 접하여 형성되었고, 제 2 산화물층이 산화물 반도체층과 접하여 형성된 구조를 갖는다.

제 1 산화물층으로서, 20-nm 두께의 IGZO막(In:Ga:Zn=1:3:2)이 사용되었다. IGZO막(In:Ga:Zn=1:3:2)은 다음의 조건들 하에서 스퍼터링 장치에 의해 형성되었다: 200℃의 기판 온도, 30sccm 및 15sccm의 Ar 및 O₂의 유동율, 0.4Pa의 증착 압력, 0.5kW의 증착 전력(DC), 및 60mm의 타깃-기판 거리(T-S 거리).

산화물 반도체층으로서, 15-nm 두께의 IGZO막(In:Ga:Zn=1:1:1)이 사용되었다. IGZO막(In:Ga:Zn=1:1:1)은 다음의 조건들 하에서 스퍼터링 장치에 의해 형성되었다: 300℃의 기판 온도, 30sccm 및 15sccm의 Ar 및 O₂의 유동율, 0.4Pa의 증착 압력, 0.5kW의 증착 전력(DC), 및 60mm의 타깃-기판 거리(T-S 거리).

제 2 산화물층으로서, 5-nm 두께의 IGZO막(In:Ga:Zn=1:3:2)이 사용되었다. IGZO막(In:Ga:Zn=1:3:2)은 다음의 조건들 하에서 스퍼터링 장치에 의해 형성되었다: 200℃의 기판 온도, 30sccm 및 15sccm의 Ar 및 O₂의 유동율, 0.4Pa의 증착 압력, 0.5kW의 증착 전력(DC), 및 60mm의 타깃-기판 거리(T-S 거리).

도 28은 제작된 트랜지스터의 전기 특성들을 도시한다.

도 28은 드레인 전류-게이트 전압(Id-Vg) 특성들의 측정 결과들을 도시한다. 도 28에 도시된 전기 특성들을 갖는 트랜지스터가 0.39㎛의 채널 길이(L)와 0.8㎛의 채널 폭(W)을 가짐을 주목해야 한다. 트랜지스터의 소스 전극과 드레인 전극 사이의 전압(Vd)은 1V이었다.

도 28에서 실선은 게이트 전압(Vg)이 0.1V의 증분으로 -4V에서 4V로 변하는 상태에서 드레인 전류(Id)를 나타낸다. 얇은 점선은 게이트 전압(Vg)이 0.1V의 증분으로 -4V에서 4V로 변하는 상태에서 전계 효과 이동도(μFE)를 나타낸다.

도 28로부터, 1V의 소스-드레인 전압(Vd)과 -4V로부터 4V에 이르는 게이트 전압(Vg)에 대해 포화 영역 내의 트랜지스터의 최대 전계 효과 이동도(μFE)는 8.7㎠/Vs이다.

위에서 언급한 바와 같이, 본 실시예에 도시된 트랜지스터는 높은 전계-효과 이동도를 갖는다. 덧붙여, 도 28로부터 트랜지스터가 노멀리-오프 트랜지스터인 것이 자명하다.

게이트 전극층(930)과 상부 전극층(931)은 10nm 내지 400nm, 바람직하게는 100nm 내지 300nm의 두께를 갖는다. 본 실시예에 있어서, 게이트 전극층(930)과 상부 전극층(931)은 다음의 방식으로 형성된다: 스퍼터링에 의해 135-nm 두께의 텅스텐막이 30-nm 두께의 질화 탄탈막 위에 적층되어 게이트 전극을 위한 도전막을 형성하고, 이후 도전막은 에칭에 의해 원하는 형태로 처리된다(패터닝된다). 레지스트 마스크는 잉크젯 방법에 의해 형성될 수 있음을 주목해야 한다. 잉크젯 방법에 의한 레지스트 마스크의 형성은 포토마스크를 전혀 필요로 하지 않고; 따라서 제작 비용이 줄어들 수 있다.

제 1 트랜지스터(902)는 백게이트 전극층(923)을 포함한다. 백게이트 전극층(923)을 통해, 제 1 트랜지스터(902)는 보다 쉽게 노멀리-오프 트랜지스터로서 작용할 수 있다. 예컨대, 백게이트 전극층(923)의 전위가 GND 또는 고정된 전위로 설정될 때, 제 1 트랜지스터(902)의 임계 전압은 양의 방향으로 추가로 이동할 수 있고, 이는 노멀리-오프 트랜지스터의 형성을 초래한다. 제 1 트랜지스터(902)는 복수의 채널 형성 영역들을 포함하는 다중-게이트 트랜지스터가 될 수 있다.

제 2 트랜지스터(901), 제 1 트랜지스터(902) 및 커패시터(903)를 전기적으로 접속함으로써 전기 회로를 형성하기 위하여, 이들 소자들을 접속하기 위한 단일층 또는 다중층 배선층이 층들 사이에 그리고 상부층 상에 적층된다.

도 27에서, 도 3의 스위치 내의 그룹을 형성하기 위하여, 예컨대 제 2 트랜지스터(901)의 소스 및 드레인 중 하나는 접촉 플러그(913)를 통해 배선층(914)에 전기적으로 접속된다. 배선층(914)은 논리 소자의 출력 단자에 전기적으로 접속된다. 제 2 트랜지스터(901)의 소스 및 드레인 중 다른 하나는 접촉 플러그(915)를 통해 배선층(916)에 전기적으로 접속된다.

배선층(916)은 다른 논리 소자의 입력 단자에 전기적으로 접속된다. 제 2 트랜지스터(901)의 게이트는 접촉 플러그(917), 배선층(918), 접촉 플러그(921), 배선층(922) 및 접촉 플러그(925)를 통해 제 1 트랜지스터(902)의 드레인 전극층(928)에 전기적으로 접속된다.

드레인 전극층(928)은 도 27의 우측으로 확장되고, 커패시터(903)의 하부 전극층으로 기능한다. 제 1 트랜지스터(902)의 게이트 절연막(929)은 드레인 전극층(928) 위에 제공된다. 커패시터(903)가 형성되는 영역에서, 게이트 절연막(929)은 커패시터(903)의 층간 유전막으로 기능한다. 상부 전극층(931)은 층간 유전막 위에 제공되고, 접촉 플러그(935)를 통해 배선층(936)에 전기적으로 접속된다. 배선층(936)은 스위치 내의 구성 데이터의 한 조각을 저장하는 그룹을 선택하기 위한 배선이다.

배선층들(914, 916, 918, 922 및 936) 및 백게이트 전극층(923)은 절연막들 내에 삽입된다. 이들 배선층들 등은 구리 또는 알루미늄과 같은 저저항 도전 재료를 사용하여 형성되는 것이 바람직하다. 대안적으로, 배선층들은 도전 재료로서 PECVD에 의해 형성된 그라핀을 사용하여 형성될 수 있다. 그라핀은 sp²-결합된 탄소 분자들의 1원자 두께의 시트 또는 탄소 분자들의 2 내지 100 시트들의 적층이다. 이러한 그라핀을 제작하는 방법의 예들은, 그라핀이 금속 촉매 상에 형성되는 열 CVD; 및 촉매를 사용하지 않고 자외선광 조사를 통해 국부적으로 생성된 플라즈마에 의해 그라핀이 메탄으로부터 형성되는 PECVD이다.

이러한 저저항 도전 재료를 사용함으로써, 배선층들을 통해 송신된 신호들의 RC 지연은 줄어들 수 있다. 배선층들을 위해 구리가 사용될 때, 구리가 채널 형성 영역으로 확산되는 것을 방지하기 위하여 장벽막이 형성된다. 장벽막은 예컨대 질화 탄탈막, 질화 탄탈막과 탄탈막의 적층, 질화 티타늄막, 또는 질화 티타늄막과 티타늄막의 적층이 될 수 있지만, 막이 배선 재료의 확산을 방지하는 기능을 갖고, 배선 재료, 하지막, 등에 부착력을 갖는 한, 이러한 재료들을 함유하는 막으로 국한되지는 않는다. 장벽막은 배선층들과는 독립적으로 형성되는 층으로서 형성될 수 있거나, 또는 장벽막의 재료가 배선 재료 내에 포함되고, 절연막 내에 제공된 개구부의 내벽 상에 열처리에 의해 침전되는 방식으로 형성될 수 있다.

절연막들(911, 912, 919, 920, 933 및 934)은 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 붕소 인 규산염 유리(BPSG), 인 규산염 유리(PSG), 탄소가 첨가된 산화 실리콘(SiOC), 플루오르가 첨가된 산화 실리콘(SiOF), Si(OC₂H₅)₄를 원료로 한 산화 실리콘인 테트라에틸연규산염(TEOS), 수소 실세스퀴옥산(HSQ), 메틸 실세스퀴옥산(MSQ), 유기 규산염 유리(OSG), 또는 유기 폴리머계 재료와 같은 절연체를 사용하여 형성될 수 있다. 반도체 장치의 미세화를 진전시키는 경우, 배선들 사이의 기생 커패시턴스가 커지고, 신호 지연이 증가한다; 따라서, 산화 실리콘의 비유전율(k=4.0 내지 4.5)은 너무 높고, k=3.0 이하의 재료가 바람직하게 사용된다. 덧붙여, 절연막들 내에 배선들이 삽입된 이후 CMP 처리가 수행되기 때문에, 절연막들은 높은 기계적인 강도를 가질 필요가 있다. 절연막들은 이들의 기계적인 강도가 보장될 수 있는 한, 낮은 유전 상수를 갖도록 다공성으로 만들어질 수 있다. 절연막들은 스퍼터링, CVD, 스핀 코팅(스핀 온 글라스(SOG)라고도 함)을 포함하는 코팅 방법, 등에 의해 형성된다.

절연막들(911, 912, 919, 920, 933 및 934)들은, 절연막들(911, 912, 919, 920, 933 및 934)에 배선 재료가 삽입된 후 수행되는 CMP 등에 의한 평탄화 처리를 위한 에칭 스토퍼로서 기능하는 절연막을 추가적으로 구비할 수 있다.

장벽 막들은 배선층들(914, 916, 918, 922 및 936) 및 백게이트 전극층(923) 위에 제공되고, 보호 막이 각 장벽 막 위에 제공된다. 장벽 막은 구리와 같은 배선 재료의 확산을 방지하기 위하여 제공된다. 장벽 막은 질화 실리콘, SiC, 또는 SiBON과 같은 절연 재료를 사용하여 형성될 수 있다. 두꺼운 장벽 막은 배선들 사이의 커패시턴스를 증가시킬 수 있고; 따라서 장벽 특성들과 낮은 유전 상수를 갖는 재료가 바람직하게 사용됨을 주목해야 한다.

접촉 플러그들(913, 915, 917, 921, 925 및 935)의 각각은 높은 애스팩트비를 갖는 개구부(비어 홀)가 절연막 내에 형성되고, 텅스텐과 같은 도전 재료로 채워지는 방식으로 형성된다. 개구부는 바람직하게는 고도의 이방성 건식 에칭에 의해, 특히 바람직하게는 반응성 이온 에칭(RIE)에 의해 형성된다. 개구부의 내벽은 티타늄 막, 질화 티타늄 막, 이러한 막들의 적층, 등으로 형성된 장벽막(확산 방지막)으로 덮이고, 텅스텐 또는 인 등으로 도핑된 폴리실리콘과 같은 재료가 개구부를 채운다. 예컨대, 텅스텐은 블랭킷 CVD에 의해 비어 홀 내에 삽입되고, 접촉 플러그의 상부 표면은 CMP에 의해 평탄화된다.

보호 절연막(937)은 상부 층에 제공되고, 습기 및 오염물이 외부로부터 반도체 장치로 들어가는 것을 방지한다. 보호 절연막(937)은 단일 층 구조 또는 질화 실리콘, 산화질화 실리콘, 질화산화 실리콘 등을 사용하는 적층 구조를 가질 수 있다.

제 1 반도체 재료를 포함하고 고속으로 동작할 수 있는 트랜지스터가, 제 2 반도체 재료를 포함하고 상당히 낮은 오프-상태 전류를 갖는 트랜지스터와 조합하여 사용되는 상술한 구조를 통해, 낮은 전력으로 고속 동작할 수 있는 논리 회로를 포함하는 PLD 또는 반도체 장치를 제작하는 것이 가능하다.

본 실시예는 다른 실시예들 중 어느 하나와 적절하게 결합될 수 있다.

(실시예 13)

본 발명의 일 실시예에서 반도체 장치 또는 PLD는, 디지털 신호 처리 장치들, 소프트웨어 한정 무선 장치들, 항공전자 장치들(통신 시스템들, 네비게이션 시스템들, 자동운항 시스템들, 및 비행관리 시스템들과 같이 비행기에 사용되는 전자 장치들), 의료 영상 처리 장치들, 음성 인식 장치들, 암호 장치들, 기계 시스템들을 위한 에뮬레이터들, 및 전파 천문학에서 전파 망원경들과 같이, 폭넓은 분야들에서의 전자 장치들을 위해 사용될 수 있다. 생물정보과학 분야의 응용에 부가하여 ASIC 프로토타이핑의 응용이 또한 가능하다.

이러한 전자 장치들 중 소비 제품들의 예들은 디스플레이 장치들, 퍼스널 컴퓨터들, 및 기록 매체를 구비한 이미지 재생 장치들(디지털 다용도 디스크들(DVDs)과 같은 기록 매체의 콘텐트를 재생하고 재생된 이미지들을 디스플레이하기 위한 디스플레이들을 구비한 장치들)이다. 본 발명의 일 실시예의 반도체 장치 또는 PLD를 포함할 수 있는 전자 장치들의 다른 예들은 이동 전화기들, 휴대용 게임 콘솔들을 포함하는 게임 콘솔들, 휴대용 정보 단말기들, 전자-서적들, 비디오 카메라들 및 디지털 스틸 카메라들과 같은 카메라들, 고글-형 디스플레이들(머리 장착형 디스플레이들), 네비게이션 시스템들, 오디오 재생 장치들(예, 카 오디오 시스템들 및 디지털 오디오 플레이어들), 복사기들, 팩시밀리들, 프린터들, 및 다기능 프린터들이다. 도 29는 이들 전자 장치들의 특정 예들을 도시한다.

도 29의 (A)는 하우징(5001), 하우징(5002), 디스플레이부(5003), 디스플레이부(5004), 마이크(5005), 스피커(5006), 동작 키(5007), 스타일러스(Stylus)(5008), 등을 포함하는 휴대형 게임 콘솔을 도시한다. 도 29의 (A)에 도시된 휴대형 게임 콘솔이 2개의 디스플레이부들(5003 및 5004)을 구비하지만, 휴대형 게임 콘솔에 포함된 디스플레이부들의 수는 2개로 국한되는 것은 아님을 주목해야 한다.

도 29의 (B)는 제 1 하우징(5601), 제 2 하우징(5602), 제 1 디스플레이부(5603), 제 2 디스플레이부(5604), 결합부(5605), 동작 키(5606), 등을 포함하는 휴대형 정보 단말기를 도시한다. 제 1 디스플레이부(5603)는 제 1 하우징(5601) 내에 제공되고, 제 2 디스플레이부(5604)는 제 2 하우징(5602) 내에 제공된다. 제 1 하우징(5601)과 제 2 하우징(5602)은 결합부(5605)를 통해 서로 접속되고, 제 1 하우징(5601)과 제 2 하우징(5602) 사이의 각도는 결합부(5605)를 통해 변경될 수 있다. 제 1 디스플레이부(5603) 상의 이미지들은 제 1 하우징(5601)과 제 2 하우징(5602) 사이의 결합부(5605)에서의 각도에 따라 전환될 수 있다. 위치 입력 기능을 갖는 디스플레이 장치는 제 1 디스플레이부(5603)와 제 2 디스플레이부(5604) 중 적어도 하나로서 사용될 수 있다. 위치 입력 기능이 디스플레이 장치 내에 터치 패널의 제공에 의해 부가될 수 있음을 주목해야 한다. 대안적으로, 위치 입력 기능은 디스플레이 장치의 픽셀 영역 내에 광센서로 불리는 광전기 변환 소자의 제공에 의해 부가될 수 있다.

도 29의 (C)는 하우징(5401), 디스플레이부(5402), 키보드(5403), 포인팅 장치(5404), 등을 포함하는 랩톱 컴퓨터를 도시한다.

도 29의 (D)는 하우징(5301), 냉장고 문(5302), 냉동고 문(5303), 등을 포함하는 전기 냉동냉장고를 도시한다.

도 29의 (E)는 제 1 하우징(5801), 제 2 하우징(5802), 디스플레이부(5803), 동작 키들(5804), 렌즈(5805), 결합부(5806), 등을 포함하는 비디오 카메라를 도시한다. 동작 키들(5804)과 렌즈(5805)는 제 1 하우징(5801) 내에 제공되고, 디스플레이부(5803)는 제 2 하우징(5802) 내에 제공된다. 제 1 하우징(5801)과 제 2 하우징(5802)은 결합부(5806)를 통해 서로 접속되고, 제 1 하우징(5801)과 제 2 하우징(5802) 사이의 각도는 결합부(5806)를 통해 변경될 수 있다. 디스플레이부(5803) 상에 디스플레이된 이미지들은 제 1 하우징(5801)과 제 2 하우징(5802) 사이의 결합부(5806)의 각도에 따라 전환될 수 있다.

도 29의 (F)는 자동차 몸체(5101), 바퀴들(5102), 대시보드(5103), 헤드라이트들(5104), 등을 포함하는 승용차를 도시한다.

본 실시예는 다른 실시예들 중 어느 하나와 적절하게 결합될 수 있다.

본 출원은 2012년 10월 17일에 일본특허청에 출원된 일본특허출원 제2012-229646호에 기초하고, 이의 전체 내용은 참조로서 본 명세서에 통합된다.

30 : LUT 31 : 멀티플렉서
32 : 멀티플렉서 33 : 멀티플렉서
34 : 멀티플렉서 35 : 멀티플렉서
36 : 멀티플렉서 37 : 멀티플렉서
40 : LUT 41 : 멀티플렉서
42 : 멀티플렉서 43 : 멀티플렉서
44 : OR 회로 51 : 트랜지스터
52 : 인버터 53 : 인버터
54 : 인버터 60 : 스위치
61a : 트랜지스터 61b : 트랜지스터
61c : 트랜지스터 62a : 트랜지스터
62b : 트랜지스터 62c : 트랜지스터
63_1 : 배선 63_2 : 배선
64_1a : 배선 64_1b : 배선
64_1c : 배선 64_2a : 배선
64_2b : 배선 64_2c : 배선
65_1a : 배선 65_1b : 배선
65_1c : 배선 65_2a : 배선
65_2b : 배선 65_2c : 배선
65a : 배선 65b : 배선
65c : 배선 66a : 커패시터
66b : 커패시터 66c : 커패시터
70a : 증착 챔버 70b : 증착 챔버
71 : 기판 공급 챔버 72a : 로드 잠금 챔버
72b : 언로드 잠금 챔버 73 : 이송 챔버
73a : 이송 챔버 73b : 이송 챔버
74 : 카세트 포트 75 : 기판 가열 챔버
76 : 기판 이송 로봇 80a : 증착 챔버
80b : 증착 챔버 80c : 증착 챔버
80d : 증착 챔버 81 : 기판 공급 챔버
82 : 로드/언로드 잠금 챔버 83 : 이송 챔버
84 : 카세트 포트 85 : 기판 가열 챔버
86 : 기판 이송 챔버 87 : 타깃
88 : 실드 89 : 유리 기판
90 : 기판 스테이지 92 : 기판 스테이지
93 : 가열 메커니즘 94 : 정제기
95a : 크라이오 펌프 95b : 크라이오 펌프
95c : 터보 분자 펌프 95d : 크라이오 펌프
95e : 크라이오 펌프 95f : 크라이오 펌프
96 : 진공 펌프 96a : 진공 펌프
96b : 진공 펌프 96c : 진공 펌프
97 : 질량 유량 제어기 98 : 가스 가열 메커니즘
99 : 크라이오 트랩 101 : 논리 어레이
102 : 프로그램 가능한 논리 소자 103a : 배선 그룹
103b : 배선 그룹 104 : 스위치 박스
105 : 출력 단자 106 : 스위치 그룹
110 : 배선 111 : 배선
112 : 스위치 113 : 스위치
114 : 스위치 115 : 스위치
116 : 스위치 117 : 스위치
200 : 스위치 201a : 트랜지스터
201b : 트랜지스터 201c : 트랜지스터
202a : 트랜지스터 202b : 트랜지스터
202c : 트랜지스터 203a : 노드
203b : 노드 203c : 노드
204a : 커패시터 204b : 커패시터
204c : 커패시터 205a : 배선
205b : 배선 205c : 배선
206a : 배선 206b : 배선
206c : 배선 207 : 배선
210 : 배선 211 : 배선
212 : 논리 소자 213 : 룩업 테이블
214 : 플립-플롭 215 : AND 회로
216 : 배선 217 : 배선
218 : 논리 소자 219 : 룩업 테이블
220 : 플립-플롭 221 : AND 회로
230 : 그룹 231 : 그룹
232 : 그룹 300 : 스위치
301a : 트랜지스터 301b : 트랜지스터
301c : 트랜지스터 302a : 트랜지스터
302b : 트랜지스터 302c : 트랜지스터
303a : 노드 303b : 노드
303c : 노드 304a : 커패시터
304b : 커패시터 304c : 커패시터
305a : 배선 305b : 배선
305c : 배선 306a : 배선
306b : 배선 306c : 배선
307 : 배선 310 : 배선
311 : 배선 312 : 논리 소자
313 : 룩업 테이블 314 : 플립-플롭
315 : AND 회로 316 : 배선
317 : 배선 318 : 논리 소자
319 : 룩업 테이블 320 : 플립-플롭
321 : AND 회로 330 : 그룹
331 : 그룹 332 : 그룹
400 : 스위치 401a : 트랜지스터
401b : 트랜지스터 401n : 트랜지스터
402a : 트랜지스터 402b : 트랜지스터
402n : 트랜지스터 403a : 노드
403b : 노드 403n : 노드
404a : 커패시터 404b : 커패시터
404n : 커패시터 405a : 배선
405b : 배선 405n : 배선
406a : 배선 406b : 배선
406n : 배선 407 : 배선
410 : 배선 411 : 배선
412 : 논리 소자 413 : 룩업 테이블
414 : 플립-플롭 415 : AND 회로
418 : 논리 소자 419 : 룩업 테이블
420 : 플립-플롭 421 : AND 회로
430 : 그룹 431 : 그룹
432 : 그룹 500 : 스위치
501a : 트랜지스터 501b : 트랜지스터
502a : 트랜지스터 502b : 트랜지스터
503a : 노드 503b : 노드
504a : 커패시터 504b : 커패시터
505a : 배선 505b : 배선
506a : 배선 506b : 배선
507 : 배선 510 : 배선
511 : 배선 512 : 논리 소자
513 : 룩업 테이블 514 : 플립-플롭
515 : AND 회로 518 : 논리 소자
519 : 룩업 테이블 520 : 플립-플롭
521 : AND 회로 530 : 그룹
531 : 그룹 540 : 트랜지스터
600 : 스위치 601a : 트랜지스터
601b : 트랜지스터 601c : 트랜지스터
602a : 트랜지스터 602b : 트랜지스터
602c : 트랜지스터 603a : 노드
603b : 노드 603c : 노드
605a : 배선 605b : 배선
605c : 배선 606a : 배선
606b : 배선 606c : 배선
607 : 배선 608a : 트랜지스터
608b : 트랜지스터 608c : 트랜지스터
610 : 배선 611 : 배선
612 : 논리 소자 613 : 룩업 테이블
614 : 플립-플롭 615 : AND 회로
616 : 배선 617 : 배선
618 : 논리 소자 619 : 룩업 테이블
620 : 플립-플롭 621 : AND 회로
630 : 그룹 631 : 그룹
632 : 그룹 700 : 기판
704 : 게이트 전극 706 : 다층막
706a : 산화물층 706b : 산화물 반도체층
706c : 산화물층 706d : 소스 영역
706e : 드레인 영역 712 : 게이트 절연막
716a : 소스 전극 716b : 드레인 전극
718 : 보호 절연막 718a : 산화 실리콘층
718b : 산화 실리콘층 718c : 질화 실리콘층
800 : 기판 802 : 하지 절연막
804 : 게이트 전극 806 : 다층막
806a : 산화물층 806b : 산화물 반도체층
806c : 산화물층 806d : 소스 영역
806e : 드레인 영역 812 : 게이트 절연막
816a : 소스 전극 816b : 드레인 전극
818 : 보호 절연막 900 : 기판
901 : 트랜지스터 902 : 트랜지스터
903 : 커패시터 904 : 웰
905 : STI 906 : 불순물 영역
907 : 게이트 절연막 908 : 게이트 전극층
909 : 측벽 절연막 910 : 절연막
911 : 절연막 912 : 절연막
913 : 접촉 플러그 914 : 배선층
915 : 접촉 플러그 916 : 배선층
917 : 접촉 플러그 918 : 배선층
919 : 절연막 920 : 절연막
921 : 접촉 플러그 922 : 배선층
923 : 백 게이트 전극층 924 : 절연막
925 : 접촉 플러그 926 : 다층막
927 : 소스 전극층 928 : 드레인 전극층
929 : 게이트 절연막 930 : 게이트 전극층
931 : 상부 전극층 933 : 절연막
934 : 절연막 935 : 접촉 플러그
936 : 배선층 937 : 보호 절연막
5001 : 하우징 5002 : 하우징
5003 : 디스플레이부 5004 : 디스플레이부
5005 : 마이크 5006 : 스피커
5007 : 동작 키 5008 : 스타일러스
5101 : 자동차 몸체 5102 : 바퀴
5103 : 대시 보드 5104 : 헤드 라이트
5301 : 하우징 5302 : 냉장고 문
5303 : 냉동고 문 5401 : 하우징
5402 : 디스플레이부 5403 : 키보드
5404 : 포인팅 장치 5601 : 하우징
5602 : 하우징 5603 : 디스플레이부
5604 : 디스플레이부 5605 : 결합부
5606 : 동작 키 5801 : 하우징
5802 : 하우징 5803 : 디스플레이부
5804 : 동작 키 5805 : 렌즈
5806 : 결합부

Claims (20)

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15. 반도체 장치에 있어서:
    제 1 프로그램 가능한 논리 소자;
    제 2 프로그램 가능한 논리 소자;
    복수의 회로 그룹들을 포함하는 스위치;
    제 1 배선; 및
    제 2 배선을 포함하고,
    상기 복수의 회로 그룹들의 각각은 제 1 트랜지스터 및 제 2 트랜지스터를 포함하고,
    상기 복수의 회로 그룹들의 각각에서, 상기 제 1 트랜지스터의 제 1 단자는 상기 제 2 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 복수의 회로 그룹들의 각각의 상기 제 2 트랜지스터의 제 1 단자는 상기 제 1 배선을 통해 상기 제 1 프로그램 가능한 논리 소자에 전기적으로 접속되고,
    상기 복수의 회로 그룹들의 각각의 상기 제 2 트랜지스터의 제 2 단자는 상기 제 2 배선을 통해 상기 제 2 프로그램 가능한 논리 소자에 전기적으로 접속되고,
    상기 스위치는 상기 제 1 배선과 상기 제 2 배선 사이에 제 3 트랜지스터를 포함하고, 상기 제 3 트랜지스터는 데이터가 상기 복수의 회로 그룹들의 각각의 상기 제 2 트랜지스터의 상기 게이트에 기록될 때, 상기 제 1 프로그램 가능한 논리 소자 및 상기 제 2 프로그램 가능한 논리 소자를 단락시키고,
    상기 제 1 트랜지스터는 게이트 절연막을 개재하여 게이트 전극과 다층막을 포함하고,
    상기 다층막은 제 1 산화물층, 상기 제 1 산화물층 위의 산화물 반도체층, 및 상기 산화물 반도체층 위의 제 2 산화물층을 포함하고,
    상기 산화물 반도체층은 채널 형성 영역을 포함하는, 반도체 장치.
16. 제 15 항에 있어서,
    상기 산화물 반도체층은 인듐을 포함하는, 반도체 장치.
17. 제 15 항에 있어서,
    상기 제 1 산화물층과 상기 제 2 산화물층은 상기 산화물 반도체층보다 큰 에너지갭을 갖고, 인듐을 포함하는, 반도체 장치.
18. 제 15 항에 있어서,
    상기 제 1 산화물층의 전도대 하단의 에너지는 상기 산화물 반도체층의 전도대 하단의 에너지보다 진공 준위에 더 가까운, 반도체 장치.
19. 제 15 항에 있어서,
    상기 산화물 반도체층, 상기 제 1 산화물층 및 상기 제 2 산화물층은 In-M-Zn 산화물을 포함하고, M은 Al, Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf이고,
    상기 제 1 산화물층의 M에 대한 In의 원자수비는 상기 산화물 반도체층의 M에 대한 In의 원자수비보다 작은, 반도체 장치.
20. 제 15 항에 있어서,
    상기 산화물 반도체층은 In-Zn 산화물, In-Ga 산화물, 또는 In-Ga-Zn 산화물을 포함하는, 반도체 장치.

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