KR101978932B1 - 프로그램 가능한 로직 디바이스 - Google Patents
프로그램 가능한 로직 디바이스 Download PDFInfo
- Publication number
- KR101978932B1 KR101978932B1 KR1020147033508A KR20147033508A KR101978932B1 KR 101978932 B1 KR101978932 B1 KR 101978932B1 KR 1020147033508 A KR1020147033508 A KR 1020147033508A KR 20147033508 A KR20147033508 A KR 20147033508A KR 101978932 B1 KR101978932 B1 KR 101978932B1
- Authority
- KR
- South Korea
- Prior art keywords
- transistor
- wiring
- programmable logic
- switch
- transistors
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 claims description 199
- 239000003990 capacitor Substances 0.000 claims description 78
- 238000000034 method Methods 0.000 claims description 42
- 229910052710 silicon Inorganic materials 0.000 claims description 36
- 239000010703 silicon Substances 0.000 claims description 36
- 239000010408 film Substances 0.000 description 339
- 239000010410 layer Substances 0.000 description 108
- 239000000463 material Substances 0.000 description 49
- 229910052760 oxygen Inorganic materials 0.000 description 41
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 40
- 239000001301 oxygen Substances 0.000 description 40
- 239000000758 substrate Substances 0.000 description 35
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 34
- 238000010438 heat treatment Methods 0.000 description 34
- 239000013078 crystal Substances 0.000 description 32
- 239000011701 zinc Substances 0.000 description 32
- 239000012535 impurity Substances 0.000 description 30
- 230000006870 function Effects 0.000 description 28
- 230000002829 reductive effect Effects 0.000 description 28
- 239000007789 gas Substances 0.000 description 25
- 239000001257 hydrogen Substances 0.000 description 22
- 229910052739 hydrogen Inorganic materials 0.000 description 22
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 20
- 238000010586 diagram Methods 0.000 description 20
- 238000004544 sputter deposition Methods 0.000 description 20
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 18
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 18
- 230000004888 barrier function Effects 0.000 description 18
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 16
- 238000005530 etching Methods 0.000 description 15
- 238000000151 deposition Methods 0.000 description 14
- 239000012298 atmosphere Substances 0.000 description 13
- 230000008021 deposition Effects 0.000 description 12
- 239000000470 constituent Substances 0.000 description 11
- 230000000694 effects Effects 0.000 description 11
- 239000000203 mixture Substances 0.000 description 11
- 229910052786 argon Inorganic materials 0.000 description 10
- 238000003860 storage Methods 0.000 description 10
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 10
- 229910001868 water Inorganic materials 0.000 description 10
- 229910052581 Si3N4 Inorganic materials 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 9
- 229910052757 nitrogen Inorganic materials 0.000 description 9
- 230000008569 process Effects 0.000 description 9
- 238000012545 processing Methods 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 9
- 239000010936 titanium Substances 0.000 description 9
- 229910052719 titanium Inorganic materials 0.000 description 9
- 239000011787 zinc oxide Substances 0.000 description 9
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 8
- 229910052782 aluminium Inorganic materials 0.000 description 8
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 8
- 239000002184 metal Substances 0.000 description 8
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 8
- 239000002245 particle Substances 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 8
- 229910052721 tungsten Inorganic materials 0.000 description 8
- 239000010937 tungsten Substances 0.000 description 8
- 238000003917 TEM image Methods 0.000 description 7
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 7
- 239000010949 copper Substances 0.000 description 7
- 229910052733 gallium Inorganic materials 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 7
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 6
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 6
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 6
- 229910052783 alkali metal Inorganic materials 0.000 description 6
- 150000001340 alkali metals Chemical class 0.000 description 6
- 239000000460 chlorine Substances 0.000 description 6
- 229910052802 copper Inorganic materials 0.000 description 6
- 238000002425 crystallisation Methods 0.000 description 6
- 230000008025 crystallization Effects 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 6
- 239000011521 glass Substances 0.000 description 6
- 230000003071 parasitic effect Effects 0.000 description 6
- 125000004429 atom Chemical group 0.000 description 5
- 230000008878 coupling Effects 0.000 description 5
- 238000010168 coupling process Methods 0.000 description 5
- 238000005859 coupling reaction Methods 0.000 description 5
- 229910001195 gallium oxide Inorganic materials 0.000 description 5
- 229910021389 graphene Inorganic materials 0.000 description 5
- 229910052734 helium Inorganic materials 0.000 description 5
- 239000001307 helium Substances 0.000 description 5
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 5
- 229910003437 indium oxide Inorganic materials 0.000 description 5
- PJXISJQVUVHSOJ-UHFFFAOYSA-N indium(iii) oxide Chemical compound [O-2].[O-2].[O-2].[In+3].[In+3] PJXISJQVUVHSOJ-UHFFFAOYSA-N 0.000 description 5
- 239000011810 insulating material Substances 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- ORQBXQOJMQIAOY-UHFFFAOYSA-N nobelium Chemical compound [No] ORQBXQOJMQIAOY-UHFFFAOYSA-N 0.000 description 5
- 239000011734 sodium Substances 0.000 description 5
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 4
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 4
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 4
- 239000012300 argon atmosphere Substances 0.000 description 4
- 229910052795 boron group element Inorganic materials 0.000 description 4
- 229910052801 chlorine Inorganic materials 0.000 description 4
- -1 chlorine (Cl 2 ) Chemical compound 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 4
- 229910001882 dioxygen Inorganic materials 0.000 description 4
- 150000002431 hydrogen Chemical class 0.000 description 4
- 125000004435 hydrogen atom Chemical group [H]* 0.000 description 4
- 229910044991 metal oxide Inorganic materials 0.000 description 4
- 150000004706 metal oxides Chemical class 0.000 description 4
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 238000009832 plasma treatment Methods 0.000 description 4
- 239000000843 powder Substances 0.000 description 4
- 230000001681 protective effect Effects 0.000 description 4
- 239000002356 single layer Substances 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- QTBSBXVTEAMEQO-UHFFFAOYSA-N Acetic acid Chemical compound CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 description 3
- 229910018137 Al-Zn Inorganic materials 0.000 description 3
- 229910018573 Al—Zn Inorganic materials 0.000 description 3
- MUBZPKHOEPUJKR-UHFFFAOYSA-N Oxalic acid Chemical compound OC(=O)C(O)=O MUBZPKHOEPUJKR-UHFFFAOYSA-N 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 229910020994 Sn-Zn Inorganic materials 0.000 description 3
- 229910009069 Sn—Zn Inorganic materials 0.000 description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 3
- 239000000956 alloy Substances 0.000 description 3
- 229910052799 carbon Inorganic materials 0.000 description 3
- KRKNYBCHXYNGOX-UHFFFAOYSA-N citric acid Chemical compound OC(=O)CC(O)(C(O)=O)CC(O)=O KRKNYBCHXYNGOX-UHFFFAOYSA-N 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- AJNVQOSZGJRYEI-UHFFFAOYSA-N digallium;oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[Ga+3].[Ga+3] AJNVQOSZGJRYEI-UHFFFAOYSA-N 0.000 description 3
- 125000002887 hydroxy group Chemical group [H]O* 0.000 description 3
- 238000012905 input function Methods 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 239000012528 membrane Substances 0.000 description 3
- 229910052750 molybdenum Inorganic materials 0.000 description 3
- 239000012299 nitrogen atmosphere Substances 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 238000004549 pulsed laser deposition Methods 0.000 description 3
- 238000004151 rapid thermal annealing Methods 0.000 description 3
- 230000002441 reversible effect Effects 0.000 description 3
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 3
- 238000004088 simulation Methods 0.000 description 3
- 229910052715 tantalum Inorganic materials 0.000 description 3
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 3
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 3
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- XOLBLPGZBRYERU-UHFFFAOYSA-N tin dioxide Chemical compound O=[Sn]=O XOLBLPGZBRYERU-UHFFFAOYSA-N 0.000 description 3
- 229910001887 tin oxide Inorganic materials 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- CURLTUGMZLYLDI-UHFFFAOYSA-N Carbon dioxide Chemical compound O=C=O CURLTUGMZLYLDI-UHFFFAOYSA-N 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 2
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 2
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 description 2
- DGAQECJNVWCQMB-PUAWFVPOSA-M Ilexoside XXIX Chemical compound C[C@@H]1CC[C@@]2(CC[C@@]3(C(=CC[C@H]4[C@]3(CC[C@@H]5[C@@]4(CC[C@@H](C5(C)C)OS(=O)(=O)[O-])C)C)[C@@H]2[C@]1(C)O)C)C(=O)O[C@H]6[C@@H]([C@H]([C@@H]([C@H](O6)CO)O)O)O.[Na+] DGAQECJNVWCQMB-PUAWFVPOSA-M 0.000 description 2
- 229910003023 Mg-Al Inorganic materials 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 229910001069 Ti alloy Inorganic materials 0.000 description 2
- 229910007541 Zn O Inorganic materials 0.000 description 2
- 229910052784 alkaline earth metal Inorganic materials 0.000 description 2
- 150000001342 alkaline earth metals Chemical class 0.000 description 2
- RNQKDQAVIXDKAG-UHFFFAOYSA-N aluminum gallium Chemical compound [Al].[Ga] RNQKDQAVIXDKAG-UHFFFAOYSA-N 0.000 description 2
- 229910021529 ammonia Inorganic materials 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000003054 catalyst Substances 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 230000006378 damage Effects 0.000 description 2
- 239000000428 dust Substances 0.000 description 2
- 238000011049 filling Methods 0.000 description 2
- 229910052731 fluorine Inorganic materials 0.000 description 2
- 239000011737 fluorine Substances 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 150000004677 hydrates Chemical class 0.000 description 2
- 229910052738 indium Inorganic materials 0.000 description 2
- 238000009616 inductively coupled plasma Methods 0.000 description 2
- 239000011261 inert gas Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000002452 interceptive effect Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- VNWKTOKETHGBQD-UHFFFAOYSA-N methane Chemical compound C VNWKTOKETHGBQD-UHFFFAOYSA-N 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 229910052754 neon Inorganic materials 0.000 description 2
- GKAOGPIIYCISHV-UHFFFAOYSA-N neon atom Chemical compound [Ne] GKAOGPIIYCISHV-UHFFFAOYSA-N 0.000 description 2
- 229920003209 poly(hydridosilsesquioxane) Polymers 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 239000005368 silicate glass Substances 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 239000002210 silicon-based material Substances 0.000 description 2
- 229910052708 sodium Inorganic materials 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 238000001179 sorption measurement Methods 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- VZGDMQKNWNREIO-UHFFFAOYSA-N tetrachloromethane Chemical compound ClC(Cl)(Cl)Cl VZGDMQKNWNREIO-UHFFFAOYSA-N 0.000 description 2
- 238000012876 topography Methods 0.000 description 2
- 229910052725 zinc Inorganic materials 0.000 description 2
- VXEGSRKPIUDPQT-UHFFFAOYSA-N 4-[4-(4-methoxyphenyl)piperazin-1-yl]aniline Chemical compound C1=CC(OC)=CC=C1N1CCN(C=2C=CC(N)=CC=2)CC1 VXEGSRKPIUDPQT-UHFFFAOYSA-N 0.000 description 1
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 1
- KZBUYRJDOAKODT-UHFFFAOYSA-N Chlorine Chemical compound ClCl KZBUYRJDOAKODT-UHFFFAOYSA-N 0.000 description 1
- 241000293849 Cordylanthus Species 0.000 description 1
- 229910002601 GaN Inorganic materials 0.000 description 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- 108010083687 Ion Pumps Proteins 0.000 description 1
- WHXSMMKQMYFTQS-UHFFFAOYSA-N Lithium Chemical compound [Li] WHXSMMKQMYFTQS-UHFFFAOYSA-N 0.000 description 1
- 229910052779 Neodymium Inorganic materials 0.000 description 1
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- 238000006124 Pilkington process Methods 0.000 description 1
- ZLMJMSJWJFRBEC-UHFFFAOYSA-N Potassium Chemical compound [K] ZLMJMSJWJFRBEC-UHFFFAOYSA-N 0.000 description 1
- 229910018503 SF6 Inorganic materials 0.000 description 1
- 229910003902 SiCl 4 Inorganic materials 0.000 description 1
- 241001538551 Sibon Species 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 229910020833 Sn-Al-Zn Inorganic materials 0.000 description 1
- 229910020944 Sn-Mg Inorganic materials 0.000 description 1
- 238000002441 X-ray diffraction Methods 0.000 description 1
- HCHKCACWOHOZIP-UHFFFAOYSA-N Zinc Chemical compound [Zn] HCHKCACWOHOZIP-UHFFFAOYSA-N 0.000 description 1
- 229910009369 Zn Mg Inorganic materials 0.000 description 1
- 229910007573 Zn-Mg Inorganic materials 0.000 description 1
- VDRSDNINOSAWIV-UHFFFAOYSA-N [F].[Si] Chemical compound [F].[Si] VDRSDNINOSAWIV-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- JYMITAMFTJDTAE-UHFFFAOYSA-N aluminum zinc oxygen(2-) Chemical compound [O-2].[Al+3].[Zn+2] JYMITAMFTJDTAE-UHFFFAOYSA-N 0.000 description 1
- 235000011114 ammonium hydroxide Nutrition 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- SWXQKHHHCFXQJF-UHFFFAOYSA-N azane;hydrogen peroxide Chemical compound [NH4+].[O-]O SWXQKHHHCFXQJF-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 239000001569 carbon dioxide Substances 0.000 description 1
- 229910002092 carbon dioxide Inorganic materials 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000000356 contaminant Substances 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000018044 dehydration Effects 0.000 description 1
- 238000006297 dehydration reaction Methods 0.000 description 1
- 238000006356 dehydrogenation reaction Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000002059 diagnostic imaging Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052736 halogen Inorganic materials 0.000 description 1
- 150000002367 halogens Chemical class 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 238000005984 hydrogenation reaction Methods 0.000 description 1
- 238000010348 incorporation Methods 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 238000001307 laser spectroscopy Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 229910052744 lithium Inorganic materials 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- QSHDDOUJBYECFT-UHFFFAOYSA-N mercury Chemical compound [Hg] QSHDDOUJBYECFT-UHFFFAOYSA-N 0.000 description 1
- 229910052753 mercury Inorganic materials 0.000 description 1
- 229910001507 metal halide Inorganic materials 0.000 description 1
- 150000005309 metal halides Chemical class 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 125000002496 methyl group Chemical group [H]C([H])([H])* 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 229910003465 moissanite Inorganic materials 0.000 description 1
- QKCGXXHCELUCKW-UHFFFAOYSA-N n-[4-[4-(dinaphthalen-2-ylamino)phenyl]phenyl]-n-naphthalen-2-ylnaphthalen-2-amine Chemical compound C1=CC=CC2=CC(N(C=3C=CC(=CC=3)C=3C=CC(=CC=3)N(C=3C=C4C=CC=CC4=CC=3)C=3C=C4C=CC=CC4=CC=3)C3=CC4=CC=CC=C4C=C3)=CC=C21 QKCGXXHCELUCKW-UHFFFAOYSA-N 0.000 description 1
- 239000002159 nanocrystal Substances 0.000 description 1
- QEFYFXOXNSNQGX-UHFFFAOYSA-N neodymium atom Chemical compound [Nd] QEFYFXOXNSNQGX-UHFFFAOYSA-N 0.000 description 1
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 1
- 229910021334 nickel silicide Inorganic materials 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 239000001272 nitrous oxide Substances 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 150000007524 organic acids Chemical class 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 238000007500 overflow downdraw method Methods 0.000 description 1
- 235000006408 oxalic acid Nutrition 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 101150015127 ple1 gene Proteins 0.000 description 1
- 101150103670 ple2 gene Proteins 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052700 potassium Inorganic materials 0.000 description 1
- 239000011591 potassium Substances 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 229910052706 scandium Inorganic materials 0.000 description 1
- SIXSYDAISGFNSX-UHFFFAOYSA-N scandium atom Chemical compound [Sc] SIXSYDAISGFNSX-UHFFFAOYSA-N 0.000 description 1
- 238000001004 secondary ion mass spectrometry Methods 0.000 description 1
- 239000005049 silicon tetrachloride Substances 0.000 description 1
- 229910001415 sodium ion Inorganic materials 0.000 description 1
- 235000013599 spices Nutrition 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000005477 sputtering target Methods 0.000 description 1
- 238000012916 structural analysis Methods 0.000 description 1
- 238000000859 sublimation Methods 0.000 description 1
- 230000008022 sublimation Effects 0.000 description 1
- SFZCNBIFKDRMGX-UHFFFAOYSA-N sulfur hexafluoride Chemical compound FS(F)(F)(F)(F)F SFZCNBIFKDRMGX-UHFFFAOYSA-N 0.000 description 1
- 229960000909 sulfur hexafluoride Drugs 0.000 description 1
- JBQYATWDVHIOAR-UHFFFAOYSA-N tellanylidenegermanium Chemical compound [Te]=[Ge] JBQYATWDVHIOAR-UHFFFAOYSA-N 0.000 description 1
- 238000002230 thermal chemical vapour deposition Methods 0.000 description 1
- FAQYAMRNWDIXMY-UHFFFAOYSA-N trichloroborane Chemical compound ClB(Cl)Cl FAQYAMRNWDIXMY-UHFFFAOYSA-N 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 229910052724 xenon Inorganic materials 0.000 description 1
- FHNFHKCVQCLJFQ-UHFFFAOYSA-N xenon atom Chemical compound [Xe] FHNFHKCVQCLJFQ-UHFFFAOYSA-N 0.000 description 1
- 229910052727 yttrium Inorganic materials 0.000 description 1
- VWQVUPCCIRVNHF-UHFFFAOYSA-N yttrium atom Chemical compound [Y] VWQVUPCCIRVNHF-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17736—Structural details of routing resources
- H03K19/17744—Structural details of routing resources for input/output signals
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
- H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Mathematical Physics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Networks & Wireless Communication (AREA)
- Logic Circuits (AREA)
Abstract
고속으로 동적 구성을 수행할 수 있는 프로그램 가능한 로직 디바이스(PLD)가 개시된다. PLD는 복수의 프로그램 가능한 로직 소자들(PLE들)과, PLE들 사이의 전기적인 연결을 선택하기 위한 스위치를 포함한다. 스위치는 각각이 제 1 및 제 2 트랜지스터들을 포함하는 복수의 회로 그룹들을 포함한다. 회로 그룹들 중 제 2 트랜지스터들은 서로 병렬로 전기적으로 연결된다. 회로 그룹들 각각 내에서, 제 2 트랜지스터의 소스와 드레인 사이의 전기 도전은 제 2 트랜지스터의 게이트와 제 1 트랜지스터의 드레인 사이의 노드에서 유지되는 구성 데이터에 기초하여 결정되고, 이는 회로 그룹들 중 하나의 선택을 통해 프로그램 가능한 로직 소자들 사이의 전기적인 연결 및 연결해제의 선택을 허용한다.
Description
본 발명은 반도체 디바이스에 관한 것이고, 특히 프로그램 가능한 로직 디바이스 및 프로그램 가능한 로직 디바이스를 포함하는 반도체 디바이스에 관한 것이다. 본 발명은 또한 반도체 디바이스를 포함하는 전자 디바이스에 관한 것이다.
모든 회로들이 제조시에 고정되는 통상의 집적 회로와는 달리, 프로그램 가능한 로직 디바이스(PLD)는 선적 후 실제 사용시 사용자에 의해 설정된 의도된 회로 구조를 통해 기능할 수 있는 디바이스이다. 사용자들에 의해 프로그램 가능한 이러한 디바이스들의 예들은 소규모 프로그램 가능한 어레이 로직(PAL), 일반 어레이 로직(GAL), 대규모 복합 프로그램 가능한 로직 디바이스(CPLD), 및 필드 프로그램 가능한 게이트 어레이(FPGA)이고; 본 명세서에서 이러한 디바이스들은 집합적으로 프로그램 가능한 로직 디바이스(이후로는 PLD라 함)로 칭한다.
PLD들은 종래의 주문형 집적 회로들(ASIC)에 비해 짧은 개발 기간 및 설계 규격의 변경시 유연성과 같은 장점들을 갖는다. 따라서, 반도체 디바이스들을 위한 PLD들의 사용은 근년에 촉진되어왔다.
PLD는 예컨대 복수의 프로그램 가능한 로직 소자들(로직 블록들로도 언급됨)과 프로그램 가능한 로직 소자들 사이의 배선들로 구성된다. PLD의 기능은 프로그램 가능한 로직 소자들의 기능을 변경함으로써 변화될 수 있다. 더욱이, PLD의 기능은 프로그램 가능한 로직 소자들 사이의 전기 연결 관계를 변경함으로써 변화될 수 있다.
프로그램 가능한 로직 소자는 예컨대 룩업 테이블(LUT)과 멀티플렉서로 구성된다. 프로그램 가능한 로직 소자의 기능은 룩업 테이블의 데이터를 기억하는 메모리 소자 내의 주어진 값을 설정함으로써 규정될 수 있다. 더욱이, 프로그램 가능한 로직 소자의 기능은 멀티플렉서에 입력된 신호들의 선택에 대한 정보를 기억하는 메모리 소자 내의 주어진 값을 설정함으로써 규정될 수 있다.
프로그램 가능한 로직 소자들 사이의 배선들은 예컨대 복수의 배선들과 복수의 배선들 사이의 연결들을 제어할 수 있는 연결 스위치를 사용하여 구성된다. 프로그램 가능한 로직 소자들 사이의 배선들의 전기적인 연결 관계는 연결 스위치의 온/오프 상태에 대한 데이터를 기억하는 메모리 소자 내의 주어진 값을 설정함으로써 규정될 수 있다.
룩업 테이블의 데이터, 멀티플렉서에 입력된 신호들의 선택에 대한 정보, 및 연결 스위치의 온/오프 상태에 대한 데이터를 포함하는 상술한 정보는 예컨대 구성 데이터로서 언급된다. 구성 데이터를 기억하는 메모리 소자는 구성 메모리로서 언급된다. 구성 메모리 내에서 구성 데이터를 설정하는 것은 "구성"이라 불린다. 특히, 구성 메모리 내에서 새로운 구성 데이터를 설정하는(구성 데이터를 갱신하는) 것은 "재구성"으로 불린다. PLD의 회로 구조는 요구된 구성 데이터를 생성(프로그래밍)하고 구성을 수행함으로써 사용자의 요청에 대해 적합한 회로 구조로 변화될 수 있다.
PLD는 일반적으로 PLD를 포함하는 반도체 디바이스의 동작이 중지되는 동안 구성(정적 구성)을 수행한다. 대조적으로, PLD의 특징들을 추가로 이용하기 위하여, 반도체 디바이스가 동작하는 동안 구성(동적 구성)을 수행하는 기술이 주의를 끌고 있다. 특히, 복수의 회로 구조들(콘텍스트들)에 대응하는 복수의 구성 데이터가 준비되고, 회로 기능들이 스위칭된다. 이러한 PLD는 멀티-콘텍스트 PLD로 불릴 수 있다.
특허문헌 1의 동적 구성에 대해, 복수의 회로 구조들에 대응하는 각 구성 데이터가 동적 랜덤 액세스 메모리(DRAM) 내의 상이한 어드레스에 기억되고, 구성 메모리는 정적 랜덤 액세스 메모리(SRAM)로 이루어진다. 특허문헌 1은 DRAM의 어드레스로부터 원하는 회로 구조에 대한 구성 데이터를 판독하고, 구성 데이터를 구성 메모리인 SRAM에 기록함으로써 짧은 시간에 구성을 수행하는 방법을 제안한다.
그러나, 특허문헌 1에 개시된 구조를 통해, 규칙적인 리프레시 동작은 DRAM 내에 구성 데이터를 유지하기 위하여 요구되고, 결과로서 전력 소비가 증가한다. DRAM이 휘발성 메모리이기 때문에, PLD가 전원이 켜질 때마다 DRAM 내에 데이터를 기억하는 것이 필요하다. 이러한 이유로, 구성 데이터를 기억하기 위하여 비휘발성 메모리가 필요하다. 덧붙여, 대량의 데이터를 비휘발성 메모리로부터 DRAM에 전달하는 단계는 PLD가 전원이 켜질 때마다 요구되고; 따라서 시동 시간이 증가한다.
SRAM이 구성 메모리로서 사용되는 경우, 적어도 4개의 트랜지스터들이 요구되고, 이는 전체 PLD에서 소자들의 수의 상당한 증가 및 회로 면적의 증가를 초래한다.
상기의 관점에서, 본 발명의 일 실시예의 목적은 동적 구성이 가능한 고속 구성을 달성하고 짧은 시동 시간을 갖는 낮은 소비 전력의 PLD를 제공하는 것이다.
다른 목적은 구성 메모리로서 SRAM을 사용하는 PLD보다 더 작은 회로 면적을 갖는 PLD를 제공하는 것이다.
위의 목적들의 견지에서, 본 발명의 일 실시예는, 비트당 더 적은 수의 트랜지스터들, 및 구성 데이터를 스위칭하는데 필요한 더 짧은 시간을 통해, 동작 도중에 재구성될 수 있는 고성능의 PLD를, 복수의 구성 데이터를 기억할 수 있는 비휘발성 메모리를 포함하는 PLD로서 제공한다.
비휘발성 메모리는 극히 낮은 오프-상태 전류를 갖는 트랜지스터를 통해 기억 노드에서 전하의 양을 제어함으로써 구성 데이터를 유지 및 기억한다. 이러한 구조를 통해, 전하는 유지될 수 있고, 비휘발성 메모리는 쉽게 달성될 수 있다.
특히, 비휘발성 메모리에 포함된 트랜지스터는 자신의 채널 형성 영역에서 실리콘보다 더 넓은 밴드 갭과 더 낮은 진성 캐리어 밀도를 갖는 반도체 재료를 포함한다. 이러한 특성들을 갖는 반도체 재료를 포함하는 채널 형성 영역을 통해, 극히 낮은 오프-상태 전류를 갖는 트랜지스터가 달성될 수 있다. 이러한 반도체 재료의 예들은, 산화물 반도체, 탄화 실리콘 및 질화 갈륨이고, 이들은 실리콘의 밴드갭보다 대략 3배 넓은 밴드갭을 갖는다. 위의 반도체 재료를 포함하는 트랜지스터는 실리콘 또는 게르마늄과 같은 일반 반도체 재료를 포함하는 트랜지스터보다 훨씬 낮은 오프-상태 전류를 가질 수 있다.
본 발명의 일 실시예는 어레이로 배열된 복수의 프로그램 가능한 로직 소자들과, 프로그램 가능한 로직 소자들 사이에서 전기적인 연결을 선택하도록 구성된 스위치를 포함하는 프로그램 가능한 로직 디바이스이다. 스위치는 복수의 그룹들을 포함하고, 각 그룹은 채널이 형성되는 산화물 반도체 층을 포함하는 제 1 트랜지스터, 제 1 트랜지스터가 턴 오프될 때 플로팅 상태가 되는 노드, 및 소스와 드레인 사이의 전기 전도가 노드에서 유지된 구성 데이터에 기초하여 결정되는 제 2 트랜지스터를 포함한다. 그룹들 내에 포함된 제 2 트랜지스터들은 전기적으로 서로 병렬로 연결된다. 그룹들 중 하나를 선택하는 것은 스위치의 온/오프 상태를 설정하고, 프로그램 가능한 로직 소자들 사이의 전기 전도를 설정한다.
본 발명의 일 실시예에 있어서, 특히 복수의 그룹들 각각은 예컨대 다음과 같이 구성된다. 제 1 트랜지스터의 게이트는 제 1 배선에 전기적으로 연결된다. 제 1 트랜지스터의 소스 및 드레인 중 하나는 제 2 배선에 전기적으로 연결된다. 제 1 트랜지스터의 소스 및 드레인 중 다른 하나는 제 2 트랜지스터의 게이트와 커패시터의 한 쌍의 전극들 중 하나에 전기적으로 연결된다. 제 2 트랜지스터의 소스 및 드레인 중 하나는 스위치의 입력 단자에 전기적으로 연결된다. 제 2 트랜지스터의 소스 및 드레인 중 다른 하나는 스위치의 출력 단자에 전기적으로 연결된다. 커패시터의 한 쌍의 전극들 중 다른 하나는 제 3 배선에 전기적으로 연결된다.
본 발명의 일 실시예에 있어서, 프로그램 가능한 로직 소자는 프로그램 가능한 로직 소자의 출력 단자에 인에이블 신호를 입력하도록 구성된 회로를 포함할 수 있다.
본 발명의 일 실시예에 따라, 동적 구성이 가능한 고속의 구성을 달성하고 짧은 시동 시간을 갖는, 낮은 소비전력의 PLD를 제공하는 것이 가능하다.
더욱이, 구성 메모리로서 SRAM을 사용하는 PLD보다 더 적은 수의 트랜지스터들 또는 더 작은 회로 면적을 갖는 PLD를 제공하는 것이 가능하다.
도 1의 A 및 B는 반도체 디바이스의 일 실시예를 도시하는 회로도.
도 2는 반도체 디바이스의 일 실시예를 도시하는 회로도.
도 3은 반도체 디바이스의 일 실시예를 도시하는 회로도.
도 4는 회로 동작의 일 실시예를 도시하는 타이밍도.
도 5는 반도체 디바이스의 일 실시예를 도시하는 회로도.
도 6은 회로 동작의 일 실시예를 도시하는 타이밍도.
도 7은 반도체 디바이스의 일 실시예를 도시하는 회로도.
도 8은 반도체 디바이스의 일 실시예를 도시하는 회로도.
도 9는 반도체 디바이스의 일 실시예를 도시하는 회로도.
도 10은 회로 동작의 일 실시예를 도시하는 타이밍도.
도 11은 반도체 디바이스의 일 실시예를 도시하는 회로도.
도 12의 A 내지 C는 반도체 디바이스의 일 실시예를 도시하는 회로도.
도 13의 A 내지 C는 각각 반도체 디바이스의 일 실시예를 도시하는 회로도.
도 14는 반도체 디바이스의 일 실시예를 도시하는 단면도.
도 15의 A 내지 F는 각각 전자 디바이스를 도시하는 도면.
도 16은 셀들의 회로도와 타이밍도를 도시하는 도면.
도 17은 오버드라이브 전압과 지연 시간 사이의 관계를 도시하는 그래프.
도 2는 반도체 디바이스의 일 실시예를 도시하는 회로도.
도 3은 반도체 디바이스의 일 실시예를 도시하는 회로도.
도 4는 회로 동작의 일 실시예를 도시하는 타이밍도.
도 5는 반도체 디바이스의 일 실시예를 도시하는 회로도.
도 6은 회로 동작의 일 실시예를 도시하는 타이밍도.
도 7은 반도체 디바이스의 일 실시예를 도시하는 회로도.
도 8은 반도체 디바이스의 일 실시예를 도시하는 회로도.
도 9는 반도체 디바이스의 일 실시예를 도시하는 회로도.
도 10은 회로 동작의 일 실시예를 도시하는 타이밍도.
도 11은 반도체 디바이스의 일 실시예를 도시하는 회로도.
도 12의 A 내지 C는 반도체 디바이스의 일 실시예를 도시하는 회로도.
도 13의 A 내지 C는 각각 반도체 디바이스의 일 실시예를 도시하는 회로도.
도 14는 반도체 디바이스의 일 실시예를 도시하는 단면도.
도 15의 A 내지 F는 각각 전자 디바이스를 도시하는 도면.
도 16은 셀들의 회로도와 타이밍도를 도시하는 도면.
도 17은 오버드라이브 전압과 지연 시간 사이의 관계를 도시하는 그래프.
아래에서, 본 명세서에 개시된 본 발명의 실시예들이 첨부된 도면들을 참조하여 상세하게 기술될 것이다. 본 명세서에 개시된 본 발명이 다음의 설명으로 국한되는 것은 아님을 주목해야 하고, 모드들 및 세부사항들은 본 발명의 사상과 범주를 벗어나지 않고 다양하게 변경될 수 있음을 당업자는 쉽게 인식할 것이다. 본 명세서에 개시된 본 발명은 다음의 실시예들의 설명에 국한되는 것으로 해석되지 않는다.
제 1 및 제 2와 같은 서수들은 편리를 위해 사용되고, 본 명세서 내에서 본 발명을 규정하기 위하여 항목으로서 고유 명칭을 나타내지는 않는다.
용어들, "전기적으로 연결된" 및 "전기적인 연결"은 구성요소들이 임의의 전기적인 기능을 갖는 대상을 통해 연결되는 경우를 포함한다. 대상을 통해 연결된 구성요소들 사이에서 전기 신호들이 전송 및 수신될 수 있는 한, 임의의 전기적인 기능을 갖는 대상에 대한 특별한 제한은 존재하지 않는다. 임의의 전기적인 기능을 갖는 대상의 예들은 전극과 배선뿐만 아니라 트랜지스터와 같은 스위칭 소자, 레지스터, 인덕터, 커패시터, 및 다양한 기능들을 갖는 소자이다.
본 발명의 반도체 디바이스가 그 범주 내에서, 마이크로프로세서들, 영상 처리 회로들, 반도체 디스플레이 디바이스들을 위한 제어기들, 디지털 신호 처리기들(DSPs), 및 마이크로컨트롤러들과 같은, 반도체 소자들을 사용하여 형성된 다양한 반도체 집적 회로들을 포함한다. 본 발명의 반도체 디바이스는 또한 그 범주 내에서, 상기 반도체 접적 회로들 및 반도체 디스플레이 디바이스들 중 임의의 것을 사용하여 형성된 RF 태그들과 같은 다양한 디바이스들을 포함한다. 반도체 디스플레이 디바이스는 그 범주 내에서, 액정 디스플레이 디바이스들, 유기 발광 다이오드(OLED)에 의해 전형이 된 발광 소자가 각 픽셀을 위해 제공되는 발광 디바이스들, 전자 종이, 디지털 마이크로미러 디바이스들(DMDs), 플라즈마 디스플레이 패널들(PDPs), 전계 방출 디스플레이들(FEDs), 및 반도체 소자가 구동 회로 내에 포함되는 다른 반도체 디스플레이 디바이스들을 포함한다.
(실시예 1)
실시예 1에서, PLD의 일 실시예가 도 1의 A 및 B, 도 2, 도 3 및 도 4를 참조하여 기술될 것이다.
도 1의 A는 개념적으로 PLD 내의 로직 어레이의 부분을 도시한다. 로직 어레이(101)는 어레이로 배열된 복수의 프로그램 가능한 로직 소자들(102)을 포함한다(프로그램 가능한 로직 소자는 도 1의 A에서 PLE로 표시된다). 여기에서, 용어, "어레이로 배열된"은 프로그램 가능한 로직 소자들이 규칙적인 간격으로 배열되는 것을 의미하고, 이러한 배열은 도 1의 A에 도시된 배열로 국한되지는 않는다.
복수의 배선들은 프로그램 가능한 로직 소자들(102)을 둘러싸도록 형성된다. 도 1의 A에서, 이들 배선들은 복수의 수평 배선 그룹들(103a)과 복수의 수직 배선 그룹들(103b)로 이루어진다. 배선 그룹은 배선들의 묶음이고, 예컨대 도 1의 A에 도시된 바와 같이 4개의 배선들의 묶음이다. 스위치 박스(104)는 수평 배선 그룹(103a)과 수직 배선 그룹(103b)의 교차부에 제공된다. 수평 배선 그룹들(103a)과 수직 배선 그룹들(103b)은 로직 어레이(101) 밖에 제공된 회로에 신호들을 전송하고 이로부터 신호들을 수신하기 위하여 출력 단자들(105)에 전기적으로 연결된다.
복수의 프로그램 가능한 로직 소자들(102)의 입력 단자들 및 출력 단자들은 프로그램 가능한 로직 소자들(102) 주위에 제공된 수평 배선 그룹들(103a) 및 수직 배선 그룹들(103b)에 전기적으로 연결된다. 예컨대, 도 1의 A에 도시된 프로그램 가능한 로직 소자들(102) 각각은 좌측, 우측, 상부 및 바닥 측면들 각각에 4개의 단자들을 갖고, 상부 및 좌측 단자들은 입력 단자들로서 작용할 수 있고, 우측 및 하부 단자들은 출력 단자들로서 작용할 수 있다. 이들 입력 및 출력 단자들의 사용을 통해, 프로그램 가능한 로직 소자들(102) 각각은 다른 프로그램 가능한 로직 소자(102)에 전기적으로 연결될 수 있다.
주어진 프로그램 가능한 로직 소자(102)와 다른 프로그램 가능한 로직 소자(102) 사이의 전기적인 연결 관계는 스위치 박스(104) 내에 제공된 프로그램 가능한 스위치에 의해 결정된다. 도 1의 B는 스위치 박스(104)의 확대 도면이다. 예컨대, 수평 배선 그룹(103a)과 수직 배선 그룹(103b) 각각이 4개의 배선들로 이루어질 때, 수평 배선 그룹들(103a)과 수직 배선 그룹들(103b)의 16개의 교차부들이 존재한다. 스위치 그룹(106)이 모든 교차부들에 제공되면, 신호 지연, 칩 면적의 증가, 및 비용 증가와 같은 상당한 단점들이 존재한다. 이들 단점들의 견지에서, 예컨대, 도 1의 B에 도시된 바와 같이, 스위치 그룹(106)은 16개의 교차부들 중 대각으로 위치된 교차부들에만 오로지 제공된다. 즉, 하나의 스위치 박스(104) 내에서 하나의 수평 배선만이 오로지 하나의 스위치 그룹(106)을 갖고, 이 스위치 그룹은 오로지 하나의 수직 배선과 공유된다.
스위치 그룹(106)은 복수의 스위치들로 이루어진다. 도 2는 스위치 그룹(106)의 구조를 도시한다. 스위치 그룹(106)은 도 1의 B에서 수평 배선 그룹(103a) 내에 포함된 하나의 배선(111)과 수직 배선 그룹(103b) 내에 포함된 하나의 배선(110)의 교차부에 제공된다. 스위치 그룹(106)은 배선(111)과 배선(110)의 연결을 제어하는 기능을 갖는다. 특히, 스위치 그룹(106)은 스위치들(112 내지 117)을 포함한다. 스위치(112)는 배선(110)의 점(A)과 배선(111)의 점(C) 사이의 전기적인 연결을 제어하는 기능을 갖는다. 스위치(113)는 배선(110)의 점(B)과 배선(111)의 점(C) 사이의 전기적인 연결을 제어하는 기능을 갖는다. 스위치(115)는 배선(110)의 점(A)과 배선(111)의 점(D) 사이의 전기적인 연결을 제어하는 기능을 갖는다. 스위치(114)는 배선(110)의 점(B)과 배선(111)의 점(D) 사이의 전기적인 연결을 제어하는 기능을 갖는다. 스위치(116)는 배선(110)의 점(A)과 점(B) 사이의 전기적인 연결을 제어하는 기능을 갖는다. 스위치(117)는 배선(111)의 점(C)과 점(D) 사이의 전기적인 연결을 제어하는 기능을 갖는다.
스위치들(112 내지 117)은 각각 구성 데이터를 기억하고, 스위치들(112 내지 117)의 각각의 온/오프 상태는 구성 데이터에 따라 선택된다.
(스위치(200)의 구조)
도 3은 본 실시예의 스위치(200)를 도시한다. 스위치(200)는 도 2의 스위치들(112 내지 117)의 각각에 대응하고, PLD 내에서 프로그램 가능한 로직 소자(212)(도 3에서 PLE1로 표시됨)와 프로그램 가능한 로직 소자(218)(도 3에서 PLE2로 표시됨) 사이의 연결을 제어한다. 프로그램 가능한 로직 소자들(212 및 218) 각각은 도 1의 복수의 프로그램 가능한 로직 소자들(102) 중 하나에 대응하고, 조합 회로, 플립-플롭, 로직 소자, 등을 포함한다. 조합 회로는 룩업 테이블, AND-OR 회로, 등으로 이루어지고, 구성 데이터에 따라 재구성될 수 있다. 예컨대, 도 3에서, 프로그램 가능한 로직 소자(212)는 룩업 테이블(213), 플립-플롭(214) 및 AND 회로(215)를 포함하고, 프로그램 가능한 로직 소자(218)는 룩업 테이블(219), 플립-플롭(220) 및 AND 회로(221)를 포함한다. 동일한 클록 신호가 배선(216)으로부터 플립-플롭들(214 및 220)에 입력되고, 프로그램 가능한 로직 소자들(212 및 218)의 동기화를 위하여 사용된다. 동일한 인에이블 신호가 배선(217)으로부터 AND 회로들(215 및 221)에 입력된다.
스위치(200)는 각각이 제 1 트랜지스터, 제 2 트랜지스터 및 커패시터를 포함하는 3개의 그룹들을 갖는 회로로 이루어진다. 제 1 트랜지스터를 위해 실리콘보다 더 넓은 밴드 갭과 더 낮은 진성 캐리어 밀도를 갖는 반도체 재료가 사용된다. 이러한 재료의 예는 산화물 반도체이다. 도 3에서, 산화물 반도체를 나타내는 기호 "OS"가 산화물 반도체가 사용된 트랜지스터들 아래에 주어졌다. 산화물 반도체는 제 1 트랜지스터의 채널 형성 영역을 위해 사용된다. 한편, 제 2 트랜지스터는 예컨대 채널 형성 영역을 위해 실리콘과 같은 반도체 재료를 사용하는 트랜지스터인 것이 바람직하고, 따라서 제 1 트랜지스터보다 더 빠른 속도로 동작할 수 있다. 본 실시예에서, 제 2 트랜지스터는 특히 n-채널 트랜지스터이다.
도 3에 도시된 바와 같이, 스위치(200)는 특히 제 1 트랜지스터들(201a, 201b 및 201c), 제 2 트랜지스터들(202a, 202b 및 202c) 및 커패시터들(204a, 204b 및 204c)을 포함한다. 제 1 트랜지스터들(201a, 201b 및 201c)의 게이트들은 각 배선들(206a, 206b 및 206c)에 전기적으로 연결된다. 기록 신호는 배선들(206a 내지206c)에 입력된다. 제 1 트랜지스터들(201a 내지 201c)의 소스들은 공통 배선(207)에 전기적으로 연결된다. 기록 데이터 신호는 배선(207)에 입력된다. 제 1 트랜지스터들(201a, 201b 및 201c)의 드레인들은 제 2 트랜지스터들(202a, 202b 및 202c)의 각 게이트들에 전기적으로 연결된다. 제 1 트랜지스터들(201a, 201b 및 201c)의 드레인들은 또한 커패시터(204a)의 한 쌍의 전극들 중 하나, 커패시터(204b)의 한 쌍의 전극들 중 하나, 및 커패시터(204c)의 한 쌍의 전극들 중 하나에 각각 전기적으로 연결된다. 제 2 트랜지스터들(202a 내지 202c)은 서로 병렬로 전기적으로 연결된다. 즉, 제 2 트랜지스터들(202a 내지 202c)의 소스들은 서로 연결되고, 제 2 트랜지스터들(202a 내지 202c)의 드레인들은 서로 연결된다. 제 2 트랜지스터들(202a 내지 202c)의 소스들은 배선(210)을 통해 프로그램 가능한 로직 소자(212)의 출력 단자에 전기적으로 연결된다. 제 2 트랜지스터들(202a 내지 202c)의 드레인들은 배선(211)을 통해 프로그램 가능한 로직 소자(218)의 입력 단자에 전기적으로 연결된다. 커패시터(204a)의 한 쌍의 전극들 중 다른 하나는 선택 신호가 입력되는 배선(205a)에 전기적으로 연결된다. 커패시터(204b)의 한 쌍의 전극들 중 다른 하나는 선택 신호가 입력되는 배선(205b)에 전기적으로 연결된다. 커패시터(204c)의 한 쌍의 전극들 중 다른 하나는 선택 신호가 입력되는 배선(205c)에 전기적으로 연결된다. 여기에서, 제 1 트랜지스터들(201a, 201b 및 201c)의 드레인들이 제 2 트랜지스터들(202a, 202b 및 202c)의 각 게이트들 및 커패시터들(204a, 204b 및 204c)의 각 전극들에 전기적으로 연결되는 점들은 각각 노드들(203a, 203b 및 203c)로 언급된다. 구성 데이터는 노드들(203a 내지 203c)에서 기억된다.
이러한 방식으로, 본 실시예 내의 스위치(200)는 각각이 제 1 및 제 2 트랜지스터들과 커패시터를 포함하는 3개의 그룹들(230, 231 및 232)로 이루어진다.
프로그램 가능한 로직 소자(212)의 출력 신호는 배선(210)에 출력되고, 스위치(200)를 통해 배선(211)에 공급되어, 프로그램 가능한 로직 소자(218)에 입력된다.
배선들(206a 내지 206c)의 전위들이 높게("H") 설정되고, "H" 또는 낮은 상태("L")에 대응하는 전위가 배선(207)에 공급될 때, 배선(207)의 전위에 대응하는 전하들은 각각 노드들(203a 내지 203c)에서 기억될 수 있다. 이때, 배선들(210 및 211) 중 적어도 하나는 "L"로 설정되는 것이 바람직함을 주목해야 한다.
여기에서, 제 1 트랜지스터들(201a 내지 201c)로서 극히 낮은 오프-상태 전류를 갖는 트랜지스터의 사용을 통해, 노드들(203a 내지 203c)에 기억된 전하는 배선들(206a 내지 206c)이 "L"인 동안 일정하게 유지될 수 있다. 즉, 입력된 데이터는 기억될 수 있다. 배선들(206a 내지 206c)이 "L"로 설정되고, 배선들(205a 내지 205c)이 "H"로 설정될 때, 제 2 트랜지스터들(202a 내지 202c)의 온/오프 상태는 각 노드들(203a 내지 203c)에 기억된 전하에 따라 변화된다. 즉, 배선들(205a 내지 205c) 중 하나를 선택함으로써, 스위치(200)의 온/오프 상태는 노드(203a), 노드(203b), 또는 노드(203c)에 기억된 전하에 따라 순간적으로 스위칭될 수 있다.
여기에서, 노드들(203a, 203b 및 203c)에 기억된 전하가 각각 제 1 구성 데이터, 제 2 구성 데이터 및 제 3 구성 데이터에 관련될 때, 구성 데이터는 배선들(205a, 205b, 및 205c) 사이를 스위칭함으로써 스위칭될 수 있다.
이러한 구조는 복수의 구성 데이터를 기억한 메모리 디바이스로부터 데이터를 판독하기 위한 시간을 줄일 수 있다. 결과적으로, 구성 데이터가 고속으로 스위칭될 수 있는 PLD가 제공될 수 있다.
신호가 스위치(200)를 통과할 때, 신호의 전위는 간혹 스위치의 저항에 따라 낮아지기 때문에, 배선(211)에 래치가 제공되는 것이 바람직하다. 래치는 인버터와 풀업 트랜지스터로 이루어질 수 있다.
도 3은 프로그램 가능한 로직 소자들 사이에 하나의 스위치가 제공되는 경우를 도시하고; 대안적으로 복수의 스위치들이 프로그램 가능한 로직 소자들 사이에서 직렬로 연결될 수 있다. 대안적으로, 복수의 배선들과 복수의 배선들 사이의 연결을 제어하는 교차점 스위치가 이러한 구조를 적용함으로써 형성될 수 있다. 신호가 복수의 스위치들을 통과하는 경우, 신호의 전위는 간혹 스위치들의 저항에 따라 낮아진다.
일 예로서, 도 12의 A는 복수의 스위치들이 프로그램 가능한 로직 소자들 사이에 제공되는 경우를 도시한다. 구성 데이터를 설정함으로써, 상부 좌측의 프로그램 가능한 로직 소자(102)는 예컨대 하부 우측의 프로그램 가능한 로직 소자(102)에 전기적으로 연결된다. 이 경우, 이들 프로그램 가능한 로직 소자들(102)은 3개의 스위치 박스들(104)을 통해 서로 전기적으로 연결된다; 따라서 신호는 직렬로 연결된 적어도 3개의 스위치들을 통과한다. 그러므로, 스위치 저항으로 인한 신호 전위의 감소를 방지하기 위하여, 모든 미리 결정된 수의 스위치들에 래치들이 위치하는 것이 바람직하다.
도 12의 B에 도시된 바와 같이, 래치는 인버터(52)의 출력 단자를 풀업 트랜지스터(51)의 입력 단자에 전기적으로 연결함으로써 구성될 수 있다. 더욱이, 도 12의 C에 도시된 바와 같이, 래치는 인버터(54)의 출력 단자를 인버터(53)의 입력 단자에 연결하고, 인버터(54)의 입력 단자를 인버터(53)의 출력 단자에 연결함으로써 구성될 수 있다.
(스위치(200)의 동작)
다음에, 도 3에 도시된 스위치(200)를 동작하는 방법의 예가 도 4의 타이밍도를 참조하여 기술될 것이다.
여기에서 일 예로서, "H"인 배선들(206a 내지 206c)의 전위들은 +V이고, "L"인 배선들(206a 내지 206c)의 전위들은 -V이다. "H"인 배선들(205a 내지 205c)의 전위들은 +V이고, "L"인 배선들(205a 내지 205c)의 전위들은 0이다. "H"인 배선(207)의 전위는 +V이고, "L"인 배선(207)의 전위는 0이다. "H"인 배선들(210, 211, 216 및 217)의 전위들은 +V이고, "L"인 배선들(210, 211, 216 및 217)의 전위들은 0이다.
초기 상태로서, 배선(205c)이 "H"이고, 노드(203c)의 전위가 +V인 경우가 고려된다. 즉, 스위치(200)의 온/오프 상태는 제 3 구성 데이터에 따라 결정되고, 스위치(200)는 초기 상태에서 온 상태이다. 더욱이, 노드들(203a 및 203b)의 전위들은 초기 상태에서 -V이다.
먼저, 구성 데이터의 기록(시간(T1) 내지 시간(T6))이 기술된다.
시간(T2)에, 배선들(206a 및 205a)은 "H"로 설정되고, 배선(217)은 "L"로 설정되고, 배선(207)은 "L"로 설정된다. 이때, 노드(203a)의 전위는 0이 된다; 이러한 전위는 스위치(200)를 턴오프시키기 위한 전위에 대응한다. 즉, 이 상태는 스위치(200)가 제 1 구성 데이터로서 "L"을 기억하는 상태에 대응한다. 프로그램 가능한 로직 소자(212)의 출력이 "L"임을 주목해야 한다.
시간(T3)에, 배선들(206a 및 205a)은 "L"로 설정된다. 이때, 노드(203a)의 전위는 -V가 된다.
시간(T5)에, 배선들(206b 및 205b)은 "H"로 설정되고, 배선(217)은 "L"로 설정되고, 배선(207)은 "H"로 설정된다. 이때, 노드(203b)의 전위는 +V가 된다; 이러한 전위는 스위치(200)를 턴온시키기 위한 전위에 대응한다. 즉, 이 상태는 스위치(200)가 제 2 구성 데이터로서 "H"를 기억하는 상태에 대응한다. 프로그램 가능한 로직 소자(212)의 출력이 "L"임을 주목해야 한다.
시간(T6)에, 배선들(206b 및 205b)은 "L"로 설정된다. 이때, 노드(203b)의 전위는 0이 된다.
구성 데이터의 기록이, 가능한 짧은 시간에 그리고 각각이 배선(216)에 입력된 클록 신호의 양의 에지의 시간인 시간(T1) 및 시간(T4) 이후 가능한 빨리, 종료되는 것이 바람직함을 주목해야 한다. 특히, 구성 데이터의 기록이 플립-플롭의 유지 시간이 시간(T1)과 시간(T4)을 통과한 이후 시작되는 것이 바람직하다. 이러한 구조를 통해, 구성 데이터는 PLD의 동작을 간섭하지 않고 재기록될 수 있다.
다음에, 구성 데이터의 스위칭(시간(T7) 내지 시간(T10))이 기술된다.
시간(T8)에, 배선(205a)은 "H"로 설정되고, 배선(205c)은 "L"로 설정된다. 이때, 노드(203a)의 전위는 0이 되고, 노드(203c)의 전위는 0이 된다. 따라서, 스위치(200)는 턴오프되고, 이는 제 1 구성 데이터로의 스위칭이 완료됨을 의미한다.
시간(T10)에, 배선(205a)은 "L"로 설정되고, 배선(205b)은 "H"로 설정된다. 이때, 노드(203a)의 전위는 -V가 되고, 노드(203b)의 전위는 +V가 된다. 따라서, 스위치(200)는 턴온되고, 이는 제 2 구성 데이터로의 스위칭이 완료됨을 의미한다.
구성 데이터의 스위칭이 각각이 배선(216)에 입력된 클록 신호의 양의 에지의 시간인 시간(T7) 및 시간(T9) 이후 가능한 빨리 수행되는 것이 바람직함을 주목해야 한다. 특히, 구성 데이터의 스위칭이 플립-플롭의 유지 시간이 시간(T7)과 시간(T9)을 통과한 이후 수행되는 것이 바람직하다. 이러한 구조를 통해, 구성 데이터는 PLD의 동작을 손상시키지 않고 스위칭될 수 있다.
상기 구조를 통해, 동적 구성이 가능한 고속 구성을 달성하고 짧은 시동 시간을 갖는 낮은 소비 전력의 PLD를 제공하는 것이 가능하다.
도 4에서 스위치(200)를 동작시키는 방법에 있어서, 배선들(205a 내지 205c)의 전위들은 구성 데이터를 노드들(203a 내지 203c)에 기록하기 위하여 변화된다. 그러나, 구성 데이터는, 제 2 트랜지스터들(202a 내지 202c)의 게이트 커패시턴스가 소스-게이트 커패시턴스와 드레인-게이트 커패시턴스보다 훨씬 클 때, 또는 추가적인 기억 커패시터가 제 2 트랜지스터들(202a 내지 202c)의 게이트들에 전기적으로 연결되고, 게이트 커패시턴스 및 기억 커패시턴스가 소스-게이트 커패시턴스 및 드레인-게이트 커패시턴스보다 훨씬 클 때, 배선들(205a 내지 205c)의 전위들의 변화 없이 기록될 수 있다.
또한, 도 4에서 스위치(200)를 동작시키는 방법에 있어서, 구성 데이터를 노드들(203a 내지 203c)에 기록하기 위하여, 인에이블 신호 0이 배선(217)에 입력된다(프로그램 가능한 로직 소자(212)의 출력은 0이다). 그러나, 구성 데이터는, 제 2 트랜지스터들(202a 내지 202c)의 게이트 커패시턴스가 소스-게이트 커패시턴스 및 드레인-게이트 커패시턴스보다 훨씬 클 때, 또는 추가적인 기억 커패시터가 제 2 트랜지스터들(202a 내지 202c)의 게이트들에 전기적으로 연결되고, 게이트 커패시턴스 및 기억 커패시턴스가 소스-게이트 커패시턴스 및 드레인-게이트 커패시턴스보다 훨씬 클 때, 배선(217)에 입력된 인에이블 신호가 (프로그램 가능한 로직 소자(212)의 출력을 0으로 설정하지 않고) 1로 유지되는 상태에서, 기록될 수 있다.
본 실시예는 다른 실시예들 중 어느 하나와 적절하게 결합될 수 있다.
(실시예 2)
실시예 2에서, 실시예 1에 도시된 스위치(200)에 사용된 n-채널 제 2 트랜지스터들이 p-채널 제 2 트랜지스터들로 대체된 스위치(300)가 도 5 및 도 6을 참조하여 기술될 것이다.
(스위치(300)의 구조)
도 5는 본 실시예의 스위치(300)를 도시한다. 스위치(300)는 도 2의 스위치들(112 내지 117) 각각에 대응하고, 그 구조는, n-채널 제 2 트랜지스터들(202a 내지 202c)이 반대 극성을 갖는 트랜지스터들, 즉 p-채널 제 2 트랜지스터들(302a 내지 302c)로 대체된 것을 제외하고 실시예 1에 기술된 스위치(200)의 구조와 동일하다.
스위치(300)는 PLD 내에서 프로그램 가능한 로직 소자(312)와 프로그램 가능한 로직 소자(318) 사이의 연결을 제어한다. 프로그램 가능한 로직 소자들(312 및 318) 각각은 도 1의 복수의 프로그램 가능한 로직 소자들(102) 중 하나에 대응한다. 예컨대, 도 5에서, 프로그램 가능한 로직 소자(312)는 룩업 테이블(313), 플립-플롭(314) 및 AND 회로(315)로 이루어질 수 있고, 프로그램 가능한 로직 소자(318)는 룩업 테이블(319), 플립-플롭(320) 및 AND 회로(321)로 이루어질 수 있다.
실시예 1에서 기술된 스위치(200)와 유사하게, 스위치(300)는 각각이 제 1 트랜지스터, 제 2 트랜지스터 및 커패시터를 포함하는 3개의 그룹들을 갖는 회로로 이루어진다. 제 1 트랜지스터를 위해 실리콘보다 더 넓은 밴드 갭과 더 낮은 진성 캐리어 밀도를 갖는 반도체 재료가 사용된다. 산화물 반도체는 제 1 트랜지스터의 채널 형성 영역을 위해 사용된다. 한편, 제 2 트랜지스터는 예컨대 채널 형성 영역을 위해 실리콘과 같은 반도체 재료를 사용하는 트랜지스터인 것이 바람직하고, 따라서 제 1 트랜지스터보다 더 빠른 속도로 동작할 수 있다. 본 실시예에서, 제 2 트랜지스터는 특히 p-채널 트랜지스터이다.
도 5에 도시된 바와 같이, 스위치(300)는 특히 제 1 트랜지스터들(301a, 301b 및 301c), 제 2 트랜지스터들(302a, 302b 및 302c) 및 커패시터들(304a, 304b 및 304c)을 포함한다. 제 1 트랜지스터들(301a, 301b 및 301c)의 게이트들은 각 배선들(306a, 306b 및 306c)에 전기적으로 연결된다. 기록 신호는 배선들(306a 내지 306c)에 입력된다. 제 1 트랜지스터들(301a 내지 301c)의 소스들은 공통 배선(307)에 전기적으로 연결된다. 기록 데이터 신호는 배선(307)에 입력된다. 제 1 트랜지스터들(301a, 301b 및 301c)의 드레인들은 제 2 트랜지스터들(302a, 302b 및 302c)의 각 게이트들에 전기적으로 연결된다. 제 1 트랜지스터들(301a, 301b 및 301c)의 드레인들은 또한 커패시터(304a)의 한 쌍의 전극들 중 하나, 커패시터(304b)의 한 쌍의 전극들 중 하나, 및 커패시터(304c)의 한 쌍의 전극들 중 하나에 각각 전기적으로 연결된다. p-채널의 제 2 트랜지스터들(302a 내지 302c)은 서로 병렬로 전기적으로 연결된다. 즉, 제 2 트랜지스터들(302a 내지 302c)의 소스들이 서로 연결되고, 제 2 트랜지스터들(302a 내지 302c)의 드레인들이 서로 연결된다. 제 2 트랜지스터들(302a 내지 302c)의 소스들은 배선(310)을 통해 프로그램 가능한 로직 소자(312)의 출력 단자에 전기적으로 연결된다. 제 2 트랜지스터들(302a 내지 302c)의 드레인들은 배선(311)을 통해 프로그램 가능한 로직 소자(318)의 입력 단자에 전기적으로 연결된다. 커패시터(304a)의 한 쌍의 전극들 중 다른 하나는 선택 신호가 입력되는 배선(305a)에 전기적으로 연결된다. 커패시터(304b)의 한 쌍의 전극들 중 다른 하나는 선택 신호가 입력되는 배선(305b)에 전기적으로 연결된다. 커패시터(304c)의 한 쌍의 전극들 중 다른 하나는 선택 신호가 입력되는 배선(305c)에 전기적으로 연결된다. 여기에서, 제 1 트랜지스터들(301a, 301b 및 301c)의 드레인들이 제 2 트랜지스터들(302a, 302b 및 302c)의 각 게이트들 및 커패시터들(304a, 304b 및 304c)의 각 전극들에 전기적으로 연결되는 점들은 각각 노드들(303a, 303b 및 303c)로 언급된다. 구성 데이터는 노드들(303a 내지 303c)에서 기억된다.
이러한 방식으로, 본 실시예 내의 스위치(300)는 각각이 제 1 및 제 2 트랜지스터들과 커패시터를 포함하는 3개의 그룹들(330, 331 및 332)로 이루어진다.
프로그램 가능한 로직 소자(312)의 출력 신호는 배선(310)에 출력되고, 스위치(300)를 통해 배선(311)에 공급되어, 프로그램 가능한 로직 소자(318)에 입력된다.
배선들(306a 내지 306c)의 전위들이 높게("H") 설정되고, "H" 또는 낮은 상태("L")에 대응하는 전위가 배선(307)에 공급될 때, 배선(307)의 전위에 대응하는 전하들은 각각 노드들(303a 내지 303c)에서 기억될 수 있다. 이때, 배선들(310 및 311) 중 적어도 하나는 "L"로 설정되는 것이 바람직함을 주목해야 한다.
여기에서, 제 1 트랜지스터들(301a 내지 301c)로서 극히 낮은 오프-상태 전류를 갖는 트랜지스터의 사용을 통해, 노드들(303a 내지 303c)에 기억된 전하는 배선들(306a 내지 306c)이 "L"인 동안 일정하게 유지될 수 있다. 즉, 입력된 데이터는 기억될 수 있다. 배선들(306a 내지 306c)이 "L"로 설정되고, 배선들(305a 내지 305c)이 "L"로 설정될 때, 제 2 트랜지스터들(302a 내지 302c)의 온/오프 상태들은 각 노드들(303a 내지 303c)에 기억된 전하에 따라 변화된다. 즉, 배선들(305a 내지 305c) 중 하나를 선택함으로써, 스위치(300)의 온/오프 상태는 노드(303a), 노드(303b), 또는 노드(303c)에 기억된 전하에 따라 순간적으로 스위칭될 수 있다.
여기에서, 노드들(303a, 303b 및 303c)에 기억된 전하가 각각 제 1 구성 데이터, 제 2 구성 데이터 및 제 3 구성 데이터에 관련될 때, 구성 데이터는 배선들(305a, 305b, 및 305c) 사이를 스위칭함으로써 스위칭될 수 있다.
이러한 구조는 복수의 구성 데이터를 기억하는 메모리 디바이스로부터 데이터를 판독하기 위한 시간을 줄일 수 있다. 결과적으로, 구성 데이터가 고속으로 스위칭될 수 있는 PLD가 제공될 수 있다.
신호가 스위치(300)를 통과할 때, 신호의 전위는 간혹 스위치의 저항에 따라 낮아진다. 전위 감소를 방지하기 위한 래치들은 실시예 1에서 기술된 바와 같이 배열될 수 있다.
(스위치(300)의 동작)
다음에, 도 5에 도시된 스위치(300)를 동작하는 방법의 예가 도 6의 타이밍도를 참조하여 기술될 것이다.
여기에서 일 예로서, "H"인 배선들(306a 내지 306c)의 전위들은 +V이고, "L"인 배선들(306a 내지 306c)의 전위들은 0이다. "H"인 배선들(305a 내지 305c)의 전위들은 +V이고, "L"인 배선들(305a 내지 305c)의 전위들은 0이다. "H"인 배선(307)의 전위는 +V이고, "L"인 배선(307)의 전위는 0이다. "H"인 배선들(310, 311, 316 및 317)의 전위들은 +V이고, "L"인 배선들(310, 311, 316 및 317)의 전위들은 0이다.
초기 상태로서, 배선(305c)이 "L"이고, 노드(303c)의 전위가 0인 경우가 고려된다. 즉, 스위치(300)의 온/오프 상태는 제 3 구성 데이터에 따라 결정되고, 스위치(300)는 초기 상태에서 온 상태이다. 더욱이, 노드들(303a 및 303b)의 전위들은 초기 상태에서 +2 V이다.
먼저, 구성 데이터의 기록(시간(T1) 내지 시간(T6))이 기술된다.
시간(T2)에, 배선(306a)은 "H"로, 배선(305a)은 "L"로, 배선(317)은 "L"로, 및 배선(307)은 "H"로 설정된다. 이때, 노드(303a)의 전위는 +V가 되고; 이러한 전위는 스위치(300)를 턴오프시키기 위한 전위에 대응한다. 즉, 이 상태는 스위치(300)가 제 1 구성 데이터로서 "H"를 기억하는 상태에 대응한다. 프로그램 가능한 로직 소자(312)의 출력이 "L"임을 주목해야 한다.
시간(T3)에, 배선(306a)은 "L"로 설정되고, 배선(305a)은 "H"로 설정된다. 이때, 노드(303a)의 전위는 +2 V가 된다.
시간(T5)에, 배선(306b)은 "H"로 설정되고, 배선(305b)은 "L"로 설정되고, 배선(317)은 "L"로 설정되고, 배선(307)은 "L"로 설정된다. 이때, 노드(303b)의 전위는 0이 된다; 이러한 전위는 스위치(300)를 턴온시키기 위한 전위에 대응한다. 즉, 이 상태는 스위치(300)가 제 2 구성 데이터로서 "H"를 기억하는 상태에 대응한다. 프로그램 가능한 로직 소자(312)의 출력이 "L"임을 주목해야 한다.
시간(T6)에, 배선(306b)은 "L"로 설정되고, 배선(305b)은 "H"로 설정된다. 이때, 노드(303b)의 전위는 +V가 된다.
구성 데이터의 기록이, 가능한 짧은 시간에 그리고 각각이 배선(316)에 입력된 클록 신호의 양의 에지의 시간인 시간(T1) 및 시간(T4) 이후 가능한 빨리 종료되는 것이 바람직함을 주목해야 한다. 특히, 구성 데이터의 기록이 플립-플롭의 유지 시간이 시간(T1)과 시간(T4)을 통과한 이후 시작되는 것이 바람직하다. 이러한 구조를 통해, 구성 데이터는 PLD의 동작을 간섭하지 않고 재기록될 수 있다.
다음에, 구성 데이터의 스위칭(시간(T7) 내지 시간(T10))이 기술된다.
시간(T8)에, 배선(305a)은 "L"로 설정되고, 배선(305c)은 "H"로 설정된다. 이때, 노드(303a)의 전위는 +V가 되고, 노드(303c)의 전위는 +V가 된다. 따라서, 스위치(300)는 턴오프되고, 이는 제 1 구성 데이터로의 스위칭이 완료됨을 의미한다.
시간(T10)에, 배선(305a)은 "H"로 설정되고, 배선(305b)은 "L"로 설정된다. 이때, 노드(303a)의 전위는 +2 V가 되고, 노드(303b)의 전위는 0이 된다. 따라서, 스위치(300)는 턴온되고, 이는 제 2 구성 데이터로의 스위칭이 완료됨을 의미한다.
구성 데이터의 스위칭이 각각이 배선(316)에 입력된 클록 신호의 양의 에지의 시간인 시간(T7) 및 시간(T9) 이후 가능한 빨리 수행되는 것이 바람직함을 주목해야 한다. 특히, 구성 데이터의 스위칭이 플립-플롭의 유지 시간이 시간(T7)과 시간(T9)을 통과한 이후 수행되는 것이 바람직하다. 이러한 구조를 통해, 구성 데이터는 PLD의 동작을 손상시키지 않고 스위칭될 수 있다.
상기 구조를 통해, 동적 구성이 가능한 고속 구성을 달성하고 짧은 시동 시간을 갖는 낮은 소비 전력의 PLD를 제공하는 것이 가능하다.
제 2 트랜지스터가 p-채널 트랜지스터이기 때문에, "-V"의 전위가 본 실시예의 스위치(300)에서 필요하지 않음을 언급할 가치가 있다. 이러한 이유로, 전원 전압들의 수는 실시예 1에 기술된 스위치(200)와 비교하여 감소될 수 있다. 다른 한 편으로, p-채널 트랜지스터가 스위치(300) 내의 제 2 트랜지스터로서 사용되기 때문에, 스위치(300)의 스위칭 속도가 실시예 1에서 기술된 n-채널 제 2 트랜지스터를 포함하는 스위치(200)의 스위칭 속도보다 낮을 가능성이 일반적으로 존재한다. 따라서, 의도된 용도에 따라 적절하게 스위치(200) 또는 스위치(300)를 선택하는 것이 바람직하다.
도 6에서 스위치(300)를 동작시키는 방법에 있어서, 배선들(305a 내지 305c)의 전위들은 구성 데이터를 노드들(303a 내지 303c)에 기록하도록 변화된다. 그러나, 구성 데이터는, 제 2 트랜지스터들(302a 내지 302c)의 게이트 커패시턴스가 소스-게이트 커패시턴스 및 드레인-게이트 커패시턴스보다 훨씬 클 때, 또는 추가적인 기억 커패시터가 제 2 트랜지스터들(302a 내지 302c)의 게이트들에 전기적으로 연결되고, 게이트 커패시턴스 및 기억 커패시턴스가 소스-게이트 커패시턴스 및 드레인-게이트 커패시턴스보다 훨씬 클 때, 배선들(305a 내지 305c)의 전위의 변화 없이 기록될 수 있다.
또한, 도 6에서 스위치(300)를 동작시키는 방법에 있어서, 구성 데이터를 노드들(303a 내지 303c)에 기록하기 위하여, 인에이블 신호 0이 배선(317)에 입력된다(프로그램 가능한 로직 소자(312)의 출력은 0이다). 그러나, 구성 데이터는, 제 2 트랜지스터들(302a 내지 302c)의 게이트 커패시턴스가 소스-게이트 커패시턴스 및 드레인-게이트 커패시턴스보다 훨씬 클 때, 또는 추가적인 기억 커패시터가 제 2 트랜지스터들(302a 내지 302c)의 게이트들에 전기적으로 연결되고, 게이트 커패시턴스 및 기억 커패시턴스가 소스-게이트 커패시턴스 및 드레인-게이트 커패시턴스보다 훨씬 클 때, 배선(317)에 입력된 인에이블 신호가 (프로그램 가능한 로직 소자(312)의 출력을 0으로 설정하지 않고) 1로 유지되는 상태에서, 기록될 수 있다.
본 실시예는 다른 실시예들 중 어느 하나와 적절하게 결합될 수 있다.
(실시예 3)
실시예 1은 각각이 제 1 트랜지스터, 제 2 트랜지스터 및 커패시터를 포함하는 3개의 그룹들을 사용하는 스위치(200)를 도시하는 반면, 실시예 3은 이들 소자들의 적어도 3개의 그룹들(이하에서는 N개의 그룹들로 언급하고, 여기에서 N은 3이상의 정수이다)을 포함하는 스위치(400)를 도 7을 참조하여 설명할 것이다.
스위치(400)는 도 2의 스위치들(112 내지 117)의 각각에 대응하고, PLD 내에서 프로그램 가능한 로직 소자(412)와 프로그램 가능한 로직 소자(418) 사이의 연결을 제어한다. 프로그램 가능한 로직 소자들(412 및 418) 각각은 도 1의 복수의 프로그램 가능한 로직 소자들(102) 중 하나에 대응한다. 예컨대, 도 7에서 프로그램 가능한 로직 소자(412)는 룩업 테이블(413), 플립-플롭(414) 및 AND 회로(415)로 이루어질 수 있고, 프로그램 가능한 로직 소자(418)는 룩업 테이블(419), 플립-플롭(420) 및 AND 회로(421)로 이루어질 수 있다.
실시예 1에서 기술된 스위치(200)에서와 같이, 스위치(400) 내의 제 1 트랜지스터는 실리콘보다 더 넓은 밴드 갭과 더 낮은 진성 캐리어 밀도를 갖는 반도체 재료를 사용한다. 산화물 반도체는 제 1 트랜지스터의 채널 형성 영역을 위해 사용된다. 한편, 제 2 트랜지스터는 예컨대 채널 형성 영역을 위해 실리콘과 같은 반도체 재료를 사용하는 트랜지스터인 것이 바람직하고, 따라서 제 1 트랜지스터보다 더 빠른 속도로 동작할 수 있다. 본 실시예에서, 제 2 트랜지스터는 특히 n-채널 트랜지스터이다.
도 7에 도시된 바와 같이, 스위치(400)는 특히 제 1 그룹 내의 제 1 트랜지스터(401a), 제 2 그룹 내의 제 1 트랜지스터(401b) 및 N번째 그룹 내의 제 1 트랜지스터(401n)(제 3 내지 (N-1)번째 그룹들 내의 제 1 트랜지스터는 미도시); 제 1 그룹 내의 제 2 트랜지스터(402a), 제 2 그룹 내의 제 2 트랜지스터(402b) 및 N번째 그룹 내의 제 2 트랜지스터(402n)(제 3 내지 (N-1)번째 그룹들 내의 제 2 트랜지스터는 미도시); 및 제 1 그룹 내의 커패시터(404a), 제 2 그룹 내의 커패시터(404b) 및 N번째 그룹 내의 커패시터(404n)(제 3 내지 (N-1)번째 그룹들 내의 커패시터는 미도시);를 포함한다.
제 1 트랜지스터들(401a, 401b, 및 401n)의 게이트들은 각 배선들(406a, 406b, 및 406n)에 전기적으로 연결된다. 기록 신호는 배선들(406a, 406b, 및 406n)에 입력된다. 제 1 트랜지스터들(401a, 401b, 및 401n)의 소스들은 공통 배선(407)에 전기적으로 연결된다. 기록 데이터 신호는 배선(407)에 입력된다. 제 1 트랜지스터들(401a, 401b, 및 401n)의 드레인들은 제 2 트랜지스터들(402a, 402b, 및 402n)의 각 게이트들에 전기적으로 연결된다. 제 1 트랜지스터들(401a, 401b, 및 401n)의 드레인들은 또한 커패시터(404a)의 한 쌍의 전극들 중 하나, 커패시터(404b)의 한 쌍의 전극들 중 하나, 및 커패시터(404n)의 한 쌍의 전극들 중 하나에 각각 전기적으로 연결된다. p-채널의 제 2 트랜지스터들(402a, 402b, 및 402n)은 서로 병렬로 전기적으로 연결된다. 즉, 제 2 트랜지스터들(402a, 402b, 및 402n)의 소스들이 서로 연결되고, 제 2 트랜지스터들(402a, 402b, 및 402n)의 드레인들이 서로 연결된다. 제 2 트랜지스터들(402a, 402b, 및 402n)의 소스들은 배선(410)을 통해 프로그램 가능한 로직 소자(412)의 출력 단자에 전기적으로 연결된다. 제 2 트랜지스터들(402a, 402b, 및 402n)의 드레인들은 배선(411)을 통해 프로그램 가능한 로직 소자(418)의 입력 단자에 전기적으로 연결된다. 커패시터(404a)의 한 쌍의 전극들 중 다른 하나는 판독 신호가 입력되는 배선(405a)에 전기적으로 연결된다. 커패시터(404b)의 한 쌍의 전극들 중 다른 하나는 판독 신호가 입력되는 배선(405b)에 전기적으로 연결된다. 커패시터(404n)의 한 쌍의 전극들 중 다른 하나는 판독 신호가 입력되는 배선(405n)에 전기적으로 연결된다. 여기에서, 제 1 트랜지스터들(401a, 401b, 및 401n)의 드레인들이 제 2 트랜지스터들(402a, 402b, 및 402n)의 각 게이트들 및 커패시터들(404a, 404b, 및 404n)의 각 전극들에 전기적으로 연결되는 점들은 각각 노드들(403a, 403b, 및 403n)로 언급된다. 구성 데이터는 노드들(403a, 403b, 및 403n)에 기억된다.
이러한 방식으로, 본 실시예 내의 스위치(400)는 각각이 제 1 및 제 2 트랜지스터들과 커패시터를 포함하는 그룹들(430, 431 및 432)을 포함하는 N개 그룹들로 이루어진다.
프로그램 가능한 로직 소자(412)의 출력 신호는 배선(410)에 출력되고, 스위치(400)를 통해 배선(411)에 공급되어, 프로그램 가능한 로직 소자(418)에 입력된다.
스위치(400)가 실시예 1에서 기술된 동작에 따라 적절하게 동작할 수 있음을 주목해야 한다.
이러한 구조는 복수의 구성 데이터를 기억하는 메모리 디바이스로부터 데이터를 판독하기 위한 시간을 줄일 수 있다. 결과적으로, 구성 데이터가 고속으로 스위칭될 수 있는 PLD가 제공될 수 있다.
본 실시예에 도시된 스위치(400)가 한 번에 복수의 구성 데이터를 기억할 수 있고, 따라서 PLD의 회로 구조를 짧은 시간에 다수 회 변경하는데 효과적임을 언급할 가치가 있다. 스위치(400)에 포함된 그룹들의 최적의 수는 의도된 용도에 따라 적절하게 선택될 수 있음을 주목해야 한다.
본 실시예는 다른 실시예들 중 어느 하나와 적절하게 결합될 수 있다.
(실시예 4)
실시예 1은 각각이 제 1 트랜지스터, 제 2 트랜지스터 및 커패시터를 포함하는 3개의 그룹들을 사용하는 스위치(200)를 도시하는 반면, 실시예 4는 이들 소자들의 오로지 2개의 그룹들만을 포함하는 스위치(500)를 도 8을 참조하여 설명할 것이다.
스위치(500)는 도 2의 스위치들(112 내지 117)의 각각에 대응하고, PLD 내에서 프로그램 가능한 로직 소자(512)와 프로그램 가능한 로직 소자(518) 사이의 연결을 제어한다. 프로그램 가능한 로직 소자들(512 및 518) 각각은 도 1의 복수의 프로그램 가능한 로직 소자들(102) 중 하나에 대응한다. 예컨대, 도 8에서 프로그램 가능한 로직 소자(512)는 룩업 테이블(513), 플립-플롭(514) 및 AND 회로(515)로 이루어질 수 있고, 프로그램 가능한 로직 소자(518)는 룩업 테이블(519), 플립-플롭(520) 및 AND 회로(521)로 이루어질 수 있다.
실시예 1에서 기술된 스위치(200)에서와 같이, 스위치(500) 내의 제 1 트랜지스터는 실리콘보다 더 넓은 밴드 갭과 더 낮은 진성 캐리어 밀도를 갖는 반도체 재료를 사용한다. 산화물 반도체는 제 1 트랜지스터의 채널 형성 영역을 위해 사용된다. 한편, 제 2 트랜지스터는 예컨대 채널 형성 영역을 위해 실리콘과 같은 반도체 재료를 사용하는 트랜지스터인 것이 바람직하고, 따라서 제 1 트랜지스터보다 더 빠른 속도로 동작할 수 있다. 본 실시예에서, 제 2 트랜지스터는 특히 n-채널 트랜지스터이다.
도 8에 도시된 바와 같이, 스위치(500)는 특히 제 1 트랜지스터들(501a 및 501b), 제 2 트랜지스터들(502a 및 502b) 및 커패시터들(504a 및 504b)을 포함한다. 제 1 트랜지스터들(501a 및 501b)의 게이트들은 각 배선들(506a 및 506b)에 전기적으로 연결된다. 기록 신호는 배선들(506a 및 506b)에 입력된다. 제 1 트랜지스터들(501a 및 501b)의 소스들은 공통 배선(507)에 전기적으로 연결된다. 기록 데이터 신호는 배선(507)에 입력된다. 제 1 트랜지스터들(501a 및 501b)의 드레인들은 제 2 트랜지스터들(502a 및 502b)의 각 게이트들에 전기적으로 연결된다. 제 1 트랜지스터들(501a 및 501b)의 드레인들은 또한 커패시터(504a)의 한 쌍의 전극들 중 하나 및 커패시터(504b)의 한 쌍의 전극들 중 하나에 각각 전기적으로 연결된다. 제 2 트랜지스터들(502a 및 502b)은 서로 병렬로 전기적으로 연결된다. 즉, 제 2 트랜지스터들(502a 및 502b)의 소스들은 서로 연결되고, 제 2 트랜지스터들(502a 및 502b)의 드레인들은 서로 연결된다. 제 2 트랜지스터들(502a 및 502b)의 소스들은 배선(510)을 통해 프로그램 가능한 로직 소자(512)의 출력 단자에 전기적으로 연결된다. 제 2 트랜지스터들(502a 및 502b)의 드레인들은 배선(511)을 통해 프로그램 가능한 로직 소자(518)의 입력 단자에 전기적으로 연결된다. 커패시터(504a)의 한 쌍의 전극들 중 다른 하나는 판독 신호가 입력되는 배선(505a)에 전기적으로 연결된다. 커패시터(504b)의 한 쌍의 전극들 중 다른 하나는 판독 신호가 입력되는 배선(505b)에 전기적으로 연결된다. 여기에서, 제 1 트랜지스터들(501a 및 501b)의 드레인들이 제 2 트랜지스터들(502a 및 502b)의 각 게이트들 및 커패시터들(504a 및 504b)의 각 전극들에 전기적으로 연결되는 점들은 각각 노드들(503a 및 503b)로 언급된다. 구성 데이터는 노드들(503a 및 503b)에 기억된다.
이러한 방식으로, 본 실시예 내의 스위치(500)는 각각이 제 1 및 제 2 트랜지스터들과 커패시터를 포함하는 2개의 그룹들(530 및 531)로 이루어진다.
프로그램 가능한 로직 소자(512)의 출력 신호는 배선(510)에 출력되고, 스위치(500)를 통해 배선(511)에 공급되어, 프로그램 가능한 로직 소자(518)에 입력된다.
이러한 구조는 복수의 구성 데이터를 기억하는 메모리 디바이스로부터 데이터를 판독하기 위한 시간을 줄일 수 있다. 결과적으로, 구성 데이터가 고속으로 스위칭될 수 있는 PLD가 제공될 수 있다.
스위치(500)가 실시예 1에 기술된 동작에 따라 적절하게 동작할 수 있고, 선택되지 않은 그룹들(530 및 531) 중 하나의 구성 데이터가 그룹들(530 및 531) 중 다른 하나가 선택되는 기간 내에 변경될 수 있음을 언급할 가치가 있다. 따라서, 선택되지 않은 그룹들 내의 구성 데이터를 다시 순차적으로 설정함으로써, 오로지 2개의 그룹들만을 갖는 스위치가 PLD를 달성할 수 있다.
본 실시예에서 기술된 스위치(500) 내에서, 도 8에 도시된 바와 같이, 트랜지스터(540)가 배선(510)과 배선(511) 사이에 제공될 수 있어서, 구성 데이터가 노드들(503a 및 503b)에 기록될 때 프로그램 가능한 로직 소자들(512 및 518)이 단락될 수 있음을 주목해야 한다. 이러한 구조를 통해, 노드들(503a 및 503b)은 구성 데이터를 안정적으로 기억할 수 있다.
본 실시예는 다른 실시예들 중 어느 하나와 적절하게 결합될 수 있다.
(실시예 5)
실시예 5에서, 실시예 1의 스위치(200)에 포함된 커패시터를 사용하지 않고, 추가적으로 제 3 트랜지스터를 포함하는 스위치(600)가 도 9 및 도 10을 참조하여 기술될 것이다.
(스위치(600)의 구조)
도 9는 본 실시예의 스위치(600)를 도시한다. 스위치(600)는 도 2의 스위치들(112 내지 117) 각각에 대응하고, PLD 내에서 프로그램 가능한 로직 소자(612)와 프로그램 가능한 로직 소자(618) 사이의 연결을 제어한다. 프로그램 가능한 로직 소자들(612 및 618) 각각은 도 1의 복수의 프로그램 가능한 로직 소자들(102) 중 하나에 대응한다. 예컨대, 도 9에서, 프로그램 가능한 로직 소자(612)는 룩업 테이블(613), 플립-플롭(614) 및 AND 회로(615)로 이루어질 수 있고, 프로그램 가능한 로직 소자(618)는 룩업 테이블(619), 플립-플롭(620) 및 AND 회로(621)로 이루어질 수 있다.
스위치(600)는 각각이 제 1 트랜지스터, 제 2 트랜지스터 및 제 3 트랜지스터를 포함하는 3개의 그룹들을 갖는 회로로 이루어진다. 제 1 트랜지스터를 위해 실리콘보다 더 넓은 밴드 갭과 더 낮은 진성 캐리어 밀도를 갖는 반도체 재료가 사용된다. 산화물 반도체는 제 1 트랜지스터의 채널 형성 영역을 위해 사용된다. 한편, 제 2 트랜지스터와 제 3 트랜지스터는 각각 예컨대 채널 형성 영역을 위해 실리콘과 같은 반도체 재료를 사용하는 트랜지스터인 것이 바람직하고, 따라서 제 1 트랜지스터보다 더 빠른 속도로 동작할 수 있다. 본 실시예에서, 제 2 및 제 3 트랜지스터들은 특히 n-채널 트랜지스터들이다.
도 9에 도시된 바와 같이, 스위치(600)는 특히 제 1 트랜지스터들(601a, 601b 및 601c), 제 2 트랜지스터들(602a, 602b 및 602c) 및 제 3 트랜지스터들(608a, 608b 및 608c)을 포함한다. 제 1 트랜지스터들(601a, 601b 및 601c)의 게이트들은 각 배선들(606a, 606b 및 606c)에 전기적으로 연결된다. 기록 신호는 배선들(606a 내지 606c)에 입력된다. 제 1 트랜지스터들(601a 내지 601c)의 소스들은 공통 배선(607)에 전기적으로 연결된다. 기록 데이터 신호는 배선(607)에 입력된다. 제 1 트랜지스터들(601a, 601b 및 601c)의 드레인들은 제 2 트랜지스터들(602a, 602b 및 602c)의 각 게이트들에 전기적으로 연결된다. 제 2 트랜지스터들(602a, 602b 및 602c)의 드레인들은 제 3 트랜지스터들(608a, 608b 및 608c)의 각 소스들에 전기적으로 연결된다. 결과적으로, 제 2 트랜지스터들(602a, 602b 및 602c)은 각각 제 3 트랜지스터들(608a, 608b 및 608c)과 전기적으로 직렬로 연결된다. 제 3 트랜지스터들(608a 내지 608c)의 드레인들은 서로 연결된다. 제 2 트랜지스터들(602a 내지 602c)의 소스들은 배선(610)을 통해 프로그램 가능한 로직 소자(612)의 출력 단자에 전기적으로 연결된다. 제 3 트랜지스터들(608a 내지 608c)의 드레인들은 배선(611)을 통해 프로그램 가능한 로직 소자(618)의 입력 단자에 전기적으로 연결된다. 제 3 트랜지스터들(608a, 608b 및 608c)의 게이트들은 배선들(605a, 605b 및 605c)에 각각 전기적으로 연결된다. 여기에서, 제 1 트랜지스터들(601a, 601b 및 601c)의 드레인들이 제 2 트랜지스터들(602a, 602b 및 602c)의 각 게이트들에 전기적으로 연결되는 점들은 각각 노드들(603a, 603b 및 603c)로 언급된다. 구성 데이터는 노드들(603a 내지 603c)에 기억된다.
이러한 방식으로, 본 실시예 내의 스위치(600)는 각각이 제 1, 제 2, 및 제 3 트랜지스터들을 포함하는 3개의 그룹들(630, 631 및 632)로 이루어진다.
프로그램 가능한 로직 소자(612)의 출력 신호는 배선(610)에 출력되고, 스위치(600)를 통해 배선(611)에 공급되어, 프로그램 가능한 로직 소자(618)에 입력된다.
배선들(606a 내지 606c)의 전위들이 높게("H") 설정되고, "H" 또는 낮은 상태("L")에 대응하는 전위가 배선(607)에 공급될 때, 배선(607)의 전위에 대응하는 전하들은 각각 노드들(603a 내지 603c)에 기억될 수 있다. 이때, 배선들(610 및 611) 중 적어도 하나는 "L"로 설정되는 것이 바람직함을 주목해야 한다.
여기에서, 제 1 트랜지스터들(601a 내지 601c)로서 극히 낮은 오프-상태 전류를 갖는 트랜지스터의 사용을 통해, 노드들(603a 내지 603c)에 기억된 전하는 배선들(606a 내지 606c)이 "L"인 동안 일정하게 유지될 수 있다. 즉, 입력된 데이터는 기억될 수 있다. 배선들(606a 내지 606c)이 "L"로 설정되고, 배선들(605a, 605b 및 605c)이 "H"로 설정되어, 제 3 트랜지스터들(608a 내지 608c)을 턴온시키고, 이에 의해 스위치(600)의 온/오프 상태는 노드들(603a 내지 603c)에 기억된 전하에 대응하는 제 2 트랜지스터들(602a 내지 602c)의 온/오프 상태들에 의해 결정된다. 즉, 배선들(605a 내지 605c) 중 하나를 선택함으로써, 스위치(600)의 온/오프 상태는 노드(603a), 노드(603b), 또는 노드(603c)에 기억된 전하에 따라 순간적으로 스위칭될 수 있다.
여기에서, 노드들(603a, 603b 및 603c)에 기억된 전하가 각각 제 1 구성 데이터, 제 2 구성 데이터 및 제 3 구성 데이터에 관련될 때, 구성 데이터는 배선들(605a, 605b, 및 605c) 사이를 스위칭함으로써 스위칭될 수 있다.
이러한 구조는 복수의 구성 데이터를 기억하는 메모리 디바이스로부터 데이터를 판독하기 위한 시간을 줄일 수 있다. 결과적으로, 구성 데이터가 고속으로 스위칭될 수 있는 PLD가 제공될 수 있다.
신호가 스위치(600)를 통과할 때, 신호의 전위는 간혹 스위치의 저항에 따라 낮아진다. 전위 감소를 방지하기 위한 래치들은 실시예 1에서 기술된 바와 같이 배열될 수 있다.
(스위치(600)의 동작)
다음에, 도 9에 도시된 스위치(600)를 동작하는 방법의 예가 도 10의 타이밍도를 참조하여 기술될 것이다.
여기에서 일 예로서, "H"인 배선들(606a 내지 606c)의 전위들은 +V이고, "L"인 배선들(606a 내지 606c)의 전위들은 0이다. "H"인 배선들(605a 내지 605c)의 전위들은 +V이고, "L"인 배선들(605a 내지 605c)의 전위들은 0이다. "H"인 배선(607)의 전위는 +V이고, "L"인 배선(607)의 전위는 0이다. "H"인 배선들(610, 611, 616 및 617)의 전위들은 +V이고, "L"인 배선들(610, 611, 616 및 617)의 전위들은 0이다.
초기 상태로서, 배선(605c)이 "H"이고, 노드(603c)의 전위가 +V인 경우가 고려된다. 즉, 스위치(600)의 온/오프 상태는 제 3 구성 데이터에 따라 결정되고, 스위치(600)는 초기 상태에서 온 상태이다. 더욱이, 노드들(603a 및 603b)의 전위들은 초기 상태에서 0이다.
먼저, 구성 데이터의 기록(시간(T1) 내지 시간(T6))이 기술된다.
시간(T2)에, 배선(606a)은 "H"로, 배선(617)은 "L"로, 및 배선(607)은 "L"로 설정된다. 이때, 노드(603a)의 전위는 0이 되고; 이러한 전위는 스위치(600)를 턴오프시키기 위한 전위에 대응한다. 즉, 이 상태는 스위치(600)가 제 1 구성 데이터로서 "L"을 기억하는 상태에 대응한다. 프로그램 가능한 로직 소자(612)의 출력이 "L"임을 주목해야 한다.
시간(T3)에, 배선(606a)은 "L"로 설정된다. 이때, 노드(603a)의 전위는 0이 다.
시간(T5)에, 배선(606b)은 "H"로 설정되고, 배선(617)은 "L"로 설정되고, 배선(607)은 "H"로 설정된다. 이때, 노드(603b)의 전위는 +V가 된다; 이러한 전위는 스위치(600)를 턴온시키기 위한 전위에 대응한다. 즉, 이 상태는 스위치(600)가 제 2 구성 데이터로서 "H"를 기억하는 상태에 대응한다. 프로그램 가능한 로직 소자(612)의 출력이 "L"임을 주목해야 한다.
시간(T6)에, 배선(606b)은 "L"로 설정되고, 이때, 노드(603b)의 전위는 +V이다.
구성 데이터의 기록이, 가능한 짧은 시간에 그리고 각각이 배선(616)에 입력된 클록 신호의 양의 에지의 시간인 시간(T1) 및 시간(T4) 이후 가능한 빨리 종료되는 것이 바람직함을 주목해야 한다. 특히, 구성 데이터의 기록이 플립-플롭의 유지 시간이 시간(T1)과 시간(T4)을 통과한 이후 시작되는 것이 바람직하다. 이러한 구조를 통해, 구성 데이터는 PLD의 동작을 손상시키지 않고 재기록될 수 있다.
다음에, 구성 데이터의 스위칭(시간(T7) 내지 시간(T10))이 기술된다.
시간(T8)에, 배선(605a)은 "H"로 설정되고, 배선(605c)은 "L"로 설정된다. 이때, 노드(603a)의 전위는 0이고, 노드(603c)의 전위는 +V이다. 따라서, 스위치(600)는 턴오프되고, 이는 제 1 구성 데이터로의 스위칭이 완료됨을 의미한다.
시간(T10)에, 배선(605a)은 "L"로 설정되고, 배선(605b)은 "H"로 설정된다. 이때, 노드(603a)의 전위는 0이 되고, 노드(603b)의 전위는 +V가 된다. 따라서, 스위치(600)는 턴온되고, 이는 제 2 구성 데이터로의 스위칭이 완료됨을 의미한다.
구성 데이터의 스위칭이 각각이 배선(616)에 입력된 클록 신호의 양의 에지의 시간인 시간(T7) 및 시간(T9) 이후 가능한 빨리 수행되는 것이 바람직함을 주목해야 한다. 특히, 구성 데이터의 스위칭이 플립-플롭의 유지 시간이 시간(T7)과 시간(T9)을 통과한 이후 수행되는 것이 바람직하다. 이러한 구조를 통해, 구성 데이터는 PLD의 동작을 손상시키지 않고 스위칭될 수 있다.
상기 구조를 통해, 동적 구성이 가능한 고속 구성을 달성하고 짧은 시동 시간을 갖는 낮은 소비 전력의 PLD를 제공하는 것이 가능하다.
또한, 도 10에서 스위치(600)를 동작시키는 방법에 있어서, 구성 데이터를 노드들(603a 내지 603c)에 기록하기 위하여, 인에이블 신호 0이 배선(617)에 입력된다(프로그램 가능한 로직 소자(612)의 출력은 0이다). 그러나, 구성 데이터는, 제 2 트랜지스터들(602a 내지 602c)의 게이트 커패시턴스가 소스-게이트 커패시턴스 및 드레인-게이트 커패시턴스보다 훨씬 클 때, 또는 기억 커패시터가 제 2 트랜지스터들(602a 내지 602c)의 게이트들에 전기적으로 연결되고, 게이트 커패시턴스 및 기억 커패시턴스가 소스-게이트 커패시턴스 및 드레인-게이트 커패시턴스보다 충분히 클 때, 배선(617)에 입력된 인에이블 신호가 1로 유지되는 상태에서(프로그램 가능한 로직 소자(612)의 출력을 0으로 설정하지 않고) 기록될 수 있다.
본 실시예는 다른 실시예들 중 어느 하나와 적절하게 결합될 수 있다.
(실시예 6)
실시예 6에서, PLD에 포함된 로직 어레이 내에서 복수의 스위치들 사이의 전기적인 연결의 예가 도 11을 참조하여 기술될 것이다.
실시예 1에 기술된 바와 같이, 로직 어레이는 복수의 프로그램 가능한 로직 소자들, 배선들 및 스위치들의 배열을 통해 구성된다. 스위치들은 매트릭스를 형성하기 위하여 수직 방향과 수평 방향으로 배열된다. 도 11은 로직 어레이 내의 오로지 스위치들(60)만을 도시하는 개념적인 도면이다. 스위치(60)는 예컨대 실시예 1에 기술된 스위치(200)와 같이 제 1 트랜지스터들(61a, 61b, 61c), 제 2 트랜지스터들(62a, 62b, 62c) 및 커패시터들(66a, 66b, 66c)을 포함한다.
여기에서, 스위치(60) 내의 제 1 트랜지스터들(61a, 61b, 61c)의 소스들에 전기적으로 연결된 배선(63_1)은 수직 방향으로 배열된 스위치들(60)에 대한 공통 배선이다. 유사하게, 배선(63_2)은 수직 방향으로 배열된 스위치들(60)에 의해 공유되고, 스위치들(60)에 전기적으로 연결된다.
다른 한편으로, 스위치들(60) 내의 제 1 트랜지스터들(61a, 61b, 61c)의 게이트에 연결된 배선들(64_1a, 64_1b, 64_1c, 64_2a, 64_2b 및 64_2c)은 수평 방향으로 배열된 스위치들(60)에 의해 공유된다.
본 실시예에서의 스위치들 사이의 전기적인 연결을 통해, 구성 데이터를 각 스위치(60) 내에 제 1 트랜지스터들(61a, 61b, 61c)을 통해 기록하기 위하여, 배선들(64_1c, 64_1b, 64_1a, 64_2c, 64_2b 및 64_2a)은 이 순서로 선택되어 제 1 트랜지스터들을 상부 행으로부터 순차적으로 턴온시키고, 구성 데이터는 배선들(63_1 및 63_2)을 통해 기록된다.
커패시터들(66a, 66b, 66c)의 하나의 전극에 전기적으로 연결된 배선들(65_1a, 65_1b, 65_1c, 65_2a, 65_2b 및 65_2c)은 수평 방향의 스위치들(60)에 의해 공유되고, 또한 배선들(65a, 65b 및 65c)을 통해 수직 방향의 스위치들(60)에 의해 공유된다. 따라서, 스위치(60)에 포함된 3개 그룹들 각각 내의 커패시터의 하나의 전극이 배선들(65a, 65b 및 65c) 중 대응하는 하나에 전기적으로 연결되기 때문에, 배선들(65a, 65b 및 65c) 중 하나를 선택함으로써, 선택된 배선을 공유하는 그룹들 내에 기억된 구성 데이터는 한 번에 판독될 수 있다.
위의 구조가 블록들로 분할될 수 있고, 데이터 판독 및 데이터 기록과 같은 동작이 각 블록 내에서 수행될 수 있음을 주목해야 한다.
본 실시예는 다른 실시예들 중 어느 하나와 적절하게 결합될 수 있다.
(실시예 7)
실시예 7은 상술한 실시예들의 프로그램 가능한 로직 소자 내에 포함된 룩업 테이블(LUT)의 구조의 예들을 설명할 것이다. LUT는 복수의 멀티플렉서들로 이루어질 수 있다. 구성 데이터는 복수의 멀티플렉서들의 입력 단자들 및 제어 단자들 중 어느 하나에 입력될 수 있다.
도 13의 A는 프로그램 가능한 로직 소자에 포함된 LUT(30)의 일 실시예를 도시한다.
도 13의 A에서, LUT(30)는 7개의 2-입력 멀티플렉서들(멀티플렉서들(31 내지 37))로 이루어진다. 멀티플렉서들(31 내지 34)의 입력 단자들은 LUT(30)의 입력 단자들(M1 내지 M8)에 대응한다.
멀티플렉서들(31 내지 34)의 제어 단자들은 서로 전기적으로 연결되고, LUT(30)의 입력 단자(IN3)에 대응한다. 멀티플렉서들(31 및 32)의 출력 단자들은 멀티플렉서(35)의 2개의 각 입력 단자들에 전기적으로 연결된다. 멀티플렉서들(33 및 34)의 출력 단자들은 멀티플렉서(36)의 2개의 각 입력 단자들에 전기적으로 연결된다. 멀티플렉서들(35 및 36)의 제어 단자들은 서로 전기적으로 연결되고, LUT(30)의 입력 단자(IN2)에 대응한다. 멀티플렉서들(35 및 36)의 출력 단자들은 멀티플렉서(37)의 2개의 각 입력 단자들에 전기적으로 연결된다. 멀티플렉서(37)의 제어 단자는 LUT(30)의 입력 단자(IN1)에 대응한다. 멀티플렉서(37)의 출력 단자는 LUT(30)의 출력 단자(OUT)에 대응한다.
LUT(30)에 의해 수행되는 로직 동작의 종류는 구성 메모리로부터 입력 단자들(M1 내지 M8)로의 구성 데이터의 입력에 의해 결정된다.
예컨대, 디지털 값들 "0", "1", "0", "1", "0", "1", "1", 및 "1"을 갖는 구성 데이터가 도 13의 A의 LUT(30)의 입력 단자들(M1 내지 M8)에 입력될 때, 도 13의 C에 도시된 등가 회로의 기능이 얻어진다.
도 13의 B는 프로그램 가능한 로직 소자 내에 포함된 LUT(40)의 일 실시예를 도시한다.
도 13의 B에서, LUT(40)는 3개의 2-입력 멀티플렉서들(멀티플렉서들(41 내지 43)) 및 2-입력 OR 회로(44)로 이루어진다.
멀티플렉서들(41 및 42)의 출력 단자들은 멀티플렉서(43)의 2개의 각 입력 단자들에 전기적으로 연결된다. OR 회로(44)의 출력 단자는 멀티플렉서(43)의 제어 단자에 전기적으로 연결된다. 멀티플렉서(43)의 출력 단자는 LUT(40)의 출력 단자(OUT)에 대응한다.
LUT(40)에 의해 수행되는 로직 동작의 종류는, 구성 메모리에 기억된 구성 데이터에 대응하는 출력 신호가, 구성 메모리로부터 멀티플렉서(41)의 제어 단자(A1) 및 입력 단자들(A2 및 A3), 멀티플렉서(42)의 제어 단자(A6) 및 입력 단자들(A4 및 A5), 및 OR 회로(44)의 입력 단자들(A7 및 A8) 중 어느 하나에 입력될 때 결정될 수 있다.
예컨대, 구성 메모리에 기억되고 디지털 값들 "0", "1", "0", "0" 및 "0"을 갖는 구성 데이터에 대응하는 출력 신호들이 구성 메모리로부터 도 13의 B의 LTU(40)의 입력 단자(A2), 입력 단자(A4), 입력 단자(A5), 제어 단자(A6) 및 입력 단자(A8)에 입력될 때, 도 13의 C에 도시된 등가 회로의 기능이 얻어질 수 있다. 위의 구조에서, 제어 단자(A1), 입력 단자(A3) 및 입력 단자(A7)는 각각 입력 단자(IN1), 입력 단자(IN2) 및 입력 단자(IN3)에 대응한다.
도 13의 A 및 B는 각각이 2-입력 멀티플렉서들로 이루어지는 LUT들(30 및 40)의 예들을 도시하고; 대안적으로, LUT들(30 및 40)은 3 이상의 입력들을 갖는 멀티플렉서들로 이루어질 수 있다.
LUT(30) 또는 LUT(40)는 또한 멀티플렉서들에 부가하여 다이오드, 레지스터, 로직 회로(또는 로직 소자), 및 스위치 중 어느 하나 또는 모두를 포함할 수 있다. 로직 회로(또는 로직 소자)로서, 버퍼, 인버터, NAND 회로, NOR 회로, 3-상태 버퍼, 클록드 인버터, 등이 사용될 수 있다. 스위치로서, 예컨대 아날로그 스위치 또는 트랜지스터가 사용될 수 있다.
도 13의 A의 LUT(30) 또는 도 13의 B의 LUT(40)를 통해 3-입력 1-출력 로직 동작이 수행되는, 도 13의 C에 도시된 경우가 여기에서 기술된다; 그러나, 본 실시예는 이에 국한되지 않는다. LUT(30) 또는 LUT(40)의 구조 및 입력될 구성 데이터를 적절하게 선택함으로써, 4개 이상의 입력들 및 2개 이상의 출력들을 갖는 로직 동작이 수행될 수 있다.
본 실시예는 다른 실시예들 중 어느 하나와 적절하게 결합될 수 있다.
(실시예 8)
실시예 8은, 도 14를 참조하여, 산화물 반도체가 제 1 트랜지스터(902)의 채널 형성 영역에 사용되고, 단결정 실리콘 웨이퍼가 제 2 트랜지스터(901)의 채널 형성 영역에 사용되는 위의 실시예들 중 어느 하나에서 기술된 스위치의 단면 구조 및 제조 방법의 예를 설명할 것이다.
실리콘뿐만 아니라 게르마늄, 실리콘 게르마늄, 또는 단결정 탄화 실리콘과 같은 반도체 재료가 스위치에 포함된 제 2 트랜지스터(901)를 위해 사용될 수 있음을 주목해야 한다. 실리콘을 포함하는 트랜지스터는 예컨대 SOI 방법에 의해 형성된 실리콘 박막 또는 증기 증착에 의해 형성된 실리콘 박막을 사용하여 형성될 수 있고; 이 경우 퓨전(fusion) 방법 또는 플로트(float) 방법에 의해 형성된 유리 기판, 수정 기판, 반도체 기판, 세라믹 기판, 등이 기판으로서 사용될 수 있다. 유리 기판이 사용되고, 이후에 수행될 열처리 온도가 높은 경우, 730℃ 이상의 변형점을 갖는 유리 기판을 사용하는 것이 바람직하다.
도 14는 스위치 내에 한 편의 구성 데이터를 기억하는 한 그룹의 회로 구조를 도시하는 단면 구조의 일 실시예를 도시한다. 이 경우, 단결정 실리콘 웨이퍼를 사용하는 제 2 트랜지스터(901)가 형성되고, 산화물 반도체를 사용하는 제 1 트랜지스터(902)와, 커패시터(903)가 제 2 트랜지스터(901) 위에 형성된다. 즉, 본 실시예에서 기술된 스위치는, 실리콘 웨이퍼가 기판으로서 사용되고, 제 1 트랜지스터 층이 실리콘 웨이퍼 위에 제공되는 3차원 적층 구조를 갖는 반도체 디바이스이다. 더욱이, 본 실시예에서의 스위치는, 실리콘이 채널 형성 영역에 사용된 트랜지스터와, 산화물 반도체가 채널 형성 영역에 사용된 트랜지스터를 포함하는 하이브리드 반도체 디바이스이다.
스위치 부분의 구조의 단면만이 본 실시예에서 도시되지만, 프로그램 가능한 로직 소자 또는 다른 회로가 이러한 적층 구조를 통해 구성될 수 있다. 따라서, 전체적인 PLD는 이러한 적층 구조에 집적될 수 있다.
반도체 재료를 포함하는 기판(900)을 사용하여 형성된 제 2 트랜지스터(901)는 n-채널 트랜지스터(nMOSFET) 또는 p-채널 트랜지스터(pMOSFET)가 될 수 있다. 도 14에 도시된 예에서, 제 2 트랜지스터(901)는 얕은 트렌치 분리부(STI)(905)에 의해 다른 소자들로부터 전기적으로 분리된다. STI(905)의 사용은 소자 분리 영역에서 LOCOS 소자 분리 방법에 의해 야기된 버즈 비크(bird's beak)의 생성을 감소시킬 수 있고, 소자 분리 영역의 크기를 감소시킬 수 있다. 다른 한 편으로, 구조적으로 소형화 또는 축소될 필요가 없는 반도체 디바이스에서, STI(905)는 필수적으로 형성되는 것은 아니고, LOCOS와 같은 소자 분리 수단이 사용될 수 있다. 제 2 트랜지스터(901)가 형성되는 기판(900)에서, 붕소, 인 또는 비소와 같은, 전도성을 부가하는 불순물이 참가되는 웰(904)이 형성된다.
도 14의 제 2 트랜지스터(901)는, 기판(900) 내의 채널 형성 영역, 채널 형성 영역이 개재되도록 제공되는 불순물 영역들(906)(또한, 소스 영역 및 드레인 영역으로 언급됨), 채널 형성 영역 위의 게이트 절연막(907), 및 채널 형성 영역과 중첩하도록 게이트 절연막(907) 위에 제공된 게이트 전극 층(908)을 포함한다. 게이트 전극 층은, 처리 정확도를 증가시키기 위해 제 1 재료를 포함하는 게이트 전극 층 및 배선으로서 저항값을 줄이기 위한 제 2 재료를 포함하는 게이트 전극 층의 적층 구조를 가질 수 있다. 예컨대, 게이트 전극 층은 인과 같이 전도성을 부여하는 불순물이 첨가되는 결정 실리콘과 규화 니켈의 적층 구조를 가질 수 있다. 구조는 이에 국한되는 것은 아니고, 재료들, 적층들의 수, 형태, 등이 필요한 규격들에 따라 적절하게 조절될 수 있음을 주목해야 한다.
도 14에 도시된 제 2 트랜지스터(901)가 핀(fin)-형 트랜지스터가 될 수 있음을 주목해야 한다. 핀-형 구조에 있어서, 반도체 기판의 부분은 플레이트-형 돌출부로 처리되고, 게이트 전극 층은 길이 방향으로 돌출부를 가로질러 제공된다. 게이트 전극 층은 게이트 전극 층과 돌출부 사이에 게이트 절연막을 개재하여 돌출부의 상부 표면과 측면 표면을 덮는다. 핀-형 구조를 갖는 제 2 트랜지스터를 통해, 채널 폭은 줄어들어, 트랜지스터들의 더 높은 집적도를 달성할 수 있다. 더욱이, 많은 양의 전류가 트랜지스터를 통해 흐를 수 있고, 제어 효율이 증가할 수 있어서, 트랜지스터의 오프-상태 전류와 문턱 전압은 감소될 수 있다.
접촉 플러그들(913 및 915)은 기판(900) 내의 불순물 영역들(906)에 연결된다. 여기에서, 접촉 플러그들(913 및 915)은 또한 제 2 트랜지스터(901)의 소스 전극과 드레인 전극으로서 기능한다. 덧붙여, 불순물 영역들(906)과 다른 불순물 영역들이 불순물 영역들(906)과 채널 형성 영역 사이에 제공된다. 불순물 영역들은 도입된 불순물의 농도에 따라 채널 형성 영역 근처에서 전계들의 분포를 제어하기 위한 LDD 영역들 또는 확장 영역들로서 기능한다. 측벽 절연막들(909)은 절연막을 개재하여 게이트 전극 층(908)의 측면 표면들에 제공된다. 이러한 절연막과 측벽 절연막들(909)을 사용함으로써, LDD 영역들 또는 확장 영역들이 형성될 수 있다.
제 2 트랜지스터(901)는 절연막(910)으로 덮인다. 절연막(910)은 보호막으로서 기능할 수 있고, 불순물이 외부로부터 채널 형성 영역으로 들어가는 것을 방지할 수 있다. 질화 실리콘과 같은 재료를 사용하여 CVD에 의해 형성된 절연막(910)을 통해, 단결정 실리콘이 채널 형성 영역을 위해 사용된 경우 열처리를 통해 수소화가 수행될 수 있다. 인장 응력 또는 압축 응력을 받는 절연막이 절연막(910)으로서 사용될 때, 채널 형성 영역을 위해 사용된 반도체 재료에 비틀림이 가해질 수 있다. n-채널 트랜지스터의 채널 형성 영역을 위해 사용된 실리콘 재료에 인장 응력의 인가 또는 p-채널 트랜지스터의 채널 형성 영역을 위해 사용된 실리콘 재료에 압축 응력의 인가에 의해 트랜지스터의 전계 효과 이동도가 증가할 수 있다.
절연막(911)이 절연막(910) 위에 제공되고, 절연막(911)의 표면은 CMP에 의해 평탄화된다. 결과적으로, 소자 층들은 제 2 트랜지스터(901)를 포함하는 층 위에 높은 정확도를 갖고 적층될 수 있다.
산화물 반도체 막이 채널 형성 영역을 위해 사용된 제 1 트랜지스터(902) 및 커패시터(903)를 포함하는 층은 제 2 트랜지스터(901)를 포함하는 층 위에 형성된다. 제 1 트랜지스터(902)는 상부 게이트 트랜지스터이다. 제 1 트랜지스터(902)는 산화물 반도체 막(926)의 측면 표면들 및 상부 표면과 접촉하는 소스 전극 층(927) 및 드레인 전극 층(928)을 포함하고, 산화물 반도체 막(926), 소스 전극 층(927) 및 드레인 전극 층(928) 위에 위치된 게이트 절연막(929) 위의 게이트 전극 층(930)을 포함한다. 절연막(932)은 제 1 트랜지스터(902)를 덮도록 형성된다. 여기에서, 제 1 트랜지스터(902)를 제작하는 방법이 아래에서 설명될 것이다.
산화물 반도체 막(926)은 절연막(924) 위에 형성된다. 절연막(924)은 산화 실리콘, 질화 실리콘, 질화산화 실리콘, 산화질화 실리콘, 산화 알루미늄, 질화 알루미늄, 질화산화 알루미늄, 등의 무기 절연막을 사용하여 형성될 수 있다. 특히, 절연막(924)은, 전극들 또는 배선들의 중첩으로 인한 커패시턴스가 충분히 감소될 수 있으므로, 낮은 유전 상수를 갖는 재료(낮은-k 재료)를 사용하여 형성되는 것이 바람직하다. 절연막(924)이 위의 재료들 중 어느 하나를 포함하는 다공성 절연막일 수 있음을 주목해야 한다. 다공성 절연막이 조밀한 절연막보다 낮은 유전 상수를 갖기 때문에, 전극들 또는 배선들로 인한 기생 커패시턴스는 추가로 감소될 수 있다. 본 실시예에 있어서, 절연막(924)은 50nm 두께의 산화 알루미늄막 위에 대략 300nm의 두께를 갖는 산화 실리콘막의 적층이다.
산화물 반도체 막(926)은 절연막(924) 위에 형성된 산화물 반도체 막을 원하는 형태로 처리함으로써 형성될 수 있다. 산화물 반도체 막의 두께는 2nm 내지 200nm, 바람직하게는 3nm 내지 50nm, 더욱 바람직하게는 3nm 내지 20nm이다. 산화물 반도체 막은 산화물 반도체 타깃을 사용하여 스퍼터링함으로써 형성된다. 더욱이, 산화물 반도체 막은 희가스(예, 아르곤) 분위기, 산소 분위기, 또는 희가스(예, 아르곤)와 산소의 혼합 분위기 하에서 스퍼터링함으로써 형성될 수 있다.
산화물 반도체 막이 스퍼터링에 의해 형성되기 이전에, 절연막(924) 표면 위의 먼지는, 아르곤 가스가 도입되고 플라즈마가 생성되는 역 스퍼터링에 의해 제거되는 것이 바람직함을 주목해야 한다. 역 스퍼터링은, 타깃 측에 전압을 인가하지 않고, 표면을 수정할 기판 근처에 플라즈마를 생성하기 위하여 아르곤 분위기 내에서 기판 측에 전압 인가를 위한 RF 전원이 사용되는 방법을 말한다. 아르곤 분위기 대신에, 질소 분위기, 헬륨 분위기 등이 사용될 수 있음을 주목해야 한다. 대안적으로, 산소, 아산화 질소 등이 첨가된 아르곤 분위기가 사용될 수 있다. 또한 대안적으로, 염소, 사불화 탄소 등이 첨가된 아르곤 분위기가 사용될 수 있다.
산화물 반도체로서, 다음의 산화물들: 예컨대, 산화 인듐, 산화 주석, 산화 아연, 2-원소 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물 및 In-Ga계 산화물; 3-원소 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 칭함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물 및 In-Lu-Zn계 산화물; 4-원소 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물 및 In-Hf-Al-Zn계 산화물 중 어느 하나가 사용될 수 있다. 산화물 반도체는 실리콘을 함유할 수 있다.
본 실시예에 있어서, 30nm의 두께를 갖고, 인듐(In), 갈륨(Ga) 및 아연(Zn)을 포함하는 타깃을 사용하여 스퍼터링함으로써 얻어진 In-Ga-Zn계 산화물 반도체 박막이 산화물 반도체 막으로서 사용된다. 타깃으로서, In:Ga:Zn = 1:1:1, 4:2:3, 3:1:2, 1:1:2, 2:1:3, 또는 3:1:4의 원자비를 갖는 타깃을 사용하는 것이 바람직하다. In, Ga 및 Zn을 포함하는 타깃의 충전율은 90% 이상 100% 이하, 바람직하게는 95% 이상 100%이하이다. 높은 충전율을 갖는 타깃의 사용을 통해 조밀한 산화물 반도체 막이 형성된다.
산화물 반도체 막을 위해 In-Zn계 재료가 사용되는 경우, 사용될 타깃은 원자비에서 In:Zn = 50:1 내지 1:2(분자비에서 In2O3:ZnO = 25:1 내지 1:4), 바람직하게는 원자비에서 In:Zn = 20:1 내지 1:1(분자비에서 In2O3:ZnO = 10:1 내지 1:2), 더욱 바람직하게는 원자비에서 In:Zn = 15:1 내지 1.5:1(분자비에서 In2O3:ZnO = 15:2 내지 3:4)의 조성비를 갖는다. 예컨대, In:Zn:O = X:Y:Z의 원자비를 갖는 In-Zn계 산화물 반도체의 형성을 위해 사용된 타깃에서, Z > 1.5X + Y의 관계가 충족된다. 이동도는 Zn의 비율을 위의 범위 내에 유지함으로써 개선될 수 있다.
In-Sn-Zn계 산화물 반도체 막이 스퍼터링을 통해 산화물 반도체 막으로서 형성되는 경우, In:Sn:Zn = 1:1:1, 2:1:3, 1:2:2, 또는 20:45:35의 원자비를 갖는 In-Sn-Zn-O 타깃을 사용하는 것이 바람직하다.
본 실시예에 있어서, 산화물 반도체 막은, 기판이 감소된 압력 상태에서 유지되는 처리 챔버 내에 고정되고, 처리 챔버 내에 남아 있는 습기가 제거되는 동안 수소 및 습기가 제거된 스퍼터링 가스가 도입되고, 상술한 타깃이 사용되는 방식으로 형성된다. 막 형성 도중의 기판 온도는 100℃ 내지 600℃, 바람직하게는 200℃ 내지 400℃가 될 수 있다. 기판이 가열된 동안 산화물 반도체 막을 형성함으로써, 형성된 산화물 반도체 막에 포함된 불순물들의 농도는 감소될 수 있다. 덧붙여, 스퍼터링에 의한 손상은 감소될 수 있다. 처리 챔버 내의 나머지 습기를 제거하기 위하여 흡착 진공 펌프가 사용되는 것이 바람직하다. 예컨대, 크라이오 펌프, 이온 펌프, 또는 티타늄 승화 펌프가 사용되는 것이 바람직하다. 배기 유닛은 저온 동결 트랩(cold trap)을 구비한 터보 펌프일 수 있다. 크라이오 펌프로 배기된 처리 챔버 내에서, 예컨대 수소 원자, 물(H2O)과 같은 수소 원자를 함유한 화합물, 등이 제거되고, 이에 의해 처리 챔버 내에서 형성된 산화물 반도체 막 내의 불순물 농도는 감소될 수 있다.
증착 조건들의 일 예로서, 기판과 타깃 사이의 거리는 100mm이고, 압력은 0.6Pa이고, 직류(DC) 전력은 0.5kW이고, 분위기는 산소 분위기(산소 흐름율의 비율이 100%)이다. 증착시 생성된 먼지가 감소될 수 있고, 막 두께가 균일하게 생성될 수 있기 때문에, 펄스드 직류(DC) 전원이 사용되는 것이 바람직함을 주목해야 한다.
스퍼터링 장치의 처리 챔버의 누설 비율이 1×10-10 Pa·m3/s 이하로 설정될 때, 스퍼터링에 의해 형성된 산화물 반도체 막으로의 알칼리 금속 또는 수화물과 같은 불순물들의 혼입이 감소될 수 있다. 더욱이, 배기 시스템으로서 흡착 진공 펌프의 사용을 통해, 배기 시스템으로부터 알칼리 금속, 수소 원자들, 수소 분자들, 물 또는 수화물과 같은 불순물들의 역류가 감소될 수 있다.
타깃의 순도가 99.99% 이상으로 설정될 때, 산화물 반도체 막으로 혼입되는 알칼리 금속, 수소 원자들, 수소 분자들, 물, 수산기, 수화물, 등은 감소될 수 있다. 덧붙여, 위의 타깃이 사용될 때, 리튬, 나트륨, 또는 칼륨과 같은 알칼리 금속의 농도는 산화물 반도체 막 내에서 감소될 수 있다.
산화물 반도체 막이 수소, 수산기, 및 습기를 가능한 적게 함유하도록, 기판(900) 위에 흡착되는 습기 또는 수소와 같은 불순물들이 기판(900)의 예열을 통해 탈착되어 배기되고, 그 위에 증착의 사전처리로서 절연막(924)이 스퍼터링 장치의 예열 챔버 내에서 형성되는 것이 바람직하다. 예열을 위한 온도는 100℃ 내지 400℃, 바람직하게는 150℃ 내지 300℃이다. 예열 챔버 내에 제공된 배기 유닛으로서, 크라이오 펌프가 사용되는 것이 바람직하다. 이러한 예열처리는 생략될 수 있음을 주목해야 한다.
산화물 반도체 막(926)을 형성하기 위한 에칭이 건식 에칭, 습식 에칭, 또는 건식 에칭 및 습식 에칭 모두일 수 있음을 주목해야 한다. 건식 에칭을 위해 사용된 에칭 가스로서, 염소를 함유한 가스(염소(Cl2), 삼염화 붕소(BCl3), 사염화 실리콘(SiCl4), 또는 사염화 탄소(CCl4)와 같은 염소계 가스)를 사용하는 것이 바람직하다. 대안적으로, 플루오르를 함유한 가스(사불화 탄소(CF4), 육불화 황(SF6), 삼불화 질소(NF3), 또는 삼불화 메탄(CHF3)과 같은 플루오르계 가스), 브롬화 수소(HBr), 산소(O2), 이들 가스 중 임의의 것에 헬륨(He)이나 아르곤(Ar)과 같은 희가스가 첨가된 것, 등을 사용할 수 있다.
건식 에칭 방법으로서, 평행 플레이트 RIE(반응성 이온 에칭) 방법 또는 ICP(유도 결합 플라즈마) 에칭 방법이 사용될 수 있다. 막을 원하는 형태로 에칭하기 위하여, 에칭 조건들(예, 코일 전극에 인가된 전력, 기판 측 상의 전극에 인가된 전력, 및 기판 측 상의 전극의 온도)은 적절하게 조절된다.
습식 에칭을 위해 사용된 에칭제로서, 인산, 아세트산 및 질산, 또는 구연산 또는 옥살산과 같은 유기산의 혼합 용액이 사용될 수 있다. 본 실시예에서, ITO-07N(Kanto Chemical Co., Inc.가 생산한)가 사용된다.
산화물 반도체 막(926)을 형성하기 위하여 사용된 레지스트 마스크는 잉크젯 방법에 의해 형성될 수 있다. 잉크젯 방법에 의한 레지스트 마스크의 형성은 포토마스크를 전혀 필요로 하지 않고; 따라서 제작 비용이 감소될 수 있다.
후속 단계에서 도전막의 형성 이전에 역 스퍼터링이 수행되어, 산화물 반도체 막(926) 및 절연막(924)의 표면들 상에 부착되는 레지스트 잔류물 등이 제거되는 것이 바람직함을 주목해야 한다.
스퍼터링 등에 의해 형성된 산화물 반도체 막이 간혹 불순물들로서 많은 양의 습기 또는 수소(수산기를 포함)를 함유함을 주목해야 한다. 습기 또는 수소는 쉽게 도너 레벨들을 형성하고, 따라서 산화물 반도체 내에서 불순물들로서 작용한다. 그러므로, 본 발명의 일 실시예에서, 산화물 반도체 막 내에서 습기 및 수소와 같은 불순물들을 줄이기(산화물 반도체 막을 탈수 또는 탈수소화하기) 위하여, 산화물 반도체 막(926)은 감소된 압력 분위기, 질소, 희가스 등의 불활성 가스 분위기, 산소 가스 분위기, 또는 초-건조 공기 분위기(캐비티 링 다운 레이저 분광(CRDS)계의 이슬점 미터로 측정을 수행한 경우, 20 ppm(이슬점으로 환산하여 -55℃) 이하, 바람직하게는 1 ppm 이하, 더욱 바람직하게는 10 ppb 이하의 습기 함량을 갖는)에서 가열처리를 거친다.
산화물 반도체 막(926) 상에 가열처리를 수행함으로써, 산화물 반도체 막(926) 내의 습기 또는 수소는 제거될 수 있다. 특히, 열처리는 250℃ 이상 750℃ 이하, 바람직하게는 400℃ 이상 기판의 변형점 미만의 온도에서 수행될 수 있다. 예컨대 열처리는 500℃에서 대략 3 내지 6분 동안 수행될 수 있다. RTA(고속 열 어닐링)가 열처리를 위해 사용될 때, 탈수 또는 탈수소화는 짧은 시간에 수행될 수 있고; 따라서, 처리는 심지어 유리 기판의 변형점보다 더 높은 온도에서 수행될 수 있다.
본 실시예에서, 열처리 장치들 중 하나인 전기로가 사용된다.
열처리 장치가 전기로에 국한되지 않고, 저항 가열 소자와 같은 가열 소자로부터 열 전도 또는 열 복사에 의해 물체를 가열하기 위한 디바이스를 가질 수 있음을 주목해야 한다. 예컨대, GRTA(가스 고속 열 어닐링) 장치 또는 LRTA(램프 고속 열 어닐링) 장치와 같은 RTA 장치가 사용될 수 있다. LRTA 장치는 할로겐 램프, 금속 할라이드 램프, 제논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 또는 고압 수은 램프와 같은 램프로부터 방출된 광(전자기 파동)의 복사에 의해 물체를 가열하기 위한 장치이다. GRTA 장치는 고온 가스를 사용하는 열처리를 위한 장치이다. 가스로서, 질소 또는 아르곤과 같은 희가스처럼 열처리에 의해 물체와 반응하지 않는 불활성 가스가 사용된다.
열처리시, 습기, 수소, 등이 질소 또는 헬륨, 네온 또는 아르곤과 같은 희가스에 함유되지 않는 것이 바람직하다. 대안적으로, 열처리 장치에 도입되는 질소 또는 헬륨, 네온 또는 아르곤과 같은 희가스의 순도는 바람직하게 6N(99.9999 %) 이상, 더 바람직하게는 7N(99.99999 %) 이상(즉, 불순물 농도는 바람직하게 1 ppm 이하, 더욱 바람직하게는 0.1 ppm 이하)이다.
위에 기술된 단계들을 통해, 산화물 반도체 막(926) 내의 수소 농도는 감소될 수 있고, 산화물 반도체 막(926)은 고도로 순화된다. 따라서, 산화물 반도체 막은 안정화될 수 있다. 덧붙여, 수소 농도가 감소되고 순도가 개선된 산화물 반도체 막을 사용함으로써, 높은 내전압 및 극히 낮은 오프-상태 전류를 갖는 트랜지스터를 제작할 수 있다. 위의 열처리는 산화물 반도체 막이 형성된 이후 임의의 시간에 수행될 수 있다.
더욱이, 산화물 반도체 막(926) 내에서 도너들로서 작용하는 산소의 빈자리들은, 산소가 산화물 반도체에 첨가되도록 산화물 반도체 막(926)을 산소 분위기에서 열처리를 받게 하여 감소될 수 있다. 열처리는 예컨대 100℃ 이상 350℃ 미만, 바람직하게는 150℃ 이상 250℃ 미만의 온도에서 수행된다. 산소 분위기에서 열처리를 위해 사용된 산소 가스가 물, 수소 등을 포함하지 않는 것이 바람직하다. 대안적으로, 열처리 장치에 도입되는 산소 가스의 순도는 바람직하게 6N(99.9999 %) 이상, 더 바람직하게는 7N(99.99999 %) 이상(즉, 산소 가스 내의 불순물 농도는 바람직하게 1 ppm 이하, 더욱 바람직하게는 0.1 ppm 이하)이다.
대안적으로, 산소는 도너들로서 작용하는 산소의 빈자리들을 줄이기 위하여 이온 주입, 이온 도핑, 등에 의해 산화물 반도체 막(926)에 첨가될 수 있다. 예컨대, 2.45 GHz의 마이크로파를 통해 플라즈마 상태로 만들어진 산소가 산화물 반도체 막(926)에 첨가될 수 있다.
산화물 반도체 막의 구조는 아래에서 기술된다.
산화물 반도체 막은 개략적으로 단결정 산화물 반도체 막과 비-단결정 산화물 반도체 막으로 분류된다. 비-단결정 산화물 반도체 막은 비정질 산화물 반도체 막, 미결정 산화물 반도체 막, 다결정 산화물 반도체 막, c-축 배향된 결정 산화물 반도체(CAAC-OS)막, 등 중 어느 하나를 포함한다.
비정질 산화물 반도체 막은 불규칙한 원자 배열을 갖고, 결정 성분을 갖지 않는다. 이의 전형적인 예는 미소 영역에서조차 결정부가 존재하지 않고, 막의 전체가 비정질인 산화물 반도체 막이다.
미결정 산화물 반도체 막은 예컨대 1nm 이상 10nm 미만의 크기를 갖는 미결정(나노결정으로도 언급됨)을 포함한다. 따라서, 미결정 산화물 반도체 막은 비정질 산화물 반도체 막보다 높은 정도의 원자 규칙성을 갖는다. 따라서, 미결정 산화물 반도체 막의 결함 상태들의 밀도는 비정질 산화물 반도체 막의 것보다 낮다.
CAAC-OS막은 복수의 결정부들을 포함하는 산화물 반도체 막들 중 하나이고, 각 결정부의 대부분은 한 면이 100nm 미만인 입방체 내에 들어간다. 따라서, CAAC-OS막 내에 포함된 결정부가 한 면이 10nm 미만, 5nm 미만 또는 3nm 미만인 입방체에 들어가는 경우가 존재한다. CAAC-OS막의 결함 상태들의 밀도는 미결정 산화물 반도체 막의 것보다 낮다. CAAC-OS막은 아래에서 상세하게 기술된다.
CAAC-OS막의 투과 전자 현미경(TEM) 영상에서 결정부들 사이의 경계, 즉 결정입계는 명확하게 관찰되지 않는다. 따라서, CAAC-OS막에서 결정입계로 인한 전자 이동도의 감소는 발생하기 어렵다.
샘플 표면에 실질적으로 평행한 방향에서 관찰된 CAAC-OS막의 TEM 영상(단면 TEM 영상)에 따라, 금속 원자들은 결정부들 내에서 층상으로 배열된다. 각 금속 원자층은 CAAC-OS막이 형성되는 표면(이후로, CAAC-OS막이 형성되는 표면을 피형성면이라 칭한다) 또는 CAAC-OS막의 상부 표면을 반영한 지형을 갖고, CAAC-OS막의 피형성면 또는 상부 표면에 평행하게 배열된다.
본 명세서에 있어서, 용어, "평행"은 2개의 직선들 사이에 형성된 각도가 -10° 이상 10°이하인 것을 말하고, 따라서 각도가 -5° 이상 5° 이하인 경우도 또한 포함한다. 덧붙여, 용어, "수직"이란 2개의 직선들 사이에서 형성된 각도가 80° 이상 100°이하인 것을 말하고, 따라서, 각도가 85°이상 95°이하인 경우를 포함한다.
다른 한 편으로, 샘플 표면에 실질적으로 수직인 방향에서 관찰된 CAAC-OS막의 TEM 영상(평면 TEM 영상)에 따라, 금속 원자들은 결정부들 내에서 삼각형 또는 육각형 구성으로 배열된다. 그러나, 상이한 결정부들 사이에서 금속 원자들의 배열의 규칙성은 존재하지 않는다.
단면 TEM 영상 및 평면 TEM 영상의 결과들로부터, CAAC-OS막 내의 결정부들 내에서 배향이 발견된다.
CAAC-OS막은 X선 회절(XRD) 장치를 통한 구조 해석을 받는다. 예컨대, InGaZnO4 결정을 포함하는 CAAC-OS막이 아웃-오브-플레인(out-of-plane)법에 의해 분석될 때, 회절각(2θ)이 대략 31°일 때 피크가 빈번하게 나타난다. 이 피크는, InGaZnO4 결정의 (009)면으로부터 유도되고, 이는 CAAC-OS막 내의 결정들이 c축 배향을 갖고, c축들이 CAAC-OS막의 피형성면 또는 상부 표면에 실질적으로 수직인 방향으로 배향되는 것을 나타낸다.
다른 한 편으로, CAAC-OS막이 c축에 수직인 방향으로 X선이 샘플로 입사하는 인-플레인(in-plane)법을 통해 분석될 때, 2θ가 대략 56°일 때 피크가 빈번하게 나타난다. 이 피크는 InGaZnO4 결정의 (110)면으로부터 유도된다. 여기에서, 2θ가 대략 56°에서 고정된 상태로, 샘플이 샘플 표면의 법선 벡터를 축(φ축)으로 하여 회전하는 조건들 하에서 분석(φ 스캔)이 수행된다. 샘플이 InGaZnO4의 단결정 산화물 반도체 막인 경우, 6개의 피크들이 출현한다. 6개의 피크들은 (110)면에 등가인 결정 면들로부터 유도된다. 다른 한 편으로, CAAC-OS막의 경우, 2θ가 대략 56°에 고정된 상태에서 φ 스캔이 수행될 때조차, 피크는 명료하게 관찰되지 않는다.
위의 결과들에 따라, c-축 배향을 갖는 CAAC-OS막에서, a-축들 및 b-축들의 방향들이 결정부들 사이에서 상이하지만, c-축들은 피형성면의 법선 벡터 또는 상부 표면의 법선 벡터에 평형한 방향으로 배향된다. 따라서, 단면 TEM 영상에서 관찰된 층상으로 정렬된 각 금속 원자 층은 결정의 a-b면에 평행한 면에 대응한다.
결정부가 CAAC-OS막의 증착과 동시에 형성되거나, 또는 열처리와 같은 결정화 처리를 통해 형성됨을 주목해야 한다. 상술한 바와 같이, 결정의 c-축은 CAAC-OS막의 피형성면의 법선 벡터 또는 상부 표면의 법선 벡터에 평행한 방향으로 배향된다. 따라서, 예컨대 CAAC-OS막의 형태가 에칭 등에 의해 변화되는 경우, c-축은 CAAC-OS막의 피형성면의 법선 벡터 또는 상부 표면의 법선 벡터에 반드시 평행한 것은 아닐 수 있다.
더욱이, CAAC-OS막 내의 결정화 정도는 반드시 균일한 것은 아니다. 예컨대, CAAC-OS막을 초래하는 결정 성장이 막의 상부 표면의 근처로부터 발생하는 경우, 상부 표면 근처에서 결정화 정도는 일부 경우들에서 피형성면의 근처에서의 결정화 정도보다 높다. 더욱이, CAAC-OS막에 불순물이 첨가될 때, 불순물이 첨가되는 영역 내의 결정화는 변화되고, CAAC-OS막 내의 결정화 정도는 영역들에 따라 변한다.
InGaZnO4 결정을 갖는 CAAC-OS막이 아웃-플레인 법에 의해 분석되는 경우, 2θ의 피크가 또한 대략 31°에서 2θ의 피크에 부가하여, 대략 36°에서 관찰될 수 있음을 주목해야 한다. 대략 36°에서 2θ의 피크는 ZnGa2O4 결정의 (311)면으로부터 유도되고; 이러한 피크는 ZnGa2O4 결정이 InGaZnO4 결정을 포함하는 CAAC-OS막의 부분 내에 포함되는 것을 나타낸다. CAAC-OS막 내에서, 2θ의 피크가 대략 31°에서 출현하고, 2θ의 피크가 대략 36°에서 출현하지 않는 것이 바람직하다.
CAAC-OS막을 사용하는 트랜지스터에서, 가시 광 또는 자외선 광의 조사로 인한 전기 특성들의 변화는 작다. 따라서, 트랜지스터는 높은 신뢰도를 갖는다.
산화물 반도체 막이 예컨대 비정질 산화물 반도체 막, 미결정 산화물 반도체 막, 및 CAAC-OS 막 중 둘 이상의 막들을 포함하는 적층 막일 수 있음을 주목해야 한다.
예컨대, CAAC-OS 막은 다결정 금속 산화물 타깃을 통한 스퍼터링에 의해 형성된다. 타깃과 이온의 충돌에 의해, 타깃에 포함된 결정 영역은 a-b 평면을 따라 타깃으로부터 분리될 수 있다; 즉, a-b 평면에 평행한 평면을 갖는 스퍼터링된 입자들(평판형의 스퍼터링된 입자들 또는 펠릿형의 스퍼터링된 입자들)은 타깃으로부터 박리될 수 있다. 이 경우, 평판형의 스퍼터링된 입자들은 그들의 결정 상태를 유지하면서 기판에 도달하고, 이에 의해 CAAC-OS 막이 형성될 수 있다.
CAAC-OS 막은 다음의 조건들 하에서 증착되는 것이 바람직하다.
불순물들로 인한 결정의 변형은, 증착 도중에 CAAC-OS 막으로 들어가는 불순물들의 양을 감소시킴으로써, 예컨대 증착 챔버 내에 존재하는 불순물들(예, 수소, 물, 이산화탄소, 및 질소)의 농도를 감소시킴으로써, 또는 증착 가스 내의 불순물들의 농도를 감소시킴으로써 방지될 수 있다. 특히, -80℃ 이하, 바람직하게는 -100℃ 이하의 이슬점을 갖는 증착 가스가 사용된다.
증착 도중에 기판 온도를 증가시킴으로써, 스퍼터링된 입자들의 이동은 스퍼터링된 입자가 기판 표면에 도달한 이후 발생하기 쉽다. 특히, 증착 도중의 기판 온도의 범위는 100℃에서 740℃까지, 바람직하게는 200℃에서 500℃까지이다. 증착 도중의 기판 온도를 증가시킴으로써, 평판-형의 스퍼터링된 입자가 기판에 도달할 때, 기판 표면상에서 이동이 발생하여, 평판-형의 스퍼터링 입자의 평판이 기판에 부착된다.
증착 가스 내의 산소의 비율이 증가되고, 전력이 최적화되어, 증착시 플라즈마 손상을 줄이는 것이 바람직하다. 증착 가스 내의 산소의 비율은 30vol% 이상, 바람직하게는 100vol%이다.
스퍼터링 타깃의 예로서, In-Ga-Zn계 산화물 타깃이 아래에서 설명될 것이다.
다결정 In-Ga-Zn계 산화물 타깃은, InOX 분말, GaOY 분말, 및 ZnOZ 분말을 혼합하고, 혼합물에 압력을 가하고, 이후 1000℃에서 1500℃에 이르는 온도에서 혼합물에 대한 열처리를 수행함으로써 준비된다. X, Y 및 Z가 각각 양의 수인 것을 주목해야 한다. 여기에서, InOX, GaOY 및 ZnOZ의 분자비는 예컨대, 2:2:1, 8:4:3, 3:1:1, 1:1:1, 4:2:3, 또는 3:1:2이다. 분말의 지형 및 분자비는 원하는 타깃에 따라 적절하게 결정될 수 있다.
알칼리 금속은 산화물 반도체의 구성 원소가 아니고, 따라서 불순물이다. 알칼리 토금속은 또한 알칼리 토금속이 산화물 반도체의 구성 원소가 아닌 경우 불순물로서 작용한다. 알칼리 금속들 중, Na는, 산화물 반도체 막과 접촉하는 절연막이 산화물일 때, Na 이온으로서 쉽게 절연막으로 확산된다. 더욱이, 산화물 반도체 막 내에서, Na는 산화물 반도체 내에 포함된 금속과 산소 사이의 결합을 분열시키거나, 또는 이들 결합 사이에 삽입되어, 트랜지스터 특성들의 열화(예, 문턱 전압의 음의 이동으로 인한 트랜지스터의 정상 온 상태, 또는 이동도의 감소) 및 특성들에서의 변동을 야기한다. 특히, 2차 이온 질량 분석법으로 측정된 Na 농도는 바람직하게는 5×1016/㎤ 이하, 더욱 바람직하게는 1×1016/㎤ 이하, 추가로 더욱 바람직하게는 1×1015/㎤ 이하이다. 유사하게, Li 농도는 바람직하게는 5×1015/㎤ 이하, 더욱 바람직하게는 1×1015/㎤ 이하이다. 유사하게, K 농도는 바람직하게는 5×1015/㎤ 이하, 더욱 바람직하게는 1×1015/㎤ 이하이다.
다음에, 소스 전극 층(927)과 드레인 전극 층(928)은 포토리소그래피 공정에 의해 형성된다. 특히, 소스 전극 층(927)과 드레인 전극 층(928)은 도전막이 스퍼터링 또는 진공 증착에 의해 절연막(924) 위에 형성되고, 이후 미리 결정된 형태로 처리(패터닝)되는 방식으로 형성될 수 있다.
소스 전극 층(927)과 드레인 전극 층(928)은 단일 층의 구조 또는 2 이상의 층들의 적층 구조를 가질 수 있고, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴 및 텅스텐으로부터 선택된 원소; 이들 원소들 중 임의의 것을 포함하는 합금; 등을 사용하여 형성될 수 있다. 대안적으로, 소스 전극 층(927)과 드레인 전극 층(928)은 크롬, 탄탈, 티타늄, 몰리브덴, 네오디뮴, 스칸듐, 이트륨, 또는 텅스텐과 같은 내열 금속의 막이 알루미늄, 구리 등의 금속 막 위에 또는 아래에 적층되는 구조를 가질 수 있다. 알루미늄과 구리는 바람직하게 열악한 열 저항과 높은 부식성에 의해 야기되는 문제점들을 회피하기 위하여 내열 금속 재료와 조합하여 사용된다.
예컨대, 소스 전극 층(927)과 드레인 전극 층(928)은, 실리콘을 함유하는 알루미늄 막의 단일-층 구조, 티타늄 막이 알루미늄 막 위에 적층되는 2-층 구조, 또는 티타늄 막, 알루미늄 막 및 티타늄 막이 순서대로 적층되는 3-층 구조를 가질 수 있다. Cu-Mg-Al 합금, Mo-Ti 합금, Ti, 및 Mo는 산화물 막과의 높은 접착력을 갖고; 따라서 소스 전극 층(927)과 드레인 전극 층(928)이, Cu의 도전 막이 Cu-Mg-Al 합금, Mo-Ti 합금, Ti, 또는 Mo의 도전 막 위에 적층되는 적층 구조를 가질 때, 절연막(924)과 소스 및 드레인 전극 층들(927 및 928) 사이의 접착력은 증가될 수 있다.
소스 전극 층(927)과 드레인 전극 층(928)에 대해, 도전 금속 산화물이 사용될 수 있다. 도전 금속 산화물로서, 산화 인듐, 산화 주석, 산화 아연, 산화 인듐과 산화 주석의 혼합물, 산화 인듐과 산화 아연의 혼합물, 또는 실리콘 또는 산화 실리콘을 함유하는 도전성 산화 금속 재료가 사용될 수 있다.
도전 막의 형성 이후 열처리가 수행되는 경우, 도전 막은 바람직하게 열처리를 견딜 수 있을 정도로 충분히 높은 열 저항을 갖는다.
본 실시예에서, 100-nm-두께의 텅스텐 막이 소스 전극 층(927)과 드레인 전극 층(928)을 위해 사용된다.
도전 막의 에칭시 산화물 반도체 막(926)이 가능한 많이 제거되지 않도록, 재료들 및 에칭 조건들이 적절하게 조정됨을 주목해야 한다. 에칭 조건들에 의존하여, 산화물 반도체 막(926)의 노출된 부분은 부분적으로 에칭되고, 따라서 일부 경우들에서 그루브(오목한 부분)가 형성된다.
본 실시예에 있어서, 텅스텐 막은 소스 전극 층(927)과 드레인 전극 층(928)이 될 도전 막으로 사용된다. 따라서, 습식 에칭이 암모니아와 과산화수소수(암모니아 과산화수소 혼합물)를 함유한 용액을 사용하여 도전 막에 대해 선택적으로 수행될 수 있다. 암모니아 과산화수소 혼합물로서, 31wt%의 과산화수소수, 28wt%의 암모니아수 및 물이 5:2:2의 체적비로서 혼합된 용액이 특별히 사용된다. 대안적으로, 건식 에칭이 4불화 탄소(CF4), 염소(Cl2) 또는 산소를 함유한 가스의 사용을 통해 도전 막에 대해 수행될 수 있다.
포토리소그래피 공정에서 포토마스크들 및 단계들의 수를 줄이기 위하여, 투과하는 광이 복수의 강도들을 갖는 광 노출 마스크인 멀티-톤 마스크를 사용하여 형성된 레지스트 마스크의 사용을 통해 에칭이 수행될 수 있다. 멀티-톤 마스크를 사용하여 형성된 레지스트 마스크는 복수의 두께들을 갖고, 에칭을 통해 형태가 변할 수 있다; 따라서 레지스트 마스크는 막들을 상이한 패턴들로 처리하기 위한 복수의 에칭 단계들에서 사용될 수 있다. 따라서, 적어도 2 종류의 상이한 패턴들에 대응하는 레지스트 마스크가 하나의 멀티-톤 마스크에 의해 형성될 수 있다. 결과적으로, 광 노출 마스크들의 수는 줄어들 수 있고, 대응하는 포토리소그래피 공정들의 수 또한 줄어들 수 있고, 이에 의해 제작 공정이 단순화될 수 있다.
더욱이, 소스 영역과 드레인 영역으로 작용하는 산화물 도전 막들은 산화물 반도체 막(926)과 소스 및 드레인 전극 층들(927 및 928) 사이에 제공될 수 있다. 산화물 도전 막의 재료는 바람직하게 구성요소로서 산화 아연을 함유하고, 바람직하게 산화 인듐을 함유하지 않는다. 이러한 산화물 도전 막을 위해, 산화 아연, 산화 아연 알루미늄, 산화질화 아연 알루미늄, 산화 갈륨 아연, 등이 사용될 수 있다.
예컨대, 산화물 도전 막들이 형성되는 경우, 산화물 도전 막들을 형성하기 위한 에칭 및 소스 전극 층(927)과 드레인 전극 층(928)을 형성하기 위한 에칭은 동시에 수행될 수 있다.
소스 및 드레인 영역들로 작용하는 산화물 도전 막들을 제공함으로써, 산화물 반도체 막(926)과 소스 및 드레인 전극 층들(927 및 928) 사이의 저항값은 낮아질 수 있고, 따라서 트랜지스터는 고속으로 동작할 수 있다. 덧붙여, 소스 및 드레인 영역들로 작용하는 산화물 도전 막들의 제공을 통해, 트랜지스터의 내전압은 증가할 수 있다.
다음에, N2O, N2, 또는 Ar과 같은 가스를 사용하여 플라즈마 처리가 수행될 수 있다. 이러한 플라즈마 처리에 의해, 산화물 반도체 막의 노출된 표면에 부착된 물, 등이 제거된다. 플라즈마 처리는 또한 산소와 아르곤의 혼합 가스를 사용하여 수행될 수 있다.
플라즈마 처리 이후, 소스 및 드레인 전극 층들(927 및 928)과 산화물 반도체 막(926)을 덮도록 게이트 절연막(929)이 형성된다. 이후, 게이트 절연막(929) 위에, 산화물 반도체 막(926)과 중첩하도록 게이트 전극 층(930)이 형성되어, 커패시터의 상부 전극 층(931)이 될 도전 막이 형성된다.
게이트 절연막(929)은 예컨대 산화질화 실리콘 막을 사용하여 형성될 수 있다. 게이트 절연막(929)이 습기 또는 수소와 같은 불순물들을 가능한 적게 포함하는 것이 바람직하고, 게이트 절연막(929)이 단일 층 절연막 또는 적층된 복수의 절연막들일 수 있음을 주목해야 한다. 수소가 게이트 절연막(929)에 포함되면, 수소는 산화물 반도체 막(926)으로 들어가거나, 또는 산화물 반도체 막(926) 내의 산소는 수소에 의해 추출되고, 이에 의해 산화물 반도체 막(926)은 낮은 저항값(n-형 전도도)을 갖고, 기생 채널이 결과로서 형성될 수 있다. 따라서 수소를 가능한 적게 함유하는 게이트 절연막(929)을 형성하기 위하여 수소가 사용되지 않는 증착 방법이 사용되는 것이 중요하다. 높은 장벽 특성을 갖는 재료는 바람직하게 게이트 절연막(929)을 위하여 사용된다. 높은 장벽 특성을 갖는 절연막으로서, 예컨대 질화 실리콘 막, 질화산화 실리콘 막, 질화 알루미늄 막, 또는 질화산화 알루미늄 막이 사용될 수 있다. 적층된 복수의 절연막들이 사용될 때, 산화 실리콘 막 또는 산화질화 실리콘 막과 같은 낮은 비율의 질소를 갖는 절연막은 높은 장벽 특성을 갖는 절연막보다 산화물 반도체 막(926)에 더 근접하여 형성된다. 이후, 높은 장벽 특성을 갖는 절연막은 낮은 비율의 질소를 갖는 절연막을 개재하여 소스 및 드레인 전극 층들(927 및 928) 및 산화물 반도체 막(926)과 중첩하도록 형성된다. 높은 장벽 특성을 갖는 절연막의 사용을 통해, 습기 및 수소와 같은 불순물들은 산화물 반도체 막(926), 게이트 절연막(929), 또는 산화물 반도체 막(926) 및 다른 절연막 및 그 근처 사이의 계면으로 들어가는 것이 방지된다. 덧붙여, 산화물 반도체 막(926)과 접촉하여 형성된, 산화 실리콘 막 또는 산화질화 실리콘 막과 같은, 낮은 비율의 질소를 갖는 절연막은 높은 장벽 특성을 갖는 절연막이 산화물 반도체 막(926)과 직접 접촉하는 것을 방지한다.
본 실시예에 있어서, 스퍼터링에 의해 형성된 20-nm 두께의 산화질화 실리콘 막이 게이트 절연막(929)으로서 사용된다. 막 형성 도중의 기판 온도는 상온에서 400℃까지 이를 수 있고, 본 실시예에서는 300℃이다.
게이트 절연막(929)이 형성된 이후, 열처리가 수행될 수 있다. 열처리는 질소 분위기, 초건조 공기, 또는 희가스(예, 아르곤 또는 헬륨) 분위기 내에서, 바람직하게는 200℃ 내지 400℃에서, 예컨대 250℃ 내지 350℃에서 수행된다. 가스 내의 수분 함량은 20ppm 이하, 바람직하게는 1ppm 이하, 더 바람직하게는 10ppb 이하인 것이 바람직하다. 본 실시예에서, 예컨대 열처리는 질소 분위기에서 1시간 동안 250℃로 수행된다. 심지어 산화물 반도체 막(926)에 대해 수행된 이전의 열처리에 의해 산소의 빈 자리들이 산화물 반도체 막(926) 내에서 생성되는 때에도, 산소를 함유하는 게이트 절연막(929)이 제공된 이후 열처리를 수행함으로써, 산소는 게이트 절연막(929)으로부터 산화물 반도체 막(926)으로 공급된다. 산화물 반도체 막(926)으로 산소의 공급에 의해, 도너들로서 작용하는 산소의 빈자리들은 산화물 반도체 막(926) 내에서 줄어들 수 있고, 화학양론적 조성은 회복될 수 있다. 결과적으로, 산화물 반도체 막(926)은 실질적으로 i-형이 되도록 만들어질 수 있고, 산소의 빈자리들로 인한 트랜지스터의 전기 특성들의 변동은 감소될 수 있다; 따라서 전기 특성들은 개선될 수 있다. 게이트 절연막(929)의 형성 이후에 수행되는 한, 이러한 열처리의 타이밍에 대한 특별한 제한은 존재하지 않는다. 이러한 열처리가 다른 단계로서 배가될 때, 산화물 반도체 막(926)은 단계들의 수를 증가시키지 않고 실질적으로 i-형으로 만들어질 수 있다.
게이트 전극 층(930)과 상부 전극 층(931)은, 도전막이 게이트 절연막(929) 위에 형성되고 이후 패터닝되는 방식으로 형성될 수 있다.
게이트 전극 층(930)과 상부 전극 층(931) 각각의 두께는 10nm 내지 400nm, 바람직하게는 100nm 내지 300nm이다. 본 실시예에 있어서, 게이트 전극 층(930)과 상부 전극 층(931)은 다음과 같은 방식으로 형성된다: 게이트 전극을 위한 도전 막을 형성하기 위하여 스퍼터링에 의해 30-nm 두께의 질화 탄탈 막 위에 135-nm 두께의 텅스텐 막이 적층되고, 이후 도전막이 에칭에 의해 원하는 형태로 처리(패터닝)된다. 레지스트 마스크가 잉크젯 방법에 의해 형성될 수 있음을 주목해야 한다. 잉크젯 방법에 의한 레지스트 마스크의 형성은 포토마스크를 필요로 하지 않고; 따라서 제작 비용은 감소될 수 있다.
위의 단계들을 통해, 제 1 트랜지스터(902)가 형성된다.
제 1 트랜지스터(902)가 단일-게이트 트랜지스터로서 기술되었고; 필요하다면 서로 전기적으로 연결된 복수의 게이트 전극들을 포함하고, 따라서 복수의 채널 형성 영역들을 포함하는 멀티-게이트 트랜지스터를 제작하는 것이 가능함을 주목해야 한다.
상술한 제작 방법에 있어서, 소스 전극 층(927)과 드레인 전극 층(928)은 산화물 반도체 막(926) 이후에 형성된다. 따라서, 도 14에 도시된 바와 같이, 소스 전극 층(927)과 드레인 전극 층(928)은 산화물 반도체 막(926) 위에 형성된다. 대안적으로, 소스 및 드레인 전극 층들(927 및 928)은 산화물 반도체 막(926) 아래, 즉 산화물 반도체 막(926)과 절연막(924) 사이에 형성될 수 있다.
산화물 반도체 막(926)과 접촉하는 절연막들, 즉 절연막(924)과 게이트 절연막(929)은 13족에 속하는 원소와 산소를 함유하는 절연 재료를 사용하여 형성될 수 있음을 주목해야 한다. 많은 산화물 반도체 재료들은 13족 원소를 함유하고, 13족 원소를 함유하는 절연 재료는 이러한 산화물 반도체와 호환될 수 있다. 따라서, 13족 원소를 함유하는 절연 재료가 산화물 반도체 막과 접촉하는 절연막을 위해 사용될 때, 산화물 반도체 막과 절연막 사이의 계면의 상태는 유리하게 유지될 수 있다.
13족 원소를 함유하는 절연 재료의 예들은 산화 갈륨, 산화 알루미늄, 산화 알루미늄 갈륨, 및 산화 갈륨 알루미늄이다. 여기에서, 산화 알루미늄 갈륨은 원자 백분율에서 알루미늄 함량이 갈륨 함량보다 높은 재료를 언급하고, 산화 갈륨 알루미늄은 원자 백분율에서 갈륨 함량이 알루미늄 함량 이상인 재료를 언급한다.
예컨대, 산화 갈륨을 함유하는 절연막은 갈륨을 함유하는 산화물 반도체 막과 접촉하도록 형성되고, 이에 의해 산화물 반도체 막과 절연막 사이의 계면에서 수소의 축적은 감소될 수 있다. 대안적으로, 산화 알루미늄을 함유하는 재료의 사용을 통해 절연막을 형성하는 것이 효과적이다. 물은 산화 알루미늄을 침투하기 어렵고, 따라서 산화물 반도체 막으로 물의 침투를 막기 위하여 산화 알루미늄을 함유하는 재료를 사용하는 것이 바람직함을 주목해야 한다.
산소 분위기에서의 열처리, 산소 도핑, 등에 의해 산화물 반도체 막(926)과 접촉하는 절연막의 표면뿐만 아니라 그 내부에 산소를 첨가하여, 산소가 화학량논적 조성보다 더 높은 비율로 포함되는 상태를 초래하는 것이 바람직하다. 여기에서, 용어, "산소 도핑"은 플라즈마화 되는 산소가 벌크로 첨가되는 산소 플라즈마 도핑을 포함한다. 산소 도핑은 이온 주입 또는 이온 도핑에 의해 수행될 수 있다.
산소 도핑에 의해, 산소의 비율이 화학량논적 조성에서보다 더 높은 영역을 포함하는 절연막이 형성될 수 있다. 이러한 영역을 포함하는 절연막이 산화물 반도체 막과 접촉할 때, 절연막에서 과잉 산소는 산화물 반도체 막에 공급되고, 산화물 반도체 막 내에서 또는 산화물 반도체 막과 절연막 사이의 계면에서 산소 결함들은 감소된다. 따라서, 산화물 반도체 막은 i-형 또는 실질적으로 i-형 산화물 반도체가 되도록 만들어질 수 있다.
산소의 비율이 화학량논적 조성에서보다 높은 영역을 포함하는 절연막이 산화물 반도체 막(926) 위에 배치된 절연막, 또는 산화물 반도체 막(926)과 접촉하는 절연막들의 산화물 반도체 막(926) 아래에 배치되는 절연막으로 사용될 수 있지만; 이러한 절연막을 산화물 반도체 막(926)과 접촉하는 절연막들의 모두로 사용하는 것이 바람직함을 주목해야 한다. 산소의 비율이 화학량논적 조성에서보다 높은 영역을 포함하는 절연막들이 산화물 반도체 막(926)과 접촉하는 절연막들 위 및 아래에 배치되어 산화물 반도체 막(926)이 절연막들 사이에 개재되는 구조를 통해, 상술한 효과는 강화될 수 있다.
산화물 반도체 막(926) 위 및 아래에 배치된 절연막들은 동일한 구성 원소들 또는 상이한 구성 원소들을 함유할 수 있다. 산화물 반도체 막(926)과 접촉하는 절연막은 각각이 산소의 비율이 화학량논적 조성에서보다 높은 영역을 포함하는 절연막들의 적층일 수 있다.
본 실시예에 있어서, 제 1 트랜지스터(902)는 상부-게이트 구조를 갖는다. 제 1 트랜지스터(902)는 백 게이트 전극 층(923)을 포함한다. 백 게이트 전극 층의 제공은 제 1 트랜지스터(902)가 더 쉽게 정상-오프 특성들을 얻도록 한다. 예컨대, 백 게이트 전극 층(923)의 전위가 GND로 또는 고정 전위로 설정될 때, 제 1 트랜지스터(902)의 문턱 전압은 양의 방향으로 추가로 이동할 수 있고, 이는 정상-오프 트랜지스터의 형성을 초래한다.
제 2 트랜지스터(901), 제 1 트랜지스터(902) 및 커패시터(903)를 전기적으로 연결하여 전기 회로를 형성하기 위하여, 이들 요소들을 연결하기 위한 하나 이상의 배선 층들이 층들 사이에 그리고 상부 층 위에 적층된다.
도 14에서, 도 3의 스위치 그룹을 형성하기 위하여, 예컨대 제 2 트랜지스터(901)의 소스 및 드레인 중 하나가 접촉 플러그(913)를 통해 배선 층(914)에 전기적으로 연결된다. 배선 층(914)은 프로그램 가능한 로직 소자의 출력 단자에 전기적으로 연결된다. 제 2 트랜지스터(901)의 소스 및 드레인 중 다른 하나는 접촉 플러그(915)를 통해 배선 층(916)에 전기적으로 연결된다. 배선 층(916)은 다른 프로그램 가능한 로직 소자의 입력 단자에 전기적으로 연결된다. 제 2 트랜지스터(901)의 게이트는 접촉 플러그(917), 배선 층(918), 접촉 플러그(921), 배선 층(922) 및 접촉 플러그(925)를 통해 제 1 트랜지스터(902)의 드레인 전극 층(928)에 전기적으로 연결된다. 드레인 전극 층(928)은 도 14의 우측으로 연장되고, 커패시터(903)의 하부 전극 층으로 기능한다. 제 1 트랜지스터(902)의 게이트 절연 막(929)은 드레인 전극 층(928) 위에 제공된다. 커패시터(903)가 형성된 영역에서, 게이트 절연막(929)은 커패시터(903)의 전극간 유전막으로 기능한다. 상부 전극 층(931)은 전극간 유전막 위에 제공되고, 접촉 플러그(935)를 통해 배선 층(936)에 전기적으로 연결된다. 배선 층(936)은 스위치 내의 한 편의 구성 데이터를 기억하는 그룹을 선택하기 위한 배선이다.
배선 층들(914, 916, 918, 922 및 936) 및 백 게이트 전극 층(923)은 절연막들에 삽입된다. 이들 배선 층들 및 유사 층들은 바람직하게 구리 또는 알루미늄과 같은 저-저항 도전 재료를 사용하여 형성된다. 대안적으로, 배선 층들은 도전 재료로서 CVD에 의해 형성된 그라핀을 사용하여 형성될 수 있다. 그라핀은 sp2-결합된 탄소 분자들의 1-원자 두께의 시트 또는 탄소 분자들의 2 내지 100장의 시트들의 적층이다. 이러한 그라핀을 제작하는 방법의 예들은 그라핀을 금속 촉매 상에 형성시키는 열적 CVD; 및 촉매를 사용하지 않고 자외선 광의 조사를 통해 국부적으로 생성된 플라즈마에 의해 메탄으로부터 그라핀을 형성하는 플라즈마 CVD이다.
이러한 저-저항 도전 재료를 사용하여, 배선 층들을 통해 송신된 신호들의 RC 지연은 감소될 수 있다. 구리가 배선 층들을 위해 사용될 때, 구리가 채널 형성 영역으로 확산되는 것을 방지하기 위하여 장벽 막이 형성된다. 장벽 막은 예컨대 질화 탄탈 막, 질화 탄탈 막과 탄탈 막의 적층, 질화 티타늄 막, 또는 질화 티타늄 막과 티타늄 막의 적층이 될 수 있지만, 막이 배선 재료의 확산을 방지하는 기능을 갖고, 배선 재료, 절연막, 등에 부착력을 갖는 한, 이러한 재료들을 함유하는 막에 국한되는 것은 아니다. 장벽 막은 독립적으로 형성되는 층으로서 형성될 수 있거나, 또는 장벽 막의 재료가 배선 재료에 포함되고, 절연막 내에 제공된 개구부의 내벽에 대한 열처리에 의해 침전되는 방식으로 형성될 수 있다.
절연막들(911, 912, 919, 920, 933 및 934)은 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 붕소 인 규산염 유리(BPSG), 인 규산염 유리(PSG), 탄소가 첨가된 산화 실리콘(SiOC), 플루오르가 첨가된 산화 실리콘(SiOF), Si(OC2H5)4를 원료로 한 산화 실리콘인 테트라에틸연규산염(TEOS), 수소 실세스퀴옥산(HSQ), 메틸 실세스퀴옥산(MSQ), 유기 규산염 유리(OSG), 또는 유기 폴리머계 재료와 같은 절연체를 사용하여 형성될 수 있다. 반도체 디바이스의 미세화를 진전시키는 경우, 배선들 사이의 기생 커패시턴스가 커지고, 신호 지연이 증가한다; 따라서, 산화 실리콘의 비유전율(k=4.0 내지 4.5)은 너무 높고, k=3.0 이하의 재료가 바람직하게 사용된다. 덧붙여, 절연막들 내에 배선들이 삽입된 이후 CMP 처리가 수행되기 때문에, 절연막들은 높은 기계적인 강도를 가질 필요가 있다. 절연막들은 이들의 기계적인 강도가 보장될 수 있는 한, 낮은 유전 상수를 갖도록 다공성으로 만들어질 수 있다. 절연막들은 스퍼터링, CVD, 스핀 코팅(스핀 온 글라스(SOG)라 함)을 포함하는 코팅 방법, 등에 의해 형성된다.
절연막들(911, 912, 919, 920, 933 및 934)에 배선 재료가 삽입된 후 수행되는 CMP 등에 의한 평탄화 처리를 위한 에칭 스토퍼로서 기능하는 절연막이 추가적으로 제공된다.
장벽 막들은 배선 층들(914, 916, 918, 922 및 936) 및 백 게이트 전극 층(923) 위에 제공되고, 보호 막이 각 장벽 막 위에 제공된다. 장벽 막은 구리와 같은 배선 재료의 확산을 방지하기 위하여 제공된다. 장벽 막은 질화 실리콘, SiC, 또는 SiBON과 같은 절연 재료를 사용하여 형성될 수 있다. 두꺼운 장벽 막은 배선들 사이의 커패시턴스를 증가시킬 수 있고; 따라서 장벽 특성과 낮은 유전 상수를 갖는 재료가 바람직하게 사용됨을 주목해야 한다.
접촉 플러그들(913, 915, 917, 921, 925 및 935) 각각은 높은 애스팩트 비를 갖는 개구부(비어 홀)가 절연막 내에 형성되고, 텅스텐과 같은 도전 재료로 채워지는 방식으로 형성된다. 개구부는 바람직하게는 고도의 이방성 건식 에칭에 의해, 특히 바람직하게는 반응성 이온 에칭(RIE)에 의해 형성된다. 개구부의 내벽은 티타늄 막, 질화 티타늄 막, 이러한 막들의 적층, 등으로 형성된 장벽 막(확산 방지 막)으로 덮이고, 텅스텐 또는 인 등으로 도핑된 폴리실리콘과 같은 재료가 개구부를 채운다. 예컨대, 텅스텐은 블랭킷 CVD에 의해 비어 홀 내에 삽입되고, 접촉 플러그의 상부 표면은 CMP에 의해 평탄화된다.
보호 절연막(937)은 상부 층에 제공되고, 습기 및 오염물이 외부로부터 반도체 디바이스에 들어가는 것을 방지한다. 보호 절연막(937)은 단일 층 구조 또는 질화 실리콘, 산화질화 실리콘 또는 질화산화 실리콘과 같은 재료를 사용하는 적층 구조를 가질 수 있다.
제 1 반도체 재료를 포함하고 고속으로 동작할 수 있는 트랜지스터가, 제 2 반도체 재료를 포함하고 상당히 낮은 오프-상태 전류를 갖는 트랜지스터와 조합하여 사용되는 상술한 구조를 통해, 낮은 전력으로 고속 동작할 수 있는 로직 회로를 포함하는 PLD와 같은 반도체 디바이스를 제작하는 것이 가능하다.
본 실시예는 다른 실시예들 중 임의의 것과 적절하게 결합될 수 있다.
(실시예 9)
본 발명의 일 실시예에서 반도체 디바이스 또는 PLD는, 디지털 신호 처리 디바이스들, 소프트웨어 한정 무선 디바이스들, 항공전자 디바이스들(통신 시스템들, 네비게이션 시스템들, 자동운항 시스템들, 및 비행관리 시스템들과 같이 비행기에 사용되는 전자 디바이스들), 의료 영상 처리 디바이스들, 음성 인식 디바이스들, 암호 디바이스들, 기계 시스템들을 위한 에뮬레이터들, 및 전파 천문학에서 전파 망원경들과 같이, 폭넓은 분야들에서의 전자 디바이스들을 위해 사용될 수 있다. 생물정보과학 분야의 응용에 부가하여 ASIC 프로토타이핑의 응용이 또한 가능하다.
소비 제품들의 예들은 디스플레이 디바이스들, 퍼스널 컴퓨터들, 및 기록 매체를 구비한 이미지 재생 디바이스들(디지털 다용도 디스크들(DVDs)과 같은 기록 매체의 콘텐트를 재생하고 재생된 이미지들을 디스플레이하기 위한 디스플레이들을 구비한 디바이스들)이다. 다른 예들은 이동 전화기들, 휴대용 게임 콘솔들을 포함하는 게임 콘솔들, 휴대용 정보 단말기들, 전자-서적들, 비디오 카메라들 및 디지털 스틸 카메라들과 같은 카메라들, 고글-형 디스플레이들(머리 장착형 디스플레이들), 네비게이션 시스템들, 오디오 재생 디바이스들(예, 카 오디오 시스템들 및 디지털 오디오 플레이어들), 복사기들, 팩시밀리들, 프린터들, 및 다기능 프린터들이다. 도 15의 A 내지 F는 이들 전자 디바이스들의 특정 예들을 도시한다.
도 15의 A는 하우징(5001), 하우징(5002), 디스플레이부(5003), 디스플레이부(5004), 마이크(5005), 스피커(5006), 동작 키(5007), 스타일러스(Stylus)(5008), 등을 포함하는 휴대형 게임 콘솔을 도시한다. 도 15의 A에 도시된 휴대형 게임 콘솔이 2개의 디스플레이부들(5003 및 5004)을 구비하지만, 디스플레이부들의 수는 2개에 국한되는 것은 아님을 주목해야 한다.
도 15의 B는 제 1 하우징(5601), 제 2 하우징(5602), 제 1 디스플레이부(5603), 제 2 디스플레이부(5604), 결합부(5605), 동작 키(5606), 등을 포함하는 휴대형 정보 단말기를 도시한다. 제 1 디스플레이부(5603)는 제 1 하우징(5601) 내에 제공되고, 제 2 디스플레이부(5604)는 제 2 하우징(5602) 내에 제공된다. 제 1 하우징(5601)과 제 2 하우징(5602)은 결합부(5605)를 통해 서로 연결되고, 제 1 하우징(5601)과 제 2 하우징(5602) 사이의 각도는 결합부(5605)를 통해 변경될 수 있다. 제 1 디스플레이부(5603) 상의 이미지들은 제 1 하우징(5601)과 제 2 하우징(5602) 사이의 각도에 따라 전환될 수 있다. 위치 입력 기능을 갖는 디스플레이 디바이스는 제 1 디스플레이부(5603)와 제 2 디스플레이부(5604) 중 적어도 하나로서 사용될 수 있다. 위치 입력 기능이 디스플레이 디바이스 내에 터치 패널의 제공에 의해 부가될 수 있음을 주목해야 한다. 대안적으로, 위치 입력 기능은 디스플레이 디바이스의 픽셀 영역 내에 광센서로 불리는 광전기 변환 소자의 제공에 의해 부가될 수 있다.
도 15의 C는 하우징(5401), 디스플레이부(5402), 키보드(5403), 포인팅 디바이스(5404), 등을 포함하는 랩톱 컴퓨터를 도시한다.
도 15의 D는 하우징(5301), 냉장고 문(5302), 냉동고 문(5303), 등을 포함하는 전기 냉동냉장고를 도시한다.
도 15의 E는 제 1 하우징(5801), 제 2 하우징(5802), 디스플레이부(5803), 동작 키들(5804), 렌즈(5805), 결합부(5806), 등을 포함하는 비디오 카메라를 도시한다. 동작 키들(5804)과 렌즈(5805)는 제 1 하우징(5801) 내에 제공되고, 디스플레이부(5803)는 제 2 하우징(5802) 내에 제공된다. 제 1 하우징(5801)과 제 2 하우징(5802)은 결합부(5806)를 통해 서로 연결되고, 제 1 하우징(5801)과 제 2 하우징(5802) 사이의 각도는 결합부(5806)를 통해 변경될 수 있다. 디스플레이부(5803) 상에 디스플레이된 이미지들은 제 1 하우징(5801)과 제 2 하우징(5802) 사이의 각도에 따라 전환될 수 있다.
도 15의 F는 자동차 몸체(5101), 바퀴들(5102), 대시보드(5103), 헤드라이트들(5104), 등을 포함하는 승용차를 도시한다.
본 실시예는 다른 실시예들 중 임의의 것과 적절하게 결합될 수 있다.
(실시예 10)
다음에, 산화물 반도체(OS) 막을 사용하는 트랜지스터를 포함하는 스위치와 실리콘(Si) 막을 사용하는 트랜지스터와 한 쌍의 인버터들을 포함하는 스위치 사이의 동작 차이점들에 대한 설명이 이루어진다.
도 16은 OS 막을 사용하는 트랜지스터를 포함하는 그룹(720a)과 실리콘(Si) 막을 사용하는 트랜지스터들과 한 쌍의 인버터들을 포함하는 그룹(720b)의 회로도들을 도시한다. 도 16은 또한 그룹들(720a 및 720b) 내의 노드(FD)의 전위와, 구성 데이터를 포함하고 배선(721)에 공급되는 신호(IN)의 전위의 타이밍도들을 도시한다.
그룹들(720a 및 720b) 각각에서, 트랜지스터(701)의 온/오프 상태는 배선(722)의 전위를 통해 제어되고, 구성 데이터에 대응하고 배선(721)으로부터 공급되는 전위는 트랜지스터(702)의 온/오프 상태를 제어하기 위하여 노드(FD)에서 유지된다. 도 16의 타이밍도들이 트랜지스터(702)가 n-채널 트랜지스터인 예를 도시함을 주목해야 한다.
그룹(720b)에서, 노드(FD)의 전위는 인버터들(780 및 781)에 의해 유지된다. 다른 한편으로, 그룹(720a)에서, 노드(FD)의 전위는 OS 막을 포함하는 트랜지스터(701)의 극히 낮은 오프-상태 전류를 사용하여 유지된다. 따라서, 트랜지스터(701)가 그룹(720a)에서 오프 상태일 때, 노드(FD)는 다른 전극들 또는 배선들 사이에서 훌륭한 절연 특성을 갖는 플로팅 전극으로서 작용한다. 이러한 이유로, 그룹(720a)은 그룹(720b)보다 더 적은 수의 트랜지스터들을 통해 노드(FD)의 전위를 유지할 수 있다.
노드(FD)가 그룹(720a)에서 플로팅 상태가 되기 때문에, 아래에서 기술되는 부스팅 효과가 기대될 수 있다. 특히, 노드(FD)가 그룹(720a)에서 플로팅 상태일 때, 노드(FD)의 전위는 신호(IN)의 전위가 낮은 레벨에서 높은 레벨로 변화할 때 트랜지스터(702)의 다양한 커패시턴스들에 의해 증가한다. 그룹(720a)에 기록된 구성 데이터가 "0"일 때, 트랜지스터(702)는 약한 반전 모드가 되어, 소스와 게이트 사이에 생성된 커패시턴스(Cgs)는 노드(FD)의 전위 증가에 기여한다. 다른 한편으로, 그룹(720a)에 기록된 구성 데이터가 "1"일 때, 트랜지스터(702)는 강한 반전 모드가 되어, 채널 형성 영역과 게이트 사이에 생성된 커패시턴스(Cox)와 커패시턴트(Cgs)는 노드(FD)의 전위 증가에 기여한다. 따라서, 노드(FD)의 전위 증가에 기여하는 트랜지스터(702)의 커패시턴스는 구성 데이터 "0"에 대해서보다 구성 데이터 "1"에 대해서가 더 크다. 결과적으로, 그룹(720a)은 부스팅 효과를 가져, 구성 데이터가 "0"인 경우와 비교하여 구성 데이터가 "1"인 경우에 신호(IN) 전위의 변화를 통해 노드(FD)의 전위가 추가로 증가하게 된다. 부스팅 효과를 통해, 그룹(720a)의 스위칭 속도는 구성 데이터가 "1"일 때 증가하고, 구성 데이터가 "0"일 때 트랜지스터(702)는 턴오프된다.
일반 PLD의 라우팅 자원 내에 포함된 스위치에서, 집적 밀도를 증가시키기 위하여 n-채널 트랜지스터가 사용된다. 그러나 스위치는, n-채널 트랜지스터의 게이트를 통과하는 신호의 전위가 문턱 전압으로 인해 낮아지기 때문에, 스위칭 속도의 감소 문제를 갖는다. 스위칭 속도를 증가시키기 위하여, 오버드라이빙(n-채널 트랜지스터의 게이트에 높은 전위의 인가를 통한 구동)이 사용되는 방법이 제안되었다; 그러나 이 방법을 사용하는 것은 스위치 내에 사용되는 n-채널 트랜지스터의 신뢰도를 악화시킬 수 있다. 대조적으로, 본 발명의 일 실시예에 있어서, 구성 데이터가 "1"일 때, 부스팅 효과는 오버드라이빙을 사용하지 않고 그룹(720a)의 스위칭 속도를 증가시킬 수 있고; 결과적으로 스위칭 속도를 증가시키기 위하여 신뢰도를 희생시킬 필요가 없다.
그룹(720b)에서, 노드(FD)의 전위는 부스팅 효과를 통해 증가하지만, 인버터들(780 및 781)에 의해 곧바로 이전 전위로 복귀된다. 결과적으로, 그룹(720b)은 부스팅 효과가 기여하는 고속의 스위칭 속도의 이점을 얻을 수 없다.
인용문헌 1(K. C. Chun, P. Jain, J. H. Lee, 및 C. H. Kim에 의한 "A 3T Gain Cell Embedded DRAM Utilizing Preferential Boosting for High Density and Low Power On-Die Caches", IEEE Journal of Solid-State Circuits, vol. 46, no. 6, pp. 1495-1505, 2011년 6월) 및 인용문헌 2(F. Eslami 및 M. Sima에 의한 "Capacitive Boosting for FPGA Interconnection Networks", Int. Conf. on Field Programmable Logic and Applications, 2011년, pp. 453-458)에서와는 달리, 그룹(720a)은 다른 유리한 효과를 갖는 것으로 기대된다.
인용문헌 1의 회로구조가 DRAM의 데이터 유지 시간 및 판독 속도를 개선하기 위하여 제안되기 때문에, 메모리 셀들의 수가 많고, 메모리 셀의 출력에 연결된 판독 비트 라인(RBL)은 큰 기생 커패시턴스를 갖는다. 대조적으로, 그룹(720a)에서, 신호(OUT)가 CMOS의 게이트에 공급되어, 그룹(720a)의 출력의 기생 커패시턴스는 인용문헌 1의 기생 커패시턴스보다 작게 된다. 따라서, 그룹(720a)은, 드레인과 게이트 사이에서 생성된 커패시턴스(Cgd)에 의해 및 트랜지스터(702)의 커패시턴스(Cgs)로 인한 노드(FD)의 전위 증가에 의해 신호(OUT)의 전위가 증가되는, 2차 부스팅 효과를 또한 제공한다. 즉, 그룹(720a)이 배선들 사이의 연결을 제어하기 위한 스위칭 회로로서 사용될 때, 스위칭 속도는 2차 부스팅 효과로 인해 추가로 증가된다. 덧붙여, 그룹(720a)은 인용문헌 2보다 더 적은 트랜지스터들을 통해 노드(FD)의 증가된 전위를 유지할 수 있다.
상술한 부스팅 효과를 확인하기 위하여, 각 스테이지의 출력에서 그룹(720a) 또는 그룹(720b)을 포함하는 2 종류의 101-스테이지 링 발진기(RO) 회로(TEGs)가 제작되었고, 그룹(720a) 또는 그룹(720b)의 지연 시간이 발진 주파수로부터 평가되었다. RO 회로(TEG) 내에 포함된 인버터의 n-채널 트랜지스터와 p-채널 트랜지스터의 채널 폭들(W)은 각각 16㎛와 32㎛이었다. 그룹들(720a 및 720b)에 포함된 트랜지스터들(702)의 채널 폭들(W)은 16㎛이었다. 그룹(720a)에 포함된 트랜지스터(701)의 채널 폭(W)은 4㎛이었고 그룹(720b)에 포함된 트랜지스터(701)의 채널 폭(W)은 8㎛이었다. 그룹(720b) 내의 인버터들(780 및 781)에 포함된 n-채널 트랜지스터와 p-채널 트랜지스터의 채널 폭들(W)은 각각 4㎛와 8㎛이었다. 실리콘 막을 포함하는 모든 n-채널 및 p-채널 트랜지스터들의 채널 길이들(L)은 0.5㎛이었다. 그룹(720a)의 트랜지스터(701)로서, In-Ga-Zn계 산화물을 포함하는 CAAC-OS 막을 포함하고, 1㎛의 채널 길이(L)를 갖는 트랜지스터가 사용되었다. 트랜지스터(701)는 실리콘 막을 포함하는 트랜지스터 위에 적층되었다.
RO 회로(TEG) 내의 전원전압(VDDRO)과 그룹(720b)의 인버터들(780 및 781) 내의 전원전압(VDDMEM) 사이의 차이인 오버드라이브 전압에 대해 RO의 스테이지에 의한 지연 시간이 측정되었다. 배선들(721 및 722)에 공급된 높은 레벨의 전위와 낮은 레벨의 전위 사이의 차이가 VDDMEM에 대응함을 주목해야 한다.
도 17은 지연 시간의 측정 결과들을 도시한다. 도 17에서, 수평 축은 오버드라이브 전압(mV)을 나타내고, 수직 축은 RO의 스테이지에 의한 지연 시간을 나타낸다. 도 17에서, 수직 축 상의 지연 시간은 2.00 V의 VDDRO와 0V의 오버드라이브 전압을 통해 측정된 지연 시간에 관한 것임을 주목해야 한다. 도 17에서, 실선은 2.00 V의 VDDRO를 통한 지연 시간을 나타내고; 일점쇄선은 2.25 V의 VDDRO를 통한 지연 시간을 나타내고; 점선은 2.50 V의 VDDRO를 통한 지연 시간을 나타낸다.
도 17에 도시된 바와 같이, 그룹(720a)을 포함하는 RO 회로의 지연 시간이 그룹(720b)을 포함하는 RO 회로의 지연 시간보다 짧고, 지연 시간이 그룹들(720a 및 720b)의 구조들에 의존함이 확인된다.
또한, 도 17은, 그룹(720b)에서, 오버드라이브 전압의 증가에 의해 스위칭 속도를 증가시키는 오버드라이브 효과가 낮은 VDDRO를 통해 더 현저해짐을 나타낸다. 그러나, 그룹(720b)의 스위칭 속도는, 심지어 VDDRO의 20% 이상의 오버드라이브 전압이 인가될 때에도 그룹(720a)의 속도보다 빠르지 않다. 구성 데이터가 그룹(720a)에 기록될 때, 노드(FD)의 전위가 트랜지스터(701)의 문턱 전압으로 인해 낮아지고, 따라서 VDDMEM보다 낮아짐을 주목해야 한다. 그럼에도 불구하고, 오버드라이브 전압이 인가되지 않는 그룹(720a)이 오버드라이브 전압이 인가되는 그룹(720b)보다 더 높은 스위칭 속도를 달성하는 것을 언급할 가치가 있다.
동일한 오버드라이브 전압에 대해, 그룹(720a)을 포함하는 RO 회로의 전력 소비는 그룹(720b)을 포함하는 RO 회로의 전력 소비보다 작음이 또한 확인된다.
RO 회로(TEG)에 대한 SPICE 시뮬레이션에 의해, 그룹(720a)을 포함하는 RO 회로 내의 신호(IN)의 전위 증가를 통한 노드(FD)의 전위 증가가 평가되었다. 시뮬레이션에서, VDDRO는 2.5V이었다. 시뮬레이션 결과는, 신호(IN)의 전위 증가를 통해, 구성 데이터가 "1"일 때 노드(FD)의 전위가 0.75V 만큼 증가하고, 구성 데이터가 "0"일 때 0.07V 만큼 증가함을 나타낸다.
위에서 언급한 바와 같이, 그룹(720a)을 포함하는 반도체 디바이스가 오버드라이브 전압을 사용하지 않고 단일 전원전압을 사용하는 경우에도 낮은 전력 소비와 높은 스위칭 속도와 같은 높은 성능을 달성함이 설명되었다.
본 실시예는 다른 실시예들의 임의의 것과 적절하게 결합될 수 있다.
본 출원은 2012년 5월 2일에 일본특허청에 출원된 일본특허출원 제2012-105031호에 기초하고, 이의 전체 내용은 참조로서 본 명세서에 통합된다.
30 : LUT 31 : 멀티플렉서
32 : 멀티플렉서 33 : 멀티플렉서
34 : 멀티플렉서 35 : 멀티플렉서
36 : 멀티플렉서 37 : 멀티플렉서
40 : LUT 41 : 멀티플렉서
42 : 멀티플렉서 43 : 멀티플렉서
44 : OR 회로 51 : 트랜지스터
52 : 인버터 53 : 인버터
54 : 인버터 60 : 스위치
61a : 제 1 트랜지스터 61b : 제 1 트랜지스터
61c : 제 1 트랜지스터 62a : 제 2 트랜지스터
62b : 제 2 트랜지스터 62c : 제 2 트랜지스터
63_1 : 배선 63_2 : 배선
64_1a : 배선 64_1b : 배선
64_1c : 배선 64_2a : 배선
64_2b : 배선
64_2c : 배선 65a : 배선
65b : 배선 65c : 배선
65_1a : 배선 65_1b : 배선
65_1c : 배선 65_2a : 배선
65_2b : 배선 65_2c : 배선
66a : 커패시터 66b : 커패시터
66c : 커패시터 101 : 로직 어레이
102 : 프로그램 가능한 로직 소자 103a : 수평 배선 그룹
103b : 수직 배선 그룹 104 : 스위치 박스
105 : 출력 단자 106 : 스위치 그룹
110 : 배선 111 : 배선
112 : 스위치 113 : 스위치
114 : 스위치 115 : 스위치
116 : 스위치 117 : 스위치
200 : 스위치 201a : 제 1 트랜지스터
201b : 제 1 트랜지스터 201c : 제 1 트랜지스터
202a : 제 2 트랜지스터 202b : 제 2 트랜지스터
202c : 제 2 트랜지스터 203a : 노드
203b : 노드 203c : 노드
204a : 커패시터 204b : 커패시터
204c : 커패시터 205a : 배선
205b : 배선 205c : 배선
206a : 배선 206b : 배선
206c : 배선 207 : 배선
210 : 배선 211 : 배선
212 : 프로그램 가능한 로직 소자 213 : 룩업 테이블
214 : 플립-플롭 215 : AND 회로
216 : 배선 217 : 배선
218 : 프로그램 가능한 로직 소자 219 : 룩업 테이블
220 : 플립-플롭 221 : AND 회로
230 : 그룹 231 : 그룹
232 : 그룹 300 : 스위치
301a : 제 1 트랜지스터 301b : 제 1 트랜지스터
301c : 제 1 트랜지스터 302a : 제 2 트랜지스터
302b : 제 2 트랜지스터 302c : 제 2 트랜지스터
303a : 노드 303b : 노드
303c : 노드 304a : 커패시터
304b : 커패시터 304c : 커패시터
305a : 배선 305b : 배선
305c : 배선 306a : 배선
306b : 배선 306c : 배선
307 : 배선 310 : 배선
311 : 배선 312 : 프로그램 가능한 로직 소자
313 : 룩업 테이블 314 : 플립-플롭
315 : AND 회로 316 : 배선
317 : 배선 318 : 프로그램 가능한 로직 소자
319 : 룩업 테이블 320 : 플립-플롭
321 : AND 회로 330 : 그룹
331 : 그룹 332 : 그룹
400 : 스위치 401a : 제 1 트랜지스터
401b : 제 1 트랜지스터 401n : 제 1 트랜지스터
402a : 제 2 트랜지스터 402b : 제 2 트랜지스터
402n : 제 2 트랜지스터 403a : 노드
403b : 노드 403n : 노드
404a : 커패시터 404b : 커패시터
404n : 커패시터 405a : 배선
405b : 배선 405n : 배선
406a : 배선 406b : 배선
406n : 배선 407 : 배선
410 : 배선 411 : 배선
412 : 프로그램 가능한 로직 소자 413 : 룩업 테이블
414 : 플립-플롭 415 : AND 회로
418 : 프로그램 가능한 로직 소자 419 : 룩업 테이블
420 : 플립-플롭 421 : AND 회로
430 : 그룹 431 : 그룹
432 : 그룹 500 : 스위치
501a : 제 1 트랜지스터 501b : 제 1 트랜지스터
502a : 제 2 트랜지스터 502b : 제 2 트랜지스터
503a : 노드 503b : 노드
504a : 커패시터 504b : 커패시터
505a : 배선 505b : 배선
506a : 배선 506b : 배선
507 : 배선 510 : 배선
511 : 배선 512 : 프로그램 가능한 로직 소자
513 : 룩업 테이블 514 : 플립-플롭
515 : AND 회로 518 : 프로그램 가능한 로직 소자
519 : 룩업 테이블 520 : 플립-플롭
521 : AND 회로 530 : 그룹
531 : 그룹 540 : 트랜지스터
600 : 스위치 601a : 제 1 트랜지스터
601b : 제 1 트랜지스터 601c : 제 1 트랜지스터
602a : 제 2 트랜지스터 602b : 제 2 트랜지스터
602c : 제 2 트랜지스터 603a : 노드
603b : 노드 603c : 노드
605a : 배선 605b : 배선
605c : 배선 606a : 배선
606b : 배선 606c : 배선
607 : 배선 608a : 제 3 트랜지스터
608b : 제 3 트랜지스터 608c : 제 3 트랜지스터
610 : 배선 611 : 배선
612 : 프로그램 가능한 로직 소자 613 : 룩업 테이블
614 : 플립-플롭 615 : AND 회로
616 : 배선 617 : 배선
618 : 프로그램 가능한 로직 소자 619 : 룩업 테이블
620 : 플립-플롭 621 : AND 회로
630 : 그룹 631 : 그룹
632 : 그룹 701 : 트랜지스터
702 : 트랜지스터 720a : 그룹
720b : 그룹 721 : 배선
722 : 배선 780 : 인버터
781 : 인버터 900 : 기판
901 : 제 2 트랜지스터 902 : 제 1 트랜지스터
903 : 커패시터 904 : 웰
905 : STI 906 : 불순물 영역
907 : 게이트 절연막 908 : 게이트 전극 층
909 : 측벽 절연막 910 : 절연막
911 : 절연막 912 : 절연막
913 : 접촉 플러그 914 : 배선 층
915 : 접촉 플러그 916 : 배선 층
917 : 접촉 플러그 918 : 배선 층
919 : 절연막 920 : 절연막
921 : 접촉 플러그 922 : 배선 층
923 : 백-게이트 전극 층 924 : 절연막
925 : 접촉 플러그 926 : 산화물 반도체 막
927 : 소스 전극 층 928 : 드레인 전극 층
929 : 게이트 절연막 930 : 게이트 전극 층
931 : 상부 전극 층 932 : 절연막
933 : 절연막 934 : 절연막
935 : 접촉 플러그 936 : 배선 층
937 : 보호 절연막 5001 : 하우징
5002 : 하우징 5003 : 디스플레이부
5004 : 디스플레이부 5005 : 마이크
5006 : 스피커 5007 : 동작 키
5008 : 스타일러스 5101 : 자동차 몸체
5102 : 바퀴 5103 : 대시 보드
5104 : 헤드 라이트 5301 : 하우징
5302 : 냉장고 문 5303 : 냉동고 문
5401 : 하우징 5402 : 디스플레이부
5403 : 키보드 5404 : 포인팅 디바이스
5601 : 하우징 5602 : 하우징
5603 : 디스플레이부 5604 : 디스플레이부
5605 : 결합부 5606 : 동작 키
5801 : 하우징 5802 : 하우징
5803 : 디스플레이부 5804 : 동작 키
5805 : 렌즈 5806 : 결합부
IN1 : 입력 단자 IN2 : 입력 단자
IN3 : 입력 단자 IN4 : 입력 단자
A1 : 제어 단자 A2 : 입력 단자
A3 : 입력 단자 A4 : 입력 단자
A5 : 입력 단자 A6 : 제어 단자
A7 : 입력 단자 A8 : 입력 단자
M1 : 입력 단자 M2 : 입력 단자
M3 : 입력 단자 M4 : 입력 단자
M5 : 입력 단자 M6 : 입력 단자
M7 : 입력 단자 M8 : 입력 단자
OUT : 출력 단자
32 : 멀티플렉서 33 : 멀티플렉서
34 : 멀티플렉서 35 : 멀티플렉서
36 : 멀티플렉서 37 : 멀티플렉서
40 : LUT 41 : 멀티플렉서
42 : 멀티플렉서 43 : 멀티플렉서
44 : OR 회로 51 : 트랜지스터
52 : 인버터 53 : 인버터
54 : 인버터 60 : 스위치
61a : 제 1 트랜지스터 61b : 제 1 트랜지스터
61c : 제 1 트랜지스터 62a : 제 2 트랜지스터
62b : 제 2 트랜지스터 62c : 제 2 트랜지스터
63_1 : 배선 63_2 : 배선
64_1a : 배선 64_1b : 배선
64_1c : 배선 64_2a : 배선
64_2b : 배선
64_2c : 배선 65a : 배선
65b : 배선 65c : 배선
65_1a : 배선 65_1b : 배선
65_1c : 배선 65_2a : 배선
65_2b : 배선 65_2c : 배선
66a : 커패시터 66b : 커패시터
66c : 커패시터 101 : 로직 어레이
102 : 프로그램 가능한 로직 소자 103a : 수평 배선 그룹
103b : 수직 배선 그룹 104 : 스위치 박스
105 : 출력 단자 106 : 스위치 그룹
110 : 배선 111 : 배선
112 : 스위치 113 : 스위치
114 : 스위치 115 : 스위치
116 : 스위치 117 : 스위치
200 : 스위치 201a : 제 1 트랜지스터
201b : 제 1 트랜지스터 201c : 제 1 트랜지스터
202a : 제 2 트랜지스터 202b : 제 2 트랜지스터
202c : 제 2 트랜지스터 203a : 노드
203b : 노드 203c : 노드
204a : 커패시터 204b : 커패시터
204c : 커패시터 205a : 배선
205b : 배선 205c : 배선
206a : 배선 206b : 배선
206c : 배선 207 : 배선
210 : 배선 211 : 배선
212 : 프로그램 가능한 로직 소자 213 : 룩업 테이블
214 : 플립-플롭 215 : AND 회로
216 : 배선 217 : 배선
218 : 프로그램 가능한 로직 소자 219 : 룩업 테이블
220 : 플립-플롭 221 : AND 회로
230 : 그룹 231 : 그룹
232 : 그룹 300 : 스위치
301a : 제 1 트랜지스터 301b : 제 1 트랜지스터
301c : 제 1 트랜지스터 302a : 제 2 트랜지스터
302b : 제 2 트랜지스터 302c : 제 2 트랜지스터
303a : 노드 303b : 노드
303c : 노드 304a : 커패시터
304b : 커패시터 304c : 커패시터
305a : 배선 305b : 배선
305c : 배선 306a : 배선
306b : 배선 306c : 배선
307 : 배선 310 : 배선
311 : 배선 312 : 프로그램 가능한 로직 소자
313 : 룩업 테이블 314 : 플립-플롭
315 : AND 회로 316 : 배선
317 : 배선 318 : 프로그램 가능한 로직 소자
319 : 룩업 테이블 320 : 플립-플롭
321 : AND 회로 330 : 그룹
331 : 그룹 332 : 그룹
400 : 스위치 401a : 제 1 트랜지스터
401b : 제 1 트랜지스터 401n : 제 1 트랜지스터
402a : 제 2 트랜지스터 402b : 제 2 트랜지스터
402n : 제 2 트랜지스터 403a : 노드
403b : 노드 403n : 노드
404a : 커패시터 404b : 커패시터
404n : 커패시터 405a : 배선
405b : 배선 405n : 배선
406a : 배선 406b : 배선
406n : 배선 407 : 배선
410 : 배선 411 : 배선
412 : 프로그램 가능한 로직 소자 413 : 룩업 테이블
414 : 플립-플롭 415 : AND 회로
418 : 프로그램 가능한 로직 소자 419 : 룩업 테이블
420 : 플립-플롭 421 : AND 회로
430 : 그룹 431 : 그룹
432 : 그룹 500 : 스위치
501a : 제 1 트랜지스터 501b : 제 1 트랜지스터
502a : 제 2 트랜지스터 502b : 제 2 트랜지스터
503a : 노드 503b : 노드
504a : 커패시터 504b : 커패시터
505a : 배선 505b : 배선
506a : 배선 506b : 배선
507 : 배선 510 : 배선
511 : 배선 512 : 프로그램 가능한 로직 소자
513 : 룩업 테이블 514 : 플립-플롭
515 : AND 회로 518 : 프로그램 가능한 로직 소자
519 : 룩업 테이블 520 : 플립-플롭
521 : AND 회로 530 : 그룹
531 : 그룹 540 : 트랜지스터
600 : 스위치 601a : 제 1 트랜지스터
601b : 제 1 트랜지스터 601c : 제 1 트랜지스터
602a : 제 2 트랜지스터 602b : 제 2 트랜지스터
602c : 제 2 트랜지스터 603a : 노드
603b : 노드 603c : 노드
605a : 배선 605b : 배선
605c : 배선 606a : 배선
606b : 배선 606c : 배선
607 : 배선 608a : 제 3 트랜지스터
608b : 제 3 트랜지스터 608c : 제 3 트랜지스터
610 : 배선 611 : 배선
612 : 프로그램 가능한 로직 소자 613 : 룩업 테이블
614 : 플립-플롭 615 : AND 회로
616 : 배선 617 : 배선
618 : 프로그램 가능한 로직 소자 619 : 룩업 테이블
620 : 플립-플롭 621 : AND 회로
630 : 그룹 631 : 그룹
632 : 그룹 701 : 트랜지스터
702 : 트랜지스터 720a : 그룹
720b : 그룹 721 : 배선
722 : 배선 780 : 인버터
781 : 인버터 900 : 기판
901 : 제 2 트랜지스터 902 : 제 1 트랜지스터
903 : 커패시터 904 : 웰
905 : STI 906 : 불순물 영역
907 : 게이트 절연막 908 : 게이트 전극 층
909 : 측벽 절연막 910 : 절연막
911 : 절연막 912 : 절연막
913 : 접촉 플러그 914 : 배선 층
915 : 접촉 플러그 916 : 배선 층
917 : 접촉 플러그 918 : 배선 층
919 : 절연막 920 : 절연막
921 : 접촉 플러그 922 : 배선 층
923 : 백-게이트 전극 층 924 : 절연막
925 : 접촉 플러그 926 : 산화물 반도체 막
927 : 소스 전극 층 928 : 드레인 전극 층
929 : 게이트 절연막 930 : 게이트 전극 층
931 : 상부 전극 층 932 : 절연막
933 : 절연막 934 : 절연막
935 : 접촉 플러그 936 : 배선 층
937 : 보호 절연막 5001 : 하우징
5002 : 하우징 5003 : 디스플레이부
5004 : 디스플레이부 5005 : 마이크
5006 : 스피커 5007 : 동작 키
5008 : 스타일러스 5101 : 자동차 몸체
5102 : 바퀴 5103 : 대시 보드
5104 : 헤드 라이트 5301 : 하우징
5302 : 냉장고 문 5303 : 냉동고 문
5401 : 하우징 5402 : 디스플레이부
5403 : 키보드 5404 : 포인팅 디바이스
5601 : 하우징 5602 : 하우징
5603 : 디스플레이부 5604 : 디스플레이부
5605 : 결합부 5606 : 동작 키
5801 : 하우징 5802 : 하우징
5803 : 디스플레이부 5804 : 동작 키
5805 : 렌즈 5806 : 결합부
IN1 : 입력 단자 IN2 : 입력 단자
IN3 : 입력 단자 IN4 : 입력 단자
A1 : 제어 단자 A2 : 입력 단자
A3 : 입력 단자 A4 : 입력 단자
A5 : 입력 단자 A6 : 제어 단자
A7 : 입력 단자 A8 : 입력 단자
M1 : 입력 단자 M2 : 입력 단자
M3 : 입력 단자 M4 : 입력 단자
M5 : 입력 단자 M6 : 입력 단자
M7 : 입력 단자 M8 : 입력 단자
OUT : 출력 단자
Claims (20)
- 반도체 디바이스에 있어서,
스위치; 및
제 1 프로그램 가능한 로직 소자 및 제 2 프로그램 가능한 로직 소자를 포함하고,
상기 스위치는:
제 2 배선; 및
복수의 회로 그룹들을 포함하고,
상기 복수의 회로 그룹들 각각은:
제 1 배선;
제 1 트랜지스터로서, 상기 제 1 트랜지스터의 게이트는 상기 제 1 배선에 전기적으로 연결되고, 상기 제 1 트랜지스터의 소스는 상기 제 2 배선에 전기적으로 연결되는, 상기 제 1 트랜지스터; 및
제 2 트랜지스터로서, 상기 제 2 트랜지스터의 게이트는 상기 제 1 트랜지스터의 드레인에 전기적으로 연결되는, 상기 제 2 트랜지스터를 포함하고,
상기 복수의 회로 그룹들 중 상기 제 2 트랜지스터들의 소스들은 서로 전기적으로 연결되고,
상기 복수의 회로 그룹들 중 상기 제 2 트랜지스터들의 드레인들은 서로 전기적으로 연결되고,
상기 제 1 프로그램 가능한 로직 소자는 상기 복수의 회로 그룹들 중 상기 제 2 트랜지스터들의 상기 소스들에 전기적으로 연결되고,
상기 제 2 프로그램 가능한 로직 소자는 상기 복수의 회로 그룹들 중 상기 제 2 트랜지스터들의 상기 드레인들에 전기적으로 연결되는, 반도체 디바이스. - 제 1 항에 있어서,
상기 복수의 회로 그룹들 각각은 커패시터 및 제 3 배선을 더 포함하고,
상기 커패시터의 전극들 중 하나는 상기 제 2 트랜지스터의 상기 게이트에 전기적으로 연결되고, 상기 커패시터의 전극들 중 다른 하나는 상기 제 3 배선에 전기적으로 연결되는, 반도체 디바이스. - 제 1 항에 있어서,
상기 제 2 트랜지스터는 p-채널 트랜지스터인, 반도체 디바이스. - 제 1 항에 있어서,
제 3 트랜지스터를 더 포함하고,
상기 제 3 트랜지스터의 소스는 상기 복수의 회로 그룹들 중 상기 제 2 트랜지스터들의 상기 소스들에 전기적으로 연결되고,
상기 제 3 트랜지스터의 드레인은 상기 복수의 회로 그룹들 중 상기 제 2 트랜지스터들의 상기 드레인들에 전기적으로 연결되는, 반도체 디바이스. - 반도체 디바이스에 있어서,
스위치; 및
제 1 프로그램 가능한 로직 소자 및 제 2 프로그램 가능한 로직 소자를 포함하고,
상기 스위치는:
제 2 배선; 및
복수의 회로 그룹들을 포함하고,
상기 복수의 회로 그룹들 각각은:
제 1 배선 및 제 3 배선;
제 1 트랜지스터로서, 상기 제 1 트랜지스터의 게이트는 상기 제 1 배선에 전기적으로 연결되고, 상기 제 1 트랜지스터의 소스는 상기 제 2 배선에 전기적으로 연결되는, 상기 제 1 트랜지스터;
제 2 트랜지스터로서, 상기 제 2 트랜지스터의 게이트는 상기 제 1 트랜지스터의 드레인에 전기적으로 연결되는, 상기 제 2 트랜지스터; 및
제 3 트랜지스터로서, 상기 제 3 트랜지스터의 소스는 상기 제 2 트랜지스터의 드레인에 전기적으로 연결되고, 상기 제 3 트랜지스터의 게이트는 상기 제 3 배선에 전기적으로 연결되는, 상기 제 3 트랜지스터를 포함하고,
상기 복수의 회로 그룹들 중 상기 제 2 트랜지스터들의 소스들은 서로 전기적으로 연결되고,
상기 복수의 회로 그룹들 중 상기 제 3 트랜지스터들의 드레인들은 서로 전기적으로 연결되고,
상기 제 1 프로그램 가능한 로직 소자는 상기 복수의 회로 그룹들 중 상기 제 2 트랜지스터들의 상기 소스들에 전기적으로 연결되고,
상기 제 2 프로그램 가능한 로직 소자는 상기 복수의 회로 그룹들 중 상기 제 3 트랜지스터들의 상기 드레인들에 전기적으로 연결되는, 반도체 디바이스. - 제 5 항에 있어서,
상기 제 1 트랜지스터는 채널 형성 영역에 산화물 반도체를 포함하고,
상기 제 2 트랜지스터 및 상기 제 3 트랜지스터는 채널 형성 영역에 실리콘을 포함하는, 반도체 디바이스. - 제 1 항 또는 제 5 항에 있어서,
상기 복수의 회로 그룹들의 수는 2인, 반도체 디바이스. - 제 5 항에 있어서,
상기 제 2 트랜지스터 및 상기 제 3 트랜지스터 각각은 p-채널 트랜지스터인, 반도체 디바이스. - 반도체 디바이스에 있어서,
스위치; 및
제 1 프로그램 가능한 로직 소자 및 제 2 프로그램 가능한 로직 소자를 포함하고,
상기 스위치는, 각각이 제 1 트랜지스터 및 제 2 트랜지스터를 포함하는 복수의 회로 그룹들을 포함하고,
상기 복수의 회로 그룹들 각각에서, 상기 제 2 트랜지스터의 게이트는 상기 제 1 트랜지스터의 드레인에 전기적으로 연결되고,
상기 복수의 회로 그룹들 중 상기 제 2 트랜지스터들은 서로 병렬로 전기적으로 연결되고,
상기 스위치는, 상기 제 1 프로그램 가능한 로직 소자와 상기 제 2 프로그램 가능한 로직 소자 사이의 전기적인 연결이 상기 복수의 회로 그룹들 중 하나를 선택함으로써 결정되는, 반도체 디바이스. - 제 9 항에 있어서,
상기 제 2 트랜지스터의 상기 게이트와 상기 제 1 트랜지스터의 상기 드레인 사이의 노드는 상기 제 1 트랜지스터가 오프 상태일 때 플로팅 상태로 존재하는, 반도체 디바이스. - 제 1 항 또는 제 9 항에 있어서,
상기 제 1 트랜지스터는 채널 형성 영역에 산화물 반도체를 포함하고,
상기 제 2 트랜지스터는 채널 형성 영역에 실리콘을 포함하는, 반도체 디바이스. - 제 9 항에 있어서,
상기 복수의 회로 그룹들 중 상기 제 2 트랜지스터들의 소스들은 서로 전기적으로 연결되고,
상기 복수의 회로 그룹들 중 상기 제 2 트랜지스터들의 드레인들은 서로 전기적으로 연결되고,
상기 제 1 프로그램 가능한 로직 소자는 상기 복수의 회로 그룹들 중 상기 제 2 트랜지스터들의 상기 소스들에 전기적으로 연결되고,
상기 제 2 프로그램 가능한 로직 소자는 상기 복수의 회로 그룹들 중 상기 제 2 트랜지스터들의 상기 드레인들에 전기적으로 연결되는, 반도체 디바이스. - 제 1 항, 제 5 항 및 제 9 항 중 어느 한 항에 있어서,
상기 제 1 트랜지스터는 상기 제 2 트랜지스터 위에 위치하는, 반도체 디바이스. - 제 1 항, 제 5 항 및 제 9 항 중 어느 한 항에 따른 상기 반도체 디바이스를 포함하는 전자 디바이스.
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012105031 | 2012-05-02 | ||
| JPJP-P-2012-105031 | 2012-05-02 | ||
| PCT/JP2013/061696 WO2013164958A1 (en) | 2012-05-02 | 2013-04-15 | Programmable logic device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20150017713A KR20150017713A (ko) | 2015-02-17 |
| KR101978932B1 true KR101978932B1 (ko) | 2019-05-16 |
Family
ID=49512079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020147033508A KR101978932B1 (ko) | 2012-05-02 | 2013-04-15 | 프로그램 가능한 로직 디바이스 |
Country Status (8)
| Country | Link |
|---|---|
| US (2) | US8970251B2 (ko) |
| JP (1) | JP6161387B2 (ko) |
| KR (1) | KR101978932B1 (ko) |
| CN (2) | CN104247268B (ko) |
| DE (1) | DE112013002281T5 (ko) |
| SG (2) | SG11201505224PA (ko) |
| TW (1) | TWI590386B (ko) |
| WO (1) | WO2013164958A1 (ko) |
Families Citing this family (51)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9654107B2 (en) | 2012-04-27 | 2017-05-16 | Semiconductor Energy Laboratory Co., Ltd. | Programmable LSI |
| KR102059218B1 (ko) | 2012-05-25 | 2019-12-24 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 프로그래머블 로직 디바이스 및 반도체 장치 |
| JP6250955B2 (ja) * | 2012-05-25 | 2017-12-20 | 株式会社半導体エネルギー研究所 | 半導体装置の駆動方法 |
| JP6377317B2 (ja) | 2012-05-30 | 2018-08-22 | 株式会社半導体エネルギー研究所 | プログラマブルロジックデバイス |
| KR102107591B1 (ko) * | 2012-07-18 | 2020-05-07 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 기억 소자 및 프로그래머블 로직 디바이스 |
| WO2014061567A1 (en) * | 2012-10-17 | 2014-04-24 | Semiconductor Energy Laboratory Co., Ltd. | Programmable logic device |
| KR102112364B1 (ko) | 2012-12-06 | 2020-05-18 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| TWI611419B (zh) | 2012-12-24 | 2018-01-11 | 半導體能源研究所股份有限公司 | 可程式邏輯裝置及半導體裝置 |
| WO2014125979A1 (en) | 2013-02-13 | 2014-08-21 | Semiconductor Energy Laboratory Co., Ltd. | Programmable logic device and semiconductor device |
| US8952723B2 (en) | 2013-02-13 | 2015-02-10 | Semiconductor Energy Laboratory Co., Ltd. | Programmable logic device and semiconductor device |
| US8947121B2 (en) | 2013-03-12 | 2015-02-03 | Semiconductor Energy Laboratory Co., Ltd. | Programmable logic device |
| JP6272713B2 (ja) | 2013-03-25 | 2018-01-31 | 株式会社半導体エネルギー研究所 | プログラマブルロジックデバイス及び半導体装置 |
| TWI621337B (zh) * | 2013-05-14 | 2018-04-11 | 半導體能源研究所股份有限公司 | 信號處理裝置 |
| TWI638519B (zh) | 2013-05-17 | 2018-10-11 | 半導體能源研究所股份有限公司 | 可程式邏輯裝置及半導體裝置 |
| TW201513128A (zh) * | 2013-07-05 | 2015-04-01 | Semiconductor Energy Lab | 半導體裝置 |
| US9385054B2 (en) | 2013-11-08 | 2016-07-05 | Semiconductor Energy Laboratory Co., Ltd. | Data processing device and manufacturing method thereof |
| JP6426437B2 (ja) * | 2013-11-22 | 2018-11-21 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| TWI637484B (zh) | 2013-12-26 | 2018-10-01 | 日商半導體能源研究所股份有限公司 | 半導體裝置 |
| US9379713B2 (en) * | 2014-01-17 | 2016-06-28 | Semiconductor Energy Laboratory Co., Ltd. | Data processing device and driving method thereof |
| US9721968B2 (en) | 2014-02-06 | 2017-08-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, electronic component, and electronic appliance |
| JP6541360B2 (ja) | 2014-02-07 | 2019-07-10 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2015172991A (ja) | 2014-02-21 | 2015-10-01 | 株式会社半導体エネルギー研究所 | 半導体装置、電子部品、及び電子機器 |
| US9294096B2 (en) * | 2014-02-28 | 2016-03-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP6625328B2 (ja) * | 2014-03-06 | 2019-12-25 | 株式会社半導体エネルギー研究所 | 半導体装置の駆動方法 |
| DE112015001133T5 (de) * | 2014-03-07 | 2016-12-01 | Semiconductor Energy Laboratory Co., Ltd. | Betriebsverfahren für eine Halbleitervorrichtung |
| US9419622B2 (en) * | 2014-03-07 | 2016-08-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP6541376B2 (ja) | 2014-03-13 | 2019-07-10 | 株式会社半導体エネルギー研究所 | プログラマブルロジックデバイスの動作方法 |
| JP6677449B2 (ja) * | 2014-03-13 | 2020-04-08 | 株式会社半導体エネルギー研究所 | 半導体装置の駆動方法 |
| US9842842B2 (en) * | 2014-03-19 | 2017-12-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device and semiconductor device and electronic device having the same |
| TWI643457B (zh) * | 2014-04-25 | 2018-12-01 | 日商半導體能源研究所股份有限公司 | 半導體裝置 |
| US9401364B2 (en) | 2014-09-19 | 2016-07-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, electronic component, and electronic device |
| JP6645793B2 (ja) | 2014-10-17 | 2020-02-14 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| WO2016092416A1 (en) * | 2014-12-11 | 2016-06-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, memory device, and electronic device |
| TWI688211B (zh) | 2015-01-29 | 2020-03-11 | 日商半導體能源研究所股份有限公司 | 半導體裝置、電子組件及電子裝置 |
| US9954531B2 (en) | 2015-03-03 | 2018-04-24 | Semiconductor Energy Laboratory Co., Ltd. | Electronic device |
| KR102643895B1 (ko) | 2015-10-30 | 2024-03-05 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치, 전자 부품, 및 전자 기기 |
| KR20180081732A (ko) | 2015-11-13 | 2018-07-17 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치, 전자 부품, 및 전자 기기 |
| KR20170061602A (ko) * | 2015-11-26 | 2017-06-05 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 전자 기기 |
| JP6917168B2 (ja) | 2016-04-01 | 2021-08-11 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| DE102016107311B3 (de) * | 2016-04-20 | 2017-08-31 | Infineon Technologies Ag | Elektronische schaltung mit halbleitervorrichtung mit transistorzelleinheiten mit verschiedenen schwellspannungen |
| CN106054675B (zh) * | 2016-06-02 | 2018-09-04 | 佛山市顺德区美的电热电器制造有限公司 | 电器的语音控制方法、语音控制装置和电器 |
| KR102446134B1 (ko) | 2016-07-29 | 2022-09-21 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치, 표시 시스템, 및 전자 기기 |
| CN109565280B (zh) | 2016-08-19 | 2023-02-17 | 株式会社半导体能源研究所 | 半导体装置的电源控制方法 |
| WO2018069787A1 (en) | 2016-10-14 | 2018-04-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, broadcasting system, and electronic device |
| US10320390B1 (en) * | 2016-11-17 | 2019-06-11 | X Development Llc | Field programmable gate array including coupled lookup tables |
| CN110164861B (zh) * | 2018-02-14 | 2023-04-18 | 成真股份有限公司 | 现场可编程闸极阵列集成电路芯片 |
| KR102051850B1 (ko) * | 2018-04-26 | 2019-12-04 | 한국타이어앤테크놀로지주식회사 | 불규칙 마모 억제 타이어 |
| JP7037528B2 (ja) * | 2019-09-12 | 2022-03-16 | 株式会社東芝 | 集積回路およびそのテスト方法ならびに電子機器 |
| CN112073062B (zh) * | 2020-07-29 | 2024-05-24 | 南京航空航天大学 | 一种基于fpga开关矩阵的可编程环形振荡器及puf结构 |
| KR20220036139A (ko) * | 2020-09-15 | 2022-03-22 | 삼성전자주식회사 | 유전체 박막, 이를 포함하는 집적 소자, 및 상기 유전체 박막의 제조방법 |
| JP7364635B2 (ja) | 2021-09-27 | 2023-10-18 | 矢崎総業株式会社 | 端子挿入方法及び端子挿入装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002374165A (ja) | 2001-06-13 | 2002-12-26 | Hitachi Ltd | 半導体集積回路装置および製造方法 |
| JP2005323399A (ja) | 2005-07-11 | 2005-11-17 | Fuji Xerox Co Ltd | プログラマブル論理回路装置、情報処理システム、プログラマブル論理回路装置への回路の再構成方法、プログラマブル論理回路装置用の回路情報の圧縮方法。 |
| JP2011129900A (ja) | 2009-11-20 | 2011-06-30 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2011172214A (ja) | 2010-01-20 | 2011-09-01 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
Family Cites Families (126)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4870302A (en) | 1984-03-12 | 1989-09-26 | Xilinx, Inc. | Configurable electrical circuit having configurable logic elements and configurable interconnects |
| USRE34363E (en) * | 1984-03-12 | 1993-08-31 | Xilinx, Inc. | Configurable electrical circuit having configurable logic elements and configurable interconnects |
| JPS60198861A (ja) | 1984-03-23 | 1985-10-08 | Fujitsu Ltd | 薄膜トランジスタ |
| US4609986A (en) | 1984-06-14 | 1986-09-02 | Altera Corporation | Programmable logic array device using EPROM technology |
| US4642487A (en) | 1984-09-26 | 1987-02-10 | Xilinx, Inc. | Special interconnect for configurable logic array |
| JPH0244256B2 (ja) | 1987-01-28 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPS63210023A (ja) | 1987-02-24 | 1988-08-31 | Natl Inst For Res In Inorg Mater | ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法 |
| JPH0244258B2 (ja) | 1987-02-24 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPH0244260B2 (ja) | 1987-02-24 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPH0244262B2 (ja) | 1987-02-27 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPH0244263B2 (ja) | 1987-04-22 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPH05251705A (ja) | 1992-03-04 | 1993-09-28 | Fuji Xerox Co Ltd | 薄膜トランジスタ |
| JP3479375B2 (ja) | 1995-03-27 | 2003-12-15 | 科学技術振興事業団 | 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法 |
| JPH11505377A (ja) | 1995-08-03 | 1999-05-18 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | 半導体装置 |
| JP3625598B2 (ja) | 1995-12-30 | 2005-03-02 | 三星電子株式会社 | 液晶表示装置の製造方法 |
| US5760602A (en) * | 1996-01-17 | 1998-06-02 | Hewlett-Packard Company | Time multiplexing a plurality of configuration settings of a programmable switch element in a FPGA |
| JP4103968B2 (ja) | 1996-09-18 | 2008-06-18 | 株式会社半導体エネルギー研究所 | 絶縁ゲイト型半導体装置 |
| JP3106998B2 (ja) | 1997-04-11 | 2000-11-06 | 日本電気株式会社 | メモリ付加型プログラマブルロジックｌｓｉ |
| JP4170454B2 (ja) | 1998-07-24 | 2008-10-22 | Ｈｏｙａ株式会社 | 透明導電性酸化物薄膜を有する物品及びその製造方法 |
| JP2000150861A (ja) | 1998-11-16 | 2000-05-30 | Tdk Corp | 酸化物薄膜 |
| JP3276930B2 (ja) | 1998-11-17 | 2002-04-22 | 科学技術振興事業団 | トランジスタ及び半導体装置 |
| TW460731B (en) | 1999-09-03 | 2001-10-21 | Ind Tech Res Inst | Electrode structure and production method of wide viewing angle LCD |
| JP4089858B2 (ja) | 2000-09-01 | 2008-05-28 | 国立大学法人東北大学 | 半導体デバイス |
| KR20020038482A (ko) | 2000-11-15 | 2002-05-23 | 모리시타 요이찌 | 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널 |
| JP3997731B2 (ja) | 2001-03-19 | 2007-10-24 | 富士ゼロックス株式会社 | 基材上に結晶性半導体薄膜を形成する方法 |
| JP2002289859A (ja) | 2001-03-23 | 2002-10-04 | Minolta Co Ltd | 薄膜トランジスタ |
| JP3925839B2 (ja) | 2001-09-10 | 2007-06-06 | シャープ株式会社 | 半導体記憶装置およびその試験方法 |
| JP4090716B2 (ja) | 2001-09-10 | 2008-05-28 | 雅司 川崎 | 薄膜トランジスタおよびマトリクス表示装置 |
| JP4164562B2 (ja) | 2002-09-11 | 2008-10-15 | 独立行政法人科学技術振興機構 | ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ |
| US7061014B2 (en) | 2001-11-05 | 2006-06-13 | Japan Science And Technology Agency | Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film |
| JP4083486B2 (ja) | 2002-02-21 | 2008-04-30 | 独立行政法人科学技術振興機構 | ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法 |
| CN1445821A (zh) | 2002-03-15 | 2003-10-01 | 三洋电机株式会社 | ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法 |
| JP3933591B2 (ja) | 2002-03-26 | 2007-06-20 | 淳二 城戸 | 有機エレクトロルミネッセント素子 |
| US7339187B2 (en) | 2002-05-21 | 2008-03-04 | State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University | Transistor structures |
| JP2004022625A (ja) | 2002-06-13 | 2004-01-22 | Murata Mfg Co Ltd | 半導体デバイス及び該半導体デバイスの製造方法 |
| US7105868B2 (en) | 2002-06-24 | 2006-09-12 | Cermet, Inc. | High-electron mobility transistor with zinc oxide |
| US7067843B2 (en) | 2002-10-11 | 2006-06-27 | E. I. Du Pont De Nemours And Company | Transparent oxide semiconductor thin film transistors |
| JP4166105B2 (ja) | 2003-03-06 | 2008-10-15 | シャープ株式会社 | 半導体装置およびその製造方法 |
| JP2004273732A (ja) | 2003-03-07 | 2004-09-30 | Sharp Corp | アクティブマトリクス基板およびその製造方法 |
| JP4108633B2 (ja) | 2003-06-20 | 2008-06-25 | シャープ株式会社 | 薄膜トランジスタおよびその製造方法ならびに電子デバイス |
| US7262463B2 (en) | 2003-07-25 | 2007-08-28 | Hewlett-Packard Development Company, L.P. | Transistor including a deposited channel region having a doped portion |
| US7088606B2 (en) | 2004-03-10 | 2006-08-08 | Altera Corporation | Dynamic RAM storage techniques |
| US7145174B2 (en) | 2004-03-12 | 2006-12-05 | Hewlett-Packard Development Company, Lp. | Semiconductor device |
| US7282782B2 (en) | 2004-03-12 | 2007-10-16 | Hewlett-Packard Development Company, L.P. | Combined binary oxide semiconductor device |
| US7297977B2 (en) | 2004-03-12 | 2007-11-20 | Hewlett-Packard Development Company, L.P. | Semiconductor device |
| CN102354658B (zh) | 2004-03-12 | 2015-04-01 | 独立行政法人科学技术振兴机构 | 薄膜晶体管的制造方法 |
| US7211825B2 (en) | 2004-06-14 | 2007-05-01 | Yi-Chi Shih | Indium oxide-based thin film transistors and circuits |
| JP2006100760A (ja) | 2004-09-02 | 2006-04-13 | Casio Comput Co Ltd | 薄膜トランジスタおよびその製造方法 |
| US7285501B2 (en) | 2004-09-17 | 2007-10-23 | Hewlett-Packard Development Company, L.P. | Method of forming a solution processed device |
| US7298084B2 (en) | 2004-11-02 | 2007-11-20 | 3M Innovative Properties Company | Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes |
| US7453065B2 (en) | 2004-11-10 | 2008-11-18 | Canon Kabushiki Kaisha | Sensor and image pickup device |
| US7829444B2 (en) | 2004-11-10 | 2010-11-09 | Canon Kabushiki Kaisha | Field effect transistor manufacturing method |
| EP1810335B1 (en) | 2004-11-10 | 2020-05-27 | Canon Kabushiki Kaisha | Light-emitting device |
| RU2358355C2 (ru) | 2004-11-10 | 2009-06-10 | Кэнон Кабусики Кайся | Полевой транзистор |
| US7863611B2 (en) | 2004-11-10 | 2011-01-04 | Canon Kabushiki Kaisha | Integrated circuits utilizing amorphous oxides |
| US7791072B2 (en) | 2004-11-10 | 2010-09-07 | Canon Kabushiki Kaisha | Display |
| EP1812969B1 (en) | 2004-11-10 | 2015-05-06 | Canon Kabushiki Kaisha | Field effect transistor comprising an amorphous oxide |
| TW200617703A (en) | 2004-11-30 | 2006-06-01 | Tokyo Electron Ltd | Dynamically reconfigurable processor |
| EP1836601A2 (en) | 2004-11-30 | 2007-09-26 | Tokyo Electron Limited | Dynamically reconfigurable processor |
| US7579224B2 (en) | 2005-01-21 | 2009-08-25 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing a thin film semiconductor device |
| TWI569441B (zh) | 2005-01-28 | 2017-02-01 | 半導體能源研究所股份有限公司 | 半導體裝置，電子裝置，和半導體裝置的製造方法 |
| TWI505473B (zh) | 2005-01-28 | 2015-10-21 | Semiconductor Energy Lab | 半導體裝置，電子裝置，和半導體裝置的製造方法 |
| US7858451B2 (en) | 2005-02-03 | 2010-12-28 | Semiconductor Energy Laboratory Co., Ltd. | Electronic device, semiconductor device and manufacturing method thereof |
| US7948171B2 (en) | 2005-02-18 | 2011-05-24 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device |
| US20060197092A1 (en) | 2005-03-03 | 2006-09-07 | Randy Hoffman | System and method for forming conductive material on a substrate |
| US8681077B2 (en) | 2005-03-18 | 2014-03-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and display device, driving method and electronic apparatus thereof |
| US7544967B2 (en) | 2005-03-28 | 2009-06-09 | Massachusetts Institute Of Technology | Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications |
| US7645478B2 (en) | 2005-03-31 | 2010-01-12 | 3M Innovative Properties Company | Methods of making displays |
| US8300031B2 (en) | 2005-04-20 | 2012-10-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element |
| JP2006344849A (ja) | 2005-06-10 | 2006-12-21 | Casio Comput Co Ltd | 薄膜トランジスタ |
| US7691666B2 (en) | 2005-06-16 | 2010-04-06 | Eastman Kodak Company | Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby |
| US7402506B2 (en) | 2005-06-16 | 2008-07-22 | Eastman Kodak Company | Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby |
| US7507618B2 (en) | 2005-06-27 | 2009-03-24 | 3M Innovative Properties Company | Method for making electronic devices using metal oxide nanoparticles |
| KR100711890B1 (ko) | 2005-07-28 | 2007-04-25 | 삼성에스디아이 주식회사 | 유기 발광표시장치 및 그의 제조방법 |
| JP2007059128A (ja) | 2005-08-23 | 2007-03-08 | Canon Inc | 有機ｅｌ表示装置およびその製造方法 |
| JP5116225B2 (ja) | 2005-09-06 | 2013-01-09 | キヤノン株式会社 | 酸化物半導体デバイスの製造方法 |
| JP4280736B2 (ja) | 2005-09-06 | 2009-06-17 | キヤノン株式会社 | 半導体素子 |
| JP2007073705A (ja) | 2005-09-06 | 2007-03-22 | Canon Inc | 酸化物半導体チャネル薄膜トランジスタおよびその製造方法 |
| JP4850457B2 (ja) | 2005-09-06 | 2012-01-11 | キヤノン株式会社 | 薄膜トランジスタ及び薄膜ダイオード |
| EP1998374A3 (en) | 2005-09-29 | 2012-01-18 | Semiconductor Energy Laboratory Co, Ltd. | Semiconductor device having oxide semiconductor layer and manufacturing method thereof |
| JP5037808B2 (ja) | 2005-10-20 | 2012-10-03 | キヤノン株式会社 | アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置 |
| KR101117948B1 (ko) | 2005-11-15 | 2012-02-15 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 액정 디스플레이 장치 제조 방법 |
| US7277351B2 (en) * | 2005-11-17 | 2007-10-02 | Altera Corporation | Programmable logic device memory elements with elevated power supply levels |
| TWI292281B (en) | 2005-12-29 | 2008-01-01 | Ind Tech Res Inst | Pixel structure of active organic light emitting diode and method of fabricating the same |
| US7867636B2 (en) | 2006-01-11 | 2011-01-11 | Murata Manufacturing Co., Ltd. | Transparent conductive film and method for manufacturing the same |
| JP4977478B2 (ja) | 2006-01-21 | 2012-07-18 | 三星電子株式会社 | ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法 |
| US7576394B2 (en) | 2006-02-02 | 2009-08-18 | Kochi Industrial Promotion Center | Thin film transistor including low resistance conductive thin films and manufacturing method thereof |
| US7977169B2 (en) | 2006-02-15 | 2011-07-12 | Kochi Industrial Promotion Center | Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof |
| US7486111B2 (en) | 2006-03-08 | 2009-02-03 | Tier Logic, Inc. | Programmable logic devices comprising time multiplexed programmable interconnect |
| KR20070101595A (ko) | 2006-04-11 | 2007-10-17 | 삼성전자주식회사 | ＺｎＯ ＴＦＴ |
| US20070252928A1 (en) | 2006-04-28 | 2007-11-01 | Toppan Printing Co., Ltd. | Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof |
| JP5028033B2 (ja) | 2006-06-13 | 2012-09-19 | キヤノン株式会社 | 酸化物半導体膜のドライエッチング方法 |
| JP4609797B2 (ja) | 2006-08-09 | 2011-01-12 | Ｎｅｃ液晶テクノロジー株式会社 | 薄膜デバイス及びその製造方法 |
| JP4999400B2 (ja) | 2006-08-09 | 2012-08-15 | キヤノン株式会社 | 酸化物半導体膜のドライエッチング方法 |
| JP4332545B2 (ja) | 2006-09-15 | 2009-09-16 | キヤノン株式会社 | 電界効果型トランジスタ及びその製造方法 |
| JP5164357B2 (ja) | 2006-09-27 | 2013-03-21 | キヤノン株式会社 | 半導体装置及び半導体装置の製造方法 |
| JP4274219B2 (ja) | 2006-09-27 | 2009-06-03 | セイコーエプソン株式会社 | 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置 |
| US7622371B2 (en) | 2006-10-10 | 2009-11-24 | Hewlett-Packard Development Company, L.P. | Fused nanocrystal thin film semiconductor and method |
| US7772021B2 (en) | 2006-11-29 | 2010-08-10 | Samsung Electronics Co., Ltd. | Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays |
| JP2008140684A (ja) | 2006-12-04 | 2008-06-19 | Toppan Printing Co Ltd | カラーｅｌディスプレイおよびその製造方法 |
| KR101303578B1 (ko) | 2007-01-05 | 2013-09-09 | 삼성전자주식회사 | 박막 식각 방법 |
| US8207063B2 (en) | 2007-01-26 | 2012-06-26 | Eastman Kodak Company | Process for atomic layer deposition |
| KR100851215B1 (ko) | 2007-03-14 | 2008-08-07 | 삼성에스디아이 주식회사 | 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치 |
| US7795613B2 (en) | 2007-04-17 | 2010-09-14 | Toppan Printing Co., Ltd. | Structure with transistor |
| KR101325053B1 (ko) | 2007-04-18 | 2013-11-05 | 삼성디스플레이 주식회사 | 박막 트랜지스터 기판 및 이의 제조 방법 |
| KR20080094300A (ko) | 2007-04-19 | 2008-10-23 | 삼성전자주식회사 | 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이 |
| KR101334181B1 (ko) | 2007-04-20 | 2013-11-28 | 삼성전자주식회사 | 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법 |
| US8274078B2 (en) | 2007-04-25 | 2012-09-25 | Canon Kabushiki Kaisha | Metal oxynitride semiconductor containing zinc |
| KR101345376B1 (ko) | 2007-05-29 | 2013-12-24 | 삼성전자주식회사 | ＺｎＯ 계 박막 트랜지스터 및 그 제조방법 |
| US7629812B2 (en) * | 2007-08-03 | 2009-12-08 | Dsm Solutions, Inc. | Switching circuits and methods for programmable logic devices |
| JP5215158B2 (ja) | 2007-12-17 | 2013-06-19 | 富士フイルム株式会社 | 無機結晶性配向膜及びその製造方法、半導体デバイス |
| JP4623179B2 (ja) | 2008-09-18 | 2011-02-02 | ソニー株式会社 | 薄膜トランジスタおよびその製造方法 |
| JP5451280B2 (ja) | 2008-10-09 | 2014-03-26 | キヤノン株式会社 | ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置 |
| US9946667B2 (en) * | 2008-11-12 | 2018-04-17 | Microchip Technology Incorporated | Microcontroller with configurable logic array |
| JP5781720B2 (ja) | 2008-12-15 | 2015-09-24 | ルネサスエレクトロニクス株式会社 | 半導体装置及び半導体装置の製造方法 |
| WO2011052396A1 (en) | 2009-10-29 | 2011-05-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| KR101899880B1 (ko) | 2011-02-17 | 2018-09-18 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 프로그래머블 ｌｓｉ |
| CN103534950B (zh) | 2011-05-16 | 2017-07-04 | 株式会社半导体能源研究所 | 可编程逻辑装置 |
| US9673823B2 (en) | 2011-05-18 | 2017-06-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of driving semiconductor device |
| US8581625B2 (en) | 2011-05-19 | 2013-11-12 | Semiconductor Energy Laboratory Co., Ltd. | Programmable logic device |
| US8779799B2 (en) | 2011-05-19 | 2014-07-15 | Semiconductor Energy Laboratory Co., Ltd. | Logic circuit |
| JP5820336B2 (ja) | 2011-05-20 | 2015-11-24 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US9762246B2 (en) | 2011-05-20 | 2017-09-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device with a storage circuit having an oxide semiconductor |
| JP6125850B2 (ja) | 2012-02-09 | 2017-05-10 | 株式会社半導体エネルギー研究所 | 半導体装置及び半導体装置の作製方法 |
| US9654107B2 (en) | 2012-04-27 | 2017-05-16 | Semiconductor Energy Laboratory Co., Ltd. | Programmable LSI |
| JP6377317B2 (ja) | 2012-05-30 | 2018-08-22 | 株式会社半導体エネルギー研究所 | プログラマブルロジックデバイス |
-
2013
- 2013-04-15 DE DE112013002281.8T patent/DE112013002281T5/de active Pending
- 2013-04-15 SG SG11201505224PA patent/SG11201505224PA/en unknown
- 2013-04-15 CN CN201380022919.4A patent/CN104247268B/zh not_active Expired - Fee Related
- 2013-04-15 WO PCT/JP2013/061696 patent/WO2013164958A1/en active Application Filing
- 2013-04-15 KR KR1020147033508A patent/KR101978932B1/ko active IP Right Grant
- 2013-04-15 SG SG10201608665WA patent/SG10201608665WA/en unknown
- 2013-04-15 CN CN201610804204.XA patent/CN106298772A/zh active Pending
- 2013-04-25 TW TW102114836A patent/TWI590386B/zh not_active IP Right Cessation
- 2013-04-30 US US13/873,331 patent/US8970251B2/en not_active Expired - Fee Related
- 2013-04-30 JP JP2013094898A patent/JP6161387B2/ja not_active Expired - Fee Related
-
2015
- 2015-02-26 US US14/632,023 patent/US9379706B2/en not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002374165A (ja) | 2001-06-13 | 2002-12-26 | Hitachi Ltd | 半導体集積回路装置および製造方法 |
| JP2005323399A (ja) | 2005-07-11 | 2005-11-17 | Fuji Xerox Co Ltd | プログラマブル論理回路装置、情報処理システム、プログラマブル論理回路装置への回路の再構成方法、プログラマブル論理回路装置用の回路情報の圧縮方法。 |
| JP2011129900A (ja) | 2009-11-20 | 2011-06-30 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2011172214A (ja) | 2010-01-20 | 2011-09-01 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP6161387B2 (ja) | 2017-07-12 |
| US8970251B2 (en) | 2015-03-03 |
| WO2013164958A1 (en) | 2013-11-07 |
| US20130293263A1 (en) | 2013-11-07 |
| TW201403760A (zh) | 2014-01-16 |
| CN106298772A (zh) | 2017-01-04 |
| DE112013002281T5 (de) | 2015-03-05 |
| SG10201608665WA (en) | 2016-12-29 |
| KR20150017713A (ko) | 2015-02-17 |
| JP2013251894A (ja) | 2013-12-12 |
| CN104247268B (zh) | 2016-10-12 |
| US9379706B2 (en) | 2016-06-28 |
| US20150171865A1 (en) | 2015-06-18 |
| CN104247268A (zh) | 2014-12-24 |
| TWI590386B (zh) | 2017-07-01 |
| SG11201505224PA (en) | 2015-08-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101978932B1 (ko) | 프로그램 가능한 로직 디바이스 | |
| KR102091350B1 (ko) | 프로그래머블 로직 디바이스 | |
| KR102556197B1 (ko) | 기억 소자 및 프로그래머블 로직 디바이스 | |
| KR102102589B1 (ko) | 프로그램 가능한 논리 장치 | |
| TWI621121B (zh) | 儲存元件、儲存裝置、及信號處理電路 | |
| JP6298662B2 (ja) | 半導体装置 | |
| US9312851B2 (en) | Semiconductor device and driving method thereof | |
| US8730730B2 (en) | Temporary storage circuit, storage device, and signal processing circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right |