JP7037528B2 - 集積回路およびそのテスト方法ならびに電子機器 - Google Patents

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Description

本発明の実施形態は、集積回路およびそのテスト方法ならびに電子機器に関する。
ＦＰＧＡ(Field Programmable Gate Array)は任意の論理機能を実現することができる集積回路である。ＦＰＧＡは、任意の論理情報を実現する論理ブロック(ＬＢ（Logic Block)）と、論理ブロック間の配線の接続を切り替えるスイッチブロック（ＳＢ(Switches Block)）とを有している。論理ブロックは少なくとも１つのルックアップテーブル回路（以下、ＬＵＴ(Look Up Table)回路とも云う）を有し、このＬＵＴ回路は入力に応じてメモリに記憶された値を出力する。このメモリを書き換えることで、ＬＵＴ回路に配線の切り替え機能を実装することができる。
スイッチブロックは配線間の接続の切り替えを行い、機能としてはマルチプレクサ回路（以下、ＭＵＸ回路とも云う）である。ＭＵＸ回路は入力端子のうちの１つの入力端子を選択して出力端子に接続する機能を持つ。どの入力を接続するかは、スイッチブロックに含まれるコンフィグレーションメモリの値によって決定される。
このスイッチブロックに含まれるコンフィグレーションメモリが１回だけ書き込み可能なＯＴＰ(One-Time Programmable)メモリである場合には、書き込む前に各回路の動作を確認することは困難である。また、テスト段階でテストパターンを書き込んでしまえば、ユーザが追加で回路に書き込みを行うことは不可能となる。
米国特許第９９４８３０５号明細書
本実施形態は、１回だけ書き込み可能なメモリを備えていても回路動作のテストを行うことのできる集積回路およびそのテスト方法ならびに電子機器を提供する。
本実施形態による集積回路は、論理情報を実現する論理回路と、前記論理回路に接続される配線の切り替えを可能にするスイッチ回路と、備えた集積回路であって、前記論理回路は、第１メモリと、前記第１メモリに記憶されたデータを入力信号に基づいて出力する第１出力端子を有するルックアップテーブル回路と、前記第１出力端子が接続される第１入力端子と、スキャン入力データを受ける第２入力端子と、第２出力端子と、を備え、スキャンイネーブル信号に基づいて前記第１入力端子および前記第２入力端子の一方を選択して前記第２出力端子に接続する第１選択回路と、前記第２出力端子に接続される第３入力端子と、第３出力端子と、を備えたフリップフロップと、前記第３出力端子に接続される第４入力端子と、前記第１出力端子に接続される第５入力端子と、第４出力端子と、を備え、イネーブル信号に基づいて前記第４入力端子および前記第５入力端子の一方を選択して前記第４出力端子に接続する第２選択回路と、を備え、前記スイッチ回路は、前記第３出力端子および前記第４出力端子からの信号に応じて前記配線の接続の切り替えを行う。
第１実施形態による集積回路を示すブロック図。 第１実施形態の集積回路における論理ブロックの一例を示す回路図。 第１実施形態の集積回路におけるスイッチブロックの第１例を示す回路図。 第１実施形態の集積回路におけるスイッチブロックの第２例を示す回路図。 第１実施形態の集積回路におけるスイッチブロックの第３例を示す回路図。 図５に示すスイッチブロックの動作を説明する図。 第１実施形態の集積回路におけるスイッチブロックの第４例を示す回路図。 第１実施形態の集積回路におけるスイッチブロックの第５例を示す回路図。 第１実施形態の集積回路のテスト方法の手順を示すフローチャート。 図１０Ａおよび１０Ｂは、図９に示すテスト方法の一手順を説明する図。 図９に示すテスト方法の一手順を説明する図。 第２実施形態による電子機器を示すブロック図。
本実施形態による集積回路は、論理情報を実現する論理回路と、前記論理回路に接続される配線の切り替えを可能にするスイッチ回路と、備えた集積回路であって、前記論理回路は、第１メモリと、前記第１メモリに記憶されたデータを入力信号に基づいて出力する第１出力端子を有するルックアップテーブル回路と、前記第１出力端子が接続される第１入力端子と、スキャン入力データを受ける第２入力端子と、第２出力端子と、を備え、スキャンイネーブル信号に基づいて前記第１入力端子および前記第２入力端子の一方を選択して前記第２出力端子に接続する第１選択回路と、前記第２出力端子に接続される第３入力端子と、第３出力端子と、を備えたフリップフロップと、前記第３出力端子に接続される第４入力端子と、前記第１出力端子に接続される第５入力端子と、第４出力端子と、を備え、イネーブル信号に基づいて前記第４入力端子および前記第５入力端子の一方を選択して前記第４出力端子に接続する第２選択回路と、を備え、前記スイッチ回路は、前記第３出力端子および前記第４出力端子からの信号に応じて前記配線の接続の切り替えを行う。
（第１実施形態）
本発明の第１実施形態による集積回路について図面を参照して説明する。この第１実施形態の集積回路はＦＰＧＡ(Field Programmable Gate Array)であって、図１に示すように、少なくとも１つの基本ブロック（基本タイルとも云う）１１０を有し、この基本ブロック１１０は、論理ブロック(ＬＢ（Logic Block)とも云う）１２０と、スイッチブロック（ＳＢ(Switches Block)とも云う）１３０と、を備えている。通常、基本ブロック１１０は、アレイ状に配列される。
（論理ブロック）
論理ブロック１２０は、コンフィグレーションメモリ（以下、単にメモリとも云う）１２２と、ルックアップテーブル回路（以下、ＬＵＴ(Look Up Table)回路とも云う）１２４と、マルチプレクサ（選択回路）１２６と、フィリップフロップ（以下、ＦＦとも云う）１２７と、マルチプレクサ（選択回路）１２８と、を備えている。ＬＵＴ回路１２４は、他の基本ブロック（例えば図１の左側に位置する基本ブロック）のスイッチブロック１３０からの入力信号に基づいてメモリ１２２に記憶されたデータを選択し出力する。このメモリ１２２に記憶された情報を書き換えることで、ＬＵＴ回路１２４に任意の機能を実装することができる。
ＬＵＴ回路１２４の一具体例を図２に示す。この具体例のＬＵＴ回路１２４は、４個の入力信号Ｉｎ１～Ｉｎ４に応じてメモリ１２２に記憶された値を出力する。メモリ１２２は、図２に示すように１６個のメモリＭ１～Ｍ１６を有している。各メモリＭｉ（ｉ＝１，・・・，１６）は、データ「０」またはデータ「１」を記憶する。
ＬＵＴ回路１２４は、４個の選択回路１２４１～１２４４を備えている。選択回路１２４１は、４個のインバータ１２４ａ１、１２４ｂ１、１２４ｃ１、１２４ｄ１と、１６個のトランスファーゲート１２５１１～１２５１１６と、８個のインバータ１２４ｅ１１～１２４ｅ１８と、を備えている。インバータ１２４ａ１は、入力信号Ｉｎ１を受ける。インバータ１２４ｂ１、１２４ｃ１はそれぞれ、入力端子がインバータ１２４ａ１の出力端子に接続される。インバータ１２４ｄ１は、入力端子がインバータ１２４ｃ１の出力端子に接続される。
トランスファーゲート１２５１ｉ（ｉ＝１，・・・，１６）はそれぞれ、ｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタを備え、入力端子がメモリＭｉの出力端子に接続される。トランスファーゲート１２５１ｉ（ｉ＝１，３，５，・・・１５）は、ｐチャネルトランジスタのゲートがインバータ１２４ｄ１の出力端子に接続され、ｎチャネルトランジスタのゲートがインバータ１２４ｂ１の出力端子に接続される。トランスファーゲート１２５１ｉ（ｉ＝２，４，６，・・・１６）は、ｐチャネルトランジスタのゲートがインバータ１２４ｂ１の出力端子に接続され、ｎチャネルトランジスタのゲートがインバータ１２４ｄ１の出力端子に接続される。
トランスファーゲート１２５１１、１２５１２はそれぞれの出力端子がインバータ１２４ｅ１１の入力端子に接続される。トランスファーゲート１２５１３、１２５１４はそれぞれの出力端子がインバータ１２４ｅ１２の入力端子に接続される。トランスファーゲート１２５１５、１２５１６はそれぞれの出力端子がインバータ１２４ｅ１３の入力端子に接続される。トランスファーゲート１２５１７、１２５１８はそれぞれの出力端子がインバータ１２４ｅ１４の入力端子に接続される。トランスファーゲート１２５１９、１２５１１０はそれぞれの出力端子がインバータ１２４ｅ１５の入力端子に接続される。トランスファーゲート１２５１１１、１２５１１２はそれぞれの出力端子がインバータ１２４ｅ１６の入力端子に接続される。トランスファーゲート１２５１１３、１２５１１４はそれぞれの出力端子がインバータ１２４ｅ１７の入力端子に接続される。トランスファーゲート１２５１１５、１２５１１６はそれぞれの出力端子がインバータ１２４ｅ１８の入力端子に接続される。
選択回路１２４２は、４個のインバータ１２４ａ２、１２４ｂ２、１２４ｃ２、１２４ｄ２と、８個のトランスファーゲート１２５２１～１２５２８と、４個のインバータ１２４ｅ２１～１２４ｅ２４と、を備えている。インバータ１２４ａ２は、入力信号Ｉｎ２を受ける。インバータ１２４ｂ２、１２４ｃ２はそれぞれ、入力端子がインバータ１２４ａ２の出力端子に接続される。インバータ１２４ｄ２は、入力端子がインバータ１２４ｃ２の出力端子に接続される。
トランスファーゲート１２５２ｉ（ｉ＝１，・・・，８）はそれぞれ、ｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタを備え、入力端子がインバータ１２４ｅ１ｉの出力端子に接続される。トランスファーゲート１２５２ｉ（ｉ＝１，３，５，７）は、ｐチャネルトランジスタのゲートがインバータ１２４ｄ２の出力端子に接続され、ｎチャネルトランジスタのゲートがインバータ１２４ｂ２の出力端子に接続される。トランスファーゲート１２５２ｉ（ｉ＝２，４，６，８）は、ｐチャネルトランジスタのゲートがインバータ１２４ｂ２の出力端子に接続され、ｎチャネルトランジスタのゲートがインバータ１２４ｄ２の出力端子に接続される。トランスファーゲート１２５２１、１２５２２はそれぞれの出力端子がインバータ１２４ｅ２１の入力端子に接続される。トランスファーゲート１２５２３、１２５２４はそれぞれの出力端子がインバータ１２４ｅ２２の入力端子に接続される。トランスファーゲート１２５２５、１２５２６はそれぞれの出力端子がインバータ１２４ｅ２３の入力端子に接続される。トランスファーゲート１２５２７、１２５２８はそれぞれの出力端子がインバータ１２４ｅ２４の入力端子に接続される。
選択回路１２４３は、４個のインバータ１２４ａ３、１２４ｂ３、１２４ｃ３、１２４ｄ３と、４個のトランスファーゲート１２５３１～１２５３４と、２個のインバータ１２４ｅ３１、１２４ｅ３２と、を備えている。インバータ１２４ａ３は、入力信号Ｉｎ３を受ける。インバータ１２４ｂ３、１２４ｃ３はそれぞれ、入力端子がインバータ１２４ａ３の出力端子に接続される。インバータ１２４ｄ３は、入力端子がインバータ１２４ｃ３の出力端子に接続される。
トランスファーゲート１２５３ｉ（ｉ＝１，・・・，４）はそれぞれ、ｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタを備え、入力端子がインバータ１２４ｅ２ｉの出力端子に接続される。トランスファーゲート１２５３ｉ（ｉ＝１，３）は、ｐチャネルトランジスタのゲートがインバータ１２４ｄ３の出力端子に接続され、ｎチャネルトランジスタのゲートがインバータ１２４ｂ３の出力端子に接続される。トランスファーゲート１２５３ｉ（ｉ＝２，４）は、ｐチャネルトランジスタのゲートがインバータ１２４ｂ３の出力端子に接続され、ｎチャネルトランジスタのゲートがインバータ１２４ｄ３の出力端子に接続される。トランスファーゲート１２５３１、１２５３２はそれぞれの出力端子がインバータ１２４ｅ３１の入力端子に接続される。トランスファーゲート１２５３３、１２５３４はそれぞれの出力端子がインバータ１２４ｅ３２の入力端子に接続される。
選択回路１２４４は、４個のインバータ１２４ａ４、１２４ｂ４、１２４ｃ４、１２４ｄ４と、２個のトランスファーゲート１２５４１、１２５４２と、１個のインバータ１２４ｅ４１と、を備えている。インバータ１２４ａ４は、入力信号Ｉｎ４を受ける。インバータ１２４ｂ４、１２４ｃ４はそれぞれ、入力端子がインバータ１２４ａ４の出力端子に接続される。インバータ１２４ｄ４は、入力端子がインバータ１２４ｃ４の出力端子に接続される。
トランスファーゲート１２５４ｉ（ｉ＝１，２）はそれぞれ、ｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタを備え、入力端子がインバータ１２４ｅ３ｉの出力端子に接続される。トランスファーゲート１２５４１は、ｐチャネルトランジスタのゲートがインバータ１２４ｄ４の出力端子に接続され、ｎチャネルトランジスタのゲートがインバータ１２４ｂ４の出力端子に接続される。トランスファーゲート１２５４２は、ｐチャネルトランジスタのゲートがインバータ１２４ｂ４の出力端子に接続され、ｎチャネルトランジスタのゲートがインバータ１２４ｄ４の出力端子に接続される。トランスファーゲート１２５４１、１２５４２はそれぞれの出力端子がインバータ１２４ｅ４１の入力端子に接続される。インバータ１２４ｅ４１の出力端子がＬＵＴ回路１２４の出力端子になり、この出力端子は、図１に示すように、マルチプレクサ（選択回路）１２６の２つの入力端子のうちの一方の入力端子に接続されるとともに、マルチプレクサ（選択回路）１２８の２つの入力端子のうちの１つの入力端子に接続される。
図１に示すように、選択回路１２６の２つの入力端子のうちの他方の入力端子には、スキャン入力信号ＳｃａｎＩｎが入力され、スキャンイネーブル信号ＳｃａｎＥＮに基づいてＬＵＴ回路１２４の出力およびスキャン入力信号ＳｃａｎＩｎのうちの一方を選択し、フリップフロップ１２７に送る。フリップフロップ１２７は、スキャンモードの場合は、その出力端子から論理ブロック１２０の外にスキャン出力信号ＳｃａｎＯＵＴを出力する。また、フリップフロップ１２７は、その出力端子が同じ基本ブロック１１０内のスイッチブロック１３０に接続されるとともに、選択回路１２８の２つの入力端子の一方に接続される。
選択回路１２８の２つの入力端子のうちの他方の入力端子は、ＬＵＴ回路１２４の出力端子に接続される。すなわち、選択回路１２８は、イネーブル信号ＥＮに基づいて、ＬＵＴ回路１２４の出力か、フリップフロップ１２７の出力のうちの１つを選択し、論理ブロック１２０と同じ基本ブロック内のスイッチブロック１３０に送る。
（論理ブロックの動作）
次に、論理ブロック１２０の通常モード時の動作およびテストモード時の動作について図１を参照して説明する。
通常モード時は、イネーブル信号ＥＮには例えば「０」の値が与えられる。すると、選択回路１２８はＬＵＴ回路１２４の出力を選択し、同じ基本ブロック１１０内のスイッチブロック１３０に送る。
これに対して、テストモード時には、イネーブル信号ＥＮに例えば「１」の値が与えられる。スキャンイネーブル信号ＳｃａｎＥＮに例えば「１」の値が与えられると、選択回路１２６がスキャンデータとして入力されたスキャン信号ＳｃａｎＩｎを選択し、フリップフロップ１２７に送る。スキャン信号ＳｃａｎＩｎとスキャン出力信号ＳｃａｎＯｕｔで数珠繋ぎとなった論理ブロックの個数分だけクロック動作し、他の基本ブロックにスキャン出力信号ＳｃａｎＯｕｔとして伝播する。任意のデータをそれぞれのフリップフロップ１２７に送った後、スキャンイネーブル信号ＳｃａｎＥＮに「０」の値を与え、テストモードの１クロック動作を終了する。このとき、フリップフロップ１２７の出力は、同じ基本ブロックのスイッチブロック１３０に選択回路１２８を介して伝播される。また、他の基本ブロックのフリップフロップからの出力が１つ以上のスイッチブロック、例えば基本ブロック１２０の左隣の基本ブロック１３０を介して論理ブロック１２０内のＬＵＴ回路１２４に入力し、この入力に基づいてメモリ１２２からのデータが選択回路１２６を介してフリップフロップ１２７に伝播する。
（スイッチブロック）
スイッチブロック１３０は、複数のマルチプレクサ回路（以下、ＭＵＸ回路ともいう）を含む。スイッチブロック１３０の一例を図３に示す。このスイッチブロック１３０は、２個のＭＵＸ回路１３１ａ、１３１ｂを有し、これらのＭＵＸ回路１３１ａ、１３１ｂはそれぞれ、複数の配線１３３１～１３３１０に接続された複数の入力端子のうち１つの入力端子を選択し、この選択した入力端子を配線１３５１，１３５２に接続された出力端子にそれぞれ接続する機能を持つ。このように、スイッチブロック１３０は出力端子を複数有する。
他の例のスイッチブロック１３０を図４に示す。この図４に示すスイッチブロック１３０は、マトリクス状に配列されたスイッチ回路１４０を有し、同一行に配置されたスイッチ回路１４０は１つの出力配線に接続される。例えば、図４において、上から第（２ｉ－１）（ｉ＝１，・・・，６）行に配列された複数のスイッチ回路１４０は、左に向かって信号が出力される行配線１３５２ｉ－１に接続され、第２ｉ行に配列された複数のスイッチ回路１４０は、右に向かって信号が出力される行配線１３５２ｉに接続される。また、左から第２（ｊ－１）（ｊ＝１，・・・，５）に配置されたスイッチ回路１４０は、列配線１３３２ｊ－１に接続され、第２ｊ列に配置されたスイッチ回路１４０は、列配線１３３２ｊに接続される。すなわち、スイッチ回路１４０は、配線１３３１～１３３１０と、行配線１３５１～１３５１２との交差領域に設けられる。各スイッチ回路１４０は、列配線１３３１～１３３１０のうちの対応する一つの配線と、行配線１３５１～１３５１２のうちの対応する一つの配線との接続の有無を決定する。なお、例えば、上から第１行に配列されたスイッチ回路１４０と、第２行に配列されたスイッチ１回路４０は、図３に示すＭＵＸ回路１３１ａ、１３１ｂと同じ機能を有する。
このように、図４に示すスイッチブロック１３０は、全ての入力が全ての出力に任意に接続可能である。このように配線と配線との交差領域に配置され、スイッチ回路を有し、全ての入力が全ての出力に任意に接続可能であるスイッチブロックをクロスポイント型スイッチブロックと呼ぶ。
また、ＣＭＯＳ(Complementary Metal-Oxide Semiconductor)トランジスタを用いたＭＵＸ回路も知られている。しかし、このＭＵＸ回路は、入力数の増加に対する面積増加が大きいため、全てのスイッチブロックへの入力を、ＭＵＸ回路を介して入力せず、間引いて入力するアーキテクチャを採用している場合もある。
２端子スイッチ素子として、例えば抵抗変化素子またはアンチヒューズ素子を用いることで、面積の増加を抑えることが可能になる。抵抗変化素子としては、例えばＭＴＪ(Magnetic Tunnel Junction)素子、酸化還元型抵抗変化素子、イオン伝導型抵抗変化素子、または相変化素子などが挙げられる。また、アンチヒューズ素子として、例えばゲート酸化膜破壊型トランジスタなどのＯＴＰ(One Time Programmable)素子が挙げられる。
２端子スイッチ素子をスイッチ回路として用いたクロスポイント型スイッチブロックの一具体例を図５に示す。このスイッチブロック１３０は、２端子スイッチ素子１０ｉｊ（ｉ、ｊ＝１，２，３，４）と、ｐチャネルトランジスタ２０１～２０４と、マルチプレクサ（選択回路）２３１～２３４と、インバータ２４１～２４４と、ＮＡＮＤゲート２７１～２７４と、を備えている。
選択回路２３ｊ（ｊ＝１，・・・，４）は、２つの入力端子に入力された選択信号Ｃｓｅｌｅｃｔｊおよび入力信号Ｉｎｐｕｔｊのうちの１つの信号をイネーブル信号Ｅｎに基づいて選択し、インバータ２４ｊに送る。このインバータ２４ｊ（ｊ＝１，・・・，４）の出力端子が列配線１３３ｊに接続される。
また、２端子スイッチ素子１０ｉｊ（ｉ、ｊ＝１，２，３，４）は、列配線１３３ｊと行配線１３５ｉとの交差領域に設けられ、２つの端子のうちの一方の端子が列配線１３３ｊに接続され、他方の端子が行配線１３５ｉに接続される。
トランジスタ２０ｉ（ｉ＝１，２，３，４）は、ソースおよびドレインの一方が行配線１３５ｉに接続され、他方に信号ＶＲｉが印加され、ゲートに行選択信号Ｒｓｅｌｅｃｔｉを受ける。ＮＡＮＤゲート２７ｉ（ｉ＝１，・・・，４）は、２つの入力端子の一方にイネーブル信号Ｅｎを受け、他方が行配線１３３ｉに接続され、出力端子から出力信号Ｏｕｔｐｕｔｉが出力される。
このように構成されたスイッチブロック１３０の書き込みの例について図６を参照して説明する。この書き込みは、スイッチ素子１０１１に書き込みを行う場合の例である。行選択信号Ｒｓｅｌｅｃｔ１にトランジスタ２０１がオン状態になる電圧、例えばＶｓｓを与える。イネーブル信号Ｅｎを活性化し、列選択信号Ｃｓｅｌｅｃｔ１に高電位（Ｖｄｄ）を与え、インバータ２４１を介して列配線１３３１に低電位（ＶＣ１）を与える。続いて、オン状態になっているトランジスタ２０１のソースに書き込み電圧ＶＲ１を与える。列配線１３３１に与えられる電圧ＶＣ１は、スイッチ素子１０１１の両端子間に印加される電圧（＝ＶＲ１－ＶＣ１）がスイッチ素子１０１１に書き込みを行うための閾値電圧より大きくなる電圧である。すなわち、
閾値電圧＜ＶＲ１－ＶＣ１
となる。これにより、スイッチ素子１０１１への書き込みを行うことができる。それ以外のスイッチ素子の両端子には書き込み防止電圧Ｖｉｎｈｉｂｉｔを与え、書き込みを行う以外のスイッチ素子への誤書込みを防止する。ここで、書き込み防止電圧Ｖｉｎｈｉｂｉｔは、
閾値電圧＞ＶＲ１－Ｖｉｎｈｉｂｉｔ、かつ、
閾値電圧＞Ｖｉｎｈｉｂｉｔ－ＶＣ１
を満たす。なお、図６に示す一具体例では、書き込み防止電圧Ｖｉｎｈｉｂｉｔとして例えば、インバータ回路２４ｉ，（ｉ＝１，２，３、４）のｈｉｇｈ側の電源電圧Ｖｄｄが与えられる。
もし書き込み電圧ＶＲｉ（ｉ＝１，・・・，４）がトランジスタのゲート破壊電圧よりも高電圧であった場合、メモリ書き込み動作で書き込み電圧ＶＲｉが印加される周辺回路が破壊されてしまう。これらを防ぐために、図６に示すように、行配線１３５ｉ（ｉ＝１，・・・，４）にＮＡＮＤゲート２７ｉが接続され、保護される。
また、書き込み防止電圧Ｖｉｎｈｉｂｉｔがインバータ回路２４ｉ，（ｉ＝１，２，３、４）の電源電圧Ｖｄｄでは足りないような書き込み条件の際は、図７に示すように書き込みと信号を別回路としてもよい。すなわち、図７に示すスイッチブロック１３０は、図５に示すスイッチブロック１３０において、選択回路２３ｊ（ｊ＝１，・・・、４）の代わりにｎチャネルトランジスタ２５ｊを設けるとともに、ｎチャネルトランジスタ２６ｊを設けた構成としてもよい。ｎチャネルトランジスタ２５ｊ（ｊ＝１，・・・４）は、インバータ２４ｊの出力端子と列配線１３３ｊとの間に設けられ、ｎチャネルトランジスタ２６ｊ（ｊ＝１，・・・４）は、列配線１３３ｊを挟んでｎチャネルトランジスタ２５ｊと反対側に設けられる。ｎチャネルトランジスタ２５ｊ（ｊ＝１，・・・４）のゲートは電圧Ｖｂｓｔ１を受ける。ｎチャネルトランジスタ２６ｊ（ｊ＝１，・・・４）のゲートは列選択信号Ｃｓｅｌｅｃｔｊを受け、ソースに電圧ＶＣｊを受ける。
また、標準ＣＭＯＳ回路が破壊されない書き込み電圧ＶＲが用いられる場合は、図８に示すスイッチブロック１３０を用いてもよい。この図８に示すスイッチブロック１３０は、図７に示すスイッチブロック１３０において、ＮＡＮＤゲート２７ｉ（ｉ＝１，・・・，４）の代わりに、インバータ２８ｉを用いた構成を有している。
（テスト方法）
上述したように構成された第１実施形態の集積回路のテスト方法について、図９乃至図１２を参照して説明する。図９は、テスト方法の手順を示すフローチャートである。
まず、ハードウェア記述言語で記述された任意の回路、もしくは抽象度の高い高位言語を変換してハードウェア記述言語に変換した回路を入力とする（ステップＳ１）。
この回路における論理合成を行い（ステップＳ２）、ＦＰＧＡの基本ロジックとなるＬＵＴ回路に設定される真理値表(Truth Table)群を得る（ステップＳ３）。
この真理値表の情報を用いて使用するＦＰＧＡアーキテクチャに合わせてパッキングし（ステップＳ４）、配置および配線を行ってＦＰＧＡのマッピング情報（配置情報）を得る（ステップＳ５）。
続いて、真理値表と配置情報を用いてステップＳ６～ステップＳ８の手順を行う。まず、ＬＵＴ回路の論理ゲート化を行う（ステップＳ６）。このＬＵＴ回路は、例えば図２に示すＬＵＴ回路１２４であるとする。ＦＰＧＡのＬＵＴ回路は各入力パターンにそれぞれ独立したコンフィグレーションメモリ１２２が接続されており、それぞれのメモリの値を書き込むことで任意の論理を実現する。ＬＵＴ回路の論理ゲートが、ＡＳＩＣ(Application Specific Integrated Circuits)で使用される論理ゲートと異なるのは、全入力パターンをチェックしないとすべての回路の動作確認をしたとは言えないところである。ＡＳＩＣの論理ゲートは必ずしもそうではない。例えば、倫理ゲートが２入力ゲートであっても４パターンの全てを調べる必要はなく、それより少ないパターンで論理ゲートを構成する全てのトランジスタの動作を確認することが可能である。しかし、ＦＰＧＡにおいては、ＬＵＴ回路に書き込まれた回路が例えば２入力のＡＮＤゲートである場合、そのままＬＵＴ回路を２入力のＡＮＤゲートとして解釈して、ＡＴＰＧ(Automatic Test Pattern Generation)からパターンを生成し、テストしても、完全にＯＴＣ－ＦＰＧＡ(One Time Configurable FPGA)の回路動作のテストができたとは言えない。
そこで、本実施形態におけるテスト方法では、例えば図１０Ａに示す生成した真理値表を、図１０Ｂに示すように全てのパターンに対してゲートネットに変換する。これにより、ＡＴＰＧはすべてのゲートのチェックをすることになり、真理値表の各行が少なくとも１回はテストされるようなパターンが生成される。このようにして、ＬＵＴ回路の論理ゲート化を行う。なお、各ＬＵＴ回路に対して全パターンをチェックするような論理ゲート化（ゲートネットに変換）すると、テストパターンが膨大になる可能性がある。
そこで、本実施形態では、全てのＬＵＴ回路の出力にスキャンＦＦを接続されるようにゲートネットを編集する（ステップＳ７）。このようにすると、ＦＰＧＡのＬＵＴ回路の出力にはＦＦが接続されており、後述するステップＳ１１で説明するようにスキャンモードではそのＦＦを使用するように切り替えることができる。
ＡＳＩＣの場合はゲートネット段階でスキャンＦＦの接続も決定しており、その後に配置および配線を行い、その配置情報に基づいてＡＴＰＧに入力する。それは、チップ製造が配置および配線の後であるため可能である。
これに対して、ＦＰＧＡでは、製造後に配置および配線を行って回路情報を書き込むため、スキャンＦＦの接続とハードのミスマッチが起きる可能性がある。スキャンＦＦを接続する専用のスイッチ回路を用意する、もしくは通常のロジックも使用するスイッチブロックを用いてスキャンＦＦの接続を後から設定することも考えられるが、どちらでも回路面積を余分に使用し、面積増加を引き起こす。
しかしながら、ステップＳ８に示すように、配置情報を用いてスキャンＦＦを接続してスキャンチェイン(Scan Chain)を形成する手順を行うことで、製造時に固定されたスキャンＦＦの接続を用いてＡＴＰＧを使用することが可能になる。それについてＦＰＧＡ内の各ブロックの接続を示した図１１を参照して説明する。図１１はＦＰＧＡの一例を示すブロック図であり、このＦＰＧＡは、アレイ状に配置された論理ブロック１２０ａ～１２０ｈと、スイッチブロック１３０ａ～１３０ｄと、スイッチブロック１３０ｘ、１３０ｙと、を備えている。論理ブロック１２０ａ～１２０ｈはそれぞれ、図１に示す論理ブロックと同じ構成を有し、スキャンＦＦとなるフリップフロップ１２７を備えている。論理ブロック１２０ａ、１２０ｂは図１１においては上下に配置され、入力側にスイッチブロック１３０ｘが配置され、出力側にスイッチブロック１３０ａが配置されている。また、論理ブロック１２０ｃ、１２０ｄは図１１においては上下に配置され、入力側にスイッチブロック１３０ｙが配置され、出力側にスイッチブロック１３０ｂが配置されている。論理ブロック１２０ｅ、１２０ｆは図１１において上下に配置され、入力側にスイッチブロック１３０ａが配置され、出力側にスイッチブロック１３０ｃが配置されている。論理ブロック１２０ｇ、１２０ｈは図１１において上下に配置され、入力側にスイッチブロック１３０ｂが配置され、出力側にスイッチブロック１３０ｄが配置されている。スイッチブロック１３０ａ～１３０ｄおよびスイッチブロック１３０ｘ、１３０ｙはそれぞれ、１回だけ書き込みが可能なメモリ(One Time Memory)を備えた、例えば図５乃至図８に示すスイッチブロックである。
各論理ブロック内のフリップフロップ１２７の入力端子に出力端子が接続された選択回路１２６にスキャンイネーブル信号ＳｃａｎＥＮが入力されてスキャン入力信号ＳｃａｎＩｎが選択されたとき、論理ブロック１２０ａ～１２０ｈのそれぞれにおいて、図１に示すように、スキャン入力信号ＳｃａｎＩｎが入力される入力端子からスキャン出力信号ＳｃａｎＯｕｔが出力されるスキャン出力端子までが繋がったシフトレジスタが形成される。このシフトレジスタは、１つの基本タイル内の基本ロジック間で、フリップフロップの出力端子と、同じ基本タイル内もしくは隣の基本タイル内の別の基本ロジックのスキャン入力信号が入力されるスキャン入力端子との連続した繋がりとなる。例えば、図１１に示す論理ブロック１２０ａのスキャン入力端子と、この論理ブロック１２０ａのフリップフロップ１２７の出力端子（スキャン出力端子）もしくは論理ブロック１２０ｂのフリップフロップ１２７の出力端子（スキャン出力端子）との繋がりである。
ＦＰＧＡは製造段階で図１１に示すようにスキャン入力端子とスキャン出力端子がそれぞれ繋がる。このＦＰＧＡに、Ａ～Ｄで表された真理値表を備えたＬＵＴ回路１２４（図１１中でハッチングで記載）がそれぞれ図１１中の位置にマッピングされたとき、そのような配置情報を得た後、ゲートネットのスキャンＦＦの接続を実際のハードウェアに合わせてＤ→Ｂ→Ａ→Ｃという繋ぎに編集する。ここで、真理値表Ａ、Ｂ、Ｃ、Ｄは、論理ブロック１２０ｈのＬＵＴ回路１２４、論理ブロック１２０ｂのＬＵＴ回路１２４、論理ブロック１２０ｅのＬＵＴ回路１２４、論理ブロック１２０ａのＬＵＴ回路１２４にマッピングされている。この接続情報に基づいてＡＴＰＧがテストパターンを生成する（ステップＳ９）。これにより、ＦＰＧＡのハードに適合したテストパターンが生成される。
しかしながら、ＡＳＩＣと異なり、ＦＰＧＡではスキャンチェーン上に不使用ブロックが存在する可能性がある。このため、生成されたテストパターンを編集する必要がある。具体的にはステップＳ１０の手順において、不使用ブロックの箇所にゼロを挿入する。ゲートネット側にダミーのフリップフロップを追加する手法もあるが、前述のＬＵＴ回路の出力端子側に必ずスキャンフリップフロップを挿入する本実施形態の集積回路に比較して、配置情報を用いてランダムに存在する不使用ブロック分だけダミーフリップフロップを挿入する作業は多少困難である。
これに対して、本実施形態の集積回路において、生成されたテストパターンにゼロを挿入するだけであればそれほど作業はない。例えば、図１１に示すＦＰＧＡにおいては、スキャンチェーンは、Ｄ→Ｂ→Ａ→Ｃという繋ぎに編集されているので、論理ブロック１２０ｃ、１２０ｄ、１２０ｆ、１２０ｇのフリップフロップ１２７は使用されない。そこで、この使用されないフリップフロップ１２７の位置に最終的にゼロが設定されるように、入力するテストパターンにデータ「０」を挿入し、テストパターンを修正する（ステップＳ１０）。なお、これは固定値であればよく、データ「１」を挿入してもよい。
修正されたテストパターンが生成できたら、ステップＳ１１に示すように、ＦＰＧＡハードウェアの方をテストモードにし、テストを行う（ステップＳ１２）。ゲートネットにおいてすべてのＬＵＴ回路の出力端子側にフリップフロップを接続することは、図１に示す本実施形態の集積回路によって実現することができる。ＬＵＴ回路の出力端子が直接にスイッチブロックに入力している経路を、テスト時だけ、選択回路１２６によってフリップフロップ１２７を使用するように変更する。
以上説明したように、１回だけ書き込み可能なメモリを有する集積回路であっても回路動作のテストを行うことができる。このテスト動作は、集積回路の出荷前（回路情報の書き込み前）、または集積回路のユーザが回路情報を書き込んだ後にもテスト動作を行うことができる。
（第２実施形態）
第２実施形態による電子機器を図１２に示す。この第２実施形態の電子機器は、第１実施形態の集積回路を含む回路３００と、マイクロプロセッサ（以下、ＭＰＵ(Micro-Processing Unit)とも云う）３２０と、メモリ３４０と、インターフェイス（Ｉ／Ｆ）３６０とを備えており、これらの構成要素は、バス線３８０を介して接続されている。
ＭＰＵ３２０はプログラムに従い動作する。メモリ３４０は、ＭＰＵ３２０が動作するためのプログラムが予め記憶される。また、メモリ３４０はＭＰＵ３２０が動作する際のワークメモリとしても用いられる。Ｉ／Ｆ３６０は、ＭＰＵ３２０の制御に従い外部の機器と通信を行う。
この第２実施形態も第１実施形態と同様の効果を奏することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１０１１～１０４４・・・２端子スイッチ素子、２０１～２０４・・・ｐチャネルトランジスタ、２３１～２３４・・・マルチプレクサ（選択回路）、２４１～２４４・・・インバータ、２５１～２５４・・・ｎチャネルトランジスタ、２６１～２６４・・・ｎチャネルトランジスタ、２７１～２７４・・・ＮＡＮＤゲート、２８１～２８４・・・インバータ、１１０・・・基本ブロック（基本タイル）、１２０・・・論理ブロック、１２０ａ～１２０ｇ・・・論理ブロック、１２２・・・コンフィグレーションメモリ、１２４・・・ルックアップテーブル回路（ＬＵＴ回路）、１２４１～１２４４・・・選択回路、１２４ａ１～１２４ａ４・・・インバータ、１２４ｂ１～１２４ｂ４・・・インバータ、１２４ｃ１～１２４ｃ４・・・インバータ、１２４ｄ１～１２４ｄ４・・・インバータ、１２４ｅ１１～１２４ｅ１８・・・インバータ、１２５１１～１２５１１６・・・トランスファーゲート、１２５２１～１２５２８・・・トランスファーゲート、１２５３１～１２５３４・・・トランスファーゲート、１２５４１～１２５４２・・・トランスファーゲート、１２６・・・マルチプレクサ（選択回路）、１２７・・・フリップフロップ、１２８・・・マルチプレクサ（選択回路）、１３０・・・スイッチブロック、１３０ａ～１３０ｄ・・・スイッチブロック、１３０ｘ，１３０ｙ・・・スイッチブロック、１３３１～１３３４・・・列配線、１３５１～１３５４・・・行配線、３００・・・集積回路を含む回路、３２０・・・ＭＰＵ、３４０・・・メモリ、３６０・・・インターフェイス、３８０・・・バス線

Claims (6)

  1. 論理情報を実現する論理回路と、前記論理回路に接続される配線の切り替えを可能にするスイッチ回路と、備えた集積回路であって、
    前記論理回路は、
    第１メモリと、
    前記第１メモリに記憶されたデータを入力信号に基づいて出力する第１出力端子を有するルックアップテーブル回路と、
    前記第１出力端子が接続される第１入力端子と、スキャン入力データを受ける第２入力端子と、第２出力端子と、を備え、スキャンイネーブル信号に基づいて前記第１入力端子および前記第２入力端子の一方を選択して前記第２出力端子に接続する第１選択回路と、 前記第２出力端子に接続される第３入力端子と、第３出力端子と、を備えたフリップフロップと、
    前記第３出力端子に接続される第４入力端子と、前記第１出力端子に接続される第５入力端子と、第４出力端子と、を備え、イネーブル信号に基づいて前記第４入力端子および前記第５入力端子の一方を選択して前記第４出力端子に接続する第２選択回路と、
    を備え、
    前記スイッチ回路は、前記第３出力端子および前記第４出力端子からの信号に応じて前記配線の接続の切り替えを行う、集積回路。
  2. 前記スイッチ回路は１回だけ書き込みが可能な第２メモリを備え、前記第２メモリに記憶されたデータを用いて前記配線の接続の切り替えを行う請求項１記載の集積回路。
  3. 前記第２メモリは、第１配線と、前記第１配線と交差する第２配線と、前記第１配線と前記第２配線との交差領域に配置され第１端子および第２端子を有するスイッチ素子であって前記第１端子が前記第１配線に接続され、前記第２端子が前記第２配線に接続されたスイッチ素子と、を備えた請求項２記載の集積回路。
  4. 前記スイッチ素子は、アンチヒューズ素子または抵抗変化素子である請求項３記載の集積回路。
  5. 請求項１乃至４のいずれかに記載の集積回路がアレイ状に配置され、隣り合う論理回路のうちの一方の論理回路のフリップフロップの第３出力端子が他方の論理回路の第１選択回路の第２入力端子に接続された回路のテスト方法であって、
    前記論理回路のルックアップテーブル回路の真理値表と、前記集積回路の配置情報と、を用いて前記ルックアップテーブル回路の論理ゲート化を行うステップと、
    前記配置情報を用いてスキャンチェーンを形成するステップと、
    前記配置情報に基づいて自動テストパターン生成器からテストパターンを発生するステップと、
    前記集積回路のうち前記スキャンチェーンに含まれない集積回路における論理回路のフリップフロップに所定のデータを与える修正されたテストパターンを作成するステップと、
    スキャンイネーブル信号を用いて前記集積回路をスキャンモードにするステップと、
    スキャン入力データとして前記修正されたテストパターンを用いてテストを行うステップと、
    を備えたテスト方法。
  6. 請求項１乃至４のいずれかに記載の集積回路と、
    プログラムを記憶する第３メモリと、
    前記第３メモリに記憶されたプログラムにしたがって、前記集積回路に対して処理を実行するプロセッサと、
    を備えた電子機器。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003338751A (ja) 2002-05-21 2003-11-28 Nippon Telegr & Teleph Corp <Ntt> 再構成可能なハードウエア及びその診断方法
US20170373692A1 (en) 2016-06-23 2017-12-28 Xilinx, Inc. Circuit for and method of implementing a scan chain in programmable resources of an integrated circuit
JP2018037783A (ja) 2016-08-30 2018-03-08 株式会社東芝 集積回路および電子機器
JP2018082169A (ja) 2016-11-18 2018-05-24 ユー‐ブロックス アクチエンゲゼルシャフトＵ−Ｂｌｏｘ Ａｇ 自己テスト可能な集積回路装置及び集積回路を自己テストする方法
JP2018537871A (ja) 2015-10-15 2018-12-20 マンタ Ｆｐｇａのテストおよび構成のためのシステムおよび方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5528600A (en) * 1991-01-28 1996-06-18 Actel Corporation Testability circuits for logic arrays
US5617021A (en) * 1992-07-23 1997-04-01 Xilinx, Inc. High speed post-programming net verification method
US5424655A (en) * 1994-05-20 1995-06-13 Quicklogic Corporation Programmable application specific integrated circuit employing antifuses and methods therefor
US5825201A (en) 1996-06-21 1998-10-20 Quicklogic Corporation Programming architecture for a programmable integrated circuit employing antifuses
US6476636B1 (en) * 2000-09-02 2002-11-05 Actel Corporation Tileable field-programmable gate array architecture
US6470485B1 (en) * 2000-10-18 2002-10-22 Lattice Semiconductor Corporation Scalable and parallel processing methods and structures for testing configurable interconnect network in FPGA device
US7437635B1 (en) * 2003-12-30 2008-10-14 Altera Corporation Testing hard-wired IP interface signals using a soft scan chain
EP2372379B1 (en) * 2010-03-26 2013-01-23 Imec Test access architecture for TSV-based 3D stacked ICS
WO2013164958A1 (en) * 2012-05-02 2013-11-07 Semiconductor Energy Laboratory Co., Ltd. Programmable logic device
GB2514392B (en) * 2013-05-22 2015-06-17 Khodor Ahmad Fawaz Methods for operating and configuring a reconfigurable processor
US10539617B2 (en) * 2016-06-02 2020-01-21 Taiwan Semiconductor Manufacturing Co., Ltd. Scan architecture for interconnect testing in 3D integrated circuits

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003338751A (ja) 2002-05-21 2003-11-28 Nippon Telegr & Teleph Corp <Ntt> 再構成可能なハードウエア及びその診断方法
JP2018537871A (ja) 2015-10-15 2018-12-20 マンタ Ｆｐｇａのテストおよび構成のためのシステムおよび方法
US20170373692A1 (en) 2016-06-23 2017-12-28 Xilinx, Inc. Circuit for and method of implementing a scan chain in programmable resources of an integrated circuit
JP2018037783A (ja) 2016-08-30 2018-03-08 株式会社東芝 集積回路および電子機器
JP2018082169A (ja) 2016-11-18 2018-05-24 ユー‐ブロックス アクチエンゲゼルシャフトＵ−Ｂｌｏｘ Ａｇ 自己テスト可能な集積回路装置及び集積回路を自己テストする方法

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