JP2012143000A

JP2012143000A - プログラマブル・ゲートアレイ部を備えたマスクプログラマブル論理装置

Info

Publication number: JP2012143000A
Application number: JP2012092000A
Authority: JP
Inventors: Jonathan Park; パークジョナサン
Original assignee: Altera Corp
Current assignee: Altera Corp
Priority date: 2002-03-29
Filing date: 2012-04-13
Publication date: 2012-07-26
Also published as: US20040263205A1; US6742172B2; EP1349282A2; EP1349282A3; JP2004040081A; JP5051963B2; US20030188287A1

Abstract

【課題】プログラマブルゲートアレイ部を備えるマスクプログラマブル論理装置を提供すること。
【解決手段】集積回路の基板上に配置される複数のマスク−プログラマブル領域と、上記マスク−プログラマブル領域に結合されると共に上記マスク−プログラマブル領域を相互接続するために基板上に配置される複数の相互接続導体と、基板上に配置される複数のゲートアレイ部とからなり、ゲートアレイ部はマスクプログラマブル論理装置上の回路設計の実行を促進する少なくとも一つの機能を達成するようにプログラム可能である集積回路上に配置されるマスク−プログラマブル論理装置。
【選択図】図１

Description

本発明は、マスクプログラマブル論理装置に関し、とりわけゲートアレイ部を含むマスクプログラマブル論理装置に関する。

プログラマブル論理装置は、既によく知られている。初期のプログラマブル論理装置は、一回のみの書込が可能であった。具体的には、書込は「フューズを飛ばす」すなわち可溶性の結合を開放することによって達成されている。あるいは、書込はプログラム可能なＲＯＭメモリに蓄積されている。これらの装置は一般にユーザに「積和」（またはＰターム）の論理操作の装置を書込する能力が備えられる。後に、修正のために消去可能でプログラム可能なＲＯＭメモリ（EPROM)を統合するプログラム可能な論理装置は書込のための装置として入手可能となっている。

さらに後に、書込のために統合するスタティツクRAM（SRAM)素子を組込んだプログラマブル論理装置が入手可能となっている。これらの装置は、変更され得るのだが、ＥＰＲＯＭのような不揮発性記憶装置の配置情報を蓄積し、この装置に電源を入れた際にこのＥＰＲＯＭからＳＲＡＭ素子へ配置情報がロードされる。これらの装置は、一般にユーザーに対して、ルックアップテーブル型の論理演算用の装置を配置する能力を提供する。ある時点でそのような装置は、ランダムアクセスメモリ、リードオンリーメモリ又は論理（例えばＰターム論理のような）として動作するようユーザによって書込されうるランダムアクセスメモリの拡張ブロックが提供され始めていた。

すべての前記プログラマブル論理装置において、前記装置において特別な論理装置の論理機能と、論理素子間の信号のルーチンを相互接続することとがプログラム可能である。他の改良は、マスクプログラマブル論理装置である。マスクプログラマブル論理装置において、全てのユーザに同一の装置を販売する代わりに、製造者は論理手段の標準配置を伴う部分の装置を製造し、前記論理手段の機能はユーザによってプログラム可能ではなく、ルーチン手段または相互接続が欠如している。

ユーザは製造者に要求された装置に仕様書を伴うマスクプログラマブル論理装置を提供し、ここでこの仕様書は比較可能で従来のプログラマブル論理装置をプログラムするための配列表である。製造者は、前記の部分装置へ金属層を追加するのに前記情報を利用する。これらの追加層が論理素子をこれらの素子内のある接続することによってプログラムし、また論理素子間の相互接続ルーチンを加える。マスクプログラマブル論理装置は、上述のように従来のプログラマブル論理装置と接続されて、拡張されたランダムアクセスメモリブロックが提供されることができる。このようなマスクプログラマブル論理装置において、拡張されたメモリがリードオンリーメモリ、またはＰターム論理として書込される場合は、書込は追加の金属層を使用して完成される。

従来のプログラマブル論理装置は、ユーザが要求される機能を実行する装置を容易に設計できるようにする一方で、従来のプログラマブル論理装置は、特定の設計で使用されない手段を常に含んでいる。さらに、通常目的のルーチン及び相互接続手段を備え、そして切換手段が信号を総ての論理要素から所定のルーチンおよび相互接続手段に到達させる目的のため、従来のプログラマブル論理装置が一層大型となって一層の機能を組込み、このような装置はサイズと電力消費量を増大させる。一つのルーチン配置および手段の相互接続から他までの移動に従って、様々なスイッチング素子を通して信号のルーチン配置は遅延していく。

マスクプログラマブル論理装置の出現により、ユーザが従来のプログラマブル論理装置の設計の検証を可能になるが、しかし、マスクプログラマブル論理装置の翻案の創作も行なって、このマスクプログラマブル論理装置を、同じ機能で著しく小型化可能とし、さらに著しく低消費電力で使用可能とする。その理由は、相互接続とルーチン手段だけを、実際に特定の設計に必要だからである。加えて、空間または電力を消費しあるいは信号を遅延する素子を切換える一般的な目的はない。

しかしながら、マスクプログラマブル論理装置は、所定のルーチン手段を含まない。それゆえ、各設計用に特注された相互接続を生成する業務は、製作者がユーザのプログラマブル論理装置の設計をマスクプログラマブル論理装置へ移行させることとなる。この業務は時間を消費し、設計の移行の工程をかなり遅延させる。この移行工程は、初期のマスクプログラマブル論理装置が組み立てられテストされる後までタイミングまたはテスト容易性違反または信号減衰のようなある実行に依存する問題が明確とならない事実によりかなり複雑となっている。そのような問題を改善することは、特注の相互接続の再設計および／または基本装置上の論理手段の再配置が必要となる。この解決方法は、しかしながら、与えられた設計の検証のための複合装置の製造を必要とし、それ故に値段が高く、時間も消費する。

従って、論理手段の再配置または特注相互接続の再設計というコストが掛かりまたは時間を消費する業務を伴わずに本来のマスク設計を改良によって可能とする手段の提供により、実行問題を高速かつ効果的に方法の提供する必要性がある。

それゆえ、論理手段の再配置または特注相互接続の再設計というコストが掛かりまたは時間を消費する業務を伴わずに本来のマスク設計を改良によって可能とする手段の提供により、実行問題を高速かつ効果的に方法の提供が、本発明の目的である。

本発明の他の目的は、実行問題を修正するための集積回路上に配置される書込可能なゲートアレイ部を提供することで本発明の原理に従い達成されうる。

本発明の第一の実施例で書込可能なゲートアレイ部は、装置の相互接続並びに論理手段の合理化に帰着する緩衝およびタイミング違反を補正する装置を通じて様々な位置に配置される。そのようなゲートアレイ部は、装置基板上に組立てられ、各部は基本論理ゲートを形成するための複数の回路素子（例えばトランジスタ）を含む。特定の問題を解決するために、要求された機能を提供するゲートアレイセルは違反が明示される装置上の点に近接するゲートアレイ部に形成される。このセルは、要求される論理機能を得るためにゲートアレイ部に存在する相互接続のある回路素子によって形成される。

本発明の別の点では、各ゲートアレイ部は幾つかまたは総ての相互接続を有し、追加のコンタクト層の追加によるコストを削減するために基板と結合する点と接触する。

本発明とその性質と様々な優位性のさらなる特徴は、添付の図面と以下の詳細な説明によって明らかになるであろう。
例えば、本発明は以下の項目を提供する。
（項目１）集積回路の基板上に配置される複数のマスク−プログラマブル領域と、
上記マスク−プログラマブル領域に結合されると共に上記マスク−プログラマブル領域を相互接続するために基板上に配置される複数の相互接続導体と、基板上に配置される複数のゲートアレイ部とからなり、
ゲートアレイ部はマスクプログラマブル論理装置上の回路設計の実行を促進する少なくとも一つの機能を達成するようにプログラム可能である集積回路上に配置されるマスク−プログラマブル論理装置。
（項目２）複数のゲートアレイ部の少なくとも幾つかは、少なくとも幾つかの相互接続導体と結合される項目１記載のマスク−プログラマブル論理装置。
（項目３）複数のゲートアレイ部の少なくとも幾つかは、バッファとしての機能がプログラムされる項目１記載のマスク−プログラマブル論理装置。
（項目４）複数のゲートアレイ部の少なくとも幾つかは、遅延素子としての機能がプログラムされる項目１記載のマスク−プログラマブル論理装置。
（項目５）複数のゲートアレイ部の少なくとも幾つかは、ＮＡＮＤ機能と、ＮＯＲ機能と、ＡＮＤ機能と、ＯＲ機能と、インバータ機能と、ＸＯＲ機能と、排他的ＮＯＲ機能と、またはそれら幾つかの結合したものから構成されるグループから選択される論理機能が提供されてプログラムされる項目１記載のマスク−プログラマブル論理装置。
（項目６）複数のゲートアレイ部の少なくとも２つは、互いに結合するとともに複合した論理回路を形成するためにプログラムされる項目１記載のマスク−プログラマブル論理装置。
（項目７）複合した論理回路は、フリップ−フロップまたはラッチ回路である項目６記載のマスク−プログラマブル論理装置。
（項目８）ゲートアレイ部はマスク−プログラマブル領域を通して均一に分配される項目１記載のマスク−プログラマブル論理装置。
（項目９）複数のゲートアレイ部の少なくとも幾つかは、近接する論理領域との間の境界に位置される項目１記載のマスク−プログラマブル論理装置。
（項目１０）複数のゲートアレイ部の少なくとも幾つかは、論理領域とＩ／Ｏブロックとの間にある境界に位置される項目１記載のマスク−プログラマブル論理装置。
（項目１１）ゲートアレイ部は、プログラムされる際に少なくとも一つのトランジスタを含む項目１記載のマスク−プログラマブル論理装置。
（項目１２）ゲートアレイ部は、フューズプログラム可能である項目１記載のマスク−プログラマブル論理装置。
（項目１３）ゲートアレイ部の少なくとも１つは、下地から第１のマスク層へ拡張する固定された接触点を含む項目１記載のマスク−プログラマブル論理装置。
（項目１４）固定された接触点と結合されるとともに、論理機能を実行するためのゲートアレイ部を実行するためのマスク層上に配置される少なくとも一つの相互接続区分をさらに含む項目１２記載のマスク−プログラマブル論理装置。
（項目１５）既存の回路設計からマスク−プログラマブル論理装置の設計を創作し、
実行エラーのためにマスク−プログラマブル論理装置の設計をテストし、さらに、
マスク−プログラマブル論理装置の設計に追加回路素子を加えて、検出された実行エラーを補正し、少なくとも１つのゲートアレイ部をプログラミングすることにより追加回路素子をマスク−プログラマブル論理装置の設計へ追加して、検出されたエラーの補正を促進する機能を達成するマスク−プログラマブル論理装置内の実行エラー補正方法。
（項目１６）追加工程は、さらに少なくとも１つのゲートアレイ部にバッファとしての機能をプログラミングする工程を含む項目１５記載の方法。
（項目１７）追加工程は、さらに少なくとも１つのゲートアレイ部に遅延素子としての機能をプログラミングする工程を含む項目１６記載の方法。
（項目１８）プログラミング工程は、さらに相互接続区分のゲートアレイ部の少なくとも１つの内部に相互接続論理手段を含む項目１６記載の方法。
（項目１９）相互接続区分は、金属１層上に位置することを特徴とする項目１８記載の方法。
（項目２０）プログラミング工程は、さらにセットアップ時間違反を補正するゲートアレイ部の少なくとも１つをプログラミングする工程を含む項目１５記載の方法。
（項目２１）プログラミング工程は、さらにホールド時間違反を補正するゲートアレイ部の少なくとも１つをプログラミングする工程を含む項目１５記載の方法。
（項目２２）プログラミング工程は、さらにテスト容易性違反を補正するゲートアレイ部の少なくとも１つをプログラミングする工程を含む項目１５記載の方法。
（項目２３）処理回路と、
上記処理回路に接続されるメモリと、
処理回路とメモリに接続されて項目１に定義されるマスクプログラム論理装置と、を含むデジタルプロセスシステム。
（項目２４）項目１に定義されるマスクプログラム論理装置が装着されたプリント回路基板。
（項目２５）プリント回路基板上に装着されてマスクプログラム論理装置に結合されるメモリと、を更に含む項目２３記載のプリント回路基板。
（項目２６）プリント回路基板上に装着されてメモリ回路に接続される処理回路、を更に含む項目２５記載のプリント回路基板。

本願発明によるマスクプログラマブル論理装置の好適な実施例であるレイアウトを表示するブロックダイヤグラムである。図１の装置を内蔵するマスクプログラムされた装置の基板とマスク金属層の断面図である。本願発明による一つの可能なゲートアレイ配置を図示するブロックダイヤグラムである。本願発明による他の可能なゲートアレイ配置を図示するブロックダイヤグラムである。本願発明による他の可能なゲートアレイ配置を図示するブロックダイヤグラムである。本願発明により構成されるゲートアレイ部の１つの物理的レイアウトを図示するブロックダイヤグラムである。図６に示される論理手段の回路図である。本願発明による２入力ＮＡＮＤゲート得るために図６のゲートアレイ部の相互接続の一つの方法を示す相互接続ダイアグラムである。本願発明による図８に示されるゲートアレイ部の回路図である。本願発明による図８、９に示されるゲートアレイ部の論理シンボル表現である。本願発明による２入力ＮＯＲゲートを得るための図６のゲートアレイ部の相互接続方法の一つを示す相互接続ダイアグラムである。本願発明による図１１に示されるゲートアレイ部の回路図である。本願発明による図１１、１２に示されるゲートアレイ部の論理シンボル表現である。本願発明によるマスクプログラマブル論理装置上のある論理手段間の挿入されるプログラムされるゲートアレイ部を示す本発明に従うマスクプログラマブル論理装置の単純化ブロックダイヤグラムである。本願発明によるプログラマブル装置を使用する実用となるシステムの単純化ブロックダイヤグラムである。

本発明は、装置内の様々な配置において書込可能なゲートアレイ部を提供することによってマスクプログラマブル論理装置を製造するのに必要な時間と、コストと、労力を削減する。ゲートアレイ部は様々な実行問題を補正するのに使用され、この問題は他の集積回路上で先に実行される回路設計の移動中に発生し、この集積回路は異なる相互接続と論理手段を有する。

図１に示されるように、マスクプログラマブル論理装置１０の実施例は、本件の譲受人である、カルフォルニア州、サンノゼ市のアルテラコーポレイションによって販売されるプログラマブル論理装置のＡＰＥＸ（登録商標）ファミリーに見出されるものに類似する論理領域の配列を本願発明が備えることで構築される。ＡＰＥＸ（登録商標）型の構成は示されているが、ＰＬＤ、ＣＰＬＤ（複合プログラマブル論理装置）または類似の装置の型が、必要な場合は、マスクプログラマブル論理装置の基礎部分の型として提供されることが理解される。
図１に示されるように、論理領域は最も基本的なレベルにおいて、いずれにしろ、例えば、４入力と記憶し、または記憶を消去して出力する能力を有するルックアップテーブルに基いた「論理要素」（ＬＥｓ）１１を含む。論理要素１１は、「論理アレイブロック」（ＬＡＢｓ）１２に配列されてもよい。表示される実施例において、各ＬＡＢ１２は１０個のＬＥｓ１１を備える、一方他の多数のＬＥｓ１１は、各ＬＡＢ１２内に配列されうる。ＬＡＢｓは、さらに「ＬＡＢｓ群」（ＧＯＬｓ）１３に配列されてもよい。表示される実施例において、各ＧＯＬ１３は、１７個のＬＡＢｓ１２を含み、一方、他の多数のＬＡＢ１２は、各ＧＯＬｓ１３内に配列されうる。各ＧＯＬ１３は、好適には拡大された記憶ブロック１４（「拡張されたシステムブロック」またはＥＳＢとして示され実施例で参照されるが）を含む。各ＧＯＬ１３は、複数のゲートアレイ部１５を含み、この複数のゲートアレイ部１５は、例えば特に信号の緩衝又はルーチン設定に使用されてもよい（以下により詳細に記述される）。

図示のように、ＧＯＬｓ１３は、好適には、行と列とが直交する配列に配置される。入力／出力（「Ｉ／Ｏ」）素子は、好適にはアレイの周辺の領域１６に位置する。他の補助的回路、例えばタイミング用の位相ロックループ（「ＰＬＬ」）は、好適には、アレイの略中心に示される領域１７のようなアレイ内の近い位置に提供される。

図２は、プログラミング後のマスクプログラマブル、または「基本」装置１０の断面図を示し、すなわち、この装置が「マスクプログラム化された」装置２０となった後であり、ここで、プログラムされていない基礎装置１０から構成される下地と他の層は、（一つのトランジスタ２５が代表として示されるが）２１に総体的に示される。金属層２２と誘電層２３との追加層は、プログラム装置２０として使用され、基礎装置１０に含まれる。一般に、保護層２４は金属および誘電体層２２および２３を保護するよう提供される。

ゲートアレイ部１５は、要求される論理機能を実行するため書込可能であるが、装置の大きさを最小化する一方で実行問題を補正するためにマスクプログラマブル論理装置の始めから終わりまで様々な方法で配置されてもよい。図３は、装置１０のＧＯＬ１３の始めから終わりまで、如何にして複数のゲートアレイ部１５が物理的に配置されうるかを示すブロックダイヤグラムである。示されるように、ゲートアレイ部１５は、ＧＯＬ１３の低い側の端部に沿って水平方向に沿って２列に配置される。この配置は単なる例に過ぎず、他の多くの配置も可能であると認められよう。例えば、一又は複数のゲートアレイ部１５の列が必要であれば、ＧＯＬ１３の周囲に沿って配置されても良い。図４に示されるようにこの列はＧＯＬ１３の最左列ＬＡＢに沿って配置されても良い。

まだ、他の可能な実施例において、図５は行と列の両方に渡りＧＯＬ１３に配置されるゲートアレイ部を例示する。ゲートアレイ部は、またＬＡＢｓ１２の境界とＥＳＢ１４及び／またはＩ／Ｏブロック１６(図示せず）の間に配置されうる。ゲートアレイ部１５は、要求があれば、例えば、チェック模様（図示せず）のように行と列が異なるパターンでＧＯＬ１３が任意または同一に配置されうる。

使用されるゲートアレイ部の特定のパターンは、特定された回路設計を実行するのに必要な相互接続の基礎とされうる。例えば、回路の実行に、近接するＧＯＬｓ同士のかなり多くの相互接続を必要とするならば、ゲートアレイ部１５の多数はＧＯＬｓ同士の境界に沿って配置されうる。ある実施例では、ゲートアレイ部１５がある相互接続の方向を好む（例えば、垂直方向のゲートアレイ部１５の２列または水平方向１列のみ等である）。一方で、特定化された回路設計がＧＯＬｓ内でかなりの量の相互接続を必要とする場合は、ゲートアレイ部の大多数は、周辺の数の削減されたＧＯＬにおけるＬＡＢｓ同士の間に配置されうる。他の実施例は、装置１０上のＧＯＬｓ同士およびＧＯＬｓ内の相互接続を提供するための接近方法の結合を使用しうる。

図６に、レイアウト可能なゲートアレイ部１５を例示するダイアグラムが示される。この部位はトランジスタを構成するのに適した複数の回路素子（例えばＮウェル及びＰウェル部）を含む。ゲートアレイ部１５は電源ピンを備える。この実施例は単に例示に過ぎず、大小の回路素子の他の多くの配置が可能であることは理解されうる。他のゲートアレイ部の配置は、多い場合、少ない場合、電源供給ピンが全く無い場合があり、部位が外部供給源によって電源供給される回路を有することが認められる。ゲートアレイ部１５は、相互接続導体がゲートアレイ部内の回路素子に接続されるコンタクトピンと結合されうる範囲で「プログラマブル」と見なされ得る。プログラミング能力によって、一般的なゲートアレイ部１５の特定の機能についてゲートアレイセルを形成することが可能となる。個々のゲートアレイ部の実際の内容は、補正を意図する実行問題の型に依存して変化しうる。さらに、幾つかの異なる型のゲートアレイ部１５（例えば異なる内容に伴う部）は最適条件における誤り補正を提供する基礎となる装置１０を通して配置されうると理解されよう。

図６のゲートアレイ部の一般的なレイアウトに相応する等価回路が図７に示される。示されるように２つのＰチャネル型電解効果トランジスタ３０および４０と、２つのＮチャネル型電解効果トランジスタ５０および６０がゲートアレイ部１５内に含まれうる。トランジスタ３０および４０は、それぞれドレイン端子３２、４２と、ソース端子３４、４４と、ゲート端子３６、４６とをそれぞれ有する。トランジスタ５０および６０は、それぞれドレイン端子５２、６２と、ソース端子５４、６４と、ゲート端子５６、６６とをそれぞれ有する。これらの要素は、各ゲートアレイ部１５が如何に構成されているかを明らかに例示するために印付けられている。

図７において、２つの電力源である、ＶｄｓおよびＶｓｓは、それぞれコンタクトピン７０および８０を有するように示される。これらの電力源は、ゲートアレイ部内の回路へバイアス電圧を供給するのに使用されうる。ゲートアレイ部１５に関してこれらのピンおよび他のピンの方向は単なる例示に過ぎず、他の多くの配置が可能であることは十分認識される。例えば、図示される箱様の形状であるのに対して、トランジスタ２０−６０は一直線の方向付けがなされうる。さらに、電力供給ピン７０および８０は、ゲートアレイ部の部分は考慮される必要がない。電力源は、外部供給源からゲートアレイ部１５へ提供される。

ゲートアレイ部１５の接触点は、要求された機能をゲートアレイセルが得るために相互接続されうる。一般にゲートアレイセルは、プログラムされた（書込された）ゲートアレイ部である。図８は、ゲートアレイ部１５から２入力ＮＡＮＤゲートを形成するのに適した相互接続の特定の配置を示す（ゲートアレイセル１００として示される）。表示されるように、ゲートアレイセル１００は、ゲートアレイ部１５として同一のピンを全て有している。本実施例では、２つの入力ピン１８０および１８２（「Ｉ」ピンとして示される）及び出力ピン１８４（「Ｏ」ピンとして示される）が含まれる。入力／出力（「Ｉ／Ｏ」）ピン１８０、１８２、および１８４は、従って信号を提供および受信し、それぞれゲートアレイ部１５の前述の多数の相互接続に結合されうる。これらのＩ／Ｏピンは図６または図７に示されず、しかしながら、それらは部（すなわちセル）から通常外部にある。このＩ／Ｏピンは、Ｉ／Ｏピンによって供給される信号を使用する特定の機能を実行するゲートアレイセル１００を形成する際に、常にゲートアレイ部１５と結合される。

図８に示されるように相互接続区分１９０は、ドレイン端子３２および４２へＶｄｓピン７０を接続することによってセルへバイアス電圧を供給する。相互接続区分１９１は、Ｖｓｓピン８０を電源端子６４に接続し、それによってトランジスタ５０のドレインを電源面に接続する（Ｖｓｓはある実施例のグランド面でもある）。相互接続区分１９２は、電源端子３４および４４とトランジスタ５０のドレイン端子（端子５２）と接続する。電源端子５４は、回路を完成するため相互接続区分１９３によってドレイン端子６２と接続する。最終的に、相互接続区分１９４はゲート端子３６及び５６と接続し、相互接続区分１９５はゲート端子４６及び６６と接続する。この配列は、入力ピン１８０と相互接続区分１９４とを、また入力ピン１８２と相互接続区分１９５とを、さらに出力ピン１８４と相互接続区分１９２とをそれぞれ結合することにより、ゲートアレイ部１５が２入力ＮＡＮＤゲートに要求される機能を伴うゲートアレイセル１００に形成することを可能にする。

図９は、図８に示されるゲートアレイセル１００の回路表示である。相互接続１９０−１９５はゲートアレイセル１００内の回路素子の相互接続を明らかに例示する回路に含まれる。

図１０は、図９に示される２入力ＮＡＮＤゲート論理ブロック表示である。Ｉ／Ｏピン１８０、１８２、及び１８４と相互接続１９２、１９４および１９５が含まれる。

図８および図９に示される相互接続配置は、単なる例示であって、他の配置は、多くの他の論理ゲートを作り得るが、他の配置が可能であることは認められよう。例えば、ゲートアレイ部１５は、これだけに限定されないが、ＡＮＤゲート、ＯＲゲート、インバータ、バッファ、ＮＯＲゲート、ＸＯＲゲート、排他的ＮＯＲゲート等を含む幅広い範囲の論理ゲートを形成するために書込することができる。さらに、多重論理配列部１５（またはセル部１００）は、フリップ−フロップ、レジスタ、カウンタ、遅延素子等のようにより進んだ論理回路を製造するのに互いに結合されうる。

ゲートアレイ部１５で書込される他の基礎論理ゲートの例が図１１に示される。示される相互接続配置は、２入力ＮＯＲゲートアレイセル（セル２００）を作るのに適している。異なるセルは（例えばセル１００および２００）は、使用された相互接続およびこれらの相互接続に結合されるＩ／Ｏピンについて互いに変化しうる。

図１１に示されるように、相互接続区分２９０はＶｄｓピンをドレイン端子７０に接続することによってバイアス電圧をセルへ提供する。相互接続区分２９１は、Ｖｓｓピン８０へ電源端子５４および６４へ接続し、それによってトランジスタ５０および６０のドレインを電源面に接続する（Ｖｓｓは又ある実施例ではグランド面である）。相互接続区分２９２は、ドレイン端子５２および６２とトランジスタ４０の電源端子（端子４４）とを接続する。電源端子３４は、回路を完成する相互接続区分２９３によってドレイン端子４２に接続される。最終的に相互接続区分２９４は、端子３６及び５６と接続され、相互接続区分２９５は、ゲート端子４６および６６と接続する。この配置は、ゲートアレイ部１５が、入力ピン１８０と相互接続区分２９４とを、入力ピン２８２と相互接続区分２９５とを、出力ピン２８４と相互接続区分２９２とを結合することによって、２入力ＮＯＲゲートを要求される機能を備えるゲートアレイセル２００を形成することを可能にする。

図１２は、図１１に示されるゲートアレイセル２００の回路図表示である。相互接続区分２９０−２９５はゲートアレイセル２００内の回路素子の相互接続に明らかに例示される回路内に含まれる。

図１３は、図１２に示される２入力ＮＯＲゲートの論理ブロック表示である。Ｉ／Ｏピン２８０、２８２、および２８４と相互接続２９２、２９４、および２９５が含まれている。

本発明の他の態様は、ゲートアレイ部１５内の回路素子の物理的な相互接続を含む。図８を参照して、トランジスタ３０−６０のドレイン、ソースおよびゲートの接触点（すなわちピン）は、ゲートアレイ部上に直接に金属１層内に固定され拡張される（一般的にはトランジスタ２５として図２に示される）。この実行を伴って、ゲートアレイ部１５は、要求されたゲートアレイセルを形成するために金属１層へ相互接続を単に加えることによってプログラムされうる。この方法は好ましいものであり、なぜならば、ゲートアレイ部の相互接続の多数のマスク層を再製作する必要性を排除するからである。

上述のように、ゲートアレイ部１５は、信号減衰、ルーチン誤り、セットアップ又はホールド時間違反、テスト容易化違反、アンテナ違反等を含む様々な問題を補正するのに使用されうる。例えば、ゲートアレイ部１５は、それ相当な長距離の接続または過大なファンアウトにより減衰されることとなる信号を増幅するバッファとしての機能がプログラムされうる。この場合、あるゲートアレイ部１５は、バッファとして書込まれ、これはマスクプログラムされた相互接続内の特定の相互接続区分に接続されて、装置１０の所定の部分の間にバッファを挿入する。図１４は、種々の論理素子１１の間に挿入されるバッファ９０として書込されるゲートアレイ部１５を示す。

ゲートアレイ部１５は、また、信号速度を増大する（セットアップ時間違反）あるいはホールド時間違反の場合に遅延素子として動作するために相互接続のルーチンを最適化するのに使用される。信号速度を増大するために、ゲートアレイ部１５はルーチンを最適化する、それゆえ信号速度を増加させるマスクプログラムされた相互接続内の種々の相互接続区分に接続される（バッファはまた信号速度、スルーレイト等、必要に応じて）。ホールド時間違反の場合には、遅延素子として配列されるゲートアレイ部１５は、装置１０の要求された部分間に要求された信号遅延を挿入するマスクプログラムされた相互接続内の特定の相互接続区分に接続されうる。

ゲートアレイ部１５は、またテスト目的の回路設計内に可視性を提供するために使用されうる。例えば、ゲートアレイ部１５が書き込まれてテスト工程中にフィードバックループは不要となり、同期したリセットは割り込みが抑制されることにより、装置１０内のノードはＩ／Ｏ部１６を通して制御可能であり、探知可能である。これは、例えばマルチプレクサとして幾つかのゲートアレイ部１５を書込し、ある特定のＩ／Ｏピン（図示せず）とそれらを結合することで達成されうる。

マスクプログラムされた装置１０を基礎とするマスクプログラマブル論理装置２０は、図１５に示されるデータ処理システム３００の部分として使用される。データ処理システム３００は、一又は複数の以下の部品：プロセッサ３０１、メモリ３０２、Ｉ／Ｏ回路３０３、及び周辺装置３０４を含みうる。これらの部品はシステムバス３０５によって互いに結合され、エンドユーザシステム３０７に含まれる回路ボード３０６上を占有する。

システム３００は、幅広い種類の応用製品に使用可能であり、例えば、コピュータネットワーキング、データネットワーキング、計測機器、画像処理、デジタル信号処理、または他の応用製品であり、マスクプログラマブル論理を使用することの利点が必要とされるものである。マスク−プログラマブル論理装置１０は、種々の異なる論理機能を実行するために書込されうる。例えば、マスクプログラマブル論理装置１０はプロセッサ３０１と協働して動作するプロセッサまたはコントローラとして書込されうる。マスクプログラムされる論理装置２０は、システム３００の分配された手段へのアクセスを仲裁する仲裁器として使用されうる。また、他の例では、マスクプログラムされた論理装置２０はプロセッサ３０１とシステム３００内の他の部品の一つとのインターフェースとして書込されることもできる。システム３００は単に例示的なものであり、本発明の真の視点および精神は請求の範囲によって定義されることが理解されよう。

本発明に従い記述されるマスク−プログラマブル論理装置１０を実施するにために、種々の技術を使用することができる。例えば、ゲートアレイ部はマスクプログラマブルと記述されているが、他の１回のみプログラム可能な技術もまた、ゲートアレイ部をプログラムするのに使用されうる（例えば、ヒューズプログラマブル技術）。

前述の説明は本発明の原理を単に例示するものであり、当業者においては本発明の精神を逸脱することなく、種々の設計変更をなし得、本発明は特許請求の範囲によって限定されることが理解されよう、

Claims

明細書に記載の装置。