JPH02177364A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH02177364A JPH02177364A JP25845588A JP25845588A JPH02177364A JP H02177364 A JPH02177364 A JP H02177364A JP 25845588 A JP25845588 A JP 25845588A JP 25845588 A JP25845588 A JP 25845588A JP H02177364 A JPH02177364 A JP H02177364A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- gate array
- semiconductor integrated
- integrated circuit
- signals
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 238000000034 method Methods 0.000 claims abstract description 4
- 239000002184 metal Substances 0.000 claims description 3
- 230000004075 alteration Effects 0.000 abstract 1
- 230000002708 enhancing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特にゲートアレ一方式
による半導体集積回路に関する。
による半導体集積回路に関する。
近年、開発期間が短い、開発費用が安価である等の理由
で少量多品種生産に適しているゲートアレ一方式による
半導体集積回路の開発が盛んとなってきた。
で少量多品種生産に適しているゲートアレ一方式による
半導体集積回路の開発が盛んとなってきた。
しかしながら、従来のゲートアレ一方式による半導体集
積回路では、開発しようとする複数の回路装置間で一部
回路機能が異る場合、各々個別の品種として複数品種を
開発するか、あるいは、相異する回路機能部分を除いた
回路機能部分のみをゲートアレーによる半導体集積回路
として開発する必要があった。
積回路では、開発しようとする複数の回路装置間で一部
回路機能が異る場合、各々個別の品種として複数品種を
開発するか、あるいは、相異する回路機能部分を除いた
回路機能部分のみをゲートアレーによる半導体集積回路
として開発する必要があった。
又、開発したゲートアレ一方式による半導体集積回路を
システムに実装後、タイミング等の調整を必要とする場
合には、従来のゲートアレ一方式による半導体集積回路
では、別途調整用回路を設ける必要があった。
システムに実装後、タイミング等の調整を必要とする場
合には、従来のゲートアレ一方式による半導体集積回路
では、別途調整用回路を設ける必要があった。
このように、従来のゲートアレ一方式による半導体集積
回路は、融通性に欠けるところがある外、システムの一
部として実装する場合にシステムとの整合をとるための
調整用回路を必要とする欠点がある。
回路は、融通性に欠けるところがある外、システムの一
部として実装する場合にシステムとの整合をとるための
調整用回路を必要とする欠点がある。
本発明の目的は、システムに実装時、あるいは実装後に
、回路機能の選択、変更、若しくはタイミングの調整等
のプログラミングが可能な半導体集積回路を提供するこ
とにある。
、回路機能の選択、変更、若しくはタイミングの調整等
のプログラミングが可能な半導体集積回路を提供するこ
とにある。
本発明の半導体集積回路は、金属配線工程により回路機
能が決定されるゲートアレー回路部と。
能が決定されるゲートアレー回路部と。
外部から回路機能をプログラムして決定するフィールド
プログラマブル回路部とが、同一半導体チップに設け
られているというものである。
プログラマブル回路部とが、同一半導体チップに設け
られているというものである。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すレイアウト図である。
を導体チップ１上に、フィールド・プログラマブル回路
部２と、金属配線工程によって回路機能が決定されるゲ
ートアレー回路部３、外部回路との信号の授受を行うた
めの人出力バッファ回路４−１〜４−４、ケースとの電
気的接続をとるためのバッド５を有している。
部２と、金属配線工程によって回路機能が決定されるゲ
ートアレー回路部３、外部回路との信号の授受を行うた
めの人出力バッファ回路４−１〜４−４、ケースとの電
気的接続をとるためのバッド５を有している。
第２図は、この実施例により構成される回路を一般的に
示すブロック図である。外部から与えられる入力信号６
は、入力バッファ回路４ａを通して内部のフィールド・
プログラマブル回路部２及びゲートアレー回路部３に入
力される。又フィールド・プログラマブル回路部及びゲ
ートアレイ回路部間での信号の授受も行われる。フィー
ルド・プログラマブル回路部及びゲートアレー回路部か
らの出力信号は、出力バッファ回路４ｂを通して出力信
号７として外部に出力される。
示すブロック図である。外部から与えられる入力信号６
は、入力バッファ回路４ａを通して内部のフィールド・
プログラマブル回路部２及びゲートアレー回路部３に入
力される。又フィールド・プログラマブル回路部及びゲ
ートアレイ回路部間での信号の授受も行われる。フィー
ルド・プログラマブル回路部及びゲートアレー回路部か
らの出力信号は、出力バッファ回路４ｂを通して出力信
号７として外部に出力される。
フィールド・プログラマブル回路は、ヒユーズ素子、電
気的に書込み、消去の可能なＥＰＲＯＭＥＥＰＲＯＭ又
はフィールド・プログラマブル・ロジック・アレー（Ｆ
ＰＬＡ）などで構成される。
気的に書込み、消去の可能なＥＰＲＯＭＥＥＰＲＯＭ又
はフィールド・プログラマブル・ロジック・アレー（Ｆ
ＰＬＡ）などで構成される。
従って、論理の選択、変更若しくはタイミングの調整等
が可能となる。
が可能となる。
特にタイミングの調整については、ゲートアレー回路部
においである程度ｙ４整されているのは当然であるとし
ても、システムに実装したとき更に微調整が必要となる
のが仔通である。このタイミングの調整に必要な遅延回
路のうち主なものを例 〜・４〜４・・・入出力バッフ
ァ回路部、４ａ・・・入カバえばＭＯＳ型のＥＰＲＯＭ
素子を（遅延抵抗と ツファ回路、４ｂ・・・出力バッ
ファ回路、５・・・バラして）用いてフィールド・プロ
グラマブル回路と ド、６・・・入力信号、７用出力信
号。
においである程度ｙ４整されているのは当然であるとし
ても、システムに実装したとき更に微調整が必要となる
のが仔通である。このタイミングの調整に必要な遅延回
路のうち主なものを例 〜・４〜４・・・入出力バッフ
ァ回路部、４ａ・・・入カバえばＭＯＳ型のＥＰＲＯＭ
素子を（遅延抵抗と ツファ回路、４ｂ・・・出力バッ
ファ回路、５・・・バラして）用いてフィールド・プロ
グラマブル回路と ド、６・・・入力信号、７用出力信
号。
して内蔵させておくことにより、前述の微調整が可能と
なり、従来のように調整用回路を別に取りつける必要が
なくなる。
なり、従来のように調整用回路を別に取りつける必要が
なくなる。
以上説明したように本発明は、フィールド・プログラマ
ブル回路をゲートアレ一方式による半導体集積回路に内
蔵することにより、一部の回路機能を外部よりプログラ
ムすることが可能となり、半導体集積回路の自由度を著
しく向上させることができるという効果がある。
ブル回路をゲートアレ一方式による半導体集積回路に内
蔵することにより、一部の回路機能を外部よりプログラ
ムすることが可能となり、半導体集積回路の自由度を著
しく向上させることができるという効果がある。
＼・−ノ′
第１図は本発明の一実施例を示すレイアウト図、第２図
は、この一実施例により構成される回路のブロック図で
ある。 １・・・半導体チップ、２・・・フィールド・プログラ
マブル回路部、３・・・ゲートアレー回路部、４−１東 図
は、この一実施例により構成される回路のブロック図で
ある。 １・・・半導体チップ、２・・・フィールド・プログラ
マブル回路部、３・・・ゲートアレー回路部、４−１東 図
Claims (1)
- 金属配線工程により回路機能が決定されるゲートアレー
回路部と、外部から回路機能をプログラムして決定する
フィールド・プログラマブル回路部とが、同一半導体チ
ップに設けられていることを特徴とする半導体集積回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25845588A JPH02177364A (ja) | 1988-10-14 | 1988-10-14 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25845588A JPH02177364A (ja) | 1988-10-14 | 1988-10-14 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02177364A true JPH02177364A (ja) | 1990-07-10 |
Family
ID=17320453
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25845588A Pending JPH02177364A (ja) | 1988-10-14 | 1988-10-14 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02177364A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06125067A (ja) * | 1992-10-12 | 1994-05-06 | Mitsubishi Electric Corp | 半導体集積回路及びその設計方法 |
| EP0855742A1 (en) * | 1997-01-23 | 1998-07-29 | Nec Corporation | Semiconductor integrated circuit device produced from master slice and having operation mode easily changeable after selection on master slice |
| JP2004040081A (ja) * | 2002-03-29 | 2004-02-05 | Altera Corp | プログラマブル・ゲートアレイ部を備えたマスクプログラマブル論理装置 |
| JP2012525706A (ja) * | 2009-05-01 | 2012-10-22 | アルテラ コーポレイション | 埋め込みデジタルストリップチップ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS614242A (ja) * | 1984-06-19 | 1986-01-10 | Seiko Epson Corp | 半導体集積回路装置 |
-
1988
- 1988-10-14 JP JP25845588A patent/JPH02177364A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS614242A (ja) * | 1984-06-19 | 1986-01-10 | Seiko Epson Corp | 半導体集積回路装置 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06125067A (ja) * | 1992-10-12 | 1994-05-06 | Mitsubishi Electric Corp | 半導体集積回路及びその設計方法 |
| EP0855742A1 (en) * | 1997-01-23 | 1998-07-29 | Nec Corporation | Semiconductor integrated circuit device produced from master slice and having operation mode easily changeable after selection on master slice |
| US6107874A (en) * | 1997-01-23 | 2000-08-22 | Nec Corporation | Semiconductor integrated circuit device produced from master slice and having operation mode easily changeable after selection on master slice |
| JP2004040081A (ja) * | 2002-03-29 | 2004-02-05 | Altera Corp | プログラマブル・ゲートアレイ部を備えたマスクプログラマブル論理装置 |
| JP2012525706A (ja) * | 2009-05-01 | 2012-10-22 | アルテラ コーポレイション | 埋め込みデジタルストリップチップ |
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