JPH0588773A - ポータブルコンピユータ - Google Patents
ポータブルコンピユータInfo
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- JPH0588773A JPH0588773A JP3252581A JP25258191A JPH0588773A JP H0588773 A JPH0588773 A JP H0588773A JP 3252581 A JP3252581 A JP 3252581A JP 25258191 A JP25258191 A JP 25258191A JP H0588773 A JPH0588773 A JP H0588773A
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Abstract
(57)【要約】
【目的】本発明は、実装ＣＰＵが接続されるローカルバ
スと入出力機器類が接続されるシステムバスとの間に、
上記複数種のＣＰＵを対象に、実装ＣＰＵのクロックタ
イミングに同期して上記ローカルバス上に信号を出力す
る異種ＣＰＵクロック対応の信号生成回路を設けた構成
として、単に実装ＣＰＵを換えるだけで、その実装ＣＰ
Ｕに特有の性能をもつシステムが構築できることを最も
主要な特徴とする。 【構成】実装ＣＰＵ１１が接続されるローカルバス（１
０Ａ，１０Ｂ）と入出力機器類が接続されるシステムバ
スシステムバス１０Ｃとの間に、異種ＣＰＵクロックの
各ＣＰＵを対象に、実装ＣＰＵ１１のクロックタイミン
グに同期して上記ローカルバス上に信号を出力する異種
ＣＰＵクロック対応の信号生成回路３０を設けたことを
特徴としている。
スと入出力機器類が接続されるシステムバスとの間に、
上記複数種のＣＰＵを対象に、実装ＣＰＵのクロックタ
イミングに同期して上記ローカルバス上に信号を出力す
る異種ＣＰＵクロック対応の信号生成回路を設けた構成
として、単に実装ＣＰＵを換えるだけで、その実装ＣＰ
Ｕに特有の性能をもつシステムが構築できることを最も
主要な特徴とする。 【構成】実装ＣＰＵ１１が接続されるローカルバス（１
０Ａ，１０Ｂ）と入出力機器類が接続されるシステムバ
スシステムバス１０Ｃとの間に、異種ＣＰＵクロックの
各ＣＰＵを対象に、実装ＣＰＵ１１のクロックタイミン
グに同期して上記ローカルバス上に信号を出力する異種
ＣＰＵクロック対応の信号生成回路３０を設けたことを
特徴としている。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＰＵクロックを異に
する複数種のＣＰＵを対して、その周辺のシステムコン
ポーネントを共通化し、ＣＰＵクロックを異にする複数
種のＣＰＵを対象に、任意ＣＰＵクロックのＣＰＵを実
装可能にしたポータブルコンピュータに関する。
する複数種のＣＰＵを対して、その周辺のシステムコン
ポーネントを共通化し、ＣＰＵクロックを異にする複数
種のＣＰＵを対象に、任意ＣＰＵクロックのＣＰＵを実
装可能にしたポータブルコンピュータに関する。
【０００２】
【従来の技術】近年、パーソナルコンピュータを構成す
る各種コンポーネントは、半導体技術の進歩に伴い集積
化が進み、例えばＤＭＡＣ（Direct Memory Access Con
troller ）、ＦＤＣ（Floppy Disk Controller）等、各
種の周辺機器コントローラ類を１チップ化した周辺Ｉ
Ｃ、更にはローカルバスーシステムバス間のインターフ
ェイスをとる各種機能回路群を１チップ化したシステム
コントロールＩＣ等、各種のシステムコンポーネントが
集積化されている。
る各種コンポーネントは、半導体技術の進歩に伴い集積
化が進み、例えばＤＭＡＣ（Direct Memory Access Con
troller ）、ＦＤＣ（Floppy Disk Controller）等、各
種の周辺機器コントローラ類を１チップ化した周辺Ｉ
Ｃ、更にはローカルバスーシステムバス間のインターフ
ェイスをとる各種機能回路群を１チップ化したシステム
コントロールＩＣ等、各種のシステムコンポーネントが
集積化されている。
【０００３】従来のこの種、集積化されたパーソナルコ
ンピュータのシステムコンポーネントは、異種ＣＰＵク
ロック周波数の各ＣＰＵに対して、それぞれ固有の構成
で実現されており、クロック周波数の異なるＣＰＵ毎
に、そのＣＰＵに対応して集積回路を実現していた。従
って、従来では或るＣＰＵファミリを用いてシステムを
構築する際、そのＣＰＵクロックに固有のＩＣを搭載す
る必要があり、異種クロック周波数のＣＰＵを対象に、
各ＣＰＵに共通の単一システムを構築することはできな
かった。
ンピュータのシステムコンポーネントは、異種ＣＰＵク
ロック周波数の各ＣＰＵに対して、それぞれ固有の構成
で実現されており、クロック周波数の異なるＣＰＵ毎
に、そのＣＰＵに対応して集積回路を実現していた。従
って、従来では或るＣＰＵファミリを用いてシステムを
構築する際、そのＣＰＵクロックに固有のＩＣを搭載す
る必要があり、異種クロック周波数のＣＰＵを対象に、
各ＣＰＵに共通の単一システムを構築することはできな
かった。
【０００４】特に、近年では、ＣＰＵを含む各種システ
ムコンポーネントの高機能、高性能化が進み、同一タイ
プのＣＰＵシリーズに於いて、高機能化された高速ＣＰ
Ｕと、そのＣＰＵ構成から一部の機能を削減しＣＰＵク
ロックを落とした廉価版ＣＰＵとが同時に提供されるに
至った。
ムコンポーネントの高機能、高性能化が進み、同一タイ
プのＣＰＵシリーズに於いて、高機能化された高速ＣＰ
Ｕと、そのＣＰＵ構成から一部の機能を削減しＣＰＵク
ロックを落とした廉価版ＣＰＵとが同時に提供されるに
至った。
【０００５】このような環境下に於いては、異種クロッ
ク周波数の各ＣＰＵに対して、その周辺部の構成を共通
とした単一のシステムを実現すること（即ち、実装ＣＰ
Ｕを換えるだけで、その実装ＣＰＵに特有のシステムが
構築できるシステム構成とすること）が望まれるが、従
来ではこのような要求に応えることのできる技術が存在
しなかった。
ク周波数の各ＣＰＵに対して、その周辺部の構成を共通
とした単一のシステムを実現すること（即ち、実装ＣＰ
Ｕを換えるだけで、その実装ＣＰＵに特有のシステムが
構築できるシステム構成とすること）が望まれるが、従
来ではこのような要求に応えることのできる技術が存在
しなかった。
【０００６】
【発明が解決しようとする課題】上述したように従来で
は、異種クロック周波数の各ＣＰＵに対して、その周辺
機能部を共通とした単一のシステムを実現する技術が存
在しなかった。
は、異種クロック周波数の各ＣＰＵに対して、その周辺
機能部を共通とした単一のシステムを実現する技術が存
在しなかった。
【０００７】本発明は上記実情に鑑みなされたもので、
単に実装ＣＰＵを換えるだけで、その実装ＣＰＵに特有
のシステムが容易に構築できるポータブルコンピュータ
を提供することを目的とする。
単に実装ＣＰＵを換えるだけで、その実装ＣＰＵに特有
のシステムが容易に構築できるポータブルコンピュータ
を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明は、ＣＰＵクロッ
クを異にする複数種のＣＰＵを対象に、任意のＣＰＵが
実装可能なポータブルコンピュータに係るもので、実装
ＣＰＵが接続されるローカルバスと入出力機器類が接続
されるシステムバスとの間に、上記各ＣＰＵを対象に、
実装ＣＰＵのクロックタイミングに同期して上記ローカ
ルバス上に信号を出力する異種ＣＰＵクロック対応の信
号生成回路を設けたことを特徴とする。
クを異にする複数種のＣＰＵを対象に、任意のＣＰＵが
実装可能なポータブルコンピュータに係るもので、実装
ＣＰＵが接続されるローカルバスと入出力機器類が接続
されるシステムバスとの間に、上記各ＣＰＵを対象に、
実装ＣＰＵのクロックタイミングに同期して上記ローカ
ルバス上に信号を出力する異種ＣＰＵクロック対応の信
号生成回路を設けたことを特徴とする。
【０００９】
【作用】上記構成において、ＣＰＵクロックを異にする
複数種のＣＰＵを対象に、或るＣＰＵクロックのＣＰＵ
を実装する際、そのＣＰＵクロックの発生周波数をもつ
クロックジェネレータを併せて実装することで、異種Ｃ
ＰＵクロック対応の信号生成回路が、上記発生クロック
に従うタイミング制御でローカルバス上に信号を生成す
る。これにより、単に実装ＣＰＵを換えるだけで、その
実装ＣＰＵに特有の性能をもつシステムが容易に構築で
きる。
複数種のＣＰＵを対象に、或るＣＰＵクロックのＣＰＵ
を実装する際、そのＣＰＵクロックの発生周波数をもつ
クロックジェネレータを併せて実装することで、異種Ｃ
ＰＵクロック対応の信号生成回路が、上記発生クロック
に従うタイミング制御でローカルバス上に信号を生成す
る。これにより、単に実装ＣＰＵを換えるだけで、その
実装ＣＰＵに特有の性能をもつシステムが容易に構築で
きる。
【００１０】
【実施例】以下図面を参照して本発明の一実施例を説明
する。図１は本発明の一実施例の構成を示すブロック図
である。
する。図１は本発明の一実施例の構成を示すブロック図
である。
【００１１】図１に於いて、１１はＣＰＵ実装コネクタ
をもつＣＰＵ実装部に実装された或る特定のＣＰＵクロ
ック（ここでは、３３ＭHZ又は２５ＭHZとする）により
動作するＣＰＵであり、ＣＰＵバス１０Ａ、及びメモリ
バス１０Ｂでなるローカルバスを介して、システムメモ
リ（ＳＹＳ−ＭＥＭ）１３、拡張メモリスロット（Ｍ−
ＳＬＴ）１４ａ，１４ｂ、及びシステムコントロール用
ゲートアレイ（ＧＡ）１５等にバス接続される。
をもつＣＰＵ実装部に実装された或る特定のＣＰＵクロ
ック（ここでは、３３ＭHZ又は２５ＭHZとする）により
動作するＣＰＵであり、ＣＰＵバス１０Ａ、及びメモリ
バス１０Ｂでなるローカルバスを介して、システムメモ
リ（ＳＹＳ−ＭＥＭ）１３、拡張メモリスロット（Ｍ−
ＳＬＴ）１４ａ，１４ｂ、及びシステムコントロール用
ゲートアレイ（ＧＡ）１５等にバス接続される。
【００１２】１２は実装ＣＰＵ１１のクロック周波数に
従うＣＰＵクロックを生成するクロックジェネレータ
（ＯＳＣ）であり、ここでは３３ＭHZ又は２５ＭHZのク
ロックを生成する。
従うＣＰＵクロックを生成するクロックジェネレータ
（ＯＳＣ）であり、ここでは３３ＭHZ又は２５ＭHZのク
ロックを生成する。
【００１３】このクロックジェネレータ（ＯＳＣ）１２
で生成したＣＰＵクロックは実装ＣＰＵ１１に供給され
るとともに、システムコントロール用ゲートアレイ（Ｇ
Ａ）１５に供給される。
で生成したＣＰＵクロックは実装ＣＰＵ１１に供給され
るとともに、システムコントロール用ゲートアレイ（Ｇ
Ａ）１５に供給される。
【００１４】１３はメモリバス１０Ｂ上に接続された、
ＲＡＭ構成のシステムメモリ（ＳＹＳ−ＭＥＭ）であ
る。１４ａ，１４ｂは同じくメモリバス１０Ｂ上に接続
された拡張メモリスロット（Ｍ−ＳＬＴ）であり、ここ
では２Ｍバイト／４Ｍバイト／８Ｍバイトの拡張メモリ
ボードの中から、任意のメモリボードが選択的に接続さ
れる。
ＲＡＭ構成のシステムメモリ（ＳＹＳ−ＭＥＭ）であ
る。１４ａ，１４ｂは同じくメモリバス１０Ｂ上に接続
された拡張メモリスロット（Ｍ−ＳＬＴ）であり、ここ
では２Ｍバイト／４Ｍバイト／８Ｍバイトの拡張メモリ
ボードの中から、任意のメモリボードが選択的に接続さ
れる。
【００１５】１５はＣＰＵバス１０Ａ、及びメモリバス
１０Ｂでなるローカルバスと、システムバス１０Ｃとの
間に介在されて、上記各バス間で受け渡される信号のタ
イミングを制御するシステムコントロール用のゲートア
レイ（ＧＡ）であり、内部には、実装ＣＰＵ１１のクロ
ックタイミングに同期して上記ローカルバス上に信号を
出力する異種ＣＰＵクロック対応の信号生成回路３０，
３０が設けられる。この信号生成回路３０，３０、及び
その制御に関係する構成については図２を用いて後述す
る。
１０Ｂでなるローカルバスと、システムバス１０Ｃとの
間に介在されて、上記各バス間で受け渡される信号のタ
イミングを制御するシステムコントロール用のゲートア
レイ（ＧＡ）であり、内部には、実装ＣＰＵ１１のクロ
ックタイミングに同期して上記ローカルバス上に信号を
出力する異種ＣＰＵクロック対応の信号生成回路３０，
３０が設けられる。この信号生成回路３０，３０、及び
その制御に関係する構成については図２を用いて後述す
る。
【００１６】１６乃至２２Ａ，２２Ｂはそれぞれシステ
ムバス１０Ｃ上に接続されるコンポーネントであり、１
６はＢＩＯＳ−ＲＯＭ、１７はＲＴＣメモリ、１８はハ
ードディスクインターフェイス（ＨＤＤ−Ｉ／Ｆ）であ
る。１９はＤＭＡコントローラ（Direct Memory Access
Controller ）、割込みコントローラ（ＰＩＣ；Progra
mmable Interrupt Controller ）、プログラマブルイン
ターバルタイマ（ＰＩＴ；Programmable Interval Time
r）、フロッピーディスクコントローラ（ＦＤＣ；Flopp
y Disk Controller）等、各種の周辺回路モジュールが
実現され内蔵されたＳＩ（Supper Integretion）構成の
周辺ＩＣ、２０はキーボードコントローラ（ＫＢＣ）、
２１は表示コントローラ（ＤＩＳＰ−ＣＯＮＴ）、２２
Ａ，２２Ｂは拡張用スロット（ＥＸ−ＳＬＴ）である。
上記したシステムバス１０Ｃ上の各コンポーネントはそ
れぞれ既存システムとのインターフェイス互換を考慮し
たクロック周波数（例えば８ＭHZ）を基準に設計される
もので、ここではこれら各コンポーネントの詳細な説明
を省略する。
ムバス１０Ｃ上に接続されるコンポーネントであり、１
６はＢＩＯＳ−ＲＯＭ、１７はＲＴＣメモリ、１８はハ
ードディスクインターフェイス（ＨＤＤ−Ｉ／Ｆ）であ
る。１９はＤＭＡコントローラ（Direct Memory Access
Controller ）、割込みコントローラ（ＰＩＣ；Progra
mmable Interrupt Controller ）、プログラマブルイン
ターバルタイマ（ＰＩＴ；Programmable Interval Time
r）、フロッピーディスクコントローラ（ＦＤＣ；Flopp
y Disk Controller）等、各種の周辺回路モジュールが
実現され内蔵されたＳＩ（Supper Integretion）構成の
周辺ＩＣ、２０はキーボードコントローラ（ＫＢＣ）、
２１は表示コントローラ（ＤＩＳＰ−ＣＯＮＴ）、２２
Ａ，２２Ｂは拡張用スロット（ＥＸ−ＳＬＴ）である。
上記したシステムバス１０Ｃ上の各コンポーネントはそ
れぞれ既存システムとのインターフェイス互換を考慮し
たクロック周波数（例えば８ＭHZ）を基準に設計される
もので、ここではこれら各コンポーネントの詳細な説明
を省略する。
【００１７】図２は上記システムコントロール用ゲート
アレイ（ＧＡ）１５に設けられた異種ＣＰＵクロック対
応の信号生成回路３０，３０の構成と、その周辺の回路
構成を示すブロック図である。
アレイ（ＧＡ）１５に設けられた異種ＣＰＵクロック対
応の信号生成回路３０，３０の構成と、その周辺の回路
構成を示すブロック図である。
【００１８】Ｔa ，Ｔb はそれぞれシステムコントロー
ル用ゲートアレイ（ＧＡ）１５に設けられた特定の外部
接続端子（外部接続ピン）であり、Ｔa はクロックジェ
ネレータ（ＯＳＣ）１２より発生された、３３ＭHZ、又
は２５ＭHZのクロック信号を入力する端子（ピン）であ
る。Ｔb は実装ＣＰＵ１１のＣＰＵクロック周波数（３
３ＭHZ、又は２５ＭHZ）をシステムコントロール用ゲー
トアレイ（ＧＡ）１５の異種ＣＰＵクロック対応信号生
成回路３０，３０に設定する端子（ピン）であり、ここ
では、図示しないシステムボード上に設けた設定端子
（ピン）ｐ1 ，ｐ2 間を接続ワイヤＬで接続しないと
き、端子（ピン）Ｔb がＶcc（“１”）レベルとなっ
て、３３ＭHZのＣＰＵクロック周波数が設定され、上記
システムボード上に設けた設定端子（ピン）ｐ1 ，ｐ2
間を接続ワイヤＬで接続することにより、端子（ピン）
Ｔb が接地（“０”）レベルとなって、２５ＭHZのＣＰ
Ｕクロック周波数が設定される。
ル用ゲートアレイ（ＧＡ）１５に設けられた特定の外部
接続端子（外部接続ピン）であり、Ｔa はクロックジェ
ネレータ（ＯＳＣ）１２より発生された、３３ＭHZ、又
は２５ＭHZのクロック信号を入力する端子（ピン）であ
る。Ｔb は実装ＣＰＵ１１のＣＰＵクロック周波数（３
３ＭHZ、又は２５ＭHZ）をシステムコントロール用ゲー
トアレイ（ＧＡ）１５の異種ＣＰＵクロック対応信号生
成回路３０，３０に設定する端子（ピン）であり、ここ
では、図示しないシステムボード上に設けた設定端子
（ピン）ｐ1 ，ｐ2 間を接続ワイヤＬで接続しないと
き、端子（ピン）Ｔb がＶcc（“１”）レベルとなっ
て、３３ＭHZのＣＰＵクロック周波数が設定され、上記
システムボード上に設けた設定端子（ピン）ｐ1 ，ｐ2
間を接続ワイヤＬで接続することにより、端子（ピン）
Ｔb が接地（“０”）レベルとなって、２５ＭHZのＣＰ
Ｕクロック周波数が設定される。
【００１９】３０a は異種ＣＰＵクロック対応信号生成
回路３０内の３３ＭHZ用の信号生成部、３０b は同じく
異種ＣＰＵクロック対応信号生成回路３０内の２５ＭHZ
用の信号生成部である。
回路３０内の３３ＭHZ用の信号生成部、３０b は同じく
異種ＣＰＵクロック対応信号生成回路３０内の２５ＭHZ
用の信号生成部である。
【００２０】３３ＭHZ用の信号生成部３０a は、上記Ｃ
ＰＵクロック周波数設定端子（ピン）Ｔb がＶcc
（“１”）レベルとなっているとき（設定ピンｐ1 ，ｐ
2 間がオープンのとき）イネーブルとなって信号生成が
許可され、上記端子（ピン）Ｔb が接地（“０”）レベ
ルとなっているとき（設定ピンｐ1 ，ｐ2 間が接続ワイ
ヤＬで接続されているとき）デイセーブルとなって信号
生成が禁止される。
ＰＵクロック周波数設定端子（ピン）Ｔb がＶcc
（“１”）レベルとなっているとき（設定ピンｐ1 ，ｐ
2 間がオープンのとき）イネーブルとなって信号生成が
許可され、上記端子（ピン）Ｔb が接地（“０”）レベ
ルとなっているとき（設定ピンｐ1 ，ｐ2 間が接続ワイ
ヤＬで接続されているとき）デイセーブルとなって信号
生成が禁止される。
【００２１】又、２５ＭHZ用の信号生成部３０b は、上
記ＣＰＵクロック周波数設定端子（ピン）Ｔb が接地
（“０”）レベルとなっているとき（設定ピンｐ1 ，ｐ
2 間が接続ワイヤＬで接続されているとき）イネーブル
となって信号生成が許可され、上記端子（ピン）Ｔb が
Ｖcc（“１”）レベルとなっているとき（設定ピンｐ1,
p2 間がオープンのとき）デイセーブルとなって信号生
成が禁止される。
記ＣＰＵクロック周波数設定端子（ピン）Ｔb が接地
（“０”）レベルとなっているとき（設定ピンｐ1 ，ｐ
2 間が接続ワイヤＬで接続されているとき）イネーブル
となって信号生成が許可され、上記端子（ピン）Ｔb が
Ｖcc（“１”）レベルとなっているとき（設定ピンｐ1,
p2 間がオープンのとき）デイセーブルとなって信号生
成が禁止される。
【００２２】３１は上記クロック信号入力端子（ピン）
Ｔa に入力されたクロック（３３ＭHZ、又は２５ＭHZ）
をもとに、信号生成用の各種タイミング信号（Ａ，Ｂ，
Ｃ，…Ｆ）を作るシフトレジスタを用いて構成されたタ
イミングジェネレータ（ＴＩＭーＧＮ）である。
Ｔa に入力されたクロック（３３ＭHZ、又は２５ＭHZ）
をもとに、信号生成用の各種タイミング信号（Ａ，Ｂ，
Ｃ，…Ｆ）を作るシフトレジスタを用いて構成されたタ
イミングジェネレータ（ＴＩＭーＧＮ）である。
【００２３】３２は上記タイミングジェネレータ（ＴＩ
Ｍ−ＧＮ）３１で生成された各種タイミング信号（Ａ，
Ｂ，Ｃ，…Ｆ）をもとに、それぞれ生成すべき信号の先
行信号を作るためのパルス幅信号を生成するデコーダ
（Ｄ）であり、それぞれ生成すべき信号に固有のデコー
ド機能をもつ。
Ｍ−ＧＮ）３１で生成された各種タイミング信号（Ａ，
Ｂ，Ｃ，…Ｆ）をもとに、それぞれ生成すべき信号の先
行信号を作るためのパルス幅信号を生成するデコーダ
（Ｄ）であり、それぞれ生成すべき信号に固有のデコー
ド機能をもつ。
【００２４】３３は生成すべき信号の先行信号を作るフ
リップフロップ（Ｆ／Ｆ）であり、対応するデコーダ
（Ｄ）３２の出力をデータ入力端に受け、上記クロック
信号入力端子（ピン）Ｔa に供給されたクロック信号を
クロック入力端に受けて、予め定められた特定信号を生
成のための素となる先行信号を出力する。ここでは、生
成する信号として、メモリバス１０Ｂ上に出力されるＲ
ＡＳ・ＣＡＳ信号を例にとり、その先行信号として、Ｒ
ＡＳストローブ信号（ＲＡＳ−ＳＴＢ）、及びＣＡＳス
トローブ信号（ＣＡＳ−ＳＴＢ）を例示している。
リップフロップ（Ｆ／Ｆ）であり、対応するデコーダ
（Ｄ）３２の出力をデータ入力端に受け、上記クロック
信号入力端子（ピン）Ｔa に供給されたクロック信号を
クロック入力端に受けて、予め定められた特定信号を生
成のための素となる先行信号を出力する。ここでは、生
成する信号として、メモリバス１０Ｂ上に出力されるＲ
ＡＳ・ＣＡＳ信号を例にとり、その先行信号として、Ｒ
ＡＳストローブ信号（ＲＡＳ−ＳＴＢ）、及びＣＡＳス
トローブ信号（ＣＡＳ−ＳＴＢ）を例示している。
【００２５】３４は上記先行信号を出力制御するゲート
（アンドゲート）であり、対応するフリップフロップ３
３より出力される上記先行信号（ストローブ信号）と、
システムコントロール用ゲートアレイ（ＧＡ）１５内の
メモリ制御回路で生成される出力すべき信号を発生する
ための基本信号（イネーブル信号）と、ＣＰＵクロック
周波数設定端子（ピン）Ｔb の信号に従う選択制御信号
とを受けて、出力すべき信号の先行信号を出力制御す
る。ここでは上記基本信号として、ＲＡＳイネーブル信
号（ＲＡＳ−ＥＮ）と、ＣＡＳイネーブル信号（ＣＡＳ
−ＥＮ）を例示している。又、上記選択制御信号とし
て、３３ＭHZ用の信号生成部３０a は、ＣＰＵクロック
周波数設定端子（ピン）Ｔb の信号をそのまま受け、２
５ＭHZ用の信号生成部３０b は、上記端子（ピン）Ｔb
の反転信号を受けている。
（アンドゲート）であり、対応するフリップフロップ３
３より出力される上記先行信号（ストローブ信号）と、
システムコントロール用ゲートアレイ（ＧＡ）１５内の
メモリ制御回路で生成される出力すべき信号を発生する
ための基本信号（イネーブル信号）と、ＣＰＵクロック
周波数設定端子（ピン）Ｔb の信号に従う選択制御信号
とを受けて、出力すべき信号の先行信号を出力制御す
る。ここでは上記基本信号として、ＲＡＳイネーブル信
号（ＲＡＳ−ＥＮ）と、ＣＡＳイネーブル信号（ＣＡＳ
−ＥＮ）を例示している。又、上記選択制御信号とし
て、３３ＭHZ用の信号生成部３０a は、ＣＰＵクロック
周波数設定端子（ピン）Ｔb の信号をそのまま受け、２
５ＭHZ用の信号生成部３０b は、上記端子（ピン）Ｔb
の反転信号を受けている。
【００２６】３５は上記先行回路（３２〜３４）で生成
された先行信号をもとに、出力すべき信号をＣＰＵクロ
ックに同期をとって正規のタイミングでバス上に出力す
るためのフリップフロップであり、対応するゲート３４
の出力信号をデータ入力端に受け、上記クロック信号入
力端子（ピン）Ｔa に供給されたクロック信号をクロッ
ク入力端に受けて、ＣＰＵクロックと同期をとった信号
をローカルバス上に出力する。例えば図２に示すＲＡＳ
・ＣＡＳ（負論理）信号をメモリバス１０ＢのＲＡＳ・
ＣＡＳラインに出力する。
された先行信号をもとに、出力すべき信号をＣＰＵクロ
ックに同期をとって正規のタイミングでバス上に出力す
るためのフリップフロップであり、対応するゲート３４
の出力信号をデータ入力端に受け、上記クロック信号入
力端子（ピン）Ｔa に供給されたクロック信号をクロッ
ク入力端に受けて、ＣＰＵクロックと同期をとった信号
をローカルバス上に出力する。例えば図２に示すＲＡＳ
・ＣＡＳ（負論理）信号をメモリバス１０ＢのＲＡＳ・
ＣＡＳラインに出力する。
【００２７】３６は３３ＭHZ用の信号生成部３０a で生
成された信号、及び２５ＭHZ用の信号生成部３０b で生
成された対応する信号とを同一信号線上に送出するため
のゲート（オアゲート）である。ここで上記図１及び図
２を参照して上記実施例の動作を説明する。
成された信号、及び２５ＭHZ用の信号生成部３０b で生
成された対応する信号とを同一信号線上に送出するため
のゲート（オアゲート）である。ここで上記図１及び図
２を参照して上記実施例の動作を説明する。
【００２８】システムボード上のＣＰＵ実装部には、２
５ＭHZＣＰＵクロック、又は３３ＭHZＣＰＵクロックの
ＣＰＵ１１が選択的に実装される。この際、実装ＣＰＵ
１１のクロックを生成するクロックジェネレータ（ＯＳ
Ｃ）１２もシステムボード上のＯＳＣ実装部に実装され
る。
５ＭHZＣＰＵクロック、又は３３ＭHZＣＰＵクロックの
ＣＰＵ１１が選択的に実装される。この際、実装ＣＰＵ
１１のクロックを生成するクロックジェネレータ（ＯＳ
Ｃ）１２もシステムボード上のＯＳＣ実装部に実装され
る。
【００２９】このＣＰＵ１１、及びクロックジェネレー
タ（ＯＳＣ）１２の実装に伴って、システムコントロー
ル用ゲートアレイ（ＧＡ）１５のＣＰＵクロック周波数
設定端子（ピン）Ｔb を実装ＣＰＵ１１のＣＰＵクロッ
ク周波数に設定する。
タ（ＯＳＣ）１２の実装に伴って、システムコントロー
ル用ゲートアレイ（ＧＡ）１５のＣＰＵクロック周波数
設定端子（ピン）Ｔb を実装ＣＰＵ１１のＣＰＵクロッ
ク周波数に設定する。
【００３０】これにより、以後は、システムコントロー
ル用ゲートアレイ（ＧＡ）１５に設けられた異種ＣＰＵ
クロック対応の信号生成回路３０，３０の制御で、実装
ＣＰＵ１１のクロックタイミングに従うバス信号制御が
行なわれ、実装ＣＰＵ１１の正規のクロックタイミング
でプログラム処理が実行される。
ル用ゲートアレイ（ＧＡ）１５に設けられた異種ＣＰＵ
クロック対応の信号生成回路３０，３０の制御で、実装
ＣＰＵ１１のクロックタイミングに従うバス信号制御が
行なわれ、実装ＣＰＵ１１の正規のクロックタイミング
でプログラム処理が実行される。
【００３１】具体例を挙げて説明すると、３３ＭHZ（＝
ＣＰＵクロック）のＣＰＵ１１がシステムボード上のＣ
ＰＵ実装部に実装され、３３ＭHZのクロックを生成する
クロックジェネレータ（ＯＳＣ）１２がシステムボード
上のＯＳＣ実装部に実装された際は、設定ピンｐ1 ，ｐ
2 間をオープン状態として、システムコントロール用ゲ
ートアレイ（ＧＡ）１５のＣＰＵクロック周波数設定端
子（ピン）Ｔb をプアップ抵抗によりＶcc（“１”）レ
ベルに設定する。
ＣＰＵクロック）のＣＰＵ１１がシステムボード上のＣ
ＰＵ実装部に実装され、３３ＭHZのクロックを生成する
クロックジェネレータ（ＯＳＣ）１２がシステムボード
上のＯＳＣ実装部に実装された際は、設定ピンｐ1 ，ｐ
2 間をオープン状態として、システムコントロール用ゲ
ートアレイ（ＧＡ）１５のＣＰＵクロック周波数設定端
子（ピン）Ｔb をプアップ抵抗によりＶcc（“１”）レ
ベルに設定する。
【００３２】このＣＰＵクロック周波数設定端子（ピ
ン）Ｔb の設定により、３３ＭHZ用の信号生成部３０a
はイネーブルとなって信号生成が許可され、２５ＭHZ用
の信号生成部３０b はディセーブルとなって信号生成が
禁止される。
ン）Ｔb の設定により、３３ＭHZ用の信号生成部３０a
はイネーブルとなって信号生成が許可され、２５ＭHZ用
の信号生成部３０b はディセーブルとなって信号生成が
禁止される。
【００３３】これによって、３３ＭHZ用の信号生成部３
０a で生成された信号が正規のタイミングでローカルバ
ス上に出力される。この信号生成部３０a で生成され、
ローカルバス上に出力される信号には、ＣＰＵバス１０
Ａ上に出力される信号として、例えば、レディ信号（Re
ady ）、バーストレディ信号（B-Ready ）等があり、メ
モリバス１０Ｂ上に出力される信号として、例えば、Ｒ
ＡＳ，ＣＡＳ，Ｗ／Ｅ，ＭＡ等の信号がある。これらの
各信号がそれぞれ固有の信号生成部３０a ，３０b によ
り実装ＣＰＵ１１のクロック周波数に従い正規化されて
各バス上に出力される。ここで各信号生成部３０a ，３
０b を含む異種ＣＰＵクロック対応信号生成回路３０の
動作を説明する。
０a で生成された信号が正規のタイミングでローカルバ
ス上に出力される。この信号生成部３０a で生成され、
ローカルバス上に出力される信号には、ＣＰＵバス１０
Ａ上に出力される信号として、例えば、レディ信号（Re
ady ）、バーストレディ信号（B-Ready ）等があり、メ
モリバス１０Ｂ上に出力される信号として、例えば、Ｒ
ＡＳ，ＣＡＳ，Ｗ／Ｅ，ＭＡ等の信号がある。これらの
各信号がそれぞれ固有の信号生成部３０a ，３０b によ
り実装ＣＰＵ１１のクロック周波数に従い正規化されて
各バス上に出力される。ここで各信号生成部３０a ，３
０b を含む異種ＣＰＵクロック対応信号生成回路３０の
動作を説明する。
【００３４】異種ＣＰＵクロック対応信号生成回路３０
内の３３ＭHZ用の信号生成部３０aは、上記ＣＰＵクロ
ック周波数設定端子（ピン）Ｔb がＶcc（“１”）レベ
ルとなっているとき（設定ピンｐ1 ，ｐ2 間がオープン
のとき）、信号生成部３０a内のゲート３４が開制御さ
れて、信号生成部３０a がイネーブル状態となり、信号
生成が許可される。又、上記端子（ピン）Ｔb が接地
（“０”）レベルとなっているとき（設定ピンｐ1 ，ｐ
2 間が接続ワイヤＬで接続されているとき）、信号生成
部３０a 内のゲート３４が閉制御されて、信号生成部３
０a がデイセーブル状態となり、信号生成が禁止され
る。
内の３３ＭHZ用の信号生成部３０aは、上記ＣＰＵクロ
ック周波数設定端子（ピン）Ｔb がＶcc（“１”）レベ
ルとなっているとき（設定ピンｐ1 ，ｐ2 間がオープン
のとき）、信号生成部３０a内のゲート３４が開制御さ
れて、信号生成部３０a がイネーブル状態となり、信号
生成が許可される。又、上記端子（ピン）Ｔb が接地
（“０”）レベルとなっているとき（設定ピンｐ1 ，ｐ
2 間が接続ワイヤＬで接続されているとき）、信号生成
部３０a 内のゲート３４が閉制御されて、信号生成部３
０a がデイセーブル状態となり、信号生成が禁止され
る。
【００３５】又、２５ＭHZ用の信号生成部３０b は、上
記ＣＰＵクロック周波数設定端子（ピン）Ｔb が接地
（“０”）レベルとなっているとき（設定ピンｐ1 ，ｐ
2 間が接続ワイヤＬで接続されているとき）、信号生成
部３０b 内のゲート３４が開制御されて、信号生成部３
０b がイネーブル状態となり、信号生成が許可される。
又、上記端子（ピン）Ｔb がＶcc（“１”）レベルとな
っているとき（設定ピンｐ1 ，ｐ2 間がオープンのと
き）、信号生成部３０b 内のゲート３４が閉制御され
て、信号生成部３０b がデイセーブル状態となり、信号
生成が禁止される。
記ＣＰＵクロック周波数設定端子（ピン）Ｔb が接地
（“０”）レベルとなっているとき（設定ピンｐ1 ，ｐ
2 間が接続ワイヤＬで接続されているとき）、信号生成
部３０b 内のゲート３４が開制御されて、信号生成部３
０b がイネーブル状態となり、信号生成が許可される。
又、上記端子（ピン）Ｔb がＶcc（“１”）レベルとな
っているとき（設定ピンｐ1 ，ｐ2 間がオープンのと
き）、信号生成部３０b 内のゲート３４が閉制御され
て、信号生成部３０b がデイセーブル状態となり、信号
生成が禁止される。
【００３６】異種ＣＰＵクロック対応信号生成回路３０
内のタイミングジェネレータ（ＴＩＭ−ＧＮ）３１は、
上記クロック信号入力端子（ピン）Ｔa に入力されたク
ロック（３３ＭHZ、又は２５ＭHZ）をもとに、信号生成
用の各種タイミング信号（Ａ，Ｂ，Ｃ，…Ｆ）を作り、
この各種タイミング信号（Ａ，Ｂ，Ｃ，…Ｆ）を各信号
生成部３０a ，３０b のデコーダ（Ｄ）３２に供給す
る。
内のタイミングジェネレータ（ＴＩＭ−ＧＮ）３１は、
上記クロック信号入力端子（ピン）Ｔa に入力されたク
ロック（３３ＭHZ、又は２５ＭHZ）をもとに、信号生成
用の各種タイミング信号（Ａ，Ｂ，Ｃ，…Ｆ）を作り、
この各種タイミング信号（Ａ，Ｂ，Ｃ，…Ｆ）を各信号
生成部３０a ，３０b のデコーダ（Ｄ）３２に供給す
る。
【００３７】各信号生成部３０a ，３０b のデコーダ
（Ｄ）３２は上記タイミングジェネレータ（ＴＩＭ−Ｇ
Ｎ）３１で生成された各種タイミング信号（Ａ，Ｂ，
Ｃ，…Ｆ）をもとに、それぞれ生成すべき信号の先行信
号を作るためのパルス幅信号を生成し、対応するフリッ
プフロップ（Ｆ／Ｆ）３３に出力する。
（Ｄ）３２は上記タイミングジェネレータ（ＴＩＭ−Ｇ
Ｎ）３１で生成された各種タイミング信号（Ａ，Ｂ，
Ｃ，…Ｆ）をもとに、それぞれ生成すべき信号の先行信
号を作るためのパルス幅信号を生成し、対応するフリッ
プフロップ（Ｆ／Ｆ）３３に出力する。
【００３８】フリップフロップ（Ｆ／Ｆ）３３は上記対
応するデコーダ（Ｄ）３２の出力をデータ入力端に受
け、上記クロック信号入力端子（ピン）Ｔa に供給され
たクロック信号をクロック入力端に受けて、予め定めら
れた特定信号を生成のための素となる先行信号を出力す
る。図２の例では、ＲＡＳストローブ信号（ＲＡＳ−Ｓ
ＴＢ）、及びＣＡＳストローブ信号（ＣＡＳ−ＳＴＢ）
をそれぞれ先行信号として対応するゲート３４に出力す
る。
応するデコーダ（Ｄ）３２の出力をデータ入力端に受
け、上記クロック信号入力端子（ピン）Ｔa に供給され
たクロック信号をクロック入力端に受けて、予め定めら
れた特定信号を生成のための素となる先行信号を出力す
る。図２の例では、ＲＡＳストローブ信号（ＲＡＳ−Ｓ
ＴＢ）、及びＣＡＳストローブ信号（ＣＡＳ−ＳＴＢ）
をそれぞれ先行信号として対応するゲート３４に出力す
る。
【００３９】ゲート３４は上記対応するフリップフロッ
プ３３より出力される先行信号と、システムコントロー
ル用ゲートアレイ（ＧＡ）１５内のメモリ制御回路で生
成される出力すべき信号を発生するための基本信号と、
ＣＰＵクロック周波数設定端子（ピン）Ｔb の信号に従
う選択制御信号とを受けて、出力すべき信号の先行信号
を出力制御する。ここでは上記基本信号として、ＲＡＳ
イネーブル信号（ＲＡＳ−ＥＮ）と、ＣＡＳイネーブル
信号（ＣＡＳ−ＥＮ）を受け、選択制御信号として、３
３ＭHZ用の信号生成部３０a は、ＣＰＵクロック周波数
設定端子（ピン）Ｔb の信号をそのまま受け、２５ＭHZ
用の信号生成部３０b は、上記端子（ピン）Ｔb の反転
信号を受ける。この際、例えば３３ＭHZ用信号生成部３
０a のゲート３４は、上記ＣＰＵクロック周波数設定端
子（ピン）Ｔb がＶcc（“１”）レベルとなっていると
き（設定ピンｐ1 ，ｐ2 間がオープンのとき）、例えば
制御回路で生成されるＲＡＳイネーブル信号（ＲＡＳ−
ＥＮ）をフリップフロップ３３より出力されるＲＡＳス
トローブ信号（ＲＡＳ−ＳＴＢ）に従って後段のフリッ
プフロップ３５に出力する。
プ３３より出力される先行信号と、システムコントロー
ル用ゲートアレイ（ＧＡ）１５内のメモリ制御回路で生
成される出力すべき信号を発生するための基本信号と、
ＣＰＵクロック周波数設定端子（ピン）Ｔb の信号に従
う選択制御信号とを受けて、出力すべき信号の先行信号
を出力制御する。ここでは上記基本信号として、ＲＡＳ
イネーブル信号（ＲＡＳ−ＥＮ）と、ＣＡＳイネーブル
信号（ＣＡＳ−ＥＮ）を受け、選択制御信号として、３
３ＭHZ用の信号生成部３０a は、ＣＰＵクロック周波数
設定端子（ピン）Ｔb の信号をそのまま受け、２５ＭHZ
用の信号生成部３０b は、上記端子（ピン）Ｔb の反転
信号を受ける。この際、例えば３３ＭHZ用信号生成部３
０a のゲート３４は、上記ＣＰＵクロック周波数設定端
子（ピン）Ｔb がＶcc（“１”）レベルとなっていると
き（設定ピンｐ1 ，ｐ2 間がオープンのとき）、例えば
制御回路で生成されるＲＡＳイネーブル信号（ＲＡＳ−
ＥＮ）をフリップフロップ３３より出力されるＲＡＳス
トローブ信号（ＲＡＳ−ＳＴＢ）に従って後段のフリッ
プフロップ３５に出力する。
【００４０】フリップフロップ３５は上記先行回路（３
２〜３４）で生成された先行信号をもとに、出力すべき
信号をＣＰＵクロックに同期をとって正規のタイミング
でバス上に出力する。即ち、対応するゲート３４の出力
信号をデータ入力端に受け、上記クロック信号入力端子
（ピン）Ｔa に供給されたクロック信号をクロック入力
端に受けて、ＣＰＵクロックと同期をとった信号をゲー
ト（オアゲート）３６を介してローカルバス上に出力す
る。例えば３３ＭHZのＣＰＵクロックに同期をとった正
規のタイミングでＲＡＳ・ＣＡＳ（負論理）信号をメモ
リバス１０ＢのＲＡＳ・ＣＡＳラインに出力する。
２〜３４）で生成された先行信号をもとに、出力すべき
信号をＣＰＵクロックに同期をとって正規のタイミング
でバス上に出力する。即ち、対応するゲート３４の出力
信号をデータ入力端に受け、上記クロック信号入力端子
（ピン）Ｔa に供給されたクロック信号をクロック入力
端に受けて、ＣＰＵクロックと同期をとった信号をゲー
ト（オアゲート）３６を介してローカルバス上に出力す
る。例えば３３ＭHZのＣＰＵクロックに同期をとった正
規のタイミングでＲＡＳ・ＣＡＳ（負論理）信号をメモ
リバス１０ＢのＲＡＳ・ＣＡＳラインに出力する。
【００４１】上記した本発明の実施例に示す如く、実装
ＣＰＵ１１が接続されるローカルバス（１０Ａ，１０
Ｂ）と入出力機器類が接続されるシステムバスシステム
バス１０Ｃとの間に、上記各ＣＰＵを対象に、実装ＣＰ
Ｕのクロックタイミングに同期して上記ローカルバス上
に信号を出力する異種ＣＰＵクロック対応の信号生成回
路３０を設けたことにより、単に実装ＣＰＵを換えるだ
けで、その実装ＣＰＵに特有の性能をもつシステムが容
易に構築できる。
ＣＰＵ１１が接続されるローカルバス（１０Ａ，１０
Ｂ）と入出力機器類が接続されるシステムバスシステム
バス１０Ｃとの間に、上記各ＣＰＵを対象に、実装ＣＰ
Ｕのクロックタイミングに同期して上記ローカルバス上
に信号を出力する異種ＣＰＵクロック対応の信号生成回
路３０を設けたことにより、単に実装ＣＰＵを換えるだ
けで、その実装ＣＰＵに特有の性能をもつシステムが容
易に構築できる。
【００４２】
【発明の効果】以上詳記したように本発明によれば、実
装ＣＰＵが接続されるローカルバスと入出力機器類が接
続されるシステムバスとの間に、上記複数種のＣＰＵを
対象に、実装ＣＰＵのクロックタイミングに同期して上
記ローカルバス上に信号を出力する異種ＣＰＵクロック
対応の信号生成回路を設けた構成としたことにより、単
に実装ＣＰＵを換えるだけで、その実装ＣＰＵに特有の
性能をもつシステムが容易に構築できる。
装ＣＰＵが接続されるローカルバスと入出力機器類が接
続されるシステムバスとの間に、上記複数種のＣＰＵを
対象に、実装ＣＰＵのクロックタイミングに同期して上
記ローカルバス上に信号を出力する異種ＣＰＵクロック
対応の信号生成回路を設けた構成としたことにより、単
に実装ＣＰＵを換えるだけで、その実装ＣＰＵに特有の
性能をもつシステムが容易に構築できる。
【図１】本発明の一実施例の構成を示すブロック図。
【図２】同実施例に於けるシステムコントロール用ゲー
トアレイに設けられた異種ＣＰＵクロック対応信号生成
回路の構成と、その周辺の回路構成を示すブロック図。
トアレイに設けられた異種ＣＰＵクロック対応信号生成
回路の構成と、その周辺の回路構成を示すブロック図。
１０…ＡＣＰＵバス（ローカルバス）、１０Ｂ…メモリ
バス（ローカルバス）、１０Ｃ…システムバス、１１…
実装ＣＰＵ、１２…クロックジェネレータ（ＯＳＣ）、
１３…システムメモリ（ＳＹＳ−ＭＥＭ）、１４ａ，１
４ｂ…拡張メモリスロット（Ｍ−ＳＬＴ）、１５…シス
テムコントロール用ゲートアレイ（ＧＡ）、１６…ＢＩ
ＯＳ−ＲＯＭ、１７…ＲＴＣメモリ、１８…ハードディ
スクインターフェイス（ＨＤＤ−Ｉ／Ｆ）、１９…ＳＩ
（Supper Integretion）構成の周辺ＩＣ、２０…キーボ
ードコントローラ（ＫＢＣ）、２１…表示コントローラ
（ＤＩＳＰ−ＣＯＮＴ）、２２Ａ，２２Ｂ…拡張用スロ
ット（ＥＸ−ＳＬＴ）、３０…、異種ＣＰＵクロック対
応信号生成回路、３０a …３３ＭHZ用信号生成部、３０
b …２５ＭHZ用の信号生成部、３１…タイミングジェネ
レータ（ＴＩＭ−ＧＮ）、３２…デコーダ（Ｄ）、３
３，３５…フリップフロップ（Ｆ／Ｆ）、３４…ゲート
（アンドゲート）、３６…ゲート（オアゲート）、Ｔa
，Ｔb …外部接続端子（外部接続ピン）、ｐ1 ，ｐ2
…設定端子（ピン）、Ｌ…接続ワイヤ。
バス（ローカルバス）、１０Ｃ…システムバス、１１…
実装ＣＰＵ、１２…クロックジェネレータ（ＯＳＣ）、
１３…システムメモリ（ＳＹＳ−ＭＥＭ）、１４ａ，１
４ｂ…拡張メモリスロット（Ｍ−ＳＬＴ）、１５…シス
テムコントロール用ゲートアレイ（ＧＡ）、１６…ＢＩ
ＯＳ−ＲＯＭ、１７…ＲＴＣメモリ、１８…ハードディ
スクインターフェイス（ＨＤＤ−Ｉ／Ｆ）、１９…ＳＩ
（Supper Integretion）構成の周辺ＩＣ、２０…キーボ
ードコントローラ（ＫＢＣ）、２１…表示コントローラ
（ＤＩＳＰ−ＣＯＮＴ）、２２Ａ，２２Ｂ…拡張用スロ
ット（ＥＸ−ＳＬＴ）、３０…、異種ＣＰＵクロック対
応信号生成回路、３０a …３３ＭHZ用信号生成部、３０
b …２５ＭHZ用の信号生成部、３１…タイミングジェネ
レータ（ＴＩＭ−ＧＮ）、３２…デコーダ（Ｄ）、３
３，３５…フリップフロップ（Ｆ／Ｆ）、３４…ゲート
（アンドゲート）、３６…ゲート（オアゲート）、Ｔa
，Ｔb …外部接続端子（外部接続ピン）、ｐ1 ，ｐ2
…設定端子（ピン）、Ｌ…接続ワイヤ。
Claims (4)
- 【請求項１】 ＣＰＵクロックを異にする複数種のＣＰ
Ｕを対象に、任意のＣＰＵが実装可能なポータブルコン
ピュータであって、実装ＣＰＵが接続されるローカルバ
スと入出力機器類が接続されるシステムバスとの間に、
上記複数種のＣＰＵを対象に、実装ＣＰＵのクロックタ
イミングに同期して上記ローカルバス上に信号を出力す
る異種ＣＰＵクロック対応の信号生成回路を設けたこと
を特徴とするポータブルコンピュータ。 - 【請求項２】 ＣＰＵクロックを異にする複数種のＣＰ
Ｕを対象に、任意のＣＰＵが実装可能なポータブルコン
ピュータであって、 実装ＣＰＵに固有のＣＰＵクロックを生成する回路と、 同回路で生成されたＣＰＵクロックを受け、同クロック
に従うタイミング信号をもとに上記実装ＣＰＵへ送出す
る信号を先行して生成し、同先行して生成した信号を上
記入力されたＣＰＵクロックに同期して上記実装ＣＰＵ
へ出力する、異種ＣＰＵクロック対応の信号生成回路を
もつシステムコントロール用のゲートアレイとを具備
し、 上記実装ＣＰＵが上記ゲートアレイの異種ＣＰＵクロッ
ク対応信号生成回路を介してシステムバス上の入出力機
器類との間で情報を授受することを特徴とするポータブ
ルコンピュータ。 - 【請求項３】 ＣＰＵクロックを異にする複数種のＣＰ
Ｕを対象に、任意のＣＰＵが実装可能なポータブルコン
ピュータであって、 実装ＣＰＵに固有のＣＰＵクロックを生成する回路と、 同回路で生成されたＣＰＵクロックを受け、同クロック
に従うタイミング信号をもとに内部メモリへ送出する信
号を先行して生成し、同先行して生成した信号を上記入
力されたＣＰＵクロックに同期して上記内部メモリへ出
力する、異種ＣＰＵクロック対応の信号生成回路をもつ
システムコントロール用のゲートアレイとを具備し、 上記内部メモリが上記ゲートアレイの異種ＣＰＵクロッ
ク対応信号生成回路を介して上記実装ＣＰＵ又はシステ
ムバス上の入出力機器によりアクセス制御されることを
特徴とするポータブルコンピュータ。 - 【請求項４】 ゲートアレイは、実装ＣＰＵのクロック
周波数を指定する端子を有し、内部の異種ＣＰＵクロッ
ク対応信号生成回路が上記端子の信号に従うＣＰＵクロ
ックタイミングで信号を生成する請求項２又は３に記載
のポータブルコンピュータ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3252581A JPH0588773A (ja) | 1991-09-30 | 1991-09-30 | ポータブルコンピユータ |
| EP19920116387 EP0535539B1 (en) | 1991-09-30 | 1992-09-24 | CPU-exchangeable computer system |
| DE1992623209 DE69223209T2 (de) | 1991-09-30 | 1992-09-24 | Rechnersystem mit austauschbarer CPU |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3252581A JPH0588773A (ja) | 1991-09-30 | 1991-09-30 | ポータブルコンピユータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0588773A true JPH0588773A (ja) | 1993-04-09 |
Family
ID=17239365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3252581A Pending JPH0588773A (ja) | 1991-09-30 | 1991-09-30 | ポータブルコンピユータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0588773A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102010031331A1 (de) | 2009-07-21 | 2011-02-17 | Suzuki Motor Corp., Hamamatsu-Shi | Mehrfach-Schweisspistolensystem |
-
1991
- 1991-09-30 JP JP3252581A patent/JPH0588773A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102010031331A1 (de) | 2009-07-21 | 2011-02-17 | Suzuki Motor Corp., Hamamatsu-Shi | Mehrfach-Schweisspistolensystem |
| US8237078B2 (en) | 2009-07-21 | 2012-08-07 | Suzuki Motor Corporation | Multiple welding gun system |
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