DE69223209T2

DE69223209T2 - Rechnersystem mit austauschbarer CPU

Info

Publication number: DE69223209T2
Application number: DE1992623209
Authority: DE
Inventors: Takahiro Nasu; Kazunori Yamaki
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1991-09-30
Filing date: 1992-09-24
Publication date: 1998-06-18
Anticipated expiration: 2012-09-25
Also published as: DE69223209D1; EP0535539A1; EP0535539B1

Description

Diese Frfindung bezieht sich auf ein Computersystem mit austauschbarer CPU, das durch Austauschen verschiedener Typen von CPUS mit verschiedenen Funktionen ohne Andern des gesamten Systems eine zusätzliche Funktion erlangen kann.
Die Funktion der CPU (zentrale Verarbeitungseinheit) in einem Computersystem, wie z.B. einem tragbaren Computer, ist üblicherweise durch die Spezifikation des montierten Mikroprozessors (MPU) bestimmt. Um eine von der Funktion der montierten CPU verschiedene zusätzliche Funktion zu erlangen, ist es notwendig, eine zusätzliche Schaltung mit einer wahlfreien Spezifikation zu montieren.
Genauer gesagt, kann, wenn als die CPU des Systems z.B. ein Mikroprozessor (Typ: i80486SX) von INTEL Co. (U.S.A.) verwendet wird und es erforderlich ist, die Funktion einer FPU (Gleitpunkteinheit) hinzuzufügen, beispielsweise eine Schaltung vom Typ i80487SX einer FPU von INTEL Co, zusätzlich montiert werden. Die FPU ist eine Schaltung zum Ausführen der Funktion zum Unterstützen der Steuerung numerischer Operationen der CPU.
Wenn jedoch die jeweiligen Schaltungen der obigen MPU und FPU auf dem System montiert werden, muß ein Montageraum vorgesehen sein, der im wesentlichen doppelt so groß wie der zum Anordnen der CPU ist, um allein die MPU anzuordnen, weil die LSI-Baugruppengrößen der jeweiligen Schaltungen im wesentlichen die gleichen sind. Dies ist ein Hindernis für eine Miniaturisierung des Systems. Weil die Schaltungen der MPU und FPU Treiberströme verbrauchen, wird der Stromverbrauch der CPU des Systems gleich der Gesamtsumme der jeweiligen verbrauchten Ströme, wenn eine Anwendungssoftware zum vollständigen Nutzen der FPU ausgeführt wird. Genauer gesagt, beträgt der maximale Wert des Stromverbrauchs der MPU vom Typ i80486SX 600 mA, wenn die MPU bei einer Frequenz von 200 MHz betrieben wird, und der maximale Wert des Stromverbrauchs der FPU vom Typ i80487SX beträgt 800 Iria, wenn die FPU bei einer Frequenz von 200 MHz betrieben wird.
Um die oben erwähnten Probleme zu lösen, zieht man in Betracht, eine normale MPU gegen eine MPU mit der zusätzlichen Funktion einer FPU auszutauschen, Genauer gesagt, wird z.B. anstelle der MPU vom Typ i80486SX eine MPU vom Typ i80486DX von INTEL Co. mit einer darin enthaltenen FPU montiert. Weil die CPU nur durch die MPU vom Typ i80486DX gebildet wird, ist es in diesem System nicht notwendig, einen großen Montageraum vorzusehen. Weil der maximale Wert des Stromverbrauchs des Typs i80486DX 900 mA beträgt, kann ferner im Vergleich zu einem Fall, bei dem die Schaltungen der MPU und FPU verwendet werden, der Stromverbrauch der CPU des Systems merklich reduziert werden.
Ein System, in welchem verschiedene Arten von MPUs ausgetauscht sind, weist jedoch mehrere Probleme auf. Erstens kann die Anordnung von Eingabe/Ausgabestiften für verschiedene, für eine Operation der MPU notwendige Steuersignale sogar zwischen MPUs der gleichen Reihe verschieden sein. Zweitens kann die Frequenz des für Operationen der MPUs notwendigen Synchronisationstaktpulses verschieden sein. Drittens müssen die Zeitsteuerungen verschiedener Steuersignale der Peripherieschaltung, wie z.B. eines Speichers, der von der CPU verschieden ist, gemäß der Taktpulsfrequenz der MPU geändert werden. Das heißt, wenn verschiedene Typen von MPUs ausgetauscht werden, müssen gemäß der Spezifikation der zu verwendenden MPU verschiedene Steuersignale geändert werden.
Ein Computersystem der oben erwähnten Spezifikation ist in EP-A-0 411 806 offenbart. Um einen Computer zu erweitern, werden bestimmte wesentliche Chips, die im ursprünglichen Computersystem vorhanden sind, funktional, nicht aber notwendigerweise physikalisch bzw. körperlich aus dem Computersystem entfernt. Funktionen, die ansonsten durch die ursprünglichen Chips ausgeführt würden, werden statt dessen durch Chips mit höherer Leistungsfähigkeit auf einem Steckbaustein bzw. Einsteckmodul ausgeführt, das in das Computersystem eingesteckt ist. Die funktionale Entfernung der bestimmten Chips aus dem ursprünglichen Computersystem wird durch einfachen Einsatz des Einsteckmoduls erreicht. Originalchips oder -platinen werden nicht ersetzt oder substituiert.
Ein Datenverarbeitungsgerät mit Verbindern, um Systemkomponenten aufzunehmen, ist durch EP-A-0 472 274 offenbart, das am 26. Februar 1992 veröffentlicht wurde. Dabei ist eine planare Platine mit einer Buseinrichtung zum Miteinanderverbinden von Komponenten eines Datenverarbeitungssystems vorgesehen, das eingerichtet ist, um mit einer zentralen Verarbeitungseinheit (CPU) eines Typs zu arbeiten. Ein auf der Platine vorgesehener Sockel ist angepaßt, um die eine CPU aufzunehmen, und ist auch angepaßt, um eine CPU eines zweiten Typs (und dessen speziellen Adapter) mit einer CPU aufzunehmen. Eine Busmodifikationseinrichtung auf dem Adapter und eine auf der Platine vorgesehene Logik (die auf die Busmodifikationseinrichtung antworten) gestatten, daß die miteinander verbundenen Komponenten des Datenverarbeitungssystems mit der zweiten CPU arbeiten.
Die Aufgabe dieser Erfindung besteht darin, ein Computersystem mit austauschbarer CPU zu schaffen, das die zusätzliche Funktion einer FPU oder dergleichen erlangen kann, ohne den Montageraum und Stromverbrauch einer CPU zu vergrößern oder zu erhöhen, indem die CPU mit einer MPU eines verschiedenen Typs ausgetauscht und dieselbe auf dem System montiert wird.
Um die obige Aufgabe zu lösen, ist ein Computersystem dieser Erfindung wie in Anspruch 1 dargelegt aufgebaut. Weitere vorteilhafte Ausführungsformen sind durch die Unteransprüche definiert.
Diese Erfindung kann vollständiger aus der folgenden ausführlichen Beschreibung verstanden werden, wenn sie in Verbindung mit den beigefügten Zeichnungen vorgenommen wird, in denen:
Fig. 1 ein Blockdiagramm ist, das einen Hauptabschnitt eines Computersystems gemäß einer ersten Ausführungsform dieser Erfindung zeigt;
Fig. 2 ein Blockdiagramm ist, das den internen Aufbau einer MPU gemäß der ersten Ausführungsform dieser Erfindung zeigt;
Fig. 3 ein Diagramm zum Veranschaulichen der Anordnung von Eingabe/Ausgabestiften zwischen verschiedenen Typen von MPUs gemäß der ersten Ausführungsform dieser Erfindung ist;
Fig. 4 ein Flußdiagramm ist, um die Operation der ersten Ausführungsform zu veranschaulichen;
Fig. 5 ein Blockdiagramm ist, das den Aufbau eines tragbaren Computersystems zeigt, für das diese Erfindung verwendet wird;
Fig. 6 bis 8 perspektivische Ansichten sind, die den äußeren Aufbau des tragbaren Computers zeigen, für den diese Erfindung verwendet wird;
Fig. 9 ein Blockdiagramm ist, das einen Teil eines Computersystems gemäß einer zweiten Ausführungsform dieser Erfindung zeigt;
Fig. 10A eine Draufsicht ist, die das Computersystem gemäß der zweiten Ausführungsform dieser Erfindung zeigt;
Fig. 10B eine Seitenansicht ist, die das Computersystem gemäß der zweiten Ausführungsform dieser Erfindung zeigt; und
Fig. 11 ein Blockdiagramm ist, das einen Teil eines Computersystems gemäß einer dritten Ausführungsform dieser Erfindung zeigt.
Mit Verweis auf die beiliegenden Zeichnungen wird nun eine erste Ausführungsform dieser Erfindung beschrieben.
Wie in Fig. 1 dargestellt ist, enthält der Hauptabschnitt eines Computersystems dieser Erfindung einen Mikroprozessor (MPU) 1, der eine CPU des Systems bildet und auf einem CPU- Sockel 2 abnehmbar montiert ist, einen Signalschaltkreis (engl. signal switching circuit) 3, einen Buscontroller 4 zum Ausführen der Bussteuerung, einen BIOS-ROM 5 zum Ausführen der Eingabe/Ausgabesteuerung bezüglich des Systems und einen Systembus 6, der für eine Verbindung zwischen der CPU und Peripherie-Einheiten verwendet wird.
Der CPU-Sockel 2 ist auf einer Systemplatine montiert, die im Hauptkörper des Systems vorgesehen und zum Verbinden von das System bildenden verschiedenen Elementen an Energieversorgungsleitungen und Busse angeschlossen ist. In dieser Ausführungsform zieht man z.B. in Betracht, daß die MPU 1 aus einer MPU(SX) vom Typ i80486SX von INTEL Co. und einer MPU(DX) vom Typ i80486DX mit einer FPU von INTEL Co. gebildet wird, die darin enthalten ist. Der BIOS-ROM 5 ist ein Nurlesespeicher (ROM), der ein Basis-Eingabe/Ausgabesystem (BIOS) speichert, das eine Initialisierungsroutine zum Ausführen des Initialisierungsprozesses des Systems zur Startzeit des Systems enthält.
Der Signalschaltkreis 3 enthält einen Selektor 9, ein Register 10, eine logische Schaltung 11, eine Verriegelungsschaltung 12, eine NMI-Schaltung 13 und ein UND-Gatter 14. Wenn die MPU(DX) 1 als die CPU verwendet wird, wird die logische Schaltung 11 von der MPU(DX) 1 mit einem FPU Fehlersignal (negatives logisches FERR) versorgt und gibt ein Unterbrechungssignal IRQ oder ein Signal IGNNE (negativ logisch) aus. Die logische Schaltung 11 ist z.B. eine Schaltung zum Realisieren der DOS-kompatiblen Funktion, um das FPU- Fehlersignal (FERR) im allgemeinen bei einem Computer mit Industrie-Standardarchitektur-(ISA)-System zu verwenden. Die logische Schaltung 11 gibt das Unterbrechungssignal an einen programmierbaren Unterbrechungscontroller (PIC) 8 aus, der im ISA-System verwendet wird. Der PIC 8 ist eine Schaltung, die die Unterbrechung durch den FPU-Fehler als Antwort auf eine Eingabe des Unterbrechungssignals IRQ akzeptiert.
Das UND-Gatter 14 empfängt von der logischen Schaltung 11 am ersten Eingangsanschluß ein Signal IGNNE und empfängt vom Register 10 am zweiten Eingangsanschluß ein Signal DNMI. Das Signal IGNNE wird verwendet, um das FPU-Fehlersignal (FERR) zu vernachlässigen. Das Signal DNMI gibt erste Bitdaten (b0) von 2-Bit-Steuerdaten (b1, b0) des Registers 10 an. Das UND- Gatter 14 überträgt ein Ausgangssignal zum Dateneingangsanschluß (0) des Selektors 9.
Im Register 10 werden 2-Bit-Steuerdaten gemäß dem Ergebnis einer Bestimmung der mit dem CPU-Sockel 2 verbundenen MPU 1 gespeichert, und in diesem Beispiel werden 2-Bit-Steuerdaten (b1=0, b0=1) gespeichert, wenn die MPU(DX) verwendet wird, und 2-Bit-Steuerdaten (b1=1, b0=1) werden gespeichert, wenn die MPU(SX) verwendet wird. Das Register 10 gibt gemäß den 2-Bit-Steuerdaten ein den ersten Bitdaten (b0) entsprechendes Signal DNMI und ein den zweiten Bitdaten (b1) entsprechendes Signal PRSR aus. Das Signal DNMI ist ein Signal, um zu verhindern, daß das NMI-Signal fälschlicherweise bestätigt wird, bis die Operation eines Schaltens der Eingabe/Ausgabestifte (Signalschaltoperation) abgeschlossen ist, wenn die MPU(SX) montiert ist. Das Signal PRSR ist ein Schaltsignal zum Auswählen entweder des Signals IGNNE oder des NMI- Signals als das Eingangssignal zum Eingabestift A15 der MPU 1.
Die Verriegelungsschaltung 12 ist ein Flipflop vom D-Typ zum Verriegeln des vom Register 10 ausgegebenen Signals PRSR. Die Verriegelungsschaltung 12 wird mit einem Einschalt-Löschsignal PCLR am Löschanschluß CLR und einem Schreib-Strobesignal REGWR am Taktanschluß CK versorgt. Die Verriegelungsschaltung 12 liefert ein Ausgangssignal Q an den Auswahlanschluß SL des Selektors 9.
Die NMI-Schaltung 13 ist eine Schaltung zum Erzeugen eines nicht maskierbaren Unterbrechungs-(NMI)-Signals zur Zeit des Auftretens eines Speicherfehlers oder eines I/O-Fehlers. Der Selektor 9 gibt ein in den Dateneingabeanschluß 0 eingegebenes Signal vom Ausgangsanschluß Z aus, wenn das Signal Q 4ä mit dem logischen Pegel "L" in dessen Auswahlanschluß SL eingegeben wird. Ferner gibt der Selektor 9 ein in den Dateneingabeanschluß (1) eingegebenes Signal vom Ausgangsanschluß Z aus, wenn das Signal Q mit dem logischen Pegel "H" in dessen Auswahlanschluß SL eingegeben wird.
Fig. 5 ist ein Blockdiagramm, das den Aufbau eines tragbaren Computers zeigt, für den das Computersystem dieser Erfindung verwendet wird. Der tragbare Computer ist hauptsächlich durch eine die CPU bildende MPU 1, einen Systemcontroller 20 und verschiedene Einheiten aufgebaut.
Der Systemcontroller 20 ist eine LSI, die die Schnittstelle zwischen einer 32-Bit-MPU 1 und verschiedenen Einheiten einer 16-Bit-Reihe bildet. Der Systemcontroller 20 hat Funktionen des Signalschaltkreises 3, eines Speichercontrollers, eines Buscontrollers 4 und Eingabe/Ausgabe-(I/O)-Controllers 7, die mit dieser Erfindung verbunden sind.
Der Systemcontroller 20 ist über einen Steuerbus 22, 32- Bit-Adreßbus 23 und einen 32-Bit-Datenbus 24 mit der MPU 1 verbunden. Ferner ist der Systemcontroller 20 über einen Speichersteuerbus 25 und einen Speicheradreßbus 26 mit einem Hauptspeicher 27 und einem erweiterten Speicher 28 verbunden. Der Hauptspeicher 27 und der erweiterte Speicher 28 bilden einen Systemspeicher.
Der Steuerbus 22 wird verwendet, um verschiedene Steuersignale zu übertragen, wie z.B. ein Speicher/Eingabe-Ausgabe(M/IO)-Signal, Schreib/Lese-(W/R)-Signal, Daten/Steuer-(D/C)- Signal und Adreßstatus-(ADS)-Signal, die von der MPU 1 ausgegeben werden, und ein Bereit-(RDY)-Signal, das vom Speichercontroller des Systemcontrollers 20 ausgegeben wird.
Der Speichersteuerbus 25 überträgt Speichersteuersignale, wie z.B. ein Reihenadreß-Strobe-(RAS)-Signal und ein Spaltenadreß-Strobe-(CAS)-Signal, die vom Speichercontroller 4 ausgegeben werden.
Der Systemcontroller 20 und die MPU 1 werden von einer Taktgeneratorschaltung (OSC) 29 mit einem für deren Betrieb notwendigen Taktpuls CLK versorgt.
Verschiedene Einheiten enthalten einen Nurlesespeicher (ROM) 30, einen Echtzeitcontroller (RTC) 31 und eine Schnittstelle 32 für ein Festplattenlaufwerk (HDD). Ferner sind eine DMAC, PIC, PIT und FDC enthaltende Einheit 33 und eine KBC und einen Anzeigecontroller enthaltende Einheit 34 vorgesehen. DMAC ist ein Direktspeicherzugriffscontroller, PIC ist ein programmierbarer Unterbrechungscontroller, PIT ist ein programmierbarer Intervallzeitgeber, FDC ist ein Diskettenlaufwerkcontroller, und KBC ist ein Tastaturcontroller. Der ROM 30 ist ein BIOS-ROM mit einem vorher darin gespeicherten BIOS.
Der Systemcontroller 20 ist über einen Steuerbus 35, einen Adreßbus 36 und einen Datenbus 37 mit den verschiedenen Einheiten 30 bis 34 verbunden. Ferner ist z.B. der Systemcontroller 20 mit einer erweiterten Einheit 40 mit einem darin vorgesehenen erweiterten Speicher 40a über einen ausschließlich für die erweiterte Einheit verwendeten Verbinder 21 verbunden. Der Systemcontroller 20 überträgt über den Steuerbus 35, Adreßbus 36 und Datenbus 37 Daten, Adreß- und verschiedene Steuersignale bezüglich eines auf einer erweiterten Einheit 40 montierten erweiterten Speichers 40a.
Als nächstes wird der Betrieb der ersten Ausführungsform erläutert.
Das System dieser Erfindung ist z.B. ein tragbarer Computer vom Laptoptyp, wie in Fig. 6 dargestellt ist, und wird für einen Computer mit einer Tastatur 60 verwendet, die auf einem Hauptkörper 61 abnehmbar montiert werden kann. Der Hauptkörper 61 enthält eine Systemplatine mit verschiedenen Elementen, wie z.B. einer darauf montierten MPU 1, in einem unter der Tastatur 60 vorgesehenen Gehäuse. Der CPU-Sockel 2 ist auf der Systemplatine montiert. Die MPU 1, die eine MPU(DX) oder MPU(SX) ist, ist auf dem CPU-Sockel 2 angeordnet.
Am CPU-Sockel 2 ist ein Hebel 62 angebracht, und die auf dem CPU-Sockel 2 angeordnete MPU 1 kann durch Betatigen des Hebels entfernt werden, wie in Fig. 8 dargestellt ist. Das heißt, die MPU(DX) und MPU(SX) können durch Gebrauch des CPU- Sockels 2 austauschbar montiert werden, was gestattet, daß einer von ihnen selektiv und abnehmbar darauf montiert wird.
Wenn auf dem CPU-Sockel 2 als die MPU 1 eine MPU(DX) oder MPU(SX) montiert ist, wird die Konstruktion der Eingabe/Ausgabestifte A15, B15 und C14 verschieden. Das heißt, wie in Fig. 3 dargestellt ist, wird, wenn die MPU(SX) verwendet wird, nur der Eingabestift A15 zum Empfangen eines NMI- Signals verwendet, und die anderen Eingabe/Ausgabestifte B15 und C14 werden einfach als tote Anschlüsse verwendet. Wenn andererseits die MPU(DX) verwendet wird, werden der Eingabestift A15 zum Empfangen eines IGNNE-Signals, der Eingabestift B15 zum Empfangen eines NMI-Signals und der Ausgabestift C14 zum Ausgeben eines FPU-Fehlersignals (FERR) alle verwendet.
Angenommen, als die Standard-MPU werde eine MPU(SX) verwendet und die CPU des Systems durch die MPU(SX) gebildet. Ein NMI-Signal wird dann in den Eingabestift A15 eingegeben. Wenn die MPU(SX) gegen eine eine FPU enthaltende MPU(DX) ausgetauscht wird, ist es notwendig, die Signalschaltoperation so auszuführen, um zu gestatten, daß ein Signal IGNNE und ein NMI-Signal in die Eingabestifte A15 bzw. B15 eingegeben werden. Zu dieser Zeit wird das NMI-Signal ein signifikantes Signal, wenn es beim logischen Pegel "H" eingestellt ist, und das Signal IGNNE wird ein signifikantes Signal, wenn es beim logischen Pegel "L" eingestellt ist. Daher wird der Eingabestift A15 mit einem Signal versorgt, das eine entgegengesetzte Polarität aufweist, wenn die MPUs ausgetauscht werden, so daß die Polarität eines Eingangssignals festgelegt sein muß, bis die Signalschaltoperation ausgeführt wird, um ein Auftreten des fehlerhaften Betriebs zu verhindern.
Wenn bestimmt wird, daß der Typ der auf dem CPU-Sockel 2 montierten MPU 1 ein MPU(SX)-Typ oder MPU(DX)-Typ ist, führt der Signalschaltkreis 3, gestützt auf das Bestimmungsergebnis, die Signalschaltoperation aus, um zu gestatten, daß ein adäquates Signal in die MPU(SX) oder MPU(DX) eingegeben wird, wie vorher beschrieben wurde.
Als nächstes werden der Prozeß zum Bestimmen des Typs der MPU 1 und die Operation des Signalschaltkreises 3 mit Verweis auf Fig. 1 und 4 beschrieben. Wie in dem Schritt S1 von Fig. 4 gezeigt ist, wird zuerst ein Einschalt-Löschsignal PCLR von einem (nicht dargestellten) Leistungs- bzw. Energiequellencontroller ausgegeben, um die logische Schaltung 11 und die Verriegelungsschaltung 12 zurückzusetzen, wenn der Energiequellenschalter des Systems eingeschaltet wird. Das Register 10 wird auch durch das Einschalt-Löschsignal zurückgesetzt (Schritt S2).
Wenn sie zurückgesetzt sind, gibt die logische Schaltung 11 ein Signal IGNNE beim logischen Pegel "H" aus, und das Register 10 gibt ein Signal DNMI (b0) und ein Signal PRSR (b1) aus, die beide beim logischen Pegel "L" sind. Die NMI-Schaltung 13 wird durch das Einschalt-Löschsignal PCLR gelöscht und gibt ein Signal mit einem logischen Pegel "L" aus.
Weil das Ausgangssignal Q der Verriegelungsschaltung 12, das Ausgangssignal des UND-Gatters 14 und das Ausgangssignal der NMI-Schaltung 13 alle beim logischen Pegel "L" eingestellt sind, wählt folglich der Selektor 9 ein Eingangssignal mit logischem Pegel "L" aus, das in dessen Eingangsanschluß (0) eingegeben wird, und gibt dasselbe vom Ausgangsschluß Z an den Eingangsanschluß A15 der MPU 1 aus. Falls eine MPU(DX) als die MPU 1 montiert ist, wird in diesem Zustand das Signal IGNNE mit logischem Pegel "L" angelegt (engl. asserted) (siehe Fig. 3); es wird aber kein Problem auftreten, es sei denn, ein FPU-Fehler (Signal FERR mit logischem Pegel "L") tritt auf. Wenn andererseits eine MPU(SX) als die MPU 1 montiert ist, tritt kein Problem auf, weil das NMI-Signal nicht durch das Eingangssignal mit logischem Pegel "L" angelegt wird.
Wenn das Einschalt-Löschsignal PCLR inaktiv wird, startet als nächstes das BIOS die Initialisierungsroutine und führt den Prozeß zum Bestimmen des Typs der MPU 1 aus. In diesem Bestimmungsprozeß wird bestimmt, ob die MPU 1 eine FPU enthält oder hicht. Das heißt, falls eine FPU enthalten ist, wird bestimmt, daß die MPU 1 eine MPU(DX) ist, und falls nicht, wird bestimmt, daß die MPU 1 eine MPU(SX) ist.
Zu dieser Zeit führt die MPU(DX) als Antwort auf den Initialisierungsprozeß des BIOS den Initialisierungsprozeß für eine FPU aus, die darin enthalten ist, wie in Fig. 2 dargestellt ist. Genauer gesagt, gibt eine CPU 51 der MPU(DX) einen initialisierten Befehl (FINIT-Befehl) und FSTCW (Speichersteuerwort) aus und legt Initialisierungsdaten (Ergebnis einer Initialisierung), die als das Ergebnis des Initialisierungsprozesses der FPU 50 erhalten wurden, in ein internes Register 50 fest (Schritt S3 und S4).
Das BIOS bestimmt, daß die MPU(DX) auf dem CPU-Sockel 2 montiert ist ("JA" im Schritt S5), wenn gestützt auf die im internen Register 52 festgelegten Initialisierungsdaten festgestellt wird, daß der Initialisierungsprozeß der FPU 50 korrekt ausgeführt ist. Danach legt das BIOS eine Bestimmung der MPU(DX) angebende 2-Bit-Steuerdaten (b1-0, b0=1) in das Register 10 fest (Schritt S7).
Wenn andererseits von der MPU 1 Initialisierungsdaten nicht geliefert werden, bestimmt das BIOS, daß auf dem CPU- Sockel 2 eine MPU(SX) montiert ist ("NEIN" im Schritt S5). Zu dieser Zeit legt das BIOS eine Bestimmung der MPU(SX) angebende 2-Bit-Steuerdaten (b1=1, b0=1) in das Register 10 fest (Schritt S6).
Es ist auch möglich, ein Bestimmungsverfahren zu verwenden, um zu bestimmen, daß die MPU eine MPU(DX) oder MPU(SX) ist, indem vorher Identifikationsdaten in das interne Register 52 der MPU(DX) festgelegt werden und bestimmt wird, ob die Identifikationsdaten vorliegen oder nicht.
Nach dem Bestimmungsprozeß werden die Steuerdaten (b1=0, b0=1) oder (b1=1, b0=1) entsprechend dem Ergebnis einer Bestimmung in das Register 10 des Signalschaltkreises 3 festgelegt. Die Steuerdaten werden synchron mit einem vom I/O- Controller 7 des Systems ausgegebenen Schreib-Strobesignal REGWR in das Register 10 geschrieben.
Wenn die MPU(DX) montiert ist, wird das Signal PRSR (b1) gemäß den Steuerdaten des Registers 10 im Signalschaltkreis 3 beim logischen Pegel "L" gehalten; das Signal DNMI (b0) wird aber zum logischen Pegel "H" geändert. Der Selektor 9 wählt ein Ausgangssignal des UND-Gatters 14 aus, das in den Eingangsanschluß (0) eingegeben wird, und liefert das Signal IGNNE mit logischem Pegel "H", das vom UND-Gatter 14 ausgegeben wird, an den Eingabestift A15 der MPU(DX).
Zu dieser Zeit empfängt die MPU(DX) am Eingabestift B15 das NMI-Signal von der NMI-Schaltung 13 und gibt ein FPU- Fehlersignal (Signal FERR mit logischem Pegel "L") vom Ausgabestift C14 aus. Wenn das FPU-Fehlersignal vom Ausgabestift C14 der MPU(DX) ausgegeben wird, ändert die logische Schaltung 11 das Signal IGNNE zum logischen Pegel "L". Folglich wird die MPU(DX) vom Selektor 9 mit dem Signal IGNNE mit logischem Pegel "L" versorgt und wird in den aktiven Zustand (engl. asserted state) eingestellt.
Wenn andererseits die MPU(SX) montiert ist, werden das Signal PRSR (b1) und das Signal DNMI (b0) gemäß den Steuerdaten des Registers 10 beide zum logischen Pegel "H" geändert. Daher verriegelt die Verriegelungsschaltung 12 das Signal PRSR (b1) und gibt ein Signal Q mit logischem Pegel "H" aus. Der Selektor 9 wählt das NMI-Signal von der NMI-Schaltung 13 aus, das in den Eingangsanschluß (1) eingegeben wird, und gibt dasselbe an den Eingabestift A15 der MPU(SX) aus. Die MPU(SX) verwendet den Eingabestift B15 und den Ausgabestift C14 nicht.
Eine CPU des Systems mit der Funktion der FPU kann einfach erhalten werden, indem die normale MPU(SX) gegen die die FPU enthaltende MPU(DX) nach Bedarf ausgetauscht wird. Weil einer von verschiedenen Typen von MPUs, wie z.B. die MPU(SX) und MPU (DX), selektiv montiert wird, reicht in diesem Fall die Größe des Montageraums für die CPU aus, falls der Montageraum für eine einzelne MPU vorgesehen ist, und daher ist eine Vergrößerung des Montageraums für die CPU nicht erforderlich. Der Stromverbrauch der MPU(DX) ist etwas größer als der der MPU(SX); die Verwendung der MPU(DX) wird aber nicht bewirken, daß der Stromverbrauch auf einen solchen Wert erhöht wird, der im wesentlichen das Doppelte des gewöhnlichen Falles ist.
Fig. 9 ist ein Blockdiagramm, das einen Teil eines Computersystems gemäß einer zweiten Ausführungsform dieser Erfindung zeigt.
In dem Computersystem mit austauschbarer CPU dieser Erfindung kann, wenn eine die CPU bildende MPU 1 ausgetauscht wird, ein verschiedener Typ einer MPU verwendet werden, die einen Arbeitstaktpuls mit verschiedener Frequenz verwendet. Die zweite Ausführungsform ist eine Schaltung zum Erzeugen eines Taktpulses einer adäquaten Frequenz gemäß dem Typ der montierten MPU und liefert den so erzeugten Taktpuls an die CPU.
Im Computer, für den diese Erfindung verwendet wird, sind, wie in Fig. 5 dargestellt, verschiedene Teilelemente, wie z.B. eine die CPU des Systems bildende MPU 1, ein Systemcontroller 20, ein Systembus 6 und ein interner Speicher 71 auf einer Systemplatine 70 montiert, die im Hauptkörper des Computersystems enthalten ist, wie in Fig. 9 dargestellt ist.
Die MPU 1 ist auf einem an der Systemplatine 70 angebrachten CPU-Sockel 2 abnehmbar montiert. Die MPU 1 ist über den CPU-Sockel 2 mittels eines internen Busses 72 mit dem Systemcontroller 20 verbunden. Der interne Bus 72 enthält einen Steuerbus 22, einen Adreßbus 23 und einen Datenbus 24, wie in Fig. 5 dargestellt ist.
Ein Eingabeverbinder 74, der mit einer Vielzahl von Oszillatorplatinen 73a bis 73c verbunden ist und zum Eingeben eines Taktpulses verwendet wird, ist auf der Systemplatine 70 vorgesehen. Der Eingabeverbinder 74 ist mit Eingangsanschlüssen 75a bis 75c eines Zeitsteuergenerators 75 des Systemcontrollers 20 verbunden. Der Zeitsteuergenerator 75 erzeugt einen Arbeitstaktpuls CLK und verschiedene Zeitsteuersignale, die für den Betrieb der MPU 1 erforderlich sind, gemäß der Frequenz des über den Eingabeverbinder 74 eingegebenen Taktpulses.
Die Oszillatorplatinen 73a bis 73c sind nahe der Systemplatine 70 des Hauptkörpers des Computers angeordnet und weisen in dieser Reihenfolge Verbinder 77a bis 77c für eine Verbindung mit dem Eingabeverbinder 74 auf. Die Verbinder 77a bis 77c haben den gleichen Aufbau und enthalten jeweils eine Vielzahl von Ausgangsanschlüssen Ga bis Gc.
Auf der Oszillatorplatine 73a ist ein Oszillator 76a zum Erzeugen eines Taktsignals CKa mit einer Frequenz von 16 MHz montiert. Der Oszillator 76a ist mit dem Eingangsanschluß Ga des Verbinders 77a verbunden, um den Taktpuls CKa zu einem Eingangsanschluß Ia des Eingabeverbinders 74 zu übertragen. Auf der Oszillatorplatine 73b ist ein Oszillator 76b zum Erzeugen eines Taktsignals CKb mit einer Frequenz von 25 MHz montiert. Der Oszillator 76b ist mit dem Ausgangsanschluß Gb des Verbinders 77b verbunden, um den Taktpuls CKb zu einem Eingangsanschluß Ib des Eingabeverbinders 74 zu übertragen. Ferner ist auf der Oszillatorplatine 73c ein Oszillator 76c zum Erzeugen eines Taktsignal CKc mit einer Frequenz von 33 MHz montiert. Der Oszillator 76c ist mit dem Ausgangsanschluß Gc des Verbinders 77c verbunden, um den Taktpuls CKc zu einem Eingangsanschluß Ic des Eingabeverbinders 74 zu übertragen.
Die Systemplatine 70 und die Oszillatorplatinen 73a bis 73c sind an solchen Stellen, wie in Fig. 10A und 10B dargestellt, angeordnet. Fig. 10A ist eine Draufsicht, und Fig. 10B ist eine Seitenansicht in der durch Pfeil A angegebenen Richtung. In diesem Fall sind die Oszillatorplatinen 73a bis 73c mit dem Hauptkörper des Computers mit einer dazwischen angeordneten Isolationsfolie 100 angebracht. Wenn der Eingabeverbinder 74 und die Verbinder 77a bis 77c miteinander verbunden sind, werden die Oszillatoren 76a bis 76c auf der Oberfläche der Systemplatine 70 mittels der Isolationsfolie 100 befestigt.
Als nächstes wird die Funktion der zweiten Ausführungsform erläutert.
In einem Fall, in dem die durch den Taktpuls CLK mit einer Frequenz von 16 MHz betriebene MPU 1 auf dem CPU-Sockel 2 montiert ist, ist zuerst die Oszillatorplatine 73a montiert, um den Verbinder 77a mit dem Eingabeverbinder 74 zu verbinden. Als Folge wird ein vom Oszillator 76a der Oszillatorplatine 73a erzeugter Taktpuls CKa mit 16 MHz über den Ausgangsanschluß Ga des Verbinders 77a an den Eingangsanschluß Ia des Eingabeverbinders 74 geliefert.
Der Zeitsteuergenerator 75 erzeugt, gestützt auf den über den Eingangsanschluß Ia des Eingabeverbinders 74 in den Eingangsanschluß 75a eingegebenen Taktpuls Cka, einen Taktpuls CLK mit 16 MHz und verschiedene Zeitsteuersignale, die für den Betrieb der MPU 1 erforderlich sind.
In diesem Fall sind die Ausgangsanschlüsse Gb und Gc, die vom Ausgangsanschluß Ga des Verbinders 77a der Oszillatorplatine 73a verschieden sind, geerdet. Daher sind der Eingabeverbinder 74 und der Verbinder 77a so miteinander verbunden, daß die vom Eingangsanschluß Ia des Eingabeverbinders 74 verschiedenen Eingangsanschlüsse Ib und Ic in den geerdeten Zustand eingestellt sind.
In einem Fall, in welchem die durch den Taktpuls CLK mit einer Frequenz von 25 MHz betriebene MPU 1 auf dem CPU-Sockel 2 der Systemplatine 70 montiert ist, ist ferner die Oszillatorplatine 73b montiert, um den Verbinder 77b und den Eingabeverbinder 74 miteinander zu verbinden. Als Folge wird ein Taktpuls CKb mit 25 MHz, der vom Oszillator 76b der Oszillatorplatine 73b erzeugt wird, über den Ausgangsanschluß Gb des Verbinders 77b an den Eingangsanschluß Ib des Eingabeverbinders 74 geliefert.
Der Zeitsteuergenerator 75 erzeugt, gestützt auf den über den Eingangsanschluß Ib des Eingabeverbinders 74 in den Eingangsanschluß 75b eingegebenen Taktpuls CKb, einen Taktpuls CLK mit 25 MHz und verschiedene Zeitsteuersignale, die für den Betrieb der MPU 1 erforderlich sind.
In diesem Fall sind die vom Ausgangsanschluß Gb des Verbinders 77b der Oszillatorplatine 73b verschiedenen Ausgangsanschlüsse Ga und Gc geerdet. Daher sind der Eingabeverbinder 74 und der Verbinder 77b so miteinander verbunden, daß die vom Eingangsanschluß Ib des Eingabeverbinders 74 verschiedenen Eingangsanschlüsse Ia und Ic in den geerdeten Zustand eingestellt sind.
In einem Fall, in dem die durch den Taktpuls CLK mit einer Frequenz von 33 MHz betriebene MPU 1 auf dem CPU-Sockel 2 montiert ist, ist gleichfalls die Oszillatorplatine 73c montiert, um den Verbinder 77c mit dem Eingabeverbinder 74 zu verbinden. Als Folge wird ein Taktpuls CKc mit 33 MHz, der vom Oszillator 76c der Oszillatorplatine 73c erzeugt wird, über den Ausgangsanschluß Gc des Verbinders 77c an den Eingangsanschluß Ic des Eingabeverbinders 74 geliefert.
Der Zeitsteuergenerator 75 erzeugt, gestützt auf den über den Eingangsanschluß Ic des Eingabeverbinders 74 mit dem Eingangsanschluß 75c eingegebenen Taktpuls CKc, einen Taktpuls CLK mit 33 MHz und verschiedene Zeitsteuersignale, die für den Betrieb der MPU 1 erforderlich sind.
In diesem Fall sind die vom Ausgangsanschluß Gc des Verbinders 77c der Oszillatorplatine 73c verschiedenen Ausgangsanschlüsse Ga und Gb geerdet. Daher sind der Eingabeverbinder 74 und der Verbinder 77c so miteinander verbunden, daß die von dem Eingangsanschluß Ic des Eingabeverbinders 74 verschiedenen Eingangsanschlüsse Ia und Ib in den geerdeten Zustand eingestellt sind.
Wenn die normale MPU beispielsweise gegen eine MPU mit der zusätzlichen Funktion einer FPU in dem System mit austauschbarer CPU ausgetauscht wird, kann somit ein Taktpuls mit einer für den Betrieb der montierten MPU erforderlichen Frequenz angelegt bzw. zugeführt werden. Zu dieser Zeit ist es nur notwendig, die den Frequenzen entsprechenden Oszillatorplatinen 73a bis 73c vorzusehen, und folglich können die MPUs mit den Arbeitstaktpulsen mit verschiedenen Frequenzen einfach ausgetauscht werden.
Fig. 11 ist ein Blockdiagramm, das einen Teil eines Computersystems gemäß einer dritten Ausführungsform dieser Erfindung zeigt.
Wenn die die CPU bildende MPU 1 ausgetauscht wird, kann ein Taktpuls CLK mit einer für den Betrieb der montierten MPU erforderlichen Frequenz durch Verwendung der Schaltung der zweiten Ausführungsform zugeführt werden. Die dritte Ausführungsform ist ein Speichercontroller zum Erzeugen von Speichersteuersignalen RAS und CAS, die mit dem Taktpuls CLK synchron sind, gestützt auf den Taktpuls der MPU.
Wie in Fig. 5 dargestellt ist, ist der Speichercontroller eine im Systemcontroller 20 enthaltene Schaltung und wird verwendet, um einen durch einen Hauptspeicher 27 und einen erweiterten Speicher 28 aufgebauten Systemspeicher zu steuern.
Wie in Fig. 11 dargestellt ist, weist der Speichercontroller dieser Ausführungsform zwei Eingangsanschlüsse Ta und Tb auf. Wie in Fig. 9 dargestellt ist, wird ein von einem Zeitsteuergenerator 75 gelieferter Taktpuls CLK, z.B. ein Taktpuls CLK mit einer Frequenz von 25 MHz oder ein Taktpuls CLK mit einer Frequenz von 33 MHz, in den Eingangsanschluß Ta eingegeben. Oder ein Taktpuls CLK mit einer Frequenz von 25 MHz oder 33 MHz wird von Oszillatorplatinen 73b oder 73c direkt in den Eingangsanschluß Ta, wie in Fig. 9 dargestellt, eingegeben.
Der Eingangsanschluß Tb wird verwendet, um die Frequenz (in diesem Beispiel 25 MHz oder 33 MHz) des Taktpulses CLK zu bestimmen. Der Eingangsanschluß Tb ist auf den geerdeten Pegel (logischer Pegel "L") eingestellt, wenn Einstellanschlüsse P1 und P2 durch einen Verbindungsdraht L miteinander verbunden sind, um so zu gestatten, daß beispielsweise ein Taktpuls CLK mit 25 MHz eingegeben wird. Wenn der Verbindungsdraht L nicht angeschlossen ist, ist das Potential des Eingangsanschlusses Ta auf den Vcc-Pegel (logischer Pegel "H") eingestellt, um zu gestatten, daß z.B. ein Taktpuls mit 33 MHz eingegeben wird.
Der Speichercontroller enthält Signalerzeugungsschaltungen 80 und 81 zum Erzeugen von Speichersteuersignalen RAS und Signalerzeugungsschaltungen 82 und 83 zum Erzeugen von Speichersteuersignalen CAS. Die Signalerzeugungsschaltung 80 erzeugt ein Speichersteuersignal RAS, das mit dem Taktpuls CLK mit 33 MHz synchron ist. Die Signalerzeugungsschaltung 81 erzeugt ein Speichersteuersignal RAS, das mit dem Taktpuls CLK mit 25 MHz synchron ist.
Die Signalerzeugungsschaltungen 80 und 81 enthalten Decodierer 80a bzw. 81a, Flipflops 80b bzw. 81b, UND-Gatter 80c bzw. 81c und Flipflops 80d bzw. 81d. Die Decodierer 80a und 81a und Flipflops 80b und 81b sind Schaltungen zum Decodieren verschiedener, von einem Zeitsteuergenerator 84 erzeugter Zeitsteuersignale A bis F und Erzeugen und Halten eines RAS- Strobesignals RAS-STB. Die Taktanschlüsse der Flipflops 80b und 81b werden mit einem Taktpuls CLK vom Eingangsanschluß Ta versorgt.
Der erste Eingangsanschluß jedes der UND-Gatter 80c und 81c wird mit einem RAS-Freigabesignal RAS-EN versorgt, das durch eine Voreinstellung-Schaltung des Speichercontrollers erzeugt wird und als ein Basissignal des Speichersteuersignals RAS verwendet wird. Jedes der UND-Gatter 80c und 81c empfängt am zweiten Eingangsanschluß ein Signal RAS-STB und empfängt ein Einstellsignal SC zum Einstellen der Frequenz des Taktpulses CLK vom Eingangsanschluß Tb am dritten Eingangsanschluß.
Die Flipflops 80d und 81d sind Schaltungen zum Verriegeln von Ausgangssignalen der UND-Gatter 80c und 81c und empfangen den Taktpuls CLK, der vom Eingangsanschluß Ta eingegeben wird, an den jeweiligen Takteingangsanschlüssen. Eine ODER- Schaltung 85 überträgt von den Flipflops 80d und 81d ausgegebene Signale zum Systemspeicher als ein Speichersteuersignal RAS.
Ferner erzeugt die Signalerzeugungsschaltung 82 ein Speichersteuersignal CAS, das mit dem Taktpuls CLK mit 33 MHz synchron ist. Die Signalerzeugungsschaltung 83 erzeugt ein Speichersteuersignal CAS, das mit dem Taktpuls CLK mit 25 MHz synchron ist. Die Signalerzeugungsschaltungen 82 und 83 haben den gleichen Aufbau wie die Signalerzeugungsschaltungen 80 und 81, und die Erklärung dafür wird weggelassen.
Als nächstes wird die Operation der dritten Ausführungsform bezüglich der Signalerzeugungsschaltungen 80 und 81 erläutert.
Wie in Fig. 9 gezeigt ist, wird zuerst eine durch den Taktpuls CLK mit 25 MHz betriebene MPU 1 auf dem CPU-Sockel 2 der Systemplatine 70 montiert. Zu dieser Zeit wird der Taktpuls CLK mit 25 MHz gestützt auf den von der Oszillatorplatine 73b erzeugten Taktpuls CKb mit 25 MHz an die MPU 1 geliefert. Zur gleichen Zeit wird der Taktpuls CLK mit 25 MHz, wie in Fig. 9 dargestellt, in den Eingangsanschluß TA eingegeben.
Wenn die MPU 1 montiert ist, ist der Einstellanschluß P1 über den Verbindungsdraht L mit dem Einstellanschluß P2 verbunden, um so zu gestatten, daß das Einstellsignal SC mit logischem Pegel "L" vom Eingangsanschluß Tb eingegeben wird. Die Einstellanschlüsse P1 und P2 werden vorher auf der Systemplatine 70 angeordnet.
Weil das Einstellsignal SC mit logischem Pegel "L" in den dritten Eingangsanschluß des UND-Gatters 80c der Signalerzeugungsschaltung 80 eingegeben wird, wird der Signalerzeugungsprozeß der Signalerzeugungsschaltung 80 in den gesperrten Zustand versetzt bzw. gesperrt.
Andererseits wird das Einstellsignal SC, dessen logischer Pegel durch einen Inverter 87 zum logischen Pegel "H" invertiert ist, in den dritten Eingangsanschluß des UND-Gatters 81c der Signalerzeugungsschaltung 81 eingegeben. Daher gibt das UND-Gatter 81c ein RAS-Freigabesignal RAS-EN, das ein Basissignal des Speichersteuersignals RAS ist, gemäß dem RAS- Strobesignal RAS-STB an das Flipflop 81d aus. Das Flipflop 81d gibt das RAS-Freigabesignal RAS-EN synchron mit dem Taktpuls CLK mit 25 MHz an das ODER-Gatter 85 aus. Folglich gibt das ODER-Gatter 85 ein Speichersteuersignal RAS aus, das mit dem Taktpuls CLK mit 25 MHz synchron ist.
Eine durch den Taktpuls CLK mit 33 MHz betriebene MPU 1 ist auf dem CPU-Sockel 2 der Systemplatine 70 montiert. Diesmal wird der Taktpuls CLK mit 33 MHz gestützt auf den Taktpuls CKc mit 33 MHz, der von der Oszillatorplatine 73c erzeugt wird, an die MPU 1 geliefert. Zur gleichen Zeit wird der Taktpuls CLK mit 33 MHz, wie in Fig. 9 dargestellt, in den Eingangsanschluß Ta eingegeben.
Wenn die obige MPU 1 montiert ist, ist der Einstellanschluß P1 vom Einstellanschluß P2 getrennt, um zu gestatten, daß das Einstellsignal SC mit logischem Pegel "H" vom Eingangsanschluß Tb eingegeben wird. Weil das Einsteilsignal SC mit logischem Pegel "H" in den dritten Eingangsanschluß des UND-Gatters 80c der Signalerzeugungsschaltung 80 eingegeben wird, wird der Signalerzeugungsprozeß der Signalerzeugungsschaltung 80 in den zulässigen Zustand versetzt. Weil das Einstellsignal SC, dessen logischer Pegel durch einen Inverter 87 zum logischen Pegel "L" invertiert ist, in den dritten Eingangsanschluß des UND-Gatters 81c der Signalerzeugungsschaltung 81 eingegeben wird, wird der Signalerzeugungsprozeß der Signalerzeugungsschaltung 81 in den gesperrten Zustand versetzt.
Folglich gibt in der Signalerzeugungsschaltung 80 das UND-Gatter 80c ein RAS-Freigabesignal RAS-EN, das ein Basissignal des Speichersteuersignals RAS ist, gemäß dem RAS- Strobesignal RAS-STB an das Flipflop 80d aus. Das Flipflop 80d gibt das RAS-Freigabesignal RAS-EN synchron mit dem Taktpuls CLX mit 33 MHz an das ODER-Gatter 85 aus. Folglich gibt das ODER-Gatter 85 ein Speichersteuersignal RAS aus, das mit dem Taktpuls CLK mit 33 MHz synchron ist.
Falls verschiedene Typen von MPUs mit Arbeitstaktpulsen verschiedener Frequenzen ausgetauscht werden und wenn ein Taktpuls CLX mit einer adäquaten Frequenz an die montierte MPU geliefert wird, kann somit in der dritten Ausführungsform ein Speichersteuersignal RAS erzeugt werden, das mit dem Taktpuls CLK synchron ist. Ein Speichersteuersignal CAS, das mit dem Taktpuls CLX synchron ist, kann durch die Signalerzeugungsschaltungen 82 und 83 erzeugt werden.
Wenn eine die CPU des Systems bildende MPU montiert ist, können daher Speichersteuersignale RAS und CAS und dergleichen synchron mit dem an die montierte MPU gelieferten Taktpuls CLK mit einer voreingestellten Frequenz erzeugt werden. Folglich kann ein System einfach konstruiert werden, das imstande ist, die periphere Schaltung der CPU, wie z.B. einen Speicher, zu betreiben, wenn die MPU montiert ist.

Claims

1. Computersystem mit

einer CPU-Sockeleinrichtung (2), auf der ein verschiedener Typ von CPU (1) selektiv und abnehmbar montiert werden kann,

einer Bestimmungseinrichtung (5) zum Bestimmen des Typs der CPU (1), die auf der CPU-Sockeleinrichtung (2) montiert ist, zum Zeitpunkt des Einschaltens einer Leistungsquelle des Systems und zum Ausgeben von Steuerdaten entsprechend dem Typ der CPU (1),

einer Registereinrichtung (10) zum Speichern der Steuerdaten entsprechend dem Typ der CPU (1), der durch die Bestimmungseinrichtung (5) bestimmt ist, und

einer Steuersignalschalteinrichtung (3) zum Schalten von Steuersignalen, die für den Betrieb der CPU (1) notwendig sind, auf der Basis der in der Registereinrichtung (10) gespeicherten Steuerdaten und zum Anlegen der Steuersignale entsprechend dem Typ der CPU (1), die auf der CPU-Sockeleinrichtung montiert ist, an die CPU (1),

dadurch gekennzeichnet, daß

die Bestimmungseinrichtung (5) den Typ der CPU (1) auf der Basis von Initialisierungsdaten, die in dem Initialisierungsprozeß der auf der CPU-Sockeleinrichtung (2) montierten CPU (1) erhalten sind, zum Zeitpunkt der Initialisierung des Systems bestimmt.

2. System nach Anspruch 1, dadurch gekennzeichnet, daß die Steuersignalschalteinrichtung eine Wählereinrichtung (9) zum selektiven Anlegen von entsprechend dem Typ der CPU (1) festgelegten Eingangssignalen an die gleichen Eingangsanschlüsse der auf der CPU-Sockeleinrichtung (2) montierten CPU (1) auf der Basis der Steuerdaten besitzt.

3. System nach Anspruch 1, dadurch gekennzeichnet, daß die Bestimmungseinrichtung (5) die auf der CPU- Sockeleinrichtung (2) montierte CPU (1) als CPU mit zusätzlicher Funktion bestimmt, wenn die CPU (1) eine spezifische Initialisierung ausgegeben hat, und die CPU (1) als Standard-CPU bestimmt, wenn die CPU die spezifischen Initialisierungsdaten auf der Basis der Initialisierungsdaten, die beim für eine zusätzliche Funktion der auf der CPU-Sockeleinrichtung (2) montierten CPU (1) bewirkten Initialisierungsprozeß zum Zeitpunkt des Initialisierungsprozesses des Systems erhalten sind, nicht ausgegeben hat.

4. System nach Anspruch 1, gekennzeichnet durch

eine Systemplatineneinrichtung (70) mit darauf montierter Eingangsverbindereinrichtung (74) zum Empfangen eines Basistaktpulses des Systems von der CPU- Sockeleinrichtung (2) und von außen,

eine Taktgeneratoreinrichtung (73a bis 73c) mit einer Ausgangsverbindereinrichtung (77a bis 77c), die abnehmbar mit der Eingangsverbindereinrichtung (74) verbunden ist, und einer Oszillatoreinrichtung (76a bis 76c), die den Basistaktpuls einer entsprechend dem Typ der CPU (1) voreingestellten Frequenz erzeugt, zum Eingeben des Basistaktpulses in die Eingangsverbindereinrichtung (74) über die Ausgangsverbindereinrichtung (77a bis 77c), und

eine Zeitsteuergeneratoreinrichtung (75), die auf der Systemplatineneinrichtung (70) montiert ist, zum Erzeugen eines Taktpulses einer für den Betrieb der auf der CPU- Sockeleinrichtung (2) montierten CPU (1) notwendigen Frequenz auf der Basis des über die Eingangsverbindereinrichtung (74) eingegebenen Basistaktpulses und zum Anlegen desselben an die CPU (1).

5. System nach Anspruch 4, dadurch gekennzeichnet, daß die Taktpulsgeneratoreinrichtung (73a bis 73c) mehrere Oszillatorplatineneinrichtungen, die für die entsprechenden Frequenzen vorgesehen sind und Oszillatoren (76a bis 76c) zum Erzeugen von Basistaktpulsen verschiedener Frequenzen besitzen, und die darauf montierten Ausgangsverbindereinrichtungen (77a bis 77c) umfaßt.

6. System nach Anspruch 4, weiterhin gekennzeichnet durch eine auf der Systemplatineneinrichtung (70) montierte Speichersteuereinrichtung zum Erzeugen eines Speichersteuersignals synchron zu dem Taktpuls, der von der Zeitsteuergeneratoreinrichtung (75) erzeugt und an die auf die CPU-Sockeleinrichtung (2) montierte CPU (1) angelegt ist.