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Die Erfindung betrifft eine Mikroprozessor und insbesondere
einen Mikroprozessor, der in einem Funktions-Redundanz-
Überwachungsmodus (im weiteren "FRM" functional redundancy
monitor) zur Unterstützung eines Mehrfachprozessorsystems
betreibbar ist.
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Mit dem Fortschritt bei Mikroprozessoren hinsichtlich
Leistungefähigkeit und Funktion dehnt sich ihre Anwendung auf
hochzuverlässige Systeme aus, wie einem elektronischen
Wechsler, einem Online-Terminal in einem Banksystem, einem
medizinischen Gerät etc. Für hochzuverlässige Systeme wird
eine Mehrfachprozessorstruktur angewendet, die einen
Mikroprozessor aufweist, der in einem normalen Modus arbeitet,
und einen weiteren Mikroprozessor, der in einem FRM-Modus
arbeitet, wobei diese Mikroprozessoren über Adreß-,
Datenund Steuerbusse zusammen mit einem Systemspeicher und
verschiedenen Peripherieeinheiten zum Aufbau des
Mehrfachprozessorsystems verbunden sind.
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Der Normalmodus-Mikroprozessor arbeitet als
Steuerverarbeitungseinheit des Systems. Insbesondere treibt er die Busse
zum Ausgeben einer Adresse, holt einen Befehl über den Bus,
führt den geholten Befehl aus und treibt die Busse zum
Lesen oder Schreiben von Operandendaten. Andererseits
arbeitet der FRM-Modus-Mikroprozessor synchron mit dem
Normalmodus-Mikroprozessor, aber er treibt die Busse nicht.
Insbesondere holt der FRM-Modus-Mikroprozessor gleichzeitig
dieselben Befehls- und Operandendaten wie der Normalmodus-
Mikroprozessor und führt den Befehl aus. Der
FRM-Nodus-Mikroprozessor erzeugt ferner intern Adressen zum Holen des
Befehls und zum Lesen und Schreiben von Operandendaten und
zu schreibenden Operandendaten, betreibt jedoch die Busse
durch Verwendung der intern erzeugten Adressen und
Operandendaten nicht. Der FRM-Modus-Mikroprozessor vergleicht die
Adressen und von ihm selbst erzeugte Daten mit denen, die
von dem Normalmodus-Mikroprozessor erzeugt und auf die
Busse ausgegeben werden, und gibt das Vergleichsresultat
als Übereinstimmungssignal nach außen aus. Dieses
Übereinstimmungssignal nimmt einen Logikpegel ein, wenn die vom
FRM-Modus-Mikroprozessor erzeugten Adressen und Daten mit
denen übereinstimmen, die von dem
Normalmodus-Mikroprozessor erzeugt wurden, um mitzuteilen, daß der
Normalmodus-Mikroprozessor normal arbeitet, wobei es den anderen
Logikpegel einnimmt, wenn beide nicht übereinstimmen, um
mitzuteilen, daß der Normalmodus-Mikroprozessor nicht normal
arbeitet.
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Der FRM-Modus-Mikroprozessor führt die oben beschriebene
Vergleichsoperation immer dann durch, wenn ein Buszyklus
gestartet wird. Der Logikpegel des Übereinstimmungssignals,
der das Vergleichsresultat in einem laufenden Buszyklus
angibt, wird gehalten, bis ein nächster Buszyklus gestartet
wird, um das Vergleichsresultat in diesem Zyklus zu
erhalten. Falls der Normalmodus-Mikroprozessor während der
Ruheperiode zwischen aneinandergrenzenden Buszyklen oder der
Periode des Mikroprozessors im Haltbetrieb oder
Stoppzustand anomal arbeitet, ändert aus diesem Grund der
FRM-Modus-Mikroprozessor während dieser Periode das
Übereinstimmungssignal nicht auf den Logikpegel, der eine Fehlfunktion
des Normalmodus-Mikroprozessors angibt. Die Bestätigung der
Fehlfunktion des Normalmodus-Mikroprozessors wird
aufgrunddessen verzögert.
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Ein Mikroprozessor der oben genannten Art mit den Merkmalen
des Oberbegriffs des Anspruchs 1 ist beschrieben in Digest
of Papers, 33rd IEEE Computer Society International
Conference, 1988, Seiten 36-42, IEEE, New York, USA, Y. YANO et
al.
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Es ist eine Aufgabe der Erfindung, einen verbesserten
Mikroprozessor zu schaffen, der in einem FRM-Modus betreibbar
ist, bei dem eine direkte Bestätigung eines Fehlbetriebs
des Normalmodusprozessors nicht nur während der
Buszyklusperiode durchgeführt wird, sondern auch während einer
Ruheperiode oder einer Periode, in der der Mikroprozessor
in einem Betriebshalt- oder -stoppzustand ist.
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Diese Aufgabe wird durch einen Mikroprozessor gelöst, der
in Anspruch 1 definiert ist; die abhängigen Ansprüche
betreffen weitere Entwicklungen der Erfindung.
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Während eines Busruhe- oder -leerlaufzustandes wird das
Ausgabe-Freigabesignal nicht erzeugt, so daß der
Übereinstimmungsanschluß auf diesem Logikpegel ist. Falls
aufgrunddessen der zu überwachende Prozessor den Buszyklus
während des Busruhezustandes inkorrekt aktiviert, ist der
Übereinstimmungsanschluß auf dem Logikpegel, der die
Fehlfunktion des Prozessors angibt.
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Die obere und andere Aufgaben, Merkmale und Vorteil der
Erfindung werden aus der folgenden Beschreibung in Verbindung
mit den beigefügten Zeichnungen deutlich. Es zeigen:
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Fig. 1 ein Blockdiagramm eines Mehrfachprozessorsystems,
bei dem Mikroprozessoren gemäß der Erfindung eingesetzt
werden,
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Fig. 2 ein Blockdiagramm des internen Aufbaus jedes in Fig.
1 gezeigten Mikroprozessors,
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Fig. 3 ein Schaltungsdiagramm einer Ausführungsform einer
FRM-Schaltung, die in Fig. 2 dargestellt ist,
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Fig. 4 ein Zeitablaufdiagramm eines FRM-Betriebes der in
Fig. 3 dargestellten Schaltung,
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Fig. 5 ein Schaltungsdiagramm einer anderen Ausführungsform
der FRM-Schaltung gemäß Fig. 2, und
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Fig. 6 ein Zeitablaufdiagramm eines FRM-Betriebes der in
Fig. 5 dargestellten Schaltung.
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Bezugnehmend auf Fig. 1 umfaßt ein Mehrfachprozessorsystem
zwei Prozessoren 1 und 10 gemäß der Erfindung. Diese
Prozessoren 1 und 10 haben denselben Aufbau, und somit hat
jeder einen Satz von Datenanschlüssen DT, die mit einem
Datenbus 4 verbunden sind, einen Satz von Adreßanschlüssen
AT, die mit einem Adreßbus 3 verbunden sind, einen Satz von
Steueranschlüssen CT, die mit einem Steuerbus 2 verbunden
sind, einen Taktanschluß 121, der mit einem Taktsignal CLK
von einem Taktgenerator 8 versorgt wird, einen
Modusauswahlanschluß 108, der mit einem
Betriebsmodus-Bezeichnungssignal NFMD von einer Systemsteuereinheit 7 versorgt wird,
einem Stillstandsanschluß 120, der mit einem
Betriebsstillstandssignal BFREZ von der Einheit 7 versorgt wird, und
einem Übereinstimmungsanschluß 117 zur Ausgabe eines
Übereinstimmungssignals MATCH. Ferner verbunden mit den Steuer-,
Adreß- und Datenbussen 2, 3 und 4 sind ein Speicher 5 und
Peripherieeinheiten 6. Der Speicher 5 enthält eine
Befehlsfolge für ein auszuführendes Programm und Operandendaten.
Da die Prozessoren 1 und 10 so ausgebildet sind, daß sie in
einem normalen Operationsmodus bzw. in einem
FRM-Operationsmodus arbeiten, liefert die Steuereinheit 7 das
NFMD-Signal mit logisch "1" an den Prozessor 1 und das NFMD-Signal
mit logisch "0" an den Prozessor 10. Das MATCH-Signal, das
vom Anschluß 117 des Prozessors 10 abgeleitet wird, wird
der Steuereinheit 7 zugeführt, jedoch hat der Anschluß 117
des Prozessors 1 keine Verbindung. Da der Prozessor 1 in
dem normalen Modus arbeitet, wird eines der Steuersignale,
das von seinen Steueranschlüssen CT abgeleitet wird, ein
Buszyklus-Startsignal BCYST, das den Start jedes Buszyklus
angibt, der Steuereinheit 7 zugeführt.
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Bezugnehmend auf Fig. 2, umfaßt jeder der Prozessoren 1 und
10 des weiteren eine Bussteuereinheit 20, die die Busse 2
bis 4 treibt, eine Befehlsvorabrufeinheit 21, die Befehle
vorabruft, eine Befehlsdecodereinheit 22, die die Befehle
von der Einheit 22 decodiert, einen
Effektivadressengenerator, der die Effektivadresse für Operandendaten berechnet,
und eine Ausführungseinheit 24, die den Befehl auf Basis
der decodierten Signale von der Einheit 22 ausführt, wobei
diese Einheiten wie dargestellt verbunden sind. Eine FRM-
Schaltung 25 ist zwischen die Bussteuereinheit 20 und die
Steuer-, Adreß- und Datenanschlüsse CT, AT, DT
einschließlich der Anschlüsse 105 bis 107 geschaltet. Wenn das
Modusbezeichnungssignal NFMD auflogisch "1" ist, um den
Normaloperationsmodus zu bezeichnen, verbindet die FRM-Schaltung
25 elektrisch die Steuersignal-Ausgabeknoten, Adreßsignal-
Ausgabeknoten und Dateneingangs- und -ausgabeknoten der
Bussteuereinheit 20 mit den entsprechenden Steuer-,
Adreßund Datenanschlüssen CT, AT und DT. Wenn andererseits das
NFMD 108 mit logisch "0" zugeführt wird, um den FRM-Modus
zu bezeichnen, trennt die Schaltung 25 die Steuersignal-
Ausgabeknoten, die Adreßsignal-Ausgabeknoten und die Daten-
Ausgabeknoten der Bussteuereinheit 20 von den Steuer-,
Adreß- und Datenanschlüssen CT, AT und DT, wobei nur die
Daten-Eingabeknoten der Einheit 20 mit den entsprechenden
Datenanschlüssen DT verbunden werden, und vergleicht die
von der Bussteuereinheit 20 ausgegebenen Informationen und
die Informationen an den Anschlüssen CT, AT und DT. Dieses
Vergleichsresultatsignal, das von der Schaltung 25 erzeugt
wird, wird dem Anschluß 117 zugeführt und dann an die
Einheit 7 als das MATCH-Signal ausgegeben.
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Dementsprechend erzeugt der Normalmodus-Mikroprozessor 1
Adressen zum Holen eines Befehls und zum Lesen oder
Schreiben von Operandendaten, treibt die Busse 2 bis 4 zum Holen
eines Befehls aus dem Speicher 5, führt den abgerufenen
Befehl aus und treibt die Busse 2 bis 4 zum Lesen oder
Schreiben von Operandendaten bezüglich des Speichers 5 oder
Peripherieeinheiten 6. Der Prozessor 1 arbeitet somit als
Zentralprozessoreinheit des Mehrfachprozessorsystems.
Andererseits erzeugt der FRM-Modus-Mikroprozessor 10 Adressen
zum Holen eines Befehls und zum Lesen oder Schreiben von
Operandendaten, holt einen Befehl aus dem Speicher 5 und
Operandendaten aus dem Speicher 5 oder den
Peripherieeinheiten 6, auf die durch den Normalmodus-Mikroprozessor 1
zugegriffen wird, führt den geholten Befehl aus und erzeugt
Operandendaten, die in den Speicher 5 oder
Peripherieeinheiten 6 einzuschreiben sind. Der FRM-Modus-Mikroprozessor
betreibt jedoch die Busse 2 bis 3 nicht selbst durch
Steuersignale, Adreßsignale und Operandendaten. Er vergleicht
die Steuersignale, Adreßsignale und Operandendaten, die
durch ihn selbst erzeugt wurden, mit denen, die durch den
Normalprozessor 1 erzeugt wurden, und den Anschlüssen CT,
AT und DT, die über die Busse 2 bis 3 zugeführt wurden,
jedesmal, wenn ein Buszyklus aktiviert wird.
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Bezugnehmend auf Fig. 3 umfaßt die FRM-Schaltung 25 eine
Anzahl von Schaltungseinheiten 25-1 bis 25-N, von denen
jede für einen einzelnen der zu überwachenden Anschlüsse
vorgesehen ist. Da jede der Einheiten 25-1 bis 25-N
denselben Aufbau hat, wird nur die Einheit 25-1 im einzelnen
dargestellt. Die Einheit 25-1 umfaßt einen
Bereitzustandspuffer 140, der zwischen den Ausgangsknoten der
Bussteuerschaltung 20 und dem Anschluß 105 geschaltet ist und durch
das Modusbezeichnungssignal NFMD gesteuert wird. Dieser
Puffer 140 wird durch logisch "1" des Signals NFMD
aktiviert, so daß das Ausgangssignal von der Bussteuereinheit
20 zum Anschluß 25 übertragen wird. Andererseits bringt
logisch "0" des Signals NFMD den Puffer 104 in einen
Hochimpedanzzustand, so daß das Ausgangssignal der Einheit 20
nicht zum Anschluß 25 übertragen wird. Da der Anschluß 105
einer der Datenanschlüsse DT ist, ist er mit dem
Dateneingangsknoten (nicht dargestellt) der Bussteuereinheit 20
über eine Signalleitung 130 verbunden. Wenn der zu
überwachende Anschluß einer der Steuer- und Adreßanschlüsse CT
und AT ist, wird die Leitung 130 weggelassen. Der Anschluß
105 ist des weiteren mit einem Eingangsanschluß eines 2-
Eingangs-Exklusiv-OR-Tores 109 (EX-OR) über eine
Reihenschaltung aus einem Inverter 150, einem
N-kanal-MOS-Transistor 154 und einem Inverter 151 verbunden, und der andere
Eingangsanschluß des EX-OR-Tores 109 ist mit dem
Ausgangsknoten der Bussteuereinheit 20 über eine Reihenschaltung
eines Inverters 152, eines N-kanal-MOS-Transistors 155 und
eines Inverters 153 verbunden. Die Transistoren 154 und 155
werden mit einem invertierten Signal des Taktsignals
CLK versorgt. Auf diese Weise vergleicht des EX-OR 109 das
intern erzeugte Datensignal mit dem Datensignal, das dem
Anschluß 105 zugeführt wird. Das Vergleichsresultat wird an
einen N-Kanal-MOS-Transistor 113 geliefert, der seinerseits
zwischen einem Vergleichs-Ausgabeknoten 156 und einem
Bestätigungsanschluß über einen N-Kanal-MOS-Transistor 112
mit dem Taktsignal CLK versorgt wird. Die Ausgangsknoten
156 der Einheiten sind gemeinsam mit einer
Übereinstimmungssignaiieitung 111 verbunden, die ihrerseits mit einem
Versorgungsanschluß Vcc über einen N-Kanal-MOS-Transistor
110 verbunden ist, der mit dem invertierten Taktsignal
versorgt wird. Auf diese Weise bilden der Transistor 110
und die Transistoren 112 und 113 in jeder Einheit ein
dynamisches UND-Tor, das die Leitung 111 während der
Tiefpegelperiode des Taktsignals CLK vorlädt und jedes
Vergleichsresultat des EX-CR-Tores 109 während der Hochpegelperiode des
Taktsignals abtastet. Der Transistor 110 kann durch
einen P-Kanal-MOS-Transistor ersetzt werden, der mit dem
Taktsignal CLK versorgt wird. Wenn somit irgendeines der
intern erzeugten Signale nicht mit dem entsprechenden der
Signale an den zu überwachenden Anschlüssen übereinstimmt,
ändert das entsprechend EX-OR-Tor 109 die Leitung 111 auf
den niedrigen Pegel. Wenn andererseits alle intern
erzeugten Signale mit den entsprechenden der Signale an den zu
überwachenden Anschlüssen übereinstimmt, wird die Leitung
111 auf hohem Pegel gehalten. Da die Leitung 111 eine große
Streukapazität aufweist, formt eine dynamische
Signalformschaltung 114 die Pegeländerung auf der Leitung 111. Die
Schaltung 115 umfaßt vier Inverter und zwei
Übertragungstore, die wie dargestellt verbunden ist. Der Ausgang der
Schaltung 114 ist mit einem Eingangsknoten eines UND-Tores
116 verbunden, dessen anderer Eingangsknoten über eine
dynamische Verzögerungsschaltung 115 mit dem
Buszyklusstartsignal 115 versorgt wird, das durch die Einheit 20 zu
Beginn jedes Buszyklus erzeugt wird, um den Start des
Buszyklus mitzuteilen. Die Verzögerungsschaltung 15 umfaßt vier
Inverter und drei Übertragungstore, die wie dargestellt
verbunden sind. Der Ausgang des UND-Tores 116 ist mit dem
Anschluß 117 verbunden und liefert das MATCH-Signal.
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Als nächstes wird der Schaltbetrieb mit Bezug auf die Fig.
1 bis 3 und 4 beschrieben, die ein Zeitablaufdiagramm
angeben. In der vorliegenden Beschreibung setzt sich jeder
Buszyklus aus zwei Takten zusammen, die durch T1 und T2 gemäß
Fig. 2 wiedergegeben werden. Wie oben beschrieben, holt der
Normalmodusprozessor 1 einen Befehl aus dem Speicher 5 und
führt denselben aus, während der FRM-Modusprozessor 10
ebenfalls denselben Befehl holt und ausführt. Angenommen,
daß der aus führende Befehl ein Schreiben von Operandendaten
in den Speicher 5 erfordert, aktiviert der Prozessor 1
einen Buszyklus B1 zum Schreiben des Operandendatums zum
Zeitpunkt t&sub1; synchron mit der führenden Flanke des
Taktsignals CLK. Das bedeutet, der Prozessor 1 ändert das
Buszyklusstartsignal BCYST auf den hohen Pegel und treibt die
Steuer-, Adreß- und Datenbusse unter Verwendung der
verbleibenden Steuersignale, Adreßsignale und
Operandendatensignale. Diese Steuer-, Adreß- und Operandendatensignale
werden an den Speicher 5 übertragen und weiterhin an den
FRM-Modusprozessor 10 über die Busse 2, 3 und 4. Der hohe
Pegel des Signals BCYST wird während der T1-Zustandsperiode
gehalten. Da der FRM-Modusprozessor 10 denselben Befehl
ausführt, erzeugt er ebenfalls intern das
Buszyklusstartsignal BCYST, andere Steuersignale, Adreßsignale und
Operandendatensignale. Jedes der EX-OR-Tore 109 vergleicht eines
mit diesen intern erzeugten Signale mit dem entsprechenden
der Signale, die durch den Prozessor 1 erzeugt und an die
Anschlüsse DT, AT und CT des Prozessors 10 während der
Tiefpegelperiode des T1-Zustandes geliefert wurden. Während
dieser Periode wird die Leitung 111 durch den Transistor
auf den hohen Pegel vorgeladen. Die von den EX-OR-Toren
abgeleiteten Vergleichsresultate werden durch das dynamische
UND-Tor, das die Transistoren 110, 112 und 113 umfaßt,
während der Hochpegelperiode des T2-Zustandes abgetastet. Die
Ausgabe des dynamischen UND-Tores wird an die Schaltung 114
geliefert, so daß die Ausgabe der Schaltung 114, d.h. das
Signal, das angibt, ob der Normalmodusprozessor 1 korrekt
arbeitet oder nicht, synchron mit der abfallenden Flanke
(Zeitpunkt t&sub2;) des Taktes CLK im T2-Zustand. Mit anderen
Worten erfordert der Datenvergleichsteil, der die Einheiten
25-1 bis 25-N, den Transistor 110, die Leitung 111 und die
Schaltung 114 umfaßt, eineinhalb Taktzeiten, um den
Datenvergleich von Beginn des Buszyklus an durchzuführen.
Angenommen, daß alle durch die Prozessoren 1 und 10 erzeugten
Daten miteinander übereinstimmen, nimmt der Ausgang der
Schaltung 114 den hohen Pegel an. Dieser hohe Pegel wird
während einer Taktperiode aufrechterhalten. Andererseits
wird das Buszyklusstartsignal BCYST durch die dynamische
Verzögerungsvorrichtung 115 um eineinhalb Taktzeiten
verzögert. Insbesondere ändert die Schaltung 115 ihre Ausgabe
auf den hohen Pegel zum Zeitpunkt t&sub2; und hält diesen Pegel
während einer Taktperiode. Auf diese Weise wird das UND-Tor
116 zum Zeitpunkt t&sub2; geöffnet, und sein Offenzustand wird
während einer Taktperiode aufrechterhalten. Als Ergebnis
wird die Ausgabe der Schaltung 114 auf den Anschluß 117 zum
Zeitpunkt t&sub2; als MATCH-Signal übertragen. Da das
MATCH-Signal zu diesem Zeitpunkt auf hohem Pegel ist, gibt es an,
daß der Prozessor 1 korrekt arbeitet. Nach einer
Taktperiode wird das UND-Tor 16 geschlossen und ändert das MATCH-
Signal auf den niedrigen Pegel zum Zeitpunkt t&sub4;. Der
niedrige Pegel des MATCH-Signals gibt an, daß der Prozessor 1
nicht korrekt arbeitet. Das durch den FRM-Modusprozessor 10
ausgegebene MATCH-Signal wird zur Systemsteuereinheit 7
übertragen, die ferner mit dem Buszyklusstartsignal BCYST
versorgt wird, das durch den Normalmodusprozessor 1 erzeugt
wird. Die Steuereinheit 7 verzögert das
Buszyklusstartsignal BCYST um einen Takt und erfaßt den Pegel des
MATCH-Signals synchron mit der abfallenden Flanke des verzögerten
Signals BCYST. Da das MATCH-Signal auf hohem Pegel erfaßt
wird, entscheidet die Einheit 7, daß der Mikroprozessor 1
korrekt arbeitet. Falls das MATCH-Signal auf niedrigem
Pegel erfaßt wird, ändert die Einheit 7 das
Betriebsstillstandssignal BFREZ auf den aktiven Pegel, so daß die
Abläufe der Prozessoren 1 und 10 zu diesem Zeitpunkt zum
Stillstand gebracht werden. Die Einheit 7 gibt einen Alarm
oder Kommandos an die Prozessoren 1 und 10, um den
Verarbeitungsbetrieb erneut auszuführen.
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Ein nächster Buszyklus B2 wird zu einem Zeitpunkt t&sub3;
anschließend an den vorhergehenden Buszyklus begonnen.
Angenommen, daß alle durch die Prozessoren 1 und 10 erzeugten
Signale miteinander übereinstimmen, wird das MATCH-Signal
zu einem Zeitpunkt t&sub5; auf einen hohen Pegel geändert und zu
einem Zeitpunkt t&sub6; auf einen niedrigen Pegel.
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Bei einem korrekten Betrieb wird ein übernächster Buszyklus
B3 nicht anschließend an den vorhergehenden Buszyklus B2
aktiviert, sondern nach zwei Takten, die als Ruhezustand TI
wiedergegeben werden. In dem Ruhezustand TI wird
aufgrunddessen das Buszyklusstartsignal BCYST nicht erzeugt, und
die Busse 2 bis 4 werden nicht durch den Prozessor 1
betrieben. Nunmehr angenommen, daß der Prozessor 1 den
Buszyklus inkorrekt in dem Ruhezustand TI aktiviert, wird das
Buszyklusstartsignal BCYST durch den Prozessor 1 erzeugt,
wie in Fig. 4 durch eine gestrichelte Linie 401 dargestellt
ist. Andererseits erzeugt der FRM-Modusprozessor 10 intern
das Buszyklusstartsignal BCYST nicht, so daß das UND-Tor
116 in geschlossenem Zustand gehalten wird. Das
MATCH-Signal geht dabei auf den niedrigen Pegel. Das
Buszyklusstartsignal BCYST, das durch den Normalmodusprozessor 1
erzeugt wird, wird an die Steuereinheit 7 geliefert.
Aufgrunddessen verzögert die Einheit 7 das zugeführte Signal
BCYST um einen Takt und erfaßt den Pegel des MATCH-Signals
bei der fallenden Flanke des verzögerten Signals BCYST. Da
das MATCH-Signal auf dem niedrigen Pegel detektiert wird,
wird zu einem Zeitpunkt t&sub7; das Betriebsstillstandssignal
BFREZ erzeugt. Auf diese Weise wird eine direkte
Bestätigung der Fehlfunktion des Normalmodusprozessors 1 nicht nur
während der Buszyklusperiode, sondern auch während der
Busleerlaufperiode ausgeführt.
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Bezugnehmend auf Fig. 5 ist dort eine FRM-Schaltung gemäß
einer weiteren Ausführungsform der Erfindung dargestellt,
bei der dieselben Bestandteile wie in Fig. 3 mit denselben
Bezugsziffern bezeichnet sind, um ihre weitere Beschreibung
zu unterlassen. In Fig. 5 hat ein Schaltungsteil
einschließlich einer Schaltung 24 aus zwei Invertern und einem
Übertragungstor, einer dynamischen Verzögerungsschaltung
215 aus vier Invertern und zwei Übertragungstoren und einem
3-Eingangs-NAND-Tor dieselbe Funktion wie der
Schaltungsteil
aus den Schaltungen 114 und 116 und dem UND-Tor 116,
die in Fig. 3 dargestellt sind, und erzeugt somit das
Vergleichsresultatssignal nach eineinhalb Taktzeiten von dem
Startzeitpunkt jedes Buszyklus. Dieses
Vergleichsresultatssignal setzt ein S-R-Flipflop 216, das aus zwei NAND-Toren
besteht. Sein Setzausgang wird an den Anschluß 117
geliefert und als MATCH-Signal abgeleitet. Ein Signal BCYEND
wird durch die Bussteuereinheit 20 erzeugt und gibt das
Ende des Buszyklus an. Dieses Signal BCYEND setzt das
Flipflop 216 zurück, um das MATCH-Signal auf den niedrigen
Pegel zu ändern.
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Das Zeitablaufdiagramm, das den Betrieb dieser Schaltung
wiedergibt, ist in Fig. 6 dargestellt. Ebenfalls in der
vorliegenden Ausführungsform ist jeder Buszyklus
grundsätzlich durch zwei Takte zusammengesetzt, die als T1- und T2-
Zustände wiedergegeben sind. Es können jedoch ein oder mehr
Takte zwischen die T1- und T2-Zustände als Wartezustand TW
zur Freigabe von Zugriff auf einen Speicher niederer
Geschwindigkeit oder Peripherieeinheiten eingefügt werden.
Das Buszyklusendsignal BCYEND kann als ein Abtastsignal
verwendet werden, das der Steuereinheit 7 anstatt des
Buszyklusstartsignals BCYST zugeführt wird. In diesem Fall
erfaßt die Einheit 7 den Pegel des MATCH-Signals in
Abhängigkeit von der führenden Flanke des Buszyklusendsignals
BCYEND. Aufgrunddessen bestätigt diese Schaltung direkt die
Fehlfunktion des Normalmodusprozessors 1 nicht nur während
der Buszyklusperiode, sondern ebenfalls auch während der
Busleerlaufperiode.