DE68926079T2

DE68926079T2 - Rechnersystem und Verfahren zum Ändern der Betriebsgeschwindigkeit des Systembusses

Info

Publication number: DE68926079T2
Application number: DE68926079T
Authority: DE
Inventors: Nobutaka C O Int Prop Nakamura
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-09-13
Filing date: 1989-09-13
Publication date: 1996-09-19
Anticipated expiration: 2009-09-14
Also published as: EP0359233A3; DE68926079D1; KR900005290A; EP0359233A2; US5546567A; JPH0276056A; EP0359233B1

Description

Diese Erfindung bezieht sich auf ein Computersystem und ein Verfahren zur Veränderung der Betriebsgeschwindigkeit eines Systembusses.
In letzter Zeit können durch die Entwicklung der Halbleitertechnologie Mikroprozessoren, Speicher und periphere Steuer-LSIs zu sehr tiefen Kosten geliefert werden. Computersysteme mit einer relativ großen Leistungsfähigkeit können zusammengebaut werden durch adequate Kombinierung der ICs über Systembusse. Da eine starke Nachfrage nach der Verbesserung der Betriebsgeschwindigkeit solcher Computersysteme besteht, wurde die Betriebsgeschwindigkeit der Mikroprozessoren, welche den Kern der Computersysteme bilden größer gemacht und ihre Funktion wird weiter verbessert.
Die periphären LSIs wurden jedoch entwickelt nachdem der Mikroprczessor entwickelt wurde und es dauert im allgemeinen länger LSIs zu entwickeln, da es viele Arten von LSIs gibt. Daher ist die Betriebsgeschwindigkeit des mit dem periphären LSI verbundenen Systembusses nicht wesentlich verbessert worden. Das bedeutet, daß in vielen Fällen die Betriebsgeschwindigkeit des Systembusses niedriger bleibt als die des Hochgeschwindigkeitsmikroprozessors, so daß der erstere dem Hochgeschwindigkeitsbetrieb des letzteren nicht folgen kann. Daher wird in einem konventionellen Computersystem die Frequenz des Betriebstaktes des Mikroprozessors auf eine ganzzahlige Vielfache der Frequenz des Betriebstaktes des Systembusses gesetzt, um den Betriebstakt des Systembusses mit dem des Mikroprozessors leicht zu synchronisieren.
Ferner, um die Eigenschaft von Software zu erben, ist es erforderlich, daß das neu entwickelte Computersystem kompatibel ist mit konventionellen Computersystemen. So ist manche Software bezüglich Hardware entworfen, welche verbunden ist mit dem Systembus, welcher betrieben wird ansprechend auf einen Betriebstakt relativ niedriger Frequenz. Daher ist es in einem Fall, in welchem solch eine Hardware in dem computersystem verwendet wird, notwendig, den Datentransfer durchzuführen in einem Zustand, bei dem die Betriebsgeschwindigkeit des Mikroprozessors eingestellt wird um der der Hardware zu entsprechen. In diesem Fall kann die Funktion des Hochgeschwindigkeitsmikroprozessors nicht voll ausgenutzt werden.
JP-A-63-181018 zeigt einen Mikrocomputer, in welchem die Betriebsgeschwindigkeit verändert werden kann für interne Arithmetikverarbeitungszyklen.
JP-A-62-286117 zeigt einen Prozessor, in welchem manuelles Rücksetzenausgelassen wird, wenn die Taktfrequenz verändert wird.
Diese Erfindung wurde im Hinblick auf das Obige gemacht, und es ist eine Aufgabe dieser Erfindung, ein Computersystem und ein Verfahren zu schaffen, zur Veränderung der Betriebsgeschwindigkeit eines Systembusses. Gemäß der Erfindung, wird ein Computersystem geschaffen, in welchem eine Betriebstaktfrequenz eines Systembusses verändert werden kann, wobei ein Eingabe/Ausgabe-Gerät an den Systembus gekoppelt ist, umfassend:
eine Programmausführungsvorrichtung zur Ausführung eines Eingabe/Ausgabe-Programms einschließlich eines Eingabe/Ausgabe-Befehls an die Eingabe/Ausgabe-Vorrichtung;
eine Befehlserzeugungsvorrichtung zur Erzeugung eines Frequenzveränderungsbefehles, um auf die Eingabe/Ausgabe- Vorrichtung durch den Systembus bei verschiedenen Betriebstaktgeberfrequnezen zuzugreifen, ansprechend auf den Eingabe/Ausgabe-Befehl, und
eine Veränderungsvorrichtung zur Veränderung der Betriebstaktfrequenz des Systembusses, ansprechend auf den Frequenzveränderungsbefehl und Halten des Systembusses bei verschiedenen Betriebstaktfrequenzen während des Zugreifens auf die Eingabe/Ausgabe-Vorrichtung.
Gemäß eines weiteren Aspektes der vorliegenden Erfindung, wird ein Verfahren geschaffen,
zur Veränderung der Betreibstaktfrequenz eines Systembusses in einem Computersystem, wobei eine Eingabe/Ausgabe- Vorrichtung an den Systembus gekoppelt ist, umfassend die Schritte:
Ausführung eines Eingabe/Ausgabe-Programms einschließlich eines Eingabe/Ausgabe-Befehls an die Eingabe/Ausgabe- Vorrichtung;
Erzeugung eines Frequenzveränderungsbefehles und Zugriff auf die Eingabe/Ausgabe-Vorrichtung durch den Systembus bei verschiedenen Betriebstaktfrequenzen, ansprechend auf den Eingabe/Ausgabe-Befehl; und
Verändern der Betriebstaktfrequenz des Systembusses, ansprechend auf den Frequenzveränderungsbefehl und Halten des Systembusses bei der verschiedenen Betriebstaktfrequenz während des Zugriffes auf die Eingabe/Ausgabe-Vorrichtung.
Wie oben beschrieben, kann gemäß des Computersystems dieser Erfindung die Betriebstaktfrequenz des Systembusses auf programmierbare Weise eingestellt werden.
Diese Erfindung kann man besser verstehen aus der folgenden detaillierten Beschreibung, zusammengenommen mit den begleitenden Zeichnungen, in welchen:
Fig. 1 ein Blockdiagramm ist, welches die schematische Konstruktion eines Computersystems gemäß diser Erfindung zeigt;
Fig. 2 ein Blockdiagramm ist, welches die Konstruktion einer ersten Ausführung des Computersystems gemäß dieser Erfindung zeigt;
Fig. 3 ein Blockdiagramm ist, welches die detaillierte Konstruktion des Abschnittes eines Buskontrollers aus Fig. 2 zeigt, welcher sich auf diese Erfindung bezieht;
Fig. 4 ein Diagramm ist, welches das Format der Zugriffssteuerdaten zeigt, welche in einem in Fig. 3 gezeigten Register gehalten werden;
Fig. 5A bis 5G Taktdiagramme sind, welche den Betrieb der ersten Ausführung zeigen;
Fig. 6 ein Blockdiagramm ist, welches die Konstruktion einer zweiten Ausführung des Computersystems dieser Erfindung zeigt; und
Fig. 7 ein Blockdiagramm ist, welches die detaillierte Konstruktion des Abschnittes eines Buskontrollers aus Fig. 6 zeigt, welcher sich auf diese Erfindung bezieht.
Es wird nun ein Computersystem beschrieben, gemäß dieser Erfindung, unter Bezugnahme auf die begleitenden Zeichnungen. In Fig. 1 ist eine 32-Bit CPU 11 verbunden mit einem CPU-Bus einschließlich eines CPU-Datenbusses (D31-0) 12 und eines CPU-Adressbusses (A23-2) 24. Die CPU 11 liefert eine Addresse an den CPU-Adressenbus 24, liefert Daten an den CPU-Datenbus 12 und empfängt Daten von dem CPU-Datenbus 12. Ein optionaler arithmetischer Operationsprozessor 25 ist mit dem CPU- Datenbus 12 verbunden und führt die arithmetische Operation aus gemäß des Befehls von der CPU 11. Ein B-Klinkschalter (B- LAT = latch) 13 arbeitet, um den CPU Datenbus 12 an einen Speicherdatenbus (MD31-0) 14 gemäß eines Steuersignals von dem Taktkontroler 21 zu verbinden. Der CPU-Datenbus 12 und der CPU-Adressbus 24 sind jeweils verbunden mit einem Cache- Speicher 19 und einem Cache-Speicher-Kontroller 23. Daten werden ausgelesen aus dem Cache-Speicher 19, ohne Zugriff auf Speicher (DRAM) 17, 18-1 und 18-2, wenn ein Cache-Treffer (cache hit) stattgefunden hat.
Die Speicherabschnitte (DRAM) 17, 18-1 und 18-2 sind verbunden mit dem Speicherdatenbus 14 und einem Speicheradressbus (MA9-0) 26. Ferner werden Steuersignale RAS0 bis RA57 an die Speicherabschnitte 17, 18-1 und 18-2 geliefert. Jede der Speicherabschnitte 17 und 18-1 hat eine Speicherkapazität von 1 MB und ist vorgesehen als ein Standardspeicher. Der Speicherabschnitt 18-2 ist ein Erweiterungsspeicher und kann verwendet werden als Erweiterungsspeicherabschnitte der maximalen Speicherkapazität von 12 MB. Die erweiterbaren Speicherabschnitte sind spezifiziert in der Einheit von 1 MB durch die Signale RAS2-7 und ihre Adresse wird designiert durch Spalten und Zeilenadressen von 10 Bits, geliefert von dem Taktkontroller 21 über den Speicheradressbus 26. Der Klinkschalter (C-LAT) 15 verbindet den Speicherdatenbus 14 und den CPU-Adressbus 24 mit einem Systemdatenbus 16a und einem Systemadressbus 16b des Systembusses 16, ansprechend auf die Taktsteuersignale vom Buskontroller 22.
Der Taktkontroller 21 ist verbunden mit dem CPU-Adressbus 24, dem Speicheradressbus 26, einem Teil des Speicherdatenbusses 14, dem Systemadressbus 16b und dem Cache-Adressbus (CA12-0) und erzeugt verschiedene Taktsteuersignale zur Steuerung des Betriebes des Computersystems. Insbesondere erzeugt der Taktkontroller 21 die Taktsteuersignale zur Steuerung des B- LAT 13 ansprechend auf die Steuerungsdatenausgabe der CPU 11 auf einen CPU-Steuerdatenbus (nicht abgebildet) und ein Übertragungssteuersignal von dem Buskontroller 22. Ferner erzeugt der Taktkontroller 21 eine Speicheradresse und eine Cache-Speicheradresse. Die Cache-Speicheradresse wird geliefert an den Cache-Speicher 19. Ein Buskontroller 22, welcher verbunden ist mit dem Systembus 16, wird verwendet zur Durchführung der Steuerung des Betriebes auf dem Systembus 16. Genauer, erzeugt der Buskontroller 22 das Taktsteuersignal zur Steuerung des C-LAT 15 ansprechend auf die Steuerungsdaten auf einem Systemsteuerungsdatenbus (nicht abgebildet) des Systembusses 16 und eines Übertragungssteuersignals von dem Taktkontroller 21.
Ein BIOS ROM 20 speichert ein Programm zur Steuerung des Dateneingabe-/Ausgabebetriebes, d.h. ein grundlegendes Eingabe/Ausgabe-Systemprogramm (Basic input/output system program). Eine äußere Vorrichtung 34 ist verbunden mit dem Systembus 16 über eine serielle Eingabe/Ausgabe-Schnittstelle 32. Zusätzlich sind verschiedene Schnittstellen verbunden mit dem Systembus 16, aber die Erklärung jener Abschnitte, welche keinen Bezug haben zu dieser Erfindung, wird weggelassen.
Nun wird der Abschnitt der Konstruktion des in Fig. 1 gezeigten Computersystemes, welcher sich auf diese Erfindung bezieht, detailliert unter Bezugnahme auf Fig. 2 beschrieben.
Der Spetcherabschnitt 17 wird betrieben synchronisiert mit dem Eingabetaktgebersignal CLK und enthält einen Speicher 17- 1 von 1 MB und eine Auffrischschaltung 17-2 zur Auffrischung des Speichers 17-1. Der Speicherbereich des Speichers 17-1 enthält einen Bereich zur Speicherung eines Betriebssystems (OS) 10 und einen Bereich zur Speicherung eines Anwendungsprogrammes. Eine Systemumgebung-Einstellroutine 102 ist enthalten in dem OS 100. Der Speicherabschnitt 17 gibt Daten aus, welche spezifiziert sind durch eine Spaltenadresse (MA9-0) und eine Zeilenadresse (MA9-0) auf dem Speicheradressbus 26 an die Speicherbusse (MD31-0) 14. Die Auffrischschaltung 17-2 erzeugt eine Haltanfrage und gibt diese aus an die CPU 11 ansprechend auf einen Eingabeauffrischbefehl RFRS und führt den Auffrischvorgang für den Speicher 17-1 durch.
Die CPU 11 wird betrieben synchronisiert mit dem Eingabetaktsignal CLK, um eine Adresse an den CPU Adressbus (A23-2) 24 auszugeben, Daten zu empfangen auf den Speicherdatenbussen (MD31-0) 14 über den Klinkschalter (B- LAT) 13 und die CPU Datenbusse (D31-0) 12 und Daten auszugeben an die Speicherbusse MD31-0. Die CPU 11 führt die Systemungebungs-Einstellroutine 102 im Betriebssystem (OS) 100 durch, ansprechend auf einen Systemumgebungs- Einstellbefehl, welcher eingegeben wird nach dem set-up (Einrichten) des Computersystems. In der Routine 102 werden Zugriffssteuerdaten eingegeben und gehalten. Wenn das Computersystem gestartet wird bei normaler Verwendung, wird die Routine 102 automatisch ausgeführt und die gehaltenen Zugriffs-Steuerdaten werden ausgegeben an den Buskontroller 22 über die B- und C-LATS 13 und 15. Das Anwendungsprogramm in dem Speicher 17-1 wird von der CPU 11 ausgeführt unter der Steuerung des OS 100.
Der B-LAT 13 klinkt Daten auf dem Speicherdatenbus 14 oder dem CPU-Datenbus 12 ein, ansprechend auf das Taktsteuersignal von dem Taktkontroller 21 und überträgt die eingeklinkten Daten an die CPU Datenbusse 12 oder den Speicherdatenbus 14. Der C-LAT 15 klinkt Daten auf dem Speicherdatenbus 14 oder dem Datenbus 16a ein, ansprechend auf das Taktsteuersignal von Buskontroller 22 und überträgt die eingeklinkten Daten an die CPU Datenbusse 16a oder den Speicherdatenbus 14. Auch klinkt der C-LAT 15 gleichzeitig eine Adresse auf dem CPU Adressbus 24 ein, ansprechend auf das Taktsteuersignal von dem Buskontroller 22 und überträgt die eingeklinkte Adresse auf den Systemadressbus 16b.
Der Taktkontroller 21 hat einen Taktgeber (nicht abgebildet), welcher darin vorgesehen ist und ein Taktsignal CLK2 von 40 MHz liefert, ein Taktsignal CLK von 20 MHz und ein Taktsignal CK32M von 32 MHz an den Buskontroller 22. Ferner wird das Taktsignal CLK geliefert an die CPU 11 und den Speicherabschnitt 17. Der Buskontroller 22 empfängt die Zugriffssteuerdaten von der CPU 11 und verändert die Betriebstaktfrequenz des Systembusses 16 in Übereinstimmung mit dem Frequenzveränderungsbit in den Zugriffssteuerdaten während der Auffrischvorgang durchgeführt wird. Der Kontroller 22 erzeugt auch das Auffrisch-Befehlssignal RFRS und gibt dieses an den Speicherabschnitt 17 aus.
Die detaillierte Konstruktion des Buskontrollers 22 wird erklärt unter Bezugnahme auf Fig. 3.
Der Buskontroller 22 enthält einen Auffrischkontroller 239, ein Zugriffssteuerdatenregister 238, Invertierer 221 und 222, UND-Gatter 223 bis 228, ODER-Gatter 229 bis 231, D-Typ-Flip- Flops (F/F) 232 bis 237 und einen 1/2-Frequenzteiler 240. Der Invertierer 221, die UND-Gatter 223, 224 und 225 und der F/F- 232 bilden einen Abschnitt 112 zur Erzeugung eines Frequenzveränderungsbefehls, und der Auffrischkontroller 239, das Register 238 und der Frequenzveränderungsbefehls- Erzeugungsabschnitt 112 bilden einen Befehlserzeugungsabschnitt 102. Ferner bilden der Invertierer 222, die UND-Gatter 226 und 228, die F/Fs 234 bis 237, die ODER-Gatter 230 und 231 und der Frequenzteiler 240 einen Frequenzveränderungsabschnitt.
Der Auffrischkontroller 239 erzeugt ein Auffrischbefehlssignal RFRS in regulären Zeitintervallen, ansprechend auf das Signal CLK von dem Taktkontroller 21 und liefert das Auffrisch-Befehlssignal RFRS an den Inverter 221, die UND-Gatter 224 und die Auffrisch-Schaltung 17-2 des Speicherabschnittes 17. Das Register 238 empfängt Zugriffsssteuerdaten von der CPU 11 über den Systembus 16 und hält diese darin. Das Format der Zugriffssteuerdaten ist in Fig. 4 gezeigt. Ein sechstes Bit für die Zugriffssteuerdaten ist ein Datenbit FSYNC, welches sich auf diese Erfindung bezieht. Das Bit wird auf eine logische "0" gesetzt, wenn der Systembus bei einer Frequenz von 10 MHz betrieben werden soll, und auf eine logische "1", wenn der Systembus bei einer Frequenz von 8 MHz betrieben werden soll. Die anderen Datenbits haben keine Beziehung zu dieser Erfindung und ihre Erläuterung wird daher weggelassen. Das Bit-Datum FSYNC wird dem UND-Gatter 224 zugeführt.
Das UND-Gatter 223 empfängt eine Ausgabe von Invertierer 221 und eine Q-Ausgabe von dem F/F 232 und liefert eine Ausgabe entsprechend dem Ergebnis der logischen UND-Operation an das ODER-Gatter 229. Das UND-Gatter 229 liefert eine Ausgabe entsprechend dem logischen Produkt des Datenbits SFSYNC, welches im Register 238 gehalten wird und des Signales RFRS an das ODER-Gater 229. Eine Ausgabe des ODER-Gatters 229 wird geliefert an den D-Eingabeanschluß des F/F 232. Der Taktgeber-Eingabeanschluß des F/F 232 wird mit dem Taktgebersignal CLK2 von 40 MHz von dem Taktkontroller 21 versorgt. Eine Q-Ausgabe des F/F 232 wird an die UND-Gatter 223 und 225 geliefert. Der andere Eingabeanschluß des UND- Gatters 225 ist verbunden mit einem positiven Spannungsquellenanschluß.
Das Taktsignal CLK von 20 MHz wird geliefert an die Eingabeanschlüsse der F/Fs 234 und 235 und an das ODER-Gatter 230. Das Signal
wird geliefert an das UND-Gatter 226 und den Inverter 222. Das UND-Gatter 226 wird ferner versorgt mit einem -Ausgabe des F/F 237. Das UND-Gatter 226 liefert eine Ausgabe entsprechend dem logischen Produkt des Signals
und der -Ausgabe des F/F 237 an den D- Eingabeanschluß des F/F 234. Eine -Ausgabe des F/F 234 wird geliefert an den D-Eingabeanschluß des F/F 235. Eine - Ausgabe des F/F 235 wird geliefert an das ODER-Gatter 230 und UND-Gatter 237. Das ODER-Gatter 230 liefert eine Ausgabe entsprechend der logischen Summe der -Ausgabe des F/F 235 und des Signals CLK an das UND-Gatter 228.
Die Frequenz des Taktsignals CK32M von 32 MHz wird in 16 MHz geteilt durch den F/F 233 und dann wird das Taktsignal geliefert an die Takteingabeanschlüsse der F/Fs 236 und 237 und an das ODER-Gatter 231. Eine Ausgabe des Inverters 222 wird geliefert an das UND-Gatter 227. Wie oben beschrieben, wird das UND-Gatter ss2 versorgt mit der -Ausgabe des F/F 235. Das UND-Gatters 227 liefert eine Ausgabe entsprechend dem logischen Produkt eines invertierten Signals des Signales
und der -Ausgabe des F/F 235 mit dem D- Eingabeanschluß des F/F 236, dessen -Ausgabe seinerseits geliefert wird an den D-Eingabeanschluß des F/F 237. Eine - Ausgabe des F/F 237 wird geliefert an das ODER-Gatter 231 und das UND-Gatter 226. Das ODER-Gatter 231 liefert eine Ausgabe entsprechend der logischen Summe der -Ausgabe des F/F 237 und des Signales SK16M an das UND-Gatter 228.
Das UND-Gatter 228 liefert eine Ausgabe entsprechend dem logischen Produkt der Ausgaben der ODER-Gatter 230 und 231 an den 1/2-Frequenzteiler 240. Der Frequenzteiler 240 dividiert die Frequenz eines Ausgabesignals des UND-Gatters 228 um 2 und liefert das (1/2)-dividierte Frequenzsignal als ein Signal CLK288 an den Systembus 16.
Nun wird der Betrieb der ersten Ausführung dieser Erfindung erklärt unter Bezugnahme auf die Fig. 5A bis 5G.
Als erstes wird die Spannungsquelle eingeschaltet, um das Computersystem zu starten und das Betriebssystem (OS) 100 wird gestartet. Die Systemumgebungs-Einstellroutine 102 in dem OS 100 wird ausgeführt, die Zugriffssteuerdaten, welche darin gehalten werden, werden ausgelesen und von der CPU 11 an den Buskontroller 220 über die B-LAT 13 und C-LAT 15 geliefert. Als Ergebnis werden die Zugrifssteuerdaten gehalten in dem Register 238. Die Zugriffssteuerdaten werden in der Systemumgebungs-Einstellroutine 102 eingestellt und gehalten, wenn das Computersystem eingerichtet wird und die Routine 102 wird ausgeführt ansprechend auf die Eingabe eines Systemumgebungs-Einstellbefehles von einer Tastatur. Wenn der Systembus 16 bei einer Frequenz von 10 MHz betrieben wird, wird das sechste Datenbit SFYNC der Zugriffsssteuerdaten eingestellt auf den Logikpegel "0". Wenn der Systembus 16 betrieben wird bei iner Frequenz von 8 MHz, wird das sechste Datenbit FSYNC eingestellt auf den Logikpegel "1".
Wenn das Bit FSYNC auf dem Logikpegel "0" ist, wird die Ausgabe des F/F 232 eingestellt auf den Logikpegel "0" und das Signal
wird eingestellt auf den Logikpegel "1". Wenn das Signal
eingestellt wird auf den Logikpegel "1" wird die -Ausgabe des F/F 237 eingestellt auf den Logikpeoel "1" nach einem Takt des Taktgebersignales CK16M, d.h. zu einer Zeit wo der zweite Takt ansteigt. Daher, wird nach einem Takt des Taktsignals CLK die -Ausgabe des F/F 235 auf die logische "0" gesetzt. Als Ergebnis wird das Taktgebarsignal CLK von dem ODER-Gatter 230 an das UND-Gatter 228 gelhefert. Zu diesem Zeitpunkt, da eine Ausgabe des ODER- Gatters 231 auf den Logik-Pegel "1" eingestellt wird, wird eine Ausgabe des UND-Gatters 228 ein Taktsignal von 20 MHz, welches seinerseits dividiert wird mittels des Frequenzteiles 240 zur Erzeugung eines Taktsignales von 10 MHz als Signal CLK288.
In einem Fall, wo der Betriebstakt des Systembusses 16 auf 8 MHz eingestellt wird in der Systemumgebungs-Einstellroutine 102, beinhalten die Zugriffssteuerdaten das Bit FSYNC der Logik "1". Die Zugriffssteuerdaten werden von der CPU11 geliefert und in dem Register 238 eingestellt. Zu diesem Zeitpunkt, sogar wenn die -Ausgabe des F/F 232 eingestellt wird auf die logik "0", wird die -Ausgabe des F/F 232 immer eingeszellt auf den Logikpegel "1", wenn ein Befehissignal RFRS der Logik "1" erzeugt wird von dem Auffrischkontroller 239, wie in Fig. 5C gezeigt. Dann, wird die -Ausgabe des F/F 232 eingestellt gehalten auf der logischen "1". Als Ergebnis wird das Signal
eingestellt auf die Logik "0", wie in Fig. 5E gezeigt.
Sogar wenn die -Ausgabe des F/F 235 eingestellt wird auf den Logikpegel "0" wenn das Signal
auf den Logikpegel "0" eingestellt wird, wird die -Ausgabe des F/F 235 eingestellt auf den Logikpegel "1" nach einem Takt des Taktsignales CLK, da die -Ausgabe des F/F 237 eingestellt ist auf die Logik "1". Zu diesem Zeitpunkt, da die -Ausgabe des F/F 237 eingestellt gehalten wird auf die Logik "1", werden zwei Eingabesignale des Logikpegels "1" geliefert an das UND-Gatter 228. Als Ergebnis, wie in Fig. 5F gezeigt, wird eine Ausgabe des UND-Gatters eingestellt gehalten auf der Logik "1". Ferner, wenn das Signal
eingestellt wird auf die Logik "0", wird die -Ausgabe des F/F 237 eingestellt auf den Logikpegel "0" nach einem Takt des Signales CK16M, wenn die -Ausgabe des F/F 235 eingestellt worden ist auf den Logikpegel "1". Daher erlaubt das ODER- Gatter 231, daß das Taktsignal CK16M hindurchläuft Als Ergebnis, wie in Fig. 5F gezeigt, erscheint wieder das Taktsignal. Das Taktsignal ist das Signal CK16M und wird geteilt mittels des Frequenzteilers 240 und geliefert an den Systembus 16 als ein Taktsignal von 8 MHz.
Wie oben beschrieben, kann in der ersten Ausführung die Frequenz des Betriebstaktes des Systembusses programmäßig eingestellt werden auf die Frequenz, welche eingestellt ist in der systemumgebungs-Einstellroutine zum Zeitpunkt des Startens des Systems.
Nun wird die Konstruktion der zweiten Ausführung dieser Erfindung erklärt, unter Bezugnahme auf Fig. 6.
Da die zweite Ausführung ähnlich ist zur ersten Ausführung, wird nur der Abschnitt der zweiten Ausführung erklärt, welcher verschieden ist von der ersten Ausführung. Man nehme an, daß eine CPU 11 Daten überträgt an eine externe Vorrichtung 34 über eine Schnittstelle 32, welche nur betrieben werden kann bei einer niedrigen Taktgeberfrequenz, während das Anwendungsprogramm ausgeführt wird. Wenn die CPU 11 einen Ausgabebefehl in dem Anwendungsprogramm für die Schnittstelle 32 ausführt, erzeugt die CPU 11 einen Ausgabebefehl und liefert diesen an einen DMAC 30 gemäß eines grundlegenden Eingabe/Ausgabe-Systemprogrammes, welches in BIOS ROM 20 gespeichert ist. Das DMAC 30 liest Daten aus einem Speicherabschnitt 17 aus ansprechend auf den Ausgabebefehl und überträgt die ausgelesenen Daten an die externe Vorrichtung 34 über die Schnittstelle 32. Wenn alle Daten vollständig übertragen sind, erzeugt das DMAC 30 einen Vollendungshinweis an die CPU 11. Ein Buskontroller 22' überwacht den Ausgabebefehl von der CPU 11 an den DMAC 30 und den Vollendungshinweis von dem DMAC 30 an die CPU 11, und setzt programmäßg die Betriebstaktfrequenz des Systembusses von 10 MHz auf 8 MHz. Bei der Erfassung des Ausgabebefehls an die Schnittstelle 32 verändert der Buskontroller 22' die Betriebstaktfrequenz des Systembusses von 16 auf 8 MHz und hält die Frequenz auf 8 MHz, bis der Vollendungshinweis eingegeben wird von dem DMAC 30. Wenn die Betriebstaktfrequenz verändert wird, besteht eine Möglichkeit, daß ein nächster Befehl ausgeführt wird, da die CPU 11 Befehle des Anwendungsprogrammes pipelineartig ausführt. Zu diesem Zeitpunkt, um zu verhindern daß der nächste Befehl ausgeführt wird, wird ein Wartesignal (WAIT) geliefert von dem Buskontroller 22 an die CPU 11, um so die CPU 11 in einen Wartezustand zu versetzen.
Als nächstes wird die Konstruktion des Buskontrollers 22' erklärt, unter Bezugnahme auf Fig. 7. Wie in Fig. 7 gezeigt, beinhaltet der Buskontroller 221 einen Adresskomparator 250, einen Dekoder 252, einen J-K-Flip-Flop (F/F) 254 und ein UND- Gatter 225, um ein Signal
zu erzeugen. Der Adresskomparator 250, der Dekoder 252, der F/F 254 und das UND-Gatter 225 bilden einen Befehlerzeugungsabschnitt 106.
Der Adresskomparator 250 empfängt eine Adresse auf dem Systemadressbus 16b und vergleicht die empfangene Adresse mit gespeicherten Adressen um zu bestimmen, ob die empfangene Adresse mit einer der gespeicherten Adressen übereinstimmt. Die gesceicherte Adresse wird vorbestimmt in der Systemumgebungs-Einstellroutine 102 wenn das Computersystem eingerichtet wird und wird geliefert an den Komparator 250 beim Starten des Computersystems. Wenn eine Übereinstimmung erhalten wird, z.B. wenn erfaßt wird, daß die empfangene Adresse übereinstimmt mit einer Adresse des DMAC 30, gibt der Adresskcmparator 250 ein Steuersignal an den Decoder 252 aus. Der Deccder 252 empfängt und decodiert Daten oder den Ausgabebefehl auf dem Systemdatenbus 16a, ansprechend auf das Steuersignal vom Komparator 250 und prüft, ob er ein Eingabebefehl oder Ausgabebefehl ist.
Wenn die empfangenen Daten der Ausgabebefehl an das DMAC 30 ist, liefert der Decoder 252 ein Signal der Logik "1" an den J-Anschluß des F/F 254. Als Ergebnis wird die -Ausgabe des F/F 254 eingestellt auf die Logik "1" und gleichzeitig wird das Signal
eingestellt auf die Logik "0".
Dann wird der gleiche Vorgang durchgeführt wie in der ersten Ausführung, und der Betriebstakt des Systembusses 16 wird verändert auf 8 MHz. Ein Wartesignalgenerator 256 erzeugt ein Signal WAIT für die CPU 11 zur Verhinderung eines Betriebes der CPU 11 für eine vorbestimmte Zeitperiode ansprechend auf das Signal
Danach, nachdem alle Daten übertragen worden sind, liefert das DMAC 30 den Vollendungshinweis an die CPU 11. Der Vollendungshinweis wird ausgeliefert an den K-Anschluß des F/F 254 und der F/F 254 wird zurückgesetzt, womit die - Ausgabe des F/F 254 auf die logische "0" gesetzt wird. Als Ergebnis wird der Systembus 16 wieder bei einer Frequenz von 10 MHz betrieben. Die Takte in der obigen Erklärung sind die gleichen wie die in Fig. 5A bis 5G gezeigten.
Wie oben beschrieben wird in der zweiten Ausführung die Frequenz des Betriebstakts des Systembusses automatisch auf eine niedrige Frequenz nur dann verändert, wenn auf die Schnittstelle mit einer niedrigen Betriebsgeschwindigkeit zugegriffen wird, während das Anwendungsprogramm ausgeführt wird. Daher kann die durchschnittliche Betriebsgeschwindigkeit des Systemes hochgehalten werden.
Es ist möglich, die Eingabe/Ausgabe-Schnittstelle, welche die Veränderung der Frequenz des Betriebstaktgebers des Systembusses erfordert, in der Systemumgebungs- Einstellroutine zu spezifizieren und deren Adresse in dem Adresskonlparator einzustellen. Und, in der obigen Ausführung, ist nur der Ausgabebefehl beschrieben, aber der Eingabebefehl ist ähnlich.

Claims

1. Computersystem, in welchem eine Betriebstaktfrequenz eines Systembusses verändert werden kann, wobei eine Eingabe- Ausgabe-Vorrichtung an den Systembus gekoppelt ist, umfassend:

eine Programmausführungsvorrichtung (11, 17, 18) zur Ausführung eines Eingabe/Ausgabe-Programms einschließlich eines Eingabe/Ausgabe-Befehls an die Eingabe/Ausgabe- Vorrichtung;

eine Befehlserzeugungsvorrichtung (11, 17, 18) zur Erzeugung eines Frequenzveränderungsbefehles, um auf die Eingabe/Ausgabe-Vorrichtung durch den Systembus bei verschiedenen Betriebstaktfrequnezen zuzugreifen, ansprechend auf den Eingabe/Ausgabe-Befehl, und

eine Veränderungsvorrichtung (104) zur Veränderung der Betriebstaktfrequenz des Systembusses, ansprechend auf den Frequenzveränderungsbefehl und Halten des Systembusses bei verschiedenen Betriebstaktfrequenzen während des Zugreifens auf die Eingabe/Ausgabe-Vorrichtung.

2. System nach Anspruch 1, dadurch gekennzeichnet, daß die Programmausführungsvorrichtung (11, 17, 20) eine Vorrichtung beinhaltet, zur Ausführung einer Systemumgebungs- Einstellroutine, in welcher das Setzen von Steuerdaten, welche auf die Betriebstaktfrequenz des Systembusses hinweisen, programmäßig voreingestellt wird mit einer Eingabevorrichtung, und

die Befehlerzeugungsvorrichtung (102, 106) eine Vorrichtung enthält zur Erzeugung eines Frequenzeinstellbefehles ansprechend auf die Ausführung der Systemumgebungs- Einstellroutine.

3. System nach Anspruch 2, dadurch gekennzeichnet, daß die Procrammausführungsvorrichtung (11, 17) eine Speichervorrichtung (17) enthält, zur Speicherung der Systemumgebungs-Einstellroutine; und

die Befehlerzeugungsvorrichtung (102) beinhaltet:

eine Reaistervorrichtung (238) zum Halten der Einstellsteuerdaten;

eine Auffrischbefehl-Erzeugungsvorrichtung (239) zur Erzeugung eines Auffrischbefehles zur Spezifizierung eines Auffrischprozesses der Speichervorrichtung (17); und

eine Frequenzeinstellbefehl-Erzeugungsvorrichtung (112) zur Erzeugun des Frequenzeinstellbefehles ansprechend auf die Einstellsteuerdaten und den Auffrischbefehl.

4. System nach Anspruch 3, dadurch gekennzeichnet, daß die Programmausführungsvorrichtung beinhaltet:

eine Speichervorrichtung (17, 20) zur Speicherung des Eingabe/Ausgabe-Programmes; und

eine CPU (11) zur Ausführung des Eingabe/Ausgabe-Programmes, wobei die CPU 11 eine Vorrichtung enthält zum Einstellen der Einstelisteuerdaten in der Registervorrichtung (238), ansprechend auf die Ausführung des Eingabe/Ausgabe-Programms.

5. System nach Anspruch 1, dadurch gekennzeichnet, daß das Eingabe/Ausgabe-Programm ein Anwendungsprogramm ist.

6. System nach Anspruch 5, dadurch gekennzeichnet, daß die Befehlerzeugungsvorrichtung (106) beinhaltet:

eine Vorrichtung (250, 252) zur Erzeugung eines Einstellbefehles, ansprechend auf den Eingabe/Ausgabe-Befehl; und

eine Frequenzveränderungsbefehl-Erzeugungsvorrichtung (254) zur Erzeugung des Frequenzveränderungsbefehles ansprechend auf den Einstellbefehl und einen Eingaberücksetzbefehl; wobei die Eingabe/Ausgabe-Vorrichtung den Rücksetzbefehl erzeugt zum Zeitpunkt der Vollendung des Eingabe/Ausgabe-Vorganges, welcher dem Eingabe/Ausgabe-Befehl entspricht.

7. System nach Anspruch 6, dadurch gekennzeichnet, daß die Proarammausführungsvorrichtung beinhaltet:

eine Speichervorrichtung (17, 20) zur Speicherung des Eingabe/Ausgabe-Programms; und

eine CPU (11) zur Ausführung des Eingabe/Ausgabe-Programmes, wobei die CPU (11) eine Vorrichtung enthält zur Erzeugung eines Eingabe-Ausgabe-Befehls, ansprechend auf die Ausführung des Eingabe/Ausgabe-Programms.

8. System nach Anspruch 7, dadurch gekennzeichnet, daß die Eingabe/Ausgabe-Vorrichtung bestimmt wird durch eine Routine zur Einstellung der Systemumgebung, wobei die Routine ein Teil des Betriebssystemes ist.

9. System nach Anspruch 7, dadurch gekennzeichnet, daß es ferner eine Wartesignal-Erzeugungsvorrichtung (256) umfaßt, zur Erzeugung und Ausgabe eines Wartesignales an die CPU (11) ansprechend auf den Frequenzveränderungsbefehl, wobei der Prozessor (11) die Ausführung des Programmes ansprechend auf das Wartesignal unterbricht.

10. System nach Anspruch 1, dadurch gekennzeichnet, daß die Veränderungsvorrichtung (104) ferner eine Vorrichtung (234, 235, 236, 237, 230, 231) umfaßt, zur Verhinderung der Ausgabe zumindest eines Taktes bevor die Betriebstaktrequenz verändert wird.

11. Ein Verfahren zur Veränderung der Betriebstaktfrequenz eines Systembusses in einem Computersystem, wobei eine Eingabe/Ausgabevorrichtung gekoppelt ist an den Systembus, umfassend die Schritte:

Ausführung eines Eingabe/Ausgabe-Programms einschließlich eines Eingabe/Ausgabe-Befehls an die Eingabe/Ausgabe- Vorrichtung;

Erzeugung eines Frequenzveränderungsbefehles und Zugriff auf die Eingabe/Ausgabe-Vorrichtung durch den Systembus bei verschiedenen Betriebstaktfrequenzen, ansprechend auf den Eingabe/Ausgabe-Befehl; und

Verändern der Betriebstaktfrequenz des Systembusses, ansprechend auf den Frequenzveränderungsbefehl und Halten des Systembusses bei der verschiedenen Betriebstaktfrequenz während des Zugriffes auf die Eingabe/Ausgabe-Vorrichtung.

12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß der Schritt der Ausführung des Eingabe/Ausgabe-Programmes die Schritte enthält:

Programmmäßiges Setzen der Steuerdaten, welche die Betriebstaktfrequenz des Systembusses bezeichnen auf einer Systemumgebungs-Einstellroutine mit einer Eingabevorrichtung;

Ausführen der Systemumgebungs-Einstellroutine; und

Erzeugung eines Frequenzeinstellbefehles, ansprechend auf die Ausführung der Systemumgebungs-Einstellroutine.

13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß der Schritt der Erzeugung des Frequenzeinstellbefehls die folgenden Schritte enthält:

Erzeugen eines Auffrischbefehles zur Spezifizierung des Auffrischprozesses für die Speichervorrichtung; und

Erzeugen eines Frequenzeinstellbefehles, ansprechend auf die Einstellsteuerdaten und den Auffrischbefehl.

14. Verfahren nach Anspruch 13, dadurch gekennzeichnet, daß der Schritt der Ausführung der Eingabe/Ausgabe-Programmes die Schritte enthält:

Ausführen des Eingabe/Ausgabe-Programmes, welches in der Speichervorrichtung gespeichert ist; und

Erzeugen der Einstell-Steuerdaten gemäß der Ausführung des Eingabe/Ausgabe-Programmes.

15. System nach Anspruch 11, dadurch gekennzeichnet, daß

das Eingabe/Ausgabe-Programm ein Anwendungsprogramm ist.

16. Verfahren nach Anspruch 15, dadurch gekennzeichnet, daß der Schritt der Erzeugung des Frequenzveränderungsbefehles die Schritte enthält:

Erzeugen eines Einstellbefehles ansprechend auf den Eingabe/Ausgabe-Befehl;

Erzeugen eines Rücksetzbefehles zu einem Zeitpunkt der Vollendung des Eingabe/Ausgabe-Vorganges; und

Erzeugen des Frequenzveränderungsbefehles ansprechend auf den Einstellbefehl und den Zurücksetzbefehl.

17. Verfahren nach Anspruch 16, dadurch gekennzeichnet, daß der Schritt der Ausführung des Eingabe/Ausgabe-Programmes die Schritte enthält:

Ausführen des Eingabe/Ausgabe-Programmes; und

Erzeugen eines Eingabe/Ausgabe-Befehles gemäß der Ausführung des Eingabe/Ausgabe-Programmes.

18. Verfahren nach Anspruch 17, dadurch gekennzeichnet, daß die Eingabe/Ausgabe-Vorrichtung bestimmt wird durch eine Routine zur Einstellung der Systemumgebung, wobei die Routine ein Teil des Betriebssystemes ist.

19. Verfahren nach Anspruch 17, dadurch gekennzeichnet, daß der Schritt der Erzeugung des Frequenzveränderungssignales einen Schritt enthält zur Erzeugung eines Wartesignales, ansprechend auf den Frequenzveränderungsbefehl, und der Programmausführungsschritt einen Schritt enthält zur Unterbrechung des Eingabe/Ausgabe-Programms ansprechend auf das Wartesignal.

20. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß es ferner einen Schritt umfaßt zur Verhinderung der Ausgabe eines Taktes unmittelbar vor der Veränderung der Betriebstaktfrequenz.