JP4017822B2

JP4017822B2 - データの伝送を制御する装置

Info

Publication number: JP4017822B2
Application number: JP2000539426A
Authority: JP
Inventors: タルツ，ジュリ; ジヨンテステイン，ウイリアム
Original assignee: Thomson Licensing SAS
Current assignee: Thomson Licensing SAS
Priority date: 1997-12-18
Filing date: 1997-12-18
Publication date: 2007-12-05
Anticipated expiration: 2017-12-18
Also published as: EP1071998B1; WO1999031598A1; JP2002508645A; EP1071998A1; AU5530598A; KR100641744B1; DE69728578D1; KR20010040302A; DE69728578T2

Description

【０００１】
発明の属する技術分野
本発明はディジタル・データバス・システムに関する。
【０００２】
発明の背景
消費者向け電子システムのようなシステムは、装置相互間で情報を通信するためのデータバスを使用して互に結合される集積回路のような各種の装置を含んでいる。このような形式のシステムの例に、制御用マイクロプロセッサからの同調データをチューナに通信してチューナを特定のチャンネルに同調させるＩ²Ｃシリアルバスを含むテレビジョン受像機がある。Ｉ²Ｃデータバスは周知のシリアルバスで、バスに接続された装置（デバイス）相互間で情報を伝送する、２つのバスラインと、ＳＣＬと称されるクロックラインと、ＳＤＡと称されるシリアル・データラインとを含んでいる。各装置には、特定の装置に導かれるべきバス上で通信を可能にするための固有の（ユニークな）アドレスが割当てられている。各装置は、装置の機能による要求に応じて、データを送信し、データを受信し、または送受信の両方を行うことができる。データの送信および受信に加えて、各装置はデータの転送を行うときにマスター（ｍａｓｔｅｒ）またはスレーブ（ｓｌａｖｅ）として機能することもできる。マスターは、バス上のデータの転送を開始し、その転送を行わせるためのクロック信号を発生する装置である。そのとき、アドレスされたすべての装置はスレーブと考えられる。
【０００３】
Ｉ²Ｃバスは、１つ以上の装置がそのバスを制御できることを意味するマルチ・マスター・バスである。マスターは、通常は、マイクロプロセッサ、マイクロコンピュータ、またはマイクロコントローラのような制御装置である（ここでは“コントローラ”（制御装置）とも称される）。バスに１つ以上のマイクロコントローラを接続できることは、１つのマスターがバス上で同時にデータの転送を開始することを試みることができることを意味する。アービトレーション（ａｒｂｉｔｒａｔｉｏｎ：調停）として知られている処理は、このようなイベント（ｅｖｅｎｔ：事象）をうまく解決するものである。アービトレーションは、バスに対するすべてのＩ²Ｃインタフェースのワイヤード・アンド（ｗｉｒｅｄ−ＡＮＤ）接続に依存している。もし、２つまたはそれ以上のマスターがバス上に情報を配置しようとすると、他のマスターが論理０（ゼロ）を発生しているときに論理１を発生する第１のマスターはアービトレーションを失う。アービトレーション期間中のクロック信号は、ＳＣＬラインへのワイヤード・アンド（ｗｉｒｅｄ−ＡＮＤ）接続を使用して各マスターによって発生された各クロックの同期された組合せである。Ｉ²Ｃバス・プロトコル用の仕様は、バスに接続された装置の出力段が、ワイヤード・アンド機能を実行するためにオープン・ドレインまたはオープン・コレクタを持っていることを規定している。その結果、バスラインのプルアップは、通常、バスラインと電圧源の間に接続されたプルアップ抵抗によって行なわれる。
【０００４】
Ｉ²Ｃバス上でのクロック信号の発生は、常にマスター装置が分担している。各マスターは、バス上のデータを送信するときはそれ自身のクロック信号を発生する。クロックの論理高レベル（Ｈ）期間中のみデータは有効である。１つのマスターからのバスクロックは、アービトレーションが生じたとき、またはクロック信号がクロックラインをホールドダウン（ｈｏｌｄｉｎｇｄｏｗｎ）する低速スレーブ装置によって引き伸ばされるときに、別のマスターによって変えられるだけである。例えば、ＳＤＡライン上に置かれた情報のすべてのバイト（すなわち、８ビットの情報）の後に、応答（肯定応答）ビットが続かなければならない。肯定応答に関連するクロックパルスはマスターによって発生される。応答（肯定応答）クロックパルスの期間中は、送信機はＳＤＡラインを解放し、受信機はＳＤＡラインをプルダウンしなければならない。受信装置は、例えば、送信装置を強制的に待機状態にするＳＣＬラインを低レベル（Ｌ）に保持することによって、割り込み動作を行わせるような何らかの他の機能を実行するまで、別のデータ・バイトの受信を遅らせることができる。Ｉ²Ｃバスの動作およびプロトコルについては、アドリアヌスＰ．Ｍ．Ｍ．モエランズ（ＡｄｒｉａｎｕｓＰ．Ｍ．Ｍ．Ｍｏｅｌａｎｄｓ）およびハーマンシュッテ（ＨｅｒｍａｎＳｃｈｕｔｔｅ）氏に対して発行された米国特許第４，６８９，７４０号明細書中で詳細に説明されている。
【０００５】
発明の概要
本発明は、一つには、多くのコンパチブルな（互換性のある）装置の単純性と有用性はＩ²Ｃのようなバス・プロトコルを望ましいものにするが、そのバス・プロトコルに関連するバス・ドライバの形式はある応用例では充分ではない可能性があるということを認識したことにある。例えば、Ｉ²Ｃバスシステムと共に使用されるバス・ドライバは、典型的にはオープン・コレクタ（またはドレイン）装置を使用しており、そのバスラインと基準電圧源とに結合されたプルアップ抵抗を具備している。プルアップ抵抗の抵抗と組み合わされたバスラインの容量性負荷は、このバスラインがプルアップされる速度を著しく低下させることがある。さらに、この容量性負荷はバスに結合される装置の数と共に増大する。これは、バス・ドライバの機能を含む装置（ここで使用されている“装置”という用語には集積回路およびテレビジョン受像機のような装置が含まれることに留意されたい）の生産試験（本番試験）期間中のような高速性と高い容量性負荷とを必要とする適用例で問題を生じさせる可能性がある。さらに、マスターは、スレーブ装置との通信の他に、実行すべき多くの他のタスク（ｔａｓｋ：仕事）をもっている。従って、マスター装置とスレーブ装置の間で可及的に速い通信を実行するために、大きな負荷を有するＩ²Ｃバスのようなバスを駆動（ドライブ）するのに適したバスドライバに対するニーズ（必要性）が存在する。
【０００６】
さらに、本願の発明者は、高速で大きな負荷を駆動することができるバス・ドライバの変形された形式を使用することは、既存のバス・コンパチブル装置とのコンパチブル性（互換性）がなくなる可能性があることを認識した。特に、既存のＩ²Ｃコンパチブル装置は、プルアップ抵抗で高レベル（Ｈ）に維持されたバスラインを（例えば、応答（肯定応答）期間中または待機状態にするために）プルダウンするためだけの充分な電流シンキング（ｓｉｎｋｉｎｇ：吸い込み）機能をもつように設計されている。このような電流シンキング機能は高速ドライバ回路によって駆動されるバスラインをプルダウンするのに不充分である。
【０００７】
また、発明者は、重負荷されたバスを通して高いデータレート（ｒａｔｅ：速度、率）でデータを通信することは望ましいが、そうすると不所望なノイズ効果が生ずることを認識した。高データレートでデータバスを通してデータを駆動することは、高い周波数の高調波成分をもった高速信号エッジ（端縁）の使用を含む。例えば、テレビジョン・システムでは、これらの高い周波数の高調波は、ビデオ信号処理チャンネルにノイズを導入し、表示されたビデオイメージ（画像）中に好ましくないノイズ効果を生じさせる可能性がある。
【０００８】
本発明は、また一つには上述の問題を解決するデータバスにデータを結合する装置を提供することにある。さらに詳しくいえば、本発明の特徴に従って構成された装置は、データバスと、第１の動作モード期間中に上記データバス上で第１のレート（速度、率）で第１の状態と第２の状態の間で信号を変化させる受動装置と、第２の動作モード期間中に上記第１のレートとは異なる第２のレートで上記第１の状態と上記第２の状態の間で信号を変化させるためにイネーブルされる能動装置とを含んでいる。第２の動作モードは、応答（肯定応答）状態またはデータ読取り状態のようなバスの特定の状態に相当する。
【０００９】
本発明の他の特徴によれば、装置によって発生された情報はプッシュプル装置を介してＩ²Ｃデータバスに結合される。本発明の他の特徴は、第１と第２の動作モードを有するプッシュプル装置を含んでいる。プッシュプル装置は、第１の動作期間中は情報を第１のレートでＩ²Ｃバスに結合する。プッシュプル装置は、第２の動作モード期間中は情報を第２のレートでＩ²Ｃバスに結合する。
【００１０】
本発明の他の特徴によれば、装置は、データをデータバスに結合する装置と、テレビジョン信号の第１の部分と第２の部分とを示すタイミング信号を発生するタイミング信号発生器とを含んでいる。結合装置は、この結合装置が、テレビジョン信号の第１の部分の期間中は第１のレートでデータをデータバスに結合し、上記テレビジョン信号の第２の部分の期間中は第２のレートでデータをデータバスに結合するように、上記タイミング信号に応答して制御装置によって制御される。テレビジョン信号の第１の部分は有効（アクティブ）ビデオ期間を含み、テレビジョン信号の第２の部分は帰線消去（ブランキング）期間を含む。データがデータバスに結合される第１のレートはデータがデータバスに結合される第２のレート以下である。結合装置に含まれたプッシュプル装置はテレビジョン信号の第１の部分の期間中はディセーブルされ、テレビジョン信号の第２の部分の期間中は第２のレートでデータをデータバス上に駆動する（運ぶ）ためにイネーブルされる。
【００１１】
発明の実施の形態
本発明は、図面を参照することによってより良く理解することができる。
図１に示されたＩ²Ｃバス・システムのような通常のデータバス・システムにおいて、Ｉ²Ｃ６によってマスター装置（デバイス、機器）２がスレーブ装置４（スレーブ＃１で示されている）に接続されている。Ｉ²Ｃバスの協定（ｃｏｎｖｅｎｔｉｏｎ：コンベンション）によれば、それぞれ符号ＳＤＡおよびＳＣＬを用いて、この明細書で説明するおよび図面に示したＩ²Ｃバスの実施形態におけるシリアル・データラインおよびクロック・ラインを識別する。マスター装置２は各バスラインを駆動するドライバ（駆動器）を具えている。より具体的には、図１におけるバスラインＳＣＬおよびＳＤＡは、それに結合されたＮＰＮバイポーラ・トランジスタ８および１０をそれぞれ用いて駆動される。
【００１２】
各トランジスタ８および１０のベースはそれぞれの１つのインバータ１１、１２の出力に接続されている。それぞれの駆動信号ＳＣＬＤＲＩＶＥおよびＳＤＡＤＲＩＶＥは、対応するインバータ１１、１２の入力に結合される。ＳＣＬドライブ（ＤＲＩＶＥ）信号またはＳＤＡドライブ（ＤＲＩＶＥ）信号が論理高レベル（Ｈ）にあるとき、それぞれのＮＰＮトランジスタ８または９は、ターンオンせず（付勢されず）、それぞれプルアップ（ｐｕｌｌ−ｕｐ）抵抗Ｒ_CおよびＲ_Dを介して、バスラインＳＣＬおよびＳＤＡを図１における高レベル（Ｈ）、例えば５Ｖにプルアップするようにする。ＳＣＬドライブ信号またはＳＤＡドライブ信号が論理低レベル（Ｌ）にあるとき、それぞれのＮＰＮトランジスタ８または９がターンオンして（付勢されて）、それぞれのバスラインを図１における低レベル（Ｌ）に、例えば回路接地レベルにプルダウン（ｐｕｌｌ−ｄｏｗｎ）する。
【００１３】
スレーブ装置４に含まれているプルダウン装置は、図１において、インバータ１４の出力に接続されたベース端子を有するＮＰＮバイポーラ・トランジスタ１３として実装構成（ｉｍｐｌｅｍｅｎｔ：インプレメント）されている。トランジスタ１３は、そのベースにおいて論理高レベル（Ｈ）信号を受信したとき、ＳＤＡラインをプルダウンする。インバータ１４の入力は信号“リード・データ（データ読取り）”を受信するように結合される。トランジスタ１３によるＳＤＡラインのプルダウンは、データがスレーブ装置４から読出されているときに生じ、例えば“リード・データ”入力が高レベル（Ｈ）と低レベル（Ｌ）の間で切換えられる（スイッチングされる）ときに生じる。スレーブ装置４によってＳＣＬおよびＳＤＡバスラインから受信したデータは、データを処理する受信機論理（ロジック）に結合される。
【００１４】
ＳＣＬライン・プルアップ抵抗はＲ_Cで示されており、ＳＤＡライン・プルアップ抵抗はＲ_Dで示されている。各プルアップ抵抗は、一端が典型例の５Ｖ電源電圧に、また一端がそれぞれのバスラインのまとめられた（ｌｕｍｐｅｄ）同等の容量（キャパシタンス）を表すそれぞれのキャパシタＣ_CまたはＣ_Dに接続されている。ＳＤＡおよびＳＣＬバスラインは図１に示した他のスレーブ装置にも接続されている。ＳＣＬラインが、クロック信号を発生するマスター装置からだけの出力、例えば図１における装置２からだけの出力である間は、ＳＤＡラインは双方向性である。
【００１５】
図２のＡ〜Ｄは、それぞれＳＣＬドライブ（ＤＲＩＶＥ）信号、ＳＣＬライン上に存在する信号、ＳＤＡドライブ（ＤＲＩＶＥ）信号およびＳＤＡライン上に存在する信号である。ＳＣＬドライブ信号およびＳＤＡドライブ信号は、図１におけるバス・ドライバ装置８、１１および１０、１２のような装置を結合することによって、ＳＣＬおよびＳＤＡバスラインにそれぞれ結合される駆動信号である。図２のＡ〜Ｄには、応答または肯定応答（ＡＣＫＮＯＷＬＥＤＧＥ：ＡＣＫ）ビットを含む９ビット伝送が、信号ＳＣＬドライブ、ＳＣＬ、ＳＤＡドライブおよびＳＤＡの波形によって示されている。符号“低Ｃ_C”（ローＣ_C、ＬＣ_C）で示された信号ＳＣＬの波形の実線部分は、ＳＣＬライン上に負荷として加えられる（ロードする）小さい容量（キャパシタンス）から生じるＳＣＬライン上の信号波形を示している。符号“高Ｃ_C”（ハイＣ_C、ＨＣ_C）で示された信号ＳＣＬの波形の破線部分は、ＳＣＬライン上の大きい容量負荷から生じるＳＣＬライン上の信号波形を示している。同様に、小さい容量を負荷として加えたＳＤＡライン（ＳＤＡ波形の実線部分は符号“低Ｃ_D”（ローＣ_D、ＬＣ_D）で示されている）、および大きい容量を負荷として加えたＳＤＡライン（ＳＤＡ波形の破線部分は符号“高Ｃ_D”（ハイＣ_D、ＨＣ_D）で示されている）が示されている。応答または肯定応答（ＡＣＫ）期間におけるデータ状態（論理０および１）（応答または肯定応答（ＡＣＫ）期間において、マスターによる肯定応答（ＡＣＫ）クロック・パルスの発生によって、送信機による受信機によるＳＤＡラインの解放によって、およびＳＤＡラインのプルダウンによって生じるデータ状態）も、図２のＡ〜Ｄに示されている。
【００１６】
図３は、本発明の原理によるデータバスを駆動する装置を示している。高い負荷が加わったバスライン上で、より高いデータレート（周波数）を形成するために、例えば速い生産試験（本番試験）を可能にするために、図３はバスラインに負荷として加えられる大きい容量に関係付けられる遅い立上り時間を減少させるためのシステムを示している。特に、マスター装置２内のバス・ドライバは、バスラインの能動プルアップおよびプルダウンを形成するバッファ装置１５および１６を含んでいる。より具体的には、トライステート（３状態）バッファ１５および１６はプッシュプル・モードといわれる高速モードでバスラインＳＣＬおよびＳＤＡを駆動する。通常の形態（受動プルアップ抵抗を介した低速モードで）のバスの動作も可能である。しかし、通常のモードと比較して、プッシュプル・モードにおいては、トライステート・バッファ１５および１６は常に活動状態になっており、バスラインは、トライステート・バッファによって形成される相対的に大きいソース電流を介してはるかにより速く論理高レベル（Ｈ）になるように駆動される。
【００１７】
図３におけるバッファ１５および１６のようなトライステート・バッファ（ｔｒｉ−ｓｔａｔｅｂｕｆｆｅｒ）は図４に示されているような形式で実装構成することができる。図４は電界効果トランジスタ（ＦＥＴ）を用いた実施形態を示しているが、バイポーラおよび電解効果トランジスタを含めた種々の技術を用いてそのドライバを実装構成することができる。図４において、ＰＭＯＳトランジスタ１７およびＮＭＯＳトランジスタ１８の両ドレイン端子は互いに結合されている。トランジスタ１７のソース端子は電源電圧、例えば５Ｖに結合されており、トランジスタ１８のソース端子は基準電位、例えば接地点に結合されている。トランジスタ１７のゲート端子はＮＡＮＤゲート３４の出力に結合されており、そのＮＡＮＤゲートは、入力として、バス上へと駆動されるデータ入力信号ＩＮＰＵＴと、イネーブル信号ＥＮＡＢＬＥと有する。トランジスタ１８のゲート端子はＮＯＲゲート３２の出力に結合されており、そのＮＯＲゲートは、入力として、入力信号ＩＮＰＵＴと、イネーブル信号ＥＮＡＢＬＥを反転した信号（インバータ３０を介して反転した信号）とを有する。信号ＥＮＡＢＬＥが高レベル（論理１）のとき、そのバッファは、データを送信するようにイネーブルされる。具体的には、イネーブルされたとき、入力信号ＩＮＰＵＴ上の論理０（ゼロ）値はＮＯＲゲート３２とトランジスタ１８とを介してバス（信号ＯＵＴＰＵＴ）にパス（ｐａｓｓ）され、一方、入力信号ＩＮＰＵＴ上の論理１値はＮＡＮＤゲート３４とトランジスタ１７とを介してバスにパスされる。
【００１８】
図３を参照すると、ＰＰモード信号ＰＰＭＯＤＥ（Ｐｕｓｈ−ＰｕｌｌＭＯＤＥ：プッシュプル・モード）がマイクロプロセッサ２７によって発生される。マイクロプロセッサ２７は、マスター２がプッシュプル・モードで動作しているかまたは通常モードで動作しているかを決定する高論理レベル（Ｈ）のＰＰモード信号または低論理レベル（Ｌ）のＰＰモード信号のいずれを発生するかを決定する。ＰＰモード信号ＰＰＭＯＤＥは、インバータ２０を介してＮＡＮＤゲート２２の１つの入力に結合される。ＳＣＬドライブ信号ＳＣＬＤＲＩＶＥも、マイクロプロセッサ２７によって発生されて、ＮＡＮＤゲート２２の他の入力に結合される。ＮＡＮＤゲート２２の出力は、ＰＰモード信号ＰＰＭＯＤＥが論理高レベル（Ｈ）であるときにバッファ１５が常にイネーブルされるような、トライステート・バッファ１５に対するイネーブル信号ＥＮＡＢＬＥを供給する。トライステート・バッファ１５が第１の状態でイネーブルされている間は、論理高（Ｈ）ＳＣＬドライブ信号との関係でトライステート・バッファ１５における活動状態の装置（デバイス）によってＳＣＬバスラインが論理高レベル（Ｈ）にプルアップされる。トライステート・バッファ１５が第２の状態でイネーブルされている間は、論理低（Ｌ）ＳＣＬドライブ信号との関係でトライステート・バッファ１５によってＳＣＬバスラインが論理低レベル（Ｌ）にプルダウンされる。ＰＰモード信号ＰＰＭＯＤＥが論理高レベル（Ｈ）であるとき、トライステート・バッファ１５は常にイネーブルされて、ＳＣＬバスラインを駆動し、第１と第２の信号状態（高論理レベル（Ｈ）と低論理レベル（Ｌ））の間でラインＳＣＬを変化させる。
【００１９】
プッシュプル・モードを用いてバスラインＳＤＡ上で論理高レベル（Ｈ）を形成するために、マスター２は、アドレスされたスレーブからデータを読み出しても、またスレーブによって発生された肯定応答（ＡＣＫ）ビット用のＳＣＬクロック・パルスを発生してもいけない。ＰＰモード信号ＰＰＭＯＤＥは、インバータ２１を介してＮＡＮＤゲート２３の１つの入力にも結合される。ＳＤＡドライブ信号ＳＤＡＤＲＩＶＥも、マイクロプロセッサ２７によって発生され、ＮＡＮＤゲート２３の他の入力に結合される。ＮＡＮＤゲート２３の出力は、信号ＰＰＭＯＤＥが論理高レベル（Ｈ）であるときにバッファ１６が常にイネーブルされるような、トライステート・バッファ１６に対するイネーブル信号を供給する。トライステート・バッファ１６がイネーブルされている間は、論理高（Ｈ）ＳＤＡドライブ信号との関係でトライステート・バッファ１６に含まれている活動状態の装置（デバイス）によってＳＤＡバスラインが論理高レベル（Ｈ）にプルアップされ、一方、論理低（Ｌ）ＳＤＡドライブ信号との関係でトライステート・バッファ１６によってＳＤＡバスラインが論理低レベル（Ｌ）にプルダウンされる。
【００２０】
マスター２がリード（読出し）サイクルまたは応答若しくは肯定応答期間にあるとき、マイクロプロセッサ２７は論理低（Ｌ）ＰＰモード信号を発生し、ＳＣＬおよびＳＤＡドライブ信号がそれぞれ論理高レベル（Ｈ）にあるときでもバッファ１５および１６がディセーブルされる。この瞬間（場合）において、ＳＣＬおよびＳＤＡバスは、通常モードで、それぞれ外部抵抗Ｒ_CおよびＲ_Dによって高レベル（Ｈ）にプルアップされるように動作している。これらの時間の期間において、マイクロプロセッサ２７は論理低レベル（Ｌ）ＰＰモード信号を発生する。従って、通常動作モードでは、ＰＰモード信号ＰＰＭＯＤＥは論理低（Ｌ）の制御ビットであり、ＳＣＬドライブおよびＳＤＡドライブ信号が論理高レベル（Ｈ）であるときに、Ｉ²Ｃバスを駆動しているトライステート・バッファは高出力インピーダンス状態にある。換言すると、ＳＣＬドライブおよびＳＤＡドライブ信号が論理“１”であるとき、プッシュプル・モードはターンオフされる。ＰＰモード信号ＰＰＭＯＤＥが論理“０”であるとき、プッシュプル抵抗Ｒ_CおよびＲ_Dを介してバスライン上に論理高レベル（Ｈ）が形成（確立）される。即ち、受動プルアップ抵抗は、バスライン上の信号を、プルアップ抵抗値およびバスライン上に加えられた容量性負荷によって決定されたレートで第１と第２の状態（論理低レベル（Ｌ）および高レベル（Ｈ））の間で変化させる。
【００２１】
図５のＡ〜Ｄは図３に示されたバス上の選択された信号の相対的タイミング図を示している。ここで、プッシュプル・モードに関係する波形は全て、実線で示された小さい容量性負荷の形態をたどるものである。マスター２がスレーブ・セル４によって供給されたデータを読み出している間、マスター・セル装置２のプッシュプル・モードは中断されなければならないことに留意されたい。その中断が必要な理由は、一般的に、バス上のスレーブがプッシュプル・バス・ドライブ機能を有することは期待できないからである。事実、図２のＡ〜Ｄに示された応答または肯定応答期間は、スレーブ装置４がＳＤＡバスラインを解放したまたは低レベル（Ｌ）に保持した結果である。スレーブ装置がデータを返した（リターンした）とき、スレーブによってＳＤＡバスラインを低レベル（Ｌ）にプルダウンできるように、マスターがそのＳＤＡバスラインを解放したことになる。さらに、読み出し期間においてＳＣＬバス・クロックはスローダウン（減速）して、ＳＤＡバス上での返された（ｒｅｔｕｒｎ：リターン）データ信号の立上り時間を遅くすることを可能に（許容）しなければならない。
【００２２】
図５のＡ〜Ｄに示したように、アドレスされたスレーブ装置が１ビットのデータをマスターに返す（ｒｅｔｕｒｎ：リターンする）第９のＳＣＬクロック・サイクルに対応する応答または肯定応答期間において、マスターはプッシュプルから通常ドライブに切換えられる。応答または肯定応答期間において、クロック周期（期間）は任意に２のファクタ（ｆａｃｔｏｒ：係数）だけ増大されるように示されている。クロック周期の制御はマイクロプロセッサ２７によって実行されるソフトウェアによって実行される。スレーブがリード・データまたは応答若しくは肯定応答ビットのいずれか（第９のクロックパルスの期間における論理高（Ｈ）または論理低（Ｌ）のいずれか）を返している（リターンしている）とき、スレーブは、ＳＤＡバスラインをプルダウンすることによって、またはプルアップ抵抗によってＳＤＡバスラインをプルアップさせることによって、バスにデータを供給（配置）する。スレーブがデータを返している（リターンしている）ときにＳＣＬバスライン上のパルスのクロック周期を増大させる目的は、スレーブがプッシュプル・モードで動作できないことに対処（対応）することである。純粋なスレーブ装置は、（マスターとして動作する手段を持たないスレーブとして規定されており）、プッシュプル・モードによってバスをプルアップすることは決してしない。しかし、本発明の別の実施形態として、スレーブとして動作するマスターを用いてプッシュプル・モードによって（を通して）バス制御を実行することは可能である。
【００２３】
ここでは好ましい実施形態を参照して本発明を詳しく説明したが、その説明は例として述べたに過ぎず限定的意味で解釈すべきでないことは明らかである。さらに、この説明を参照することによって、本発明の実施形態の詳細の多数の変形および本発明の別の実施形態も、この分野の専門家にとって明らかであり、つくることができることは明らかである。例えば、Ｉ²Ｃプロトコルに従うデータバスを組み込んだ実施形態について説明したが、本発明はシリアルまたはパラレル・データ通信のいずれかを組み込んだ他のデータバスにも適用できる。本発明が役立つ別のデータバス・プロトコルの例は、ＩＴＴによってサポート（ｓｕｐｐｏｒｔ：支援）されたＩＭデータバス・プロトコルである。
【００２４】
また、通常のスレーブ装置はプッシュプル動作モードを含まないが、ここに開示した本発明を考慮して、純粋なスレーブ装置を装置メーカによって製造できる。その装置は上述のようなマスター装置に含まれているのと同様のトライステート・バッファを組み込んでもよい。さらに、特定の論理制御信号極性および回路実装構成（インプレメンテーション）を説明したが、この分野の専門家であれば、本発明の精神および範囲を逸脱することなく本発明の構成および機能に変形を施せること、および請求の範囲の真の範囲および精神の範囲内にはそのような変形および別の実施形態が含まれることが分かるであろう。
【図面の簡単な説明】
【図１】図１は、データバスを介して通信するマスターおよびスレーブ装置の構成を概略図の形式で示している。
【図２】図２のＡ〜Ｄは、図１に示されたシステムの動作を示すタイミング図を示している。
【図３】図３は、本発明による、マスターとスレーブ装置の間でデータ通信するためのデータ通信システムの実施形態を示している。
【図４】図４は、図３に示されたシステムの一部の実施形態を、一部概略図形式で示している。
【図５】図５のＡ〜Ｄは、図３に示されたシステムの動作を示すタイミング図を示している。

Claims

データバス上におけるデータの伝送を制御する装置であって、
前記データバスに結合されていて、データ信号が第１のレートで前記データバス上で伝送される第１の動作モードを確立する受動装置と、
前記データバスに結合されていて、イネーブルモードおよびディセーブルモードのいずれかにて動作可能であり、前記イネーブルモードにて信号が前記第１のレートとは異なる第２のレートで前記データバス上で伝送される第２の動作モードを確立する能動装置と、
を含む、データの伝送を制御する装置。
前記受動装置は、前記データバスを電圧源に結合するプルアップ抵抗を含み、前記能動装置は、前記データバスと前記電圧源の間に結合されたプッシュプル装置を含むものである、請求項１に記載のデータの伝送を制御する装置。
前記データは、マスタ装置とスレーブ装置の間で伝送され、前記能動装置は、前記マスタ装置を前記データバスに結合するものであって、前記マスタ装置およびスレーブ装置は前記バスに結合され、それらの間でデータの伝送がなされる、請求項２に記載のデータの伝送を制御する装置。
前記能動装置は、前記第１の動作モードの間はディセーブルモードにされて、前記能動装置が、前記第１のレートに影響を与えるのを防止するものである、請求項１に記載のデータの伝送を制御する装置。
前記受動装置は、前記第１および第２の動作モード期間の間動作状態にあって、前記データバス上の信号を高論理状態と低論理状態の間で切換えるものである、請求項４に記載のデータの伝送を制御する装置。