KR100641744B1 - 고속 데이터 버스 드라이버 - Google Patents

고속 데이터 버스 드라이버 Download PDF

Info

Publication number
KR100641744B1
KR100641744B1 KR1020007006675A KR20007006675A KR100641744B1 KR 100641744 B1 KR100641744 B1 KR 100641744B1 KR 1020007006675 A KR1020007006675 A KR 1020007006675A KR 20007006675 A KR20007006675 A KR 20007006675A KR 100641744 B1 KR100641744 B1 KR 100641744B1
Authority
KR
South Korea
Prior art keywords
data bus
pull
data
mode
bus
Prior art date
Application number
KR1020007006675A
Other languages
English (en)
Other versions
KR20010040302A (ko
Inventor
툴츠주리
테스틴윌리엄존
Original Assignee
톰슨 라이센싱
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 톰슨 라이센싱 filed Critical 톰슨 라이센싱
Publication of KR20010040302A publication Critical patent/KR20010040302A/ko
Application granted granted Critical
Publication of KR100641744B1 publication Critical patent/KR100641744B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G06F13/4068—Electrical coupling
    • G06F13/4072—Drivers or receivers
    • G06F13/4077—Precharging or discharging

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Information Transfer Systems (AREA)

Abstract

정보는 푸쉬-풀 회로를 사용하여 I2C 데이터 버스와 같은 데이터 버스에 접속된다. 상기 푸쉬-풀 회로는 데이터 버스 상에서 두 개의 다른 데이터 속도의 통신을 제공한다. 상기 푸쉬-풀 회로는 높은 데이터 속도를 제공하기 위하여 제 1 푸쉬-풀 동작 모드 도중에 인에이블되는 능동 풀-업 장치를 포함한다. 제 2 정상 동작 모드 도중에 능동 풀-업 장치는 디스에이블되어 낮은 데이터 속도를 제공한다. 능동 풀-업 장치의 활성이 해제될 때, 클록과 데이터 버스는 연결된 외부 저항에 의해, 제 1 모드 도중의 데이터 속도보다 낮은 데이터 속도로 구동된다.

Description

고속 데이터 버스 드라이버{HIGH SPEED DATA BUS DRIVER}
본 발명은 디지털 데이터 버스 시스템을 포함한다.
가전 시스템과 같은 시스템은 전형적으로, 장치 사이에서 정보를 전달하기 위한 데이터 버스를 사용하여 서로 연결된 집적회로와 같은 다양한 장치를 포함한다. 이러한 시스템 형태의 한 예는, 제어 마이크로프로세서로부터 동조 데이터를 튜너에 전달하여, 튜너로 하여금 특정 채널에 동조를 맞추도록 하는 I2C 직렬 데이터 버스를 포함하는 텔레비전 수신기이다. I2C 데이터 버스는, 두 개의 버스 라인, 즉 하나의 클록 라인으로 지정된 SCL 및 하나의 직렬 데이터 라인으로 지정된 SDA를 포함하고, 버스에 연결된 장치 사이에서 정보를 전달하는, 공지된 직렬 데이터 버스이다. 각 장치에는 고유 어드레스가 할당되어, 버스 상의 통신이 특정 장치로 향하도록 허용한다. 각 장치는 장치의 기능이 요구하는 바에 따라, 데이터를 송신하거나, 데이터를 수신하거나, 또는 데이터를 송수신한다. 데이터를 송신 및 수신하는 것에 덧붙여, 각 장치는 데이터 전달을 수행할 때 마스터 또는 슬레이브(slave)로서 기능할 수 있다. 마스터는 버스 상에서 데이터 전달을 시작하고, 이러한 전달을 허용하기 위해 클록 신호를 생성하는 장치이다. 이 때, 어드레스 지정된 임의의 장치는 슬레이브로 간주된다.
I2C 버스는 다중-마스터 버스인데, 이는 하나 이상의 장치가 버스를 제어할 수 있음을 의미한다. 마스터는 주로 마이크로프로세서, 마이크로컴퓨터, 또는 마이크로컨트롤러(또한 여기에서는 "컨트롤러"로도 언급)와 같은 제어 장치이다. 하나 이상의 마이크로컨트롤러를 버스에 연결하는 가능성은 하나 이상의 마스터가 버스 상에서 동시에 데이터 전달을 시작하려할 수 있음을 의미한다. 중재(arbitration)로 알려진 절차는 이러한 사태를 유리하게 해결한다. 중재는 모든 I2C 인터페이스의 버스에 대한 배선-AND 연결(wired-AND connection)에 의존한다. 두 개 이상의 마스터가 정보를 버스 상에 위치시켜야 한다면, 다른 마스터가 논리 0을 생성할 때, 논리 1을 생성하는 제 1의 마스터는 중재를 놓칠 것이다. 중재 도중의 클록 신호는 SCL 라인에 대한 배선-AND 연결을 사용하여 마스터에 의해 생성된 클록의 동기화된 조합이다. I2C 버스 프로토콜의 규격은 버스에 연결된 장치의 출력 스테이지가 배선-AND 기능을 수행하기 위하여 개방-드레인 또는 개방-콜렉터를 가져야 하는 것을 조건으로 지정한다. 결과적으로, 버스 라인의 풀-업(pull-up)은 버스 라인과 공급 전압원 사이에 연결된 풀-업 저항을 통해 주로 이루어진다.
I2C 버스 상에서 클록 신호의 생성은 항상 마스터 장치가 맡는다. 각 마스터는 버스 상에서 데이터를 전달할 때 자신의 클록 신호를 생성한다. 데이터는 클록의 논리적으로 높은(high) 기간 동안에만 유효하다. 마스터로부터의 버스 클록 신호는 중재가 발생하였을 때, 또는 클록 라인을 홀딩-다운(holding-down)하는 느린-슬레이브 장치에 의해 클록 신호가 신장될 때, 다른 마스터에 의해서 변경될 뿐이다. 예컨대, SDA 라인에 놓여진 정보의 모든 바이트(즉, 8비트 정보)는 승인 비트(acknowledge bit)를 수반하여야만 한다. 승인-관련 클록 펄스는 마스터에 의해 생성된다. 승인 클록 펄스 도중에, 송신기는 SDA 라인을 해제(release)시키고, 수신기는 SDA 라인을 풀-다운하여야만 한다. SCL 클록 라인을, 송신 장치를 강제로 대기 상태로 하는 낮은(low) 상태로 유지시킴으로써, 예컨대, 인터럽트를 서비스하는 것과 같은 일부 다른 기능을 수행할 때까지, 수신 장치는 데이터의 다른 바이트의 수신을 지연시킬 수 있다. 아드리아누스 피. 엠. 엠. 모엘랜즈(Adrianus P. M. M. Moelands)와 허만 슈트(Herman Schutte)에 허여된 미국 특허(제4,689,740호)는 I2C 버스와 프로토콜의 동작을 상술한다.
본 발명은 부분적으로, 다수 호환 장치의 상대적인 단순성과 유용성이 I2C 버스와 같은 버스 프로토콜을 바람직하게 하는 반면, 버스 프로토콜과 관련된 버스 드라이버의 형태가 특정 응용에 적절하지 못할 수 있다는 인식에 근거한다. 예컨대, I2C 버스 시스템과 함께 사용되는 버스 드라이버는 전형적으로, 버스 라인과 기준 전압원 사이에 연결된 풀-업 저항을 갖는 개방 콜렉터(또는 드레인) 장치를 사용한다. 풀-업 저항의 저항값과 결합된 버스 라인의 용량성 부하는 버스 라인이 풀-업될 수 있는 속도를 상당히 떨어뜨릴 수 있다. 더욱이, 용량성 부하는 버스에 연결된 장치의 수에 따라 증가한다. 이것은, 버스 드라이버 성능을 포함하는 장치의 제작 시험 도중과 같이, 높은 속도를 필요로 하고 높은 용량성 부하를 포함하는 응용에 대한 문제를 야기할 수 있다(여기에서 사용된 "장치"라는 용어는 텔레비전 수신기와 같은 장치와 집적 회로를 포함한다는 점을 주목해야 한다). 더욱이, 마스터는 슬레이브 장치와 통신하는 것 외의 것을 수행하기 위한 다양한 다른 작업을 갖는다. 그러므로, 마스터와 슬레이브 장치 사이의 통신을 가능한 한 빠르게 수행하기 위하여, 버스 드라이버는 큰 부하를 갖는 I2C 버스와 같은 버스를 빠른 속도로 구동시키기에 적합해야할 필요성이 있다.
덧붙여, 본 발명자는 큰 부하를 빠른 속도로 구동시킬 수 있는 버스 드라이버의 변형된 형태를 사용하는 것은 기존의 버스 호환 장치와 호환될 수 없을 수도 있음을 인식하였다. 특히, 기존 I2C 버스 호환 장치는 풀-업 저항을 통해 높은(high) 상태로 유지된 버스 라인을 풀-다운시키기(예, 승인 기간 도중, 또는 대기 상태로 하기 위하여) 위해서만 충분한 전류 싱킹(current sinking) 성능을 갖도록 설계되었다. 이러한 전류 싱킹 성능은 고속 드라이버 회로에 의해 구동되는 버스 라인을 풀-다운시키기 위해서는 적합하지 않을 수 있다.
또한, 본 발명자는 크게 부하가 걸린 버스를 통해 고속으로 데이터를 전달하는 것이 바람직할지라도, 고속 전달은 바람직하지 못한 잡음 효과를 생성할 수 있음을 인식하였다. 데이터 버스를 통해 데이터를 고속으로 구동시키는 것은 높은 주파수의 고조파 성분을 갖는 고속 신호 에지를 사용하는 것을 수반한다. 예컨대, 텔 레비전 시스템에 있어서, 이들 높은 주파수의 고조파는 비디오 신호 처리 채널에 잡음을 야기할 수 있고, 디스플레이된 비디오 영상에 바람직하지 못한 잡음 효과를 야기할 수 있다.
본 발명은 또한 부분적으로, 상술한 문제를 해결하는 데이터 버스에 데이터를 연결하기 위한 장치를 제공하는데 있다. 특히, 본 발명의 한 특성에 따라, 구성된 장치는 데이터 버스와, 제 1 동작 모드 동안 제 1 및 제 2 상태 사이에서 데이터 버스 상의 신호를 제 1 의 속도로 변경하기 위한 수동 디바이스와, 제 1 및 제 2 상태 사이에서 신호를 제 1의 속도와 다른 제 2의 속도로 변경하기 위하여 제 2 동작 모드 동안 인에이블되는 능동 디바이스를 포함한다. 제 2 동작 모드는 승인 조건 또는 데이터 판독 조건 등과 같은 버스의 특정 조건에 대응할 수 있다.
본 발명의 다른 특성에 따라, 장치에 의해 생성된 정보는 푸시-풀(push-pull) 장치를 통해 I2C 버스에 연결된다. 본 발명의 다른 특성은 제 1 및 제 2 동작 모드를 갖는 푸쉬-풀 장치를 포함한다. 제 1 동작 모드 도중에, 푸쉬-풀 장치는 정보를 제 1 속도로 I2C 버스에 연결시킨다. 제 2 동작 모드 도중에, 푸쉬-풀 장치는 정보를 제 2 속도로 I2C 버스에 연결시킨다.
본 발명의 다른 특성에 따라, 상기 장치는 데이터를 데이터 버스에 연결시키기 위한 연결 장치와, 텔레비전 신호의 제 1 및 제 2 부분을 나타내는 타이밍 신호를 생성하기 위한 타이밍 신호 생성기를 포함한다. 연결장치가 텔레비전 신호의 제 1 부분 동안 데이터를 제 1의 속도로 데이터 버스에 연결시키고, 텔레비전 신호의 제 2 부분 동안 데이터를 제 2의 속도로 데이터 버스에 연결시키도록, 연결 장치는 타이밍 신호에 따라 제어 장치에 의해 제어된다. 텔레비전 신호의 제 1 부분은 활성 비디오 기간을 포함할 수 있는 반면, 텔레비전 신호의 제 2 부분은 블랭킹 기간을 포함할 수 있다. 데이터가 데이터 버스에 연결되는 제 1 속도는 데이터가 데이터 버스에 연결되는 제 2 속도보다 낮을 수 있다. 연결 장치 내에 포함된 푸쉬-풀 장치는 텔레비전 신호의 제 1 부분 동안 디스에이블되고, 텔레비전 신호의 제 2 부분 동안 데이터를 데이터 버스 상에 제 2 속도로 구동시키기 위하여 인에이블될 수 있다.
본 발명은 도면을 참조함으로써 보다 더 양호하게 이해될 수 있다.
도 1은 데이터 버스를 통해 통신하는 마스터 및 슬레이브 장치의 배치를 도시하는 개략도.
도 2a 내지 도 2d는 도 1에 도시된 시스템의 동작을 도시하는 타이밍도.
도 3은 본 발명에 따라 마스터 장치와 슬레이브 장치 사이에서 데이터를 통신하기 위한 데이터 버스 통신 시스템의 실시예를 도시하는 개략도.
도 4는 도 3에 도시된 시스템의 한 부분의 실시예를 도시하는 개략도.
도 5a 내지 도 5d는 도 3에 도시된 시스템의 동작을 도시하는 타이밍도.
도 1에 도시된 I2C 버스 시스템과 같은 종래의 데이터 버스 시스템에 있어 서, 마스터 장치(2)는 I2C 버스(6)에 의해 슬레이브 장치(4)(슬레이브 #1로 지정)에 연결된다. I2C 버스 약정에 따라, 여기에서 기술되고 첨부된 도면에 도시된 I2C 버스 실시예에 있어서 SDA와 SCL은 직렬 데이터 라인과 클록 라인을 각각 나타내기 위하여 사용된다. 마스터 장치(2)는 각 버스 라인을 구동하기 위한 드라이버를 포함한다. 특히, 도 1에서 버스 라인(SCL 및 SDA)은 연결된 NPN 바이폴라 트랜지스터(8과 10)를 각각 사용하여 구동된다.
각 트랜지스터(8과 10)의 베이스는 각 인버터(11, 12)의 출력에 연결된다. 각 구동 신호(SCL 구동과 SDA 구동)는 대응하는 인버터(11, 12)의 입력에 연결된다. SCL 구동 또는 SDA 구동 신호가 논리적으로 높은 상태일 때, 각 NPN 트랜지스터(8과 10)는 도통되지 않아, 각각 풀-업 저항(RC과 RD)을 통해 라인(SCL과 SDA)으로 하여금 높은 레벨 예컨대 도 1에서 5 V가 되게 한다. SCL 구동 또는 SDA 구동 신호가 논리적으로 낮은 상태일 때, 각 NPN 트랜지스터(8과 10)는 도통되어, 각 버스 라인을 낮은 레벨 예컨대 도 1에서 회로 접지로 풀-다운시킨다.
슬레이브 장치(4)는 도 1에서 인버터(14)의 출력에 연결된 베이스 단자를 갖는 NPN 바이폴라 트랜지스터(13)로 실현된 풀-다운 장치를 포함한다. 트랜지스터(13)는 베이스에서 논리적으로 높은 신호를 수신할 때 SDA 라인을 풀-다운시킨다. 인버터(14)의 입력은 신호("판독 데이터")를 수신하기 위하여 접속된다. 트랜지스터(13)에 의한 SDA 라인의 풀-다운은, 데이터가 슬레이브 장치(4)로부터 판독될 때, 예컨대 "판독 데이터" 입력이 높은 상태와 낮은 상태 사이에서 스위치 될 때, 발생한다. SCL 및 SDA 버스 라인으로부터 슬레이브 장치(4)에 의해 수신된 데이터는 데이터를 처리하는 수신기 논리 회로에 접속된다.
SCL 라인의 풀-업 저항은 RC로 지정되고, SDA 라인의 풀-업 저항은 RD로 지정된다. 각 풀-업 저항은 한 끝이 예시적인 5 V 전압원에 연결되고, 다른 끝이 각 버스 라인의 집중 등가 커패시턴스를 나타내는 각 커패시터(CC 또는 CD)에 연결된 것으로 도시되었다. SDA 및 SCL 버스 라인은 또한 도 1에 도시된 바와 같이 다른 슬레이브 장치에 연결된다. SDA 라인은 양방향인 반면, SCL 라인은 클록 신호를 생성하는 마스터 장치 즉 도 1에서 장치(2)로부터의 출력뿐이다.
도 2a 내지 도 2d는 SCL 구동 신호, SCL 라인 상의 신호, SDA 구동 신호 및 SDA 라인 상의 신호의 상대적인 타이밍도를 도시한다. SCL 구동 신호 및 SDA 구동 신호는 도 1에서 버스 드라이버 장치(8,11 및 10,12)와 같은 각각의 접속 장치에 의해 SCL 및 SDA 버스 라인에 접속된 구동 신호이다. 도 2a 내지 도 2d에 승인 비트를 포함하는 9 비트 송신이 신호(SCL 구동, SCL, SDA 구동 및 SDA)에 대한 파형으로 도시되었다. 신호(SCL)에 대한 파형의 실선부는 "낮은 CC"로 이름이 붙여졌고, SCL 라인 상의 낮은 용량성 부하로부터 초래된 SCL 라인 상의 신호 파형을 도시한다. 신호(SCL) 파형의 점선부는 "높은 CC"로 이름이 붙여졌고, SCL 라인 상의 높은 용량성 부하로부터 초래된 SCL 라인 상의 신호 파형을 나타낸다. 마찬가지로, 낮은 용량으로 부하가 걸린 SDA 라인(SDA 파형의 실선부는 "낮은 CD"로 이름이 붙여진다)과 높은 용량으로 부하가 걸린 SDA 라인(SDA 파형의 점선부는 "높은 CD"로 지정된다)이 도시되었다. 승인 기간 도중의 데이터 상태(논리 0 및 1)(마스터에 의한 승인 클록 펄스의 생성, 송신기에 의한 SDA 라인의 해제, 및 승인 클록 펄스 도중의 수신기에 의한 SDA 라인의 풀-다운에 의해 표명된다) 또한 도 2a 내지 도 2d에 도시된다.
도 3은 본 발명의 원리에 따라 데이터 버스를 구동시키기 위한 장치를 도시한다. 과중하게 부하가 걸린(heavily loaded) 버스 라인 상에 더 빠른 데이터 속도를 제공하기 위하여, 예컨대 고속의 제작 시험을 허용하기 위하여, 도 3은 버스 라인 상의 높은 용량성 부하와 관련된 느린 상승 시간을 줄이기 위한 시스템을 도시한다. 특히, 마스터 장치(2) 내의 버스 드라이버는 버스 라인의 능동 풀-업 및 풀-다운을 제공하는 버퍼 장치(15 및 16)를 포함한다. 보다 상세하게는, 3-상태 버퍼(15 및 16)가 푸쉬-풀 모드로 언급될 고속 모드에서 각 버스 라인(SCL 및 SDA)을 구동시킨다. 종래 방법(예, 수동 푸쉬-풀 저항을 통한 낮은 속도의 모드)에서의 버스 동작 역시 가능하다. 그러나, 푸쉬-풀 모드에 있어서, 3-상태 버퍼(15 및 16)는 항상 능동 상태에 있고, 버스 라인은 3-상태 버퍼에 의해 제공되는 상대적으로 큰 소스 전류를 통해 종래의 모드와 비교하여 논리 높은 상태로 훨씬 빠르게 구동된다.
도 3에서의 버퍼(15 및 16)와 같은 3-상태 버퍼는 도 4에 도시된 바와 같이 실현된다. 도 4는 전계 효과 트랜지스터를 사용하는 실시예를 도시하지만, 바이폴라 및 전계 효과 트랜지스터를 포함한 다양한 기술이 도시된 드라이버를 실현하기 위하여 사용될 수 있다. 도 4에 있어서, PMOS 트랜지스터(17)와 NMOS 트랜지스터(18)의 드레인 단자는 서로 연결된다. 트랜지스터(17)의 소스 단자는 전원 전압 예컨대 5 V에 연결되고, 트랜지스터(18)의 소스 단자는 기준 전위 예컨대 접지에 연결된다. 트랜지스터(17)의 게이트 단자는, 버스 상에 유도되는 데이터인 신호(입력)와, 신호(인에이블)를 입력으로 갖는 NAND 게이트(34)의 출력에 접속된다. 트랜지스터(18)의 게이트 단자는, 신호(입력)와, 신호(인에이블)의 반전된{인버터(30)를 통해 반전} 형태(version)를 입력으로 갖는 NOR 게이트(32)의 출력에 연결된다. 신호(인에이블)가 높은 상태(논리 1)일 때, 버퍼는 데이터 송신을 위해 인에이블된다. 특히 인에이블될 때, 신호(입력) 상의 논리 0 값은 NOR 게이트(32)와 트랜지스터(18)를 통해 버스 상에 전달{신호(출력)}되는 반면, 신호(입력) 상의 논리 1 값은 NAND 게이트(34)와 트랜지스터(17)를 통해 버스 상에 전달된다.
도 3으로 되돌아가서, 신호(PP 모드)(푸쉬-풀 모드)는 마이크로프로세서(27)에 의해 생성된다. 마이크로프로세서(27)는, 마스터(2)가 푸쉬-풀 모드 또는 정상 모드에서 동작하는 지를 결정하는 높거나 낮은 논리 레벨(PP 모드) 신호를 생성할 지를 결정한다. 신호(PP 모드)는 인버터(20)를 통해 NAND 게이트(22)의 한 입력에 연결된다. 신호(SCL 구동) 또한 마이크로프로세서(27)에 의해 생성되어, NAND 게이트(22)의 다른 입력에 연결된다. NAND 게이트(22)의 출력은, 신호(PP 모드)가 논리 높은 상태일 때 버퍼(15)가 항상 인에이블되도록, 3-상태 버퍼(15)를 위한 인에이블 신호를 제공한다. SCL 버스 라인은, 3-상태 버퍼(15)가 인에이블되는 제 1 상태 동안, 논리 높은 상태의 SCL 구동 신호와 관련하여 3-상태 버퍼(15) 내의 능동 디바이스에 의해 논리 높은 상태로 풀-업된다. SCL 버스 라인은, 3-상태 버퍼(15)가 인에이블되는 제 2 상태 동안, 논리 낮은 상태의 SCL 구동 신호와 관련하여 3-상태 버퍼(15)에 의해 논리 낮은 상태로 풀-다운된다. 3-상태 버퍼(15)는, 신호(PP 모드)가 논리 높은 레벨일 때, SCL 버스 라인을 구동시키고, 라인(SCL)을 제 1 및 제 2 신호 상태(높거나 낮은 논리 레벨) 사이에서 변경하기 위하여, 항상 인에이블된다.
버스 라인(SDA) 상에서 논리 높은 레벨을 달성하기 위한 푸쉬-풀 모드를 사용하기 위하여, 마스터(2)는 어드레스 지정된 슬레이브로부터 데이터를 판독하거나 또는 슬레이브에 의해 생성된 승인 비트를 위한 SCL 클록 펄스를 생성하지 않아야만 한다. 신호(PP 모드)는 또한 인버터(21)를 통해 NAND 게이트(23)의 한 입력에 연결된다. 신호(SDA 구동)는 또한 마이크로프로세서(27)에 의해 생성되고, NAND 게이트(23)의 다른 입력에 연결된다. NAND 게이트(23)의 출력은, 신호(PP 모드)가 논리 높은 레벨일 때 버퍼(16)가 항상 인에이블되도록, 3-상태 버퍼(16)를 위한 인에이블 신호를 제공한다. SDA 버스 라인은, 논리 높은 상태의 SDA 구동 신호와 관련하여 3-상태 버퍼(16) 내의 능동 디바이스에 의해 논리 높은 상태로 풀-업되는 반면, SDA 버스 라인은, 3-상태 버퍼(16)가 인에이블되는 동안, 논리 낮은 상태의 SDA 구동 신호와 관련하여 3-상태 버퍼(16)에 의해 논리 낮은 상태로 풀-다운된다.
마스터(2)가 판독 주기에 있을 때, 또는 승인 기간 도중일 때, 마이크로프로세서(27)는 논리 낮은 상태의 PP 모드 신호를 생성할 것이고, 버퍼(15 및 16)는 SCL 및 SDA 구동 신호가 각각 논리 높은 레벨에 있을 때, 디스에이블될 것이다. 이러한 순간에, SCL 및 SDA 버스는, 외부 저항(RC 및 RD)에 의해 각각 높은 상태로 되는 정상 모드로 동작한다. 이러한 시간 도중에, 마이크로프로세서(27)는 논리 낮은 레벨의 PP 모드 신호를 생성할 것이다. 따라서, 정상 동작에 있어서, 신호(PP 모드)는 논리 낮은 상태의 제어 비트이고, I2C 버스를 구동하는 3-상태 버퍼는, SCL 구동 및 SDA 구동 신호가 논리 높은 레벨인 기간 도중에 높은 출력 임피던스 상태가 된다. 즉, 푸쉬-풀 모드는 SCL 구동 및 SDA 구동이 논리 "1"일 때 턴오프된다. 버스 라인 상의 논리 높은 레벨은 신호(PP 모드)가 논리 "0"일 때 풀업 저항(RC 및 RD)을 통해 이루어진다. 즉, 수동 풀-업 저항은 버스 라인 상의 신호를, 풀업 저항값과 버스 라인 상의 용량성 부하에 의해 결정되는 속도로 제 1 및 제 2 상태(논리 낮은 상태 및 높은 상태) 사이에서 변경시킨다.
도 5a 내지 도 5d는 도 3에 도시된 버스 상에서 선택된 신호의 상대적인 타이밍도를 도시한다. 이제, 푸쉬-풀 모드와 관련된 파형 형태는 모두 실선으로 표시된 낮은 용량으로 부하가 걸린 형태를 따르게 된다. 마스터 셀 장치(2)의 푸쉬-풀 모드는, 마스터(2)가 슬레이브 셀(4)에 의해 제공되는 데이터를 판독하는 동안에, 중지되어야 함을 주목해야 한다. 이것은, 일반적으로 버스 상의 슬레이브가 푸쉬-풀 버스 구동 성능을 가질 것으로 예측될 수 없기 때문에 필요하다. 실제, 도 2a 내지 도 2d에 도시된 승인 기간은, SDA 버스 라인을 해제하거나 낮은 상태로 유지하는 슬레이브 장치(4)의 결과임을 주목해야 한다. 슬레이브 장치가 데이터를 되돌려 줄 때, 마스터는 SDA 버스 라인을 해제하여, 이러한 버스 라인이 슬레이브에 의해 풀-다운 될 수 있도록 해야만 한다. 더욱이, SCL 버스 클록은, SDA 버스 상의 되돌려 준 데이터 신호의 느린 상승 시간을 허용하기 위하여, 판독 기간 도중에 느려져야만 한다.
도 5a 내지 도 5d에 도시된 바와 같이, 어드레스 지정된 슬레이브 장치가 데이터 비트를 마스터에 되돌려 주는 제 9 SCL 클록 주기에 대응하는 승인 기간 도중에, 마스터는 푸쉬-풀 구동으로부터 정상 구동으로 전환된다(switched). 클록 기간은 승인 기간 중에 계수(factor) 2에 의해 임의적으로 증가하는 것으로 도시되었다. 클록 기간의 제어는 마이크로프로세서(27)에 의해 실행되는 소프트웨어에 의해 제공된다. 슬레이브가 판독 데이터 또는 승인 비트(제 9 클록 펄스 도중에 논리 높은 상태 또는 논리 낮은 상태)를 되돌려 줄 때, 슬레이브는 SDA 버스 라인을 풀-다운시키거나, 또는 풀업 저항에 의해 SDA 버스 라인의 풀업을 허용함으로써, 버스 상에 데이터를 위치시킨다. 슬레이브가 데이터를 되돌려 줄 때 SCL 버스 라인 상의 펄스의 클록 기간을 증가시키는 목적은, 슬레이브가 푸쉬-풀 모드로 동작할 수 없다는 사실을 수용하기 위함이다. 순수한 슬레이브 장치(마스터로서 작동할 설비를 갖지 않은 슬레이브로 정의)는 전혀 푸쉬-풀 모드에 의해 버스를 풀업시키지 않는다. 그러나, 본 발명의 다른 실시예로서, 슬레이브로 작용하는 마스터를 사용하여 푸쉬-풀 모드를 통해 버스 제어를 실현하는 것이 가능함을 주목해야 한다.
본 발명이 여기에서는 양호한 실시예를 참조로 기술되었지만, 이러한 설명은 단지 예일 뿐이고, 제한하려는 의도가 아님을 이해해야 한다. 본 발명의 실시예의 상세 사항에서의 다양한 변경, 및 본 발명의 추가의 실시예는, 본 설명을 참조로 한 당업자에게는, 자명할 것이고, 또한 쉽게 이루어질 것이다. 예컨대, I2C 버스에 따른 데이터 버스를 수용하는 실시예에 대해 기술되었지만, 본 발명은 직렬 또는 병렬 데이터 통신을 포함하는 다른 데이터 버스 프로토콜에 적용될 수 있다. 본 발명이 유용한 다른 데이터 버스 프로토콜의 한 예는 ITT에 의해 지원되는 IM 데이터 버스 프로토콜이다.
또한 종래의 슬레이브 장치가 푸쉬-풀 모드 동작을 포함하지 않는다 할지라도, 여기에서 개시된 본 발명을 고려하여, 상술한 바와 같이 마스터 장치에 유사하게 포함되는 3-상태 버퍼를 병합하는 순수한 슬레이브 장치가 장치 제작자에 의해 제작될 수 있다. 덧붙여, 특정 논리 제어 신호 극성과 회로 구현이 기술되었지만, 당업자라면, 본 발명의 사상과 범주를 벗어남이 없이 본 발명의 구조와 기능에 변경이 이루어질 수 있음을 알 수 있을 것이고, 이러한 변경과 부가적인 실시예는 이하에서 청구하는 본 발명의 사상과 범주에 속하는 것으로 간주된다.

Claims (11)

  1. 데이터 버스에 연결된 디바이스들 간에 고속 통신을 가능케 하기 위해 상기 데이터 버스 상에서 데이터 송신을 제어하는 장치에 있어서,
    데이터 신호가 상기 데이터 버스 상에서 제 1 속도로 송신되는 제 1 동작 모드를 설정하기 위해 상기 데이터 버스에 연결된 수동 풀-업 디바이스(passive pull up device)와,
    상기 데이터 버스에 연결되고, 인에이블 모드 및 디스에이블 모드 중 어느 한 모드로 동작할 수 있어서, 상기 인에이블 모드일 때에, 상기 제 1 속도보다 더 빠른 제 2 속도로 상기 데이터 버스 상에서 신호가 송신되는 제 2 동작 모드를 설정하는 능동 풀-업 디바이스로서, 상기 능동 풀-업 디바이스는 상기 데이터 버스를 상기 수동 풀-업 디바이스를 사용할 경우보다 더 빠르게 논리 높은 상태(logic high level)로 구동시키기 위한 버퍼를 포함하며, 이를 통해 데이터 전송 속도를 증가시키는, 능동 풀-업 디바이스(active pull-up device)와,
    상기 능동 풀-업 디바이스에 연결되고, 상기 인에이블 모드를 설정하기 위한 인에이블 신호를 제공하는 수단을,
    포함하는 데이터 송신 제어 장치.
  2. 제 1항에 있어서, 상기 데이터 버스는 I2C 데이터 버스인 데이터 송신 제어 장치.
  3. 제 2항에 있어서, 상기 수동 풀-업 디바이스는 상기 데이터 버스를 전압원에 연결시키기 위한 풀-업(pull-up) 저항을 포함하고, 상기 능동 풀-업 디바이스는 상기 데이터 버스와 전압원 사이에 연결된 푸쉬-풀(push-pull) 디바이스를 포함하는, 데이터 송신 제어 장치.
  4. 제 3항에 있어서, 상기 데이터는 마스터 디바이스와 슬레이브(slave) 디바이스 사이에서 송신되고, 상기 푸쉬-풀 디바이스는 상기 마스터 디바이스를 상기 데이터 버스에 연결시키는, 데이터 송신 제어 장치.
  5. 제 1항에 있어서, 상기 능동 풀-업 디바이스는 상기 제 1 동작 모드 동안에 디스에이블되어, 상기 능동 디바이스가 상기 제1 속도에 영향을 미치는 것을 방지하는, 데이터 송신 제어 장치.
  6. 제 5항에 있어서, 상기 수동 디바이스는, 상기 데이터 버스 상의 신호를 논리 높은 상태(logic high)와 논리 낮은 상태(logic low)간에 전환시키기 위하여 상기 제 1 및 제 2 동작 모드 도중에 동작하는, 데이터 송신 제어 장치.
  7. 제 5항에 있어서, 상기 데이터는 마스터 디바이스와 슬레이브 디바이스 사이에서 송신되고, 상기 푸쉬-풀 디바이스는 상기 마스터 디바이스를 상기 데이터 버스에 연결시키고, 상기 제 1 동작 모드는, 상기 슬레이브 디바이스 중 하나의 디바이스가 정보를 상기 마스터 디바이스에 전달하는 승인 조건(acknowledge condition) 또는 데이터 판독 조건 중 하나에 대응하는, 데이터 송신 제어 장치.
  8. 제 7항에 있어서, 상기 데이터 버스는 I2C 데이터 버스인 데이터 송신 제어 장치.
  9. 데이터 버스에 연결된 디바이스들 간에 고속 통신을 가능케 하기 위해 상기 데이터 버스 상에서 데이터 송신을 제어하기 위한 장치를 포함하는 텔레비전 신호 처리 시스템에 있어서,
    상기 데이터 송신을 제어하기 위한 장치는,
    데이터 신호가 상기 데이터 버스 상에서 제 1 속도로 송신되는 제 1 동작 모드를 설정하기 위해 상기 데이터 버스에 접속된 수동 풀-업 디바이스와,
    상기 데이터 버스에 연결되고, 인에이블 모드 및 디스에이블 모드로 동작할 수 있어서, 상기 인에이블 모드일 때에, 상기 제 1 속도보다 더 빠른 제 2 속도로 상기 데이터 버스 상에서 신호가 송신되는 제 2 동작 모드를 설정하는 능동 풀-업 디바이스로서, 상기 능동 풀-업 디바이스는 상기 데이터 버스를 상기 수동 풀-업 디바이스를 사용할 경우보다 더 빠르게 논리 높은 상태(logic high level)로 구동하기 위한 버퍼를 포함하며, 이를 통해, 데이터 전송 속도를 증가시키며, 상기 제 1 동작 모드는 비디오 정보를 나타내는 텔레비전 신호의 제 1 부분에 대응하는 기간 도중에 발생하고, 상기 제 2 동작 모드는 비디오 정보가 아닌 다른 정보를 나타내는 상기 텔레비전 신호의 제 2 부분에 대응하는 기간 도중에 발생하는, 능동 풀-업 디바이스와,
    상기 능동 풀-업 디바이스에 연결되고, 상기 인에이블 모드를 설정하기 위한 인에이블 신호를 제공하는 수단을
    포함하는, 텔레비전 신호 처리 시스템.
  10. 제 9항에 있어서, 상기 데이터 버스는 I2C 데이터 버스이고, 상기 데이터는 마스터 디바이스와 슬레이브 디바이스 사이에서 송신되고, 상기 능동 풀-업 디바이스는, 상기 마스터 디바이스를 상기 데이터 버스에 연결하는 푸쉬-풀 디바이스를 포함하되, 상기 능동 풀-업 디바이스는 상기 제 1 동작 모드 도중에 디스에이블되어, 상기 능동 풀-업 디바이스가 상기 제 1 속도에 영향을 미치는 것을 방지하고, 상기 제 1 동작 모드는, 상기 슬레이브 디바이스 중 하나가 정보를 상기 마스터 디바이스에 전달하는 승인 조건 또는 데이터 판독 조건 중 하나에 대응하는, 텔레비전 신호 처리 시스템.
  11. 삭제
KR1020007006675A 1997-12-18 1997-12-18 고속 데이터 버스 드라이버 KR100641744B1 (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US1997/023364 WO1999031598A1 (en) 1997-12-18 1997-12-18 High speed data bus driver

Publications (2)

Publication Number Publication Date
KR20010040302A KR20010040302A (ko) 2001-05-15
KR100641744B1 true KR100641744B1 (ko) 2006-11-06

Family

ID=22262317

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020007006675A KR100641744B1 (ko) 1997-12-18 1997-12-18 고속 데이터 버스 드라이버

Country Status (6)

Country Link
EP (1) EP1071998B1 (ko)
JP (1) JP4017822B2 (ko)
KR (1) KR100641744B1 (ko)
AU (1) AU5530598A (ko)
DE (1) DE69728578T2 (ko)
WO (1) WO1999031598A1 (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7164449B1 (en) 1999-07-15 2007-01-16 Thomson Licensing Method and apparatus for isolating IIC bus noise from a tuner in a television receiver
KR100660451B1 (ko) * 1999-07-15 2006-12-22 톰슨 라이센싱 Ｉｉｃ 버스 잡음을 텔레비전 수상기 내의 동조기로부터 격리시키기 위한 잡음 반응 디바이스 격리 장치, 텔레비전 수상기 및 위상 동기 루프 격리 방법
DE10058793A1 (de) 2000-11-27 2002-06-13 Thomson Brandt Gmbh Datenbus
US7032051B2 (en) * 2000-12-11 2006-04-18 Linear Technology Corp. Methods and circuitry for interconnecting data and clock busses of live backplane circuitry and input/output card circuitry, and methods and circuitry for isolating capacitanes of a live backplane from the capacitanes of at least one input/output card
US20030053573A1 (en) * 2001-09-20 2003-03-20 John Bree Microcontroller having a transmission-bus-interface
US8525931B2 (en) 2002-01-11 2013-09-03 Thomson Licensing Method and apparatus for isolating IIC bus noise from a tuner in a television receiver
US7859307B2 (en) 2008-09-08 2010-12-28 Microchip Technology Incorporated High speed transient active pull-up I2C
US7800408B2 (en) * 2008-09-08 2010-09-21 Microchip Technology Incorporated High speed transient active pull-up I2C
JP5445073B2 (ja) * 2009-11-27 2014-03-19 セイコーエプソン株式会社 複数の記憶装置を備えるシステム及びそのためのデータ転送方法
CN106793928B (zh) * 2014-12-25 2018-06-29 奥林巴斯株式会社 通信系统
CN112463662B (zh) * 2020-12-16 2024-04-05 福州创实讯联信息技术有限公司 一种用户态控制i2c设备的方法与终端

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0276056A (ja) * 1988-09-13 1990-03-15 Toshiba Corp 情報処理装置
JPH07271721A (ja) * 1991-02-01 1995-10-20 Intel Corp コンピュータシステム及びその動作方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5657482A (en) * 1993-08-24 1997-08-12 Micron Electronics, Inc. Automatic clock speed sensing system for determining the number of states needed for a time-dependent operation by sensing clock frequency
TW327212B (en) * 1994-06-27 1998-02-21 Microchip Tech Inc Memory device with switching of data stream modes

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0276056A (ja) * 1988-09-13 1990-03-15 Toshiba Corp 情報処理装置
JPH07271721A (ja) * 1991-02-01 1995-10-20 Intel Corp コンピュータシステム及びその動作方法

Also Published As

Publication number Publication date
EP1071998A1 (en) 2001-01-31
AU5530598A (en) 1999-07-05
DE69728578T2 (de) 2004-09-30
DE69728578D1 (de) 2004-05-13
JP2002508645A (ja) 2002-03-19
WO1999031598A1 (en) 1999-06-24
JP4017822B2 (ja) 2007-12-05
EP1071998B1 (en) 2004-04-07
KR20010040302A (ko) 2001-05-15

Similar Documents

Publication Publication Date Title
US6693678B1 (en) Data bus driver having first and second operating modes for coupling data to the bus at first and second rates
US5949253A (en) Low voltage differential driver with multiple drive strengths
JP4061231B2 (ja) 半導体集積回路、オンチップターミネーション装置、及び、オンチップターミネータ制御方法
US5214330A (en) Bi-directional signal buffering circuit
US20020108011A1 (en) Dual interface serial bus
US6421752B1 (en) Electronic apparatus
US5469082A (en) Peripheral component interfacing system with bus voltage/logic supply comparison means
KR100641744B1 (ko) 고속 데이터 버스 드라이버
US5646553A (en) Driver for tri-state bus
US6691201B1 (en) Dual mode USB-PS/2 device
US8698543B1 (en) Interface to a serial communications bus
US7755412B2 (en) Bi-directional level shifted interrupt control
US5987545A (en) Control device for enabling and disabling the data transmission between a portable computer and a docking station
US20120124258A1 (en) Conversion of a single-wire bus communication protocol
US20110219160A1 (en) Fast two wire interface and protocol for transferring data
CN114911743A (zh) Spi从机设备、spi主机设备和相关的通信方法
US5801561A (en) Power-on initializing circuit
US5767701A (en) Synchronous contention prevention logic for bi-directional signals
CA2228708C (en) An arbitration controller for providing arbitration on a multipoint high speed serial bus
EP0848333B1 (en) Method and apparatus for dynamic termination logic of data buses
US10250260B2 (en) Data communication system and semiconductor device
EP0297932B1 (en) Bus transmitter having controlled trapezoidal slew rate
US6275088B1 (en) Method and apparatus for dynamic impedance clamping of a digital signal delivered over a transmission line
JP4910250B2 (ja) インターフェース回路
US6114884A (en) Driver circuit providing early release and quick bus turn-around

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120919

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20130924

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20141006

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20151002

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee