JPH0276056A - 情報処理装置 - Google Patents

情報処理装置

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JPH0276056A
JPH0276056A JP63229023A JP22902388A JPH0276056A JP H0276056 A JPH0276056 A JP H0276056A JP 63229023 A JP63229023 A JP 63229023A JP 22902388 A JP22902388 A JP 22902388A JP H0276056 A JPH0276056 A JP H0276056A
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JP
Japan
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bus
system bus
switching circuit
clock
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JP63229023A
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Inventor
Nobutaka Nakamura
伸隆 中村
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Toshiba Corp
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Toshiba Corp
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Pending legal-status Critical Current

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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/22—Microcontrol or microprogram arrangements
    • G06F9/28—Enhancement of operational speed, e.g. by using several microcontrol devices operating in parallel
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
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    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
    • G06F9/3867—Concurrent instruction execution, e.g. pipeline, look ahead using instruction pipelines
    • G06F9/3869—Implementation aspects, e.g. pipeline latches; pipeline synchronisation and clocking

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明はシステムバスにＣＰＵ他複数の周辺制御用ＬＳ
Ｉが接続されて成る情報処理装置に関する。
（従来の技術） 近年、半導体技術の進歩によりマイクロプロセッサ、メ
モリ、周辺制御用ＬＳＩが非常に安価に供給されるよう
になり、システムバスを介しこれらを適宜組合わせ接続
するだけで比較的高性能なパーソナルコンピュータシス
テムを構築出来るようになった。特にマイクロプロセッ
サの高速化に対する要求は高く、年々その機能が向上し
ており、バスの処理速度がそれに追随できぬ状態にまで
なっている。従って従来システムバスではマイクロプロ
セッサの動作周波数のｌ／２．１７４等のクロック周波
数、いわゆる同期モードにて動作していた。
（発明が解決しようとする課題） 一方、パーソナルコンピュータの分野では従来機との互
換維持が要求される。例えば高速化されたマイクロプロ
セッサを使用した新機種であっても比較的低速のマイク
ロプロセッサを使った旧機種にて使用可となっていたハ
ードウェアオプションを使えなければならない。従って
バスの処理速度は動作速度の遅いハードウェアオプショ
ンに合せる必要がありマイクロプロセッサが持つ性能を
充分に生かしきれなかった。
またこれを解消するため、互換維持を重視するには非同
期モードにて動作させ、高速処理を重視するには同期モ
ードで処理する方式も存在するが、システム構成等使用
環境に襲じ重視すべき項目が異なり、都度切替えるため
の操作が煩わしいといった欠点があった。　本発明は上
記事情に基いてなされたものであり、バスの動作モード
をプログラマブルに設定可とすることにより操作性の向
上をはかり、かつプロセッサが持つ性能を充分に生かす
ことの出来るパーソナルコンピュータを提供することを
目的とする。
［発明の構成］ （課題を解決するための手段） 本発明の情報処理装置は、マイクロプロセッサが持つ内
部バスと、マイクロプロセッサの他にメモリを使用する
各周辺制御用ＬＳＩが接続されるようにシステムバスと
、システムの使用環境設定時ＣＰＵによるシステムバス
プロセスの動作モ　−ドが設定されるアクセス制御レジ
スタに設定された内容に従い同期モードまたは非同期モ
ードで動作する様、システムバスに対し動作クロックを
提供するクロック切替回路とを具備し、アクセス制御レ
ジスタへプログラマブルに値を設定することによりシス
テムバスの動作モードを切替え可としたものである。
（作用） 上記構成においてＣＰＵはハードウェア環境設定時、互
換性、性能のいずれかを重視するかによりアクセス制御
レジスタの特定ビットを０Ｎ１０ＦＦする。あらかじめ
、例えば“１”は同期モードによる動作、“０”は非同
期モードによる動作指定であると定義しておく。クロッ
ク切替回路はアクセス制御レジスタの特定ビットにより
制御され、上記に従いシステムバスに対してそれぞれの
動作クロックを供給する。
このことにより、バスの動作モードをダイナミックに切
替え可となり、オペレータは煩わしい操作から解放され
、かつマイクロプロセッサが持つ性能を充分に活用する
ことが出来る。
（実施例） 以下、図面を使用して本発明実施例の構成・動作につい
て詳細に説明する。
第１図は本発明の実施例を示すブロック図である。
第１図に於いて、１１はシステム全体の制御を司るＣＰ
Ｕ、１２は３２ビット幅のＣＰＵバス（Ｄ３１−２４．
　　Ｄ２３−１６．　０１５−８　、　Ｄ７−０　）　
、１３はラッチ回路（Ｂ−ＬＡＴ）　、１４は３２ビッ
ト幅のメモリバス（ＭＤ３１−２４．　ＭＤ２３−１６
．　ＭＤ１５−８　、　ＭＤ　７−０　）　、１５はラ
ッチ回路（Ｃ−ＬＡＴ）　、１Ｂは１６ビツト幅及び７
ビツト幅のアドレスバス（ＳＡ１９−０　、　ＬＡ２３
−１７）と１６ビツト幅のデータバス（ＳＤ１５−８　
、　ＳＤ　７−０　）　１８ａとでなるシステムバス、
１７及び１８はそれぞれ内部ＲＡＭ　（ＤＲＡＭ）　、
１９はキャッシュメモリ（ＳＲＡＭ）　、２０は内部Ｒ
ＯＭ　（Ｂ　Ｉ　Ｏ５−ＲＯＭ）である。
２１はメモリコントロールを含むシステム全体のタイミ
ング制御を司るタイミングコントローラ（ＴＣ）、２２
はシステムバス制御を行なうバスコントローラ（ＢＵＳ
−ＣＮＴ）　、２３はキャッシュメモリコントローラ（
ＣＭＣ）である。
第２図は第１図におけるバス制御回路２２のうち、本発
明と関係するクロック切替回路部分のみ抽出して示した
回路実施例である。図中、２２１　、２２２はインバー
タゲート、２２３〜２２Ｂはアンドゲート、２２９〜２
３１はオアゲート、２３２〜２３７はＤタイプフリップ
フロップである。アンドゲート２２４にはアクセス制御
レジスタの特定ビットの内容、即ちＦＳＹＮＣが供給さ
れる。図中、ＲＦＲＳはリフレッシュ信号であり、マイ
クロプロセッサによるメモリアクセスの無いときに有効
となる。ＦＳＹＮＣは第３図にアクセス制御レジスタの
ピットアサインが示される様に、システムバスの動作モ
ードが定義される信号である。本発明実施例では、この
ビットが“１”のとき、システムバスを１０ＭＨｚの同
期モードで動かし、“０“のとき、８Ｍ　Ｈｚの非同期
モードで動かす。初期値は０”とする。マイクロプロセ
ッサはシステム構成等ハードウェア環境設定時、互換維
持を重視するかマイクロプロセッサの性能維持を重視す
るかにより、まずこのビットを０Ｎ１０ＦＦする。オア
ゲート２３０の一方の入力端子には２０　Ｍ　Ｈｚのク
ロック（ＣＬＫ）が、オアゲート２３１の一方の入力端
子には１６　Ｍ　ＨｚのりＯツク（ＣＫ１６Ｍ）が供給
される。オアゲート２３０の他方の入力端子にはアクセ
ス制、御レジスタの特定ビット（ＦＳＹＮＣ）の内容が
アンドゲート２２６　、　　Ｄタイプフリツブフロツブ
２３４　、２３５を開始、又、オアゲート２３１の他方
の入力端子にはアクセス制御レジスタの特定ビット（Ｆ
ＳＹＮＣ）の内容が、インバータゲート２２２．アンド
ゲート２２７．Ｄタイプフリップフロップ２３Ｂ’、　
２３７を介して供給される。オアゲート２３０　、２３
１の出力は共にアンドゲート２２８へ供給され、オアゲ
ート２３０がＯＮのとき２０　Ｍ　Ｈｚのクロックが、
同期モードクロックとして、又オアゲート２３１の出力
がＯＮのとき１６　Ｍ　Ｈｚのクロックが非同期モード
のクロックとしてシステムバスへ供給される。即ち、ア
ンドゲート２２５出力である５ＦＳＹＮＣ信号が“０”
の時は非同期モード、“１”の時は同期モードが指示さ
れたことになる。尚、本発明実施例におけるロジックは
負論理で動作するものとする。
アンドゲート２２３　、２２４の一方の入力端子へＲＦ
Ｒ８信号か供給される理由は以下による。即ち、本発明
実施例ではマイクロプロセッサがホールドしているリフ
レッシュサイクル中に切替えが有効になるようにしてい
る。これはＤＩＰスイッチの切替えによる外乱を防ぐた
めの措置である。
［発明の効果］ 以上説明のように本発明によれば、システムバスを同期
モード°／非同期モードのいずれによっても動作可とす
ることができ、しかもこれをプログラマフルに設定でき
る。従ってこれを使用環境に応じてダイナミックに切替
えでき、切替えのために生じるオペレータの負担が軽減
され、操作性向上がはかれる。又マイクロプロセッサが
持つ性能を充分に活用できる。
【図面の簡単な説明】
第１図は本発明の実施例を示すブロック図、第２図は第
１図に示したバスコントロール回路のうち、クロック切
替え回路を抽出して示した回路実施例を示す図、第３図
は本発明にて使用されるアクセス制御レジスタのビット
アサインを示す図である。 １２・・・内部ハス、１６・・・システムバス、２２・
・・バス制御回路、２２１　、２２２・・・インバータ
ゲート２２３〜２２８・・・アンドゲート、２２９〜２
３１・・・オアゲート、２３２〜２３７・・・Ｄタイプ
フリップフロップ出願人代理人　弁理士　鈴江　武彦

Claims (2)

    【特許請求の範囲】
  1. （１）、マイクロプロセッサが持つ内部バスと、マイク
    ロプロセッサの他にメモリを使用する各周辺制御用ＬＳ
    Ｉが接続されるようにシステムバスと、システムの使用
    環境設定時ＣＰＵによるシステムバスプロセスの動作モ
    ードが設定されるアクセス制御レジスタに設定された内
    容に従い同期モードまたは非同期モードで動作する様、
    システムバスに対し動作クロックを提供するクロック切
    替回路とを具備することを特徴とする情報処理装置。
  2. （２）、上記システム切替回路に対する動作モードの指
    定はメモリアクセスが禁止されるリフレッシュサイクル
    期間中に行なうことを特徴とする請求項（１）記載の情
    報処理装置。
JP63229023A 1988-09-13 1988-09-13 情報処理装置 Pending JPH0276056A (ja)

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