JPH0266664A - 電子機器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は電子機器、特にＣＰＵ、ＲＯＭ、ＲＡＭおよび
周辺デバイスから構成されＲＯＭないしＲＡＭに格納さ
れたプログラムに応じて上記各構成部材の間でデータ入
出力を行なう電子機器に関するものである。

［従来の技術］ 従来、全ての回路素子がＣ−ＭＯＳのＬＳＩで構成され
ている電子機器、例えば乾電池や太陽電池により駆動さ
れる電子式卓上計算機（以下電卓という）などでは、消
費電力は動作クロックに比例するため、高速処理が必要
な演算処理は高周波のクロックを用い、処理が遅くても
よいキー人力待ちなどにおいては低周波のクロックを用
いて消費電力を低減する技術が提案されている。

［発明が解決しようとする課題］ しかしながら、上記従来構成では次のような欠点があっ
た。

（１）電卓用ＬＳＩに内蔵されているＲＯＭは低容量か
つ低速であり、ある程度以上の高周波クロックには対応
できず、それほど処理の高速化が望めない。

（２）電卓用ＬＳＩに内蔵されているＲＯＭに相当する
デバイスは半導体メーカの汎用ＲＯＭにはない。したが
って電卓を構成する場合、ＲＯＭはカスタム設計となる
ため、開発期間が長くなるばかりでなくＲＯＭのビット
単価が高くなる。

（３）最近の半導体メーカから供給されているＲＯＭは
大容量でかつ高速アクセス重視であるため、たとえ全て
Ｃ−ＭＯＳのＲＯＭを用い、かつサイクルタイムを遅く
しても、サイクルタイム１μｓｅｃ以下では消費電力は
低減できない。

本発明の課題は以上の問題を解決し、低周波クロックを
用いても消費電力が低下しないようなＲＯＭを用いる場
合でも、処理の高速化と低消費電力化を両立し、しかも
低コストでシステム構成を行なえるようにすることであ
る。

［課題を解決するための手段］ 以上の課題を解決するために、本発明においては、ＣＰ
Ｕ、ＲＯＭ、ＲＡＭおよび周辺デバイスから構成されＲ
ＯＭないしＲＡＭに格納されたプログラムに応じて上記
各構成部材の間でデータ入出力を行なう電子機器におい
て、装置の基本動作クロックの周波数を複数段階に切り
換える手段と、装置動作開始時にＲＯＭに固定的に記憶
されたプログラムの内比較的経常的に使用されしかも高
速処理を要しないルーチンを前記ＲＡＭに転送し、その
後前記ルーチンの動作時に前記切り換え手段により基本
動作クロックを低周波数に切り換え、しかも前記ルーチ
ンの動作時には前記ＲＯＭに対するアクセスを禁止する
制御手段を設けた構成を採用した。

［作　用］ 以上の構成によれば、所定ルーチンのＲＡＭ上での走行
、およびその際の基本動作クロックの周波数低下により
消費電力を低減し、また、このルーチンの動作中はＲＯ
Ｍのアクセスを禁止することにより消費電力が大きいＲ
ＯＭを用いる場合でも低消費電力化が可能である。

［実施例］ 以下、図面に示す実施例に基づき、本発明の詳細な説明
する。

第１図〜第４図は本発明の第１の実施例を示している。

第１図は本発明による電子機器の回路構成を示している
。ここでは、電卓、あるいはパーソナルコンピュータな
どＣＰＵおよびその周辺素子により構成された装置が示
されている。

第１図において、符号１はクロック発生器で、２種類の
周波数を設定できるようにＸｌ、Ｘｌの２つの水晶発振
子を有する。これらのうち、符号Ｘ１で示されるものは
比較的高周波数の発振子、符号Ｘ２は比較的低周波の発
振子である。

クロック発生器１は、キー人力待ちのように比較的処理
が遅くてもよいような場合は前記発振子Ｘ２を発振させ
てそのクロックを供給し、キー処理や表示処理などの比
較的高速な処理を必要とする場合は前記発振子Ｘ１を発
振させてそのクロックを供給する。

符号２はＣ−ＭＯＳのＣＰＵ　（ここではザイログ社の
Ｚ−ａＯ（商品名）とする）で、ＣＰＵ２にはリセット
キーに１とパワーオンキーに２が接続されている。リセ
ットキーに１は本発明電子機器のオール初期設定に、パ
ワーオンキーに２はスタンバイ（電源最小の機能保持状
態）の解除に使用する。

ＣＰＵ２には記憶装置としてＲＯＭ３、ＲＡＭ４が接続
されている。ＲＯＭ３にはＣＰＵ２が実行すべきプログ
ラムや各種データが記憶されている。また、ＲＡＭ４は
Ｃ−ＭＯＳの内部同期型のスタティックＲＡＭからなる
。

また、符号５はインバータで、本実施例においてはメモ
リのアドレスデコーダとして作用し、ＲＡＭ４のチップ
セレクト信号を制御する。すなわち、インバータ５はＣ
ＰＵ２のアドレスバス（１６ビツト）の最上位ビットＡ
１５を反転してＲＡＭ４に入力しており、このビットの
状態によりＲＯＭ３ないしＲＡＭ４のいずれかを選択す
る。

本実施例では、ＲＯＭ３が低位アドレスに設定され、ア
ドレスデータの最上位ビットＡ１５の論理「０」により
ＲＯＭ３が、また同ビットの論理「１」によりＲＡＭ４
が選択される。

符号６は入出力アドレスのデコーダであり、ＣＰＵ２が
アドレスバスＡを介して出力するアドレスデータをデコ
ードし、キー人力装置７や表示装置８のいずれかを選択
する。アドレスデコーダ６はデコード結果に応じてチッ
プセレクト信号ｃｓ１ないしＣＳ２のいずれかを出力し
、キー人力装置フないし表示装置８を選択する。なお、
メモリ（ＲＯＭ３、ＲＡＭ４）に対するアドレス出力は
アドレスデコーダ６を介することなく直接出力される。

キー人力装置７はテンキー　フルキーボードなど所定の
キー配列により構成され、表示装置８は液晶表示器など
から構成される。

符号９．１０はともにＯＲ回路であり、キー人力装置７
や表示装置８へのリード信号Ｒおよびライト信号Ｗを供
給する。キー人力装置７、表示装置８に対して入出力を
行なう場合には、ＣＰＵ２はいずれかに対応する入出力
アドレスを出力し、アドレスデコーダ６を介してこれら
のいずれかを選択し、人力、ないし出力に対応してリー
ド信号Ｒおよびライト信号Ｗをキー人力装置７および表
示装置８にＯＲ回路９．１０を介して出力する。

また、符号１１．１２も同じ＜ＯＲ回路であり、ＲＯＭ
３やＲＡＭ４のリード信号Ｒおよびライト信号Ｗを供給
する。ＲＯＭ３、ＲＡＭ４に対する入出力の場合も同じ
リード信号Ｒおよびライト信号ＷがＯＲ回路１１．１２
によりＲＯＭ３、ＲＡＭ４に供給される。

メモリに対して入出力を行なうか、キー人力装置７ある
いは表示装置８に対して人出力を行なうかはＣＰＵ２の
メモリリクエスト信号Ｍないしｉ　／　ｏリクエスト信
号ｉ　／　ｏにより制御される。

また人出力されるデータそのものは、各デバイスに共通
のデータバスＤにより制御される。

以上のＣＰＵ２、ＲＯＭ３、ＲＡＭ４その他の周辺機器
制御用デバイス（不図示）はＣ−ＭＯ３素子から構成す
る。以上までに示した構成で問題となるのは、ＣＰＵ２
、ＲＡＭ４などの素子はクロック発生器１によってクロ
ックを低周波に切り換えることでかなりの低消費電力化
が可能であるが、ＲＯＭ３の消費電力は低周波クロック
でもほとんと変化しないことである。

そこで、ＲＯＭ３に格納されるプログラムのうち、たと
えば常時使用されるキー人力解析ルーチンなどをＲＡＭ
４に転送し、ＲＡＭＪ上で処理を実行することが考えら
れる。これにより、かなりの省電力が可能となるが、Ｚ
−８０などダイナミックＲＡＭのリフレッシュ機能およ
び周辺デバイスに対する直接入出力命令を有し、しかも
周辺デバイスおよびメモリに対する入出力が明確に区別
されないシステムでは、次のような問題がある。

それは、メモリリフレッシュ時および、周辺デバイスに
対する直接入出力命令の際に、特定のデータが副作用的
にアドレスバスの上位８ビツトに出力されるため、この
データ内容によりＲＯＭ３がチップセレクトされてしま
う可能性があることである。ＲＯＭ３はチップセレクト
されると、センスアンプに大電流が流れ、これにより消
費電流が増大してしまう。

以上に鑑み、本実施例では、ＲＯＭからＲＡＭへ処理ソ
フ゛トウエアを転送して用い、それほど高速処理を必要
としないルーチンではクロック速度を低下させ、さらに
、ＣＰＵのリフレッシュ時、あるいは周辺デバイスに対
する入出力時にＲＯＭのチップセレクトを完全に禁止す
るようにする。

以下、上記構成における動作につき詳細に説明する。第
２図〜第４図は第１図のＣＰＵ２の制御手順を示したフ
ローチャート図で、第２図〜第４図の手順はＣＰＵ２の
制御プログラムとしてＲＯＭ３に格納され、後述のよう
にＲＡＭ４に転送されて用いられる。

本実施例において、電池交換などによって初めて電源が
供給された時、または第１図のリセットキーに１が押下
されるとＣＰＵ２にリセットがかかり、第２図のステッ
プＳ１以降の処理が実行される。

ステップＳ１では、ＣＰＵ２およびＲＡＭ４やその他の
ｉ　／　ｏ機器を全て初期化してステップＳ２に８行す
る。

パワーキーに２が押下され、ＣＰＵ２がスタンバイ状態
になるとステップＳ２に移行する。ステップＳ２の詳細
は第３図に示しである。ここで、第３図を参照して第２
図のステップＳ２の処理を説明する。

第３図のステップＳ２１ではｉ　／　ｏ機器とＲＡＭ・
４の初期設定を行なってステップＳ２２に移行する。ス
テップＳ２２ではＲＯＭ３に格納されているキー人力待
ち処理のプログラムをＲＡＭ４に転送し、続いてステッ
プＳ２３でＺ−８０の内部レジスタであるｉレジスタに
０ＦＦＨ（１８進数）をセットし、ＣＰＵ２のリフレッ
シュ信号出力時にＲＯＭ３を選択することを禁止する。

これは、Ｚ−ＳＯはリフレッシュ時にｉレジスタの内容
をアドレスバス上位に出力するためである。なお、ｉレ
ジスタは、Ｚ−８０においては、割り込みベクトルの上
位１バイトを記憶するためのレジスタとしても用いられ
るものである。

再び第２図において、ステップＳ３ではキー人力待ち処
理を行なう、ここでは、発振子Ｘ２による低周波のクロ
ックで動作する。この処理はＲＡＭ４上で動作するもの
で、その詳しい処理手順を第４図で説明する。

この低速クロックによる処理では、データ入出力の際、
ＲＯＭ３がチップセレクトされないように配慮する。こ
のようなチップセレクトは前記のように直接入出力命令
の際に生じ得る。

すなわち、Ｚ−ａ　Ｏの１　／　Ｏアクセスには２通り
あり、１つはＯＵＴ　（ｎ）、　Ａ　　ｉＮ　　Ａ（ｎ
）のダイレクトアクセス方法と、もう１つはＯＵＴ　（
Ｃ）、Ａ　　ｉＮ　　Ａ、（Ｃ）のレジスタ間接アクセ
ス方法である。これらは、いずれも（ｎ）ないしくＣ）
により示されたＯ〜２５５のボートアドレスにＡレジス
タの内容を転送するものであるが、これらの入出力命令
においてアドレスバスＡに出力されるデータは実際には
次のようになっている。

すなわち、ポートアドレスは上記のように０〜２５５の
８ビツトでありこの８ビツトデータｎ（イミディエイト
データ）またはＣレジスタの内容により示される。この
データはアドレスバスの下位８ビツトに出力される。ま
た、このときアドレスバスの上位８ビツトは、上記ダイ
レクトアクセス法ではＡレジスタの内容が、また、レジ
スタ間接アクセス法ではＢレジスタの内容が出力される
。

つまり、Ｚ−８０では、ＩＮ、ＯＵＴ命令により周辺入
出力を行なう場合、イミディエイトデータｎまたはＢレ
ジスタの内容に応じてアドレス空間内の特定のチップが
セレクトされてしまうことになる。実際にこれらのアド
レスデータの上位８ビツトはＩＮ％ＯＵＴ命令において
は必要ないものであるから、ＲＯＭ３がチップセレクト
されないようなデータに設定することができる。

本実施例では、直接入出力の際、上記のレジスタ間接ア
クセスを常時用いるものとし、ＩＮ、ＯＵＴ命令に先立
ち、Ｂレジスタの内容がアドレスバスの最上位ビットＡ
１５を０にしない値（たとえば１ｘｘｘｘｘｘｘＢ　（
２進数））に設定してからキースキャン、キーリードな
どの入出力処理を行なう。このようにして、キースキャ
ンやキーリード時にＲＯＭ３のチップセレクト端子がア
クティブになることを禁止できる。

第４図のステップＳ３１ではＢレジスタに０ＦＦ）Ｉを
セットし、続いてステップＳ３２でＣレジスタにｉ　／
　ｏアドレスをセットしてステップＳ３に移行する。

ステップＳ３３ではキースキャン信号を出力してステッ
プＳ３４に移行する。ステップＳ３４ではキーラインを
読み込んでキーが押下されているか否かを判別し、押下
されていなければステップＳ３５に移行してカーソル処
理を行なった後ステップＳ３１に戻る。キー人力装置７
のキーが押下されていれば、第２図のステップＳ４に移
行すを行ない、続いてステップＳ５において各キー処理
後の表示処理を行なってステップＳ３に戻る。

以上の制御によれば、経常的に使用されるルーチンをＲ
ＯＭ３からＲＡＭ４に転送して使用し、速度を要求され
ない処理ではクロック速度を低下させ、さらに、ＲＯＭ
に対するチップセレクトを完全に禁止するようにしてい
るため、徹底した低消費電力化が可能である。ＲＯＭと
しては、特別な品種を用いる必要がないため、製造コス
トも低減できる。

以上の実施例ではＲＯＭとＲＡＭが各々１個の構成とし
たが、ＲＯＭおよびＲＡＭが複数個あっても同様の効果
が得られるのは言うまでもない。

特に、ＲＡＭに関しては半導体メーカによって内部同期
式のスタティックＲＡＭと完全に非同期のスタティック
ＲＡＭとがあり、前者はＣＰＵのクロックを低くすれば
それに比例して消費電流が下がるのに対し、後者はクロ
ックを下げてもそれに比例して消費電流が下がるとは言
えない。従って、このような２種類のＲＡＭが混在する
場合は、前者のＲＡＭにキー人力待ちのプログラムを転
送してその処理を前者のＲＡＭ上で行なうとともに、こ
の時のＣＰＵのクロックを低周波にし、ＣＰＵのリフレ
ッシュやキースキャン時に前述と同様の手法により後者
の非同期スタティックＲＡＭやＲＯＭのチップセレクト
を選択するご仁を禁止すれば、上記実施例と同様の効果
が得られる。

また３４１図の実施例では２つの発振子を使用して、キ
ー人力待ちの時とそれ以外の時でＣＰＵに供給するクロ
ックの周波数を変えていたが、第５図に示すように１つ
の発振子だけでも、同様に実施することが可能である。

第５図において符号Ｘ１で示されるものは第１図の発振
子Ｘ１と同じく高周波用の発振子であ諏 り、発振回路１′の発振周波数を決定する０発番回路１
′は分周回路５１とロック選択回路５２に高周波のクロ
ックを供給する。

分周回路５１は入力された高周波のクロックを整数分の
１に分周して低周波のクロックに変え、クロック選択回
路５２に入力する。分周回路５１で分周する分周比は特
定の数に固定することもできるし、あるいはプリセット
カウンタを用いて第１図のＣＰＵ２が実行するプログラ
ムの中で任意の数に設定することもできる。このような
構成により、クロック選択回路５２を介して発振回路１
′または分周回路５１により分周されたクロックのいず
れかを処理に応じて選択することができる。

また、第１図の実施例におけるメモリマツプは第６図（
Ａ）であるが、もし第６図（Ｂ）のようにＲＯＭ３が最
低位、ＲＡＭ４が最上位に設定され、その中間部に素子
が実装されていない場合には、第３図のステップＳ２３
でｌレジスタにメモリマツプの空きエリアのアドレスを
設定することにより、ＣＰＵ２のリフレッシュは空きエ
リアに行なわれるのでリフレッシュ時の消費電力が最小
となる。

また、第６図（Ｃ）（７）ように、ＲＯＭ３と、ＲＡＭ
４の間に着脱可能なカード、（あるいはカセット式）の
ＲＡＭエリア４′が設定されるメモリ構成の場合には、
第７図に図示した処理手順に従ってリフレッシュアドレ
ス、すなわちｌレジスタを設定すれば、ＣＰＵ２のリフ
レッシュ時の消費電力をごくわずかにすることができる
。

第７図において、ステップ３７６ではカードＲＡＭが装
着されているかどうかを判断するためにカードＲＡＭの
エリアに任意のデータを書き込み、ステップＳ７７に移
行する。

ステップＳ７７ではステップＳ７６で書き込んだデータ
をカードＲＡＭから読み出し、ステップ３７Ｂで読み出
されたデータが正しいかどうかを判別する。正しくなけ
ればカードが装着されていないと判断し、ステップＳ８
０に移行してＣＰＵ２のリフレッシュアドレスをカード
ＲＡＭ４の実装エリア４′に設定する。

一方、ステップ３７８で正しいデータが読み出された場
合はカードＲＡＭが装着されており、そのＲＡＭが前記
内部同期方式のＣ−ＭＯＳスタティックＲＡＭとは限ら
ないので、リフレッシュアドレスをＲＡＭ４のエリアに
設定する。

ここではカードをＲＡＭカードとして説明したが、これ
がＲＯＭカードであっても処理手順は同様であり、カー
ドの装着の有無はカード上のキーワードで行なえばよい
。

また、第１実施例では説明の都合上ＣＰＵ２をＺ−８０
で説明したが、これが他のＣ−ＭＯＳのＣＰＵであって
も同様に実施可能である。

殊にナショナルセミコンダクタ社のＮ５Ｃ８００（商品
名）のようなＣＰＬＩでは、第８図に示すようにＣＰＵ
の制御信号である５Ｏ１Ｓ１をデコーダ１３に入力し、
メモリに対する入出力期間だけアドレスをデコードして
メモリのチップセレクトとすれば、ＣＰＵがｉ　／　ｏ
機器をアクセスした時にメモリのチップセレクトがアク
ティブになることを禁止できる。

アドレスデコーダ１３はゲート付のアドレスデコーダで
あり、ＣＰＵからのアドレス信号、ＳＯ信号、Ｓ１信号
を受けて、メモリに対するＣＰＵサイクルの時だけＲＯ
Ｍ３またはＲＡＭ４のチップセレクト信号をアクティブ
にする。

さらに、第１図の実施例においてはＣＰＵのクロックを
遅くすればそれに比例してＲＡＭの消費電流が小さくな
る構成として説明したが、もしカスタム設計などによっ
て前記ＲＡＭと同様な消費電流特性を有するＲＯＭを用
いることが可能であれば、第１実施例のＲＡＭの代わり
にこのＲＯＭにキー人力待ちの処理を行なうプログラム
を格納し、同様にキー人力待ちの時のＣＰＵ２のクロッ
ク周波数を遅くして消費電力を低減できる。

さらに、第１図の実施例では第３図のステップＳ２２に
おいてのみキー人力待ちの処理プログラムをＲＯＭ３か
らＲＡＭ４へ転送したが、静電気などでＲＡＭＪ上のプ
ログラムが破壊されてもある程度対処できるように、第
２図のステップＳ５や第４図のステップＳ３５の次に第
３図のステップＳ２２、Ｓ２３と同じプログラム転送処
理を挿入してもよい。また、タイマ割込などによって一
定時間ごとに第３図のステップＳ２２、Ｓ２３と同じ処
理を実行させてもよい。

［発明の効果］ 以上から明らかなように、本発明によれば、ＣＰＵ％Ｒ
ＯＭ、ＲＡＭおよび周辺デバイスから構成されＲＯＭな
いしＲＡＭに格納されたプログラムに応じて上記各構成
部材の間でデータ入出力を行なう電子機器において、装
置の基本動作クロックの周波数を複数段階に切り換える
手段と、装置動作開始時にＲＯＭに固定的に記憶された
プログラムの内比較的経常的に使用されしかも高速処理
を要しないルーチンを前記ＲＡＭに転送し、その後前記
ルーチンの動作時に前記切り換え手段により基本動作ク
ロックを低周波数に切り換え、しかも前記ルーチンの動
作時には前記ＲＯＭに対するアクセスを禁止する制御手
段を設けた構成を採用しているので、所定ルーチンのＲ
ＡＭ上での走行、およびその際の基本動作クロックの周
波数低下により消費電力を低減し、また、このルーチン
の動作中はＲＯＭのアクセスを禁止することにより低消
費電力化が可能である。ＲＯＭとしては、低周波クロッ
クを用いても電力消費が低下しないものを用いても充分
省電力効果を期待できるから、製造コストを増大させる
恐れもない。また、高速処理が必要な場合には適宜クロ
ックを高周波に切り換えれば、処理効率を低下させるこ
ともないなどの優れた効果がある。

【図面の簡単な説明】

第１図は本発明による電子機器の一実施例を示すブロッ
ク図、第２図〜第４図はそれぞれ第１図の電子機器の処
理手順を示すフローチャート図、第５図はクロック供給
の他の実施例を示すブロック図、第６図（Ａ）〜（Ｃ）
はそれぞれ本発明によるその他の実施例を説明するメモ
リマツプ図、第７図は本発明によるその他の実施例を示
すフローチャート図、第８図は本発明によるさらに異な
る実施例を示すブロック図である。 １・・・クロック発生器　２・・−ｃｐｕ３　・ＲＯＭ
　　　　　　４　・ＲＡ　Ｍ５・・・インバータ ６．１３・・・アドレスデコーダ ７・・・キー人力装置　　８・・・表示装置１３・・・
アドレスデコーダ 電子檄罷の７６１７図 ＝、ＩＦｌ 嶺゛１イ予″Ｐす“１舅の７０−へμ＋２第３図 第２図 ■“１祐ア守″°（喚の７０−チャーＦ−図第４図 具なる帝１坊Ｐ手′″１曵の７０ぺん一ト回（Ａ） （Ｂ） （Ｃ） 異−−る情ジ苧ｊ４゛（の　／、モ、リマツフ０口第６
図

Claims (1)

【特許請求の範囲】
1. １）ＣＰＵ、ＲＯＭ、ＲＡＭおよび周辺デバイスから構
   成されＲＯＭないしＲＡＭに格納されたプログラムに応
   じて上記各構成部材の間でデータ入出力を行なう電子機
   器において、装置の基本動作クロックの周波数を複数段
   階に切り換える手段と、装置動作開始時にＲＯＭに固定
   的に記憶されたプログラムの内比較的経常的に使用され
   しかも高速処理を要しないルーチンを前記ＲＡＭに転送
   し、その後前記ルーチンの動作時に前記切り換え手段に
   より基本動作クロックを低周波数に切り換え、しかも前
   記ルーチンの動作時には前記ＲＯＭに対するアクセスを
   禁止する制御手段を設けたことを特徴とする電子機器。