JPH02118811A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH02118811A JPH02118811A JP63273603A JP27360388A JPH02118811A JP H02118811 A JPH02118811 A JP H02118811A JP 63273603 A JP63273603 A JP 63273603A JP 27360388 A JP27360388 A JP 27360388A JP H02118811 A JPH02118811 A JP H02118811A
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- Japan
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- cpu
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- clock
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- 238000005265 energy consumption Methods 0.000 abstract 2
- 230000002093 peripheral effect Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 6
- 230000010355 oscillation Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000004570 mortar (masonry) Substances 0.000 description 1
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Executing Machine-Instructions (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロコンピュータに関し、特にＣＰＵクロ
ックソース信号として複数のクロック信号から選択可能
なマイクロコンピュータに関する。
ックソース信号として複数のクロック信号から選択可能
なマイクロコンピュータに関する。
マイクロコンピュータは民生分野、産業分野等のさまざ
まな分野で応用されているが、これらの応用分野により
マイクロコンピュータに要求される処理速度や消費電力
といった性能もさまざまである。更に、ある一つのシス
テムにおいてもマイクロコンピュータが制御する内容は
多種多様である。
まな分野で応用されているが、これらの応用分野により
マイクロコンピュータに要求される処理速度や消費電力
といった性能もさまざまである。更に、ある一つのシス
テムにおいてもマイクロコンピュータが制御する内容は
多種多様である。
例えば、カメラへの応用では低消費電力であることが絶
対条件であるが、メカニカルコントロール時は高速処理
を必要とし、かつ電力消費が増大する。一方、非撮影時
におけるスイッチやボタン押下検出１臼付表示等は高速
処理を必要としない。従って、メカニカルコントロール
時とそうでない場合とで、処理速度を変えて平均の消費
電力をできる限り低くすれば、使用電池の寿命を長くす
る上で非常に有効である。これらの速度や電力といった
問題は、マイクロコンピュータの動作クロックに依存す
るもので、その処理内容に応じて動作クロックを変更で
きることは重要である。
対条件であるが、メカニカルコントロール時は高速処理
を必要とし、かつ電力消費が増大する。一方、非撮影時
におけるスイッチやボタン押下検出１臼付表示等は高速
処理を必要としない。従って、メカニカルコントロール
時とそうでない場合とで、処理速度を変えて平均の消費
電力をできる限り低くすれば、使用電池の寿命を長くす
る上で非常に有効である。これらの速度や電力といった
問題は、マイクロコンピュータの動作クロックに依存す
るもので、その処理内容に応じて動作クロックを変更で
きることは重要である。
ここで、従来のマイクロコンピュータでは、発振回路の
信号や外部からの入力クロックをそのまま、あるいは分
周して動作クロックを発生しており、通常は発振回路に
接続する発振子の周波数を変えるか、あるいは外部入力
クロックの周波数を変えない限り動作速度を変えること
はできず、処理内容に応じて速度を変えることは不可能
である。
信号や外部からの入力クロックをそのまま、あるいは分
周して動作クロックを発生しており、通常は発振回路に
接続する発振子の周波数を変えるか、あるいは外部入力
クロックの周波数を変えない限り動作速度を変えること
はできず、処理内容に応じて速度を変えることは不可能
である。
一方、近年では日本電気製マイクロコンピュータμＰＤ
７５１９のようにＣＰＵの動作速度を切替える為のモー
ドレジスタを内蔵し、発振回路出力あるいは外部入力タ
ロツクを分周する分周回路の異なる分周段出力の中から
、１つの分周出力を命令操作により選択してＣＰＵの動
作クロックを変更できるマイクロコンピュータも登場し
ている。
７５１９のようにＣＰＵの動作速度を切替える為のモー
ドレジスタを内蔵し、発振回路出力あるいは外部入力タ
ロツクを分周する分周回路の異なる分周段出力の中から
、１つの分周出力を命令操作により選択してＣＰＵの動
作クロックを変更できるマイクロコンピュータも登場し
ている。
前者の場合は動作速度の切替ができないため、マイクロ
コンピュータのさまざまな処理内容のうち最も高速動作
を要する処理が目的通り達成できるような発振周波数あ
るいは外部人力クロック周波数を設定せざるをえず、そ
れ故動作電源電圧範囲が５Ｖ付近に限定されるため、マ
イクロコンピュータの応用範囲が狭くなるという欠点が
あり、また全体の平均消費電力が大きくなるという欠点
がある。
コンピュータのさまざまな処理内容のうち最も高速動作
を要する処理が目的通り達成できるような発振周波数あ
るいは外部人力クロック周波数を設定せざるをえず、そ
れ故動作電源電圧範囲が５Ｖ付近に限定されるため、マ
イクロコンピュータの応用範囲が狭くなるという欠点が
あり、また全体の平均消費電力が大きくなるという欠点
がある。
一方、後者の場合、命令操作でスピードを切替えること
ができるため、低速処理のモードに設定することにより
低電源電圧での動作が可能となり応用範囲は広がるが、
命令操作で変更するために低速動作中に高速処理が必要
な割込みが発生した場合や高速処理を要するサブルーチ
ンをコールした場合にも、割込み処理やサブルーチンの
最初に実行する動作速度を変更する命令が終了するまで
の間は、以前の低速動作を継続するため、割込み処理や
実際のサブルーチン処理に入るまでの応答速度が遅くな
るという欠点を有している。特に、この応答速度が問題
になるようなアプリケーションでは結局通常の動作時も
高速動作モードにしておかざるをえないという欠点があ
り、やはり平均消費電力が大きくなってしまう。
ができるため、低速処理のモードに設定することにより
低電源電圧での動作が可能となり応用範囲は広がるが、
命令操作で変更するために低速動作中に高速処理が必要
な割込みが発生した場合や高速処理を要するサブルーチ
ンをコールした場合にも、割込み処理やサブルーチンの
最初に実行する動作速度を変更する命令が終了するまで
の間は、以前の低速動作を継続するため、割込み処理や
実際のサブルーチン処理に入るまでの応答速度が遅くな
るという欠点を有している。特に、この応答速度が問題
になるようなアプリケーションでは結局通常の動作時も
高速動作モードにしておかざるをえないという欠点があ
り、やはり平均消費電力が大きくなってしまう。
本発明のマイクロコンピュータの構成は、マイクロコン
ピュータのメモリ空間をアドレッシングするアドレスポ
インタと、前記アドレスポインタが出力するアドレス信
号をデコードしてアドレス空間識別信号を出力するアド
レスデコーダと、複数のＣＰＵクロックソース信号と、
前記アドレスデコーダの出力するアドレス空間識別信号
に基づき前記複数のＣＰＵクロックソース信号のうちの
１つを選択する選択回路と、前記選択回路で選択された
ＣＰＵクロックソース信号に基づき、ＣＰＵクロックを
発生するＣＰＵクロック発生回路とを含んで構成される
事を特徴とする。
ピュータのメモリ空間をアドレッシングするアドレスポ
インタと、前記アドレスポインタが出力するアドレス信
号をデコードしてアドレス空間識別信号を出力するアド
レスデコーダと、複数のＣＰＵクロックソース信号と、
前記アドレスデコーダの出力するアドレス空間識別信号
に基づき前記複数のＣＰＵクロックソース信号のうちの
１つを選択する選択回路と、前記選択回路で選択された
ＣＰＵクロックソース信号に基づき、ＣＰＵクロックを
発生するＣＰＵクロック発生回路とを含んで構成される
事を特徴とする。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例のブロック図であり、プ
ログラムカウンタ１と、前記プログラムカウンタ１でア
クセスされるプログラムメモリ５（以下、ＲＯＭと称す
）と、プログラムカウンタ１が出力するアドレス信号を
デコードしてアドレス空間識別信号を出力するアドレス
デコーダ３と、２種類のＣＰＵクロックソース信号で１
とｆ２と、アドレスデコーダ３の出力するアドレス空間
識別信号に基づき２種類のＣＰＵクロックソース信号で
１又はｆ２の一方を選択する選択回路３と、選択回路３
で選択されたＣＰＵクロックソース信号信号上１ｆ２の
クロックを分周してＣＰＵクロックを発生するＣＰＵク
ロック発生回路４とから構成される。ＣＰＵクロックソ
ース信号ｆ、はＣＰＵを超低速で動作させるため３２．
７６８ｋＨｚ、ＣＰＵクロックソース信号ｆ２はＣＰ
ｔＪを高速で動作させるため４．１９Ｍ Ｈｚとする。
ログラムカウンタ１と、前記プログラムカウンタ１でア
クセスされるプログラムメモリ５（以下、ＲＯＭと称す
）と、プログラムカウンタ１が出力するアドレス信号を
デコードしてアドレス空間識別信号を出力するアドレス
デコーダ３と、２種類のＣＰＵクロックソース信号で１
とｆ２と、アドレスデコーダ３の出力するアドレス空間
識別信号に基づき２種類のＣＰＵクロックソース信号で
１又はｆ２の一方を選択する選択回路３と、選択回路３
で選択されたＣＰＵクロックソース信号信号上１ｆ２の
クロックを分周してＣＰＵクロックを発生するＣＰＵク
ロック発生回路４とから構成される。ＣＰＵクロックソ
ース信号ｆ、はＣＰＵを超低速で動作させるため３２．
７６８ｋＨｚ、ＣＰＵクロックソース信号ｆ２はＣＰ
ｔＪを高速で動作させるため４．１９Ｍ Ｈｚとする。
即ち、ＣＰＵクロックソース信号信号上１２では１：１
２８の速度比となる。プログラムカウンタ１は１４ピツ
トで、ＲＯＭ５は］、６にバイトとする。
２８の速度比となる。プログラムカウンタ１は１４ピツ
トで、ＲＯＭ５は］、６にバイトとする。
第２図は１６にバイトのＲ，ＯＭ空間を示す図で、説明
を簡単にする為に、ＣＰＵを低速で動作させるプログラ
ム領域を０ＯＯＯＨ〜ＩＦＦＦ□（Ｈは１６進数を示す
）のブロックＡとし、ＣＰＵを高速で動作させるプログ
ラム領域を２０００Ｈ〜３ＦＦＦＨのブロックＢとする
。従って、アドレスデコーダ２は、プログラムカウンタ
１がブロックＡの領域の値となるとＣＰＵクロックソー
スｆ１を選択する信号“０′を出力し、クロック選択回
路３によりＣＰＵクロックソースｆ、が選択され、ＣＰ
Ｕクロック発生回路４はクロックソースｆ、に基いた低
速のＣＰＵクロックを発生する。ブロックＡの領域のプ
ログラム実行中に高速動作が必要な処理が発生した場合
には、ブロックＢの領域内に分岐する分岐命令を実行す
る。アドレスデコーダ２は、分岐命令実行によりプログ
ラムカウンタ１がブロックＢの領域の値となるとＣＰＵ
クロックソースｆ２を選択する信号“１”を出力し、ク
ロック選択回路３によりＣＰＵクロックソースｆ２が選
択され、ＣＰＵクロック発生回路４はクロックソースで
２に基づいた高速のＣＰＵクロックを発生するため、分
岐先のプログラムを高速動作で処理する。高速動作を要
する処理が終了した場合には、ブロックＡの領域内に分
岐する分岐命令を実行することにより、プログラムカウ
ンタ１がブロックＡの領域の値となることにより、低速
のＣＰＵクロックソースｆ１が選択されてＣＰＵは再び
低速動作に戻る。
を簡単にする為に、ＣＰＵを低速で動作させるプログラ
ム領域を０ＯＯＯＨ〜ＩＦＦＦ□（Ｈは１６進数を示す
）のブロックＡとし、ＣＰＵを高速で動作させるプログ
ラム領域を２０００Ｈ〜３ＦＦＦＨのブロックＢとする
。従って、アドレスデコーダ２は、プログラムカウンタ
１がブロックＡの領域の値となるとＣＰＵクロックソー
スｆ１を選択する信号“０′を出力し、クロック選択回
路３によりＣＰＵクロックソースｆ、が選択され、ＣＰ
Ｕクロック発生回路４はクロックソースｆ、に基いた低
速のＣＰＵクロックを発生する。ブロックＡの領域のプ
ログラム実行中に高速動作が必要な処理が発生した場合
には、ブロックＢの領域内に分岐する分岐命令を実行す
る。アドレスデコーダ２は、分岐命令実行によりプログ
ラムカウンタ１がブロックＢの領域の値となるとＣＰＵ
クロックソースｆ２を選択する信号“１”を出力し、ク
ロック選択回路３によりＣＰＵクロックソースｆ２が選
択され、ＣＰＵクロック発生回路４はクロックソースで
２に基づいた高速のＣＰＵクロックを発生するため、分
岐先のプログラムを高速動作で処理する。高速動作を要
する処理が終了した場合には、ブロックＡの領域内に分
岐する分岐命令を実行することにより、プログラムカウ
ンタ１がブロックＡの領域の値となることにより、低速
のＣＰＵクロックソースｆ１が選択されてＣＰＵは再び
低速動作に戻る。
従って、処理内容に応じて、低速動作で問題のない処理
ルーチンをブロックＡ内に配置し、高速動作を要する処
理ルーチンをブロックＢ内に配！することにより、各処
理に対応した速度でＣＰＵを動作させることができる。
ルーチンをブロックＡ内に配置し、高速動作を要する処
理ルーチンをブロックＢ内に配！することにより、各処
理に対応した速度でＣＰＵを動作させることができる。
本実施例ではブロックＡの領域を０ＯＯＯＨ〜ＩＦＦＦ
、、ブロックＢ（７）領域を２ｏｏｏＨ〜３ＦＦＦＨと
したために、アドレスデコーダ２は、プログラムカウン
タ１の出力全ビットをデコードする必要はなく、最上位
ビットだけをデコードすれば良い。
、、ブロックＢ（７）領域を２ｏｏｏＨ〜３ＦＦＦＨと
したために、アドレスデコーダ２は、プログラムカウン
タ１の出力全ビットをデコードする必要はなく、最上位
ビットだけをデコードすれば良い。
ＲＯＭ空間の分割の仕方は本実施例に限定されないこと
はもちろんで、適宜定めることができ、それに応じてア
ドレスデコーダ２のデコードの方法も定めれば良い。
はもちろんで、適宜定めることができ、それに応じてア
ドレスデコーダ２のデコードの方法も定めれば良い。
第３図はＲＯＭ内部に割込み発生時の割込みベクターテ
ーブルを持っている場合のＲＯＭ構成を示す図で、割込
ａ〜割込Ｃの各ベクター割込みに対応して、割込処理ル
ーチンのスタートアドレスを格納している。
ーブルを持っている場合のＲＯＭ構成を示す図で、割込
ａ〜割込Ｃの各ベクター割込みに対応して、割込処理ル
ーチンのスタートアドレスを格納している。
割込みａ及び割込みｂが高速処理を要する割込み、又割
込みＣが低速処理の割込みとすると、割込みａ及び割込
みｂに対応する割込処理ルーチンをブロックＢ内に配置
し、割込みＣに対応する割込処理ルーチンをブロックＡ
内に配置することにより、ベクター割込みにより各ベク
ターテーブル内容がプログラムカウンタ１に設定される
と、アドレスデコーダ２がアドレスを判別してクロック
ソースｆ１又はｆ２を指定することで割込ａ及び割込す
の時は高速クロックに、割込Ｃの時は低速クロックに切
替えて動作する。
込みＣが低速処理の割込みとすると、割込みａ及び割込
みｂに対応する割込処理ルーチンをブロックＢ内に配置
し、割込みＣに対応する割込処理ルーチンをブロックＡ
内に配置することにより、ベクター割込みにより各ベク
ターテーブル内容がプログラムカウンタ１に設定される
と、アドレスデコーダ２がアドレスを判別してクロック
ソースｆ１又はｆ２を指定することで割込ａ及び割込す
の時は高速クロックに、割込Ｃの時は低速クロックに切
替えて動作する。
尚、ベクター割込み発生時にベクターテーブル内のスタ
ートアドレス参照のためにベクターテーブル自身のアド
レッシングをするが、この場合はブロックＡ内のアドレ
スとしてデコードしても良いし、スタートアドレスがプ
ログラムカウンタ１に設定されるまでは直前のアドレス
を保持するようにアドレスデコーダ回路２を構成しても
良い 第４図は本発明の第２の実施例を示すブロック図である
。
ートアドレス参照のためにベクターテーブル自身のアド
レッシングをするが、この場合はブロックＡ内のアドレ
スとしてデコードしても良いし、スタートアドレスがプ
ログラムカウンタ１に設定されるまでは直前のアドレス
を保持するようにアドレスデコーダ回路２を構成しても
良い 第４図は本発明の第２の実施例を示すブロック図である
。
実施例１はプログラムメモリのアドレッシングを例に説
明したが、本実施例はデータメモリ空間のアドレッシン
グに適用した場合である。第１図と同一番号で示した部
分は同一機能を有するので説明を省略する。
明したが、本実施例はデータメモリ空間のアドレッシン
グに適用した場合である。第１図と同一番号で示した部
分は同一機能を有するので説明を省略する。
データポインタ６は、データメモリ空間をアドレッシン
グする際に使用するデータポインタで、各種周辺ハード
ウェア７−１〜７−ｎがメモリマツピンクされており、
データバス８を介して周辺ハードウェア７−１〜７−ｎ
に対するリード又はライトアクセスする際は、データポ
インタ６によりアドレス指定する。データポインタ６が
出力するメモリアドレスは、アドレスデコーダ２でデコ
ードされる。周辺ハードウェア７−１が高速処理アクセ
スを要する場合には、アドレスデコーダ２は周辺ハード
ウェア７−１のアドレスをデコードすることによつ、Ｃ
ＰＵクロックソースで２を指定する信号゛１′を出力し
、クロック選択回路３によりＣＰＵクロック発生回路４
に高速のクロックソースｆ２を供給する。データポイン
タ６は、他の周辺ハードウェアをアクセスするまでは以
前の値を保持しているので、周辺ハードウェア７−１に
対しアクセスしている間は、ＣＰＵは高速のクロックで
動作し続ける。低速動作でアクセスする周辺ハードウェ
アに対しては、アドレスデコーダ２はＣＰＵクロックソ
ースｆ１を指定する信号″Ｏ゛を出力し、クロック選択
回路３は低速のＣＰＵクロックソースｆ１を選択する。
グする際に使用するデータポインタで、各種周辺ハード
ウェア７−１〜７−ｎがメモリマツピンクされており、
データバス８を介して周辺ハードウェア７−１〜７−ｎ
に対するリード又はライトアクセスする際は、データポ
インタ６によりアドレス指定する。データポインタ６が
出力するメモリアドレスは、アドレスデコーダ２でデコ
ードされる。周辺ハードウェア７−１が高速処理アクセ
スを要する場合には、アドレスデコーダ２は周辺ハード
ウェア７−１のアドレスをデコードすることによつ、Ｃ
ＰＵクロックソースで２を指定する信号゛１′を出力し
、クロック選択回路３によりＣＰＵクロック発生回路４
に高速のクロックソースｆ２を供給する。データポイン
タ６は、他の周辺ハードウェアをアクセスするまでは以
前の値を保持しているので、周辺ハードウェア７−１に
対しアクセスしている間は、ＣＰＵは高速のクロックで
動作し続ける。低速動作でアクセスする周辺ハードウェ
アに対しては、アドレスデコーダ２はＣＰＵクロックソ
ースｆ１を指定する信号″Ｏ゛を出力し、クロック選択
回路３は低速のＣＰＵクロックソースｆ１を選択する。
尚、ＣＰＵクロックソースは実施例で示した２種類に限
定されることなく必要に応じて増加することができ、ま
たマイクロコンピュータに接続する発振子を複数持って
その中から選択しても良いし、１つの発振子の発振出力
を分周した複数のクロックソースから選択するようにし
ても良い。
定されることなく必要に応じて増加することができ、ま
たマイクロコンピュータに接続する発振子を複数持って
その中から選択しても良いし、１つの発振子の発振出力
を分周した複数のクロックソースから選択するようにし
ても良い。
以上説明したように本発明は、メモリ空間をアドレッシ
ングした際にアドレスをデコードして、ＣＰＵに供給す
るクロックソースを切替えることにより、アクセスした
メモリ空間に応じてＣＰＵの動作スピードを容易に、し
かもリアルタイムに設定できるため、目的の処理に応じ
なＣＰＬＩ速度で処理ができ、必要な場合のときのみ高
速動作にすることにより平均の消費電力を低減するのに
効果がある。特に、命令で動作スピードを切替えるのに
比ベリアルタイムに変更できるため実用効果は大きい。
ングした際にアドレスをデコードして、ＣＰＵに供給す
るクロックソースを切替えることにより、アクセスした
メモリ空間に応じてＣＰＵの動作スピードを容易に、し
かもリアルタイムに設定できるため、目的の処理に応じ
なＣＰＬＩ速度で処理ができ、必要な場合のときのみ高
速動作にすることにより平均の消費電力を低減するのに
効果がある。特に、命令で動作スピードを切替えるのに
比ベリアルタイムに変更できるため実用効果は大きい。
第１図は本発明の第１の実施例のブロック図、第２図は
プログラムメモリを示す図、第３図は割込みベクターテ
ーブルを併記したプログラムメモリの図、第４図は第２
の実施例のブロック図である。 １・・・プログラムカウンタ、２・・・アドレスデコー
ダ、３・・・クロック選択回路、４・・・ＣＰＵクロッ
ク発生回路、５・・・プログラムメモリ（ＲＯＭ）、６
・・・データポインタ、７−１〜７−ｎ・・・周辺ハー
ドウェア１〜ｎ、８・・・データバス。 第 ７ 図 アＨしス 竿 図 アＰ°レス 第 〆
プログラムメモリを示す図、第３図は割込みベクターテ
ーブルを併記したプログラムメモリの図、第４図は第２
の実施例のブロック図である。 １・・・プログラムカウンタ、２・・・アドレスデコー
ダ、３・・・クロック選択回路、４・・・ＣＰＵクロッ
ク発生回路、５・・・プログラムメモリ（ＲＯＭ）、６
・・・データポインタ、７−１〜７−ｎ・・・周辺ハー
ドウェア１〜ｎ、８・・・データバス。 第 ７ 図 アＨしス 竿 図 アＰ°レス 第 〆
Claims (1)
- マイクロコンピュータのメモリ空間をアドレッシング
するアドレスポインタと、前記アドレスポインタが出力
するアドレス信号をデコードしてアドレス空間識別信号
を出力するアドレスデコーダと、複数のＣＰＵクロック
ソース信号と、前記アドレスデコーダの出力するアドレ
ス空間識別信号に基づき前記複数のＣＰＵクロックソー
ス信号のうちの１つを選択する選択回路と、前記選択回
路で選択されたＣＰＵクロックソース信号に基づき、Ｃ
ＰＵクロックを発生するＣＰＵクロック発生回路とを含
んで構成される事を特徴とするマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63273603A JPH02118811A (ja) | 1988-10-28 | 1988-10-28 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63273603A JPH02118811A (ja) | 1988-10-28 | 1988-10-28 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02118811A true JPH02118811A (ja) | 1990-05-07 |
Family
ID=17530062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63273603A Pending JPH02118811A (ja) | 1988-10-28 | 1988-10-28 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02118811A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002088913A1 (fr) * | 2001-04-27 | 2002-11-07 | International Business Machines Corporation | Procede et appareil pour reguler la vitesse d'execution d'un processeur |
| US6874098B2 (en) | 2000-12-01 | 2005-03-29 | Sharp Kabushiki Kaisha | Semiconductor integrated circuit |
| US7197653B2 (en) | 2003-03-31 | 2007-03-27 | Matsushita Electric Industrial Co., Ltd. | Microcontroller for fetching and decoding a frequency control signal together with an operation code |
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| JPS61183751A (ja) * | 1985-02-08 | 1986-08-16 | Toshiba Corp | アクセス制御回路 |
| JPS6385843A (ja) * | 1986-09-30 | 1988-04-16 | Canon Inc | マイクロプロセツサの制御回路 |
-
1988
- 1988-10-28 JP JP63273603A patent/JPH02118811A/ja active Pending
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