JPH01260517A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH01260517A JPH01260517A JP63090512A JP9051288A JPH01260517A JP H01260517 A JPH01260517 A JP H01260517A JP 63090512 A JP63090512 A JP 63090512A JP 9051288 A JP9051288 A JP 9051288A JP H01260517 A JPH01260517 A JP H01260517A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- interruption
- cpu
- interrupt
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000010355 oscillation Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 5
- 101150065817 ROM2 gene Proteins 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 240000002853 Nelumbo nucifera Species 0.000 description 1
- 235000006508 Nelumbo nucifera Nutrition 0.000 description 1
- 235000006510 Nelumbo pentapetala Nutrition 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Executing Machine-Instructions (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロコンピュータに関し、特にＣＰＵのク
ロックソース信号として複数のクロック信号から選択可
能なマイクロコンピュータに関する。
ロックソース信号として複数のクロック信号から選択可
能なマイクロコンピュータに関する。
マイクロコンピュータは民生分野、産業分野等さまざま
な分野で応用されているが、これらの応用分野によりマ
イクロコンピュータに要求される処理速度や消費電力と
いった性能もさまざまである。更にある一つのシステム
においてもマイクロコンピュータが制御する内容は多種
多様である。
な分野で応用されているが、これらの応用分野によりマ
イクロコンピュータに要求される処理速度や消費電力と
いった性能もさまざまである。更にある一つのシステム
においてもマイクロコンピュータが制御する内容は多種
多様である。
例えばカメラへの応用では低消費電力であることが絶対
条件であるが、メカコントロール時は高速処理を必要と
し電力消費が増大する。一方、非撮影時におけるスイッ
チやボタン押下の検出、日付表示等は高速処理を必要と
しない。従ってメカコントロール時とそうでない場合と
で処理速度を変えて平均の消費電力をできる限り低くす
れば、電池やバッテリーの寿命を長くする上で非常に有
効である。
条件であるが、メカコントロール時は高速処理を必要と
し電力消費が増大する。一方、非撮影時におけるスイッ
チやボタン押下の検出、日付表示等は高速処理を必要と
しない。従ってメカコントロール時とそうでない場合と
で処理速度を変えて平均の消費電力をできる限り低くす
れば、電池やバッテリーの寿命を長くする上で非常に有
効である。
これらの速度や電力といった問題はマイクロコンピュー
タの動作クロックに依存するもので、処理内容に応じて
動作クロックを変更できることは重要である。
タの動作クロックに依存するもので、処理内容に応じて
動作クロックを変更できることは重要である。
ここで、従来のマイクロコンピュータでは発振回路の信
号や外部からの入力りｐワクをそのまま、あるいは分周
して動作クロックを発生しており、通常は発振回路に接
続する発振子の周波数を変えるか、外部入力クロックの
周波数を変えない限り動作速度を変えることはできず、
処理内容に応じて速度を変えることは不可能である。
号や外部からの入力りｐワクをそのまま、あるいは分周
して動作クロックを発生しており、通常は発振回路に接
続する発振子の周波数を変えるか、外部入力クロックの
周波数を変えない限り動作速度を変えることはできず、
処理内容に応じて速度を変えることは不可能である。
一方、近年では日本電気製マイクロコンピュータμＰＤ
７５１．９のようＣＰＵの動作速度を切替える為のモー
ドレジスタを内蔵し、発振回路出力あるいは外部人力ク
ロックを分周する分周回路の異なる分周段出力の中から
ｊつの分周出力を命令操作により選択してＣＰＵの動作
クロックを変更でキルマイクロコンピュータも登場して
いる。
７５１．９のようＣＰＵの動作速度を切替える為のモー
ドレジスタを内蔵し、発振回路出力あるいは外部人力ク
ロックを分周する分周回路の異なる分周段出力の中から
ｊつの分周出力を命令操作により選択してＣＰＵの動作
クロックを変更でキルマイクロコンピュータも登場して
いる。
前者の場合は動作速度の切替ができないため、マイクロ
コンピュータのさまざまな処理内容のうち、最も高速動
作を要する処理が目的通り達成できるような発振周波数
あるいは外部人力クロック周波数を設定せざるをえず、
それ故、動作電源電圧範囲が５ｖ付近に限定されるため
、マイクロコンピュータの応用範囲が狭くなるという欠
点があり、また全体の平均消費電力が大きくなるという
欠点がある。
コンピュータのさまざまな処理内容のうち、最も高速動
作を要する処理が目的通り達成できるような発振周波数
あるいは外部人力クロック周波数を設定せざるをえず、
それ故、動作電源電圧範囲が５ｖ付近に限定されるため
、マイクロコンピュータの応用範囲が狭くなるという欠
点があり、また全体の平均消費電力が大きくなるという
欠点がある。
一方、後者の場合、命令操作でスピードを切替えること
ができるため、低速処理のモードに設定することにより
、低電源電圧での動作が可能となり応用範囲は広がるが
、命令操作で変更するために低速動作中に高速処理が必
要な割込みが発生した場合にも、割込み処理で最初に実
行する動作速度を変更する命令が終了するまでの間は、
以前の低速動作を継続するため、割込み処理にはいるま
での応答速度が遅くなるという欠点を有している。
ができるため、低速処理のモードに設定することにより
、低電源電圧での動作が可能となり応用範囲は広がるが
、命令操作で変更するために低速動作中に高速処理が必
要な割込みが発生した場合にも、割込み処理で最初に実
行する動作速度を変更する命令が終了するまでの間は、
以前の低速動作を継続するため、割込み処理にはいるま
での応答速度が遅くなるという欠点を有している。
特にこの応答速度が問題になるようなアプリケーション
では結局通常の動作時も高速動作モードにしておかさる
をえないという欠点があり、やはり平均消費電力が大き
くなってしまう。
では結局通常の動作時も高速動作モードにしておかさる
をえないという欠点があり、やはり平均消費電力が大き
くなってしまう。
本発明のマイクロコンピュータは、複数のクロックソー
スと、内部又は外部割込が発生した場合に割込要因に応
じて前記複数のクロックソースの中から特定のタフツク
ソースに切換えてＣＰＵクロックとしてＣＰＵへ供給す
る選択切換手段を有している。
スと、内部又は外部割込が発生した場合に割込要因に応
じて前記複数のクロックソースの中から特定のタフツク
ソースに切換えてＣＰＵクロックとしてＣＰＵへ供給す
る選択切換手段を有している。
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を示す図で、］４ビット
のプログラムカウンタ１と、前記プログラムカウンタ１
でアクセスされる１、６Ｋｂｙｔｅのプログラムメモリ
（以下ＲＯＭと呼ぶ）２と、ＲＯＭ２から読み出され
た命令を解読して各種制御信号を発生する命令デコーダ
３と、マイクロコンピュータ全体のり四ツクソースを供
給する発振回路４と、前記発振回路出力を分周し、４種
類の分周クロックを出力する分周回路５と、内部又は外
部割込発生時の割込信号ａ〜割割込量ｄの入力に基き割
込動作を制御する割込コントローラ６と、ＣＰＵ動作ク
ロックを指定するための２ビツト構成のＣＰＵクロック
指定レジスタ７と、ＣＰＵクロック指定レジスタ７の内
容に基き前記分周回路５の４種類の出力クロックのうち
１つを選択して第１図には図示していないＣＰＵの各部
に対しＣＰＵクロックを供給するクロックセレクタ８と
、内部バス９と、処理されるデータを記憶するデータメ
モリ （以下ＲＯＭと呼ぶ）］Ｏ及び割込み発生時及び
割込みからの復帰時にプログラムカウンタ１及びＣＰＵ
クロック指定レジスタ７の内容をＲＡＭｌ０に退避復帰
する際のチータボインタとなるスタックポインタ１１と
から構成される。
のプログラムカウンタ１と、前記プログラムカウンタ１
でアクセスされる１、６Ｋｂｙｔｅのプログラムメモリ
（以下ＲＯＭと呼ぶ）２と、ＲＯＭ２から読み出され
た命令を解読して各種制御信号を発生する命令デコーダ
３と、マイクロコンピュータ全体のり四ツクソースを供
給する発振回路４と、前記発振回路出力を分周し、４種
類の分周クロックを出力する分周回路５と、内部又は外
部割込発生時の割込信号ａ〜割割込量ｄの入力に基き割
込動作を制御する割込コントローラ６と、ＣＰＵ動作ク
ロックを指定するための２ビツト構成のＣＰＵクロック
指定レジスタ７と、ＣＰＵクロック指定レジスタ７の内
容に基き前記分周回路５の４種類の出力クロックのうち
１つを選択して第１図には図示していないＣＰＵの各部
に対しＣＰＵクロックを供給するクロックセレクタ８と
、内部バス９と、処理されるデータを記憶するデータメ
モリ （以下ＲＯＭと呼ぶ）］Ｏ及び割込み発生時及び
割込みからの復帰時にプログラムカウンタ１及びＣＰＵ
クロック指定レジスタ７の内容をＲＡＭｌ０に退避復帰
する際のチータボインタとなるスタックポインタ１１と
から構成される。
クロックセレクタ８は、ＣＰＵクロック指定レジスタ７
の出力が００のとき、ｆ、／１６，０１のときＪｘ／＋
３，１ｏのときｆ、／４．１１のときｆｘ／２を選択す
る。
の出力が００のとき、ｆ、／１６，０１のときＪｘ／＋
３，１ｏのときｆ、／４．１１のときｆｘ／２を選択す
る。
第２図は、ＲＯＭ２の一部領域に割当てられている割込
ベクターテーブルの内容を説明するための図である。前
記割込信号ａ〜割割込量ｄに対応して割込ベクターテー
ブルａ〜割込ベクターテーブルｄがあり、それぞれ２バ
イ）・構成となっており、０ＯＩＯＨ〜００１７Ｈ（Ｈ
は１６進数表現を示す）のアドレスが割付けられている
。各割込ベクターチーフルの内容は、２バイト即ち１６
６一 ビットのうち１４ビツトを各側込み処理のスタートアド
レスとして割当て、残り２ビツトをＣＰＵクロック指定
ビットとして割当てる。従って４種類のＣＰＵクロック
を指定することができる。
ベクターテーブルの内容を説明するための図である。前
記割込信号ａ〜割割込量ｄに対応して割込ベクターテー
ブルａ〜割込ベクターテーブルｄがあり、それぞれ２バ
イ）・構成となっており、０ＯＩＯＨ〜００１７Ｈ（Ｈ
は１６進数表現を示す）のアドレスが割付けられている
。各割込ベクターチーフルの内容は、２バイト即ち１６
６一 ビットのうち１４ビツトを各側込み処理のスタートアド
レスとして割当て、残り２ビツトをＣＰＵクロック指定
ビットとして割当てる。従って４種類のＣＰＵクロック
を指定することができる。
次に第１図及び第２図により更に詳しく説明する。マイ
クロコンピュータの初期状態、即ちリセット信号入力時
はＣＰＵクロック指定レジスタはリセット信号によりＯ
Ｏにクリアされ、最も遅いクロックｆ、／１６を選択し
てＣＰＵクロックとして出力する。例えば発振回路出力
ｆ８が４ＭＨｚとするとｆｘ／１６＝２５０ＫＨｚとな
る。ＣＰＵがｆｘ／１６のクロックにもとすき動作して
いるときに、割込みが発生して割込信号ａとして割込コ
ントローラ６に入力されると、割込コントローラ６から
の信号によりＣＰＵクロック指定レジスタ７の現在の内
容がスタックポインタ１１でアドレッシンダＲＯＭ］、
Ｏ内に内部バス９を介して退避される。この時、プログ
ラムカウンタ１の内容もＲＡＭｌ０に退避される。更に
割込コントローラ６は割込信号ａに対応した割込ベクタ
ーアドレスを発生し、内部バス９を介してプログラムカ
ウンタ１に転送する。プログラムカウンタ１により割込
ベクターテーブルａがアドレッシングされると割込ａス
タートアドレス１４ビットが内部バス９に、クロック指
定２ビツトＣＬＩ １．ＣＬＩ Ｏの内容がＣＰＵクロ
ック指定レジスタ７にそれぞれ転送され、割込ａスター
トアドレスはプログラムカウンタ１に取込まれ、クロッ
ク指定２ビツトはＣＰＵクロック指定レジスタ７に取込
まれ、割込コントローラからの信号によりレジスタ内容
をクロックセレクタ８に出力する。ＣＰＵクロック指定
レジスタ７の内容が今１１とすると、クロックセレクタ
８は分周回路５の出力のうちｆ８／２を選択しＣＰＵク
ロックとして出力する。以降、ＣＰＵは割込ａスタート
アドレスから割込信号ａに対応した割込処理ルーチンを
、クロックセレクタ８で選択したＣＰＵクロックに基き
動作する。
クロコンピュータの初期状態、即ちリセット信号入力時
はＣＰＵクロック指定レジスタはリセット信号によりＯ
Ｏにクリアされ、最も遅いクロックｆ、／１６を選択し
てＣＰＵクロックとして出力する。例えば発振回路出力
ｆ８が４ＭＨｚとするとｆｘ／１６＝２５０ＫＨｚとな
る。ＣＰＵがｆｘ／１６のクロックにもとすき動作して
いるときに、割込みが発生して割込信号ａとして割込コ
ントローラ６に入力されると、割込コントローラ６から
の信号によりＣＰＵクロック指定レジスタ７の現在の内
容がスタックポインタ１１でアドレッシンダＲＯＭ］、
Ｏ内に内部バス９を介して退避される。この時、プログ
ラムカウンタ１の内容もＲＡＭｌ０に退避される。更に
割込コントローラ６は割込信号ａに対応した割込ベクタ
ーアドレスを発生し、内部バス９を介してプログラムカ
ウンタ１に転送する。プログラムカウンタ１により割込
ベクターテーブルａがアドレッシングされると割込ａス
タートアドレス１４ビットが内部バス９に、クロック指
定２ビツトＣＬＩ １．ＣＬＩ Ｏの内容がＣＰＵクロ
ック指定レジスタ７にそれぞれ転送され、割込ａスター
トアドレスはプログラムカウンタ１に取込まれ、クロッ
ク指定２ビツトはＣＰＵクロック指定レジスタ７に取込
まれ、割込コントローラからの信号によりレジスタ内容
をクロックセレクタ８に出力する。ＣＰＵクロック指定
レジスタ７の内容が今１１とすると、クロックセレクタ
８は分周回路５の出力のうちｆ８／２を選択しＣＰＵク
ロックとして出力する。以降、ＣＰＵは割込ａスタート
アドレスから割込信号ａに対応した割込処理ルーチンを
、クロックセレクタ８で選択したＣＰＵクロックに基き
動作する。
前記割込信号ａに対応した割込処理ルーチンの最後で割
込復帰命令を実行すると、ＲＡＭｌ０から退避していた
旧プログラムカウンタの内容が内訳バス９を介してプロ
クラムカウンタ１に復帰するとともに旧ＣＰＵクロック
指定レジスタ内容がＣＰＵクロックレジスタ７に内部バ
ス９を介して復帰し、割込前のクロックソース信号がＣ
ＰＵクロックとして供給される。
込復帰命令を実行すると、ＲＡＭｌ０から退避していた
旧プログラムカウンタの内容が内訳バス９を介してプロ
クラムカウンタ１に復帰するとともに旧ＣＰＵクロック
指定レジスタ内容がＣＰＵクロックレジスタ７に内部バ
ス９を介して復帰し、割込前のクロックソース信号がＣ
ＰＵクロックとして供給される。
割込信号ｂ−ｄが発生して、対応する割込処理を実行す
る場合にも割込信号ａの場合と同様に各割込ベクターテ
ーブル内にあらかじめＲＯＭデータとして書込んでおい
たクロック指定ビット２ビツト内容がＣＰＵクロック指
定レジスタ７に転送され、これに基き分周回路５の出力
のうち１つをクロックセレクタ７で選択してＣＰＵクロ
ックとして供給する。従って各割込処理は割込ベクター
テーブルで指定したＣＰＵクロックによる動作速度で動
作し、割込からの復帰命令実行後には割込み前のＣＰＵ
クロックに復帰して動作することになる。
る場合にも割込信号ａの場合と同様に各割込ベクターテ
ーブル内にあらかじめＲＯＭデータとして書込んでおい
たクロック指定ビット２ビツト内容がＣＰＵクロック指
定レジスタ７に転送され、これに基き分周回路５の出力
のうち１つをクロックセレクタ７で選択してＣＰＵクロ
ックとして供給する。従って各割込処理は割込ベクター
テーブルで指定したＣＰＵクロックによる動作速度で動
作し、割込からの復帰命令実行後には割込み前のＣＰＵ
クロックに復帰して動作することになる。
尚、本実施例では割込みベクターテーブルに格納するＣ
ＰＵクロック指定ビットを２ビツトとしているがこれに
限定されないことはもちろんである。ＣＰＵクロックの
種類及びプログラムメモリのワード長に応じて決定すれ
ば良い。また、分周回路５は必すしも必要でなく、発振
周波数の異なる２系統の発振回路を内蔵し、それらの出
力を選択するようなマイコンにも適用できる。
ＰＵクロック指定ビットを２ビツトとしているがこれに
限定されないことはもちろんである。ＣＰＵクロックの
種類及びプログラムメモリのワード長に応じて決定すれ
ば良い。また、分周回路５は必すしも必要でなく、発振
周波数の異なる２系統の発振回路を内蔵し、それらの出
力を選択するようなマイコンにも適用できる。
更に、リセット入力用の割込みベクターテーブルを内蔵
してリセット後の動作速度を自動的に設定するようにも
できる。
してリセット後の動作速度を自動的に設定するようにも
できる。
実施例１はＲＯＭに記憶する値によりクロックソース信
号を選択していたが、同じ割込信号であってもその時の
動作状態に応じて処理速度を変えたい場合がある。この
ような動作が可能な第２の実施例を第３図に示して以下
説明する。
号を選択していたが、同じ割込信号であってもその時の
動作状態に応じて処理速度を変えたい場合がある。この
ような動作が可能な第２の実施例を第３図に示して以下
説明する。
第１図と同番号で示した部分は同一機能を有するので説
明は省略する。ＲＯＭ２は第１実施例と同じであるが、
第２図の割込ベクターテーブルａ ”−ｄに相当する領
域にはＣＰＵクロック指定情報は含まず１６ビツト全て
をプログラムアドレス情報としている。割込対応クロッ
ク指定レジスタ１２は、割込信号ａ ” ｄに対応して
＃１〜＃４の一１〇− 各２ビツトレジスタより構成され、内部バス９を介して
命令操作によりそれぞれ割込信号ａ ％ ｄに対応した
ＣＰＵクロックを指定するための情報を書込むことがで
きる。
明は省略する。ＲＯＭ２は第１実施例と同じであるが、
第２図の割込ベクターテーブルａ ”−ｄに相当する領
域にはＣＰＵクロック指定情報は含まず１６ビツト全て
をプログラムアドレス情報としている。割込対応クロッ
ク指定レジスタ１２は、割込信号ａ ” ｄに対応して
＃１〜＃４の一１〇− 各２ビツトレジスタより構成され、内部バス９を介して
命令操作によりそれぞれ割込信号ａ ％ ｄに対応した
ＣＰＵクロックを指定するための情報を書込むことがで
きる。
割込コントローラ６に割込信号］が入力されると第１実
施例と同様に割込コントコーラ６からの信号により現在
のＣＰＵクフック指定指定レジスタ内容が内部バス９を
介してＲＡＭ１０に退避される。また割込コントローラ
６が割込信号ａ ％ ｄのどの割込かを示すレジスタ選
択信号を出力することによりレジスタセレクタ１３は割
込対応りＧｌ ツク指定レジスタ１２の対応するレジス
タ出力をセレクトしてＣＰＵクロック指定レジスタ７に
出力する。割込みからの復帰命令実行時は第１実施例と
同様にＲＡＭｌ０から旧ＣＰＵクロック指定レジスタ内
容が復帰する。
施例と同様に割込コントコーラ６からの信号により現在
のＣＰＵクフック指定指定レジスタ内容が内部バス９を
介してＲＡＭ１０に退避される。また割込コントローラ
６が割込信号ａ ％ ｄのどの割込かを示すレジスタ選
択信号を出力することによりレジスタセレクタ１３は割
込対応りＧｌ ツク指定レジスタ１２の対応するレジス
タ出力をセレクトしてＣＰＵクロック指定レジスタ７に
出力する。割込みからの復帰命令実行時は第１実施例と
同様にＲＡＭｌ０から旧ＣＰＵクロック指定レジスタ内
容が復帰する。
以上説明したように、本発明は、割込みが発生した場合
に、割込要因に対応してあらかじめ設定しておいた情報
に基き割込処理時のＣＰＵの動作クロックを自動的に切
替えることにより、各割込処理時の動作スピードを容易
に、しかもリアルタイムに設定できる。特に遅い動作ス
ピードで動作中に高速処理を要する割込が発生した場合
にも命令により動作スピードを変更するのに比ベリアル
タイムに変更できるため、目的の処理に応じて動作スピ
ードを変えることができ、マイクロコンピュータ全体の
平均消費電力を低減するという効果もある。
に、割込要因に対応してあらかじめ設定しておいた情報
に基き割込処理時のＣＰＵの動作クロックを自動的に切
替えることにより、各割込処理時の動作スピードを容易
に、しかもリアルタイムに設定できる。特に遅い動作ス
ピードで動作中に高速処理を要する割込が発生した場合
にも命令により動作スピードを変更するのに比ベリアル
タイムに変更できるため、目的の処理に応じて動作スピ
ードを変えることができ、マイクロコンピュータ全体の
平均消費電力を低減するという効果もある。
第１図は本発明の第１の実施例のブロック図、第２図は
プログラムメモリ中の割込みベクターテーブルを示す図
、第３図は第２の実施例のブロック図である。 １ ・プログラムカウンタ、２ プログラムメモリ、
３・・・・・命令デコータ、４・・・・発振回路、５分
周回路、６・・・・割込コントローラ、７・・・・・・
ＣＰＵクロック指定レジスタ、８・・・・・・クロック
セレクタ、９・・・・内部ハス、１０・・・ ＲＡＭ、
１１・・スタックボイソタ、１２・・・・・・割込対応
クロック指定レジスタ、１３・・・・・・レジスタセレ
クタ。 代理人 弁理士 内 原 晋
プログラムメモリ中の割込みベクターテーブルを示す図
、第３図は第２の実施例のブロック図である。 １ ・プログラムカウンタ、２ プログラムメモリ、
３・・・・・命令デコータ、４・・・・発振回路、５分
周回路、６・・・・割込コントローラ、７・・・・・・
ＣＰＵクロック指定レジスタ、８・・・・・・クロック
セレクタ、９・・・・内部ハス、１０・・・ ＲＡＭ、
１１・・スタックボイソタ、１２・・・・・・割込対応
クロック指定レジスタ、１３・・・・・・レジスタセレ
クタ。 代理人 弁理士 内 原 晋
Claims (1)
- マイクロコンピュータにおいて、複数のクロックソース
と、内部又は外部割込が発生した場合に割込要因に応じ
て前記複数のクロックソースの中から特定のクロックソ
ースに切換えてＣＰＵクロックとしてＣＰＵへ供給する
選択切換手段を具備することを特徴とするマイクロコン
ピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63090512A JPH0786787B2 (ja) | 1988-04-12 | 1988-04-12 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63090512A JPH0786787B2 (ja) | 1988-04-12 | 1988-04-12 | マイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01260517A true JPH01260517A (ja) | 1989-10-17 |
| JPH0786787B2 JPH0786787B2 (ja) | 1995-09-20 |
Family
ID=14000521
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63090512A Expired - Fee Related JPH0786787B2 (ja) | 1988-04-12 | 1988-04-12 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0786787B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6016548A (en) * | 1993-12-28 | 2000-01-18 | Kabushiki Kaisha Toshiba | Apparatus for controlling duty ratio of power saving of CPU |
| WO2004063912A1 (ja) * | 2003-01-08 | 2004-07-29 | Sony Corporation | クロック制御装置、マイクロプロセッサ、電子機器及びクロック制御方法、並びにクロック制御プログラム |
| JP2006293768A (ja) * | 2005-04-12 | 2006-10-26 | Univ Waseda | マルチプロセッサシステム及びマルチグレイン並列化コンパイラ |
| JP2007164672A (ja) * | 2005-12-16 | 2007-06-28 | Mitsubishi Electric Corp | プログラム、オペレーティング・システム、およびコンパイラ |
| US8677164B2 (en) | 2010-03-24 | 2014-03-18 | Renesas Electronics Corporation | Microcomputer and control method thereof |
| JP2014149867A (ja) * | 2014-04-24 | 2014-08-21 | Renesas Electronics Corp | マルチスレッドプロセッサ |
| US9529597B2 (en) | 2008-09-30 | 2016-12-27 | Renesas Electronics Corporation | Multithread processor with different schedule pattern cycle state for handling interrupt processing |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50120231A (ja) * | 1974-03-05 | 1975-09-20 | ||
| JPS61502567A (ja) * | 1984-06-25 | 1986-11-06 | アメリカン テレフオン アンド テレグラフ カムパニ− | 可変周波数クロックを持つ電気的システム |
-
1988
- 1988-04-12 JP JP63090512A patent/JPH0786787B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50120231A (ja) * | 1974-03-05 | 1975-09-20 | ||
| JPS61502567A (ja) * | 1984-06-25 | 1986-11-06 | アメリカン テレフオン アンド テレグラフ カムパニ− | 可変周波数クロックを持つ電気的システム |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6016548A (en) * | 1993-12-28 | 2000-01-18 | Kabushiki Kaisha Toshiba | Apparatus for controlling duty ratio of power saving of CPU |
| WO2004063912A1 (ja) * | 2003-01-08 | 2004-07-29 | Sony Corporation | クロック制御装置、マイクロプロセッサ、電子機器及びクロック制御方法、並びにクロック制御プログラム |
| JP2006293768A (ja) * | 2005-04-12 | 2006-10-26 | Univ Waseda | マルチプロセッサシステム及びマルチグレイン並列化コンパイラ |
| JP2007164672A (ja) * | 2005-12-16 | 2007-06-28 | Mitsubishi Electric Corp | プログラム、オペレーティング・システム、およびコンパイラ |
| US9529597B2 (en) | 2008-09-30 | 2016-12-27 | Renesas Electronics Corporation | Multithread processor with different schedule pattern cycle state for handling interrupt processing |
| US8677164B2 (en) | 2010-03-24 | 2014-03-18 | Renesas Electronics Corporation | Microcomputer and control method thereof |
| JP2014149867A (ja) * | 2014-04-24 | 2014-08-21 | Renesas Electronics Corp | マルチスレッドプロセッサ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0786787B2 (ja) | 1995-09-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9507396B2 (en) | Power control device for processor | |
| US10936005B2 (en) | Event controlled clock switching | |
| US5479645A (en) | Portable computer capable of switching CPU clocks | |
| JPH01260517A (ja) | マイクロコンピュータ | |
| KR100287600B1 (ko) | 확장가능한레지스터를제공하는데이타처리시스템및그방법 | |
| US20030097543A1 (en) | Immediate operands | |
| JPH02118811A (ja) | マイクロコンピュータ | |
| JPH07200106A (ja) | 電源制御回路 | |
| JPH04255028A (ja) | マイクロプロセッサ | |
| JPH0511877A (ja) | マイクロコンピユータ | |
| JP2000105701A (ja) | データ処理装置 | |
| JPH06187140A (ja) | 処理装置 | |
| JPH1049248A (ja) | マイクロコンピュータ | |
| JPH0317719A (ja) | マイクロコンピュータ | |
| JPH0243609A (ja) | クロック制御方式 | |
| JPH026996A (ja) | 表示装置 | |
| JPH0566869A (ja) | システムモード設定方式 | |
| JPH0683986A (ja) | シングルチップ・マイクロコンピュータ | |
| JPH06202966A (ja) | バックアップ装置 | |
| JPH05258124A (ja) | インタフェース回路 | |
| JPH0594229A (ja) | Ｃｐｕの動作周波数の切換え機能を有するコンピユータ | |
| JPS63150730A (ja) | マイクロプログラムシステム | |
| JPH03246603A (ja) | 高速カウンタ | |
| JPS61153716A (ja) | マイクロコンピユ−タ制御装置 | |
| JPH02216531A (ja) | マイクロプログラム制御回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |