JPH04255028A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
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- JPH04255028A JPH04255028A JP3015431A JP1543191A JPH04255028A JP H04255028 A JPH04255028 A JP H04255028A JP 3015431 A JP3015431 A JP 3015431A JP 1543191 A JP1543191 A JP 1543191A JP H04255028 A JPH04255028 A JP H04255028A
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- JP
- Japan
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- signal
- microprocessor
- rom
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- Pending
Links
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 4
- 101150065817 ROM2 gene Proteins 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000008676 import Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/262—Arrangements for next microinstruction selection
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はウェイト機能を有するマ
イクロプロセッサに関する。
イクロプロセッサに関する。
【０００２】
【従来の技術】マイクロプロセッサは一般に、所定のシ
ステムクロックにもとづいてその内部状態を遷移させ、
これによりデータ処理を実現するようにしている。とこ
ろでマイクロプロセッサが外部記憶装置や周辺装置から
データを取り込むとき、これらの装置が低速の場合には
、従来、必要に応じてシステムクロックを停止させてマ
イクロプロセッサ内部の状態遷移を停止させ、データ入
力のタイミングを遅延させるようにしている。この場合
、マイクロプロセッサは外部から見ると一時的に停止す
ることになる。
ステムクロックにもとづいてその内部状態を遷移させ、
これによりデータ処理を実現するようにしている。とこ
ろでマイクロプロセッサが外部記憶装置や周辺装置から
データを取り込むとき、これらの装置が低速の場合には
、従来、必要に応じてシステムクロックを停止させてマ
イクロプロセッサ内部の状態遷移を停止させ、データ入
力のタイミングを遅延させるようにしている。この場合
、マイクロプロセッサは外部から見ると一時的に停止す
ることになる。
【０００３】
【発明が解決しようとする課題】しかし上記のような従
来のマイクロプロセッサでは、ウェイト状態が長時間に
渡って継続する場合があり、その間、システムクロック
は停止したままとなる。そのため、マイクロプロセッサ
を構成する回路にダイナミック回路が用いられている場
合には、その内部信号ラインの充電された電位が放電に
よって低下し、内部状態が変化してしまうことがある。
来のマイクロプロセッサでは、ウェイト状態が長時間に
渡って継続する場合があり、その間、システムクロック
は停止したままとなる。そのため、マイクロプロセッサ
を構成する回路にダイナミック回路が用いられている場
合には、その内部信号ラインの充電された電位が放電に
よって低下し、内部状態が変化してしまうことがある。
【０００４】この問題は、マイクロプロセッサをスタテ
ィック回路で構成することによって回避できるが、その
場合には回路規模が大きくなってしまうという別の問題
が生じる。
ィック回路で構成することによって回避できるが、その
場合には回路規模が大きくなってしまうという別の問題
が生じる。
【０００５】本発明の目的は、このような問題を解決し
、内部回路がダイナミック回路で構成されていても、ウ
ェイト状態の継続によって内部状態が変化することのな
いマイクロプロセッサを提供することにある。
、内部回路がダイナミック回路で構成されていても、ウ
ェイト状態の継続によって内部状態が変化することのな
いマイクロプロセッサを提供することにある。
【０００６】
【課題を解決するための手段】本発明の前記目的は、実
行すべき命令に対応したアドレスを受容する毎に、該ア
ドレスに応じてマイクロメモリから出力されるマイクロ
インストラクションを実行するように構成されたマイク
ロコンピュータであって、外部からウェイト信号を受容
した際に該ウェイト信号の持続時間に応じた持続時間を
有する制御信号を生成する手段と、前記マイクロメモリ
に供給されるアドレスを前記制御信号の持続時間に応じ
た期間保持するアドレス保持手段とを備えたことを特徴
とするマイクロプロセッサによって達成される。
行すべき命令に対応したアドレスを受容する毎に、該ア
ドレスに応じてマイクロメモリから出力されるマイクロ
インストラクションを実行するように構成されたマイク
ロコンピュータであって、外部からウェイト信号を受容
した際に該ウェイト信号の持続時間に応じた持続時間を
有する制御信号を生成する手段と、前記マイクロメモリ
に供給されるアドレスを前記制御信号の持続時間に応じ
た期間保持するアドレス保持手段とを備えたことを特徴
とするマイクロプロセッサによって達成される。
【０００７】
【作用】マイクロプロセッサにウェイト信号が入力され
ると、制御信号生成手段は入力されたウェイト信号にも
とづいてアドレス保持用の制御信号を生成し、アドレス
保持手段に出力する。そしてアドレス保持手段は、制御
信号が与えられると、この信号の継続時間に対応する所
定の期間、アドレスを保持し、一定のアドレスをマイク
ロメモリに与える。従ってマイクロメモリからはその間
、一定のマイクロインストラクションが読み出され、マ
イクロプロセッサはこのマイクロインストラクションに
もとづいて同じ動作を繰り返す。すなわち、マイクロプ
ロセッサはこの期間中、ウェイト状態となる。
ると、制御信号生成手段は入力されたウェイト信号にも
とづいてアドレス保持用の制御信号を生成し、アドレス
保持手段に出力する。そしてアドレス保持手段は、制御
信号が与えられると、この信号の継続時間に対応する所
定の期間、アドレスを保持し、一定のアドレスをマイク
ロメモリに与える。従ってマイクロメモリからはその間
、一定のマイクロインストラクションが読み出され、マ
イクロプロセッサはこのマイクロインストラクションに
もとづいて同じ動作を繰り返す。すなわち、マイクロプ
ロセッサはこの期間中、ウェイト状態となる。
【０００８】このように本発明のマイクロプロセッサは
、その動作を停止することなく、つまりシステムクロッ
クを停止することなくウェイト状態となるので、マイク
ロプロセッサをダイナミック回路で構成しても、ウェイ
ト状態の継続によってマイクロプロセッサの内部状態が
変化することがない。
、その動作を停止することなく、つまりシステムクロッ
クを停止することなくウェイト状態となるので、マイク
ロプロセッサをダイナミック回路で構成しても、ウェイ
ト状態の継続によってマイクロプロセッサの内部状態が
変化することがない。
【０００９】
【実施例】次に本発明の実施例について説明する。図３
に本発明のマイクロプロセッサの一実施例のブロック図
を示す。マイクロプロセッサが実行する各命令は一連の
複数のマイクロインストラクションからなり、これらは
マイクロコードＲＯＭ２に格納されている。そして、Ｒ
ＯＭ２に格納されたマイクロインストラクションに基づ
いて、マイクロプロセッサの各部１１〜１７が制御され
、マイクロプロセッサのデータ処理動作が実現される。 マイクロコード制御回路１０はＲＯＭ２の制御回路であ
り、外部信号制御回路１７は、データをマイクロプロセ
ッサの外部に出力する場合のタイミング、及びデータを
外部から取り込む場合のタイミングを制御する信号を生
成する。
に本発明のマイクロプロセッサの一実施例のブロック図
を示す。マイクロプロセッサが実行する各命令は一連の
複数のマイクロインストラクションからなり、これらは
マイクロコードＲＯＭ２に格納されている。そして、Ｒ
ＯＭ２に格納されたマイクロインストラクションに基づ
いて、マイクロプロセッサの各部１１〜１７が制御され
、マイクロプロセッサのデータ処理動作が実現される。 マイクロコード制御回路１０はＲＯＭ２の制御回路であ
り、外部信号制御回路１７は、データをマイクロプロセ
ッサの外部に出力する場合のタイミング、及びデータを
外部から取り込む場合のタイミングを制御する信号を生
成する。
【００１０】１３はレジスタファイルであり、レジスタ
ファイル制御回路１２はこのレジスタファイル１３に対
する読み出し／書き込みのタイミングおよびアドレスの
制御を行う。ＡＬＵ１４は算術演算を行うためのユニッ
トである。コントロールレジスタ１５は拡張周辺マクロ
用のレジスタであり、エリアポインタアドレスバス制御
回路１６は動作モードに応じてアドレスの出力を制御す
るためのものである。
ファイル制御回路１２はこのレジスタファイル１３に対
する読み出し／書き込みのタイミングおよびアドレスの
制御を行う。ＡＬＵ１４は算術演算を行うためのユニッ
トである。コントロールレジスタ１５は拡張周辺マクロ
用のレジスタであり、エリアポインタアドレスバス制御
回路１６は動作モードに応じてアドレスの出力を制御す
るためのものである。
【００１１】マイクロコード制御回路１０、レジスタフ
ァイル１３、レジスタファイル制御回路１２、ＡＬＵ１
４、コントロールレジスタ１５、ならびにエリアポイン
タアドレスバス制御装置１６はすべて１６ビットの内部
バス１９に接続され、内部バス１９は、データバス制御
回路１１を通じて８ビットのデータバス１８に接続され
ている。
ァイル１３、レジスタファイル制御回路１２、ＡＬＵ１
４、コントロールレジスタ１５、ならびにエリアポイン
タアドレスバス制御装置１６はすべて１６ビットの内部
バス１９に接続され、内部バス１９は、データバス制御
回路１１を通じて８ビットのデータバス１８に接続され
ている。
【００１２】次に、マイクロコード制御回路１０および
マイクロコードＲＯＭ２について、図１を参照して詳し
く説明する。ＲＯＭ２にはインストラクションデコーダ
（図示せず）及び後述するアドレス制御回路４の両方か
らアドレスが与えられる。上記デコーダからは任意の命
令に対応する一連のマイクロインストラクション中の先
頭のマイクロインストラクションのアドレスが与えられ
、アドレス制御回路４からはそれ以外のマイクロインス
トラクションのアドレスが与えられる。マルチプレクサ
５はこれら２種類のアドレスの一方を選択して出力する
。ＲＯＭアドレスラッチ１は、マルチプレクサ５が出力
するアドレスをＲＯＭ２に与えるが、ハイレベルの内部
ウェイト信号（すなわちアドレス保持信号）ＳＷＴが入
力されたときは、その間、アドレスを保持し、同一のア
ドレスをＲＯＭ２に継続して与える。
マイクロコードＲＯＭ２について、図１を参照して詳し
く説明する。ＲＯＭ２にはインストラクションデコーダ
（図示せず）及び後述するアドレス制御回路４の両方か
らアドレスが与えられる。上記デコーダからは任意の命
令に対応する一連のマイクロインストラクション中の先
頭のマイクロインストラクションのアドレスが与えられ
、アドレス制御回路４からはそれ以外のマイクロインス
トラクションのアドレスが与えられる。マルチプレクサ
５はこれら２種類のアドレスの一方を選択して出力する
。ＲＯＭアドレスラッチ１は、マルチプレクサ５が出力
するアドレスをＲＯＭ２に与えるが、ハイレベルの内部
ウェイト信号（すなわちアドレス保持信号）ＳＷＴが入
力されたときは、その間、アドレスを保持し、同一のア
ドレスをＲＯＭ２に継続して与える。
【００１３】ＲＯＭ出力ラッチ３は所定のラッチ信号Ｒ
ＬＴにもとづいてＲＯＭ２が出力するマイクロインスト
ラクションをラッチする。アドレス制御回路４は、この
ラッチ３がラッチしたインストラクションの一部とフラ
グ信号などに基づいて、次のクロックサイクルで実行す
べきマイクロインストラクションのアドレスをマルチプ
レクサ５に出力する。
ＬＴにもとづいてＲＯＭ２が出力するマイクロインスト
ラクションをラッチする。アドレス制御回路４は、この
ラッチ３がラッチしたインストラクションの一部とフラ
グ信号などに基づいて、次のクロックサイクルで実行す
べきマイクロインストラクションのアドレスをマルチプ
レクサ５に出力する。
【００１４】図２に示す回路は、マイクロプロセッサの
Ｔステート状況を示すＴ１ステート信号Ｔ１ＣおよびＴ
２ステート信号Ｔ２Ｃと、マイクロプロセッサがウェイ
ト状態であることを示すウェイトステート信号ＴＷＣな
らびに内部ウェイト信号ＳＷＴを生成するための回路で
ある。各部６〜８にはシステムクロックＣＫＡとその反
転クロックであるシステムクロックＣＫＢとが入力され
ており、Ｔ１サイクル信号生成部６は、マシンサイクル
開始信号ＭＣＳがハイレベル（アクティブ）になると、
システムクロックＣＫＡの次の立上りからの１周期の間
、マシンサイクルがＴ１サイクルであることを示すハイ
レベルのＴ１ステート信号Ｔ１Ｃを出力する。
Ｔステート状況を示すＴ１ステート信号Ｔ１ＣおよびＴ
２ステート信号Ｔ２Ｃと、マイクロプロセッサがウェイ
ト状態であることを示すウェイトステート信号ＴＷＣな
らびに内部ウェイト信号ＳＷＴを生成するための回路で
ある。各部６〜８にはシステムクロックＣＫＡとその反
転クロックであるシステムクロックＣＫＢとが入力され
ており、Ｔ１サイクル信号生成部６は、マシンサイクル
開始信号ＭＣＳがハイレベル（アクティブ）になると、
システムクロックＣＫＡの次の立上りからの１周期の間
、マシンサイクルがＴ１サイクルであることを示すハイ
レベルのＴ１ステート信号Ｔ１Ｃを出力する。
【００１５】また、Ｔ２サイクル信号生成部７は、ハイ
レベルのＴ１ステート信号Ｔ１Ｃが出力されると、シス
テムクロックＣＫＡの次の立上りから１周期の間、マシ
ンサイクルがＴ２サイクルであることを示すハイレベル
のＴ２ステート信号Ｔ２Ｃを出力する。ただし、マイク
ロプロセッサに外部から与えられるウェイト信号ＷＴが
ローレベル（アクティブ）のときは、Ｔ２ステート信号
Ｔ２Ｃは出力されず、ウェイト信号ＷＴがハイレベルに
戻った後で、システムクロックＣＫＡの１周期の間、ハ
イレベルのＴ２ステート信号Ｔ２Ｃが出力される。
レベルのＴ１ステート信号Ｔ１Ｃが出力されると、シス
テムクロックＣＫＡの次の立上りから１周期の間、マシ
ンサイクルがＴ２サイクルであることを示すハイレベル
のＴ２ステート信号Ｔ２Ｃを出力する。ただし、マイク
ロプロセッサに外部から与えられるウェイト信号ＷＴが
ローレベル（アクティブ）のときは、Ｔ２ステート信号
Ｔ２Ｃは出力されず、ウェイト信号ＷＴがハイレベルに
戻った後で、システムクロックＣＫＡの１周期の間、ハ
イレベルのＴ２ステート信号Ｔ２Ｃが出力される。
【００１６】ＴＷサイクル信号生成部８は、ウェイト信
号ＷＴがローレベル（アクティブ）になると、次のＴ１
ステート信号Ｔ１Ｃの立下りに同期してハイレベルにな
り、ウェイト信号ＷＴがハイレベルに戻った後、次のシ
ステムクロックＣＫＡの立上りに同期してローレベルと
なる内部ウェイト信号ＳＷＴを出力し、更にこの信号と
同様に変化し、ウェイトサイクルであることを示すウェ
イトステート信号ＴＷＣを出力する。
号ＷＴがローレベル（アクティブ）になると、次のＴ１
ステート信号Ｔ１Ｃの立下りに同期してハイレベルにな
り、ウェイト信号ＷＴがハイレベルに戻った後、次のシ
ステムクロックＣＫＡの立上りに同期してローレベルと
なる内部ウェイト信号ＳＷＴを出力し、更にこの信号と
同様に変化し、ウェイトサイクルであることを示すウェ
イトステート信号ＴＷＣを出力する。
【００１７】次に、図４に示すタイミングチャートを用
いて動作を説明する。ウェイト信号ＷＴがハイレベルで
ある通常の状態では、例えばタイミングｔａでマシンサ
イクル開始信号ＭＣＳがハイレベルになると、システム
クロックＣＫＡの次の立上り以降の１周期がＴ１サイク
ル（図中、Ｔ１で示すサイクル）となり、信号生成部６
はその間、ハイレベルのＴ１ステート信号Ｔ１Ｃを出力
する。また、次の１周期がＴ２サイクル（図中、Ｔ２で
示すサイクル）となり、信号生成部７はその間、ハイレ
ベルのＴ２ステート信号Ｔ２Ｃを出力する。そして、Ｔ
１サイクルでは、図１のマルチプレクサ５はインストラ
クションデコーダからのアドレスを選択し、アドレスラ
ッチ１はそれをＲＯＭ２に与える。これによりＲＯＭ２
から最初のマイクロインストラクションが出力され、ラ
ッチ３はそれをラッチし、マイクロプロセッサ各部を制
御するコードとして出力する。次のＴ２サイクルでは、
アドレス制御回路４はラッチ３がラッチしたコードの一
部とフラグ信号等に基づいて、Ｔ２サイクルで実行すべ
きマイクロインストラクションのアドレスをマルチプレ
クサ５に出力する。マルチプレクサ５はそれをラッチ１
を通じてＲＯＭ２に与え、ＲＯＭ２はそのアドレスに格
納されているマイクロインストラクションを出力する。 そしてラッチ３はその命令コードをラッチする。
いて動作を説明する。ウェイト信号ＷＴがハイレベルで
ある通常の状態では、例えばタイミングｔａでマシンサ
イクル開始信号ＭＣＳがハイレベルになると、システム
クロックＣＫＡの次の立上り以降の１周期がＴ１サイク
ル（図中、Ｔ１で示すサイクル）となり、信号生成部６
はその間、ハイレベルのＴ１ステート信号Ｔ１Ｃを出力
する。また、次の１周期がＴ２サイクル（図中、Ｔ２で
示すサイクル）となり、信号生成部７はその間、ハイレ
ベルのＴ２ステート信号Ｔ２Ｃを出力する。そして、Ｔ
１サイクルでは、図１のマルチプレクサ５はインストラ
クションデコーダからのアドレスを選択し、アドレスラ
ッチ１はそれをＲＯＭ２に与える。これによりＲＯＭ２
から最初のマイクロインストラクションが出力され、ラ
ッチ３はそれをラッチし、マイクロプロセッサ各部を制
御するコードとして出力する。次のＴ２サイクルでは、
アドレス制御回路４はラッチ３がラッチしたコードの一
部とフラグ信号等に基づいて、Ｔ２サイクルで実行すべ
きマイクロインストラクションのアドレスをマルチプレ
クサ５に出力する。マルチプレクサ５はそれをラッチ１
を通じてＲＯＭ２に与え、ＲＯＭ２はそのアドレスに格
納されているマイクロインストラクションを出力する。 そしてラッチ３はその命令コードをラッチする。
【００１８】次にウェイト時の動作を説明する。タイミ
ングｔｂでマイクロプロセッサに外部から与えられるウ
ェイト信号ＷＴがローレベルになったとすると、ＴＷサ
イクル信号生成部８は、Ｔ１ステート信号Ｔ１Ｃの立下
りに同期して、ハイレベルの内部ウェイト信号ＳＷＴお
よびウェイトステート信号ＴＷＣを出力する。信号生成
部８はウェイト信号がローレベルである間はこれら２つ
の信号をハイレベルに保ち（図中、ＴＷで示す２サイク
ルの間）、ウェイト信号ＷＴがハイレベルに戻ると、次
のシステムクロックＣＫＡの立上りに同期して内部ウェ
イト信号ＳＷＴおよびウェイトステート信号ＴＷＣをロ
ーレベルに戻す。
ングｔｂでマイクロプロセッサに外部から与えられるウ
ェイト信号ＷＴがローレベルになったとすると、ＴＷサ
イクル信号生成部８は、Ｔ１ステート信号Ｔ１Ｃの立下
りに同期して、ハイレベルの内部ウェイト信号ＳＷＴお
よびウェイトステート信号ＴＷＣを出力する。信号生成
部８はウェイト信号がローレベルである間はこれら２つ
の信号をハイレベルに保ち（図中、ＴＷで示す２サイク
ルの間）、ウェイト信号ＷＴがハイレベルに戻ると、次
のシステムクロックＣＫＡの立上りに同期して内部ウェ
イト信号ＳＷＴおよびウェイトステート信号ＴＷＣをロ
ーレベルに戻す。
【００１９】図５は、ウェイト信号ＷＴが長い期間継続
する場合を示している。すなわち、タイミングｔｃでウ
ェイト信号ＷＴがローレベルになると、その後、４サイ
クルに渡って内部ウェイト信号ＳＷＴおよびウェイトス
テート信号ＴＷＣはローレベルとなり、その間、ウェイ
トサイクルが継続する。
する場合を示している。すなわち、タイミングｔｃでウ
ェイト信号ＷＴがローレベルになると、その後、４サイ
クルに渡って内部ウェイト信号ＳＷＴおよびウェイトス
テート信号ＴＷＣはローレベルとなり、その間、ウェイ
トサイクルが継続する。
【００２０】信号生成部８がこのハイレベルの内部ウェ
イト信号ＳＷＴを出力した場合の図１の回路の動作を図
６に示すタイミングチャートを用いて説明する。内部ウ
ェイト信号ＳＷＴがローレベルのときは、ラッチ１はシ
ステムクロックＣＫＡの周期でマルチプレクサ５が出力
するアドレスをラッチし、ＲＯＭ２に与える。従ってＲ
ＯＭ２が出力するマイクロインストラクションもシステ
ムクロックの周期で変化している。しかし信号生成部８
がハイレベルの内部ウェイト信号ＳＷＴを出力すると、
ラッチ１はアドレスを保持し、アドレスの更新は行わな
い。従ってＲＯＭ２からは同一のマイクロインストラク
ションが継続して出力され、ラッチ３が出力するマイク
ロインストラクションは一定となる。この間、同一のマ
イクロインストラクションが繰り返し実行されるので、
マイクロプロセッサはウェイト状態となる。内部ウェイ
ト信号ＳＷＴがローレベルに戻ると、ラッチ１は再びシ
ステムクロックＣＫＡの周期でアドレスをラッチし、Ｒ
ＯＭ２からはそのアドレスに応じたマイクロインストラ
クションが出力される。
イト信号ＳＷＴを出力した場合の図１の回路の動作を図
６に示すタイミングチャートを用いて説明する。内部ウ
ェイト信号ＳＷＴがローレベルのときは、ラッチ１はシ
ステムクロックＣＫＡの周期でマルチプレクサ５が出力
するアドレスをラッチし、ＲＯＭ２に与える。従ってＲ
ＯＭ２が出力するマイクロインストラクションもシステ
ムクロックの周期で変化している。しかし信号生成部８
がハイレベルの内部ウェイト信号ＳＷＴを出力すると、
ラッチ１はアドレスを保持し、アドレスの更新は行わな
い。従ってＲＯＭ２からは同一のマイクロインストラク
ションが継続して出力され、ラッチ３が出力するマイク
ロインストラクションは一定となる。この間、同一のマ
イクロインストラクションが繰り返し実行されるので、
マイクロプロセッサはウェイト状態となる。内部ウェイ
ト信号ＳＷＴがローレベルに戻ると、ラッチ１は再びシ
ステムクロックＣＫＡの周期でアドレスをラッチし、Ｒ
ＯＭ２からはそのアドレスに応じたマイクロインストラ
クションが出力される。
【００２１】
【発明の効果】以上説明したように本発明のマイクロプ
ロセッサでは、マイクロインストラクションを格納した
ＲＯＭに与えるアドレスを一定期間変えないようにする
ことにより、ウェイト状態が実現され、その間、システ
ムクロックは停止することなく各部に与えられている。 従って、マイクロプロセッサをダイナミック回路で構成
しても、ウェイト状態の継続によってマイクロプロセッ
サの内部状態が変化することはない。そのためマイクロ
プロセッサをスタティック回路で構成する必要がなくな
り、回路規模の拡大という問題も生じない。
ロセッサでは、マイクロインストラクションを格納した
ＲＯＭに与えるアドレスを一定期間変えないようにする
ことにより、ウェイト状態が実現され、その間、システ
ムクロックは停止することなく各部に与えられている。 従って、マイクロプロセッサをダイナミック回路で構成
しても、ウェイト状態の継続によってマイクロプロセッ
サの内部状態が変化することはない。そのためマイクロ
プロセッサをスタティック回路で構成する必要がなくな
り、回路規模の拡大という問題も生じない。
【図１】本発明のマイクロプロセッサのマイクロインス
トラクションを格納したＲＯＭに関連する部分を示すブ
ロック図である。
トラクションを格納したＲＯＭに関連する部分を示すブ
ロック図である。
【図２】本発明のマイクロプロセッサのマシンサイクル
を示す信号及び内部ウェイト信号を生成する部分を示す
ブロック図である。
を示す信号及び内部ウェイト信号を生成する部分を示す
ブロック図である。
【図３】本発明のマイクロプロセッサの構成を示すブロ
ック図である。
ック図である。
【図４】図３のマイクロプロセッサの動作を示すタイミ
ングチャートである。
ングチャートである。
【図５】図３のマイクロプロセッサの動作を示すタイミ
ングチャートである。
ングチャートである。
【図６】図１の回路部分の動作を示すタイミングチャー
トである。
トである。
１ ＲＯＭアドレスラッチ
２ マイクロコードＲＯＭ
３ ＲＯＭ出力ラッチ
４ アドレス制御回路
５ マルチプレクサ
６ Ｔ１サイクル信号生成部
７ Ｔ２サイクル信号生成部
８ ＴＷサイクル信号生成部
１０ マイクロコード制御回路
１１ データバス制御回路
１２ レジスタファイル制御回路
１３ レジスタファイル
１４ ＡＬＵ
１５ コントロールレジスタ
１６ エリアポインタアドレスバス制御回路１７
外部信号制御回路 １８ データバス １９ 内部バス
外部信号制御回路 １８ データバス １９ 内部バス
Claims (1)
- 【請求項１】 実行すべき命令に対応したアドレスを
受容する毎に、該アドレスに応じてマイクロメモリから
出力されるマイクロインストラクションを実行するよう
に構成されたマイクロコンピュータであって、外部から
ウェイト信号を受容した際に該ウェイト信号の持続時間
に応じた持続時間を有する制御信号を生成する制御信号
生成手段と、前記マイクロメモリに供給されるアドレス
を前記制御信号の持続時間に応じた期間保持するアドレ
ス保持手段とを備えたことを特徴とするマイクロプロセ
ッサ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3015431A JPH04255028A (ja) | 1991-02-06 | 1991-02-06 | マイクロプロセッサ |
| US07/828,214 US5301307A (en) | 1991-02-06 | 1992-01-30 | Microprocessor having waiting function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3015431A JPH04255028A (ja) | 1991-02-06 | 1991-02-06 | マイクロプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04255028A true JPH04255028A (ja) | 1992-09-10 |
Family
ID=11888600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3015431A Pending JPH04255028A (ja) | 1991-02-06 | 1991-02-06 | マイクロプロセッサ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5301307A (ja) |
| JP (1) | JPH04255028A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07234786A (ja) * | 1994-02-25 | 1995-09-05 | Nec Corp | マイクロプログラム制御型情報処理装置 |
Families Citing this family (2)
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1992
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|---|---|
| US5301307A (en) | 1994-04-05 |
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