JP2002152020A - パルス信号生成装置 - Google Patents
パルス信号生成装置Info
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/02—Digital function generators
- G06F1/025—Digital function generators for functions having two-valued amplitude, e.g. Walsh functions
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K7/00—Modulating pulses with a continuously-variable modulating signal
- H03K7/08—Duration or width modulation ; Duty cycle modulation
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- Control Of Stepping Motors (AREA)
Abstract
(57)【要約】
【課題】本発明は、所望のタイミングでＰＷＭ波形を変
化させることが可能なＰＷＭ装置を提供することを目的
とする。 【解決手段】パルス信号生成装置は、波形データを格納
する第１のレジスタと、第１のレジスタの波形データに
基づいてパルス波形信号を生成するパルス波形信号生成
ユニットと、バスに接続されバスからの制御信号によっ
て制御される制御ユニットと、バスとは独立に制御ユニ
ットに接続される信号線を含み、信号線を介して外部か
ら供給される信号に応答して制御ユニットはレジスタの
波形データを書き換える。
化させることが可能なＰＷＭ装置を提供することを目的
とする。 【解決手段】パルス信号生成装置は、波形データを格納
する第１のレジスタと、第１のレジスタの波形データに
基づいてパルス波形信号を生成するパルス波形信号生成
ユニットと、バスに接続されバスからの制御信号によっ
て制御される制御ユニットと、バスとは独立に制御ユニ
ットに接続される信号線を含み、信号線を介して外部か
ら供給される信号に応答して制御ユニットはレジスタの
波形データを書き換える。
Description
【０００１】
【発明の属する技術分野】本発明は、一般にＰＷＭ（Pu
lse Width Modulation）動作によりパルス信号を出力す
るＰＷＭ装置に関し、詳しくは、所定のタイミングでパ
ルス波形を変更するＰＷＭ装置に関する。
lse Width Modulation）動作によりパルス信号を出力す
るＰＷＭ装置に関し、詳しくは、所定のタイミングでパ
ルス波形を変更するＰＷＭ装置に関する。
【従来の技術】ＰＷＭ（Pulse Width Modulation）装置
は、設定された周期及びデューティ比に従ってパルス信
号を出力する装置である。ＰＷＭ装置から出力されるパ
ルス信号は、例えば、撮像機器のオートフォーカス制御
のためのモータ回転制御等に用いられたりする。通常、
ＣＰＵ（Central Processing Unit）からＰＷＭ装置に
アクセスして、周期及びデューティ比を書き換えること
で、出力するパルス信号の波形を制御することが出来
る。
は、設定された周期及びデューティ比に従ってパルス信
号を出力する装置である。ＰＷＭ装置から出力されるパ
ルス信号は、例えば、撮像機器のオートフォーカス制御
のためのモータ回転制御等に用いられたりする。通常、
ＣＰＵ（Central Processing Unit）からＰＷＭ装置に
アクセスして、周期及びデューティ比を書き換えること
で、出力するパルス信号の波形を制御することが出来
る。
【０００２】
【発明が解決しようとする課題】タイマ等の外部要因に
基づいてパルス信号波形を変更したい場合には、まずタ
イマ等からＣＰＵに割り込みを発生させる。これに応じ
て、ＣＰＵは割り込みルーチンを実行し、バスを介して
ＰＷＭ装置のＰＷＭ波形データを書き換える。このよう
にしてバスを介してＰＷＭ波形データが書き換えられる
と、ＰＷＭ装置の発生するパルス信号の波形が変化す
る。
基づいてパルス信号波形を変更したい場合には、まずタ
イマ等からＣＰＵに割り込みを発生させる。これに応じ
て、ＣＰＵは割り込みルーチンを実行し、バスを介して
ＰＷＭ装置のＰＷＭ波形データを書き換える。このよう
にしてバスを介してＰＷＭ波形データが書き換えられる
と、ＰＷＭ装置の発生するパルス信号の波形が変化す
る。
【０００３】しかしながら、ＣＰＵが優先順位の高い他
の処理や他の割り込み処理を実行している場合には、タ
イマ等からの割り込みに対する処理が遅れ、ＰＷＭ波形
データ書き換え時間にばらつきが生じてしまう。この結
果、所望のタイミングでＰＷＭ波形を変化させることが
出来なくなってしまう。
の処理や他の割り込み処理を実行している場合には、タ
イマ等からの割り込みに対する処理が遅れ、ＰＷＭ波形
データ書き換え時間にばらつきが生じてしまう。この結
果、所望のタイミングでＰＷＭ波形を変化させることが
出来なくなってしまう。
【０００４】以上を鑑みて、本発明は、所望のタイミン
グでＰＷＭ波形を変化させることが可能なＰＷＭ装置を
提供することを目的とする。
グでＰＷＭ波形を変化させることが可能なＰＷＭ装置を
提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明のパルス信号生成
装置は、波形データを格納する第１のレジスタと、該第
１のレジスタの該波形データに基づいてパルス波形信号
を生成するパルス波形信号生成ユニットと、バスに接続
されバスからの制御信号によって制御される制御ユニッ
トと、該バスとは独立に該制御ユニットに接続される信
号線を含み、該信号線を介して外部から供給される信号
に応答して該制御ユニットは該レジスタの波形データを
書き換えることを特徴とする。
装置は、波形データを格納する第１のレジスタと、該第
１のレジスタの該波形データに基づいてパルス波形信号
を生成するパルス波形信号生成ユニットと、バスに接続
されバスからの制御信号によって制御される制御ユニッ
トと、該バスとは独立に該制御ユニットに接続される信
号線を含み、該信号線を介して外部から供給される信号
に応答して該制御ユニットは該レジスタの波形データを
書き換えることを特徴とする。
【０００６】上記パルス信号生成装置においては、外部
要因によってパルス信号波形を変更したい場合、バスと
は独立に制御ユニットに直接に接続される信号線を介し
て外部からの信号を供給し、これに応じて制御ユニット
は、レジスタに格納されたデューティ及び周期等の波形
データを書き換えることで、出力パルス信号のＰＷＭ波
形を変化させる。これによって、外部要因が指定する所
望のタイミングで、ＰＷＭ波形を変化させることが可能
になる。
要因によってパルス信号波形を変更したい場合、バスと
は独立に制御ユニットに直接に接続される信号線を介し
て外部からの信号を供給し、これに応じて制御ユニット
は、レジスタに格納されたデューティ及び周期等の波形
データを書き換えることで、出力パルス信号のＰＷＭ波
形を変化させる。これによって、外部要因が指定する所
望のタイミングで、ＰＷＭ波形を変化させることが可能
になる。
【０００７】また上記発明において、該制御ユニット
は、第２のレジスタと、該バスからの制御に基づいて該
第２のレジスタに波形データを格納すると共に該信号線
からの該信号に応じて該第２のレジスタの波形データを
該第１のレジスタに書き込むコントローラを含むことを
特徴とする。
は、第２のレジスタと、該バスからの制御に基づいて該
第２のレジスタに波形データを格納すると共に該信号線
からの該信号に応じて該第２のレジスタの波形データを
該第１のレジスタに書き込むコントローラを含むことを
特徴とする。
【０００８】上記パルス信号生成装置においては、バス
を介しての制御、例えばＣＰＵによる制御に基づいて、
第２のレジスタに波形データを書き込むことが出来る。
従って、波形データ更新毎或いは波形データ更新後に新
規データを第２のレジスタに格納することで、次の波形
更新に備えることが出来る。
を介しての制御、例えばＣＰＵによる制御に基づいて、
第２のレジスタに波形データを書き込むことが出来る。
従って、波形データ更新毎或いは波形データ更新後に新
規データを第２のレジスタに格納することで、次の波形
更新に備えることが出来る。
【０００９】また上記発明において、該第２のレジスタ
は、該第１のレジスタに対する複数回の波形データ更新
に対応して複数個の波形データを格納するレジスタキュ
ーからなることを特徴とする。
は、該第１のレジスタに対する複数回の波形データ更新
に対応して複数個の波形データを格納するレジスタキュ
ーからなることを特徴とする。
【００１０】上記パルス信号生成装置においては、第２
のレジスタをレジスタキューとすることで、バスからの
制御により第２のレジスタに格納する波形データは、必
ずしも次回の更新用のデータではなく、例えば次回の更
に次である２回後の更新、或いは３回後の更新等に対す
るデータとすることが出来る。従って、将来に渡って必
要となるデータを予め計算可能である場合などには、例
えば１０回分の更新に対する波形データを予め計算し、
レジスタキューに１０回分の更新に対するデータを纏め
て格納するようにしても良い。
のレジスタをレジスタキューとすることで、バスからの
制御により第２のレジスタに格納する波形データは、必
ずしも次回の更新用のデータではなく、例えば次回の更
に次である２回後の更新、或いは３回後の更新等に対す
るデータとすることが出来る。従って、将来に渡って必
要となるデータを予め計算可能である場合などには、例
えば１０回分の更新に対する波形データを予め計算し、
レジスタキューに１０回分の更新に対するデータを纏め
て格納するようにしても良い。
【００１１】また上記発明においては、該レジスタキュ
ーは各々アドレスが割り当てられた複数のレジスタを含
むレジスタ群であることを特徴とする。
ーは各々アドレスが割り当てられた複数のレジスタを含
むレジスタ群であることを特徴とする。
【００１２】上記パルス信号生成装置においては、例え
ばアドレス指定して特定のレジスタに対するデータ書き
込みが可能であるので、例えば１０回分のデータを書き
込んだ後に、状況の変化によりデータ変更が必要になっ
た場合でも、例えば６回後から１０回後までのデータを
アドレス指定して書き換えることなどが可能となる。
ばアドレス指定して特定のレジスタに対するデータ書き
込みが可能であるので、例えば１０回分のデータを書き
込んだ後に、状況の変化によりデータ変更が必要になっ
た場合でも、例えば６回後から１０回後までのデータを
アドレス指定して書き換えることなどが可能となる。
【００１３】また上記発明においては、該第１のレジス
タは該バスに接続され該バスから直接供給された波形デ
ータを格納可能であることを特徴とする。
タは該バスに接続され該バスから直接供給された波形デ
ータを格納可能であることを特徴とする。
【００１４】上記パルス信号生成装置においては、第１
のレジスタにバスからデータを書き込み可能とすること
で、従来のＰＷＭ装置と同様な制御の下で同様に動作さ
せることも可能である。
のレジスタにバスからデータを書き込み可能とすること
で、従来のＰＷＭ装置と同様な制御の下で同様に動作さ
せることも可能である。
【００１５】また本発明のパルス信号生成装置は、ＣＰ
Ｕと、バスと、該バスに接続され該ＣＰＵにより制御さ
れる制御ユニットと、該バスとは独立に該制御ユニット
に接続される信号線と、波形データを格納する第１のレ
ジスタと、該第１のレジスタの該波形データに基づいて
パルス波形信号を生成するパルス波形信号生成ユニット
を含み、該信号線を介して外部から供給される信号に応
答して該制御ユニットは該レジスタの波形データを書き
換えることを特徴とする。
Ｕと、バスと、該バスに接続され該ＣＰＵにより制御さ
れる制御ユニットと、該バスとは独立に該制御ユニット
に接続される信号線と、波形データを格納する第１のレ
ジスタと、該第１のレジスタの該波形データに基づいて
パルス波形信号を生成するパルス波形信号生成ユニット
を含み、該信号線を介して外部から供給される信号に応
答して該制御ユニットは該レジスタの波形データを書き
換えることを特徴とする。
【００１６】上記パルス信号生成装置においては、ＣＰ
Ｕ以外の外部要因によってパルス信号波形を変更したい
場合、バスとは独立に制御ユニットに直接に接続される
信号線を介して外部からの信号を供給し、これに応じて
制御ユニットは、レジスタに格納されたデューティ及び
周期等の波形データを書き換えることで、出力パルス信
号のＰＷＭ波形を変化させる。これによって、外部要因
が指定する所望のタイミングで、ＰＷＭ波形を変化させ
ることが可能になる。
Ｕ以外の外部要因によってパルス信号波形を変更したい
場合、バスとは独立に制御ユニットに直接に接続される
信号線を介して外部からの信号を供給し、これに応じて
制御ユニットは、レジスタに格納されたデューティ及び
周期等の波形データを書き換えることで、出力パルス信
号のＰＷＭ波形を変化させる。これによって、外部要因
が指定する所望のタイミングで、ＰＷＭ波形を変化させ
ることが可能になる。
【００１７】
【発明の実施の形態】以下に、本発明の実施例を、添付
の図面を用いて詳細に説明する。
の図面を用いて詳細に説明する。
【００１８】図１は、本発明によるＰＷＭシステムの概
略構成を示す構成図である。
略構成を示す構成図である。
【００１９】図１のシステムは、本発明によるＰＷＭ装
置１０、ＣＰＵ１１、タイマ１２、命令用メモリ１３、
及びＣＰＵバス１４を含む。ＰＷＭ装置１０、ＣＰＵ１
１、タイマ１２、及び命令用メモリ１３は、ＣＰＵバス
１４によって互いに接続されている。
置１０、ＣＰＵ１１、タイマ１２、命令用メモリ１３、
及びＣＰＵバス１４を含む。ＰＷＭ装置１０、ＣＰＵ１
１、タイマ１２、及び命令用メモリ１３は、ＣＰＵバス
１４によって互いに接続されている。
【００２０】ＣＰＵ１１は、命令用メモリ１３に格納さ
れている命令列であるプログラムに基づいて動作する。
タイマ１２は、ＣＰＵバス１４を介して例えばＣＰＵ１
１によって制御され、クロックをカウントする等の動作
により時間を計時する。所定サイクルの終了時のように
所定の時間の到来を検出すると、タイマ１２は、割り込
み信号を生成する。この割り込み信号は、割り込み信号
線ｉｎｔ１を介して、ＣＰＵ１１に供給されると共に、
割り込み信号線ｉｎｔ２を介して、ＰＷＭ装置１０に供
給される。
れている命令列であるプログラムに基づいて動作する。
タイマ１２は、ＣＰＵバス１４を介して例えばＣＰＵ１
１によって制御され、クロックをカウントする等の動作
により時間を計時する。所定サイクルの終了時のように
所定の時間の到来を検出すると、タイマ１２は、割り込
み信号を生成する。この割り込み信号は、割り込み信号
線ｉｎｔ１を介して、ＣＰＵ１１に供給されると共に、
割り込み信号線ｉｎｔ２を介して、ＰＷＭ装置１０に供
給される。
【００２１】ＰＷＭ装置１０は、ＣＰＵバス１４に接続
されて例えばＣＰＵ１１によって制御されると共に、割
り込み信号線ｉｎｔ２を介してタイマ１２からの割り込
み信号を受け取る。ＰＷＭ装置１０は、従来のＰＷＭ装
置と殆ど同様の構成であるＰＷＭユニット２２と、レジ
スタ２３及び２４等からなる制御ユニット２１とを含
む。制御ユニット２１は、割り込み信号線ｉｎｔ２を介
してタイマ１２からの割り込み信号を受け取ると、レジ
スタ２３及び２４に格納されたデューティ設定値及び周
期設定値をＰＷＭユニット２２に供給する。ＰＷＭユニ
ット２２は、供給されたデューティ設定値及び周期設定
値を内部レジスタに格納し、新たにな設定値に基づいて
パルス信号を出力することで、それまでのＰＷＭ波形か
ら新たなＰＷＭ波形に出力パルス信号を変更する。
されて例えばＣＰＵ１１によって制御されると共に、割
り込み信号線ｉｎｔ２を介してタイマ１２からの割り込
み信号を受け取る。ＰＷＭ装置１０は、従来のＰＷＭ装
置と殆ど同様の構成であるＰＷＭユニット２２と、レジ
スタ２３及び２４等からなる制御ユニット２１とを含
む。制御ユニット２１は、割り込み信号線ｉｎｔ２を介
してタイマ１２からの割り込み信号を受け取ると、レジ
スタ２３及び２４に格納されたデューティ設定値及び周
期設定値をＰＷＭユニット２２に供給する。ＰＷＭユニ
ット２２は、供給されたデューティ設定値及び周期設定
値を内部レジスタに格納し、新たにな設定値に基づいて
パルス信号を出力することで、それまでのＰＷＭ波形か
ら新たなＰＷＭ波形に出力パルス信号を変更する。
【００２２】割り込み信号線ｉｎｔ１を介してタイマ１
２からの割り込み信号を受け取ると、ＣＰＵ１１は、計
算に基づいて或いはメモリ等から読み出すなどして、例
えば次のＰＷＭ波形に対応するデューティ及び周期を得
る。ＣＰＵ１１は、このデューティ及び周期を、ＣＰＵ
バス１４を介してＰＷＭ装置１０に送付する。送付され
たデューティ及び周期は、制御ユニット２１内のレジス
タ２３及び２４に、例えば次のＰＷＭ波形に対応するデ
ューティ及び周期として格納される。このタイマ１２か
らＣＰＵ１１への割り込みに応答したレジスタ２３及び
２４に対するデューティ及び周期の書き込みは、例えば
次の割り込みに備えたデータ書き込みである。即ち、タ
イマ１２からＰＷＭ装置１０への今回の割り込みに応じ
て、レジスタ２３及び２４からＰＷＭユニット２２にデ
ューティ設定値及び周期設定値を供給した後に、タイマ
１２からＣＰＵ１１への割り込みに応じて、次回のタイ
マ割り込み時に使用するデータをレジスタ２３及び２４
に格納する。
２からの割り込み信号を受け取ると、ＣＰＵ１１は、計
算に基づいて或いはメモリ等から読み出すなどして、例
えば次のＰＷＭ波形に対応するデューティ及び周期を得
る。ＣＰＵ１１は、このデューティ及び周期を、ＣＰＵ
バス１４を介してＰＷＭ装置１０に送付する。送付され
たデューティ及び周期は、制御ユニット２１内のレジス
タ２３及び２４に、例えば次のＰＷＭ波形に対応するデ
ューティ及び周期として格納される。このタイマ１２か
らＣＰＵ１１への割り込みに応答したレジスタ２３及び
２４に対するデューティ及び周期の書き込みは、例えば
次の割り込みに備えたデータ書き込みである。即ち、タ
イマ１２からＰＷＭ装置１０への今回の割り込みに応じ
て、レジスタ２３及び２４からＰＷＭユニット２２にデ
ューティ設定値及び周期設定値を供給した後に、タイマ
１２からＣＰＵ１１への割り込みに応じて、次回のタイ
マ割り込み時に使用するデータをレジスタ２３及び２４
に格納する。
【００２３】なおレジスタ２３及び２４の各々を、ＦＩ
ＦＯ或いはレジスタ群として構成してもよい。この場
合、割り込み信号線ｉｎｔ１を介したタイマ１２からの
割り込み信号に応じて、ＣＰＵ１１が供給するデューテ
ィ及び周期は、必ずしも次回の割り込み用のデータでは
なく、例えば次回の更に次である２回後の割り込み、或
いは３回後の割り込み等に対するデータであっても構わ
ない。即ち、レジスタ２３及び２４は各々、単一の値を
格納するレジスタではなく、次回のデータ、２回後のデ
ータ、３回後のデータ等のデータ列を格納するレジスタ
キューとして機能することになる。
ＦＯ或いはレジスタ群として構成してもよい。この場
合、割り込み信号線ｉｎｔ１を介したタイマ１２からの
割り込み信号に応じて、ＣＰＵ１１が供給するデューテ
ィ及び周期は、必ずしも次回の割り込み用のデータでは
なく、例えば次回の更に次である２回後の割り込み、或
いは３回後の割り込み等に対するデータであっても構わ
ない。即ち、レジスタ２３及び２４は各々、単一の値を
格納するレジスタではなく、次回のデータ、２回後のデ
ータ、３回後のデータ等のデータ列を格納するレジスタ
キューとして機能することになる。
【００２４】またＣＰＵ１１側で、次回の割り込みが発
生する前に確実に次回用のデータを生成してＰＷＭ装置
１０にデータ供給することが可能であるならば、必ずし
も、割り込み信号線ｉｎｔ１を介したタイマ１２からの
割り込み信号に応じてデータ書き込みを実行する必要は
ない。またレジスタキューを使用する場合に、ＣＰＵ１
１が将来に渡って必要となるデータを予め計算可能であ
る場合などには、例えば１０回分の割り込みに対するデ
ータを予め計算し、これらのデータをＣＰＵバス１４を
介してＰＷＭ装置１０に供給することで、レジスタキュ
ーに１０回分の割り込みに対するデータを纏めて格納す
るようにしても良い。
生する前に確実に次回用のデータを生成してＰＷＭ装置
１０にデータ供給することが可能であるならば、必ずし
も、割り込み信号線ｉｎｔ１を介したタイマ１２からの
割り込み信号に応じてデータ書き込みを実行する必要は
ない。またレジスタキューを使用する場合に、ＣＰＵ１
１が将来に渡って必要となるデータを予め計算可能であ
る場合などには、例えば１０回分の割り込みに対するデ
ータを予め計算し、これらのデータをＣＰＵバス１４を
介してＰＷＭ装置１０に供給することで、レジスタキュ
ーに１０回分の割り込みに対するデータを纏めて格納す
るようにしても良い。
【００２５】本発明においては、上述のように、タイマ
１２等の外部要因によってパルス信号波形を変更したい
場合、タイマ１２からの割り込み信号を、ＰＷＭ装置１
０に直接に供給する。これに応じてＰＷＭ装置１０は、
レジスタに格納されたデューティ及び周期等の設定値
を、実際にパルス信号を発生するＰＷＭユニット２２に
供給することで、出力パルス信号のＰＷＭ波形を変化さ
せる。これによって、タイマ１２等の外部要因が指定す
る所望のタイミングで、ＰＷＭ波形を変化させることが
可能になる。またＰＷＭ装置１０内のレジスタに格納さ
れるデューティ及び周期等の設定は、例えばタイマ１２
からの割り込み信号に応じて、ＣＰＵ１１がＣＰＵバス
１４を介してＰＷＭ装置１０にデータを供給することで
行われる。データ設定は次回の割り込みに対して順次行
うように構成してよく、或いは、複数回分のデータを予
め設定するように構成しても良い。
１２等の外部要因によってパルス信号波形を変更したい
場合、タイマ１２からの割り込み信号を、ＰＷＭ装置１
０に直接に供給する。これに応じてＰＷＭ装置１０は、
レジスタに格納されたデューティ及び周期等の設定値
を、実際にパルス信号を発生するＰＷＭユニット２２に
供給することで、出力パルス信号のＰＷＭ波形を変化さ
せる。これによって、タイマ１２等の外部要因が指定す
る所望のタイミングで、ＰＷＭ波形を変化させることが
可能になる。またＰＷＭ装置１０内のレジスタに格納さ
れるデューティ及び周期等の設定は、例えばタイマ１２
からの割り込み信号に応じて、ＣＰＵ１１がＣＰＵバス
１４を介してＰＷＭ装置１０にデータを供給することで
行われる。データ設定は次回の割り込みに対して順次行
うように構成してよく、或いは、複数回分のデータを予
め設定するように構成しても良い。
【００２６】図２は、本発明によるＰＷＭ装置１０の第
１の実施例を示す構成図である。図２において、図１と
同一の構成要素は同一の記号で参照され、その説明は省
略される。
１の実施例を示す構成図である。図２において、図１と
同一の構成要素は同一の記号で参照され、その説明は省
略される。
【００２７】図２に示されるように制御ユニット２１
は、デューティ設定レジスタ２３及び周期設定レジスタ
２４を含む。また更に制御ユニット２１は、セレクタ＆
コントローラ３１を含む。デューティ設定レジスタ２３
及び周期設定レジスタ２４は、ＣＰＵバス１４に直接接
続されており、ＣＰＵバス１４を介してＣＰＵ１１（図
１）からデューティ及び周期の各データが供給され格納
される。なおＣＰＵバス１４は、アドレスバス、データ
バス、及びチップセレクトやリードライト信号等を供給
する制御信号バスを含む。
は、デューティ設定レジスタ２３及び周期設定レジスタ
２４を含む。また更に制御ユニット２１は、セレクタ＆
コントローラ３１を含む。デューティ設定レジスタ２３
及び周期設定レジスタ２４は、ＣＰＵバス１４に直接接
続されており、ＣＰＵバス１４を介してＣＰＵ１１（図
１）からデューティ及び周期の各データが供給され格納
される。なおＣＰＵバス１４は、アドレスバス、データ
バス、及びチップセレクトやリードライト信号等を供給
する制御信号バスを含む。
【００２８】セレクタ＆コントローラ３１は、制御信号
バスから制御信号を受け取り、受け取った制御信号に従
って、デューティ設定レジスタ２３及び周期設定レジス
タ２４に対するデータ書込み・データ読み出しを制御す
る。またセレクタ＆コントローラ３１には、タイマ１２
からの割り込み入力が供給され、これに従って、デュー
ティ設定レジスタ２３及び周期設定レジスタ２４からＰ
ＷＭユニット２２へのデータ転送を制御する。
バスから制御信号を受け取り、受け取った制御信号に従
って、デューティ設定レジスタ２３及び周期設定レジス
タ２４に対するデータ書込み・データ読み出しを制御す
る。またセレクタ＆コントローラ３１には、タイマ１２
からの割り込み入力が供給され、これに従って、デュー
ティ設定レジスタ２３及び周期設定レジスタ２４からＰ
ＷＭユニット２２へのデータ転送を制御する。
【００２９】ＰＷＭユニット２２は、デューティ設定レ
ジスタ３２、周期設定レジスタ３３、及びＰＷＭ制御＆
カウンタ３４を含む。デューティ設定レジスタ３２及び
周期設定レジスタ３３は、ＣＰＵバス１４に直接接続さ
れる。ＰＷＭ制御＆カウンタ３４は、パルス波形信号生
成ユニットとして動作して、デューティ設定レジスタ３
２及び周期設定レジスタ３３に格納されたデータに従っ
てパルス信号を生成し、装置外部に出力信号として供給
する。ＰＷＭユニット２２は、従来から使用されている
ＰＷＭ装置と殆ど同様の構成であり、ＣＰＵ１１からＣ
ＰＵバス１４を介して、デューティ設定レジスタ３２及
び周期設定レジスタ３３にデータを設定することで、従
来同様にＣＰＵからの制御によってパルス信号出力のＰ
ＷＭ波形を変化させることが可能となっている。但し本
発明においては、セレクタ＆コントローラ３１からデュ
ーティ設定レジスタ３２に対して、データ書き込みが可
能な構成とされている。
ジスタ３２、周期設定レジスタ３３、及びＰＷＭ制御＆
カウンタ３４を含む。デューティ設定レジスタ３２及び
周期設定レジスタ３３は、ＣＰＵバス１４に直接接続さ
れる。ＰＷＭ制御＆カウンタ３４は、パルス波形信号生
成ユニットとして動作して、デューティ設定レジスタ３
２及び周期設定レジスタ３３に格納されたデータに従っ
てパルス信号を生成し、装置外部に出力信号として供給
する。ＰＷＭユニット２２は、従来から使用されている
ＰＷＭ装置と殆ど同様の構成であり、ＣＰＵ１１からＣ
ＰＵバス１４を介して、デューティ設定レジスタ３２及
び周期設定レジスタ３３にデータを設定することで、従
来同様にＣＰＵからの制御によってパルス信号出力のＰ
ＷＭ波形を変化させることが可能となっている。但し本
発明においては、セレクタ＆コントローラ３１からデュ
ーティ設定レジスタ３２に対して、データ書き込みが可
能な構成とされている。
【００３０】図３は、セレクタ＆コントローラ３１の構
成の一例を示す構成図である。
成の一例を示す構成図である。
【００３１】セレクタ＆コントローラ３１は、アドレス
デコーダ４１、リード信号生成回路４２、リードライト
タイミング生成回路４３、ライト信号生成回路４４、書
き込み信号セレクタ４５、立ち上がりエッジ検出回路４
６、書き込みステート作成回路４７、及びデータセレク
タ４８を含む。
デコーダ４１、リード信号生成回路４２、リードライト
タイミング生成回路４３、ライト信号生成回路４４、書
き込み信号セレクタ４５、立ち上がりエッジ検出回路４
６、書き込みステート作成回路４７、及びデータセレク
タ４８を含む。
【００３２】図４は、デューティ設定レジスタ２３及び
周期設定レジスタ２４に対してデータ読み書きする場合
に図３のセレクタ＆コントローラ３１が実行する動作を
説明するためのタイミングチャートである。図２、図
３、及び図４を参照して、レジスタキューに対するデー
タ読み書き動作を説明する。
周期設定レジスタ２４に対してデータ読み書きする場合
に図３のセレクタ＆コントローラ３１が実行する動作を
説明するためのタイミングチャートである。図２、図
３、及び図４を参照して、レジスタキューに対するデー
タ読み書き動作を説明する。
【００３３】ＣＰＵ１１からＣＰＵバス１４を介して、
各種制御信号が制御ユニット２１のセレクタ＆コントロ
ーラ３１に供給される。これらの制御信号は、チップセ
レクト信号ＣＳ、読み出し信号ＲＤＸ、書き込み信号Ｗ
ＲＸ、リセット信号ＲＳＴ、及びクロック信号ＣＬＫを
含む。チップセレクト信号ＣＳはアドレスデコーダ４１
に供給され、読み出し信号ＲＤＸ、書き込み信号ＷＲ
Ｘ、リセット信号ＲＳＴ、及びクロック信号ＣＬＫは、
リードライトタイミング生成回路４３に供給される。ま
たチップセレクト信号ＣＳと同期して、ＣＰＵバス１４
のアドレスバスにアドレス信号を送出し、このアドレス
信号がアドレスデコーダ４１に供給される。これらの信
号のタイミング関係を、図４（ａ）乃至（ｆ）に示す。
各種制御信号が制御ユニット２１のセレクタ＆コントロ
ーラ３１に供給される。これらの制御信号は、チップセ
レクト信号ＣＳ、読み出し信号ＲＤＸ、書き込み信号Ｗ
ＲＸ、リセット信号ＲＳＴ、及びクロック信号ＣＬＫを
含む。チップセレクト信号ＣＳはアドレスデコーダ４１
に供給され、読み出し信号ＲＤＸ、書き込み信号ＷＲ
Ｘ、リセット信号ＲＳＴ、及びクロック信号ＣＬＫは、
リードライトタイミング生成回路４３に供給される。ま
たチップセレクト信号ＣＳと同期して、ＣＰＵバス１４
のアドレスバスにアドレス信号を送出し、このアドレス
信号がアドレスデコーダ４１に供給される。これらの信
号のタイミング関係を、図４（ａ）乃至（ｆ）に示す。
【００３４】アドレスデコーダ４１は、チップセレクト
信号ＣＳと共にアドレス信号を受け取り、入力アドレス
をデコードする。アドレスデコーダ４１は、チップセレ
クト信号ＣＳによって当該チップ選択が示されると共
に、入力アドレスが当該ＰＷＭ装置１０のレジスタのア
ドレスにマッチする場合に、図４（ｆ）に示されるアド
レスマッチ信号を生成する。このアドレスマッチ信号
は、リード信号生成回路４２及びライト信号生成回路４
４に供給される。
信号ＣＳと共にアドレス信号を受け取り、入力アドレス
をデコードする。アドレスデコーダ４１は、チップセレ
クト信号ＣＳによって当該チップ選択が示されると共
に、入力アドレスが当該ＰＷＭ装置１０のレジスタのア
ドレスにマッチする場合に、図４（ｆ）に示されるアド
レスマッチ信号を生成する。このアドレスマッチ信号
は、リード信号生成回路４２及びライト信号生成回路４
４に供給される。
【００３５】リードライトタイミング生成回路４３は、
クロック信号ＣＬＫに基づいて、リード動作のタイミン
グを指定するリードタイミング信号を生成すると共に、
ライト動作のタイミングを指定するライトタイミング信
号を生成する。リードタイミング信号はリード信号生成
回路４２に供給され、ライトタイミング信号はライト信
号生成回路４４に供給される。
クロック信号ＣＬＫに基づいて、リード動作のタイミン
グを指定するリードタイミング信号を生成すると共に、
ライト動作のタイミングを指定するライトタイミング信
号を生成する。リードタイミング信号はリード信号生成
回路４２に供給され、ライトタイミング信号はライト信
号生成回路４４に供給される。
【００３６】リード信号生成回路４２は、読み出し信号
ＲＤＸが読み出しを指定すると共にアドレスマッチ信号
が活性化されている場合に、リードタイミング信号が指
定するタイミングで読み出し信号ＲＤ（図４（ｉ））を
生成する。またライト信号生成回路４４は、書き込み信
号ＷＲＸが書き込みを指定すると共にアドレスマッチ信
号が活性化されている場合に、ライトタイミング信号が
示すタイミングで書き込み信号ＷＲ（図４（ｊ））を生
成する。これらの読み出し信号ＲＤ及び書き込み信号Ｗ
Ｒが、デューティ設定レジスタ２３及び周期設定レジス
タ２４に供給されて、レジスタに対する読み出し及び書
き込み動作を指示する。読み出し信号ＲＤによって読み
出しが指示されると、指定されたアドレスのレジスタか
らデータが読み出され、ＣＰＵバス１４のデータバスに
データが出力される。また書き込み信号ＷＲによって書
き込みが指示されると、ＣＰＵバス１４のデータバスに
供給されたデータが、レジスタキューの指定されたアド
レスに書き込まれる。データバスのデータ信号を図４
（ｇ）に示す。
ＲＤＸが読み出しを指定すると共にアドレスマッチ信号
が活性化されている場合に、リードタイミング信号が指
定するタイミングで読み出し信号ＲＤ（図４（ｉ））を
生成する。またライト信号生成回路４４は、書き込み信
号ＷＲＸが書き込みを指定すると共にアドレスマッチ信
号が活性化されている場合に、ライトタイミング信号が
示すタイミングで書き込み信号ＷＲ（図４（ｊ））を生
成する。これらの読み出し信号ＲＤ及び書き込み信号Ｗ
Ｒが、デューティ設定レジスタ２３及び周期設定レジス
タ２４に供給されて、レジスタに対する読み出し及び書
き込み動作を指示する。読み出し信号ＲＤによって読み
出しが指示されると、指定されたアドレスのレジスタか
らデータが読み出され、ＣＰＵバス１４のデータバスに
データが出力される。また書き込み信号ＷＲによって書
き込みが指示されると、ＣＰＵバス１４のデータバスに
供給されたデータが、レジスタキューの指定されたアド
レスに書き込まれる。データバスのデータ信号を図４
（ｇ）に示す。
【００３７】上記の動作によって、ＣＰＵ１１は、制御
ユニット２１のデューティ設定レジスタ２３及び周期設
定レジスタ２４に対するデータ書き込み動作及びデータ
読み出し動作を実行することができる。また同様にし
て、ＰＷＭユニット２２のデューティ設定レジスタ３２
及び周期設定レジスタ３３に対して、ＣＰＵ１１からデ
ータ読み書き動作を実行することが出来る。
ユニット２１のデューティ設定レジスタ２３及び周期設
定レジスタ２４に対するデータ書き込み動作及びデータ
読み出し動作を実行することができる。また同様にし
て、ＰＷＭユニット２２のデューティ設定レジスタ３２
及び周期設定レジスタ３３に対して、ＣＰＵ１１からデ
ータ読み書き動作を実行することが出来る。
【００３８】図５は、タイマ１２が割り込み信号を生成
した場合にセレクタ＆コントローラ３１が実行する動作
を説明するためのタイミングチャートである。図２、図
３、及び図５を参照して、パルス信号の波形を変更する
動作について説明する。
した場合にセレクタ＆コントローラ３１が実行する動作
を説明するためのタイミングチャートである。図２、図
３、及び図５を参照して、パルス信号の波形を変更する
動作について説明する。
【００３９】タイマ１２からの割り込み信号が、制御ユ
ニット２１のセレクタ＆コントローラ３１に到来する。
セレクタ＆コントローラ３１に供給された割り込み信号
は、立ち上がりエッジ検出回路４６に入力される。立ち
上がりエッジ検出回路４６は、割り込み信号の立ち上が
りエッジを検出して、立ち上がりエッジパルスＥＧＰを
生成する。立ち上がりエッジパルスＥＧＰは、書き込み
信号セレクタ４５及び書き込みステート作成回路４７に
供給される。書き込み信号セレクタ４５は、立ち上がり
エッジパルスＥＧＰに応答して、周期設定用及びデュー
ティ設定用それぞれに対して書き込み信号ＰＷＭＷＲを
生成し、ＰＷＭユニット２２に供給する。また書き込み
ステート作成回路４７は、立ち上がりエッジパルスＥＧ
Ｐに応答して内部ステートが変化し、これに対応してセ
レクト信号ＳＬＴを生成する。セレクト信号ＳＬＴは、
データセレクタ４８に供給される。以上説明した割り込
み信号、立ち上がりエッジパルスＥＧＰ、書き込みステ
ート作成回路４７の内部ステート、周期設定用とデュー
ティ設定用それぞれに対する書き込み信号ＰＷＭＷＲ、
及びセレクト信号ＳＬＴを、図５（ａ）乃至（ｆ）に示
す。
ニット２１のセレクタ＆コントローラ３１に到来する。
セレクタ＆コントローラ３１に供給された割り込み信号
は、立ち上がりエッジ検出回路４６に入力される。立ち
上がりエッジ検出回路４６は、割り込み信号の立ち上が
りエッジを検出して、立ち上がりエッジパルスＥＧＰを
生成する。立ち上がりエッジパルスＥＧＰは、書き込み
信号セレクタ４５及び書き込みステート作成回路４７に
供給される。書き込み信号セレクタ４５は、立ち上がり
エッジパルスＥＧＰに応答して、周期設定用及びデュー
ティ設定用それぞれに対して書き込み信号ＰＷＭＷＲを
生成し、ＰＷＭユニット２２に供給する。また書き込み
ステート作成回路４７は、立ち上がりエッジパルスＥＧ
Ｐに応答して内部ステートが変化し、これに対応してセ
レクト信号ＳＬＴを生成する。セレクト信号ＳＬＴは、
データセレクタ４８に供給される。以上説明した割り込
み信号、立ち上がりエッジパルスＥＧＰ、書き込みステ
ート作成回路４７の内部ステート、周期設定用とデュー
ティ設定用それぞれに対する書き込み信号ＰＷＭＷＲ、
及びセレクト信号ＳＬＴを、図５（ａ）乃至（ｆ）に示
す。
【００４０】データセレクタ４８は、セレクト信号ＳＬ
Ｔが示すレジスタからのデータを選択する。例えば、セ
レクト信号ＳＬＴがＨＩＧＨの時には周期設定レジスタ
２４からのデータを選択し、セレクト信号ＳＬＴがＬＯ
Ｗの時にはデューティ設定レジスタ２３からのデータを
選択する。セレクト信号ＳＬＴは図５（ｆ）に示されて
おり、周期設定レジスタ２４からのデータを選択する場
合はＨＩＧＨであり、デューティ設定レジスタ２３から
のデータを選択する場合はＬＯＷである。データセレク
タ４８が周期設定レジスタ２４からのデータを選択する
と、図５（ｉ）に示されるＰＷＭユニット２２へ供給さ
れる書き込みデータＷＲＤＡＴＡは、周期設定レジスタ
２４の第１番目のデータ（周期＃００）となる。またデ
ータセレクタ４８がデューティ設定レジスタ２３からの
データを選択すると、図５（ｉ）に示されるＰＷＭユニ
ット２２へ供給される書き込みデータＷＲＤＡＴＡは、
デューティ設定レジスタ２３の第１番目のデータ（ＤＵ
ＴＹ＃００）となる。
Ｔが示すレジスタからのデータを選択する。例えば、セ
レクト信号ＳＬＴがＨＩＧＨの時には周期設定レジスタ
２４からのデータを選択し、セレクト信号ＳＬＴがＬＯ
Ｗの時にはデューティ設定レジスタ２３からのデータを
選択する。セレクト信号ＳＬＴは図５（ｆ）に示されて
おり、周期設定レジスタ２４からのデータを選択する場
合はＨＩＧＨであり、デューティ設定レジスタ２３から
のデータを選択する場合はＬＯＷである。データセレク
タ４８が周期設定レジスタ２４からのデータを選択する
と、図５（ｉ）に示されるＰＷＭユニット２２へ供給さ
れる書き込みデータＷＲＤＡＴＡは、周期設定レジスタ
２４の第１番目のデータ（周期＃００）となる。またデ
ータセレクタ４８がデューティ設定レジスタ２３からの
データを選択すると、図５（ｉ）に示されるＰＷＭユニ
ット２２へ供給される書き込みデータＷＲＤＡＴＡは、
デューティ設定レジスタ２３の第１番目のデータ（ＤＵ
ＴＹ＃００）となる。
【００４１】周期設定レジスタ２４の第１番目のデータ
（周期＃００）である書き込みデータＷＲＤＡＴＡは、
周期設定用の書き込み信号ＰＷＭＷＲ（図５（ｄ））に
よって周期設定レジスタ３３に格納される。またデュー
ティ設定レジスタ２３の第１番目のデータ（ＤＵＴＹ＃
００）である書き込みデータＷＲＤＡＴＡは、デューテ
ィ設定用の書き込み信号ＰＷＭＷＲ（図５（ｅ））によ
ってデューティ設定レジスタ３２に格納される。なお図
２の構成では、周期に関する書き込みデータを一度デュ
ーティ設定レジスタ３２に格納して、その後このデータ
をデューティ設定レジスタ３２から周期設定レジスタ３
３に転送する構成となっている。
（周期＃００）である書き込みデータＷＲＤＡＴＡは、
周期設定用の書き込み信号ＰＷＭＷＲ（図５（ｄ））に
よって周期設定レジスタ３３に格納される。またデュー
ティ設定レジスタ２３の第１番目のデータ（ＤＵＴＹ＃
００）である書き込みデータＷＲＤＡＴＡは、デューテ
ィ設定用の書き込み信号ＰＷＭＷＲ（図５（ｅ））によ
ってデューティ設定レジスタ３２に格納される。なお図
２の構成では、周期に関する書き込みデータを一度デュ
ーティ設定レジスタ３２に格納して、その後このデータ
をデューティ設定レジスタ３２から周期設定レジスタ３
３に転送する構成となっている。
【００４２】図５（ｇ）に示されるように、周期設定レ
ジスタ２４のデータは、第１番目のデータ（＃００）が
読み出された後は、第２番目のデータ（＃０１）に書き
換えられる。この周期設定レジスタキュー２４に対する
データ書き込みは、図４を参照して説明した書き込み動
作に従って実行される。また同様に、図５（ｈ）に示さ
れるように、デューティ設定レジスタ２３のデータは、
第１番目のデータ（＃００）が読み出された後は、第２
番目のデータ（＃０１）に書き換えられる。このデュー
ティ設定レジスタキュー２３に対するデータ書き込み
は、図４を参照して説明した書き込み動作に従って実行
される。
ジスタ２４のデータは、第１番目のデータ（＃００）が
読み出された後は、第２番目のデータ（＃０１）に書き
換えられる。この周期設定レジスタキュー２４に対する
データ書き込みは、図４を参照して説明した書き込み動
作に従って実行される。また同様に、図５（ｈ）に示さ
れるように、デューティ設定レジスタ２３のデータは、
第１番目のデータ（＃００）が読み出された後は、第２
番目のデータ（＃０１）に書き換えられる。このデュー
ティ設定レジスタキュー２３に対するデータ書き込み
は、図４を参照して説明した書き込み動作に従って実行
される。
【００４３】このようにして、次回の割り込み信号に対
する準備が整えられる。即ち、次回の割り込み信号が供
給されると、周期設定レジスタ２４及びデューティ設定
レジスタ２３それぞれの第２番目のデータ（＃０１）
が、ＰＷＭユニット２２へ供給されることになる。
する準備が整えられる。即ち、次回の割り込み信号が供
給されると、周期設定レジスタ２４及びデューティ設定
レジスタ２３それぞれの第２番目のデータ（＃０１）
が、ＰＷＭユニット２２へ供給されることになる。
【００４４】以上のように、外部要因によってパルス信
号波形を変更したい場合、タイマ１２からの割り込み信
号をＰＷＭ装置１０に直接に供給し、これに応じてＰＷ
Ｍ装置１０は、レジスタに格納されたデューティ及び周
期等の設定値を、実際にパルス信号を発生するＰＷＭユ
ニット２２に供給することで、出力パルス信号のＰＷＭ
波形を変化させる。これによって、タイマ１２等の外部
要因が指定する所望のタイミングで、ＰＷＭ波形を変化
させることが可能になる。またＰＷＭ装置１０内のレジ
スタに格納されるデューティ及び周期等の設定は、例え
ばタイマ１２からの割り込み信号に応じて、ＣＰＵ１１
がＣＰＵバス１４を介してＰＷＭ装置１０にデータを供
給することで行われる。上記第１の実施例では、データ
設定は次回の割り込みに対して順次行うように構成され
る。
号波形を変更したい場合、タイマ１２からの割り込み信
号をＰＷＭ装置１０に直接に供給し、これに応じてＰＷ
Ｍ装置１０は、レジスタに格納されたデューティ及び周
期等の設定値を、実際にパルス信号を発生するＰＷＭユ
ニット２２に供給することで、出力パルス信号のＰＷＭ
波形を変化させる。これによって、タイマ１２等の外部
要因が指定する所望のタイミングで、ＰＷＭ波形を変化
させることが可能になる。またＰＷＭ装置１０内のレジ
スタに格納されるデューティ及び周期等の設定は、例え
ばタイマ１２からの割り込み信号に応じて、ＣＰＵ１１
がＣＰＵバス１４を介してＰＷＭ装置１０にデータを供
給することで行われる。上記第１の実施例では、データ
設定は次回の割り込みに対して順次行うように構成され
る。
【００４５】図６は、本発明によるＰＷＭ装置１０の第
２の実施例を示す構成図である。図６において、図２と
同一の構成要素は同一の記号で参照され、その説明は省
略される。
２の実施例を示す構成図である。図６において、図２と
同一の構成要素は同一の記号で参照され、その説明は省
略される。
【００４６】第１の実施例では、ＣＰＵからのデータ設
定は、次回の割り込みに対するデータを設定する処理で
あったが、第２の実施例では、複数回分のデータを予め
設定するように構成される。このために、図６に示され
る第２の実施例の構成においては、デューティ設定レジ
スタ２３及び周期設定レジスタ２４が各々デューティ設
定レジスタキュー２３Ａ及び周期設定レジスタキュー２
４Ａで置き換えられている。
定は、次回の割り込みに対するデータを設定する処理で
あったが、第２の実施例では、複数回分のデータを予め
設定するように構成される。このために、図６に示され
る第２の実施例の構成においては、デューティ設定レジ
スタ２３及び周期設定レジスタ２４が各々デューティ設
定レジスタキュー２３Ａ及び周期設定レジスタキュー２
４Ａで置き換えられている。
【００４７】デューティ設定レジスタキュー２３Ａ及び
周期設定レジスタキュー２４Ａは、例えばＦＩＦＯ（Fi
rst In First Out）のように先に入力したデータが、入
力順に順次読み出されるレジスタであってよい。この場
合、例えばＣＰＵ１１に他の処理のロードが無い場合な
どに、次回の割り込み用のデータだけではなく、例えば
次回の更に次である２回後の割り込み、或いは３回後の
割り込み等に対するデータを計算して、順次纏めてデュ
ーティ設定レジスタキュー２３Ａ及び周期設定レジスタ
キュー２４Ａに書き込んでおくことが出来る。
周期設定レジスタキュー２４Ａは、例えばＦＩＦＯ（Fi
rst In First Out）のように先に入力したデータが、入
力順に順次読み出されるレジスタであってよい。この場
合、例えばＣＰＵ１１に他の処理のロードが無い場合な
どに、次回の割り込み用のデータだけではなく、例えば
次回の更に次である２回後の割り込み、或いは３回後の
割り込み等に対するデータを計算して、順次纏めてデュ
ーティ設定レジスタキュー２３Ａ及び周期設定レジスタ
キュー２４Ａに書き込んでおくことが出来る。
【００４８】また或いはデューティ設定レジスタキュー
２３Ａ及び周期設定レジスタキュー２４Ａは、それぞれ
のレジスタにアドレスが割り振られたレジスタ群から構
成されて良い。この場合もＦＩＦＯの構成の場合と同様
に、ＣＰＵ１１に他の処理のロードが無いときなどに、
次回の割り込み用のデータだけではなく、例えば次回の
更に次である２回後の割り込み、或いは３回後の割り込
み等に対するデータを計算して、順次纏めてデューティ
設定レジスタキュー２３Ａ及び周期設定レジスタキュー
２４Ａに書き込んでおくことが出来る。またＦＩＦＯの
構成の場合とは異なり、アドレス指定してのデータ書き
込みが可能であるので、例えば１０回分のデータを書き
込んだ後に、状況の変化によりデータ変更が必要になっ
た場合でも、例えば６回後から１０回後までのデータを
アドレス指定して書き換えることなどが可能である。
２３Ａ及び周期設定レジスタキュー２４Ａは、それぞれ
のレジスタにアドレスが割り振られたレジスタ群から構
成されて良い。この場合もＦＩＦＯの構成の場合と同様
に、ＣＰＵ１１に他の処理のロードが無いときなどに、
次回の割り込み用のデータだけではなく、例えば次回の
更に次である２回後の割り込み、或いは３回後の割り込
み等に対するデータを計算して、順次纏めてデューティ
設定レジスタキュー２３Ａ及び周期設定レジスタキュー
２４Ａに書き込んでおくことが出来る。またＦＩＦＯの
構成の場合とは異なり、アドレス指定してのデータ書き
込みが可能であるので、例えば１０回分のデータを書き
込んだ後に、状況の変化によりデータ変更が必要になっ
た場合でも、例えば６回後から１０回後までのデータを
アドレス指定して書き換えることなどが可能である。
【００４９】なおこの場合、セレクタ＆コントローラ３
１がデューティ設定レジスタキュー２３Ａ及び周期設定
レジスタキュー２４ＡからＰＷＭユニット２２に供給す
るデータは、ＦＩＦＯ構成の場合にはＦＩＦＯから順次
出力されるデータでよい。レジスタ群構成の場合には、
カウンタ等によって次回のデータを格納したアドレスを
指示する手段を設けて、このアドレス指示手段が指定す
るレジスタのデータを、順次デューティ設定レジスタキ
ュー２３Ａ及び周期設定レジスタキュー２４Ａに供給す
るようにすればよい。
１がデューティ設定レジスタキュー２３Ａ及び周期設定
レジスタキュー２４ＡからＰＷＭユニット２２に供給す
るデータは、ＦＩＦＯ構成の場合にはＦＩＦＯから順次
出力されるデータでよい。レジスタ群構成の場合には、
カウンタ等によって次回のデータを格納したアドレスを
指示する手段を設けて、このアドレス指示手段が指定す
るレジスタのデータを、順次デューティ設定レジスタキ
ュー２３Ａ及び周期設定レジスタキュー２４Ａに供給す
るようにすればよい。
【００５０】以上、本発明を実施例に基づいて説明した
が、本発明は上記実施例に限定されるものではなく、特
許請求の範囲に記載の範囲内で様々な変形が可能であ
る。
が、本発明は上記実施例に限定されるものではなく、特
許請求の範囲に記載の範囲内で様々な変形が可能であ
る。
【００５１】例えば、パルス信号波形を変更する契機と
なる外部要因としてタイマを用いた構成を説明したが、
この外部要因はタイマに限られず、例えば入出力インタ
ーフェースから供給される割り込み信号や特定の状態を
検出したときにシステム外部から入力される信号等でよ
く、また周期的でなく任意のタイミングで発生する契機
であって構わない。
なる外部要因としてタイマを用いた構成を説明したが、
この外部要因はタイマに限られず、例えば入出力インタ
ーフェースから供給される割り込み信号や特定の状態を
検出したときにシステム外部から入力される信号等でよ
く、また周期的でなく任意のタイミングで発生する契機
であって構わない。
【発明の効果】本発明においては、タイマ等の外部要因
によってパルス信号波形を変更したい場合、タイマ等か
らの割り込み信号を、ＰＷＭ装置に直接に供給する。こ
れに応じてＰＷＭ装置は、レジスタに格納されたデュー
ティ及び周期等の設定値を、実際にパルス信号を発生す
るＰＷＭユニットに供給することで、出力パルス信号の
ＰＷＭ波形を変化させる。これによって、タイマ等の外
部要因が指定する所望のタイミングで、ＰＷＭ波形を変
化させることが可能になる。
によってパルス信号波形を変更したい場合、タイマ等か
らの割り込み信号を、ＰＷＭ装置に直接に供給する。こ
れに応じてＰＷＭ装置は、レジスタに格納されたデュー
ティ及び周期等の設定値を、実際にパルス信号を発生す
るＰＷＭユニットに供給することで、出力パルス信号の
ＰＷＭ波形を変化させる。これによって、タイマ等の外
部要因が指定する所望のタイミングで、ＰＷＭ波形を変
化させることが可能になる。
【００５２】またＰＷＭ装置内のレジスタには次回の割
り込みに対するデータを割り込み毎に順次設定してもよ
く、或いは複数回分のデータを予め設定するように構成
しても良い。将来に渡って必要となるデータを予め計算
可能である場合には、複数回の割り込みに対する波形デ
ータを予め計算し、レジスタキューに波形データを纏め
て格納することが出来る。この場合には、ＣＰＵの計算
資源を効率的に使用することが可能になる。
り込みに対するデータを割り込み毎に順次設定してもよ
く、或いは複数回分のデータを予め設定するように構成
しても良い。将来に渡って必要となるデータを予め計算
可能である場合には、複数回の割り込みに対する波形デ
ータを予め計算し、レジスタキューに波形データを纏め
て格納することが出来る。この場合には、ＣＰＵの計算
資源を効率的に使用することが可能になる。
【図１】本発明によるＰＷＭシステムの概略構成を示す
構成図である。
構成図である。
【図２】本発明によるＰＷＭ装置の第１の実施例を示す
構成図である。
構成図である。
【図３】セレクタ＆コントローラの構成の一例を示す構
成図である。
成図である。
【図４】デューティ設定レジスタ及び周期設定レジスタ
に対してデータ読み書きする場合にセレクタ＆コントロ
ーラが実行する動作を説明するためのタイミングチャー
トである。
に対してデータ読み書きする場合にセレクタ＆コントロ
ーラが実行する動作を説明するためのタイミングチャー
トである。
【図５】タイマが割り込み信号を生成した場合にセレク
タ＆コントローラが実行する動作を説明するためのタイ
ミングチャートである。
タ＆コントローラが実行する動作を説明するためのタイ
ミングチャートである。
【図６】本発明によるＰＷＭ装置の第２の実施例を示す
構成図である。
構成図である。
１０ ＰＷＭ装置 １１ ＣＰＵ １２ タイマ １３ 命令用メモリ １４ ＣＰＵバス ２１ 制御ユニット ２２ ＰＷＭユニット ２３ デューティ設定レジスタ ２４ 周期設定レジスタ ３１ セレクタ＆コントローラ ３２ デューティ設定レジスタ ３３ 周期設定レジスタ ３４ ＰＷＭ制御＆カウンタ
Claims (10)
- 【請求項１】波形データを格納する第１のレジスタと、 該第１のレジスタの該波形データに基づいてパルス波形
信号を生成するパルス波形信号生成ユニットと、 バスに接続されバスからの制御信号によって制御される
制御ユニットと、 該バスとは独立に該制御ユニットに接続される信号線を
含み、該信号線を介して外部から供給される信号に応答
して該制御ユニットは該レジスタの波形データを書き換
えることを特徴とするパルス信号生成装置。 - 【請求項２】該制御ユニットは、 第２のレジスタと、 該バスからの制御信号に基づいて該第２のレジスタに波
形データを格納すると共に該信号線からの該信号に応じ
て該第２のレジスタの波形データを該第１のレジスタに
書き込むコントローラを含むことを特徴とする請求項１
記載のパルス信号生成装置。 - 【請求項３】該第２のレジスタは、該第１のレジスタに
対する複数回の波形データ更新に対応して複数個の波形
データを格納するレジスタキューからなることを特徴と
する請求項２記載のパルス信号生成装置。 - 【請求項４】該レジスタキューは各々アドレスが割り当
てられた複数のレジスタを含むレジスタ群であることを
特徴とする請求項３記載のパルス信号生成装置。 - 【請求項５】該第１のレジスタは該バスに接続され該バ
スから直接供給された波形データを格納可能であること
を特徴とする請求項１記載のパルス信号生成装置。 - 【請求項６】該第１のレジスタはパルス波形の周期及び
デューティに関するデータを格納することを特徴とする
請求項１記載のパルス信号生成装置。 - 【請求項７】ＣＰＵと、 バスと、 該バスに接続され該ＣＰＵにより制御される制御ユニッ
トと、 該バスとは独立に該制御ユニットに接続される信号線
と、 波形データを格納する第１のレジスタと、 該第１のレジスタの該波形データに基づいてパルス波形
信号を生成するパルス波形信号生成ユニットを含み、該
信号線を介して外部から供給される信号に応答して該制
御ユニットは該レジスタの波形データを書き換えること
を特徴とするパルス信号生成装置。 - 【請求項８】該制御ユニットは、 第２のレジスタと、 該ＣＰＵによる制御に基づいて該第２のレジスタに波形
データを格納すると共に該信号線からの該信号に応じて
該第２のレジスタの波形データを該第１のレジスタに書
き込むコントローラを含むことを特徴とする請求項７記
載のパルス信号生成装置。 - 【請求項９】該信号線は該ＣＰＵに割り込み信号線とし
て接続されることを特徴とする請求項８記載のパルス信
号生成装置。 - 【請求項１０】該割り込み信号線からの割り込み信号に
応じて該ＣＰＵは該コントローラを制御して該第２のレ
ジスタに波形データを格納させることを特徴とする請求
項９記載のパルス信号生成装置。
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