JP2816389B2

JP2816389B2 - パルス幅変調器

Info

Publication number: JP2816389B2
Application number: JP4266014A
Authority: JP
Inventors: 岳志藤井
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-10-05
Filing date: 1992-10-05
Publication date: 1998-10-27
Anticipated expiration: 2013-10-27
Also published as: DE4333813A1; DE4333813C2; JPH06121578A; US5357219A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はパルス幅変調器に関し、
より詳しくは、出力信号のパルス幅を変更するように制
御した場合に出力信号のパルス幅が緩やかに変化するよ
うな、特にDCモータの制御に好適な、パルス幅変調器に
関する。

【０００２】

【従来の技術】DCモータの制御に使用されるパルス幅変
調器として、いわゆるPWM(Pulse Width Modulation) 変
調器、あるいはPPM(Pulse Position Modulation)変調器
等が従来技術として実用化されている。

【０００３】図９はそのような従来技術の内の一例とし
ての８ビットの PWM変調器の一般的な構成を示すブロッ
ク図である。

【０００４】図９において、参照符号１はデータバスを
示しており、 PWM変調器全体の制御中枢であるCPU 21と
接続されている。参照符号２は第１の記憶手段としての
８ビットのタイマレジスタであり、データバス１の内の
８ビットが信号線51を介して接続されている。このタイ
マレジスタ２にはCPU 21からデータバス１へ出力されて
いる８ビットの設定値が記憶される。

【０００５】参照符号３は第２の計時手段としての８ビ
ットの波形タイマである。波形タイマ３は、その中途に
ゲート41が介装された信号線52により上述のタイマレジ
スタ２と接続されており、ゲート41が開くとタイマレジ
スタ２に記憶されている８ビットの設定値がカウントデ
ータとしてロードされる。一方、波形タイマ３には信号
線60を介して源クロックであるカウントクロックが入力
されており、タイマレジスタ２からロードされた値をカ
ウントデータの初期値としてカウントクロックをダウン
カウントし、そのカウント値を信号線54を介して波形タ
イマオーバフロー制御回路４へ出力する。但し、この波
形タイマ３のカウント動作の開始は、後述する周期タイ
マオーバフロー制御回路６から信号線56を介してカウン
トスタートトリガ信号が与えられることにより開始され
る。

【０００６】波形タイマオーバフロー制御回路４は、上
述のように、波形タイマ３から信号線54を介して与えら
れる波形タイマ３のカウント値を入力し、その値がオー
バフローした場合、具体的には”00H ”(Hは16進数を表
す) になった場合に波形波形トリガ信号を信号線55を介
して波形発生手段としての波形発生回路５へ出力する。

【０００７】波形発生回路５は図９に全体の構成が示さ
れている PWM変調器の出力信号としての PWM出力波形を
発生して信号線58を介して外部へ出力する。具体的に
は、波形発生回路５は上述の波形タイマオーバフロー制
御回路４から信号線55を介して波形トリガ信号が与えら
れた場合はそれ以降”Ｌ”レベルの信号を、後述する周
期タイマオーバフロー制御回路６から信号線57を介して
波形トリガ信号が与えられた場合はそれ以降”Ｈ”レベ
ルの信号をそれぞれ出力する。

【０００８】換言すれば、波形発生回路５は、波形タイ
マオーバフロー制御回路４から波形トリガ信号が与えら
れた場合は PWM出力波形を”Ｌ”レベルに転じさせ、周
期タイマオーバフロー制御回路６から波形トリガ信号が
与えられた場合に PWM出力波形を”Ｈ”レベルに転じさ
せる。

【０００９】参照符号７は第１の計時手段としての８ビ
ットの周期タイマを示しており、波形タイマ３と同様に
信号線60を介してカウントクロックが入力されている。
この周期タイマ７は”FFH ”から”00H ”までカウント
クロックをダウンカウントする動作を反復し、そのカウ
ント値を信号線59を介して周期タイマオーバフロー制御
回路６へ出力している。

【００１０】周期タイマオーバフロー制御回路６は信号
線59を介して入力されている周期タイマ７のカウント値
が”00H ”になると、信号線57を介して波形発生回路５
へ波形トリガ信号を、信号線56を介して波形タイマ３に
カウントスタートトリガ信号を、信号線53を介してゲー
ト41にカウントデータの入力制御信号をそれぞれ出力す
る。

【００１１】なお、ゲート41は上述のようにタイマレジ
スタ２の設定値をカウントデータとして波形タイマ３に
ロードするために設けられている。このゲート41は、上
述のように、周期タイマオーバフロー制御回路６から信
号線53を介して与えられるカウントデータの入力制御信
号により開閉制御される。

【００１２】次に、上述のような構成の従来の PWM変調
器の動作について説明する。PWM変調器の動作が停止し
ている状態においては、波形タイマ３へのカウントデー
タ入力を制御するゲート41は開いており、CPU 21がデー
タバス１から信号線51を介して８ビットのタイマレジス
タ２に設定値のデータを書き込むと、信号線52を介して
８ビットの波形タイマ３にその設定値がカウントデータ
として記憶される。

【００１３】いまたとえば、タイマレジスタ２には波形
タイマ３のカウントデータの初期値として”55H ”が書
き込まれたとする。

【００１４】波形タイマ３にカウントデータが書込まれ
た後、 PWM変調器をスタートさせると、波形タイマ３と
８ビットの周期タイマ７とが同時にスタートする。波形
タイマ３は、信号線60を介して入力されるカウントクロ
ック信号をカウントデータの初期値”55H ”からダウン
カウントする。８ビットの周期タイマ７には初期値とし
て”FFH ”が書き込まれており、信号線60を介して入力
されるカウントクロック信号をダウンカウントする。

【００１５】図10はこの PWM変調器の動作状態を示す波
形図である。(a) はカウントクロックを、(b) は周期タ
イマ７のカウント値を、(c) は波形タイマ３のカウント
値を、(d) は周期タイマオーバフロー制御回路６から出
力される波形トリガ信号を、(e) は波形タイマオーバフ
ロー制御回路４から出力される波形トリガ信号を、(f)
は波形発生回路５から出力される PWM出力波形をそれぞ
れ示している。なお、(g) は周期タイマ７のオーバフロ
ー周期、即ち PWM波形の１周期を示している。

【００１６】PWM変調器がスタートした時点の PWM出力
波形は図10(f) に示されているように”Ｈ”レベルであ
るとする。同時にスタートした波形タイマ３と周期タイ
マ７とは、波形タイマ３のカウント値が図10(c) に示さ
れているように先に”00H ”になる。波形タイマ３は自
身のカウント値が”00H ”になると動作を停止するが、
波形タイマオーバフロー制御回路４は波形発生回路５に
対して信号線55を介して波形トリガ信号を図10(e) に示
されているように出力する。この波形タイマオーバフロ
ー制御回路４からの波形トリガ信号を受け取った波形発
生回路５は、信号線58へ出力されている”Ｈ”レベルで
あった PWM出力波形を図10(f) に示されているように反
転して”Ｌ”レベルにする。

【００１７】この後、図10(b) に示されているように周
期タイマ７のカウント値が”00H ”になると、周期タイ
マオーバフロー制御回路６は、波形発生回路５に対して
信号線57を介して波形トリガ信号を図10(d) に示されて
いるように出力すると共に、信号線53を介して波形タイ
マ３のカウントデータを入力するゲート41を開かせる信
号を出力する。これにより、波形タイマ３にはタイマレ
ジスタ２に記憶されている値が再度入力される。

【００１８】また、周期タイマオーバフロー制御回路６
は同時に信号線56を介して波形タイマ３にスタート信号
を出力する。波形タイマ３は PWM変調器のスタート時と
同じタイミングになるように、周期タイマ７に同期して
動作を開始する。一方、周期タイマオーバフロー制御回
路６からの波形トリガ信号を受け取った波形発生回路５
は、信号線58へ出力されている”Ｌ”レベルであった P
WM出力波形を図10(f) に示されているように”Ｈ”レベ
ルに反転する。

【００１９】以上のような動作が反復されることによ
り、図10(g) に示されている期間を１波形周期とし、”
カウントクロックの１周期×55H ”の期間が”Ｈ”レベ
ルになり、”カウントクロックの１周期×ABH ”の期間
が”Ｌ”レベルになる波形が反復して出力される。

【００２０】一方、 PWM変調器が動作中にタイマレジス
タ２の設定値が変更された場合は、周期タイマ７がオー
バフローした時点でゲート41が開いて新しい設定値がカ
ウントデータとして波形タイマ３に入力されるので、次
の周期から PWM波形の”Ｈ”レベル期間の長さが変化す
る。

【００２１】図11はタイマレジスタ２の値を変更した場
合の波形の変化を示す波形図である。なお、図11におい
て図10と同一の参照符号は同一の信号の波形を示してい
る。但し、図11(h) はタイマレジスタ２の設定値を、φ
はカウントクロックの１周期をそれぞれ示している。

【００２２】PWM変調器の動作中にタイマレジスタ２の
設定値が図11(h) に示されているように”55H ”からた
とえば”40H ”に変化すると、次の周期タイマ７のオー
バフローのタイミングで波形タイマ３にカウントデータ
として”40H ”が入力される。そして、次の波形周期か
ら波形発生回路５の出力波形の”カウントクロックの１
周期×40H ”の期間が”Ｈ”レベルになり、”カウント
クロックの１周期×C0H ”の期間が”Ｌ”レベルになる
波形が出力される。

【００２３】

【発明が解決しようとする課題】従来のパルス幅変調器
においては、出力波形の”Ｈ”レベル期間と”Ｌ”レベ
ル期間との比率を設定するレジスタの値の変更が直ちに
出力波形に反映されるため、DCモータの制御時において
その回転数を緩やかに変換させたい場合にはレジスタの
設定値を少しずつ多段階に変化させる必要があり、ソフ
トウェアの負担が大きいという問題があった。

【００２４】本発明はこのような事情に鑑みてなされた
ものであり、パルス幅変調波形の”Ｈ”レベルの期間
と”Ｌ”レベルの期間とを設定するためのレジスタの設
定値の変化の割合に対して、出力波形の”Ｈ”レベルの
期間と”Ｌ”レベルの期間との比率が比較的緩やかに変
化するようなパルス幅変調器の提供を目的とする。

【００２５】

【課題を解決するための手段】本発明のパルス幅変調器
の第１の発明は、所定のカウントデータと一致するまで
源クロックをカウントする動作を反復することにより１
波形周期を反復計時する第１の計時手段（周期タイマ）
と、ｎビットの入力ディジタルデータＤが設定される第
１の記憶手段（タイマレジスタ）と、ロードされたカウ
ントデータと一致するまで源クロックをカウントするこ
とにより第１の期間を計時する第２の計時手段（波形タ
イマ）と、第１の計時手段により計時される各１波形周
期において、第２の計時手段により計時される第１の期
間に第１のレベルの信号を、残りの期間に相当する第２
の期間に第２のレベルの信号をそれぞれ出力する波形発
生手段（波形発生回路）とを備え、更に、第１の記憶手
段にデータＤの初期値として設定されたデータＤ１を記
憶し、第１の計時手段により１波形周期が計時される都
度、第２の計時手段にロードする第２の記憶手段（リロ
ードレジスタ）と、第１の記憶手段に設定されたデータ
Ｄ１がデータＤ２に変更された場合に、データＤ２と第
２の記憶手段に保持されているデータＤ１とを比較する
比較手段（比較回路）と、比較手段による比較の結果が
データＤ２がデータＤ１より大である場合はインクリメ
ンタとして、小である場合はディクリメンタとしてそれ
ぞれ機能し、第１の計時手段により１波形周期が計時さ
れる都度、第２の記憶手段に保持されているデータＤ１
をインクリメントまたはディクリメントするインクリメ
ント・ディクリメント手段（インクリメンタ・ディクリ
メンタ）とを備えている。

【００２６】本発明のパルス幅変調器の第２の発明は、
第１の発明の構成に加えて更に、任意の値を設定可能な
第３の記憶手段（インターバルレジスタ）と、第３の記
憶手段に設定されている任意の値と一致するまで第１の
計時手段（周期タイマ）が計時する波形周期をカウント
することにより任意の値に対応するインターバル周期を
計時する第３の計時手段（インターバルタイマ）とを備
えており、インクリメント・ディクリメント手段（イン
クリメンタ・ディクリメンタ）は比較手段（比較回路）
による比較の結果がデータＤ２データＤ１より大である
場合はインクリメンタとして、小である場合はディクリ
メンタとしてそれぞれ機能し、第３の計時手段により１
インターバル周期が計時される都度、第２の記憶手段
（リロードレジスタ）に保持されているデータＤ１をイ
ンクリメントまたはディクリメントする。

【００２７】本発明のパルス幅変調器の第３の発明は、
第１の発明の構成に加えて更に、第１の記憶手段（タイ
マレジスタ）に設定されたデータＤ１がデータＤ２に変
更された場合に、データＤ２と第２の記憶手段（リロー
ドレジスタ）に保持されているデータＤ１とを比較する
第１の比較手段（比較回路）と、第１の記憶手段に設定
されたデータＤ１がデータＤ２に変更された場合に、デ
ータＤ２の下位ｍビットと第２の記憶手段に保持されて
いるデータＤ１の下位ｍビットとを比較する第２の比較
手段（比較回路）とを備え、インクリメント・ディクリ
メント手段（インクリメンタ・ディクリメンタ）は第２
の比較手段による比較の結果が不一致であり且つ第１の
比較手段による比較の結果がデータＤ２がデータＤ１よ
り大である場合は最下位ビットのインクリメンタとし
て、小である場合は最下位ビットのディクリメンタとし
てそれぞれ機能し、第２の比較手段による比較の結果が
一致であり且つ第１の比較手段による比較の結果がデー
タＤ２がデータＤ１より大である場合は最下位からｍ＋
１ビット目のインクリメンタとして、小である場合は最
下位ビットからｍ＋１ビット目のディクリメンタとして
それぞれ機能し、第１の計時手段により１波形周期が計
時される都度、第２の記憶手段に保持されているデータ
Ｄ１をインクリメントまたはディクリメントする。

【００２８】本発明のパルス幅変調器の第４の発明は、
第１の発明の構成に加えて更に、第１の記憶手段（タイ
マレジスタ）に設定されたデータＤ１がデータＤ２に変
更された場合に、データＤ２と第２の記憶手段（リロー
ドレジスタ）に保持されているデータＤ１とを比較する
第１の比較手段（比較回路）と、第１の記憶手段に設定
されたデータＤ１がデータＤ２に変更された場合に、デ
ータＤ２と第２の記憶手段に保持されているデータＤ１
との差が２^m以下であるか否かを比較する第２の比較手
段（比較回路）とを備え、インクリメント・ディクリメ
ント手段（インクリメンタ・ディクリメンタ）は第２の
比較手段による比較の結果が２^mより大であり且つ第１
の比較手段による比較の結果がデータＤ２がデータＤ１
より大である場合は最下位からｍ＋１ビット目のインク
リメンタとして、小である場合は最下位からｍ＋１ビッ
ト目のディクリメンタとしてそれぞれ機能し、第２の比
較手段による比較の結果が２^m以下であり且つ第１の比
較手段による比較の結果がデータＤ２がデータＤ１より
大である場合は最下位ビットのインクリメンタとして、
小である場合は最下位ビットのディクリメンタとしてそ
れぞれ機能し、第１の計時手段により１波形周期が計時
される都度、第２の記憶手段に保持されているデータＤ
１をインクリメントまたはディクリメントする。

【００２９】本発明のパルス幅変調器の第５の発明は、
上述の各発明において更に、所定の信号が与えられた場
合に、第１の記憶手段に設定されているデータを第２の
記憶手段に常時入力して記憶させる第１の制御手段と、
所定の信号が与えられた場合に、インクリメント・ディ
クリメント手段による第２の記憶手段の記憶値のインク
リメントまたはディクリメントを禁じる第２の制御手段
と、ソフトウェアによる制御または外部から入力される
信号に応じて第１及び第２の制御手段に所定の信号を与
える第３の制御手段とを備えている。

【００３０】

【作用】本発明のパルス幅変調器の第１の発明では、第
１の記憶手段（タイマレジスタ）に記憶されているパル
ス幅変調波形の第１のレベルの長さの割合を設定するデ
ータＤが変更された場合に、出力波形の第１のレベルの
長さの割合が、１波形周期経過の都度、インクリメント
・ディクリメント手段（インクリメンタ・ディクリメン
タ）により源クロックの１周期分ずつインクリメント・
ディクリメントされる。

【００３１】本発明のパルス幅変調器の第２の発明で
は、第１の記憶手段（タイマレジスタ）に記憶されてい
るパルス幅変調波形の第１のレベルの長さの割合を設定
するデータＤが変更された場合に、出力波形の第１のレ
ベルの長さの割合が、ソフトウェアで設定されるかまた
は外部から入力される第３の記憶手段（インターバルレ
ジスタ）に記憶された値で定められる波形周期経過の都
度、インクリメント・ディクリメント手段（インクリメ
ンタ・ディクリメンタ）により源クロックの１周期分ず
つインクリメント・ディクリメントされる。

【００３２】本発明のパルス幅変調器の第３の発明で
は、第１の記憶手段（タイマレジスタ）に記憶されてい
るパルス幅変調波形の第１のレベルの長さの割合を設定
するデータＤ１がＤ２に変更された場合に、出力波形の
第１のレベルの長さの割合が、第１の段階として１波形
周期経過の都度、源クロックの１周期分ずつ、変化途中
の出力波形の第１のレベルの長さの割合を設定するデー
タの下位ｍビットがＤ２の下位ｍビットと一致した後は
第２の段階として１波形周期経過の都度、源クロックの
２^m周期分ずつ、それぞれインクリメント・ディクリメ
ント手段（インクリメンタ・ディクリメンタ）によりイ
ンクリメント・ディクリメントされる。

【００３３】本発明のパルス幅変調器の第４の発明で
は、第１の記憶手段（タイマレジスタ）に記憶されてい
るパルス幅変調波形の第１のレベルの長さの割合を設定
するデータＤ１がＤ２に変更された場合に、出力波形の
第１のレベルの長さの割合が、第１の段階として１波形
周期経過の都度、源クロックの２^m周期分ずつ、変化途
中の出力波形の第１のレベルの長さの割合を設定するデ
ータをＤ２’とすれば、Ｄ２−Ｄ２’≦２^mとなった後
は第２の段階として１波形周期経過の都度、源クロック
の１周期分ずつ、それぞれインクリメント・ディクリメ
ント手段（インクリメンタ・ディクリメンタ）によりイ
ンクリメント・ディクリメントされる。

【００３４】本発明のパルス幅変調器の第５の発明で
は、ソフトウェアによる制御あるいは外部から入力され
る信号に応じて、上述の各発明のパルス幅変調器として
動作するか、または従来のパルス幅変調器として動作す
るかを第３の制御手段により切り換えることが出来る。

【００３５】

【実施例】以下、本発明をその実施例を示す図面に基づ
いて詳述する。

【００３６】まず本発明のパルス幅変調器の第１の発明
について説明する。図１は第１の発明の一実施例として
の PWM変調器の構成を示すブロック図である。なお、こ
の図１においては、前述の従来例の説明で参照した図９
と同一の参照符号は同一又は相当部分を示している。

【００３７】図１において、参照符号１はデータバスを
示しており、 PWM変調器全体の制御中枢であるCPU 21と
接続されている。参照符号２は第１の記憶手段としての
８ビットのタイマレジスタであり、データバス１の内の
８ビットが信号線51を介して接続されている。このタイ
マレジスタ２にはCPU 21からデータバス１へ出力されて
いる８ビットの設定値が記憶される。

【００３８】参照符号８は第２の記憶手段としての８ビ
ットのリロードレジスタである。リロードレジスタ８
は、その中途にゲート42が介装された信号線61により上
述のタイマレジスタ２と接続されており、ゲート42が開
くとタイマレジスタ２に記憶されている８ビットの設定
値がリロード値としてロードされる。なお、ゲート42は
CPU 21から信号線22を介して与えられる制御信号により
開閉制御される。

【００３９】参照符号３は第２の計時手段としての８ビ
ットの波形タイマである。波形タイマ３は、その中途に
ゲート45が介装された信号線68により上述のリロードレ
ジスタ８と接続されており、ゲート45が開くとリロード
レジスタ８に記憶されている８ビットのリロード値がカ
ウントデータとしてロードされる。一方、波形タイマ３
には信号線60を介して源クロックであるカウントクロッ
クが入力されており、リロードレジスタ８からロードさ
れた値をカウントデータの初期値としてカウントクロッ
クをダウンカウントし、そのカウント値を信号線54を介
して波形タイマオーバフロー制御回路４へ出力する。但
し、この波形タイマ３のカウント動作の開始は、後述す
る周期タイマオーバフロー制御回路６から信号線56を介
してカウントスタートトリガ信号が与えられることによ
り開始される。

【００４０】波形タイマオーバフロー制御回路４は、上
述のように、波形タイマ３から信号線54を介して与えら
れる波形タイマ３のカウント値を入力し、その値がオー
バフローした場合、具体的には”00H ”(Hは16進数を表
す) になった場合に波形トリガ信号を信号線55を介して
波形発生手段としての波形発生回路５へ出力する。

【００４１】波形発生回路５は図１に全体の構成が示さ
れている PWM変調器の出力信号としての PWM出力波形を
発生して信号線58を介して外部へ出力する。具体的に
は、波形発生回路５は上述の波形タイマオーバフロー制
御回路４から信号線55を介して波形トリガ信号が与えら
れた場合はそれ以降”Ｌ”レベルの信号を、後述する周
期タイマオーバフロー制御回路６から信号線57を介して
波形トリガ信号が与えられた場合はそれ以降”Ｈ”レベ
ルの信号をそれぞれ出力する。

【００４２】換言すれば、波形発生回路５は、波形タイ
マオーバフロー制御回路４から波形トリガ信号が与えら
れた場合は PWM出力波形を”Ｌ”レベルに転じさせ、周
期タイマオーバフロー制御回路６から波形トリガ信号が
与えられた場合に PWM出力波形を”Ｈ”レベルに転じさ
せる。

【００４３】参照符号７は第１の計時手段としての８ビ
ットの周期タイマを示しており、波形タイマ３と同様に
信号線60を介してカウントクロックが入力されている。
この周期タイマ７は”FFH ”から”00H ”までカウント
クロックをダウンカウントする動作を反復し、そのカウ
ント値を信号線59を介して周期タイマオーバフロー制御
回路６へ出力している。

【００４４】周期タイマオーバフロー制御回路６は信号
線59を介して入力されている周期タイマ７のカウント値
が”00H ”になると、信号線57を介して波形発生回路５
へ波形トリガ信号を、信号線56を介して波形タイマ３に
カウントスタートトリガ信号を、信号線53を介してゲー
ト45にカウントデータの入力制御信号を、更に信号線67
を介してゲート43, 44へ後述するインクリメント・ディ
クリメント手段としてのインクリメンタ・ディクリメン
タ９のインクリメント・ディクリメント制御信号をそれ
ぞれ出力する。

【００４５】参照符号10は比較手段としての比較回路で
あり、一方の入力端子には信号線62を介してタイマレジ
スタ２の設定値が、他方の入力端子には信号線63を介し
てリロードレジスタ８のリロード値がそれぞれ入力され
ている。比較回路10は両入力を比較し、その比較結果を
表す信号を信号線64を介してインクリメンタ・ディクリ
メンタ９へ出力する。

【００４６】インクリメンタ・ディクリメンタ９は上述
のように信号線64を介して比較回路10の比較結果を表す
信号が与えられており、この結果に応じて、具体的には
タイマレジスタ２の設定値がリロードレジスタ８のリロ
ード値より小さい場合にはディクリメンタとして、逆に
タイマレジスタ２の設定値がリロードレジスタ８のリロ
ード値より大きい場合にはインクリメンタとして動作す
る。

【００４７】そして、インクリメンタ・ディクリメンタ
９はゲート43を介装した信号線65を介して与えられるリ
ロードレジスタ８のリロード値をインクリメント・ディ
クリメントし、その結果をゲート44を介装した信号線66
を介してインクリメント・ディクリメントした値をリロ
ードレジスタ８に与える。

【００４８】なお、ゲート45は前述のようにリロードレ
ジスタ８のリロード値を波形タイマ３にカウントデータ
としてロードするために設けられている。このゲート45
は、前述のように、周期タイマオーバフロー制御回路６
から信号線53を介して与えられるリロードデータの入力
制御信号により開閉制御される。

【００４９】また、参照符号23は第３の制御手段として
の１ビットレジスタであり、CPU 21からの制御により信
号線24を介して”１”または”０”が設定される。そし
て、たとえば”０”が設定された場合、この１ビットレ
ジスタ23は信号線25を介して第１の制御手段としてのゲ
ート42を開いたままの状態に制御し、信号線26を介して
第２の制御手段としてのゲート43, 44をそれぞれ閉じた
ままの状態に制御する。

【００５０】次に上述のような構成の本発明のパルス幅
変調器の第１の発明の一実施例としての PWM変調器の動
作について説明する。なお、以下の説明では、１ビット
レジスタ23には”１”が設定されているものとする。

【００５１】PWM変調器の動作が停止している状態にお
いては、タイマレジスタ２からリロードレジスタ８への
データ入力を制御するゲート42はCPU 21からの制御信号
により開かれており、また波形タイマ３へのカウントデ
ータ入力を制御するゲート45も開いている。従って、CP
U 21がデータバス１から信号線51を介して８ビットのタ
イマレジスタ２に設定値のデータを書き込むと、信号線
61を介してリロードレジスタ８にリロード値として記憶
され、更に信号線68を介して波形タイマ３にカウントデ
ータとして記憶される。

【００５２】いまたとえば、タイマレジスタ２に設定値
としてデータ”55H ”が書き込まれたとする。

【００５３】波形タイマ３にデータが書込まれた後、 P
WM変調器をスタートさせると、波形タイマ３と８ビット
の周期タイマ７とが同時にスタートし、従来技術におけ
る場合と同様に、信号線58に PWM変調波形を出力する。
タイマレジスタ２の設定値を変更せずに PWM変調波形を
出力する場合の動作は図10の波形図に示されている従来
技例の場合と同様である。

【００５４】PWM変調器の動作中はリロードレジスタ８
へのデータ入力を制御するゲート42はCPU 21からの制御
信号により閉じられており、タイマレジスタ２に対して
設定値の書込みを行った場合にはタイマレジスタ２の値
のみが変更される。いまたとえば、上述のようにタイマ
レジスタ２に設定値のデータとして”55H ”が書き込ま
れ、それが波形タイマ３にカウントデータの初期値とし
て設定されて PWM変調器が動作している状態で、タイマ
レジスタ２に新たな設定値のデータとして”40H ”が書
き込まれたとする。

【００５５】タイマレジスタ２に書込まれた新たな設定
値のデータ”40H ”は信号線62を介して比較回路10に入
力される。また、リロードレジスタ８にそれまで記憶さ
れていた値”55H ”も信号線63を介して比較回路10に入
力される。比較回路10では入力された信号を比較した結
果を信号線64を介してインクリメンタ・ディクリメンタ
９へ出力する。インクリメンタ・ディクリメンタ９は比
較回路10の比較結果により、タイマレジスタ２の値がリ
ロードレジスタ８の値より大きい場合はインクリメンタ
として、小さい場合はディクリメンタとして機能する。
ここではタイマレジスタ２の値”40H ”がリロードレジ
スタ８の値”55H ”より小さいので、インクリメンタ・
ディクリメンタ９はディクリメンタとして機能する。

【００５６】周期タイマ７のオーバフローが発生する
と、周期タイマオーバフロー制御回路６は信号線67を介
してインクリメント・ディクリメント制御信号をゲート
43，44に与えて両ゲート43, 44を開く。これにより、信
号線65を介してリロードレジスタ８の値”55H ”がイン
クリメンタ・ディクリメンタ９に入力されて”１”ディ
クリメントされ、そのディクリメントされた値”54H ”
が信号線66を介してリロードレジスタ８へ出力される。
リロードレジスタ８は、ディクリメントされた後の値”
54H ”を記憶し、更に信号線68を介してカウントデータ
として波形タイマへ出力する。この結果、波形タイマ３
は”54H ”をカウントデータとして次の１波形周期の動
作を行うので、次の PWM波形はデータ”54H ”に対応し
た出力となる。

【００５７】次の周期タイマ７のオーバフローが発生す
ると、同様にリロードレジスタ８の値が”１”ディクリ
メントされるので、次の PWM波形は”53H ”に対応した
出力となる。

【００５８】このような動作がタイマレジスタ２の値と
リロードレジスタ８の値とが一致するまで反復され、タ
イマレジスタ２の値とリロードレジスタ８の値とが一致
した後は、インクリメンタ・ディクリメンタ９に入力さ
れたリロードレジスタ８の値”40H ”はそのまま変化せ
ずにリロードレジスタ８へ出力される。これらの動作に
より、 PWM出力波形の”Ｈ”レベルの期間が１波形周期
につきカウントクロックの１周期分ずつ短くなり、最終
的に”40H ”に対応した波形になる。

【００５９】図２はタイマレジスタ２の値を上述のよう
に変更した場合の波形の変化を示す波形図である。な
お、この図２においては、前述の従来例の説明で参照し
た図10と同一の参照符号は同一の信号の波形を示してい
る。但し、図２において、参照符号(i) はリロードレジ
スタ８の値を示している。

【００６０】PWM変調器の動作中にタイマレジスタ２の
値が図２(h) に示されているように”55H ”から”40H
”に変更されると、次の周期タイマ７のオーバフロー
のタイミングでリロードレジスタ８の値が”１”ディク
リメントされて”54H ”になる。従って、次の１波形周
期における出力波形は”カウントクロックの１周期×54
H ”の期間が”Ｈ”レベルになり、”カウントクロック
の１周期×ACH ”の期間が”Ｌ”レベルになる。

【００６１】そして次の周期タイマ７のオーバフローが
発生すると、リロードレジスタ８の値が更に”１”ディ
クリメントされて”53H ”となるので、出力波形は”カ
ウントクロックの１周期×53H ”の期間が”Ｈ”レベル
になり、”カウントクロックの１周期×ADH ”の期間
が”Ｌ”レベルになる。

【００６２】このような動作がタイマレジスタ２の値と
リロードレジスタ８の値とが一致するまで反復され、最
終的に出力波形は”カウントクロックの１周期×40H ”
の期間が”Ｈ”レベルになり、”カウントクロックの１
周期×C0H ”の期間が”Ｌ”レベルになる。

【００６３】タイマレジスタ２の値がリロードレジスタ
８の値よりも大きい場合は逆に、インクリメンタ・ディ
クリメンタ９がインクリメンタとして機能することによ
り、PWM出力波形の”Ｈ”レベル期間が１波形周期につ
きカウントクロックの１周期分ずつ長くなる。

【００６４】以上のように、本発明のパルス幅変調器の
第１の発明では、タイマレジスタ２の値の変更に対し
て、出力波形の”Ｈ”レベル期間と”Ｌ”レベル期間と
の比率を緩やかに変化させることが出来る。

【００６５】ところで、上述の説明は１ビットレジスタ
23には”１”が設定されている場合の動作についてであ
るが、１ビットレジスタ23に”０”が設定されている場
合には前述の如く、ゲート42は開いたままに、ゲート4
3, 44は閉じたままの状態に維持される。従って、タイ
マレジスタ２の値は常時リロードレジスタ８にロードさ
れ、またインクリメンタ・ディクリメンタ９の動作は禁
じられるので、図１に示されている本発明のパルス幅変
調器は従来のパルス幅変調器と同様の動作をおこなうこ
とになる。

【００６６】換言すれば、１ビットレジスタ23に”１”
または”０”のいずれの値を設定するかにより、図１に
示されている本発明のパルス幅変調器を本発明のパルス
幅変調器として、または従来のパルス幅変調器として選
択的に動作させることが出来る。

【００６７】次に本発明のパルス幅変調器の第２の発明
について説明する。図３は第２の発明の一実施例として
の PWM変調器の構成を示すブロック図である。なお、こ
の図３においては、前述の第１の発明の説明で参照した
図１と同一の参照符号は同一又は相当部分を示してい
る。

【００６８】この第２の発明と前述の第１の発明との構
成上の相違点は、図３において参照符号11にて示されて
いる第３の記憶手段としてのインターバルレジスタ及び
12にて示されている第３の計時手段としてのインターバ
ルタイマが備えられている点である。

【００６９】そして、インターバルレジスタ11にはCPU
21からデータバス１へ出力されたデータが信号線69を介
して入力され、記憶される。インターバルタイマ12は、
インターバルレジスタ11に記憶されているデータを信号
線70を介して入力し、この値を初期値としてカウントク
ロックをダウンカウントし、カウント値が” 00H”にな
る都度、インクリメンタ・ディクリメンタ９のインクリ
メント・ディクリメント制御信号を信号線72を介してゲ
ート43, 44へ出力すると共に、インターバルレジスタ11
に記憶されているデータを初期値として再度ロードす
る。

【００７０】両ゲート43, 44は信号線72を介して与えら
れるインターバルタイマ12のカウント値が”00H ”にな
ると開いて、リロードレジスタ８のリロード値を信号線
65を介してインクリメンタ・ディクリメンタ９へ出力さ
せると共に、その値がインクリメンタ・ディクリメンタ
９によりインクリメント・ディクリメントされた結果の
値を信号線66を介してリロードレジスタ８へ戻す。

【００７１】なお、インターバルタイマ12は比較回路10
が信号線64へ出力している比較結果信号が”０”でない
場合、換言すれば比較回路10によるタイマレジスタ２の
値とリロードレジスタ８の値との比較結果が一致してい
ない場合にのみ動作する。

【００７２】次に上述のような構成の本発明のパルス幅
変調器の第２の発明の一実施例としての PWM変調器の動
作について説明する。なお、この場合においても１ビッ
トレジスタ23には”１”が設定されているものとする。

【００７３】PWM変調器の動作開始時及びタイマレジス
タ２の値を変更せずに PWM変調波形を出力する場合の動
作は、上述の第１の発明の場合と同様である。

【００７４】上述のように、インターバルタイマ12は、
信号線64を介して出力される比較回路10の比較結果信号
に応じて、具体的にはタイマレジスタ２の値とリロード
レジスタ８の値とが一致している場合は停止し、一致し
ていない場合は動作する。インターバルレジスタ11に設
定された値はインターバルタイマ12に入力され、タイマ
レジスタ２の値が書き換えられた場合にインターバルタ
イマ12が動作を開始する。インターバルタイマ12は周期
タイマ７がオーバフローする都度、周期タイマオーバフ
ロー制御回路６から信号線71を介して入力されるカウン
トクロックをダウンカウントする。

【００７５】ところで前述の第１の発明では、リロード
レジスタ８の値のインクリメント・ディクリメントを制
御するゲート43，44は周期タイマ７がオーバフローする
都度、開いていた。しかし本第２の発明では、インター
バルタイマ12のカウント値が” 00H”になる都度、信号
線72を介して与えられるインクリメント・ディクリメン
ト制御信号によってゲート43，44が開いてリロードレジ
スタ８に記憶されている値がインクリメントまたはディ
クリメントされる。また同時に、インターバルタイマ12
にはインターバルレジスタ11に記憶されている値がカウ
ント動作の初期値として入力される。

【００７６】このような動作をタイマレジスタ２の値と
リロードレジスタ８の値とが一致するまで反復し、タイ
マレジスタ２とリロードレジスタ８の値とが一致した後
は、インターバルタイマ12が停止することによりインク
リメンタ・ディクリメンタ９のインクリメントまたはデ
ィクリメントの機能も停止する。このような動作により
PWM出力波形の”Ｈ”レベル期間がインターバルレジス
タ11に設定された値で定められる周期ごとにカウントク
ロックの１周期分ずつ変化する。

【００７７】図４はタイマレジスタ２の値を変更した場
合の波形の変化を示す波形図である。なお、この図４に
おいては、前述の第１の発明の説明で参照した図２と同
一の参照符号は同一の信号の波形を示している。但し、
図４において、参照符号(j)はインターバルタイマ12の
カウント値を示している。

【００７８】PWM変調器の動作中にタイマレジスタ２の
値を図４(h) に示されているように”55H ”から”40H
”に変更すると、インターバルタイマ12が動作を開始
し、次の周期タイマ７のオーバフローのタイミングでイ
ンターバルタイマ12のカウント値が図４(j) に示されて
いるように”１”ダウンカウントされる。いま、インタ
ーバルレジスタ11には”03H ”が設定されているとする
と、最初の周期タイマオーバフロー制御回路６のオーバ
フローによりインターバルレジスタ11の値が”03H ”か
ら”02H ”にダウンカウントされる。インターバルタイ
マ12は、周期タイマ７のオーバフローが発生する都度、
ダウンカウントを行い、カウント値が”00H ”になった
時点でリロードレジスタ８の値が図４(i) に示されてい
るように”１”ディクリメントされると共に、インター
バルタイマ12にはインターバルレジスタ11の値”03H ”
が再度入力される。

【００７９】このような動作が続けられることにより、
リロードレジスタ８の値が波形周期の３周期ごとに”
１”ディクリメントされて出力波形が変化する。これら
の動作はタイマレジスタ２の値とリロードレジスタ８の
値とが一致するまで反復され、最終的に PWM波形の”カ
ウントクロックの１周期×40H ”の期間が”Ｈ”レベル
となり、”カウントクロックの１周期×C0H ”の期間
が”Ｌ”レベルとなる。

【００８０】以上のように、本発明のパルス幅変調器の
第２の発明では、タイマレジスタ２の値の変更に対し
て、出力波形の”Ｈ”レベル期間と”Ｌ”レベル期間と
の比率を前述の第１の発明よりも更に緩やかに変化させ
ることが出来る。

【００８１】なお、１ビットレジスタ23に”０”が設定
された場合には第１の発明と同様に、図３に示されてい
る本発明のパルス幅変調器は従来のパルス幅変調器と同
様の動作をおこなうことになる。

【００８２】次に本発明のパルス幅変調器の第３の発明
について説明する。図５は第３の発明の一実施例として
の PWM変調器の構成を示すブロック図である。なお、こ
の図５においては、前述の第１の発明の説明で参照した
図１と同一の参照符号は同一又は相当部分を示してい
る。

【００８３】この第３の発明では、タイマレジスタ２の
設定値が変更された場合に第１の段階としてカウントク
ロックの１周期分ずつ下位４ビットを一致させ、第２の
段階としてカウントクロックの２⁴周期分ずつ上位４ビ
ットを一致させる。

【００８４】この第３の発明と前述の第１の発明との構
成上の相違点は、図５において参照符号13にて示されて
いるインクリメンタ・ディクリメンタが図１に参照符号
９にて示されているインクリメンタ・ディクリメンタと
は異なる機能を有している点と、第１の比較手段として
の比較回路10の他に第２の比較手段として新たに参照符
号14にて示されている下位４ビット比較回路14が備えら
れている点である。

【００８５】なお、参照符号73はタイマレジスタ２の下
位４ビット値を下位４ビット比較回路14へ出力する信号
線を、74はリロードレジスタ８の下位４ビット値を下位
４ビット比較回路14へ出力する信号線を、75は下位４ビ
ット比較回路14による下位４ビットの比較信号をインク
リメンタ・ディクリメンタ13へ出力する信号線をそれぞ
れ示している。

【００８６】次に上述のような構成の本発明のパルス幅
変調器の第３の発明の一実施例としての PWM変調器の動
作について説明する。なお、この場合においても１ビッ
トレジスタ23には”１”が設定されているものとする。

【００８７】PWM変調器の動作開始時及びタイマレジス
タ２値を変更せずに PWM変調波形を出力する場合の動作
は第１の発明と同様である。

【００８８】図５に参照符号13にて示されている本第３
の発明のインクリメンタ・ディクリメンタ13は前述の第
１の発明の参照符号９にて示されているインクリメンタ
・ディクリメンタとは異なる機能を有している。即
ち、”１”ずつ、換言すればデータの最下位ビットのイ
ンクリメントまたはディクリメントと、”２⁴”ずつ、
換言すればデータの最下位から５ビット目のインクリメ
ントまたはディクリメントを信号線75を介して入力され
る下位４ビットの比較結果により切り換えることが出来
る。

【００８９】いまたとえば、初期値としてタイマレジス
タ２に”55H ”が書き込まれているとし、 PWM変調器が
動作を開始した後にタイマレジスタ２の値を”33H ”に
変更したとする。タイマレジスタ２の値が変更される
と、タイマレジスタ２の値とリロードレジスタ８の値と
が比較回路10により比較される。

【００９０】ここではタイマレジスタ２の値”33H ”が
リロードレジスタ８の値”55H ”より小さいので、イン
クリメンタ・ディクリメンタ13はディクリメンタとして
機能する。また、下位４ビット比較回路14においては、
タイマレジスタ２の値”33H ”の下位４ビット”３H ”
とリロードレジスタ８の値”55H ”の下位４ビット”５
H”とが比較される。この比較結果は不一致であるの
で、下位４ビット比較回路14は信号線75を介してインク
リメンタ・ディクリメンタ13を”１”ずつの、即ちデー
タの最下位ビットのディクリメンタとして機能させる信
号を出力する。

【００９１】周期タイマ７のオーバフローが発生する
と、周期タイマオーバフロー制御回路６は信号線67を介
してゲート43，44を開く信号を出力し、信号線65を介し
てリロードレジスタ８の値”55H ”がインクリメンタ・
ディクリメンタ９に入力されて”１”ディクリメントさ
れ、このディクリメントされた値”54H ”が信号線66を
介してリロードレジスタ８へ出力される。リロードレジ
スタ８は、ディクリメントされた後の値”54H ”を波形
タイマに入力するので、次の波形周期における PWM波形
は”54H ”に対応した出力となる。

【００９２】更に次の周期タイマ７のオーバフローが発
生すると、同様にリロードレジスタ８の値が”１”ディ
クリメントされるので、次の波形周期における PWM波形
は”53H ”に対応した出力となる。

【００９３】このようにしてリロードレジスタ８の値
が”53H ”になると、下位４ビット比較回路14において
は、タイマレジスタ２の値の下位４ビット”３H ”とリ
ロードレジスタ８の値の下位４ビット”３H ”とが比較
される。この比較結果は一致するので、インクリメンタ
・ディクリメンタ13を”２⁴”の、即ちデータの最下位
から５ビット目のディクリメンタとして機能させる信号
を信号線75を介して出力する。

【００９４】そして次の周期タイマ７のオーバフローが
発生すると、周期タイマオーバフロー制御回路６は信号
線67を介してゲート43，44を開く信号を出力する。これ
により、信号線65を介してリロードレジスタ８の値”53
H ”がインクリメンタ・ディクリメンタ13に入力されて
今度は”２⁴”ディクリメントされ、このディクリメン
トされた値”43H ”が信号線66を介してリロードレジス
タ８へ出力される。リロードレジスタ８はディクリメン
トされた後の値”43H ”を波形タイマ３に入力するの
で、次の波形周期における PWM波形は”43H ”に対応し
た出力となる。

【００９５】更に次の周期タイマ７のオーバフローが発
生すると、同様にリロードレジスタ８の値が”２⁴”デ
ィクリメントされるので、次の波形周期における PWM波
形は”33H ”に対応した出力となる。そして、タイマレ
ジスタ２の値とリロードレジスタ８の値とが一致した後
は、インクリメンタ・ディクリメンタ13に入力されたリ
ロードレジスタ８の値”33H ”はそのまま変化せずにリ
ロードレジスタ８へ出力される。

【００９６】これらの動作により、 PWM出力波形の”
Ｈ”レベル期間が第１の段階として１波形周期につきカ
ウントクロックの１周期分ずつ短くなり、第２の段階と
して１波形周期につきカウントクロックの２⁴周期分ず
つ短くなり、最終的に PWM波形が”33H ”に対応した出
力となる。

【００９７】図６はタイマレジスタ２の値を変更した場
合の波形の変化を示す波形図である。なお、この図６に
おいては、前述の第１の発明の説明で参照した図２と同
一の参照符号は同一の信号の波形を示している。

【００９８】PWM変調器の動作中にタイマレジスタ２の
値が図６(h) に示されているように”55H ”から”33H
”に変更されると、次の周期タイマ７のオーバフロー
のタイミングでリロードレジスタ８の値が”１”ディク
リメントされて”54H ”になり、更に次の周期タイマ７
のオーバフローが発生すると、リロードレジスタ８の値
が更に”１”ディクリメントされて”53H ”になる。こ
の時点で、タイマレジスタ２の値とリロードレジスタ８
の値との下位４ビットが一致するので、次の周期タイマ
７のオーバフローが発生すると、リロードレジスタ８の
値が”２⁴”ディクリメントされて”43H ”になる。更
に、次の周期タイマ７のオーバフローが発生すると、リ
ロードレジスタ８の値が更に”２ ⁴ ”ディクリメントさ
れて”33H”になる。

【００９９】このような動作により、タイマレジスタ２
の値が変更された後、４波形周期目に”カウントクロッ
クの１周期×33H ”の期間が”Ｈ”レベルとなり、”カ
ウントクロックの１周期×CDH ”の期間が”Ｌ”レベル
となる。

【０１００】以上のように、本発明のパルス幅変調器の
第３の発明では、タイマレジスタ２の値の変更に対し
て、出力波形の”Ｈ”レベル期間と”Ｌ”レベル期間と
の比率を従来の場合よりも緩やかに、しかし第１の発明
の場合よりは早く変化させることが出来る。

【０１０１】なお、１ビットレジスタ23に”０”が設定
された場合には第１の発明と同様に、図５に示されてい
る本発明のパルス幅変調器は従来のパルス幅変調器と同
様の動作をおこなうことになる。

【０１０２】次に本発明のパルス幅変調器の第４の発明
について説明する。図７は第４の発明の一実施例として
の PWM変調器の構成を示すブロック図である。なお、こ
の図７においては、前述の各発明の説明で参照した各図
と同一の参照符号は同一又は相当部分を示している。

【０１０３】この第４の発明では、タイマレジスタ２の
設定値が変更された場合に第１の段階としてカウントク
ロックの２⁴周期分ずつ上位４ビットを一致させ、第２
の段階としてカウントクロックの１周期分ずつ下位４ビ
ットを一致させる。

【０１０４】この第４の発明と前述の第３の発明との構
成上の相違点は、図７において参照符号15にて示されて
いる比較回路が図５に参照符号14にて示されている比較
回路とは異なる機能、具体的には”タイマレジスタ２の
値とリロードレジスタ８の値との差≦２⁴”であるか、
または”タイマレジスタ２の値とリロードレジスタ８の
値との差＞２⁴”であるかを比較する機能を有している
ことである。なお、参照符号76は比較回路15の比較結果
信号をインクリメンタ・ディクリメンタ13に入力するた
めの信号線を示している。

【０１０５】次に上述のような構成の本発明のパルス幅
変調器の第４の発明の一実施例としての PWM変調器の動
作について説明する。なお、この場合においても１ビッ
トレジスタ23には”１”が設定されているものとする。

【０１０６】PWM変調器の動作開始時及びタイマレジス
タ２値を変更せずに PWM変調波形を出力する場合の動作
は第１の発明と同様である。

【０１０７】図７に参照符号13にて示されているインク
リメンタ・ディクリメンタは図５に参照符号13にて示さ
れている前述の第３の発明のインクリメンタ・ディクリ
メンタと同様の機能を有している。即ち、”１”ずつ、
換言すればデータの最下位ビットのインクリメントまた
はディクリメントと、”２⁴”ずつ、換言すればデータ
の最下位から５ビット目のインクリメントまたはディク
リメントを信号線76を介して入力される下位４ビットの
比較結果により切り換えることが出来る。

【０１０８】いまたとえば、初期値としてタイマレジス
タ２に”55H ”が書き込まれているとし、 PWM変調器が
動作を開始した後にタイマレジスタ２の値を”33H ”に
変更したとする。タイマレジスタ２の値が変更される
と、タイマレジスタ２の値とリロードレジスタ８の値と
が比較回路10により比較される。

【０１０９】ここではタイマレジスタ２の値”33H ”が
リロードレジスタ８の値”55H ”より小さいので、イン
クリメンタ・ディクリメンタ13はディクリメンタとして
機能する。また、タイマレジスタ２の値とリロードレジ
スタ８の値とを比較回路15により比較した結果、”タイ
マレジスタ２の値とリロードレジスタ８の値との差＝22
H＞２⁴”であるので、信号線76を介して入力される比
較結果信号によりインクリメンタ・ディクリメンタ13
は”２⁴”ずつの、即ち最下位から５ビット目のディク
リメンタとして機能する。

【０１１０】周期タイマ７のオーバフローが発生する
と、周期タイマオーバフロー制御回路６は信号線67を介
してゲート43，44を開く信号を出力し、信号線65を介し
てリロードレジスタ８の値”55H ”がインクリメンタ・
ディクリメンタ９に入力されて”２⁴”ディクリメント
され、このディクリメントされた値”45H ”が信号線66
を介してリロードレジスタ８へ出力される。リロードレ
ジスタ８は、ディクリメントされた後の値”45H ”を波
形タイマに入力するので、次の波形周期におけるPWM波
形は”45H ”に対応した出力となる。

【０１１１】更に次の周期タイマ７のオーバフローが発
生すると、同様にリロードレジスタ８の値が更に”
２⁴”ディクリメントされるので、次の波形周期におけ
る PWM波形は”35H ”に対応した出力となる。

【０１１２】そして、リロードレジスタ８の値が”35H
”になると、”タイマレジスタ２の値とリロードレジ
スタ８の値との差＝02H ＜２⁴”になるので、信号線76
を介して入力される比較結果信号によりインクリメンタ
・ディクリメンタ13は”１”ずつ、即ち最下位ビットの
ディクリメントとして機能する。

【０１１３】更に次の周期タイマ７のオーバフローが発
生すると、周期タイマオーバフロー制御回路６は信号線
67を介してゲート43，44を開く信号を出力する。これに
より、信号線65を介してリロードレジスタ８の値”35H
”がインクリメンタ・ディクリメンタ13に入力されて
今度は”１”ディクリメントされ、このディクリメント
された値”34H ”が信号線66を介してリロードレジスタ
８へ出力される。リロードレジスタ８は、ディクリメン
トされた後の値”34H ”を波形タイマ３に入力するの
で、次の波形周期における PWM波形は”34H ”に対応し
た出力となる。

【０１１４】更に次の周期タイマ７のオーバフローが発
生すると、同様にリロードレジスタ８の値が更に”１”
ディクリメントされ、次の波形周期における PWM波形
は”33H ”に対応した出力となる。タイマレジスタ２の
値とリロードレジスタ８の値とが一致した後は、インク
リメンタ・ディクリメンタ13に入力されたリロードレジ
スタ８の値”33H ”はそのまま変化せずにリロードレジ
スタ８へ出力される。

【０１１５】このような動作により、 PWM出力波形の”
Ｈ”レベル期間が第１の段階として１波形周期につきカ
ウントクロックの２⁴周期分ずつ短くなり、第２の段階
として１波形周期につきカウントクロックの１周期分ず
つ短くなり、最終的に PWM波形が”33H ”に対応した出
力となる。

【０１１６】図８はタイマレジスタ２の値を変更した場
合の波形の変化を示す波形図である。なお、この図８に
おいては、前述の各発明の説明で参照した各図と同一の
参照符号は同一の信号の波形を示している。

【０１１７】PWM変調器の動作中にタイマレジスタ２の
値が図８(h) に示されているように”55H ”から”33H
”に変更されると、次の周期タイマ７のオーバフロー
のタイミングでリロードレジスタ８の値が”２⁴”ディ
クリメントされて”45H ”となる。更に次の周期タイマ
７のオーバフローが発生すると、リロードレジスタ８の
値が更に”２⁴”ディクリメントされて”35H ”とな
る。この時点で、”タイマレジスタ２の値とリロードレ
ジスタ８の値との差＝02H ＜２⁴”になるので、次の周
期タイマ７のオーバフローが発生すると、リロードレジ
スタ８の値が今度は”１”ディクリメントされて”34H
”となる。更に、次の周期タイマ７のオーバフローが
発生すると、リロードレジスタ８の値が更に”１”ディ
クリメントされて”33H ”となる。

【０１１８】このような動作により、タイマレジスタ２
の値が変更された後、４波形周期目に”カウントクロッ
クの１周期×33H ”の期間が”Ｈ”レベルとなり、”カ
ウントクロックの１周期×CDH ”の期間が”Ｌ”レベル
となる。また、波形変化の前半においては、波形の”
Ｈ”レベル期間が１波形周期ごとに”源クロック（カウ
ントクロック）の１周期×10H ”分の期間ずつ変化し、
波形変化の後半においては、波形の”Ｈ”レベル期間が
１波形周期ごとに”源クロックの１周期”分の期間ずつ
変化する。

【０１１９】以上のように、本発明のパルス幅変調器の
第４の発明では、タイマレジスタ２の値の変更に対し
て、出力波形の”Ｈ”レベル期間と”Ｌ”レベル期間と
の比率を第３の発明の場合と同様に、従来例の場合より
は緩やかであるが第１の発明の場合よりは早く変化させ
ることが出来ると共に、波形変化の前半においては波形
の変化率を高くし、後半においては低くすることが出来
る。

【０１２０】なお、１ビットレジスタ23に”０”が設定
された場合には第１の発明と同様に、図７に示されてい
る本発明のパルス幅変調器は従来のパルス幅変調器と同
様の動作をおこなうことになる。

【０１２１】次に本発明のパルス幅変調器の第５の発明
について説明する。第１の発明のパルス幅変調器におい
ては、波形タイマ３へのカウントデータ入力を制御する
ゲート42は PWM変調器が停止している場合には開いてお
り、 PWM変調器が動作を開始すると閉じるように構成さ
れている。また、リロードレジスタ８の値のインクリメ
ント・ディクリメントを制御するゲート43，44は、周期
タイマオーバフロー制御回路６から信号線67を介して出
力される信号により開き、これによりリロードレジスタ
８の値がインクリメントまたはディクリメントされてい
た。

【０１２２】この第５の発明では、上述の制御を前述の
ように、たとえば１ビットレジスタ23に設定されている
値が”１”である場合に有効とし、１ビットレジスタ23
に設定されている値が”０”である場合は波形タイマ３
へのカウントデータ入力を制御するゲート42を PWM変調
器の動作状態にはよらず常時開き、リロードレジスタ８
の値のインクリメント・ディクリメントを制御するゲー
ト43，44を常時閉じることにより、 PWM変調器の動作中
においてもタイマレジスタ２に設定されている値がその
ままリロードレジスタ８に入力され、次の周期タイマ７
のオーバフロー時に波形タイマ３に入力される。

【０１２３】以上に示す１ビットレジスタ23による制御
により、１ビットレジスタ23の値が”１”である場合は
第１の発明の場合と同様に、タイマレジスタ２の値の変
更に対して出力波形が緩やかに変化し、１ビットレジス
タ23の値が”０”である場合は従来例と同様に、タイマ
レジスタ２の値の変更に対して出力波形がすぐに変化す
る。

【０１２４】また、図３、図５及び図７に示されている
第２、第３及び第４の発明においても、同様な制御を行
うことにより、第２、第３及び第４の発明のパルス幅変
調器としての動作と、従来のパルス幅変調器としての動
作とを１ビットレジスタ23に設定する値により切り換え
ることが出来る。

【０１２５】以上のように本第５の発明では、上述の第
１乃至第４の発明の機能と、従来と同様の機能とを切り
換えることが可能になるので、第１乃至第４の発明の機
能を有しつつ従来の装置と互換性を持たせた PWM変調器
を得ることが出来る。

【０１２６】なお、上記第１乃至第５の発明においては
いずれも PWM変調器を実施例として説明したが、 PPM変
調器等の他の方式のパルス幅変調器に対しても適用可能
であることは言うまでもなく、タイマレジスタ２の設定
値の変更に対して出力波形の”Ｈ”レベル期間と”Ｌ”
レベル期間との比率を緩やかに変化させることが出来る
ので、たとえばDCモータの回転数を緩やかに変化させる
制御を行う際のソフトウェアの負担を軽減することが可
能になる。

【０１２７】また上記各発明の実施例では、タイマレジ
スタ２、波形タイマ３、リロードレジスタ８等はいずれ
も８ビットとして説明したが、これに限るものではな
い。

【０１２８】

【発明の効果】以上に説明したように本発明のパルス幅
変調器によれば、パルス幅変調波形の”Ｈ”レベルの期
間と”Ｌ”レベルの期間とを設定するためのレジスタの
設定値の変化の割合に対して、出力波形の”Ｈ”レベル
の期間と”Ｌ”レベルの期間との比率が比較的緩やかに
変化するようなパルス幅変調器が得られるので、たとえ
ばDCモータの制御に使用した場合にはレジスタの設定値
を他段階に少しずつ書き換えるというようなソフトウェ
アの負荷を必要とせずに、モータ回転数を緩やかに変化
させることが可能になる。

【０１２９】また、１ビットレジスタの設定値を変更す
ることにより従来のパルス幅変調器と同様に動作さるこ
とも可能なので、制御対象に応じて互換性を持たせるこ
とが出来る。

【図面の簡単な説明】

【図１】本発明のパルス幅変調器の第１の発明の一実施
例としての PWM変調器の構成を示すブロック図である。

【図２】本発明のパルス幅変調器の第１の発明の PWM変
調器において、タイマレジスタの値を変更した場合の各
信号の波形の変化を示す波形図である。

【図３】本発明のパルス幅変調器の第２の発明の一実施
例としての PWM変調器の構成を示すブロック図である。

【図４】本発明のパルス幅変調器の第２の発明の PWM変
調器において、タイマレジスタの値を変更した場合の各
信号の波形の変化を示す波形図である。

【図５】本発明のパルス幅変調器の第３の発明の一実施
例としての PWM変調器の構成を示すブロック図である。

【図６】本発明のパルス幅変調器の第３の発明の PWM変
調器において、タイマレジスタの値を変更した場合の各
信号の波形の変化を示す波形図である。

【図７】本発明のパルス幅変調器の第４の発明の一実施
例としての PWM変調器の構成を示すブロック図である。

【図８】本発明のパルス幅変調器の第４の発明の PWM変
調器において、タイマレジスタの値を変更した場合の各
信号の波形の変化を示す波形図である。

【図９】従来のパルス幅変調器の一例としての PWM変調
器の構成を示すブロック図である。

【図１０】従来のパルス幅変調器の一例としての PWM変
調器において、タイマレジスタの値が変更されない場合
の各信号の波形の変化を示す波形図である。

【図１１】従来のパルス幅変調器の一例としての PWM変
調器において、タイマレジスタの値を変更した場合の各
信号の波形の変化を示す波形図である。

【符号の説明】

２タイマレジスタ３波形タイマ５波形発生回路７周期タイマ８リロードレジスタ９インクリメンタ・ディクリメンタ 10 比較回路 11 インターバルレジスタ 12 インターバルタイマ 13 インクリメンタ・ディクリメンタ 14 下位４ビット比較回路 15 比較回路 23 １ビットレジスタ 42 ゲート 43 ゲート 44 ゲート

Claims

(57)【特許請求の範囲】

【請求項１】所定のカウントデータと一致するまで源
クロックをカウントする動作を反復することにより１波
形周期を反復計時する第１の計時手段と、ｎビットの入力ディジタルデータＤが設定される第１の
記憶手段と、ロードされたカウントデータと一致するまで源クロック
をカウントすることにより第１の期間を計時する第２の
計時手段と、前記第１の計時手段により計時される各１波形周期にお
いて、前記第２の計時手段により計時される第１の期間
に第１のレベルの信号を、残りの期間に相当する第２の
期間に第２のレベルの信号をそれぞれ出力する波形発生
手段とを備えたパルス幅変調器において、前記第１の記憶手段にデータＤの初期値として設定され
たデータＤ１を記憶し、前記第１の計時手段により１波
形周期が計時される都度、前記第２の計時手段にロード
する第２の記憶手段と、前記第１の記憶手段に設定されたデータＤ１がデータＤ
２に変更された場合に、データＤ２と前記第２の記憶手
段に保持されているデータＤ１とを比較する比較手段
と、前記比較手段による比較の結果がデータＤ２がデータＤ
１より大である場合はインクリメンタとして、小である
場合はディクリメンタとしてそれぞれ機能し、前記第１
の計時手段により１波形周期が計時される都度、前記第
２の記憶手段に保持されているデータＤ１をインクリメ
ントまたはディクリメントするインクリメント・ディク
リメント手段とを備えたことを特徴とするパルス幅変調
器。
【請求項２】所定のカウントデータと一致するまで源
クロックをカウントする動作を反復することにより１波
形周期を反復計時する第１の計時手段と、ｎビットの入力ディジタルデータＤが設定される第１の
記憶手段と、ロードされたカウントデータと一致するまで源クロック
をカウントすることにより第１の期間を計時する第２の
計時手段と、前記第１の計時手段により計時される各１波形周期にお
いて、前記第２の計時手段により計時される第１の期間
に第１のレベルの信号を、残りの期間に相当する第２の
期間に第２のレベルの信号をそれぞれ出力する波形発生
手段とを備えたパルス幅変調器において、前記第１の記憶手段にデータＤの初期値として設定され
たデータＤ１を記憶し、前記第１の計時手段により１波
形周期が計時される都度、前記第２の計時手段にロード
する第２の記憶手段と、前記第１の記憶手段に設定されたデータＤ１がデータＤ
２に変更された場合に、データＤ２と前記第２の記憶手
段に保持されているデータＤ１とを比較する比較手段
と、任意の値を設定可能な第３の記憶手段と、前記第３の記憶手段に設定されている任意の値と一致す
るまで前記第１の計時手段が計時する波形周期をカウン
トすることにより前記任意の値に対応するインターバル
周期を計時する第３の計時手段と、前記比較手段による比較の結果がデータＤ２データＤ１
より大である場合はインクリメンタとして、小である場
合はディクリメンタとしてそれぞれ機能し、前記第３の
計時手段により１インターバル周期が計時される都度、
前記第２の記憶手段に保持されているデータＤ１をイン
クリメントまたはディクリメントするインクリメント・
ディクリメント手段とを備えたことを特徴とするパルス
幅変調器。
【請求項３】所定のカウントデータと一致するまで源
クロックをカウントする動作を反復することにより１波
形周期を反復計時する第１の計時手段と、ｎビットの入力ディジタルデータＤが設定される第１の
記憶手段と、ロードされたカウントデータと一致するまで源クロック
をカウントすることにより第１の期間を計時する第２の
計時手段と、前記第１の計時手段により計時される各１波形周期にお
いて、前記第２の計時手段により計時される第１の期間
に第１のレベルの信号を、残りの期間に相当する第２の
期間に第２のレベルの信号をそれぞれ出力する波形発生
手段とを備えたパルス幅変調器において、前記第１の記憶手段にデータＤの初期値として設定され
たデータＤ１を記憶し、前記第１の計時手段により１波
形周期が計時される都度、前記第２の計時手段にロード
する第２の記憶手段と、前記第１の記憶手段に設定されたデータＤ１がデータＤ
２に変更された場合に、データＤ２と前記第２の記憶手
段に保持されているデータＤ１とを比較する第１の比較
手段と、前記第１の記憶手段に設定されたデータＤ１がデータＤ
２に変更された場合に、データＤ２の下位ｍビットと前
記第２の記憶手段に保持されているデータＤ１の下位ｍ
ビットとを比較する第２の比較手段と、前記第２の比較手段による比較の結果が不一致であり且
つ前記第１の比較手段による比較の結果がデータＤ２が
データＤ１より大である場合は最下位ビットのインクリ
メンタとして、小である場合は最下位ビットのディクリ
メンタとしてそれぞれ機能し、前記第２の比較手段によ
る比較の結果が一致であり且つ前記第１の比較手段によ
る比較の結果がデータＤ２がデータＤ１より大である場
合は最下位からｍ＋１ビット目のインクリメンタとし
て、小である場合は最下位ビットからｍ＋１ビット目の
ディクリメンタとしてそれぞれ機能し、前記第１の計時
手段により１波形周期が計時される都度、前記第２の記
憶手段に保持されているデータＤ１をインクリメントま
たはディクリメントするインクリメント・ディクリメン
ト手段とを備えたことを特徴とするパルス幅変調器。
【請求項４】所定のカウントデータと一致するまで源
クロックをカウントする動作を反復することにより１波
形周期を反復計時する第１の計時手段と、ｎビットの入力ディジタルデータＤが設定される第１の
記憶手段と、ロードされたカウントデータと一致するまで源クロック
をカウントすることにより第１の期間を計時する第２の
計時手段と、前記第１の計時手段により計時される各１波形周期にお
いて、前記第２の計時手段により計時される第１の期間
に第１のレベルの信号を、残りの期間に相当する第２の
期間に第２のレベルの信号をそれぞれ出力する波形発生
手段とを備えたパルス幅変調器において、前記第１の記憶手段にデータＤの初期値として設定され
たデータＤ１を記憶し、前記第１の計時手段により１波
形周期が計時される都度、前記第２の計時手段にロード
する第２の記憶手段と、前記第１の記憶手段に設定されたデータＤ１がデータＤ
２に変更された場合に、データＤ２と前記第２の記憶手
段に保持されているデータＤ１とを比較する第１の比較
手段と、前記第１の記憶手段に設定されたデータＤ１がデータＤ
２に変更された場合に、データＤ２と前記第２の記憶手
段に保持されているデータＤ１との差が２^m以下である
か否かを比較する第２の比較手段と、前記第２の比較手段による比較の結果が２^mより大であ
り且つ前記第１の比較手段による比較の結果がデータＤ
２がデータＤ１より大である場合は最下位からｍ＋１ビ
ット目のインクリメンタとして、小である場合は最下位
からｍ＋１ビット目のディクリメンタとしてそれぞれ機
能し、前記第２の比較手段による比較の結果が２^m以下
であり且つ前記第１の比較手段による比較の結果がデー
タＤ２がデータＤ１より大である場合は最下位ビットの
インクリメンタとして、小である場合は最下位ビットの
ディクリメンタとしてそれぞれ機能し、前記第１の計時
手段により１波形周期が計時される都度、前記第２の記
憶手段に保持されているデータＤ１をインクリメントま
たはディクリメントするインクリメント・ディクリメン
ト手段とを備えたことを特徴とするパルス幅変調器。
【請求項５】所定の信号が与えられた場合に、前記第
１の記憶手段に設定されているデータを前記第２の記憶
手段に常時入力して記憶させる第１の制御手段と、前記所定の信号が与えられた場合に、前記インクリメン
ト・ディクリメント手段による前記第２の記憶手段の記
憶値のインクリメントまたはディクリメントを禁じる第
２の制御手段と、ソフトウェアによる制御または外部から入力される信号
に応じて前記第１及び第２の制御手段に前記所定の信号
を与える第３の制御手段とを備えたことを特徴とする請
求項１乃至４に記載のパルス幅変調器。