JP2818986B2

JP2818986B2 - モータコントロール回路内蔵マイクロコンピュータ

Info

Publication number: JP2818986B2
Application number: JP4124567A
Authority: JP
Inventors: 満弘伊藤; 秀夫松井
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-05-18
Filing date: 1992-05-18
Publication date: 1998-10-30
Anticipated expiration: 2013-10-30
Also published as: JPH05328734A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、主として三相インバー
タモータを制御するためのモータコントロール回路を内
蔵したマイクロコンピュータに関する。

【０００２】

【従来の技術】従来、ACモータ、主として三相インバー
タモータの制御をマイクロコンピュータを利用して行う
場合には、図17及び図18に示されているような構成が採
られていた。

【０００３】図17は三相インバータモータ制御用の回路
構成を示すブロック図である。図17において、参照符号
501 はマイクロコンピュータを示しており、 CPU及び記
憶装置であるROM, RAM及びタイマ及びクロック発振器等
を内蔵している。なおこのマイクロコンピュータ501 は
１チップで構成することも可能である。

【０００４】参照符号502 は追加回路であり、上述のマ
イクロコンピュータ501 が発生するパルス幅変調（以
下、PWM:Pulse Width Modulationという) 信号からなる
PWM出力波形をインバータ出力波形に変換する。この結
果、モータの駆動制御に必要なU, #U, V, #V, W, #W (#
は反転信号を示す) の３相からなる３相インバータ波形
が得られ、これがモータドライブ信号として図示されて
いないモータに与えられる。

【０００５】なお実装置としては図18に示されているよ
うに、プリント基板503 上にマイクロコンピュータ501
と追加回路502 とを実装したモータコントロールユニッ
トとして利用される。

【０００６】しかし、上述の図17に示されているような
構成を採る場合、マイクロコンピュータ以外に追加回路
を必要とし、図18に示されているようにプリント基板50
3 上に実装する場合には、実装面積が大きくなり、また
外部ノイズの影響を受け易いという問題がある。更に、
マイクロコンピュータの他に種々の部品を含む追加回路
が必要であるためコストが嵩むという問題もある。

【０００７】このような事情に鑑みて本願発明者らは先
に特開平３-70475号公報に開示されている発明を提案し
ている。

【０００８】この特開平３-70475号公報に開示されてい
る発明は図19のブロック図にその構成が示されているよ
うに、CPU501a, RAM501b, ROM501c,発振器501d, タイマ
501e, モータコントロール回路504 等をマイクロコンピ
ュータ501 として１チップ上に構成している。このよう
な構成を採ることにより、上述の従来例にみられたよう
な、実装面積が大きくなり、また外部ノイズの影響を受
け易いという問題の解決を図らんとしている。

【０００９】また、たとえば富士通株式会社発行「FIN
D」Vol.9 No.2 (1991年３月）にはACモータ制御用のマ
イクロコンピュータが開示されている。以下、従来例と
してこのマイクロコンピュータについて説明する。

【００１０】図１は上述の従来例としてのマイクロコン
ピュータの構成を示すブロック図である。図１におい
て、参照符号1aはCPU(中央処理装置) を、1bはRAM を、
1cはROM を、1dは発振器を、1eは汎用ポートを、1f及び
1gは割り込み関連の制御回路を、1hはウォッチドッグタ
イマを、1iはタイマユニットを、1jは８ビットリロード
タイマを、1kは PWMタイマモジュールを、1lは A-Dコン
バータを、1mはUARTを、1nはI/O 拡張シリアルインタフ
ェイスをそれぞれ示しており、これらは内部バス1oによ
り相互に接続されていて１チップマイクロコンピュータ
として同一チップ上に構成されている。

【００１１】図２は、上述の図１中のタイマユニット1i
の構成を示すブロック図である。図２において、参照符
号2a〜2cはアウトプットコンペアレジスタ０〜３を、2f
〜２ｉはコンペアバッファレジスタ０〜３を、２ｊはタ
イマカウンタを、2kはタイマ制御レジスタを、2lはタイ
マ割り込み制御レジスタを、2mはコンペアレジスタをそ
れぞれ示している。

【００１２】図３は、上述の図１中の８ビットリロード
タイマ1jの構成を示すブロック図である。このタイマ1j
は後述するように短絡防止タイマ（以下、デッドタイム
タイマと略）として機能する。図３において、参照符号
3aはタイマ制御レジスタを、3bはタイマデータバッファ
を、3cはフリップフロップを、3dはポート選択器を、3e
は８ビットリロードタイマをそれぞれ示している。

【００１３】図４は図３に示されているデッドタイムタ
イマと図２に示されているタイマユニットとを組み合わ
せたブロック図である。

【００１４】図４において、タイマユニット側の参照符
号4aは16ビット構成のタイマ（図２のタイマカウンタ2j
に相当) を、4bはＵ相コンペアバッファ (図２のコンペ
アバッファレジスタ0 2fに相当) を、4cはＶ相コンペア
バッファ (図２のコンペアバッファレジスタ1 2gに相
当) を、4dはＷ相コンペアバッファ (図２のコンペアバ
ッファレジスタ2 2hに相当) を、4eは周期設定用コンペ
アレジスタ (図２のコンペアバッファレジスタ3 2iに相
当) を、4f〜4iはアウトプットコンペアレジスタ０〜３
(図２のアウトプットコンペアレジスタ0 2a〜3 2dに相
当) を、4jはデータバッファを、4oはコンペアレジスタ
(図２のコンペアレジスタ2mに相当) をそれぞれ示して
いる。

【００１５】また、デッドタイムタイマ側の参照符号4k
はタイマデータバッファ (図３のタイマデータバッファ
3bに相当) を、4lはデッドタイムタイマ (図３の８ビッ
トリロードタイマに相当) を、4mはフリップフロップ
(図３の3cに相当) を、4nはポート選択器 (図３の3dに
相当) をそれぞれ示している。なお、図４において、参
照符号RTO0〜RTO5は各相の出力ポートを示している。

【００１６】図13は、前述の図１中の A-Dコンバータ1l
の構成を示すブロック図である。図13において、参照符
号13a はセレクタを、 13bは A-Dモードレジスタを、 1
3cはコンパレータを、 13dは抵抗ラダーを、 13eは A-D
変換データバッファを、 13fはデコーダをそれぞれ示し
ている。

【００１７】次に、上述のような構成の従来のACモータ
制御用マイクロコンピュータの動作について説明する。

【００１８】まず最初に周期設定用コンペアレジスタ4e
(コンペアバッファレジスタ3 2i)に PWM周期が設定さ
れる。周期設定用コンペアレジスタ4e (コンペアバッフ
ァレジスタ3 2i) に設定された内容は、タイマ4a (タイ
マカウンタ2j) の内容が”0000H ”(Hは16進数を表す)
になるとアウトプットコンペアレジスタ3 4i (アウトプ
ットコンペアレジスタ3 2d) に転送される。また同時
に、タイマ4a (タイマカウンタ2j) の内容が”0000H ”
になるとCPU 1aに割り込みを発生させ、その割り込み処
理により周期設定用コンペアレジスタ4e (コンペアバッ
ファレジスタ32i) のデータが更新される。

【００１９】一方、Ｕ相コンペアバッファ4b (コンペア
バッファレジスタ0 2f) には PWMの波形の変化タイミン
グが設定される。Ｕ相コンペアバッファ4b (コンペアバ
ッファレジスタ0 2f) に設定された内容は、タイマ4a
(タイマカウンタ2j) の内容が”0000H ”になるとアウ
トプットコンペアレジスタ3 4i (アウトプットコンペア
レジスタ0 2a) に転送されて保持される。そして、タイ
マ4a (タイマカウンタ2j) の値と、アウトプットコンペ
アレジスタ3 4i (アウトプットコンペアレジスタ0 2a)
が保持している値とが同一値になると、対応したポー
ト、この場合にはＵ相及び#U相用の出力ポートRTO0及び
RTO3の出力レベルが反転する。

【００２０】これらのコンペアバッファレジスタ等が使
用するデータは、マイクロコンピュータに内蔵されてい
る A-Dコンバータ1l, 計測用タイマ (タイマユニット1i
等）で得られるデータが用いられることが多い。Ａ−Ｄ
コンバータ1lは、外部からのアナログ入力値をデジタル
値に変換してコンペアバッファレジスタ2f, 2g, 2h, 2i
等のレジスタ値の比較データ又はレジスタ値を求めるた
めの演算データ等に用いられる。

【００２１】従来の A-Dコンバータの動作としては、図
13に示されているように、アナログ入力端子AN0 〜AN4
の５入力の A-D変換を行う場合、アナログ入力情報に対
してサンプリング周期は必要頻度に関係なく図11の模式
図に示されているように、アナログ入力端子AN0 〜AN4
を均等に反復して順番にサンプリングしていた。

【００２２】

【発明が解決しようとする課題】従来のモータコントロ
ール回路内蔵マイクロコンピュータは以上のように構成
されているため、 PWM出力波形のスタートレベルの内容
を周期毎に任意に変化させたい場合及びタイマデータ又
はクロックの周波数等の変更を行いたい場合には、通常
はCPU 上で実行しているプログラムの割り込みで変数を
書き換える必要がある。従って、これらのデータを書き
換えた場合には CPUの負担が大きくなる。また、高周波
数のインバータ波形をコントロールする場合、 CPUの処
理速度が追いつかず、データの更新がリアルタイムにで
きなくなるという事態が発生する虞がある。

【００２３】また、従来のモータコントロール回路内蔵
マイクロコンピュータに使用されている A-Dコンバータ
では、アナログ入力情報それぞれに対してサンプリング
周期を必要頻度に応じて変化させるような操作は行われ
ておらず、このため不必要なサンプリングが介在して A
-D変換のサンプリング時間が全体的に長くなっている。
このようにして得られた A-D変換値を PWM出力データ等
に用いる場合、 A-D変換のサンプリング周期は使用頻度
に関係なく一定であるため、データの更新が間に合わな
くなる虞もある。

【００２４】本発明は上述のような問題点に鑑みてなさ
れたものであり、 PWM出力波形のスタートレベルの内容
を周期毎に反転させる場合、それに必要な変数を CPU上
で実行しているプログラムで設定することにより、自動
的にスタートレベルの内容が周期毎に反転されるように
し、割り込み毎の設定を不必要とすることを目的として
いる。更に、タイマデータ又はクロックの周波数等の変
更を行う場合、通常はCPU上で実行しているプログラム
の割り込み処理により変数を書き換えているが、これら
の割り込み処理の都度行われているデータの書き換えを
１度おきにすることを可能としたモータコントロール回
路内蔵マイクロコンピュータの提供を目的とする。

【００２５】また、応用例を考慮した場合、逆に割り込
み処理により上述のデータを書き換える必要がない場合
もあるが、このような場合についても制御可能なように
割り込みタイミングコントロールができるモータコント
ロール回路内蔵マイクロコンピュータの提供をも目的と
している。

【００２６】また更に、 A-Dコンバータでは、アナログ
入力情報に対してサンプリング周期を各情報の必要頻度
に応じて変化させることが可能なモータコントロール回
路内蔵マイクロコンピュータの提供を目的とする。

【００２７】

【課題を解決するための手段】請求項１に記載の発明に
係るモータコントロール回路内蔵マイクロコンピュータ
は、中央演算処理装置と、クロックを発生するクロック
発生手段とを備え、三相インバータモータ制御のための
パルス幅変調信号を出力するモータコントロール回路内
蔵マイクロコンピュータにおいて、前記クロックに同期
し、出力周波数に関連する周期の第１パルス信号を出力
する第１パルス信号生成手段、及び第１パルス信号に基
づいて生成される第２パルス信号のスタートレベルを所
定シーケンスで設定するスタートレベル設定回路を有す
るパルス幅変調出力発生回路と、前記中央演算処理装置
から第２パルス信号のパルス幅を設定するための２つの
レジスタ、及びこれらのレジスタの設定値が交互的に設
定されて前記第２パルス信号を生成する第２パルス信号
生成手段を有するパルス幅設定回路と、前記中央演算処
理装置に前記第２パルス信号のパルス幅を設定させるた
めの割込を第１パルス信号の複数周期ごとに行う割込み
処理回路とを備え、第２パルス信号に基づいてパルス幅
変調信号出力を得べくなしてあることを特徴とする。

【００２８】また、請求項２に記載の発明に係るモータ
コントロール回路内蔵マイクロコンピュータは、ダイレ
クトメモリアクセスコントローラを備え、第２パルス信
号のパルス幅を２つのレジスタにダイレクトメモリアク
セス転送すべくなしてあることを特徴とする。

【００２９】更に、請求項３に記載の発明に係るモータ
コントロール回路内蔵マイクロコンピュータは、中央演
算処理装置と、クロックを発生するクロック発生手段
と、複数のアナログ入力端子と、該アナログ入力端子か
ら入力されたアナログ信号を選択的にディジタル信号に
変換するＡ−Ｄ変換回路とを備え、入力されたアナログ
信号に応じた三相インバータモータ制御のためのパルス
幅変調信号を出力するモータコントロール回路内蔵マイ
クロコンピュータにおいて、前記クロックに同期し、出
力周波数に関連する周期の第１パルス信号を出力する第
１パルス信号生成手段、及び第１パルス信号に基づいて
生成される第２パルス信号のスタートレベルを所定シー
ケンスで設定するスタートレベル設定回路を有するパル
ス幅変調出力発生回路と、前記中央演算処理装置から第
２パルス信号のパルス幅を設定するための２つのレジス
タ、及びこれらのレジスタの設定値が交互的に設定され
て前記第２パルス信号を生成する第２パルス信号生成手
段を有するパルス幅設定回路と、前記中央演算処理装置
に前記第２パルス信号のパルス幅を設定させるための割
込を第１パルス信号の複数周期ごとに行う割込処理回路
と、前記複数のアナログ入力端子それぞれからＡ−Ｄ変
換回路への選択的入力の頻度を不均一に設定する手段と
を備え、第２パルス信号に基づいてパルス幅変調信号出
力を得べくなしてあることを特徴とする。

【００３０】

【作用】本発明のモータコントロール回路内蔵マイクロ
コンピュータでは、モータ制御信号の各相に対するタイ
マの立ち上がり生成手段がクロック発生手段からのクロ
ックにより立ち上がりパルスを出力し、この立ち上がり
パルスに基づいて３つの三相インバータ波形発生タイマ
が出力を生成する。次に、 CPUにより所定の値が設定さ
れたレジスタが三相インバータ波形発生タイマのスター
トレベルを決定し、立ち上がりパルスとスタートレベル
との論理積からスタートレベル設定信号が得られ、この
スタートレベル設定信号と各出力パルスとからフリップ
フロップ回路により三相インバータ波形が生成される。
この際、スタートレベルは立ち上がりパルス毎に反転さ
れる。

【００３１】また本発明における三相インバータモータ
コントローラを内蔵したマイクロコンピュータでは、立
ち上がり生成手段がクロック発生手段からのクロックに
よって立ち上がりパルスを出力する際に割り込みを発生
するが、この割り込みを発生する際に割り込みの発生を
立ち上がりパルス毎, １回おき, ３回おきというように
タイミングを制御する。

【００３２】更に、三相インバータPWM 波形の三角波変
調時のデータ設定を行う場合、三相インバータPWM 波形
の周期はマイクロコンピュータのPWM の２周期に相当す
る。この場合、三相インバータPWM 波形の三角波変調時
に対応するマイクロコンピュータのPWM データは１周期
目のデータと２周期目のデータがPWM 周期に対して対称
になるように設定される。例えば、三相インバータPWM
波形の三角波変調時の周期が100 であればマイクロコン
ピュータのPWM 周期は50とされ、１周期目のPWM データ
に10が設定されれば２周期目のPWM データは40が設定さ
れる。

【００３３】このような手法が必要な PWM波形を出力す
るためのタイマデータ等の変更を行う場合、従来はデー
タの更新を一度の割り込み処理では次周期のデータのみ
が設定されていたが、本発明のモータコントロール回路
内蔵マイクロコンピュータでは、リロードレジスタの追
加により一度の割り込み処理で同時に２周期分のデータ
が設定可能になる。また、設定されたデータの反転機能
を追加することにより、一度のデータ設定で周期に対し
対称のデータを設定することができる。

【００３４】また、１周期目のデータを設定することに
より、リロードレジスタを用いてPWM 周期データから１
周期目のデータを減算して２周期目のデータを算出する
回路を追加することにより、周期に対し対称のデータを
一度に設定することができる。

【００３５】更に本発明のモータコントロール回路内蔵
マイクロコンピュータの A-Dコンバータでは、アナログ
入力情報に対してサンプリング周期を複数種類に対応さ
せることが可能なようにセレクタとデコーダが改良され
ている。このため、デコーダは、レジスタにより設定さ
れた２種類のサンプリング周期でアナログ入力端子をセ
レクトするので、例えば、アナログ入力端子AN0, AN1
は、使用頻度が高く、アナログ入力端子AN3 〜AN4 は使
用頻度が低いアナログ入力端子AN0 〜AN4 の A-D変換を
行う場合、アナログ入力端子AN0 〜AN4 を図12の模式図
に示されているような順番で A-D変換を行うことができ
る。

【００３６】

【実施例】以下、本発明をその実施例を示す図面に基づ
いて詳述する。

【００３７】まず、本発明のモータコントロール回路内
蔵マイクロコンピュータの一実施例の三相インバータを
図５を参照して説明する。図５は本発明のモータコント
ロール回路内蔵マイクロコンピュータの要部である三相
波形発生回路の構成を示すブロック図である。

【００３８】図５において、参照符号5UはＵ相波形を発
生するためのＵ相ブロックを、5VはＶ相波形を発生する
ためのＶ相ブロックを、5WはＷ相波形を発生するための
Ｗ相ブロックをそれぞれ示しており、基本的にはいずれ
も同一の構成を有している。このため、図５にはＵ相ブ
ロック5Uのみその具体的な内部構成を示してある。

【００３９】図５において、参照符号5aは周期設定用タ
イマを、 5bUは周期設定用タイマ5aから出力される信号
をトリガとしてパルスを出力するＵ相用のワンショット
タイマをそれぞれ示している。なお、Ｖ相ブロック5V及
びＷ相ブロック5WにはＵ相用のワンショットタイマ5bU
と同一構成のＶ相用のワンショットタイマ5bV 及びＷ相
用のワンショットタイマ5bW がそれぞれ備えられてい
る。

【００４０】また、参照符号5cはワンショットタイマ5b
U 用のリロードレジスタ１を、5dはワンショットタイマ
5bU 用のリロードレジスタ２をそれぞれ示している。参
照符号5eは割り込み有効極性設定用のフリップフロップ
であり、そのD-入力端子には割り込み有効極性ビットが
入力される。5fは割り込み間隔設定用のフリップフロッ
プであり、そのD-入力端子には割り込み間隔設定ビット
が入力される。5gは出力極性選択用のフリップフロップ
であり、そのD-入力端子には出力極性選択ビットが入力
される。5hは自動三相モード設定用のフリップフロップ
であり、そのD-入力端子には自動三相モード設定ビット
が入力される。

【００４１】参照符号5iは出力極性設定フリップフロッ
プを、5jは出力極性セレクタを、5kは出力極性設定用ト
グルフリップフロップを、5lは短絡防止時間設定タイマ
用リロードレジスタを、5mは短絡防止時間設定タイマ
(デッドタイムタイマ) を、5n1 及び5n2 はデッドタイ
ムフリップフロップを、 5o1及び5o2 は論理回路を、 5
p1及び5p2 は出力バッファを、5qは”Ｈ”レベル出力設
定用フリップフロップを、5rは出力バッファ制御フリッ
プフロップを、5sは両リロードレジスタ5cと5dとをワン
ショットタイマ5bU に選択的に接続するセレクタをそれ
ぞれ示している。

【００４２】図６は波形出力モードレジスタのビット構
成を示す模式図である。

【００４３】この波形出力モードレジスタはビットb0〜
b7までの８ビット構成であり、三相波形モードではビッ
トb2, b1, b0の３ビットが”100 ”に設定される。そし
て、ビットb3はフリップフロップ5gに自動出力極性選択
ビットの初期値として与えられる。具体的には、このビ
ットb3が”０”であれば正極性が、”１”であれば負極
性がそれぞれ設定される。ビットb4はフリップフロップ
5hに自動三相モード選択ビットの設定値として与えられ
る。具体的には、ビットb4が”０”であれば三相モード
が、”１”であれば自動モード（特開平３−70475 号参
照) がそれぞれ設定される。

【００４４】ビットb6は短絡防止時間設定タイマ5mのト
リガを設定する。具体的には、ビットb6が”０”であれ
ば各相ブロック5U, 5V, 5Wのワンショトタイマ5bU, 5b
V, 5bW のワンショットパルスの両エッジが、”１”で
あれば、各ワンショトタイマ5bU, 5bV, 5bW のワンショ
トパルスの立下がりエッジがそれぞれ選択される。更
に、ビットb7は出力バッファ制御用のフリップフロップ
5rの出力の初期値を設定する。具体的には、ビットb7
が”０”であれば出力バッファ制御用フリップフロップ
5rからの波形出力が禁止され、”１”であれば許可され
る。

【００４５】このような波形出力モードレジスタにより
各相用のワンショトタイマ5bU, 5bV, 5bW 及び周期設定
用タイマ5aの４つのタイマを使用する三相波形モードを
選択する。なお、ビットb5は未定義である。

【００４６】また、上述の波形出力モードレジスタによ
り選択される三相波形出力モードでは、図７の模式図に
示されているようにタイマモードレジスタが設定され
る。即ち、図７(a) に示されているように、各ワンショ
トタイマ5bU, 5bV, 5bW はワンショットパルス出力モー
ドの外部トリガ、立ち上がりエッジ有効の状態に、図７
(b) に示されているように、周期設定用タイマ5aはタイ
マモードにそれぞれのタイマモードレジスタで設定す
る。

【００４７】図５のブロック図に示されている構成の回
路では、三相波形出力モードにおいては正相波形（Ｕ
相, Ｖ相, Ｗ相）及び逆相波形（#U相, #V相, #W相）の
６つの波形がＵ相ブロック5UのポートP5₅，P5₄，Ｖ相
ブロック5VのP5₃，P5₂，Ｗ相ブロック5WのP5₁，P5₀
から”Ｌ”レベルアクティブで出力される。

【００４８】この三相波形出力モードで使用されるタイ
マの内、ワンショトタイマ5bU はＵ相, #U相の波形を、
ワンショトタイマ5bV はＶ相, #V相の波形を、ワンショ
トタイマ5bW はＷ相, #W相の波形をそれぞれ制御し、周
期設定用タイマ5aによりこれらの各ワンショトタイマ5b
U, 5bV, 5bW のワンショットパルス出力の周期が制御さ
れる。

【００４９】波形出力においては、三相波形出力 (Ｕ
相, Ｖ相, Ｗ相) の”Ｌ”レベルがその逆相波形出力
(#U相, #V相, #W相) の”Ｌ”レベルと重ならないよう
にするための短絡防止時間が設定される。この短絡防止
時間の設定はリロードレジスタ5lを共用して各相ブロッ
クにそれぞれ備えられている８ビット構成の短絡防止時
間設定タイマ３本で行う (図５にはＵ相ブロック5Uの短
絡防止時間設定タイマ5mのみ示されているが、Ｖ相ブロ
ック5V及びＷ相ブロック5Wにもそれぞれ短絡防止時間設
定タイマ5mと同様の短絡防止時間設定タイマが備えられ
ている) 。なおこの短絡防止時間設定タイマ5mはワンシ
ョットタイマとして動作する。

【００５０】開始トリガにはワンショトタイマ5bU, 5b
V, 5bW のワンショットパルスの立ち上がり, 立ち下が
りの両エッジか、または立ち下がりエッジのみのいずれ
かが選択可能である。この選択は前述の図６に示されて
いるように、波形出力モードレジスタのビットb6で行わ
れ、このビットb6が”０”であれば立ち上がり，立ち下
がりの両エッジで、”１”であれば立ち下がりエッジの
みがそれぞれ開始トリガになる。

【００５１】短絡防止時間設定タイマ5mは、図８に示さ
れているように、パルス出力データレジスタ０のビット
b6，b7でカウントソースが設定される。ビットb6, b7
が”00”であればｆ₂（源発振の２分周クロック）
が、”01”であればｆ₄（源発振の４分周クロック）
が、”10”であればｆ₈（源発振の８分周クロック）が
それぞれ選択される。

【００５２】短絡防止時間設定タイマ5mに値を書き込む
と、各相ブロック5U(5V, 5W)の短絡防止時間設定タイマ
5m等が共有しているリロードレジスタ5lにその値が書き
込まれる。短絡防止時間設定タイマ5m等はそれぞれのブ
ロック5U, 5V, 5W内のワンショトタイマ5bU(5bV, 5bW)
から開始トリガが与えられるとリロードレジスタ5lが保
持している値を内蔵しているカウンタにロードし、タイ
マモードレジスタで設定されているカウントソースによ
りダウンカウントを行う。

【００５３】また、各短絡防止時間設定タイマ5m等は前
回のトリガによる動作が完了する前に再度トリガを受け
付けることもできる。この場合は、トリガによりリロー
ドレジスタ5lの内容が短絡防止時間設定タイマ5mに転送
された後、その値がダウンカウントされる。短絡防止時
間設定タイマ5mはワンショットパルスタイマとして動作
するため、トリガが与えられるとパルス出力及びダウン
カウントを開始し、その内容が”00H ”になるとパルス
出力を終了して動作を停止し、次のトリガが与えられる
まで待機状態になる。

【００５４】三相波形の出力極性は出力極性設定トグル
フリップフロップ5kによって決定される。出力極性設定
トグルフリップフロップ5kの内容が”０”である場合は
三相波形の正相波形は”Ｈ”レベルを出力し、”１”で
ある場合は”Ｌ”レベルを出力する (三相波形出力は負
論理で出力される) 。出力極性設定トグルフリップフロ
ップ5kはそれぞれ図８に示されるＵ相, Ｖ相, Ｗ相に対
応した出力極性設定バッファを有しており、周期設定用
タイマ5aのカウンタの内容が”0000H ”になった時点で
出力極性設定バッファの内容が出力極性設定トグルフリ
ップフロップ5kにセットされる。

【００５５】また、図６に示されている波形出力モード
レジスタのビットb4（自動三相モード選択ビット）の内
容を”１”にすると自動モードが設定される。この場合
には、図８に示されているＵ相, Ｖ相, Ｗ相に対応した
出力極性設定バッファは無効となり、パルス出力データ
レジスタ１，０は図９に示されているようなビット構成
になる。

【００５６】自動モードが設定されている場合は、周期
設定用タイマ5aのカウンタの内容が”0000H ”になった
時点で図６に示されている波形出力モードレジスタのビ
ットb3の自動出力極性設定フリップフロップ5gの内容が
反転し、反転した自動出力極性設定フリップフロップ5g
の内容が各Ｕ相, Ｖ相, Ｗ相に対応した出力極性設定ト
グルフリップフロップ5kにセットされる。その後、出力
極性設定トグルフリップフロップ5kの内容は、各相のブ
ロック5U, 5V, 5Wに対応したタイマ（ワンショトタイマ
5bU, 5bV, 5bW)のワンショットパルスの終了の都度、そ
の極性が反転する。

【００５７】次に自動モード時のＵ相波形出力の一例を
示す図10の波形図を参照して波形出力動作を説明する。

【００５８】自動モード時には、図10(c) 及び図10(d)
に示されているように、ワンショットタイマ5bU のリロ
ードレジスタ１ 5c とリロードレジスタ２ 5d とにデー
タを同時に設定しておくことにより、ワンショットタイ
マ5bU の内容が”0000H ”になるとセレクタ5sにより各
リロードレジスタ１ 5c と２ 5d とから交互にワンショ
ットタイマ5bU へデータを転送することができる。

【００５９】波形出力モードレジスタのビットb5に”
１”を書き込み、ワンショットタイマ5bU を動作させる
と、三相波形出力モードが動作する。図10(a) 及び図10
(b) に示されているように、ワンショットタイマ5bU の
カウンタの内容が”0000H ”になるとワンショットタイ
マ5bU のレジスタの内容がワンショットタイマ5bU に転
送されてワンショットパルス出力を開始する。この時点
で、図10(e) 及び図10(f) に示されているように、出力
極性設定トグルフリップフロップ5kに自動出力極性設定
フリップフロップ5gの内容（この場合”０”）が設定さ
れる。

【００６０】ワンショットタイマ5bU のワンショットパ
ルス出力が終了すると、図10(f) に示されているよう
に、出力極性設定トグルフリップフロップ5kの内容が”
０”から”１”に反転すると同時に、図10(g) に示され
ているように、Ｕ相波形とその逆相である#U相波形と
の”Ｌ”レベルが重ならない時間を設定する８ビットの
短絡防止時間設定タイマ (デッドタイムタイマ)5m のワ
ンショットパルスが出力される。

【００６１】この場合、図10(h) に示されているよう
に、”Ｈ”レベルから開始したＵ相波形の出力はワンシ
ョットタイマ5bU のワンショットパルス出力により出力
極性設定トグルフリップフロップ5kの内容が”０”か
ら”１”に反転しても、短絡防止時間設定タイマ5mのワ
ンショットパルス出力が終わるまでは”Ｈ”レベルを出
力する。

【００６２】短絡防止時間設定タイマ5mのワンショット
パルスが終了すると、すでに反転した出力極性設定トグ
ルフリップフロップ5kの出力”１”が有効となり、Ｕ相
波形は”Ｌ”レベルに転じる。その後、ワンショットタ
イマ5bU のカウンタの内容が”0000H ”になると、ワン
ショットタイマ5bU のリロードレジスタ２ 5d の内容が
ワンショットタイマ5bU に転送されてワンショットパル
ス出力が開始される。同時に、自動出力極性設定フリッ
プフロップ5gの内容が反転し (この場合”１”) 、反
転した内容が出力極性設定トグルフリップフロップ5kに
セットされ、Ｕ相波形出力は”Ｌ”レベルの状態のまま
となる。

【００６３】ワンショットタイマ5bU のワンショットパ
ルス出力が終了すると、出力極性設定トグルフリップフ
ロップ5kの内容が”１”から”０”に反転すると同時
に、短絡防止時間設定タイマ5mのワンショットパルス出
力が開始される。Ｕ相波形の出力は出力極性設定トグル
フリップフロップ5kの内容が”１”から”０”に変わる
場合は、短絡防止時間設定タイマ5mのワンショットパル
ス出力の終了を待つことなく出力レベルが”Ｌ”から”
Ｈ”に変わる。

【００６４】また自動モード時には、パルス出力データ
レジスタのビットb4（ワンショットタイマ5bU の割り込
み間隔制御ビット) を”０”に設定することにより、図
10にINT にて示されているように、ワンショットタイマ
5bU の割り込み間隔を１回おきに、”１”に設定するこ
とにより２回おきにそれぞれ割り込み発生間隔を設定す
ることができる。

【００６５】また、パルス出力データレジスタのビット
b5（ワンショットタイマ5bU の割り込み有効出力極性設
定ビット) を”０”に設定することによりワンショット
タイマ5bU の割り込みをＵ相の出力極性設定トグルフリ
ップフロップ5kの内容が”Ｌ”レベルのときに発生させ
ることができ、”１”に設定することによりワンショッ
トタイマ5bU の割り込みをＵ相の出力極性設定トグルフ
リップフロップ5kの内容が”Ｈ”レベルのときに発生さ
せることができる。

【００６６】なお自動モード時には、ワンショットタイ
マ5bU の割り込み毎に割り込みを発生させることはでき
ない。

【００６７】このような動作が反復されて、図10(h) に
示されているように、Ｕ相波形が発生する。このＵ相波
形の逆相である#U相波形は、図10(i) に位示されている
ように、出力極性設定トグルフリップフロップ5kの内容
がＵ相波形の場合とは反転された信号となって扱われる
のみであり、動作の内容はＵ相波形の発生の場合と同様
である。このようにして、Ｕ相波形出力とその逆相の#U
相波形との”Ｌ”レベルが重ならない波形が端子P5₅及
びP5₄から出力される。”Ｌ”レベルの幅もワンショッ
トタイマ5bU の値及び周期設定用タイマ5aの値を変更し
て設定することで可変にできる。

【００６８】Ｖ相, Ｗ相及びそれらの逆相である#V相,
#W相についても、それらに対応したワンショトタイマ5b
V, 5bWでそれぞれ同様の動作が行われて、波形が発生さ
れる。

【００６９】なお、以上の説明は三角波変調 (ダブルエ
ッジ変調とも言われる) による三相波形の発生例である
が、のこぎり波変調 (シングルエッジ変調とも言われ
る) による三相波形の発生も各相の開始レベルを固定さ
せることにより実現可能である。

【００７０】また、パルス出力データレジスタのビット
b5, ビットb6, ビットb7（Ｕ，Ｖ，Ｗ相の”Ｈ”出力極
性設定バッファ）を”１”に設定すると、Ｕ相, Ｖ相,
Ｗ相の各出力レベルをタイマ, 出力極性設定バッファ,
自動モードタイプには関係なく”Ｈ”に固定することが
できる。このようにして発生する三相波形（Ｕ相, Ｖ
相, Ｗ相）とその逆相波形（#U相, #V相, #W相）は、波
形出力モードレジスタの波形出力制御ビット（ビットb
7）を”１”にすることにより各ポートから出力され
る。このビットを”０”に設定した場合には各ポートは
フローティング状態になる。またこのビットを命令で”
０”に設定する以外に、外部割り込みの #INT₀入力端子
に立ち下がりエッジを入力するか、あるいはRset入力端
子にリセット信号を入力してリセットをかけても”０”
にできる。

【００７１】次に本発明のモータコントロール回路内蔵
マイクロコンピュータにより従来のＵ相波形出力の一例
を行った場合の説明をする。

【００７２】Ｕ相出力極性設定バッファのビットb1に”
０”を書き込み、ワンショットタイマ5bU を動作させる
と三相波形出力モードが動作する。ワンショットタイマ
5bU のカウンタの内容が”0000H ”になるとワンショッ
トタイマ5bU のリロードレジスタ１ 5c の内容がワンシ
ョットタイマ5bU に転送されてワンショットタイマ5bU
はワンショットパルス出力を開始する。この時点で、出
力極性設定トグルフリップフロップ5kにＵ相出力極性設
定バッファの内容（この場合は”０”）が設定される。

【００７３】ワンショットタイマ5bU のワンショットパ
ルス出力が終了すると出力極性設定トグルフリップフロ
ップ5kの内容が”０”から”１”に反転すると同時に、
Ｕ相波形とその逆相である#U相波形との”Ｌ”レベルと
が重ならない時間を設定する８ビットの短絡防止時間設
定タイマ5mのワンショットパルスが出力される。”Ｈ”
レベルから開始したＵ相波形の出力はワンショットタイ
マ5bU のワンショットパルス出力により出力極性設定ト
グルフリップフロップ5kの内容が”０”から”１”に反
転しても、短絡防止時間設定タイマ5mのワンショットパ
ルス出力が終わるまでは”Ｈ”レベルを出力する。

【００７４】短絡防止時間設定タイマ5mのワンショット
パルスが終わると、すでに反転した出力極性設定トグル
フリップフロップ5kの出力”１”が有効となり、Ｕ相波
形は”Ｌ”レベルに転じる。次に、再度ワンショットタ
イマ5bU のカウンタの内容が”0000H ”になる前にＵ相
出力極性設定バッファのビットb1に”１”を書き込んで
おく。その後、ワンショットタイマ5bU のカウンタの内
容が”0000H ”になると、ワンショットタイマ5bU のリ
ロードレジスタ１の内容がワンショットタイマ5bU に転
送され、ワンショットタイマ5bU ワンショットパルス出
力が開始される。同時に、Ｕ相極性設定バッファに書き
込まれた”１”が出力極性設定トグルフリップフロップ
5kにセットされ、Ｕ相波形出力は”Ｌ”レベルの状態の
ままとなる。

【００７５】ワンショットタイマ5bU のワンショットパ
ルス出力が終了すると、出力極性設定トグルフリップフ
ロップ5kの内容が”１”から”０”に反転すると同時
に、短絡防止時間設定タイマ5mのワンショットパルス出
力が開始される。Ｕ相波形の出力は出力極性設定トグル
フリップフロップ5kの内容が”１”から”０”に変わる
場合は、短絡防止時間設定タイマ5mのワンショットパル
ス出力の終了を待つことなく出力レベルが”Ｌ”から”
Ｈ”に変わる。

【００７６】図16は、本発明のモータコントロール回路
内蔵マイクロコンピュータの具体的なレイアウトを示す
ブロック図である。

【００７７】図16において、参照符号15a はCPU(中央処
理装置) を、 15bはRAM を、 15cはROM を、 15dは発振
器を、 15eは汎用ポートを、 15fはタイマユニットを、
15gは A-Dコンバータを、 15hはDMAC (ダイレクトメモ
リアクセスコントローラ) を、 15iはバスインタフェイ
スユニットを、15j はその他周辺回路をそれぞれ示して
いる。これらは同一チップ上に成形されていて、１チッ
プマイクロコンピュータを構成している。

【００７８】なお、上述の実施例では、 CPUの割り込み
により各データ（タイマデータ, スタートレベル設定デ
ータなど）の設定を行っていたが、ここでは上述の実施
例にDMACを加えて本発明のモータコントロール回路内蔵
マイクロコンピュータを構成している。

【００７９】従来例のように CPUの割り込みにより各デ
ータ (タイマデータ, スタートレベル設定データなど)
の設定を行う場合、周期設定用タイマ5aの周期が短くな
るほど各データ設定のためにCPU の負荷が大きくなるこ
とは避けられない。このような事態を回避するために、
各データ設定をDMACを用いて周期設定用タイマ5aのトリ
ガ信号又はＵ相, Ｖ相, Ｗ相用のワンショットタイマ5b
U, 5bV, 5bW のトリガ信号によりレジスタ又はあるメモ
リ番地からタイマレジスタへ転送するように構成する。

【００８０】図13は、本発明のモータコントロール回路
内蔵マイクロコンピュータの A-Dコンバータの構成例を
示すブロック図である。

【００８１】図13において、参照符号13a はセレクタ
を、 13bは A-Dモードレジスタを、 13cはコンパレータ
を、 13dは抵抗ラダーを、 13eは A-D変換データバッフ
ァを、13fはデコーダをそれぞれ示している。

【００８２】セレクタ13a には本実施例ではAN0 〜AN7
までの８入力端子が備えられている。このセレクタ13a
の各入力端子AN0 〜AN7 に入力されるアナログ信号を、
デコーダ13f が A-Dモードレジスタ13b に設定されてい
るサンプリング周期で選択する。この選択されたアナロ
グ信号と、抵抗ラダー13d で発生される電圧値とをコン
パレータ13c で比較することにより A-D変換が行われ
る。

【００８３】ところで、この本発明のモータコントロー
ル回路内蔵マイクロコンピュータに使用されている A-D
コンバータでは、アナログ入力情報に対してサンプリン
グ周期を必要頻度に応じて２種類に分けることができる
ようにセレクタ13a 及びデコーダ13f がそれぞれ改良さ
れている。

【００８４】以下、 A-Dコンバータの動作について、そ
のサンプリング周期の遷移状態を示す模式図を参照して
説明する。

【００８５】デコーダ13f は A-Dモードレジスタ13b に
より設定される２種類のサンプリング周期でアナログ入
力端子AN0 〜AN7 の選択を行うが、図14及び図15に示さ
れているように、16ビット構成の A-Dモードレジスタ13
b の掃引端子設定ビットを設定することにより、選択す
る入力端子の順序を任意に設定することが出来る。

【００８６】例えば、アナログ入力端子AN0, AN1はいず
れも使用頻度が高く、アナログ入力端子AN2 〜AN4 は使
用頻度が低いとする。これらのアナログ入力端子AN0 〜
AN4への入力信号を A-D変換する場合、掃引端子設定ビ
ット (b8〜b10)を”101 ”に設定すると図12に示されて
いるように、１周期で３個の入力をサンプリングし、そ
の各１周期において入力端子AN0 とAN1 とは必ずサンプ
リングし、他に入力端子AN2, AN3及びAN4 を各１周期に
順次的に１回ずつサンプリングするような順序でアナロ
グ入力端子AN0 〜AN4 がサンプリングされて A-D変換が
行われる。

【００８７】

【発明の効果】以上のように、本発明では三相PWM 波形
のスタートレベルをハードウェアで自動的に反転するよ
うに構成したので、 CPUの割り込み処理による従来のよ
うな設定が不必要になる。このためプログラム負荷が軽
減される。また、 CPUの割り込みを数回おきに設定でき
るように構成したことにより、ソフトウェアサービスを
行う必要のあるタイミングにおいてのみ割り込みが発生
するので、 CPUの割り込み処理に費やされていた時間が
削減できる。

【００８８】従来はタイマのリロードレジスタを１段で
構成していたため、三相PWM 周期毎に発生する CPU割り
込み処理により三相PWM の次周期データをその都度設定
しなければならなかった。しかし、本発明ではリロード
レジスタを２段で構成し、各リロードレジスタから交互
にタイマへ設定データを転送するようにしたため、タイ
マデータの設定回数が削減される。

【００８９】また、従来技術のように CPUの割り込み処
理においてデータテーブルから読み出したデータ又は演
算等で算出したデータなどの各データ（タイマデータ,
スタートレベル設定データなど）の設定を行う場合、周
期設定用タイマの周期が短くなればなるほど各データ設
定のための CPU負荷が大きくなっていた。しかし、本発
明ではDMACを用いることにより、 CPUの割り込み処理内
においてデータ設定に費やされる時間が削減できるた
め、 CPUの負荷をゼロにすることができる。

【００９０】更に、 A-Dコンバータのサンプリング周期
を２種類に設定できるように構成したため、アナログ入
力情報の必要頻度に対応した A-D変換処理が可能にな
る。

【００９１】本発明では以上により、 CPU実行処理の負
荷を削減し、リアルタイム制御, 処理を実現することが
できる。従来技術では、本発明の目的である三相PWM 波
形出力の制御を行った場合、三相PWM の周波数が高くな
ればなるほど三相PWM のデータ設定のための CPUの負荷
が非常に高くなり、周波数の高い三相PWM の制御が不可
能であった。また、 A-D変換ではアナログ入力情報に対
してサンプリング周期を必要頻度に分けることができ
ず、 A-D変換のサンプリング時間が総合的に長くなって
いたため、 A-D変換値をPWM 出力データに用いたい場
合、データの更新が間に合わないなどの問題点があった
が、本発明ではこれらの問題点が解消される。

【図面の簡単な説明】

【図１】従来例としてのマイクロコンピュータの構成を
示すブロック図である。

【図２】図１中のタイマユニットの構成を示すブロック
図である。

【図３】図１中の８ビットリロードタイマの構成を示す
ブロック図である。

【図４】図３に示されているデッドタイムタイマと図２
に示されているタイマユニットとを組み合わせたブロッ
ク図である。

【図５】本発明のモータコントロール回路内蔵マイクロ
コンピュータの要部である三相波形発生回路の構成を示
すブロック図である。

【図６】波形出力モードレジスタのビット構成を示す模
式図である。

【図７】タイマモードレジスタの構成を示す模式図であ
る。

【図８】パルス出力データレジスタの構成及び三相モー
ド時の内容を示す模式図である。

【図９】パルス出力データレジスタの構成及び自動三相
モード時の内容を示す模式図である。

【図１０】自動モード時の三相波形出力の一例としてＵ
相波形出力を示す示す波形図である。

【図１１】従来の A-Dコンバータのサンプリング周期の
遷移を示す模式図である。

【図１２】本発明のモータコントロール回路内蔵マイク
ロコンピュータの A-Dコンバータのサンプリング周期の
遷移を示す模式図である。

【図１３】本発明のモータコントロール回路内蔵マイク
ロコンピュータの A-Dコンバータの構成を示すブロック
図である。

【図１４】A-Dモードレジスタの構成及び掃引端子設定
ビットの設定状態を示す模式図である。

【図１５】A-Dモードレジスタの構成及び掃引端子設定
ビットの設定状態を示す模式図である。

【図１６】本発明のモータコントロール回路内蔵マイク
ロコンピュータの具体的なレイアウトを示すブロック図
である。

【図１７】従来の三相インバータモータの制御をマイク
ロコンピュータを利用して行う場合の構成を示す模式図
である。

【図１８】従来の三相インバータモータの制御をマイク
ロコンピュータを利用して行う場合の実構成を示す模式
図である。

【図１９】従来理としての特開平３-70475号公報に開示
されている発明の構成を示すブロック図である。

【符号の説明】

15a 中央演算処理装置(CPU) 15d クロック発生回路 15e 入出力ポート 5a 周期設定用タイマ 5bU Ｕ相用ワンショットタイマ 5bV Ｖ相用ワンショットタイマ 5bW Ｗ相用ワンショットタイマ 5g 自動出力極性設定フリップフロップ 5f 割り込み間隔設定用のフリップフロップ 5c Ｕ相用ワンショットタイマのリロードレジスタ 1 5d Ｕ相用ワンショットタイマのリロードレジスタ 2 15h DMAC (ダイレクトメモリアクセスコントローラ）

Claims

(57)【特許請求の範囲】

【請求項１】中央演算処理装置と、クロックを発生す
るクロック発生手段とを備え、三相インバータモータ制
御のためのパルス幅変調信号を出力するモータコントロ
ール回路内蔵マイクロコンピュータにおいて、前記クロックに同期し、出力周波数に関連する周期の第
１パルス信号を出力する第１パルス信号生成手段、及び
第１パルス信号に基づいて生成される第２パルス信号の
スタートレベルを所定シーケンスで設定するスタートレ
ベル設定回路を有するパルス幅変調出力発生回路と、前記中央演算処理装置から第２パルス信号のパルス幅を
設定するための２つのレジスタ、及びこれらのレジスタ
の設定値が交互的に設定されて前記第２パルス信号を生
成する第２パルス信号生成手段を有するパルス幅設定回
路と、前記中央演算処理装置に前記第２パルス信号のパルス幅
を設定させるための割込を第１パルス信号の複数周期ご
とに行う割込み処理回路とを備え、第２パルス信号に基
づいてパルス幅変調信号出力を得べくなしてあることを
特徴とするモータコントロール回路内蔵マイクロコンピ
ュータ。
【請求項２】ダイレクトメモリアクセスコントローラ
を備え、第２パルス信号のパルス幅を２つのレジスタに
ダイレクトメモリアクセス転送すべくなしてあることを
特徴とする請求項１に記載のモータコントロール回路内
蔵マイクロコンピュータ。
【請求項３】中央演算処理装置と、クロックを発生す
るクロック発生手段と、複数のアナログ入力端子と、該
アナログ入力端子から入力されたアナログ信号を選択的
にディジタル信号に変換するＡ−Ｄ変換回路とを備え、
入力されたアナログ信号に応じた三相インバータモータ
制御のためのパルス幅変調信号を出力するモータコント
ロール回路内蔵マイクロコンピュータにおいて、前記クロックに同期し、出力周波数に関連する周期の第
１パルス信号を出力する第１パルス信号生成手段、及び
第１パルス信号に基づいて生成される第２パルス信号の
スタートレベルを所定シーケンスで設定するスタートレ
ベル設定回路を有するパルス幅変調出力発生回路と、前記中央演算処理装置から第２パルス信号のパルス幅を
設定するための２つのレジスタ、及びこれらのレジスタ
の設定値が交互的に設定されて前記第２パルス信号を生
成する第２パルス信号生成手段を有するパルス幅設定回
路と、前記中央演算処理装置に前記第２パルス信号のパルス幅
を設定させるための割込を第１パルス信号の複数周期ご
とに行う割込処理回路と、前記複数のアナログ入力端子それぞれからＡ−Ｄ変換回
路への選択的入力の頻度を不均一に設定する手段とを備え、第２パルス信号に基づいてパルス幅変調信号出
力を得べくなしてあることを特徴とするモータコントロ
ール回路内蔵マイクロコンピュータ。