JPS6043757B2

JPS6043757B2 - 電動機の制御方法およびその制御装置

Info

Publication number: JPS6043757B2
Application number: JP56066868A
Authority: JP
Inventors: 茂樹森永; 康之杉浦
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1981-05-06
Filing date: 1981-05-06
Publication date: 1985-09-30
Also published as: EP0077836B1; US4488103A; WO1982003953A1; EP0077836A1; DE3272842D1; JPS57183292A; EP0077836A4

Description

【発明の詳細な説明】本発明は、電動機の制御方法およびその制御装置に係り
、特に、パルス幅変調インバータにより駆動される電動
機を、ディジタル演算回路によつてディジタル的に制御
するものに係る電動機の制御方法およびその制御装置に
関するものである。

最近、電動機の可変速制御にマイクロコンピュータを使
用することが多くなつてきた。しカルながら、電動機の
制御対象をそれぞれ独立に制御するために構成された各
制御回路を寄せ集めて、これらをマイクロコンピュータ
によつて制御しようとしても、各制御回路の間に有機的
な結びつきが乏しかつた。それに対しての公知例として
特願昭５４−３９２５４号がある。すなわち、この公知
例は、入力された電動機の運転状態を表わす情報を用い
、この入力情報をデＪイジタル的に演算処理し、この処
理されたデータを各処理内容に応じて各々保持できるよ
うにした複数個の基準レジスタ群を備えている。該基準
レジスタ群内のデータは、比較動作の基準値となるもの
である。丁さらにまた、電動機、その他の瞬時の状態
を表わすデータを保持する複数個の瞬時レジスタ群を備
えている。

そして、該基準レジスタ群、瞬時レジスタ群、データを
１だけ増加、あるいは減少させたり、データを零にした
りするためのインクリメンタ／デイクリメンタと比較回
路を時分割制御して電動機の制御を行なうものである。

時分割制御するためのステージ処理は、第１表に示すよ
うに、ステージ・カウンタと呼ばれるカウンタの出力Ｃ
。−Ｃ４によつて割当てられる。その割当てられたステ
ージ信号は、下記のとおりである。（１）ＰＷＭ−Ｐは
、搬送波を発生させるための処理。

（２）ＰＮ−Ｐは、パルス幅変調のパルス個数を計数す
る処理。（３）ＵＴＭ−Ｐ．．ＶＴＭ−Ｐ．．ＷＴＭ−
Ｐは、それぞれ、Ｕ．．Ｖ，．Ｗ相のパルス幅変調信号
の発生を行う処理。

（４）ＰＵＬＳ−Ｐは、外部のパルスを計数する処理。

（５）ＰＵＬＳＷ−Ｐは外部のパルスの計数を行う一定
時間を発生するための処理。ただし、×ぱ“０゛でも“
゜１゛でもよい。

しかし、第１表のごとく、多くの処理を行なうため、各
制御に対する処理回数が少なくなる。ここで、従来のパ
ルス幅変調の周波数の基本となる搬送波の時間Ｔを発生
する方法を示すと、第・１図のａのごとくである。すな
わち、瞬時レジスタ群の搬送波タイマーのデータと、時
間Ｔ相当のデータを保持している当該基準レジスタ群内
のＰｌＲＥＧのデータと比較して時間Ｔを発生する。

第１表に従つて搬送波タイマーが処理されれば、８処理
ステージ毎（処理頻度）に制御され、決定される。パル
ス幅変調の基本波の周波数ＦＯは次式によつて表わされ
る。たとえば、処理頻度を第１表のごとく８処理ス）テ
ージ毎、処理ステージ時間を１μＳ１また、パルス個数
を３個として、ＰｌＲＥＧのデータを゜“８ｒ゛から“
８６゛と変更すると基本波の周波数は、１１９．７３Ｈ
ｚから１２１．１２Ｈｚと変化し、その時の分解能は１
．２％となり、荒くなる欠点を有するもの門である。本
発明は、上記のような従来例に係るものの問題点に対処
して、その欠点を解消するようにしたものであり、パル
ス幅変調信号の基本波周波数の分解能を向上させること
を志向した、電動機の制・御方法およびその制御装置の
提供を、その目的とするものである。本発明に係る電動
機の制御方法は、基準データを保持する基準レジスタ群
と電動機の瞬時データを保持する瞬時レジスタ群ど比較
回路とからなるレジスタ・ファイルよりパルス幅変調信
号を発生するようにして電動機を制御するものにおいて
、一定クロック時間で、上記レジスタ・ファイルを搬送
波タイマを処理するレジスタ●ファイルとパルス幅変調
信号発生の処理をするレジスタ・ファイルとに分割して
制御せしめるようにしたものである。

また、本発明に係る電動機の制御装置は、第１および第
２の基準レジスタ群と、電動機の瞬時の状態を検出し、
その検出信号を保持する第１および第２の瞬時レジスタ
群とを備え、前記第１の基準レジスタ群と第１の瞬時レ
ジスタの中から選択された各レジスタの保持データを比
較する第１の比較回路と、上記第２の基準レジスタ群と
第２の瞬時レジスタの中から選択された各レジスタの保
持データを比較する第２の比較回路とを備えるとともに
、第１の基準レジスタ、瞬時レジスタ、比較回路よりな
る第１のレジスタ●ファイルと、第２の基準レジスタ、
瞬時レジスタ、比較回路よりなる第２のレジスタ●ファ
イルとのデータの受渡しに供される補助レジスタを設け
たものである。なお詳しくは、第１図のｂに示すように
、処理頻度の回数を多くし、パルス幅変調信号の基本波
周波数の分解能を向上させるようにしたものであり、同
じ時間Ｔを発生させるためにＰｌＲＥＧのデータを大き
くすることができ、分解能を上げることができるように
し、そのため、基準レジスタ群、瞬時レジスタ群、イン
クリメンタ／デイクリメンタおよび比較回路から構成さ
れるレジスタ・ファイルを２つ備え、１つのレジスタ・
ファイルではパルス幅変調の基本波発生を、もう１つの
レジスタ・ファイルでは、各相のパルス幅変調信号の発
生や外部パルスの計数を行ない、さらに、その２つのレ
ジスタ●ファイルのデータの受け渡しに補助レジスタを
設けるようにしたものである。次に、本発明に係る電動
機の制御方法の実施例を、その制御装置の実施例とを合
わせ、各図に基づ゛いて説明する。まず、第２図は、本
発明の一実施例に係る、電動機の可変速制御装置のブロ
ック図であり、電動機を可変周波数で運転させるための
例示ブロック図である。

図で、３０１は商用電源、３０２は整流回路、３０３は
インバータ回路、３０４は電動機、３０５はマイクロコ
ンピュータ、３０６は入出力回路、３０７はゲート増幅
器、３０８は周波数指令で、３０９は電流検出器、３１
０はパルス発生器である。

すなわち、商用電源３０１の交流を整流回路３０２で直
流に整硫する。

インバータ回路３０３は、整流された直流電源を任意の
可変周波数の交流に変換し、電動機３０４に電力を供給
する。マイクロコンピュータ３０５で演算した制御指令
は、入出力回路３０６で迅速に処理されたパルス幅変調
インバータ信号としてゲート増幅器３０７に供給される
。インバータ回路３０３は、該ゲート増幅器３０７の出
力信号によつて可変周波数の交流電源を作る。また、入
出力回路３０６は、該インバータ回路３０３の交流電源
の周波数を決定する周波数指令３０８、電動機の電流を
検出する電流検出器３０９、該電動機３０４に直結され
たパルス発生器３１０から外部の状態を示す情報データ
に係るものを取込むものである。そして、それらの情報
データを基にし、該マイクロコンピュータ３０５によつ
て演算処理し、指令データとして該入出力回路３０６に
書込むことにより、指令通りに、パルス幅変調インバー
タ信号を発生するものである。なお、整流回路３０２は
、ダイオードブリッジで構成されるものである。

次に、第３図は、上記インバータ回路３０３の回路構成
図である。

図において、４０１〜４０６は、パワー素子であるトラ
ンジスタ（ゲート・ターンオフサイリスタなどでもよい
。

）で、このトランジスタ４０１〜４０６のベースに加え
る信号は＋Ｕ１−Ｕ１＋■、−Ｖ１＋Ｗ１−Ｗとする。
また、４０７〜４】２は還流ダイオードである。第４図
は、インバータの制御回路の構成図で、制御回路である
該マイクロコンピュータ３０５と該入出力回路３０６と
の接続図である。

マイクロコンピュータ３０５は、ＣＰＵ（セントラル●
プロセッサ）５０１、ＲＡＭ（ランダム●アクセス・メ
モリ）５０２、ＲＯＭ（リード・オンリ・メモリ）５０
３から構成される。情報データや指令データはデータ・
バス５０４、メモリのアドレス指定はアドレスバス５０
５、割込み要求信号やリード／ライトはコントロールバ
ス５０６によつて行なうものである。また、入出力回路
３０６、ＲＡＭ５Ｏ２やＲＯＭ５Ｏ３への同期化はＣＰ
Ｕ５Ｏｌから発生するクロック信号によつて行なうもの
である。第５図は、入出力回路の構成図で、さきの入出
力回路３０６の具体的な回路を示すものである。

すなわち、レジスタ群６０１は、高速用の第１の基準レ
ジスタ群であり、またレジスタ群６０２は、低速用の第
２の基準レジスタ群である。これらの第１の基準レジス
タ群６０１と第２の基準レジスタ群６０２とは、ＣＰＵ
５Ｏｌで処理されたデータを保持するものである。この
データは、ＣＰＵ５Ｏｌよりデータバッファ６０３を介
して送られる。このデータバッファ６０３は、データ・
バスのインターフェイス回路図である第７図１に示すよ
うに、データ●ラッチ８０２とリード●バッファ８０４
とから構成され、データはライトバス８０６を介して基
準レジスタ群へ書込まれる。そして、第１の基準レジス
タ群６０１や第２の基準レジスタ群６０２の各レジスタ
の指定は、アドレス●バスのインターフェイス回路図で
ある第８図に示すように、アドレスバス５０５よりアド
レスデコーダ９９６を介して行なわれ、指定されたレジ
スタに上記データが入力され保持される。次に、レジス
タ群６０４は、高速用の第１の瞬時レジスタ群であり、
またレジスタ群６０５は、低速用の第２の瞬時レジスタ
群である。

これらの第１の瞬時レジスタ群６０４と第２の瞬時レジ
スタ群６０５とは、電動機等の瞬時の状態を保持するも
のである。そして、第１の瞬時レジスタ群６０４と第１
のラッチ回路６０６とインクリメンタ／デイクリメンタ
６０８とで、いわゆるアップ・ダウンカウンタ機能を呈
するものである。また、第２の瞬時レジスタ群６０５と
第２のラッチ回路６０７とインクリメンタ６０９とでア
ップカウンタ機能を呈するものである。出力レジスタ群
６１０は、たとえば電動機の回転速度を保持するレジス
タを有し、そのデータは、ある条件が満されたとき、瞬
時レジスタのデータが読み込まれることにより得られる
。

この出力レジスタ群６１０に保持されているデータは、
さきの第４図のＣＰＵ５Ｏｌからアドレスバス５０５、
コントロールバス５０６を介して送られてくる信号によ
り関係するレジスタが選ばれ、このレジスタから、さき
の第７図のリードバス８０８を介してＣＰＵ５Ｏｌに送
られるものである。第１の比較回路６１１−Ａは、第１
の基準レジスタ群６０１の内の選ばれたレジスタからの
基準データと、第１の瞬時レジスタ群６０４の内の選ば
れたレジスタからの瞬時データとを、それぞれ入力端６
１２と６１３から受けて比較動作を行うものである。そ
の比較結果は、出力端６１４より出力される。出力端６
１４は、第１の比較結果保持回路として作用する第１比
較出力ラッチ群６１５の内の所定のラッチにセットされ
る。さらに、その後、第２比較出力ラッチ群６１６の所
定のラッチにセットされる。また、第２の比較回路６１
１−Ｂは、第２の基準レジスタ群６０２の内の選ばれた
レジスタからの基準データと第２の瞬時レジスタ群６０
５の内の選ばれたレジスタからの瞬時データとを、それ
ぞれ入力端６１７と６１８から受けて比較動作を行うも
のである。

その比較結果は、出力端６１９より出力される。出力端
６１９は、第２の比較結果保持回路として作用する第３
比較出力ラッチ群６２０の内の所定のラッチにセットさ
れる。さらに、その後、第４比較出力ラッチ群６２１の
所定のラッチにセットされる。上記の第１の基準レジス
タ群６０１、第１の瞬時レジスタ群６０４の読出しや書
込み動作、インクリメンタ／デイクリメンタ６０８や第
１の比較回路６１１−Ａの動作、第１比較出力ラッチ群
６１５、第２比較出力ラッチ群６１６への出カセット動
作は、あらかじめ定められた時間内に処理される。

さらに、第２の基準レジスタ群６０２、第２の瞬時レジ
スタ群６０５、出力レジスタ群６１０の読出しや書込み
動作、インクリメンタ６０９．や第２の比較回路６１１
−Ｂの動作、第３比較出力ラッチ群６２０、第４比較出
力ラッチ群６２１への出カセット動作は、前述と同様に
、あらかじめ定められた時間内に処理される。また、種
々の処理は、ステージカウンタ６３０・のステージ順序
に従い、時分割で行なわれる。

各ステージ毎に、第１の基準レジスタ群６０１、第２の
基準レジスタ群６０２、第１の瞬時レジスタ群６０牡第
２の瞬時レジスタ群６０５、出力レジスタ群６１０のそ
れぞれのレジスタ群６０５、出力レジスタ群６１０のそ
れぞれのレジスタ群の所定のレジスタおよび、第１比較
出力ラッチ群６１５、第３比較出力ラッチ群６２０内の
所定のラッチが選ばれる。しかして、インクリメンタ／
デイクリメンタ６０８、第１の比較回路６１１−Ａは、
第１の基準レジスタ群６０１および第１の瞬時レジスタ
群６０４内の各レジスタに対して共通に使用されるもの
である。

一方、インクリメンタ６０９、第２の比較回路６１１−
Ｂは、第２の基準レジスタ群６０２、第２の瞬時レジス
タ群６０５内の各レジスタに対して共通に使用されるも
のてある。

ここで、第１の基準レジスタ群６０１、第１の瞬時レジ
スタ群６０４、第１のラッチ回路６０６、インクリメン
タ／デイクリメンタ６０８および第１の比較回路６１１
−Ａを第１のレジスタ・ファイル６４０とし、また、第
２の基準レジスタ群６０２、第２の瞬時レジスタ群６０
５、出力レジスタ群６１０、第２のラッチ回路６０７、
インクリメンタ６０９および第２の比較回路６１１一Ｂ
を第２のレジスタ・ファイル６４１とする。

第１のレジスタ・ファイル６４０で高速の処理を、第２
のレジスタ●ファイル６４１で低速の処理を行なうもの
である。補助レジスタ６４２は、第１のレジスタ・ファ
イル６４０の第１の瞬時レジスタ群の瞬時データを一時
記憶するレジスタで、該補助レジスタ６４２のデータは
、第２のレジスタ●ファイル６４１の基準データと比較
される。

該補助レジスタ６４２は、第１のレジスタ・ファイル６
４０と第２のレジスタ・ファイル６４１のデータ受渡し
を行なうものである。第６図は、入出力回路のタイミン
グ図で、上記した第５図に係るもののタイミングを説明
するためのものである。

すなわち、さきの第４図に示すように、ＣＰＵ５Ｏｌよ
りイネーブル信号Ｅが入出力回路３０６に供給される。

この信億を示すものがイである。このイネーブル信号Ｅ
を第５図のノンオーバーラップ回路６４３により、重な
りのない２相のクロック信号φ１とφ２を作る。この信
号のがハと口に示すものである。このクロック信号φ１
とφ２により、第５図に示す回路は動作するものである
。

第６図の二は、第５図に示すステージ・カウンタ６３０
の出力信号であり、クロック信号φ１の立上りで計数さ
れる。

しかし、ステージ・カウンタ６３０の出力信号は、配線
やゲートの遅れによつて、クロック信号φ１の立上りよ
り遅れて確立する。そのステージ・カウンタ６３０の出
力信号二は、ステージ・デコーダ６４４によつて各ステ
ージの処理信号が発生する。

しかし、クロック信号φ１より各ステージの処理信号が
、かなり遅れるため、ステージ・ラッチ６４５を設ける
。そのステージ・ラッチ６４５の出力信号をホに示して
いる。第６図において、“゜Ｔ゛は、ラッチ回路やレジ
スタ回路がイネーブル状態にあることを示し、これらの
回路の出力が入力に依存されることを示すものである。

また、“Ｌ゛とは、これらの回路が、あるデータを保持
し、この回路の出力が入力に依存しないことを示すもの
である。

クロック信号φ２ロニ１で６′丁３になるステージ●ラ
ッチ６４５は、ステージ●デコーダ６４４の出力信号が
保持し、このステージ・ラッチ６４５の出力信号がホで
あり、ステージの処理信号ＳＴＡＧＥとなる。

このステージに係る信号ホは、クロック信号φ２の立上
りで切換えられ、各ステージの処理がクロック信号φ２
に同期して行われる。このホに示すステーション信号は
、第１の基準レジスタ群６０１、第１の瞬時レジスタ群
６０４、第２の基準レジスタ群６０２、第２の瞬時レジ
スタ群６０５の読出し信号となり、ある選ばれた所定の
レジスタからそのデータを読出す。また、第６図のへと
卜とは、それぞれ、第１の基準レジスタ群６０１と瞬時
レジスタ群６０４の動作を示すものである。そして、第
１の基準レジスタ群６０１と第１の瞬時レジスタ群６０
４のレジスタの読出しは、さきのホのステージ信号によ
り行なわれる。また、書込みは、クロック信号φ１ハニ
１で第１の基準レジスタ群６０１および第１の瞬時レジ
スタ群６０４を゜゜丁゛にすることにより行ない、クロ
ックφ１ハに同期してなされる。さらに、第１の基準レ
ジスタ群６０１の書込みは、アドレス信号である、既述
の第８図のＳＥＬによつて選ばれたレジスタに対して、
第１の瞬時レジスタ群６０４の書込みはステージ信号ホ
によつて選ばれたレジスタに対して行なうものである。
第１のラッチ回路６０６の動作を示すものがチｌである
。

この回路は、クロック信号φ２ロニ１で“゜Ｔ゛にし、
第１の瞬時レジスタ群６０４からステージ信号ホによつ
て選ばれたレジスタのデータを書込み、クロック信号φ
２ロニ０で“４Ｌ″となる。

こ・のようにして、ステージ信号ホに対応した第１の瞬
時レジスタ群６０４やの内の所定のレジスタのデータを
保持する。第１のラッチ６０６に保持されたデータは、
クロック信号に同期しないインクリメンタ／デイクリメ
ンタ６０８により、各条件川こ基づいて修正される。こ
こで、インクリメンタ／デイクリメンタ６０８は、イン
クリメンタ／デイクリメンタ・コントローラ６５０から
の制御信号６６０に基づき次のような機能を有する。

すなわち、その第１の機能は、インクリメンタ／デイク
リメンタ機能で入力データの示す値を１つ増加させたり
もしくは減少させたりする。第２の機能は、ノンインク
リメント／デイクリメント機能で、入力データを増加も
しくは減少させないで、そのまま通過させる。また、第
３の機能は、リセット機能で、入力データを全て零の値
を示すデータに変えてしまうものである。

第１の瞬時レジスタ群６０４内の各レジスタのデータの
流れを見ると、第１の瞬時レジスタ群６０４の内の１つ
のレジスタがステージラッチ６４５により選ばれ、その
保持データが第１のラッチ回路６０６とインクリメンタ
／デイクリメンタ６０８を介して第１の比較回路６１１
−Ａに入力される。

さらに、インクリメンタ／デイクリメンタ６０８の出力
から、元の選ばれたレジスタへ戻る閉ループができる。
したがつて、インクリメンタ／デイクリメンタ６０８が
データに対し１つ増加させる、もしくは減少させる機能
を呈すると、この閉ループはアップ／ダウンカウンタと
して機能を呈する。しかし、この閉ループで第１の瞬時
レジスタ群６０４のデータが特定の選ばれたレジスタか
ら出力されながら、しかもデータが回り込んできて入力
されるような状態が生じると、カウンタ機能を有しなく
なり誤動作をする。

したがつて、データを切るために第１のラッチ回路６０
６を設けている。この第１のラッチ回路６０６は、クロ
ック信号，φ２＝１で“丁゛になり、一方、第１の瞬時
レジスタ群６０４のレジスタに入力データが書込まれる
状態゜゜Ｔ゛はクロック信号φ１＝１であるため、第１
の瞬時レジスタ群６０４の特定のレジスタのデータが変
更されていても第１のラッチ回路！６０６の出力は変化
しない。

その動作を示すものが、さきに述べたとおリチである。
つまり、φ２＝０でデータが切れることになる。

また、クロツチ信号に同期しないインクリメンタ／デイ
クリメンタ６０８の出カデータリが確・立するのは、配
線やゲートの遅れによつて、図示の斜線の部分となる。
第１の比較回路６１１−Ａもインクリメンタ／デイクリ
メンタ６０８と同様、クロック信号と同期せずに動作す
る。

第１の比較回路６１１−Ａの入力は、第１の基準レジス
タ群６０１の内、ステージ信号ホにより選ばれた１つの
レジスタの瞬時データと第１のラッチ回路６０６とイン
クリメンタ／デイクリメンタ６０８を介して伝えられた
データとを受ける。これら２つのデータの比較結果は、
クロック信号φ１＝１で゜゜丁゛になる第１の比較出力
ラッチ群６１５の内、ステージ信号ホにより選ばれたラ
ツチヘセツトされる。）そのときにおける、第１の比
較回路６１１−Ａの比較結果出力信号６１４をヌに示し
、信号が確立するのは、図示の斜線部分となる。

さらに、この第１の比較出力ラッチ群６１５の出力は、
クロック信号φ２＝１で“゜Ｔ゛になる第２の比較出力
・ラツツチ群６１６へセットされる。これら第１および
第２の比較出力ラッチ群６１５，６１６の動作を、それ
ぞれヲ，ワに示す。また、インクリメンタ／デイクリメ
ンタ６０８の出力は、第１の瞬時レジスタ群６０４に戻
るば”かりでなく、第２のレジスタファイル６４１にデ
ータを送る補助レジスタ６４２にも書き込まれる。

その動作をルに示す。該補助レジスタ６４２のデータが
第２のレジスタ●ファイル６４１の第２の瞬時レジスタ
群６０５と同じデータ扱いとなる。

第２のレジスタ・ファイル６４１の動作を説明する。

ステージ信号ホは、第２の基準レジスタ群６０２や第２
の瞬時レジスタ群６０５の読出し信号ともなり、ある選
ばれた所定のレジスタからそのデータを読出す。

力と夕は、それぞれ、第２の基準レジスタ６０２と第２
の瞬時レジスタ群６０５の動作を示すものである。第２
の基準レジスタ群６０２と第２の瞬時レジスタ群６０５
の読出しは、ホのステージ信号により行なわれる。また
、書込みは、クロック信号φ１＝１で、第２の基準レジ
スタ群６０２と第２の瞬時レジスタ群６０５を“゜Ｔ゛
にすることにより行ない、クロック信号φ１に同期して
なされる。第２のラッチ回路６０７の動作を示すものが
レである。

この回路は、クロック信号φ２＝１で″Ｔ″にし、第２
の瞬時レジスタ群６０５より読出された、ある特定のレ
ジスタにデータを書込み、クロツク信号φ２＝０で“゜
Ｌ゛となる。このようにして、ステージ信号に対応した
第２の瞬時レジスタ群６０５の内の所定のレジスタにデ
ータを保持する。第２のラッチ回路６０７に保持された
データは、クロック信号に同期しないインクリメンタ６
０９により、各条件に基づいて修正される。ここで、イ
ンクリメンタ６０９は、インクリメンタ・コントローラ
６５２の出力信号６６１に基づき、次のような機能を有
する。第１の機能は、インクリメンタ機能で、入力デー
タの示す値を１つ増加させたりする。

第２の機能は、ノンインクリメンタ機能で、入力データ
を増加させないでそのまま通過させる。また、第３の機
能は、リセット機能で、入力データを全て零の値を示す
データに変えるものである。第２の瞬時レジスタ群６０
５内の各レジスタのデータの流れを見ると、第２の瞬時
レジスタ群６０５の内の１つのレジスタがステージ信号
ホにより選ばれ、その保持データが第２のラッチ回路６
０７とインクリメンタ６０９を介して第２の比較回路６
１１−Ｂに入力される。

さらに、インクリメンタ６０９の出力から、元の選ばれ
たレジスタへ戻る閉ループができる。したがつて、イン
クリメンタ６０９がデータに対し１つ増加させる機能を
有すると、この閉ループは、アップ・カウンタとしての
機能を呈する。しかし、第１のレジスタ・ファイル６４
０と同様に、この閉ループで第２の瞬時レジスタ群６０
５のデータが特定の選ばれたレジスタから出力されなが
ら、しかもデータが回り込んできて入力されるような状
態が生じると、カウンタ機能を有しなくなり誤動作をす
る。したがつて、データを切るために、第２のラッチ回
路６０７を設けている。この第２のラッチ回路６０７は
、クロック信号φ２＝１で“゜丁゛になり、一方、第２
の瞬時レジスタ群６０５に入力データが書込まれる状態
゜゜Ｔ゛はクロック信号φ１＝１であるため、第２の瞬
時レジスタ群６０５の特定のレジスタのデータが変更に
なつても、第２のラッチ回路６０７の出力は変化しない
。

その動作を示すものがレである。つまり、φ２＝０でデ
ータカットが行なわれる。

また、クロック信号に同期しないインクリメンタ６０９
の出力データソが確立するのは、配線やゲートの遅れに
よつて図示の斜視の部分となる。第２の比較回路６１１
−Ｂもインクリメンタ６０９と同様、クロック信号と同
期せずに動作する。

第２の比較回路６１１−Ｂの入力は、第２の基準レジス
タ群６０２の内、ステージ信号ホにより選ばれた１つの
基準レジスタの基準データと第２の瞬時レジスタ群６０
５の内、ステージ信号ホにより選ばれた１つの瞬時デー
タの第２のラッチ回路６０７とインクリメンタ６０９を
介して伝えられたデータとを受ける。これら２つのデー
タの比較結果は、クロック信号φ１＝１で“゜丁゛にな
る第３の比較出力ラッチ群６２０の内、ステージ信号ホ
により選ばれたラツチヘセツトされる。

そのときにおける、第２の比較回路６１１−Ｂの比較結
果出力をツに示し、信号が確立するのは図示の斜線部分
となる。

さらに、この第３の比較出力ラッチ群６２０の出力は、
クロック信号φ２＝１で″Ｔ′２になる第４の比較出力
ラッチ群６２１へセットされる。これら第３および第４
の比較出力ラッチ群６２０，６２１の動作を、それぞれ
、ネ，ナに示す。また、補助レジスタ６４２と第２の瞬
時レジスタ群６０５は、第２レジスタファイル６４１の
瞬時データとなる。

この補助レジスタ６４２のタイミング動作を示すものが
ルである。補助レジスタ６４２の入力は、第１レジスタ
ファイル６４０であり、出力は、第２レジスタファイル
６４１に使用されるため、タイミングに制約が生じる。

補助レジスタ６４２は、φ１＝１で゜“丁゛の状態であ
る。補助レジスタ６４２がクロック信号φ１＝１でデー
タが入力されるため、クロック信号φ１＝０になるまで
出力データは確立していない。そのため、補助レジスタ
６４２が゜“Ｔ゛の状態のときはデータとして使用でき
ない。データとして使用できるのは、補助レジスタ６４
２が゜“Ｌ′゛の状態のときである。出力制御回路６５
６は、第４の比較出力ラッチ・群６２１の出力６７０と
基本波発生回路６５４の出力により、各相のゲート信号
となるパルス幅変調信号Ｕ＋，Ｕ−，Ｖ＋，Ｖ−，Ｗ＋
，Ｗ−を形成する。

基本波発生回路６５４は、第２の比較出力ラッチ群６１
６の出力信号によりパルス幅変調信号の基本波を発生す
る。インクリメンタ／デイクリメンタ●コントローラ６
５０は、第２の比較出力ラッチ群６１６の出力によつて
制御される。

また、インクリメンタ・コントローラ６５２は、第４の
比較出力ラッチ群６２１の出力や外部パルスＰＬＳによ
つて制御されるものである。また、第４の比較出力ラッ
チ群６２１の出力信号は、第２の瞬時レジスタ群６０５
から出力レジスタ６１０へ書込みを行う転送信号となる
。

出力レジスタ群６１０の動作をラに示す。出力レジスタ
群６１０は、ステージ信号ホによつて選ばれた出力レジ
スタはクロック信号φ１＝１で゜゜丁゛となり、第２の
瞬時レジスタ群６０５の内、ステージ信号ホによつて選
ばれた瞬時レジスタの瞬時データが書込まれ、クロック
信号φ１＝０で゜“Ｌ゛となる。

出力レジスタ群６１０に保持されているデータをＣＰＵ
５Ｏｌが読出す場合は、ＣＰＵ５Ｏｌよりリードバス８
０８を介してデータの取込みが行なわれる。

そこで、さきの第４図に示した入出力回路３０６とＣＰ
Ｕ５Ｏｌとのインターフェイスは（たとえば、ＣＰＵ５
Ｏｌに日立製作所ＨＤ４６８ＯＯを用いた場合）、第６
図のタイミングでは、ＣＰＵ５Ｏｌからデータが書込ま
れる第１及び第２の基準レジスタ群６０１，６０２とＣ
ＰＵ５Ｏｌへデータが読出される出力レジスタ群６１０
とでタイミングが異なる。

そのデータとアドレスのブロック構成図を示ものが第７
，８図である。

さきにも述べたように、第７図は、データ・バスのイン
ターフェイス回路、第８図は、アドレス・バスのインタ
ーフェイス回路図である。

まず、第７図で、ＣＰＵ５Ｏｌから書込まれるライト・
バス８０６はクロック信号φ２＝１で“丁゛になるライ
ト・ラッチ回路８０２に保持され、クロック信号φ１＝
１で第１および第２の基準レジスタ群６０１，６０６の
アドレス信号によつて選ばれた基準レジスタにデータが
書込まれる。また、ＣＰＵ５Ｏｌへ読出されるリードデ
ータは、リード・バス８０８、ＣＰＵ５Ｏｌのイネーブ
ル信号Ｅ＝１でイネーブル状態のトライステート・バッ
ファ回路８０４により、データ・バス５０４へ送り出し
、ＣＰＵ５Ｏｌへ取込まれるものである。

さらに、第１および第２の基準レジスタ群６０１，６０
２と出力レジスタ群６１０は、ＣＰＵ５Ｏｌからのアド
レス信号によつて選ばれる。

第８図は、そのレジスタ選択回路を示している。すなわ
ち、レジスタ選択回路ＳＥＬは、データの場合と同じよ
うに、第１および第２の基準レジスタ群６０１，６０２
と出力レジスタ群６１０とではタイミングが異なる。ア
ドレス信号は、φ２＝１で゜゜丁゛となるアドレス・ラ
ッチ回路９９２に保持され、次にライト●データか、リ
ード●データか、をコントロール●バスの信号によつて
作られるチップセレクトライト信号ＣＳＷｌチップセレ
クトリード信号ＣＳＲによつて、アドレス●ラッチ回路
９９２の出力信号か、アドレス・バス５０５上のアドレ
ス信号かを選ぶものである。

上記の信号ＣＳＷの場合は、アドレス・ラッチ回路９９
２の出力信号を、同ＣＳＲの場合はアドレス信号を選択
する。この選択回路９９４を介してアドレスデコーダ９
９６によつてレジスタを選ぶレジスタ選択信号ＳＥＬと
なる。しかして、さきの第２図で記述したごとく、イン
バータに制御素子（パワー素子）を利用しているため、
素子の電流の大きさが問題となつたり、さらに電流制限
を行なうことがある。

そのため、入出力回路３０６は、第５図に示すごときＡ
／Ｄ″変換器６８０を有し、アナログ量をディジタル量
に変換する。電動機の制御に必要なアナログ量は、その
ほかに直流電圧、速度指令などがある。第５図中のＡ／
Ｄ変換器６８０は、マルチプレクサ付で、アナログ量を
ディジタル量に変換したディジタル●データは、アナロ
グ・レジスタ６８２に保持されＣＰＵ５Ｏｌへのリード
・データとしてＣＰＵ５Ｏｌへ取込まれる。また、マル
チ・プレクサ付のＡ／Ｄ変換器６８０のチャンネル指定
は、マルチ・プレクサ・レジ”スタ６８１の出力によつ
て行なわれる。

このマルチ●プレクサ●レジスタ６８１は、ＣＰＵ５Ｏ
ｌからのライト・データとして入力される。入出力回路
３０６には、ＣＰＵ５Ｏｌへの割込み要求信号となるス
テータス・レジスタ６８３とその割込み要求信号をマス
タするためのマスク・レジスタ６８４がある。

ステータス・レジスタ６８３は、入出力回路３０６の内
部状態が保持されている。その内容を第２表に示す。

第９図は、割込み制御回路図であつて、ステータス●レ
ジスタ６８３とマスク●レジスタ６８４と割込み制御回
路６８５を示すものである。

ステータス●レジスタ６８３は、ＣＰＵ５Ｏｌにより割
込み要因分析を行うために、ＣＰＵ５Ｏｌの読出しレジ
スタとなつている。また、マスク・レジスタ６８４は、
ＣＰＵ５Ｏｌから指定するために、書込みレジスタとな
つている。これらのステータス・レジスタ６８３とマス
ク・レジスタ６８４の出力信号は、各ビットに対応して
、ＡＮＤ−０Ｒ−ＮＯＴの論理がとられ、その出力が割
込み要求信号■Ｃとなる。次に、第１０図は、さきのス
テージ信号ホに係る、ステージ信号の発生回路を示すも
のである。すなわち、第５図のノンオーバーラップ回路
６４３からのクロック信号φ１＝１でステージ・カウン
タ６３０が計数を開始し、そのステージ・カウンタ６３
０の出力を入力としてステージ・デコーダ６４４に加え
られる。ステージ●デコーダ６４４は、出力として０。
−０６の信号を発生する。この出力信号０。−０６をス
テージ・ラッチ回路６４５へ入力し、クロック信号φ２
＝１でこのステージ・ラッチ回路６４５を“゜Ｔ２゛に
して、前記ステージ・デコーダ６４４の出力０。〜０６
を保持する。上記ステージ・デコーダ６４４は、リード
オンリーメモリなどを使用することにより容易に実現で
き、マイクロプログラミング方式にすることも可能であ
る。

なお、ステージ・ラッチ回路６４５の出力であるステー
ジ信号は、第１レジスタ・ファイル６４０と第２レジス
タ・ファイル６４１とに分れる。

その詳細な処理内容を示すと、第３表のとおりである。
次に、ステージ信号とステージ・カウンタ６３０の出力
との関係を示すと、第４表に示すようになる。

ただし、−１Ｐは第１のレジスタ・ファイル、一
沙は第２のレジスタ●ファイル。

まず、第１０図のステージ●カウンタ６３０のリセット
端子にゼネラル●リセット信号ＧＲが入力され、これに
よつてカウンタ出力Ｃ。

−Ｃ４は総て零となる。このゼネラル●リセット信号Ｃ
Ｒは、この制御回路の起動時、ＣＰＵ５Ｏｌより送られ
る。

この状態でステージ・カウンタ６３０のカウンタ出力Ｃ
。−Ｃ４は０であり、クロック信号φ２＝１が、ＣＬＫ
のように入力されると、クロック信号φ２の立上りで、
ステージ・ラッチ回路６４５の出力は、第１のレジスタ
・ファイル６４０には、ＰＷＭ−１Ｐ１第２のレジスタ
●ファイル６４１には、ＰＵＬＳＷ−２Ｐとなる。これ
らのステージ信号によつてＰＷＭの処理とＰＵＬＳＷの
処理を行う。次に、クロック信号φ１＝１で、ステージ
●カウンタ６３０が１つ計数され、さらに、クロック信
号φ２の立上りで、次のステージ信号は、第１のレジス
タ・ファイル６４０には、ＰＮ−１Ｐ１第２のレジスタ
・ファイル６４１にはＵＴＭ−２Ｐとなる。

これらのステージ信号によつてＰＮの処理とＵＴＭの処
理を行うものである。このようにして、ステージ・カウ
ンタ６３０がクロック信号φ１＝１で計数し続けると、
クロック信号φ２の立上りで、ステージ信号が第３表に
応じて出力され、この信号により各処理が行われる。

このように第３表の処理を繰り返すものである。次に、
電動機等の入力データを取込みＣＰＵ５Ｏｌで演算処理
された各パルス出力に応じた基準データを保持している
第１の基準レジスタ群６０１と第２の基準レジスタ群６
０２との詳細な内容を第５表に示す。

また、その構成図を第１１図に示す。すなわち、第１１
図は、基準レジスタ群の構成図である。

ただし、〜ＲＥＧｌは第１の基準レジスタ群内、〜
ＲＥＧ２は第２の基準レジスタ群内。

また、電動機等の瞬時の状態を保持し、カウンタ機能を
有する第１の瞬時レジスタ群６０４と第２の瞬時レジス
タ群６０５の詳細な内容を第６表に示す。また、その構
成図を第１２図に示す。すなわち、第１２図は瞬時レジ
スタ群の構成図である。ただし、〜ＲＥＧｌは第１の瞬時レジスタ群６０４内、〜ＲＥＧ
２は第２の瞬時レジスタ群６０５内。

測定されたデータを保持する出力レジスタ群６１０の詳
細な内容を第７表に示す。また、その構成図を第１３図
に示す。すなわち、第１３図は、出力レジスタ群の構成
図である。

第１および第２の比較回路６１１−Ａｌ６ｌｌ一Ｂの比
較出力を保持する第１および第３の比較出力ラッチ群６
１５，６２０と第２および第４の比較出力ラッチ群６１
６，６２１の詳細な内容を第８表に示し、また、その構
成図を第１４図に示す。

すなわち、第１４図は、比較出力ラッチ群の構成図であ
る。

ただし、〜ＦＦｌは、第１の比較出力ラッチ群６１５、〜ＦＦ２
は、第３の比較出力ラッチ群６２０、〜ＢＦｌは、第２
の比較出力ラッチ群６１６、〜ＢＦ２は、第４の比較出
力ラッチ群６２１。

次に、第１５図は、パルス幅変調信号の発生方法説明図
であり、不等パルスのインバータのゲート信号であるパ
ルス幅変調信号の発生を説明したものである。パルス幅
変調信号の搬送波は、ステージ信号ＰＷＭ−１Ｐの処理
によつて行うＰＷＭＴＲＥＧｌ７２Ｏで発生される。

この搬送波の制御は、第１の瞬時レジスタ群６０４のＰ
ＷＭＴＲＥＧｌ７２Ｏと第１の基準レジスタ群６０１の
ＰＯＲＥＧｌ７Ｏ２とＰｌＲＥＧｌ７Ｏ４によつて行な
われる。

ステージ信号ＰＷＭ−１Ｐの処理のとき、ＰＷＭＴＲＥ
Ｇｌ７２Ｏは無条件にインクリメンタ／デイクリメンタ
６０８によつてインクリメント、もしくはデイクリメン
トされる。

インクリメントとデイクリメントの制御は、第２の比較
出力ラッチ群６１６のＰＯＢＦｌ９ｌ４とＰｌＢＦｌ９
ｌ６によつて行なわれる。

ＰＯＢＦｌ＝１１でセット、ＰｌＢＦｌ＝１でリセット
されるフリップフロップ（図示せず）の出力のＩＮＣ／
ＤＥＣが゜“１゛のとき、ＰＷＭＴＲＥＧｌ７２Ｏは、
インクリメントされ、ＩＮＣ／ＤＥＣが６６『３のとき
、ＰＷＭＴＲＥＧｌ７２Ｏはデイクリメントされる。ま
た、インクリメントされるときは、ＰＷＭＴＲＥＧｌ７
２Ｏは、ＰｌＲＥＧｌ７Ｏ４と比較され、ＰＷＭＴＲＥ
Ｇｌ７２Ｏの保持データがＰｌＲＥＧｌ７Ｏ４の基準デ
ータ以上の条件を満足すると、第１の比較出力ラッチ群
６１５のＰｌＦＦｌ９Ｏ２に“゜１゛をラッチする。

さらに、第２の比較出力ラッチ群６１６のＰｌＢＦｌ９
ｌ６は、ＰｌＦＦｌ９Ｏ２の出力をラッチし、ＰｌＢＦ
ｌ９ｌ６の出力が゜４ｒ゛となる。デイクリメントされ
るときは、ＰＷＭＴＲＥＧｌ７２ＯはＰＯＲＥＧｌ７Ｏ
２と比較され、ＰＷＭＴＲＥＧｌ７２Ｏの保持データ以
下の条件を満足すると、第１の比較出力ラッチ群６１５
のＰＯＦＦｌ９ＯＯに“゜１゛をラッチする。

さらに第２の比較出力ラッチ群６１６のＰＯＢＦｌ９ｌ
４はＰＯＦＦｌ９ＯＯの出力をラッチし、ＰＯＢＦｌ９
ｌ４の出力が４′Ｒ５となる。

第１５図に示すように、ＰＷＭＴＲＥＧｌ７２Ｏの保持
データは、時間と共に変化する。

次に、不等パルスの個数の制御について説明する。

パルス幅変調信号のパルスの個数は、ＰＮ−１Ｐ処理に
よつて行なうＰＮＣＲＥＧｌ７２２で制御される。

第１の瞬時レジスタ群６０４のＰＮＣＲＥＧｌ７２２は
、ＰＯＢＦｌ９ｌ４が“゜１゛のときインクリメントさ
れ、第１の基準レジスタ群６０１のＰＮＲＥＧｌ７Ｏ６
と比較され、ＲＮＣＲＥＧｌ７２２の保持データが、Ｐ
ＮＲＥＧｌ７Ｏ６の基準データ以上の条件を満足すると
、第１の比較出力ラッチ群６１５のＰＮＦＦｌ９Ｏ４に
゛゜１゛をラッチする。

さらに、第２の比較出力ラッチ群６１６のＰＮＢＦｌ９
ｌ８は、ＰＮＦＦｌ９Ｏ４の出力をラッチし、ＰＮＢＦ
ｌ９ｌ８は′６Ｆ゛となる。

また、ＰＮＣＲＥＧｌ７２２は、ＰＮＢＦｌ９ｌ８の出
力が゛１゛のとき、リセットされる。この・ＰＮＢＦｌ
９ｌ８によつてパルスの個数が制御されるものである。
第１６図は、基本波発生回路図であつて、第５図のパル
ス幅変調信号の基本波発生回路６５４を示すものである
。

この基本波発生回路６５４は、３段のシフト・レジスタ
であり、ＰＮＢＦｌ＝１で１段ずつシフトされ、そのシ
フト状態を第１６図のＰＵＩ，ＰＶＩ，ＰＷＩに示して
いる。

つまり、ＰＮＢＦｌ＝１は、電気角で６０度の信号とな
る。

次に、不等パルスの各アームのパルス幅変調信号は、さ
きの第１０図に示すステージ信号ＵＴＭ一２Ｐ，■ＴＭ
−２Ｐ，ＷＴＭ−２Ｐの処理によつて行われる。

これらの処理は、第２のレジスタ・ファイル６４１で行
なうため、搬送波の瞬時データを保持しているＰＷＭＴ
ＲＥＧｌ７２Ｏのデータを使用できない（ＰＷＭＴＲＥ
Ｇｌ７２Ｏは、第１のレジスタ・ファイル６４０に存在
するためである。）。そのため、第１のレジスタ・ファ
イル６４０の・ＰＷＭＴＲＥＧｌ７２Ｏの保持データを
、補助レジスタＴＥＭＰＲＥＧ６４２にも保持し、補助
レジスタＴＥＭＰＲＥＧ６４２の出力データを、第２の
レジスタ・ファイル６４１で使用する。

このことにより、搬送波のデータを第２のレジスタ・ア
イル６４１で使用できることになる。Ｕ相のパルス幅変
調信号を発生するＵＴＭ−２Ｐの処理のとき、変調波に
関するレジスタＤｌＲＥＧ２７Ｏ８，Ｄ２ＲＥＧ２７ｌ
Ｏ，Ｄ３ＲＥＧ２７ｌ２は、変調波選択回路６９０（第
５図）の出力ＭＯＤによつて選ばれる。

第１７図は、上記の変調波選択回路６９０を示す、変調
波選択回路図である。まず、各相の変調波を発生させる
ために変調カウンタ９８０を設ける。

この変調カウンタ９８０は、ＰＯＢＦｌ＝１を計数数す
る。その出力ＳＣＯ〜ＳＣ３で各相の変調波を発生させ
る。そのために、変調波デコーダ９８２により、ＤｌＲ
ＥＧ２７Ｏ８，Ｄ２ＲＥＧ２７ｌＯ，Ｄ３ＲＥＧ２７ｌ
２の選択信号ＤｌＵ，Ｄ２Ｕ，Ｄ３Ｕ，ＤｌＶ，Ｄ２Ｖ
，Ｄ３Ｖ，ＤｌＷ，Ｄ２Ｗ，Ｄ３Ｗを作る。

その変調波デコーダ９８２の詳細な内容を示すものが第
９表である。変調波デコーダ９８２の出力ＳＯＯ−ＳＯ
８をＰｌＢＦｌ＝１で゜゜丁゛となる変調波ラッチ９８
４に保持される。

変調波ラッチ９８４の出力が第５図に示す各相の変調波
となる。

レジスタ選択回路９８６の出力ＭＯＤによつて５各相の
処理、ＵＴＭ−２Ｐ，ＶＴＭ−２Ｐ，ＷＴＭ一２Ｐに応
じて、ＤｌＲＥＧ２７Ｏ８，Ｄ２ＲＥＧ２７ｌＯ，Ｄ３
ＲＥＧ２７ｌ２を選択する。

たとえば、ＵＴＭ−２Ｐの処理のとき、補助レジスタＴ
ＥＭＰＲＥＧ６４２の保持データが、変波のレジスタＤ
ｌＲＥＧ２７Ｏ８，Ｄ２ＲＥＧ２７ｌＯ，Ｄ３ＲＥＧ２
７ｌ２）の基準データ以上の条件を満足すると、第３の
比較出力ラッチ群ＵＰＦＦ２９Ｏ６に４４ｒ゛をラッチ
する。

さらに、第４の比較出力ラッチ群ＵＰＢＥ２９２Ｏは、
ＵＰＦＦ２の出力をラッチし］ＢＦ２の出力は、“゜１
゛となる。ただし、比較結果を第３の比較出力ラッチ群
に保持するのは、搬送波が偶数番目のときのみである。
また、ステージ信号ＶＴＭ−２Ｐ，ＷＴＭ−２Ｐの処理
も同様に動作する。ＵＰＢＦ２９２Ｏ，■ＰＢＦ２９２
２，ＷＰＢＦ２９２４の出力を、出力制御回路６５６に
よつて、パルス幅変調信号Ｕ＋，Ｕ−，Ｖ＋，Ｖ−，Ｗ
＋，Ｗ−を発生させる。

その出力制御回路６５６に係る出力制御回路図を第１８
図に示す。

搬送波と各相の変調波との比較結果を保持しているＵＰ
ＢＦ２９２Ｏ，ＶＰＢＦ２９２２，ＷＰＢＦ２９２４の
出力と、パルス幅変調の各相の基本波ＰＵＩ，ＰＶＩ，
ＰＷＩを、各相それぞれ、排他的論理和（Ｅｘｃｌｕｓ
ｉｖｅＯＲ）をとり、その出力がインバータの上アーム
のパルス幅変調信号Ｕ＋，Ｖ＋，Ｗ＋となる。

また、Ｕ＋，■＋，Ｗ＋の反転が、インバータの下アー
ムのパルス幅変調信号となる。第１９図は、回転数検出
機能説明図で、パルス幅変調信号の発生以外の機能であ
る回転数検出機能を説明したものである。

回転数検出機能は、ある一定時間内の同期化された外部
パルス信号円を計数する方法や処理に係るものである。

一定時間幅を発生させるための第２の瞬時レジスタ群６
０５のＰＵＬＳＷＴＲＥＧ２７２６は、ステージ信号Ｐ
Ｕ？Ｗ−２Ｐで無条件でインクリメントされ、また、第
４の比較出力ラッチ群６２１のＰＵＬＳＷＢＦ２９２６
が４“１゛のときリセットされる。第２の瞬時レジスタ
群６０５の・ＰＵＬＳＷＴＲＥＧ２７２６の保持データ
と第２の基準レジスタ群６０２のＰＵＬＳＷＲＥＧ２７
ｌ４の基準データとを比較し、ＰＵ爲ＷＴＲＥＧ２７２
６の保持データが、ＰＵＬＳＷＲＥＧ２７ｌ４の基準デ
ータ以上の条件を満足するとき、ノ第３の比較出力ラッ
チ群６２０のＰＵＩ．ＳＷＦＦ２９ｌ２に“１゛をラッ
チする。さらに、第４の比較出力ラッチ群６２１のＰＵ
ＬＳＷＢＦ２９２６はＰＵＬＳＷＦＦ２の出力をラッチ
し、ＰＵｌ．ＳＷＢＦ２９２６の出力“゜１゛となり、
ある一定時間幅を得ることができる。ＰＵＬＳＷＢＦ２
９２６の立上りで、ステージ信号ＰＵＬＳ−２Ｐの処理
で同期化された外部パルス信号ＰＳ（外部パルス信号Ｐ
ＬＳを、内部クロック信号に同期化し、立上り、立下り
を示す信号）を計数した第２の瞬時レジスタ群６０５の
ＰＵＬＳＣＲＥＧ２７２４の保持データを、出力レジス
タ群のＰＵＬＳＲＥＧ２６ｌＯＩヒ転送し、書込むもの
である。

その転送信号が、ＭＯＶＥである。次に、第１および第
２の基準レジスタ群６０１，６０２に基準データをセッ
トする方法について説明する。

たとえば、第３図のパルス幅変調信号を発生させるため
には、速度指令を入出力回路３０６でＡ／Ｄ変換し、マ
イクロコンピュータ３０５のＣＰＵ５Ｏｌ内へ取込み、
そのデータに基づいて、速度指令からの周波数に対して
、電動機３０４への実効電圧と不等パルスの個数を計算
処理、あるいはマップ状に記憶されている情報により求
める。

周波数に対して、ＰＯＲＥＧｌ７Ｏ２，ＰｌＲＥＧｌ７
Ｏ４に、データをセットし、さらに、パルスの個数に対
しては、ＰＮＲＥＧｌ７Ｏ６と、実効電圧を決定する変
調波のＤ１〜Ｄ３ＲＥＧ２７Ｏ８〜７１４にデータをセ
ットする。

これらのデータがセットされると、パルス幅変調信号が
発生する。以上、説明したように、本発明に係る上記実
施例によれば、基準レジスタ群、瞬時レジスタ群、比較
回路および比較出力ラッチ群を、ステージ信号により時
分割制御するレジスタ・ファイルにおいて、多数のレジ
スタ●ファイルを設け、ステージ信号により処理頻度の
回数を多くすることにより、より高い分解能のパルス幅
変調信号の基本波周波数で電動機を制御することができ
る効果があ．る。

上述したところをも総合して、本発明によるときは、従
来のものの欠点を解消して、パルス幅変調信号の基本周
波数の分解能を向上させて、電動機の制御を良好なもの
とした電動機の制御方法お・よび、その制御装置の提供
を可能とするものであつて、すぐれた実用的効果を所期
できる卓越した発明ということができる。

【図面の簡単な説明】

第１図は、従来例と本発明との搬送波の発生比較説明図
、第２図は、本発明の一実施例に係る、電動機の可変速
制御装置のブロック図、第３図は、そのインバータ回路
構成図、第４図は、インバータの制御回路の構成図、第
５図は、入出力回路の構成図、第６図は、入出力回路の
タイミング図、第７図は、データバスのインターフェイ
ス回路図、第８図は、アドレス・バスのインターフエ・
イス回路図、第９図は、割込み制御回路図、第１０図は
、ステージ信号の発生回路図、第１１図は、基準レジス
タ群の構成図、第１２図は、瞬時レジスタ群の構成図、
第１３図は、出力レジスタ群の構成図、第１４図は、比
較出力ラッチ群の構成図、第１５図は、パルス幅変調信
号発生方法図、第１６図は、基本波発生回路図、第１７
図は、変調波選択回路図、第１８図は、出力制御回路図
、第１９図は、回転数検出機能説明図である。３０１・・・・・商用電源、３０２・・・・・・整流回
路、３０３・・・・・・インバータ回路、３０４・・・
・・・電動機、３０５・・・・・・マイクロコンピュー
タ、３０６・・・・・・入出力回路、３０７・・・・・
・ゲート増幅器、３０８・・・・・・周波数指令、３０
９・・・・・・電流検出器、３１０・・・・・パルス発
生器、４０１〜４０６・・・・・・インバータのパワー
素子、４０７〜４１２・・・・還流ダイオード、５０１
・・・・・・ＣＰＵｌ５Ｏ２・・・・・ＲＡＭｌ５Ｏ３
・・ＲＯＭｌ５Ｏ４・・・・・・データ・バス、５０５
・・・・・・アドレス●バス、５０６１・●・・コント
ロール●バス、６０１・・・・・・第１の基準レジスタ
群、６０２・・・・・・第２の基準レジスタ群、６０３
・・・・・・データ・バッファ、６０４・・・・・・第
１の瞬時レジスタ群、６０５・・・・・・第２の瞬時レ
ジスタ群、６０６・・・・・・第１のラッチ回路、６０
７・・・・・・第２のラッチ回路、６０８・・・・・・
インクリメンタ／デイクリメンタ、６０９・・・・イン
クリメンタ、６１１−Ａ・・・・・・第１の比較回路、
６１１−Ｂ・・・・・・第２の比較回路、６１４・・第
１の比較回路の比較出力、６１５・・・・・・第１の比
較出力ラッチ群、６１６・・・・・・第２の比較出力ラ
ッチ群、６１９・・・・・・第２の比較回路の比較出力
、６２０・・・・・・第３の比較出力ラッチ群、６２１
・・・・・・第４の比較出力ラッチ群、６３０・・・・
・・ステージ・カウンタ、６４４・・・・・・ステージ
・デコーダ、６４５・・・・ステージ●ラッチ回路、６
４０・・・・・・第１のレジスタ・ファイル、６４１・
・・・・・第２のレジスタ・ファイル、６４２・・・・
・・補助レジスタ、６４３・ノンオーバーラップ回路、
６５０・・・・・・インクリメンタ／デイクリメンタ・
コントローラ、６５２・・・・・・インクリメンタ・コ
ントローラ、６５４・・・・・・基本波発生回路、６５
６・・・・・・出力制御回路、６７０・・・６２１の出
力、６８０・・・・・Ａ／Ｄ変換器、６８１・・・・・
マルチ◆プレクサ●レジスタ、６８２・・・・・アナロ
グ・レジスタ、６８３・・・・・・ステータス・レジス
タ、６８４・・・・・マスク●レジスタ、６８５・・割
込み制御回路、８０４・・・・・・トライステート●バ
ッファ、８０６・・・・・ライト●バス、８０８・・・
リード・バス、９９０・・・・・アドレス・ラッチ回路
、９９４・・・・・選択回路、９９６・・・・・アドレ
ス●デコーダ、７０２，７０４，７０６，７０８，７１
０，７１２，７１４，７２０，７２２，７２４，７２６
，９００，９０２，９０４，９０６，９０８，９１０，
９１２，９１４，９１６，９１８，９２０，９２２，９
２４，９２６・・・・ルジスタ、９８０・・・・・変調
カウンタ、９８２・・・・・変調波デコーダ、９８４・
・・・・変調波ラッチ。

Claims

【特許請求の範囲】１基準データを保持する基準レジスタ群と電動機の瞬
時データを保持する瞬時レジスタ群と比較回路とからな
るレジスタ・ファイルよりパルス幅変調信号を発生する
ようにして電動機を制御するものにおいて、一定クロッ
ク時間で、上記レジスタ・ファイルを搬送波タイマを処
理するレジスタ・ファイルとパルス幅変調信号発生の処
理をするレジスタ・ファイルとに分割して制御せしめる
ようにしたことを特徴とする電動機の制御方法。２特許請求の範囲第１項記載のものにおいて、搬送波
の処理とパルス幅変調信号発生処理の時間を異にするよ
うにしたものである電動機の制御方法。３第１および第２の基準レジスタ群と、電動機の瞬時
の状態を検出し、その検出信号を保持する第１および第
２の瞬時レジスタ群とを備え、前記第１の基準レジスタ
群と第１の瞬時レジスタ群の中から選択された各レジス
タの保持データを比較する第１の比較回路と、上記第２
の基準レジスタ群と第２の瞬時レジスタ群の中から選択
された各レジスタの保持データを比較する第２の比較回
路とを備えるとともに、第１の基準レジスタ、瞬時レジ
スタ、比較回路よりなる第１のレジスタ・フアイルと、
第２の基準レジスタ、瞬時レジスタ、比較回路よりなる
第２のレジスタ・ファイルとのデータの受渡しに供され
る補助レジスタを設けたことを特徴とする電動機の制御
装置。