JPH0632049B2 - マイクロコンピュータ装置 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、レディ信号入力端子を持たず、自らレディ状
態になる機能を有していないＣＰＵを備えたマイクロコ
ンピユータ装置に関するものである。

（従来の技術） 一般に、マイクロコンピユータシステムにおいては、メ
モリや入出力回路に対するアクセスタイムの不足によ
り、あるいは、マルチ化された場合の同時アクセス等に
より、ＣＰＵに「時間待ち」（ＷＡＩＴ）をかけ、ＣＰ
Ｕを一時的な停止状態すなわちレディ状態にする必要が
度々生じる。

一方、ＣＰＵには種々のタイプのものがあり、レディ信
号入力端子を持っているタイプのものであれば、自己の
内部構成に基く機能により自らをレディ状態に置くこと
が可能である。しかし、このような機能を有していない
ＣＰＵを用いる場合は、このＣＰＵに外部レディ回路を
付加することにより、ＣＰＵをレディ状態に置くことが
できるような構成としなければならない。

第５図は、このような外部レディ回路を付加した従来例
を示すブロック図である。この図において、ＣＰＵ１と
しては、例えば、インテル社製No８０５１Ｃのものを用
いており、また、外部レディ回路は、インバータ３及び
ナンドゲート５１により構成されている。

そして、ナンドゲート５１の一方の入力端子には、パル
ス発信器（図示せず）からのクロックパルス信号ＣＰが
入力され、他方の入力端子には、周辺機器（図示せず）
からのレディ信号▲▼が入力されるようになっ
ている。

ＣＰＵ１は２つのシステムクロックパルス入力端子Ｘ
１，Ｘ２を有しており、端子Ｘ１にはナンドゲート５１
の出力信号がそのまま入力され、端子Ｘ２にはナンドゲ
ート５１の出力信号をインバータ３により反転した信号
を入力するようになっている。第６図は、クロックパル
ス信号ＣＰ、レディ信号▲▼、及び端子Ｘ２へ
の入力信号を示したタイムチャートであり、レディ信号
▲▼がＬレベルの間は端子Ｘ２に入力されるシ
ステムクロックパルスもＬレベルとなり、レディ状態に
なっていることを示している。

また、他の従来例として、特開昭６３−１２１９１６号
公報に開示されているものがある。これは、パルス発信
器からのクロックパルスを複数段の分配ユニットにより
分周し、複数の分周クロックを得るようにしたものであ
る。そして、論理ユニットすなわちＣＰＵへのクロック
パルスの出力を停止させる場合は、所定タイミングで、
これらの分配ユニットに停止指令を出力するようにして
いる。

（発明が解決しようとする課題） しかし、第５図に示した従来例の場合、レディ信号▲
▼の入力タイミング如何によっては、第６図に示
したような、パルス幅が非常に短い異常パルス６１が発
生する場合がある。インテル社の８０５１ファミリーに
関するデータブックによれば、「外部クロックドライブ
に関する特性」における高レベル時間及び低レベル時間
の最小値は２０ナノ秒となっているが、第６図の異常パ
ルス６１がこの最小値を満足しない場合が生じることは
充分に考えられる。

また、特開昭６３−１２１９６号公報に開示されている
従来例の場合、システムクロックパルスの原発振を停止
させた後に分周を行う構成となっている。しかし、シス
テムクロックパルスはＣＰＵ以外の他の回路においても
必要となる場合があるが、原発振を停止させたのでは、
これらの他の回路において支障をきたすことがある。

本発明は上記事情に鑑みてなされたものであり、ＣＰＵ
をレディ状態にする場合に、異常パルスの発生を防止
し、且つ、ＣＰＵ以外の他の回路に支障をきたすことが
ないマイクロコンピユータ装置を提供することを目的と
している。

（課題を解決するための手段） 本発明は上記課題を解決するための手段として、レディ
信号入力端子を持たないＣＰＵに外部レディ回路を付設
すると共に、パルス発信器からのシステム・クロックパ
ルスを外部レディ回路を介してＣＰＵに出力し、このＣ
ＰＵをレディ状態にする場合は、外部レディ回路からＣ
ＰＵへのシステム・クロックパルスの出力を所定期間だ
け停止させるマイクロコンピユータ装置において、前記
外部レディ回路として、前記パルス発信器からのシステ
ム・クロックパルスを分周することにより、前記ＣＰＵ
に対して所定パルス幅以上のシステム・クロックパルス
を出力するカウンタ回路を用い、前記ＣＰＵへのシステ
ム・クロックパルスの出力を所定期間だけ停止させる場
合は、このカウンタ回路の動作を停止させることを特徴
とするものである。

（作 用） 上記構成によれば、カウンタ回路を用いてパルス発信器
からのシステムクロックパルスを分周し、所定値以上の
パルス幅を得るようにしているので、パルス幅が非常に
短い異常パルスが発生することを防止できる。

また、パルス発信器の出力を停止するのではなく、カウ
ンタ回路の動作を停止させることにより、ＣＰＵへシス
テムクロックパルスが出力されるのを停止させる構成と
しているので、ＣＰＵ以外の他の回路に支障をきたすこ
とがない。

（実施例） 以下、本発明の実施例を第１図乃至第４図に基き説明す
る。

第１図は第１実施例の構成を示すブロック図であり、第
５図におけるナンドゲート５１をカウンタ２に置き換え
たものである。このカウンタ２には、テキサスインスツ
ルメント社製のＦ１６１（インタフェイス・タイプ番号
ＳＮ７４１６１）タイプのものを用いている。

そしてカウンタ２のクロック端子ＣＰにはパルス発信器
から２４メガヘルツのクロックパルスが入力されると共
に、イネーブル端子Ｐ，Ｔにはレディ信号▲▼
が入力され、出力端子ＱＡからは１２メガヘルツのクロ
ックパルスが出力されるようになっている。なお、チッ
プ・セレクト端子▲▼及びクリア端子▲▼はオ
ン状態になっている。

第２図はカウンタ２の内部構成を示す回路図である。こ
の図におけるカッコ内の数字は、ピン端子を識別するた
めのピン番号である。第１図におけるクロック端子Ｃ
Ｐ，チップ・セレクト端子▲▼，クリア端子▲
▼は、第２図においては、それぞれ、ＣＬＯＣＫ端子
（ピン番号２）、ＬＯＡＤ端子（ピン番号９）、ＣＬＥ
ＡＲ端子（ピン番号１）として示されている。そして、
第１図の構成の場合、第２図のカウンタ２において用い
られる端子はピン番号１，２，７，９，１０，１４だけ
のものとなる。

この第２図の動作を簡単に説明すると、通常の状態の場
合、イネーブル端子Ｐ，ＴにはＨ信号が入力されている
ので最上段のＪＫフリツプフロツプ回路が働き、ＣＬＯ
ＣＫ端子から入力される２４メガヘルツのクロックパル
ス信号が分周されて端子ＱＡから１２メガヘルツのクロ
ックパルス信号が出力される。しかし、イネーブル端子
Ｐ，Ｔにレディ信号としてのＬ信号が入力されると、最
上段のＪＫフリツプフロツプ回路は動作を停止し、端子
ＱＡからはクロックパルス信号が出力されなくなる。

そして、この場合、ＪＫフリツプフロツプ回路の働きに
より第６図に示したような異常パルス６１が発生するこ
とはない。また、ＣＰＵ１をレディ状態にするために、
単にカウンタ２の動作を停止させるだけであり、パルス
発信器の出力を停止させるわけではないので、ＣＰＵ以
外の他の回路に支障をきたすこともない。

第３図は第２実施例の外部レディ回路の構成を示すブロ
ック図である。この外部レディ回路は、第２図と同様の
カウンタ２，４と、インバータ３，５と、オアゲート６
とから構成されており、カウンタ２，４のＡ，Ｂ端子が
接地されると共に、Ｃ，Ｄ端子が５Ｖの直流電流に接続
されている。

次に、この第２実施例の動作を第４図のタイムチャート
を参照しつつ説明する。なお、この実施例では、パルス
発信器から送られてくるクロックパルス信号の周波数は
８０メガヘルツとなっている。

通常の状態の場合、第４図に示すように、チップセレク
ト信号▲▼はＨレベルとなっており、Ｈ信号がオア
ゲート６を介してカウンタ４のＰ，Ｔ端子に入力され
る。一方、このＨ信号はインバータ３を介してカウンタ
２の▲▼端子に入力されている。したがって、通常
の状態では、カウンタ２は動作せず、カウンタ４のみが
動作し、カウンタ４のＱＡ端子からは４０メガヘルツの
クロックパルスが出力される。

しかし、チップセレクト信号▲▼がＨレベルからＬ
レベルに変化すると、カウンタ２の端子▲▼にはＬ
信号が入力される。また、この時点ではリップルキャリ
ー端子ＲＣの出力はＬレベルなので、インバータ５を介
してＨ信号がイネーブル端子Ｐに入力されている。した
がって、カウンタ２が動作可能な状態となり、カウンタ
４が不作動となる。

そして、８０メガヘルツのクロックパルス信号は、カウ
ンタ２の端子ＣＰに入力されるが、カウンタ２内の最上
段のフリツプフロツプ回路から出力される信号は、その
後３つのフリツプフロツプ回路を通って端子ＲＣから出
力される。すなわち、チップセレクト信号▲▼がＨ
レベルからＬレベルに変化した時点から、８０メガヘル
ツのクロックパルスの３サイクル分だけ遅れて端子ＲＣ
の出力がＨレベルになる（第４図の信号ＲＣの波形にお
けるＣ，Ｄ，Ｅ，Ｆは１６進数の数値を示している）。

したがって、第４図に示すように、この期間は、カウン
タ４のＱＡ端子からは４０メガヘルツのクロックパルス
が出力されることはなく、ＣＰＵをレディ状態に置くこ
とができる。

〔発明の効果〕

以上のように、本発明によれば、外部レディ回路として
分周機能を有するカウンタ回路を用い、ＣＰＵをレディ
状態に置く場合は、パルス発信器のパルス出力を停止す
るのではなく、カウンタ回路の動作を停止させる構成と
したので、異常パルスの発生を防止し、且つ、ＣＰＵ以
外の他の回路に支障をきたすことがない装置を実現する
ことができる。

【図面の簡単な説明】

第１図は本発明の第１実施例の構成を示すブロック図、
第２図は第１図におけるカウンタ回路の内部構成を示す
回路図、第３図は本発明の第２実施例の外部レディ回路
の構成を示すブロック図、第４図は第３図の動作を説明
するためのタイムチャート、第５図は従来例の構成を示
すブロック図、第６図は第５図の動作を説明するための
タイムチャートである。 １……ＣＰＵ、２，４……カウンタ回路。

Claims (1)

【特許請求の範囲】
1. 【請求項１】レディ信号入力端子を持たないＣＰＵに外
   部レディ回路を付設すると共に、パルス発信器からのシ
   ステム・クロックパルスを外部レディ回路を介してＣＰ
   Ｕに出力し、このＣＰＵをレディ状態にする場合は、外
   部レディ回路からＣＰＵへのシステム・クロックパルス
   の出力を所定期間だけ停止させるマイクロコンピユータ
   装置において、 前記外部レディ回路として、前記パルス発信器からのシ
   ステム・クロックパルスを分周することにより、前記Ｃ
   ＰＵに対して所定パルス幅以上のシステム・クロックパ
   ルスを出力するカウンタ回路を用い、 前記ＣＰＵへのシステム・クロックパルスの出力を所定
   期間だけ停止させる場合は、このカウンタ回路の動作を
   停止させることを特徴とするマイクロ・コンピユータ装
   置。