JP2618669B2 - 半導体集積回路装置のテストモード設定回路 - Google Patents
半導体集積回路装置のテストモード設定回路Info
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- JP2618669B2 JP2618669B2 JP62331685A JP33168587A JP2618669B2 JP 2618669 B2 JP2618669 B2 JP 2618669B2 JP 62331685 A JP62331685 A JP 62331685A JP 33168587 A JP33168587 A JP 33168587A JP 2618669 B2 JP2618669 B2 JP 2618669B2
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- input
- counter
- clock
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- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】 （技術分野） 本発明はLSIやLSIボードなどの半導体集積回路装置に
内蔵されたテスト回路のテストモードを設定する回路に
関するものである。
内蔵されたテスト回路のテストモードを設定する回路に
関するものである。
（従来技術） LSIなどの半導体集積回路装置にはテスト回路が内蔵
されているものが多い。複数のテストモードをもつテス
ト回路では複数個のテスト端子を必要とする。例えば、
２個のテスト端子をもっている場合、それらのテスト端
子の入力信号のＬレベルとＨレベルの組合せによって４
種類の動作モードを選択することができる。例えば、両
テスト端子がＬレベルに固定された状態をノーマルモー
ドとすれば、他の３種類の状態をテストモードの選択に
使用することができる。ノーマルモードとは半導体集積
回路装置に本来の動作をさせるための動作モードであ
る。
されているものが多い。複数のテストモードをもつテス
ト回路では複数個のテスト端子を必要とする。例えば、
２個のテスト端子をもっている場合、それらのテスト端
子の入力信号のＬレベルとＨレベルの組合せによって４
種類の動作モードを選択することができる。例えば、両
テスト端子がＬレベルに固定された状態をノーマルモー
ドとすれば、他の３種類の状態をテストモードの選択に
使用することができる。ノーマルモードとは半導体集積
回路装置に本来の動作をさせるための動作モードであ
る。
しかし、半導体集積回路装置の多ピン化が進み、パッ
ケージの規格などによりピン数が限られてくると、テス
トピン（テスト端子）を多く設けられないようになって
くる。
ケージの規格などによりピン数が限られてくると、テス
トピン（テスト端子）を多く設けられないようになって
くる。
テストピンは本来はないほうがパッケージのピンを有
効に使用できる。
効に使用できる。
（目的） 本発明はテスト回路を内蔵した半導体集積回路装置に
おいて、テスト回路だけに使用されるテスト端子を設け
ず、リセット端子をリセット端子としてもテスト端子と
しても使用できるようにするテストモード設定回路を提
供することを目的とするものである。
おいて、テスト回路だけに使用されるテスト端子を設け
ず、リセット端子をリセット端子としてもテスト端子と
しても使用できるようにするテストモード設定回路を提
供することを目的とするものである。
（構成） 本発明ではリセット端子に入力される信号のパルス幅
をクロック端子から入力される基本クロックで計測し、
リセット端子から入力される信号のパルス幅に対応した
テストモードを選択するとともに、そのパルス幅が一定
のパルス幅を越えた場合は本来のリセットパルスが発生
して半導体集積回路装置のシステム全体を初期化するよ
うに構成する。
をクロック端子から入力される基本クロックで計測し、
リセット端子から入力される信号のパルス幅に対応した
テストモードを選択するとともに、そのパルス幅が一定
のパルス幅を越えた場合は本来のリセットパルスが発生
して半導体集積回路装置のシステム全体を初期化するよ
うに構成する。
本発明のテストモード設定回路の構成を第１図に示
す。
す。
１はカウンタであり、クロック信号を計数し、その計
数値を表わす信号を出力するとともに、計数値が所定値
に達したときにリセットを指示するキャリーアウト信号
を発生する。２はデコーダであり、カウンタ１の計数値
を表わす信号を入力し、対応するテストモードを指示す
る信号を出力する。３はカウント信号発生回路であり、
リセット端子RESに入力される信号とクロック端子CLKに
入力されるクロック信号とを入力し、カウンタ１に計数
動作を行なわせるカウント信号を出力する。４はクロッ
ク禁止回路であり、カウンタ１からキャリーアウト信号
が出されたときカウンタ１へのクロック信号の入力を禁
止する。
数値を表わす信号を出力するとともに、計数値が所定値
に達したときにリセットを指示するキャリーアウト信号
を発生する。２はデコーダであり、カウンタ１の計数値
を表わす信号を入力し、対応するテストモードを指示す
る信号を出力する。３はカウント信号発生回路であり、
リセット端子RESに入力される信号とクロック端子CLKに
入力されるクロック信号とを入力し、カウンタ１に計数
動作を行なわせるカウント信号を出力する。４はクロッ
ク禁止回路であり、カウンタ１からキャリーアウト信号
が出されたときカウンタ１へのクロック信号の入力を禁
止する。
以下、実施例について具体的に説明する。
第２図は一実施例を表わす。
６はリセット端子RESであり、リセット端子６にはテ
スタから矩形波信号が入力される。リセット端子６に入
力された信号は２段のインバータ回路７で波形整形され
てＤフリップフロップ８に入力される。フリップフロッ
プ８のＱ出力端子は次段のＤフリップフロップ９の入力
端子に接続されている。
スタから矩形波信号が入力される。リセット端子６に入
力された信号は２段のインバータ回路７で波形整形され
てＤフリップフロップ８に入力される。フリップフロッ
プ８のＱ出力端子は次段のＤフリップフロップ９の入力
端子に接続されている。
13はクロック端子CLKであり、クロック端子13にはテ
スタから基本クロック信号が入力される。クロック端子
13に入力されたクロック信号は２段のインバータ14で波
形整形される。
スタから基本クロック信号が入力される。クロック端子
13に入力されたクロック信号は２段のインバータ14で波
形整形される。
フリップフロップ8,9のクロック入力端子CKには波形
整形されたクロック信号が入力される。フリップフロッ
プ９のＱ出力端子はインバータ10を経てカウンタ１のイ
ネーブル端子T,Pに接続されている。
整形されたクロック信号が入力される。フリップフロッ
プ９のＱ出力端子はインバータ10を経てカウンタ１のイ
ネーブル端子T,Pに接続されている。
フリップフロップ８の出力端子とフリップフロップ
９のＱ出力端子はそれぞれAND回路11の入力端子に接続
されている。AND回路11の出力端子はインバータ12を経
てカウンタ１のロード端子▲▼に接続されている。
９のＱ出力端子はそれぞれAND回路11の入力端子に接続
されている。AND回路11の出力端子はインバータ12を経
てカウンタ１のロード端子▲▼に接続されている。
カウンタ１のクロック端子CKにはAND回路20の出力端
子が接続され、クロック信号がAND回路20を経て入力さ
れる。
子が接続され、クロック信号がAND回路20を経て入力さ
れる。
カウンタ１は、ロード端子にＬレベルの信号が入力さ
れることによってカウンタ１内が「０」にロードされ、
イネーブル端子T,PにＨレベルの信号が入力されている
期間にクロック端子に入力されるクロック信号を計数す
る。
れることによってカウンタ１内が「０」にロードされ、
イネーブル端子T,PにＨレベルの信号が入力されている
期間にクロック端子に入力されるクロック信号を計数す
る。
フリップフロップ8,9、インバータ10,12及びAND回路1
1によってカウント信号発生回路３を構成している。
1によってカウント信号発生回路３を構成している。
カウンタ１は16まで計数することができる。出力端子
QA〜QDの４ビットの出力で表わされる16進の出力信号は
デコーダ２に入力される。デコーダ２では入力した４ビ
ットの計数値に対して、16進の「０」をノーマルモード
とし、「１」から「Ｆ」をテストモードとするモード指
示信号を出力する。
QA〜QDの４ビットの出力で表わされる16進の出力信号は
デコーダ２に入力される。デコーダ２では入力した４ビ
ットの計数値に対して、16進の「０」をノーマルモード
とし、「１」から「Ｆ」をテストモードとするモード指
示信号を出力する。
カウンタ１ではその出力が「Ｆ」になるとキャリーア
ウト信号COが発生する。キャリーアウト端子COはNAND回
路15の一方の入力端子に接続されており、NAND回路15の
他方の入力端子にはフリップフロップ９の出力につなが
るインバータ10の出力端子が接続されている。NAND回路
15の出力信号はReset1信号としてチップ全体を初期化す
るためのリセット信号として使用されるとともに、Ｄフ
リップフロップ16の入力端子に入力されている。フリッ
プフロップ16のクロック入力端子CKには波形整形された
クロック信号が入力される。フリップフロップ16のＱ出
力端子はインバータ17を経てRSフリップフロップ18のリ
セット端子に接続されている。フリップフロップ18のセ
ット端子にはAND回路11の出力端子が接続され、フリッ
プフロップ18の出力端子はインバータ19を経てAND回路2
0の一方の入力端子に接続されている。AND20の他方の入
力端子には波形整形されたクロック信号が入力される。
AND回路20の出力端子はカウンタ１のクロック入力端子C
Kに接続されている。
ウト信号COが発生する。キャリーアウト端子COはNAND回
路15の一方の入力端子に接続されており、NAND回路15の
他方の入力端子にはフリップフロップ９の出力につなが
るインバータ10の出力端子が接続されている。NAND回路
15の出力信号はReset1信号としてチップ全体を初期化す
るためのリセット信号として使用されるとともに、Ｄフ
リップフロップ16の入力端子に入力されている。フリッ
プフロップ16のクロック入力端子CKには波形整形された
クロック信号が入力される。フリップフロップ16のＱ出
力端子はインバータ17を経てRSフリップフロップ18のリ
セット端子に接続されている。フリップフロップ18のセ
ット端子にはAND回路11の出力端子が接続され、フリッ
プフロップ18の出力端子はインバータ19を経てAND回路2
0の一方の入力端子に接続されている。AND20の他方の入
力端子には波形整形されたクロック信号が入力される。
AND回路20の出力端子はカウンタ１のクロック入力端子C
Kに接続されている。
NAND回路15、フリップフロップ16,18、インバータ17,
19及びAND回路20はクロック禁止回路４を構成してい
る。
19及びAND回路20はクロック禁止回路４を構成してい
る。
次に、本実施例に動作について説明する。
第３図はリセット端子に入力される信号のパルス幅が
基本クロック信号の周期の２倍以上で３倍未満の場合を
示している。基本クロック信号の周期は立上りから次の
立上りまでとする。N1〜N8は第２図における各部の信号
を表わし、QA〜QDはカウンタ１の出力を表わしている。
基本クロック信号の周期の２倍以上で３倍未満の場合を
示している。基本クロック信号の周期は立上りから次の
立上りまでとする。N1〜N8は第２図における各部の信号
を表わし、QA〜QDはカウンタ１の出力を表わしている。
N1にはリセット端子６に加えられた信号が波形整形さ
れて現われる。フリップフロップ8,9によってAND回路11
の出力であるN5には１クロック分のパルスが発生し、イ
ンバータ12を経てカウンタ１のロード端子に入力され、
カウンタ１を「０」にロードする。また、インバータ10
の出力であるN4の信号によってカウンタ１がイネーブル
状態となる。カウンタ１がイネーブル状態となっている
期間に入力されるクロック信号（N8）の立上りは矢印で
示される２回であるので、カウンタ１は16進で「２」ま
で計数することができる。カウンタ１が「２」まで計数
した時点でN4のイネーブル信号がＨレベルからＬレベル
に変化するため、カウンタ１の出力値は「２」で固定さ
れる。
れて現われる。フリップフロップ8,9によってAND回路11
の出力であるN5には１クロック分のパルスが発生し、イ
ンバータ12を経てカウンタ１のロード端子に入力され、
カウンタ１を「０」にロードする。また、インバータ10
の出力であるN4の信号によってカウンタ１がイネーブル
状態となる。カウンタ１がイネーブル状態となっている
期間に入力されるクロック信号（N8）の立上りは矢印で
示される２回であるので、カウンタ１は16進で「２」ま
で計数することができる。カウンタ１が「２」まで計数
した時点でN4のイネーブル信号がＨレベルからＬレベル
に変化するため、カウンタ１の出力値は「２」で固定さ
れる。
したがって、カウンタ１の出力QA〜QDは第３図に示され
るレベルに固定され、デコーダ２はこの信号をデコード
し、テストモード２を選択するテストモード信号を出力
する。
るレベルに固定され、デコーダ２はこの信号をデコード
し、テストモード２を選択するテストモード信号を出力
する。
次に、第４図によりリセット端子RESに入力される信
号のパルス幅が基本クロック信号の周期の16倍以上の場
合について説明する。
号のパルス幅が基本クロック信号の周期の16倍以上の場
合について説明する。
第３図と同様にして、カウンタ１がクロック信号を計
数していき、その計数値が「Ｆ」になった時点でキャリ
ーアウト信号（N9）が発生し、Reset1に１クロック分の
パルスが発生し、これによりチップ全体にリセットがか
けられる。同時に、Reset1のパルスをフリップフロップ
16で１クロック分遅延させた信号（N11）によりRSフリ
ップフロップ18をリセットし、カウンタ１に入力される
クロック信号（N8）を禁止する。これにより、カウンタ
１の出力QA〜QDは全てＬレベルに固定されたままとな
り、デコーダ２の出力はノーマルモードに固定される。
数していき、その計数値が「Ｆ」になった時点でキャリ
ーアウト信号（N9）が発生し、Reset1に１クロック分の
パルスが発生し、これによりチップ全体にリセットがか
けられる。同時に、Reset1のパルスをフリップフロップ
16で１クロック分遅延させた信号（N11）によりRSフリ
ップフロップ18をリセットし、カウンタ１に入力される
クロック信号（N8）を禁止する。これにより、カウンタ
１の出力QA〜QDは全てＬレベルに固定されたままとな
り、デコーダ２の出力はノーマルモードに固定される。
このように、リセット端子RESに入力される信号のパ
ルス幅が基本クロック信号の周期の16倍以上の場合は、
テストモードを選択せず、チップは通常の動作となる。
ルス幅が基本クロック信号の周期の16倍以上の場合は、
テストモードを選択せず、チップは通常の動作となる。
第２図の実施例においては、カウンタ１、デコーダ２
及び基本クロック信号を種々に組み合せることにより、
さらに多くのテストモード出力を作り出すことが可能で
ある。
及び基本クロック信号を種々に組み合せることにより、
さらに多くのテストモード出力を作り出すことが可能で
ある。
（効果） 本発明では、リセット端子に入力される信号のパルス
幅をクロック端子から入力される基本クロックで計測
し、リセット端子から入力される信号のパルス幅に対応
したテストモードを選択するとともに、そのパルス幅が
一定のパルス幅を越えた場合は本来のリセットパルスが
発生して半導体集積回路装置のシステム全体を初期化す
るように構成したので、テスト端子が不要になり、端子
を有効に利用できるようになる。
幅をクロック端子から入力される基本クロックで計測
し、リセット端子から入力される信号のパルス幅に対応
したテストモードを選択するとともに、そのパルス幅が
一定のパルス幅を越えた場合は本来のリセットパルスが
発生して半導体集積回路装置のシステム全体を初期化す
るように構成したので、テスト端子が不要になり、端子
を有効に利用できるようになる。
また、１個の端子からの入力信号により複数のテスト
モードを実現することができる。
モードを実現することができる。
第１図は本発明を示すブロック図、第２図は一実施例を
示す回路図、第３図及び第４図はそれぞれ一実施例の動
作を説明する各部の波形図である。 １……カウンタ、２……デコーダ、３……カウント信号
発生回路、４……クロック禁止回路。
示す回路図、第３図及び第４図はそれぞれ一実施例の動
作を説明する各部の波形図である。 １……カウンタ、２……デコーダ、３……カウント信号
発生回路、４……クロック禁止回路。
Claims (1)
- 【請求項１】クロック信号を計数し、その計数値を表わ
す信号を出力するとともに、計数値が所定値に達したと
きにリセットを指示するキャリーアウト信号を発生する
カウンタと、カウンタの計数値を表わす信号を入力し、
対応するテストモードを指示する信号を出力するデコー
ダと、リセット端子に入力される信号とクロック端子に
入力されるクロック信号とを入力し、カウンタに計数動
作を行なわせるカウント信号を出力するカウント信号発
生回路と、キャリーアウト信号が出されたときカウンタ
へのクロック信号の入力を禁止するクロック禁止回路と
を備えた半導体集積回路装置のテストモード設定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62331685A JP2618669B2 (ja) | 1987-12-25 | 1987-12-25 | 半導体集積回路装置のテストモード設定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62331685A JP2618669B2 (ja) | 1987-12-25 | 1987-12-25 | 半導体集積回路装置のテストモード設定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01170874A JPH01170874A (ja) | 1989-07-05 |
| JP2618669B2 true JP2618669B2 (ja) | 1997-06-11 |
Family
ID=18246434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62331685A Expired - Lifetime JP2618669B2 (ja) | 1987-12-25 | 1987-12-25 | 半導体集積回路装置のテストモード設定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2618669B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0391038A (ja) * | 1989-09-04 | 1991-04-16 | Sharp Corp | 集積回路 |
| JPH04316136A (ja) * | 1991-04-16 | 1992-11-06 | Nec Corp | 半導体集積回路のリセット回路 |
| JPH06118143A (ja) * | 1992-10-01 | 1994-04-28 | Matsushita Electron Corp | テストモード設定回路およびテストモード設定方法 |
| JP5451205B2 (ja) * | 2009-06-23 | 2014-03-26 | スパンション エルエルシー | 半導体装置 |
-
1987
- 1987-12-25 JP JP62331685A patent/JP2618669B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01170874A (ja) | 1989-07-05 |
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