JP3006024B2 - 半導体集積回路装置の交流特性テスト回路 - Google Patents
半導体集積回路装置の交流特性テスト回路Info
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- JP3006024B2 JP3006024B2 JP2098118A JP9811890A JP3006024B2 JP 3006024 B2 JP3006024 B2 JP 3006024B2 JP 2098118 A JP2098118 A JP 2098118A JP 9811890 A JP9811890 A JP 9811890A JP 3006024 B2 JP3006024 B2 JP 3006024B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置の交流特性テスト回路に
関し、特にディジタル集積回路装置の交流特性テスト回
路に関する。
関し、特にディジタル集積回路装置の交流特性テスト回
路に関する。
従来、ディジタル集積回路装置の交流特性の良否は、
通常、集積回路装置が正常動作を行うに必要な最小のク
ロックパルス幅の大きさで判断される。
通常、集積回路装置が正常動作を行うに必要な最小のク
ロックパルス幅の大きさで判断される。
第３図は従来の半導体集積回路装置の交流特性テスト
回路図を示すものである。これによると、テストされる
トグルフリップフロップ（TFF）１はリセット信号a2で
まず初期化され、ついで出力端子OUTレベルがクロック
入力端子Ｃに入力される規定パルス幅のテストクロック
パルスa1で変化するか否かが観察される。すなわち、こ
のテスト回路では、テストクロックパルスa1にこのトグ
ルフリッフロップ（TFF）１が感応しトグルフリップフ
ロップとしての機能が正常に行われた場合は、出力端子
OUTのレベルが“0"→“1"→“0"→…と変化し、また、
反応にトグルフリップフロップの特性が悪くて感応しな
い場合は、出力レベルに変化が起こらず、依然として
“0"のままという結果が得られる。従って、これら２つ
の相反する出力論理の結果を観察することによって、ト
グルフリップフロップの如きディジタル集積回路装置の
最小クロックパルス幅に関する感応特性を知ることが可
能となる。
回路図を示すものである。これによると、テストされる
トグルフリップフロップ（TFF）１はリセット信号a2で
まず初期化され、ついで出力端子OUTレベルがクロック
入力端子Ｃに入力される規定パルス幅のテストクロック
パルスa1で変化するか否かが観察される。すなわち、こ
のテスト回路では、テストクロックパルスa1にこのトグ
ルフリッフロップ（TFF）１が感応しトグルフリップフ
ロップとしての機能が正常に行われた場合は、出力端子
OUTのレベルが“0"→“1"→“0"→…と変化し、また、
反応にトグルフリップフロップの特性が悪くて感応しな
い場合は、出力レベルに変化が起こらず、依然として
“0"のままという結果が得られる。従って、これら２つ
の相反する出力論理の結果を観察することによって、ト
グルフリップフロップの如きディジタル集積回路装置の
最小クロックパルス幅に関する感応特性を知ることが可
能となる。
しかしながら、この従来の交流特性テスト回路は、パ
ルス幅を異にする２種類以上のクロックパルスを常に必
要としており、また、テストクロックパルスをテストす
べき対象の半導体集積回路装置に直接入力せしめる回路
構成がとられているので、狭いパルス幅のクロックパル
スを発生することが難しい通常のICテスタ等によって
は、ディジタル集積回路装置にとって最も重要な最小ク
ロックパルス幅に関する感応特性をテストすることがで
きない。すなわち、高度のテスト回路を構成する場合は
きわめて狭いパルス幅のクロックパルスを発生できるパ
ルス発振器が必要となるので高価なものとなる。
ルス幅を異にする２種類以上のクロックパルスを常に必
要としており、また、テストクロックパルスをテストす
べき対象の半導体集積回路装置に直接入力せしめる回路
構成がとられているので、狭いパルス幅のクロックパル
スを発生することが難しい通常のICテスタ等によって
は、ディジタル集積回路装置にとって最も重要な最小ク
ロックパルス幅に関する感応特性をテストすることがで
きない。すなわち、高度のテスト回路を構成する場合は
きわめて狭いパルス幅のクロックパルスを発生できるパ
ルス発振器が必要となるので高価なものとなる。
本発明の目的は、上記の情況に鑑み、パルス幅の比較
的大きなクロックパルスを用いてディジタル集積回路装
置の最小クロックパルス幅に関する感応特性を求めるこ
とのできる半導体集積回路装置の交流特性テスト回路を
提供することである。
的大きなクロックパルスを用いてディジタル集積回路装
置の最小クロックパルス幅に関する感応特性を求めるこ
とのできる半導体集積回路装置の交流特性テスト回路を
提供することである。
本発明によれば、半導体集積回路装置の交流特性テス
ト回路は、テストすべきディジタル集積回路装置の内部
論理回路を初期化するに充分なパルス幅をもつ一つのテ
ストクロックパルスを発生するパルス発生回路と、立上
がり、立下がりに伝播時間差を有する複数個の同相出力
ゲートからなる段構成のゲート回路とを備え、前記ディ
ジタル集積回路装置を前記一つのテストクロックパルス
で初期化すると共に、該一つのテストクロックパルスの
前記段構成ゲート回路による通過パルスを前記ディジタ
ル集積回路装置の論理動作入力クロックとすることを含
んで構成される。
ト回路は、テストすべきディジタル集積回路装置の内部
論理回路を初期化するに充分なパルス幅をもつ一つのテ
ストクロックパルスを発生するパルス発生回路と、立上
がり、立下がりに伝播時間差を有する複数個の同相出力
ゲートからなる段構成のゲート回路とを備え、前記ディ
ジタル集積回路装置を前記一つのテストクロックパルス
で初期化すると共に、該一つのテストクロックパルスの
前記段構成ゲート回路による通過パルスを前記ディジタ
ル集積回路装置の論理動作入力クロックとすることを含
んで構成される。
本発明によれば、テストすべきディジタル集積回路装
置の内部論理回路の初期化およびテスト論理動作は、一
つのクロックパルスを共有して行われる。また、テスト
のための論理動作入力クロックは段構成ゲート回路の立
上がり、立下がり伝播時間差を適宜選択し、また段数を
選択することにより、任意のパルス幅をもつように選定
される。従って、テスト回路を簡易化し得るのみなら
ず、ディジタル半導体集積回路装置の最小クロックパル
ス幅に関する感応特性を充分に明らかにすることができ
る。
置の内部論理回路の初期化およびテスト論理動作は、一
つのクロックパルスを共有して行われる。また、テスト
のための論理動作入力クロックは段構成ゲート回路の立
上がり、立下がり伝播時間差を適宜選択し、また段数を
選択することにより、任意のパルス幅をもつように選定
される。従って、テスト回路を簡易化し得るのみなら
ず、ディジタル半導体集積回路装置の最小クロックパル
ス幅に関する感応特性を充分に明らかにすることができ
る。
以下図面を参照して本発明を詳細に説明する。
第１図は本発明の一実施例を示す半導体集積回路装置
の交流特性テスト回路図である。本実施例によれば、本
発明をトグルフリップフロップ（TFF）に実施した場合
が示される。本実施例によれば、トグルフリップフロッ
プ（TFF）１を初期化するのに充分なパルス幅をもつ共
通のテストクロックパルスa0と、立上がり、立下がりの
伝播時間に差をもつ複数個の同相出力ゲートG1〜Gnの段
構成回路とが準備される。ここで、テストすべきトグル
フリップフロップ（TFF）１のリセット端子Ｒにはテス
トクロックパルスa0がそのままの形で入力され、また、
クロック入力端子Ｃには同相出力ゲートG1〜Gnの段構成
回路を通過したテストクロックパルスa0の通過パルスが
入力される。一般に、同相出力のゲート回路はCMOS,EC
L,BiCMOSを含め如何なる半導体構造をとろうとも、パル
ス動作における立上がり伝播時間と立下がり伝播時間と
が相違し、出力パルスがこれにより広がったり狭くなっ
たりするのが通常である。この程度は集積回路装置の製
造プロセスが悪くなるほど助長される。従って、この立
上がり伝播時間と立下がり伝播時間とが相違する性質を
利用すると、同相出力ゲートG1〜Gnの段構成回路をパル
ス幅縮小回路として動作させることができる。
の交流特性テスト回路図である。本実施例によれば、本
発明をトグルフリップフロップ（TFF）に実施した場合
が示される。本実施例によれば、トグルフリップフロッ
プ（TFF）１を初期化するのに充分なパルス幅をもつ共
通のテストクロックパルスa0と、立上がり、立下がりの
伝播時間に差をもつ複数個の同相出力ゲートG1〜Gnの段
構成回路とが準備される。ここで、テストすべきトグル
フリップフロップ（TFF）１のリセット端子Ｒにはテス
トクロックパルスa0がそのままの形で入力され、また、
クロック入力端子Ｃには同相出力ゲートG1〜Gnの段構成
回路を通過したテストクロックパルスa0の通過パルスが
入力される。一般に、同相出力のゲート回路はCMOS,EC
L,BiCMOSを含め如何なる半導体構造をとろうとも、パル
ス動作における立上がり伝播時間と立下がり伝播時間と
が相違し、出力パルスがこれにより広がったり狭くなっ
たりするのが通常である。この程度は集積回路装置の製
造プロセスが悪くなるほど助長される。従って、この立
上がり伝播時間と立下がり伝播時間とが相違する性質を
利用すると、同相出力ゲートG1〜Gnの段構成回路をパル
ス幅縮小回路として動作させることができる。
本実施例の場合では、トグルフリップフロップ１がク
ロックパルスの立上がり波形（ポジティブ・エッジ）で
動作するので、同相出力ゲートG1〜Gnには立下がり伝播
時間より立上がり伝播時間の方が大きいものが選択され
る。例えば、ゲート１段当りの立上がり伝播時間を2.5n
S、立下がり伝播時間を2.0nSとすると、ゲート１段当り
0.5nSだけ出力パルス幅を狭くすることができる。従っ
て、通常のICテスタが発生するパルス幅20nSのパルスを
テストクロックパルスa0として用いたとしても、この同
相出力ゲートを20段並べればテスト回路が必要とする例
えばクロック最小パルス規格幅10nSのパルスを容易に発
生することが可能である。すなわち、上記実施例におい
て、トグルフリップフロップ１の最小クロックパルス幅
の感度が10nS以上に劣化した場合、フリップブロップ１
は動作せず出力端子OUTのレベルは“0"のまま変化しな
いことになる。
ロックパルスの立上がり波形（ポジティブ・エッジ）で
動作するので、同相出力ゲートG1〜Gnには立下がり伝播
時間より立上がり伝播時間の方が大きいものが選択され
る。例えば、ゲート１段当りの立上がり伝播時間を2.5n
S、立下がり伝播時間を2.0nSとすると、ゲート１段当り
0.5nSだけ出力パルス幅を狭くすることができる。従っ
て、通常のICテスタが発生するパルス幅20nSのパルスを
テストクロックパルスa0として用いたとしても、この同
相出力ゲートを20段並べればテスト回路が必要とする例
えばクロック最小パルス規格幅10nSのパルスを容易に発
生することが可能である。すなわち、上記実施例におい
て、トグルフリップフロップ１の最小クロックパルス幅
の感度が10nS以上に劣化した場合、フリップブロップ１
は動作せず出力端子OUTのレベルは“0"のまま変化しな
いことになる。
第２図は本発明の他の実施例を示す半導体集積回路装
置の交流特性テスト回路図である。本実施例によれば、
トグルフリップフロップ１の初期状態を“1"レベルに設
定した場合が示される。本実施例ではトグルフリップフ
ロップ１が正常に動作した場合、出力端子OUTには反転
レベルの“0"が検出される。
置の交流特性テスト回路図である。本実施例によれば、
トグルフリップフロップ１の初期状態を“1"レベルに設
定した場合が示される。本実施例ではトグルフリップフ
ロップ１が正常に動作した場合、出力端子OUTには反転
レベルの“0"が検出される。
以上は本発明をトグルフリップフロップのテストに実
施した場合を説明したが、その他のフリップフロップ，
ラッチその他の論理出力回路をもつディジタル集積回路
に対してもきわめて容易に実施することが可能である。
施した場合を説明したが、その他のフリップフロップ，
ラッチその他の論理出力回路をもつディジタル集積回路
に対してもきわめて容易に実施することが可能である。
以上詳細に説明したように、本発明によれば、通常の
ICテスタが発生し得る比較的広いパルス幅の単一クロッ
クのみでディジタル集積回路装置の交流特性テスト回路
が容易に構成される。この際、ゲート回路の段数を調整
することによりテストすべき集積回路に対するテストク
ロックの最小クロックパルス幅を任意に選定することが
できるので、ディジタル集積回路のパルス動作特性を余
すところなくテストし得る効果を有する。
ICテスタが発生し得る比較的広いパルス幅の単一クロッ
クのみでディジタル集積回路装置の交流特性テスト回路
が容易に構成される。この際、ゲート回路の段数を調整
することによりテストすべき集積回路に対するテストク
ロックの最小クロックパルス幅を任意に選定することが
できるので、ディジタル集積回路のパルス動作特性を余
すところなくテストし得る効果を有する。
第１図は本発明の一実施例を示す半導体集積回路装置の
交流特性テスト回路図、第２図は本発明の他の実施例を
示す半導体集積回路装置の交流特性テスト回路図、第３
図は従来の半導体集積回路装置の交流特性テスト回路図
である。 １……トグルフリップフロップ（TFF）、 a0……テストクロックパルス、 G1〜Gn……立上がりと立下がりに伝播時間差をもつ同相
出力ゲート。
交流特性テスト回路図、第２図は本発明の他の実施例を
示す半導体集積回路装置の交流特性テスト回路図、第３
図は従来の半導体集積回路装置の交流特性テスト回路図
である。 １……トグルフリップフロップ（TFF）、 a0……テストクロックパルス、 G1〜Gn……立上がりと立下がりに伝播時間差をもつ同相
出力ゲート。
Claims (1)
- 【請求項１】テストすべきディジタル集積回路装置の内
部論理回路を初期化するに充分なパルス幅をもつ一つの
テストクロックパルスを発生するパルス発生回路と、立
上がり、立下がりに伝播時間差を有する複数個の同相出
力ゲートからなる段構成のゲート回路とを備え、前記デ
ィジタル集積回路装置を前記一つのテストクロックパル
スで初期化すると共に、該一つのテストクロックパルス
の前記段構成ゲート回路による通過パルスを前記ディジ
タル集積回路装置の論理動作入力クロックとすることを
特徴とする半導体集積回路装置の交流特性テスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2098118A JP3006024B2 (ja) | 1990-04-13 | 1990-04-13 | 半導体集積回路装置の交流特性テスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2098118A JP3006024B2 (ja) | 1990-04-13 | 1990-04-13 | 半導体集積回路装置の交流特性テスト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03295481A JPH03295481A (ja) | 1991-12-26 |
| JP3006024B2 true JP3006024B2 (ja) | 2000-02-07 |
Family
ID=14211388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2098118A Expired - Fee Related JP3006024B2 (ja) | 1990-04-13 | 1990-04-13 | 半導体集積回路装置の交流特性テスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3006024B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7145347B2 (en) * | 2004-08-31 | 2006-12-05 | International Business Machines Corporation | Method and apparatus for measuring transfer characteristics of a semiconductor device |
-
1990
- 1990-04-13 JP JP2098118A patent/JP3006024B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03295481A (ja) | 1991-12-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |