JPH0329871A - 論理集積回路 - Google Patents
論理集積回路Info
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- JPH0329871A JPH0329871A JP1163951A JP16395189A JPH0329871A JP H0329871 A JPH0329871 A JP H0329871A JP 1163951 A JP1163951 A JP 1163951A JP 16395189 A JP16395189 A JP 16395189A JP H0329871 A JPH0329871 A JP H0329871A
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- Japan
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- clock
- gate
- input
- circuit
- terminal
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- 238000012360 testing method Methods 0.000 claims abstract description 42
- 230000003111 delayed effect Effects 0.000 claims abstract description 10
- 239000000872 buffer Substances 0.000 abstract description 8
- 238000000034 method Methods 0.000 abstract description 7
- 238000003491 array Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 210000001550 testis Anatomy 0.000 description 2
- 238000003745 diagnosis Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、半導体集積回路のテスト技術に関し、例えば
ＣＭＯＳゲートアレイのような論理ＬＳＩにおける高周
波テスト回路に利用して有効な技術に関する。
ＣＭＯＳゲートアレイのような論理ＬＳＩにおける高周
波テスト回路に利用して有効な技術に関する。
［従来の技術］
ゲートアレイのような論理ＬＳＩのテスティング（診断
）の一つにＬＳＩの最高動作周波数を調べる高周波テス
トがある。従来市販されているＬＳＩテスタは、上記高
周波テス１〜の他に、適当なテストパターンを入力して
出力を監視し、論理が正しく動作するか否か検査するロ
ジックテストやＤＣパラメータテスト等複数の検査を行
なえるように構或されている。
）の一つにＬＳＩの最高動作周波数を調べる高周波テス
トがある。従来市販されているＬＳＩテスタは、上記高
周波テス１〜の他に、適当なテストパターンを入力して
出力を監視し、論理が正しく動作するか否か検査するロ
ジックテストやＤＣパラメータテスト等複数の検査を行
なえるように構或されている。
しかしながら、高周波テス１−に関しては、常にデバイ
スの性能の方がＬＳＩテスタの性能よりも先行している
のが現状であり、この傾向は将来的にも続くものと予想
される。
スの性能の方がＬＳＩテスタの性能よりも先行している
のが現状であり、この傾向は将来的にも続くものと予想
される。
そこで、従来の高周波テスｉ〜ではテスタの性能よりも
動作速度の速いデバイスをテス１・する場合、■テスタ
で測定できる周波数までしか保証しないか、■計算上動
作すればテストしない、あるいは■ＬＳＩ上の一部の回
路についてのみ高速性をテストすることで最高動作周波
数を決定していた。
動作速度の速いデバイスをテス１・する場合、■テスタ
で測定できる周波数までしか保証しないか、■計算上動
作すればテストしない、あるいは■ＬＳＩ上の一部の回
路についてのみ高速性をテストすることで最高動作周波
数を決定していた。
なお、ＬＳＩの診断システムに関する発明としては特願
昭６２−７１４２５号がある。
昭６２−７１４２５号がある。
［発明が解決しようとする課題］
上記のような高周波テスト方式のうち、■の方式にあっ
ては、保証された周波数よりもはるかに高速動作が可能
なことがあるため、ＬＳＩの性能を十分に発揮させるこ
とができないとという問題点がある。また■や■の方式
では実際の動作テストもしくは全体の動作テス１・を行
なわずに最高周波数を保証しているため、プロセスのバ
ラツキ等により実際のＬＳＩは保証されたはずの周波数
で正しく動作しないことがあるという問題点があった。
ては、保証された周波数よりもはるかに高速動作が可能
なことがあるため、ＬＳＩの性能を十分に発揮させるこ
とができないとという問題点がある。また■や■の方式
では実際の動作テストもしくは全体の動作テス１・を行
なわずに最高周波数を保証しているため、プロセスのバ
ラツキ等により実際のＬＳＩは保証されたはずの周波数
で正しく動作しないことがあるという問題点があった。
この発明の目的は、対象となるＬＳＩの動作速度がテス
タの最高動作速度よりも速い場合においても、テスタの
限界速度以上の動作周波数テストを行なえるようなＬＳ
Ｉテスト技術を提供することにある。
タの最高動作速度よりも速い場合においても、テスタの
限界速度以上の動作周波数テストを行なえるようなＬＳ
Ｉテスト技術を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
［課題を解決するための手段コ
本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
を説明すれば、下記のとおりである。
すなわち、外部から供給されるクロックパルスを４分の
１周期だけ遅延させる遅延手段と、この遅延手段で遅延
されたクロックパルスと遅延される前のクロックパルス
とを入力信号とする排他的論理和回路とを設け、テスト
モード時にこの排他的論理和回路の出力信号をクロック
として内部ロジック回路に供給し、動作させるようにす
るものである。
１周期だけ遅延させる遅延手段と、この遅延手段で遅延
されたクロックパルスと遅延される前のクロックパルス
とを入力信号とする排他的論理和回路とを設け、テスト
モード時にこの排他的論理和回路の出力信号をクロック
として内部ロジック回路に供給し、動作させるようにす
るものである。
［作用］
上記した手段によれば、排他的論理和回路の出力信号は
、遅延手段における遅延時間に相当する３ 間だけハイレベルになるため、入力されたクロックパル
スの２分の１の周期のパルスが出力されるようになり、
これをクロックとして内部ロジック回路を動作させるこ
とによりテスタから倣給されるクロックの２倍の周波数
のテステイングが可能となる。
、遅延手段における遅延時間に相当する３ 間だけハイレベルになるため、入力されたクロックパル
スの２分の１の周期のパルスが出力されるようになり、
これをクロックとして内部ロジック回路を動作させるこ
とによりテスタから倣給されるクロックの２倍の周波数
のテステイングが可能となる。
また、遅延手段と排他的論理和回路の組合せ回路をｎ段
（ｎは正の整数）接続させることにより外部クロックの
２°倍の周波数のクロックを形或してテストすることが
できる。
（ｎは正の整数）接続させることにより外部クロックの
２°倍の周波数のクロックを形或してテストすることが
できる。
［実施例］
第１図には本発明の第１の実施例の回路が示されている
。
。
第ｌ図において、１はゲートアレイのような論理ＬＳＩ
におけるクロック入力端子で、このクロック入力端子１
に接続された入カバッファ２の次段には、イクスクルー
シブＯＲゲート３と、遅延手段４とが接続されている。
におけるクロック入力端子で、このクロック入力端子１
に接続された入カバッファ２の次段には、イクスクルー
シブＯＲゲート３と、遅延手段４とが接続されている。
この遅延手段４の後段には、別の端子５および入カバツ
ファ６を介して外部より入力されるテストモード制御信
号ＴＥ一４− ＳＴによって制御されるＡＮＤゲート７が接続され、こ
のＡＮＤゲート７の出力信号が上記イクスクルーシブＯ
Ｒゲート３の他方の入力端子に供給されている。
ファ６を介して外部より入力されるテストモード制御信
号ＴＥ一４− ＳＴによって制御されるＡＮＤゲート７が接続され、こ
のＡＮＤゲート７の出力信号が上記イクスクルーシブＯ
Ｒゲート３の他方の入力端子に供給されている。
上記遅延手段４は、ＣＲ時定数回路もしくは複数のゲー
１・回路を複数個直列接続した回路等で構成され、遅延
手段４とＡＮＤゲート７の遅延時間の和ｔｐｄが入力ク
ロックＣＬＫの４分の１周期となるように素子定数や接
続ゲート段数が決定されている。具体的には、例えば入
カクロックＣＬＫの周波数が４． ０ Ｍ Ｈｚである
ときは、遅延時間ｔｐｄは約６ｎ秒に設定される。なお
、８は通常動作時に上記入力端子５をロウレベルに固定
するためのプルダウン抵抗である。
１・回路を複数個直列接続した回路等で構成され、遅延
手段４とＡＮＤゲート７の遅延時間の和ｔｐｄが入力ク
ロックＣＬＫの４分の１周期となるように素子定数や接
続ゲート段数が決定されている。具体的には、例えば入
カクロックＣＬＫの周波数が４． ０ Ｍ Ｈｚである
ときは、遅延時間ｔｐｄは約６ｎ秒に設定される。なお
、８は通常動作時に上記入力端子５をロウレベルに固定
するためのプルダウン抵抗である。
次に、上記回路の動作を説明する。
外部のテスタ等から第２図（Ａ）に示すような周波数４
０ＭＨｚのクロツクＣＬＫが、入力端子１に供給され、
入力端子５に入力されているテストモード制御信号ＴＥ
ＳＴが第２図（Ｂ）のようにハイレベルに変化されたと
する。すると、端子１より入力されたクロックＣＬＫが
遅延手段４で遅延されてＡＮＤゲー１−７に供給される
。従って、ＡＮＤゲート７の出力信号ｂは第２図（Ｃ）
のようにクロックＣＬＫよりも６ｎ秒（約４分の上周期
）遅れて変化するようになる。そのため、遅延される前
のクロックＣ Ｌ Ｋと遅延された後の信号を入力信号
とするイクスクルーシブＯＲゲート３の出力信号Ｃは、
第２図（Ｄ）のごとくクロックＣＬＫの２分のｌ周期の
パルスとなる。このパルスが、内部ロジック回路のフリ
ップフロップ等にラッチクロツクとして供給される。そ
の結果，ＬＳＩを入力クロックＣＬＫの２倍の周波数で
テスト動作させることができる。
０ＭＨｚのクロツクＣＬＫが、入力端子１に供給され、
入力端子５に入力されているテストモード制御信号ＴＥ
ＳＴが第２図（Ｂ）のようにハイレベルに変化されたと
する。すると、端子１より入力されたクロックＣＬＫが
遅延手段４で遅延されてＡＮＤゲー１−７に供給される
。従って、ＡＮＤゲート７の出力信号ｂは第２図（Ｃ）
のようにクロックＣＬＫよりも６ｎ秒（約４分の上周期
）遅れて変化するようになる。そのため、遅延される前
のクロックＣ Ｌ Ｋと遅延された後の信号を入力信号
とするイクスクルーシブＯＲゲート３の出力信号Ｃは、
第２図（Ｄ）のごとくクロックＣＬＫの２分のｌ周期の
パルスとなる。このパルスが、内部ロジック回路のフリ
ップフロップ等にラッチクロツクとして供給される。そ
の結果，ＬＳＩを入力クロックＣＬＫの２倍の周波数で
テスト動作させることができる。
なお、テス１・モード中、他のデータ入力端子には外部
クロックＣ Ｌ Ｋと同一周期で変化するテストパター
ンを入れてやればよく、クロック入力端子１と同じよう
に遅延手段４やイクスクルーシブＯＲゲート３を設けて
やらなくても出力を監視していれば周波数テストの結果
がわかる。
クロックＣ Ｌ Ｋと同一周期で変化するテストパター
ンを入れてやればよく、クロック入力端子１と同じよう
に遅延手段４やイクスクルーシブＯＲゲート３を設けて
やらなくても出力を監視していれば周波数テストの結果
がわかる。
また、上記実施例の回路では、入力端子５にプルダウン
抵抗８が接続されているので、ユーザーシステムに組み
込むときは、これをＮＣピンとしておけば．ＡＮＤゲー
ト７の出力信号は常にロウレベルとなり、クロック入力
端子１に入力された動作クロック信号がそのまま内部ロ
ジック回路へ伝わるようにされる。
抵抗８が接続されているので、ユーザーシステムに組み
込むときは、これをＮＣピンとしておけば．ＡＮＤゲー
ト７の出力信号は常にロウレベルとなり、クロック入力
端子１に入力された動作クロック信号がそのまま内部ロ
ジック回路へ伝わるようにされる。
第３図には本発明の第２の実施例が示されている。
この実施例では上記実施例におけるイクスクルーシブＯ
Ｒゲート３と遅延手段４およびＡＮＤゲート７の組合せ
回路を２段縦続接続させ、後段のＡＮＤゲート７′の制
御信号を別のテストモード制御端子５′より入力させる
ようになっている。
Ｒゲート３と遅延手段４およびＡＮＤゲート７の組合せ
回路を２段縦続接続させ、後段のＡＮＤゲート７′の制
御信号を別のテストモード制御端子５′より入力させる
ようになっている。
この実施例においては、端子５に入力されるテストモー
ド制御信号ＴＥＳＴＩ又は端子５′より入力されるテス
トモード制御信号ＴＥＳＴ２のいずれか一方をハイレベ
ルにしてやれば、イクスクルーシブＯＲゲート３′の出
力端子からは入力端子１より入力れたクロックＣＬＫの
２分の１の周７ー 御信号ＴＥＳＴＩおよびＴＥＳＴ２の両方をハイレベル
にしてやると、入力されたクロックＣ Ｌ Ｋの４分の
１の周期のパルスがイクスクルーシブＯＲゲート３′か
ら内部ロジック回路へ供給され、外部クロックの４倍の
周波数で動作させることができる。
ド制御信号ＴＥＳＴＩ又は端子５′より入力されるテス
トモード制御信号ＴＥＳＴ２のいずれか一方をハイレベ
ルにしてやれば、イクスクルーシブＯＲゲート３′の出
力端子からは入力端子１より入力れたクロックＣＬＫの
２分の１の周７ー 御信号ＴＥＳＴＩおよびＴＥＳＴ２の両方をハイレベル
にしてやると、入力されたクロックＣ Ｌ Ｋの４分の
１の周期のパルスがイクスクルーシブＯＲゲート３′か
ら内部ロジック回路へ供給され、外部クロックの４倍の
周波数で動作させることができる。
このように、イクスクルーシブ○Ｒゲー１〜３と遅延手
段４及びＡＮＤゲー１−７の組を複数段設けることによ
り、内部クロックの周波数を２ｎ倍（２倍、４倍、８倍
、・・・・）に高めることができる。
段４及びＡＮＤゲー１−７の組を複数段設けることによ
り、内部クロックの周波数を２ｎ倍（２倍、４倍、８倍
、・・・・）に高めることができる。
なお、内部クロックの周波数を固定とし、外部から選択
できるようにしなくてもよい場合には、２段目以降のＡ
ＮＤゲート７１，７１１，・・・・は省略することかが
できる。また、省略する代わりに各ＡＮＤゲート７．７
’ ．７”，・・・・に共通のテス１・モード制御信号
ＴＥＳＴを供給させるようにしてもよい。
できるようにしなくてもよい場合には、２段目以降のＡ
ＮＤゲート７１，７１１，・・・・は省略することかが
できる。また、省略する代わりに各ＡＮＤゲート７．７
’ ．７”，・・・・に共通のテス１・モード制御信号
ＴＥＳＴを供給させるようにしてもよい。
第４図には本発明の第３の実施例を示す。
この実施例は、クロック入力端子１とテス１・制８一
御用端子５に接続された入カバッファ２および６の出力
信号をイクスクルーシブＯＲゲート３に入力させるよう
にしたものである。クロック入力端子王に入力されるク
ロックＣＬＫよりも４分の工周期遅れたクロックＣＬＫ
’ を外部で形成してテスト制御端子５に入力させてや
れば、イクスクルーシブＯＲゲート３の出力信号は、ク
ロックＣＬＫの２分の１の周期のパルスとなる。通常の
テスタにあっては、互いに位相が４分の１周期ずれた２
つのクロックを形或し出力することは比較的容易に行な
えるようになっているので、この実施例の実現は容易で
ある。
信号をイクスクルーシブＯＲゲート３に入力させるよう
にしたものである。クロック入力端子王に入力されるク
ロックＣＬＫよりも４分の工周期遅れたクロックＣＬＫ
’ を外部で形成してテスト制御端子５に入力させてや
れば、イクスクルーシブＯＲゲート３の出力信号は、ク
ロックＣＬＫの２分の１の周期のパルスとなる。通常の
テスタにあっては、互いに位相が４分の１周期ずれた２
つのクロックを形或し出力することは比較的容易に行な
えるようになっているので、この実施例の実現は容易で
ある。
なお、外部から互いに位相が４分の工周期ずれた２つの
クロツクを形或して入力させる代わりに、第４図におけ
る入カバッファ２と６の遅延時間に４分の１周期の位相
差が生じるように素子定数を決定してやることで、同様
の効果を得ることもできる。
クロツクを形或して入力させる代わりに、第４図におけ
る入カバッファ２と６の遅延時間に４分の１周期の位相
差が生じるように素子定数を決定してやることで、同様
の効果を得ることもできる。
以」二説明したように」二記実施例は、外部から供させ
る遅延手段と、この遅延手段で遅延されたクロックパル
スと遅延されないクロックパルスとを入力信号とする排
他的論理和回路とを設け、テストモート時にこの排他的
論理和回路の出力信号をクロックとして内部ロジック回
路に供給して動作させるようにしたので、排他的論理和
回路の出力信号は、遅延手段における遅延時間に相当す
る間だけハイレベルになるため、入力されたクロックパ
ルスの２分の１の周期のパルスが出力されるようになり
、これをクロックとして内部ロジック回路を動作させる
ことによりテスタから供給されるクロックの２倍の周波
数のテスティングが可能となる。
る遅延手段と、この遅延手段で遅延されたクロックパル
スと遅延されないクロックパルスとを入力信号とする排
他的論理和回路とを設け、テストモート時にこの排他的
論理和回路の出力信号をクロックとして内部ロジック回
路に供給して動作させるようにしたので、排他的論理和
回路の出力信号は、遅延手段における遅延時間に相当す
る間だけハイレベルになるため、入力されたクロックパ
ルスの２分の１の周期のパルスが出力されるようになり
、これをクロックとして内部ロジック回路を動作させる
ことによりテスタから供給されるクロックの２倍の周波
数のテスティングが可能となる。
また、遅延手段と排他的論理和回路の組合せ回路をｎ段
（ｎは正の整数）接続させることにより外部クロックの
２°倍の周波数のクロックを形或することができるとい
う効果がある。
（ｎは正の整数）接続させることにより外部クロックの
２°倍の周波数のクロックを形或することができるとい
う効果がある。
以」二本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は」−記実施例い範囲で種
々変更可能であることはいうまでもない。例えば上記実
施例では、排他的論理和回路としてイクスクルーシブ○
Ｒゲー１〜を、また論理積回路としてＡＮＤゲートを用
いているが、イクスクルーシブ○Ｒゲー１−の代わりに
イクスクルーシブＮＯＲゲートを、またＡＮＤゲートの
代わりにＮＡＮＤゲートをそれぞれ用いるようにしても
よレ）。
具体的に説明したが、本発明は」−記実施例い範囲で種
々変更可能であることはいうまでもない。例えば上記実
施例では、排他的論理和回路としてイクスクルーシブ○
Ｒゲー１〜を、また論理積回路としてＡＮＤゲートを用
いているが、イクスクルーシブ○Ｒゲー１−の代わりに
イクスクルーシブＮＯＲゲートを、またＡＮＤゲートの
代わりにＮＡＮＤゲートをそれぞれ用いるようにしても
よレ）。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるゲートアレイに適用
した場合について説明したがこの発明はそれに限定され
るものでなく、論理集積回路一般に利用することができ
る。
をその背景となった利用分野であるゲートアレイに適用
した場合について説明したがこの発明はそれに限定され
るものでなく、論理集積回路一般に利用することができ
る。
［発明の効果］
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。
て得られる効果を簡単に説明すれば下記のとおりである
。
すなわち、対象となるＬ Ｓ Ｉの動作速度がテスタの
最高動作速度よりも速い場合においても、テスタの限界
速度以上の動作周波数テストを行なえ１１ るようになる。
最高動作速度よりも速い場合においても、テスタの限界
速度以上の動作周波数テストを行なえ１１ るようになる。
第１図は本発明の第１の実施例を示す回路図、第２図は
そのテストモード時の動作タイミングを示すタイムチャ
−１・、 第３図は本発明の第２の実施例を示す回路図、第４図は
本発明の第３の実施例を示す回路図である。 １・・・・クロック入力端子、２，５・・・・入カバツ
ファ、３・・・・排他的論理和回路、４・・・・遅延手
段、７・・・・論理積回路。 １２
そのテストモード時の動作タイミングを示すタイムチャ
−１・、 第３図は本発明の第２の実施例を示す回路図、第４図は
本発明の第３の実施例を示す回路図である。 １・・・・クロック入力端子、２，５・・・・入カバツ
ファ、３・・・・排他的論理和回路、４・・・・遅延手
段、７・・・・論理積回路。 １２
Claims (1)
- 【特許請求の範囲】 １、互いに４分の１周期だけ位相のずれた２つのクロッ
クパルスを入力信号とする排他的論理和回路を備え、こ
の排他的論理和回路の出力信号をクロックとして動作す
るように構成されていることを特徴とする論理集積回路
。 ２、クロック入力端子に接続された遅延手段を有し、上
記クロックパルスの一方は、上記端子へ入力されたクロ
ックパルスを上記遅延手段により遅延させることによっ
て形成されるようにされていることを特徴とする請求項
１記載の論理集積回路。 ３、テストモード制御用端子と、この端子に入力された
信号を制御信号とする論理積回路とを備え、上記遅延手
段で遅延されたクロックパルスがこの論理積回路を介し
て上記排他的論理和回路に供給されるようにされている
ことを特徴とする請求項２記載の論理集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1163951A JPH0329871A (ja) | 1989-06-28 | 1989-06-28 | 論理集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1163951A JPH0329871A (ja) | 1989-06-28 | 1989-06-28 | 論理集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0329871A true JPH0329871A (ja) | 1991-02-07 |
Family
ID=15783924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1163951A Pending JPH0329871A (ja) | 1989-06-28 | 1989-06-28 | 論理集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0329871A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0862297A (ja) * | 1994-08-26 | 1996-03-08 | Nec Corp | ディジタル信号処理ｌｓｉテスト回路 |
| US5726950A (en) * | 1996-02-22 | 1998-03-10 | Mitsubishi Denki Kabushiki Kaisha | Synchronous semiconductor memory device performing input/output of data in a cycle shorter than an external clock signal cycle |
| CN1086350C (zh) * | 1996-05-17 | 2002-06-19 | 本田技研工业株式会社 | 小型摩托车的吸入空气的吸入结构 |
-
1989
- 1989-06-28 JP JP1163951A patent/JPH0329871A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0862297A (ja) * | 1994-08-26 | 1996-03-08 | Nec Corp | ディジタル信号処理ｌｓｉテスト回路 |
| US5726950A (en) * | 1996-02-22 | 1998-03-10 | Mitsubishi Denki Kabushiki Kaisha | Synchronous semiconductor memory device performing input/output of data in a cycle shorter than an external clock signal cycle |
| CN1086350C (zh) * | 1996-05-17 | 2002-06-19 | 本田技研工业株式会社 | 小型摩托车的吸入空气的吸入结构 |
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