JP5296352B2 - Ｐｄ−ｓｏｉテクノロジにおけるスイッチング遅延ヒストリ効果のインライン計測の方法及び装置 - Google Patents

Description

本発明は、一般に、集積回路デバイスに関し、より具体的には、集積回路デバイスにおけるスイッチング遅延ヒストリ効果の計測のためのインライン技術に関する。

部分空乏型シリコン・オン・インシュレータ（ＰＤ−ＳＯＩ）テクノロジにおける相補型金属酸化膜半導体（ＣＭＯＳ）回路において、遅延は、そのスイッチングのヒストリに依存する。回路が数ミリ秒（ｍｓ）又はそれ以上の間アイドルであった後に、最初にスイッチングする場合、回路は、数ナノ秒（ｎｓ）以内に再びスイッチングする場合よりも、長い又は短い遅延を有することになる。この回路の第１のスイッチングを、本明細書においては１ＳＷと呼び、第２のスイッチングを、本明細書においては２ＳＷと呼ぶ。同じ回路が、規則的に（on a regular basis）、数ナノ秒又はそれ以下の時間ごとにスイッチングする場合、回路は、定常状態動作の第３の遅延特性を有することになり、これを本明細書においてはＳＳと呼ぶ。これらの効果は、ＳＯＩヒストリとして知られており、ＰＤ−ＳＯＩ回路の性能を正確に特徴付けるために計測する必要がある。

ＳＯＩヒストリの計測は、数ｎｓの幅とピコ秒（ｐｓ）の時間解像度をもつ入力パルスを必要とするが、例えば、非特許文献１を参照されたい。典型的には、このような計測は、高速探査技術及び装置を用いて、有限のハードウェアに対するベンチテストとして行われている。これらの計測は、騒音、遮蔽及び試験時間に付随する問題のため、製造環境における加工中に実行することは困難である。ベンチ計測は、ＰＤ−ＳＯＩヒストリが現在のＣＭＯＳ技術においては１０〜１５％であることが多く、デバイス設計と強い相関があることを示している。ウェハ全体にわたるヒストリの変化は、５％を超えることがある。

近年、直流信号の入力及び出力による、自動較正式の、自動タイミング（self-timed）技術を用いてＳＯＩヒストリを計測する方法が記述されており、例えば、非特許文献２を参照されたい。解像度が１％のヒストリ計測は、高周波数装置を用いずに達成可能である。この設計は、実現しており、現在、ヒストリに対する製法及び統計的変動の影響を理解するためのデータを集めるために、製造環境において日常的に使用されている。この方法では、１ＳＷ遅延と２ＳＷ遅延の間の部分差（fractional difference）のみを計測する。１ＳＷ遅延及び２ＳＷ遅延に対してＳＳ遅延がどこに存在するかという問題は、この構造体によっては具体的に取り組まれず、実際の１ＳＷ及び２ＳＷ遅延自体も計測されない。

テクノロジは、ＳＳ遅延を与える１つ又は複数のリング・オシレータ（ＲＯ）の性能によって評価されることが多い。現在のところ、ＳＳ遅延と１ＳＷ及び２ＳＷ遅延との間の差異は、適切に設計され活性化されたディレイ・チェーン（ＤＬＣ）構造体に対する時間分解ベンチテスト計測のみから得ることができる。例として、図１は、１３０ナノメートル（ｎｍ）ＰＤ−ＳＯＩテクノロジにおけるインバータ・チェーン実験に関するベンチテスト・データを示す図である。ここで、１ＳＷ−ＳＳ、２ＳＷ−ＳＳ、及び１ＳＷ−２ＳＷのヒストリとして表される１ＳＷ、２ＳＷ及びＳＳのスイッチング・シーケンスについての百分率遅延差は、全て、公称動作電圧ＶＤＤ＝１．２Ｖである電源電圧ＶＤＤの関数としてプロットされている。１ＳＷ−２ＳＷヒストリは、１．１Ｖ周辺でピークに達する。低いＶＤＤにおいては、ヒストリの大部分は、２ＳＷのＳＳに比べての加速に関連し、他方、高いＶＤＤでは、ヒストリの大部分は、１ＳＷのＳＳに対する減速に関係していることは注目に値する。ＶＤＤ＝１．２Ｖにおいて、同じくＲＯによって計測されるＳＳ遅延は、１ＳＷ及び２ＳＷの遅延の平均よりも約３．５％大きくなり、他方、ＶＤＤ＝１．８Ｖにおいては、３．５％小さくなる。

Ketchen他、"Circuit and Technique forCharacterizing Switching Delay History Effects in Silicon on Insulator LogicGates,"Review of Scientific Instruments、第７５巻、７６８−７７１頁、２００４年３月 Ketchen他、"High Speed Test Structures forIn-Line Process Monitoring and Model Calibration,"Proc.2005 IEEE International Conference on Microelectronic Test Structures、３３−３８頁、２００５年４月

１ＳＷ−２ＳＷヒストリのみの計測でも、遅延の変動性に関するかなりの知見が得られるが、このヒストリをＳＳ遅延と相関させることはできない。従って、１ＳＷ−ＳＳ及び２ＳＷ−ＳＳのヒストリを同様に、標準的なパラメトリック・テスタ上でインライン・テストとして日常的に計測することを可能とするテスト構造体を開発することは、重要であり、価値がある。

本発明は、ＰＤ−ＳＯＩテクノロジにおける定常状態遅延を基準とするスイッチング遅延ヒストリ効果のインライン計測のための技術を提供する。
例えば、本発明の１つの態様において、集積回路デバイスにおけるスイッチング遅延ヒストリ効果のインライン計測の方法が提供される。パルスがディレイ・チェーンに送出される。パルスは、リング・オシレータの信号と実質的に同期される。ディレイ・チェーン及びリング・オシレータは、ディレイ・チェーンの遠端に対応するリング・オシレータ上の規定されたポイントまで、実質的に同一のゲートを含む。リング・オシレータ内の信号のエッジが横切るゲートの数と、ディレイ・チェーン内の対応するパルスのエッジが横切るゲートの数との少なくとも１つの差が、パルスがディレイ・チェーンの遠端に到達したときに計測される。集積回路デバイスにおける１つ又は複数のスイッチング・ヒストリが、信号のエッジ及び対応するパルスのエッジが横切るゲートの数における少なくとも１つの計測された差に従って、決定される。

少なくとも１つの差を計測するために、リング・オシレータ内の信号の立上りエッジ及び立下りエッジの遅延と、ディレイ・チェーン内のパルスの立上りエッジの遅延との部分差（fractional difference）を決定することができる。さらに、集積回路デバイスにおける１つ又は複数の遅延を、遅延の部分差及びリング・オシレータの発振周波数に従って決定することができる。

本発明の別の態様により、集積回路デバイスが提供される。この集積回路デバイスは、複数のゲート及び１つの発振周期を有するリング・オシレータと、リング・オシレータの信号と実質的に同期されたパルスを発生するための、リング・オシレータと一体化されたパルス発生回路とを含む。集積回路デバイスは、さらに、ディレイ・チェーンの遠端に対応するリング・オシレータの規定されたポイントまでの、このリング・オシレータと実質的に同じゲートを有するディレイ・チェーンを含む。ディレイ・チェーンは、パルス発生回路と電気的に接続されてリング・オシレータの信号と同期されたパルスを受信する。最後に、集積回路デバイスは、リング・オシレータ及びディレイ・チェーンに電気的に接続された信号遅延計測回路を含み、パルスがディレイ・チェーンの遠端に到達したとき、リング・オシレータ内の信号のエッジが横切ったゲートの数と、ディレイ・チェーン内の対応するパルスのエッジが横切ったゲートの数との、少なくとも１つの計測された差に従って、集積回路デバイスにおける１つ又は複数のスイッチングを決定する。

本発明のこれら及び他の目的、特徴及び利点は、添付の図面と関連して理解されるべき、以下の例証的な実施形態の詳細な説明から、当業者には明らかとなる。

ＰＤ−ＳＯＩテクノロジで製作されたＣＭＯＳゲートにおける１ＳＷ−ＳＳ、２ＳＷ−ＳＳ及び１ＳＷ−２ＳＷヒストリを計測するための集積回路デバイスが提供される。本発明の実施形態では、１ＳＷ遅延、２ＳＷ遅延及びＳＳ遅延の相対的な大きさに関係なく、計測が行われる。このような実施形態は、数ｎｓの発振周期を有するリング・オシレータ（ＲＯ）と、ディレイ・チェーン（ＤＬＣ）と、ＲＯの信号と同期してＤＬＣにパルスを送出する回路と、パルスの立上り及び立下りエッジの位置を、対応するＲＯの信号のエッジを基準にして計測する回路とからなる。ＳＳ遅延を基準とする１ＳＷ遅延及び２ＳＷ遅延における差、並びにこれらの遅延の絶対値は、両方ともに、ＲＯ及びＤＬＣ内に使用される反転ＣＭＯＳゲートの遅延を単位として決定される。ＳＳゲート遅延は、数ＭＨｚに分割した後で既製の周波数カウンタにより容易に計測することができるＲＯの発振周波数から抽出されるが、例えば、非特許文献２を参照されたい。計測されたＲＯのＳＳゲート遅延は、次いで、１ＳＷ及び２ＳＷのゲート遅延の絶対値、並びに１ＳＷ−ＳＳ及び２ＳＷ−ＳＳの遅延差を決定するために用いられる。

回路は、直流のＤＣ入力及び出力のみを必要とし、且つ、全ての計測が標準的なパラメトリック・テスタ上でインライン・テストとして行えるように、構成される。ＲＯ及びＤＬＣの両方は、同一の反転ゲートを含み、物理的にきわめて近接して配置される。ＲＯの発振周期（数ｎｓ）の半分に等しい幅のパルスが、ＲＯを循環する第２の信号に同期されてＤＬＣに送出される。このパルスがＤＬＣの末端に到達するタイミングは、ＲＯを巡回する対応するパルスを基準にして、ゲート遅延の単位で決定される。ＤＬＣ内のゲート数と、ＲＯ内の信号が横切る対応するゲート数との間の部分差は、パルスの先端(立上りエッジ)に関する１ＳＷ−ＳＳヒストリ、及びパルスの終端(立下りエッジ)に関する２ＳＷ−ＳＳヒストリの尺度である。ゲートのＳＳ遅延は、ＲＯの発振周波数から直接決定することができるので、１ＳＷ遅延及び２ＳＷ遅延もまた決定することができる。

ここで、図２を参照すると、図は、本発明の実施形態によるＲＯ及びＤＬＣの構成を示す。ＲＯ２０２は、大きな数のｎ個の同一の反転ステージ、例えば、約千個のステージを含む。その定常発振状態において、ＲＯ２０２は、一定の発振周波数ｆ＝１／（２ｎτ）を有し、ここでτはステージ毎の遅延である。ＲＯ２０２と同じステージを含むＤＬＣ２０４は、ＲＯ２０２から幅１／（２ｆ）の単一のパルスをポイントＡで受信し、このパルスはＤＬＣ２０４の末端のポイントＢｄまで進行する。回路の設計によって、ＤＬＣ２０４内のＡからノードＢｄまでの構成及び公称遅延は、ＲＯ２０２内のＡからＢｒまでの経路の構成及び公称遅延と同じである。

ここで図３を参照すると、図は、本発明の実施形態による、図２のポイントＡ、Ｂｄ、及びＢｒにおける波形を示す。この実施例及びこの後の議論において、比較するポイントは偶数個の反転ステージで隔てられていると仮定する。図３の波形（ａ）は、ポイントＡにおける定常状態の方形波を示し、他方、図３の波形（ｂ）は、パルス・セレクタ／シンクロナイザ回路によって選抜されてＤＬＣに送出されるパルス３０６を示す。図３の波形（ｃ）は、ポイントＢｒにおけるＲＯの波形を示し、これは時間にしてＤ０＝ＭτだけＡにおける波形から変位しており、ここでＭはＡとＢｒの間のゲートの数である。図３の波形（ｄ）は、ポイントＢｄに到達したときの、ＤＬＣ内のパルス３０６を示す。以前のスイッチング・ヒストリに対する遅延依存性がなかったとすれば、ポイントＢｄにおけるパルス３０６は、幅ＷＡのままであるはずであり、ポイントＢｒにおけるＲＯ波形の対応するパルスと完全に同期したままのはずであり、ポイントＡにおける波形から時間でＤ０だけ変位しているはずである。ヒストリ効果が存在すると、ポイントＢｄにおけるパルス３０６は、ＷＡよりも大きな又は小さな新しい幅ＷＢｄを有する。パルス３０６の立上りエッジ及び立下りエッジの両方が、ポイントＢｒにおけるＲＯ波形の対応するエッジに対して変位する可能性がある。ディレイ・チェーンに沿った立上り１ＳＷ遷移エッジの遅延はＤ１であり、一方、立下り２ＳＷ遷移エッジの遅延はＤ２である。対応するヒストリ値は、以下のように定義される。
Ｈ（１ＳＷ−ＳＳ）＝（Ｄ１−Ｄ０）／Ｄ０ （１）
Ｈ（２ＳＷ−ＳＳ）＝（Ｄ２−Ｄ０）／Ｄ０ （２）
Ｈ（１ＳＷ−２ＳＷ）＝（Ｄ１−Ｄ２）／Ｄ０ （３）

図３の波形（ｄ）内のパルス３０６は、１ＳＷ遅延＞２ＳＷ遅延（ＷＢｄ＜ＷＢｒ＝ＷＡ）の場合であり、その公称作動電圧における典型的な１３０ｎｍ、９０ｎｍ及び６５ｎｍのＰＤ−ＳＯＩテクノロジを表し、図１に示されるデータと調和するものである。さらに、ＢｄにおけるＤＬＣ波形は、ＢｒにおけるＲＯ波形の対応するパルスによって跨がれている。その代わりに１ＳＷ遅延＜２ＳＷ遅延の場合には、パルスは、ＤＬＣに沿って進行するにつれて広がることになり、Ｂｒ及びＢｄにおける波形を比較すると、ＷＢｄ＞ＷＢｒ＝ＷＡとなる。初めのうちは、本発明の説明される実施形態は、図３に示されるようなＷＢｄ＜ＷＢｒの場合に限定される。しかしながら、この場合は、後に他の全ての可能性を包含するように一般化されることになる。

ここで、図４を参照すると、図は、本発明の実施形態による、図３の波形を重ね合わせたＲＯ及びＤＬＣを示す。パルス４０６が、ＤＬＣ４０４のポイントＢｄに示され、波形がＲＯ４０２のポイントＢｒに示される。図４はまた、Ｂｒの左側にポイントＢｒ（ｌ）、Ｂｒの右側に第２のポイントＢｒ（ｒ）を示す。

ここで、図５（ａ）を参照すると、図は、本発明の実施形態による、図４のＢｄ及びＢｒ、Ｂｄ及びＢｒ（ｌ）、並びにＢｄ及びＢｒ（ｒ）において、同じ時間軸で計測された波形を示す。中央の波形のセット５０２は、図３及び図４で先に説明されている。第１の波形セット５０４において、ＲＯ波形は、Ｂｒ（ｌ）へのより早い到着に対応して、左にシフトしている。最後の波形セット５０６においては、ＲＯ波形は、Ｂｒ（ｒ）へのより遅い到着に対応して、右にシフトしている。Ｂｒ（ｌ）及びＢｒ（ｒ）は、これらのポイントにおけるＲＯパルスが、もはやＢｄにおけるＤＬＣパルスを跨がないほど充分に、Ｂｒから離れている。重なり状態は（Ｂｄ，Ｂｒ＿）で定義され、ここでＢｄは、Ｂｄにおけるパルスの存在又は非存在に対応して「１」又は「０」となり、Ｂｒ＿は、Ｂｒ、Ｂｒ（ｌ）又はＢｒ（ｒ）におけるパルスの存在又は非存在に対応して「１」又は「０」となる。種々の領域における重なり状態は、図中に示されたとおりである。中央の波形セット５０２においては、３つの重なり状態（０，０）、（０，１）、及び（１，１）のみが出現する。Ｂｒ（ｌ）ポイントを含んだ第１の波形セット５０４においては、追加の状態（１，０）が、Ｂｒ（ｌ）におけるＲＯパルスの立下りとＢｄにおけるＤＬＣパルスの立下りとの間の時間出現する。Ｂｒ（ｒ）ポイントを含んだ最後の波形セット５０６においては、再び（１，０）状態が、このときは、ＢｄにおけるＤＬＣパルスの立上りとＢｒ（ｒ）におけるＲＯパルスの立上りとの間の時間出現する。図５（ｂ）は、３つの波形セットについて、（１，０）状態の出現を時間の関数として示す図である。図５（ｃ）は、（１，０）状態がすこしでも出現するか、或いは出現しないかをデジタル形式で示す図である。

Ｂｒ（ｌ）とＢｒの間のゲートの数が変化すると、図５（ｂ）の（１，０）状態パルスの幅が変化することになる。ゲートの数が減少するにつれ、（１，０）状態パルスの幅が０まで収縮し、図５（ｃ）におけるデジタル表示が「１」から「０」に切り換わる臨界分離（critical separation）に達することになる。この臨界分離においては、信号がリングに沿ってＢｒ（ｌ）からＢｒまで進行する時間は、Ｂｄで計測されるＤＬＣ立下りエッジとＢｒで計測されるＲＯ立下りエッジとの間の時間遅延に、正確に等しい。対応する分析を立上りエッジに対して行って、信号がＲＯに沿ってＢｒからＢｒ（ｒ）まで進行する時間が、Ｂｒで計測されるＲＯ立上りエッジとＢｄで計測されるＤＬＣ立上りエッジとの間の時間遅延に正確に等しい同様の臨界分離を示すことができる。これら両方の場合、時間は、それぞれ、Ｂｒ（ｌ）とＢｒ、又はＢｒとＢｒ（ｒ）の間のゲートの数（又はゲート遅延）として、等しく適切に表現することができる。

ここで、図６を参照すると、図は、本発明の実施形態による、選択されたパルスの１ＳＷ立上りエッジを示す。立上りエッジは、ＤＬＣ６０４の末端のポイントＢｄに到達し、同時に、ＲＯ６０２に沿って、ポイントＢｒの右の対応する位置に到達する。特定のポイントＰｊ（ｊ＝１から８）が、リング・オシレータに沿って、Ｂｒの近傍に選択される。

図示された場合に関しては、８つのポイントは、それぞれ隣から、時間的に偶数ｍ個のゲート遅延ｍτだけ隔てられるように規定される。ポイントＢｄ及びＢｒ＝Ｐ５を、選択された立上りエッジがどちらにも到達する前に見ると、状態（Ｂｄ，Ｐ５）は（０，０）である。立上りエッジがポイントＰ５を通過した直後は、（Ｂｄ，Ｐ５）＝（０，１）であり、１ＳＷエッジがポイントＢｄに到着した直後は、（Ｂｄ，Ｐ５）＝（１，１）である。この状態のシーケンスは、Ｐ５のすぐ上に表示されている。Ｐ５の左側のＰｊにおいては、同様に画像には（１，０）状態は決して現れない。Ｐ５の右側のＰｊにおいては、状況は初めは同様であるが、ついには、シーケンスが（０，０）、（１，０）、（１，１）となり、（０，１）状態がもはや出現しなくなる境界が右に越えられる。図６において、この境界はＰ７とＰ８の間にある。Ｐｊポイントにおける（１，０）状態の出現は、図６の右上部分に渡る「０」及び「１」のストリングによって表される。Ｈ（１ＳＷ−ＳＳ）＞ｄ（Ｐ７−Ｐ５）／Ｄ０＝２ｍτ／Ｍτ＝２ｍ／Ｍ、及び、Ｈ（１ＳＷ−ＳＳ）＜ｄ（Ｐ８−Ｐ５）／Ｄ０＝３ｍ／Ｍであることは明らかである。これは、実際の遅延の知見は必要としない自動較正された結果であることに注目し、例えば、非特許文献２を参照されたい。

ここで図７を参照すると、図は、本発明の実施形態による、選択されたパルスを終了させる２ＳＷ立下りエッジを示す。立下りエッジは、ポイントＡを出発してＤＬＣ７０４のＢｄに到達し、同時に、ＲＯ７０２に沿って、ポイントＢｒの左側の対応する位置に到達する。ポイントＢｄ及びＢｒ＝Ｐ５を、選択された立下りエッジがどちらにも到達する前に見ると、（Ｂｄ，Ｐ５）の状態は（１，１）である。２ＳＷエッジがポイントＢｄに到着した直後は、（Ｂｄ，Ｐ５）＝（０，１）であり、立下りエッジがポイントＰ５を通過した直後は、（Ｂｄ，Ｐ５）＝（０，０）である。Ｐ５の右側のＰｊにおいては、同様に画像には状態（１，０）は決して現れない。Ｐ５の左側のＰｊにおいては、状況は初めは同様であるが、ついには、シーケンスが（１，１）、（１，０）、（０，０）となり、（０，１）状態がもはや出現しなくなる境界が左に越えられる。図７において、この境界はＰ２とＰ３の間にある。種々のＰｊにおける（１，０）状態の出現は、やはり「１」及び「０」のストリングで表される。この画像から、Ｈ（２ＳＷ−ＳＳ）＞ｄ（Ｐ２−Ｐ５）／Ｄ０＝−３ｍ／Ｍ、且つ、Ｈ（２ＳＷ−ＳＳ）＜ｄ（Ｐ３−Ｐ５）／Ｄ０＝−２ｍ／Ｍであることが明らかである。

ここで、図８（ａ）を参照すると、図は、本発明の実施形態による、図６及び図７の内容の概要を示す。上記の境界は、ＤＬＣ８０４上のＢｄにおけるパルスの立下りエッジに関しては、ＲＯ８０２に沿ってＰ２とＰ３の間に示され、立上りエッジに関しては、Ｐ７とＰ８の間に示される。図８（ａ）は、１ＳＷ−ＳＳ及び２ＳＷ−ＳＳのヒストリを、種々のＰｊの上方の「１」及び「０」のストリングによって表されるように、（Ｂｄ,Ｐｊ）の状態が（１，０）になり得て、且つ（１，０）になり得ない領域によって、自己矛盾なく表すことができることを示す。Ｐ５＝Ｂｒであることが既知であるので、１ＳＷ−ＳＳ及び２ＳＷ−ＳＳのｍ／Ｍ単位のヒストリ値は、このストリングから直接読み取ることができる。

ここで、図８（ｂ）を参照すると、図は、本発明の実施形態による、ポイントＢｄとＰｊを接続し、状態（１，０）が現れるポイントＰｊを決定するために用いられる回路を概念的に示す。例えば、この回路の１つのバージョンにより、８個の別々であるが公称は同一のパルスの送出イベントが開始され、その各々に対して、デコーダが特定のＰｊを選択するようにセットされる。各イベントに対して、（１，０）状態は検出される「１」か或いは検出されない「０」。結果は、図８に示されるように、８個の「１」及び「０」のセットであり、解像度ｍ／ＭでＨ（１ＳＷ−ＳＳ）及びＨ（２ＳＷ−ＳＳ）を示す。

ここまでは、Ｂｒ及びＢｄにおける波形は、それぞれ、図３の波形（ｃ）及び（ｄ）で示されると仮定してきた。そこでは、１ＳＷ遅延＞２ＳＷ遅延（ＷＢｄ＜ＷＢｒ＝ＷＡ）であり、ＢｄにおけるＤＬＣ波形は、ＢｒにおけるＲＯ波形の対応するパルスによって跨がれている。図６及び図７の議論に立ち戻ると、波形に対するこれらの制約が緩和されても、画像は本質的に同じままであることが、いまや明らかである。特に、１ＳＷ立上りエッジは、対応するＳＳ立上りエッジがポイントＢｒに到達する前又は後にポイントＢｄに到達することができ、２ＳＷ立ち下りエッジは、対応するＳＳ立ち下りエッジがポイントＢｒに到達する前又は後にポイントＢｄに到達することができる。全ての場合において、（１，０）状態の出現を表す「１」及び「０」のストリングにおける「１」から「０」への遷移は、Ｂｒ（この場合＝Ｐ５）の右又は左のいずれに出現しても、それぞれのヒストリ値を表す。図８（ａ）に示される組み合わせ画像もまた、保持されるが、１ＳＷ遅延が２ＳＷ遅延よりも大きいままである場合にだけである。２ＳＷ遅延が１ＳＷ遅延よりも大きい場合には、（１，０）状態の出現を表す「１」及び「０」のストリングは、「１」のみのストリングとなり、ヒストリ情報は失われる。実際には、典型的には１ＳＷ遅延の方が２ＳＷ遅延よりも長いので、最初に複合計測を行うために用いることができるが、最初の計測が「１」のみのストリングを与える場合には、その後の各エッジの個別的な計測を可能にする、回路を有することが望ましい。

本発明の１つの実施形態によれば、このヒストリ及び遅延計測機能を上記の全ての特徴と共に実装するために、回路をリング・オシレータ周波数計測と組み合わせることができる。このような回路の１つは、ＲＯ内を循環する信号と同期させて、必要なパルスをＤＬＣに送出するための、パルス・セレクタ／シンクロナイザ回路である。別のこのような回路は、定常状態にあるリング・オシレータを巡回する信号の相対的な遅延／ステージを、類似のゲートを有する静止していたＤＬＣに、同期させて送出された信号を基準にして計測するための、回路スキームである。

ここで、図９を参照すると、図は、本発明の実施形態による、パルス・セレクタ／シンクロナイザ回路の実施を示す。この回路には、所望のタスクを遂行するために、４つのアクティブ・ラッチ９０２、９０４、９０６、９０８、ロード・ラッチ９１０、種々の組み合わせ論理ゲート、及びＲＯ９１２が使用されている。各ラッチのクロック・ポート、データ入力ポート、及びデータ出力ポートは、各々、Ｃ＃、Ｄ＃、及びＺ＃で表され、ここで＃はラッチの番号である。パルスを発生するための、３つの直流入力、Ｓｅｌ、Ａｒｍ及びＬａｕｎｃｈがある。入力Ｇ１及びＧ２は、後で論じる検出回路と組み合わせて使用されるＤＣ入力である。外部から印加される全ての入力信号の遷移時間及び形状は、重要ではない。ノードＲＯＵＴにおける電圧出力は、ＲＯ周波数を、例えば２５６で除した後に、外部周波数カウンタで計測するために用いられる。ＲＯ９１２は、発振を可能にするように、好ましくは、ｎ＞１０００であるｎ個のゲートと１つのＮＡＮＤ２ゲート９１４とを含む。ラッチ６ ９１０及びＮＡＮＤ２ゲート９１４は、ＲＯ９１２内のノードＡの右側に挿入して、ＡからＢｒまでのＲＯ９１２内の遅延経路構成を、ＤＬＣ内のＡからＢｄまでの遅延経路構成にできる限り近づけて保持するようにする。

ここで図１０を参照すると、タイミング図は、本発明の実施形態による、パルス発生イベント中の、図９の回路内の異なるノードにおける電圧レベルを示す。Ｓｅｌ入力が「１」にセットされたとき、ＲＯは有効にされ、１００μｓ−１ｍｓのオーダーの時間の後に定常状態の条件が達成される。Ａにおいて観察されるＲＯの方形波は、図１０のトレースＡに示される。ＲＯ内を循環する信号からノードＸ１及びＸ２を横切って発生されるタイミング・パルスは、図１０のトレースＣ２で表され、ラッチ２のクロック入力Ｃ２を駆動する。このパルスの幅は、Ｘ１とＸ２と間の偶数個のゲートのゲート遅延に等しく、〜１００ｐｓとなるように設計され、例えば１０−２０ｎｓといったＲＯの周期より遥かに小さい。定常状態にあるＲＯにより、入力Ｌａｕｎｃｈは「１」にセットされ、入力Ａｒｍは「０」とされ、システムは、この構成において、ＲＯの多数のサイクルと等価な時間実行させることが可能になる。この動作は、ラッチ出力Ｚ１、Ｚ２及びＺ３を「０」にセットし、Ｚ４を「１」にセットする。ラッチ１への入力は、Ｚ１及びＤ２において「０」を確立する。Ｃ２における次のタイミング・パルスは、Ｄ２における「０」がＺ２及びＤ３へ転送されることを可能にする。Ｃ２タイミング・パルスを発生させた立上りエッジが、ＲＯに沿ってポイントＡまでさらに移動するとき、これは「１」をＣ３に印加し、そしてインバータを通して、「０」をＣ４に印加する。Ｄ３の「０」はＺ３に通され、Ｚ４に「１」をセットし、ラッチ４の次のＮＡＮＤ２の下側の入力に「０」をセットする。ＲＯ半サイクルの後、立下りエッジは、ポイントＸ１、Ｘ２、及びＡを通過する。これは、ポイントＸ１及びＸ２を通過するときには影響を及ぼさないが、ポイントＡを通過するときに、Ｃ４に「１」がセットされ、これが、Ｄ４の「１」の、Ｚ４へ及び次のＮＡＮＤ２の上側の入力への転送を可能にする。ＲＯが発振を続けているときは、４つのラッチのデータ入力ポート及びデータ出力ポートにおけるさらなる変化はない。次に、Ｌａｕｎｃｈ入力を「０」にセットし、次いでＡｒｍ入力を「１」にセットしてパルス送出のための回路のプリセットを完了させる。

同期パルスをディレイ・チェーンに送出するために、次に、「１」がＬａｕｎｃｈ入力に印加されるが、これは図１０のＬａｕｎｃｈのトレースの第２のパルスである。このパルスがオンであり、ＲＯ内を循環する信号に関しては完全に任意であるポイントにおいて、ラッチ１のクロックはオンとなり、Ｄ１における「１」がＺ１及びＤ２に通される。次のＣ２クロック・パルスは、Ｄ２の「１」が、Ｚ２及びＤ３に通ることを可能にする。Ｃ２パルスを発生させた立上りエッジがポイントＡに到着するとき、これはＣ３＝「１」及びＣ４＝「０」とセットする。Ｄ３における「１」は、次にＺ３に通り、そしてラッチ４に続くＮＡＮＤ２の下側の入力まで通り、同時に、（Ｃ４が「０」にセットされた後に）Ｄ４において「０」を確立する。他方の入力が「１」の状態で待機していたＮＡＮＤ２は、直ちにスイッチングして１ＳＷエッジをＤＬＣにそって通過させ、その際、ポイントＡｄにおける立上りエッジはポイントＡｒにおける対応する立上りエッジと並べられる。ＲＯ半サイクルの後、次の立下りエッジがポイントＸ１、Ｘ２、及びＡを通過する。これは、ポイントＸ１及びＸ２を通過するときには影響を及ぼさないが、ポイントＡを通過するときには、Ｃ４に「１」がセットされ、これが、Ｄ４で待機中の「０」の、Ｚ４へ及び次のＮＡＮＤ２の上側の入力への転送を可能にする。このことは、ＮＡＮＤ２をプルアップし、２ＳＷ遷移をＤＬＣにそって通過させ、その際、Ａｄにおける立下りエッジはＡｒにおける対応する立下りエッジと並べられる。ＲＯが発振し続けているときは、さらなる変更が外部入力信号に対してなされるまでは、４つのラッチのデータ入力ポート及びデータ出力ポートにはさらなる変化はない。これらのイベントの最終結果は、図１０のＡｄと表示されたトレースに示されるように、初めの幅がＷＡの単一パルスをＤＬＣに送ることであるが、これは、最初は、ＲＯ内の信号と完全に同期されている。ＲＯ内のラッチ６及びＮＡＮＤ２によって、ＤＬＣパルス及び対応するＲＯパルスは、ポイントＡにおいて一致するように見えることができることに留意されたい。また、Ｚ１からの「１」が、Ｃ２クロック・パルスが印加されるのと偶然同時にＤ２に到着する場合、Ｃ２が充分長く「１」に留まるならば、「１」はＺ２に対して継続し、その後にＤＬＣパルスが発生することになることにも留意されたい。Ｃ２が充分長くオンでない場合には、「１」は、１ＲＯサイクル時間後まで、ラッチ２を通過しない。いずれの場合でも、１つの唯一のパルスが、ＤＬＣに送出されることになる。

ここで図１１を参照すると、図は、本発明の実施形態による、図８（ｂ）の（１，０）検出回路を示す。パルス・セレクタ／シンクロナイザ回路からの信号は、図９及び図１１に示されているように、（１，０）検出器内のラッチ５ １１０２を制御するために用いられる。

ここで図１２を参照すると、タイミング図は、本発明の実施形態による、計測イベント中の、図１１の回路内の異なるノードにおける電圧レベルを示す。Ａｒｍ＝「０」及びＬａｕｎｃｈ＝「１」のときのラッチ・リセット・サイクルの間、Ｚ３は「０」、Ｚ４は「１」にあり、Ｃ２は周期的にパルス振動している（pulsing）。Ｃ２パルスがＣ５に印加されると、これは、Ｄ５における「０」がＺ５に送られることを可能にする。ラッチ２クロックがＤＬＣパルス発生プロセスを開始するパルスを入力した直後に、Ｚ３は「１」に変化し、これがＤ５に印加されてラッチ５ １１０２が次のパルスをＣ５において検出する準備のできた状態となる。

図１１に戻ると、８つのＰｊポイントの場合、３ビット（Ｙ１、Ｙ２、Ｙ３）デコーダ１１０４が、対応するＮＡＮＤ３入力に「１」をセットすることによって、８つのポイントのうちの１つを選択するために用いられる。全てのＮＡＮＤ３ １１０６はその出力に「１」を有するが、例外的に、選択されたＮＡＮＤ３が図６−図８に関する議論による（１，０）状態が存在する持続時間とほぼ同じ幅をもつ、短い相補的なパルスを発生することになる可能性もある。このようなパルスが発生する場合、これは次に、８入力ＮＡＮＤの入力に加えられ、他の７つの入力は「１」である。これは、ノードＢｄ−ｒにおいて、同じく（１，０）状態が存在する持続時間とほぼ同じ幅を有する、短い正パルスを生じる。入力Ｑ＝「１」という条件において、このパルスは、ＮＡＮＤ２ １１０８、インバータ１１１０、及びＯＲゲート１１１２を通して、そのデータ・ポートＤ５にプリロードされた「１」をもって待機しているラッチ５ １１０２のクロック・ポートＣ５まで続く。この「１」は、Ｚ５にまで送られ、そこで、その後のＯＵＴ端末における観察のために保持される。２ＳＷエッジは、Ｚ４に現れる「０」に応答して、ディレイ・チェーンに送出されることに留意されたい。その結果として、その後のＣ２パルスは、Ｚ５が「０」又は「１」のいずれであるか観察された後に、別のリセット・サイクルが開始されるまでは、Ｃ５まで送られることはない。

入力Ｑは、図９に示されるように、外部ＤＣ入力Ｇ１及びＧ２、並びにノード電圧Ａｄから生成される。Ｇ１＝「１」且つＧ２＝「０」の場合、Ｑは、立上りエッジ計測イベントに関してだけ「１」となる。Ｇ１＝「０」且つＧ２＝「１」の場合には、Ｑは、立下りエッジ計測イベントに関してだけ「１」となる。Ｇ＝「１」且つＧ２＝「１」の場合には、Ｑは、立上り及び立下りエッジ計測イベントの両方に関して「１」となる。これらの３つの状況は、図６−図８に説明された３つの場合に対応する。

ＤＬＣ上でパルスを発生し、選択されたＰｊポイントに関する（１，０）状態の存在又は非存在を検出し、次いで回路をリセットする上記プロセスは、ＲＯに沿って、Ｐｊポイントの各々に対して逐次的に繰り返される。得られた「１」及び「０」値の読み出しパターンは、次いで、直接翻訳処理されて図６−図８の議論によるヒストリ値を与える。さらに加えて、図７に示されるように、ＲＯからの出力は、分周器を通され、低周波数（〜ＭＨｚ）で直接読み出すことができて、ＳＳ、１ＳＷ、及び２ＳＷ遅延の絶対時間較正を与える。図１３は、テスト構造体を部分的に動作させ、読み出すために用いられる、ビット・パターンの表を示す。

上記の分析は、ＲＯ及びＤＬＣにおける平均ゲート遅延は同一であると仮定しており、この仮定が正しいことを検証することが重要である。これは、ＤＬＣにゲートを追加し、これを元のＲＯと公称上同一のリング・オシレータとして構成することによって達成される。プロセス・バイアス（process bias）によって引き起こされる、ＲＯ及びＤＬＣにおけるゲート遅延の如何なる違いも、ＤＬＣをこのリング・オシレータ・モードで作動させることによって計測することができる。これは、図１４に示すスキームによって実行することができる。３つのトランスミッション・ゲート・スイッチＴＧ１、ＴＧ２及びＴＧ３が、この図に示されるように配置される。ＤＬＣ１４０４の周波数を計測するためには、スイッチＴＧ２は閉じられ、ＲＯ１４０２上のＴＧ１及びＴＧ３は開放される。通常の操作のためには、ＴＧ１及びＴＧ３は閉じられ、ＴＧ２は開放される。

ここで、図１５を参照すると、フロー図は、本発明の実施形態による、スイッチング遅延ヒストリ効果のインライン計測方法を示す。この方法は、ブロック１５０２で始まり、リング・オシレータが有効にされる。ブロック１５０４において、リング・オシレータ内の信号からパルスが発生される。パルスは、この信号に実質的に同期される。ブロック１５０６において、パルスは、リング・オシレータからディレイ・チェーンにおいて受信される。ブロック１５０８において、パルスは、ディレイ・チェーンの遠端に対応するリング・オシレータ上の規定のポイントまでのリング・オシレータと実質的に同一のゲートを有するディレイ・チェーンに送出される。ブロック１５１０において、リング・オシレータ内の信号の立上りエッジの遅延とディレイ・チェーン内のパルスの立上りエッジの遅延との間の部分差が決定される。ブロック１５１２において、リング・オシレータ内の信号の立下りエッジの遅延とディレイ・チェーン内のパルスの立下りエッジの遅延との部分差が決定される。ブロック１５１４において、１ＳＷ−ＳＳ、２ＳＷ−ＳＳ、及び１ＳＷ−２ＳＷのスイッチング・ヒストリが決定される。

ブロック１５０２から、リング・オシレータの発振周波数はブロック１５１６において計測される。ブロック１５１８において、定常状態（ＳＳ）遅延が決定される。ブロック１５０２において、実際の遅延１ＳＷ及び２ＳＷが、スイッチング・ヒストリ及び定常状態遅延から決定され、この方法は終了する。

本発明の例証的な実施形態が、添付の図面を参照して、本明細書において説明されているが、本発明はこれらの実施形態のとおりに限定されるものではないこと、及び種々の他の変更及び改変が、本発明の範囲及び精神から逸脱することなく、当業者によってなされ得ることが理解されるべきである。

インバータ・チェーン実験のためのベンチテスト・データを示す図である。 本発明の実施形態による、ＲＯ及びＤＬＣの構成を示す図である。 本発明の実施形態による、ポイントＡにおける定常状態波形（ａ）、選抜されたパルス（ｂ）、ポイントＢｒにおける波形（ｃ）、及びポイントＢｄにおけるパルス（ｄ）を示す図である。 本発明の実施形態による、図３の波形の重ね合わせを有するＲＯ及びＤＬＣを示す図である。 （ａ）本発明の実施形態による、図４のＢｄ及びＢｒ、Ｂｄ及びＢｒ（ｌ）、並びにＢｄ及びＢｒ（ｒ）において計測された波形を示す図である。 （ｂ）本発明の実施形態による、３つの波形セットに関して、時間の関数としての（１，０）状態の出現を示す図である。 （ｃ）本発明の実施形態による、（１，０）状態が少しでも出現するか、或いは出現しないかをデジタル形式で示す図である。 本発明の実施形態による、選択されたパルスの１ＳＷ立上りエッジ計測を有するＲＯ及びＤＬＣの構成を示す図である。 本発明の実施形態による、選択されたパルスを終了させる２ＳＷ立下りエッジ計測を有するＲＯ及びＤＬＣの構成を示す図である。 （ａ）本発明の実施形態による、図６及び図７の内容の概要を示す図である。 （ｂ）本発明の実施形態による、ポイントＢｄとＰｊを接続し、そして状態（１，０）が現れるポイントＰｊを決定するために用いられる回路を概念的に示す図である。 本発明の実施形態による、パルス・セレクタ／シンクロナイザ回路の具体化を示す図である。 本発明の実施形態による、パルス発生イベント中の、図９の回路内の異なるノードにおける電圧レベルを示す、タイミング図である。 本発明の実施形態による、図８（ｂ）の（１，０）検出器の回路を示す図である。 本発明の実施形態による、計測イベント中の、図１１の回路内の異なるノードにおける電圧レベルを示す、タイミング図である。 本発明の実施形態による、テスト構造体を部分的に動作させ、読出し表示するために用いられる、ビット・パターンを示す表である。 本発明の実施形態による、ＲＯ及びＤＬＣにおける平均ゲート遅延が同一であることを検証することができる、ＲＯ及びＤＬＣの構成を示す図である。 本発明の実施形態による、スイッチング遅延ヒストリ効果のインライン計測方法を示す、フロー図である。

符号の説明

２０２、４０２、６０２、７０２、８０２，９１２、１４０２：リング・オシレータ
２０４、４０４、６０４、７０４、８０４，１４０４：ディレイ・チェーン
３０６、４０６：パルス
５０２、５０４、５０６：波形
９０２、９０４、９０６、９０８，９１０，１１０２：ラッチ
９１４、１１０８：ＮＡＮＤ２ゲート
１１０４：デコーダ
１１１０：インバータ
１１１２：ＯＲゲート

Claims (4)

1. 集積回路デバイスにおけるスイッチング遅延ヒストリ効果のインライン計測の方法であって、
   （ａ）パルスをディレイ・チェーンに送出するステップであって、前記パルスは、リング・オシレータの発振周期の半分に実質的に等しい幅を備えるように当該リング・オシレータの信号に実質的に同期され、前記ディレイ・チェーン及び前記リング・オシレータは、該ディレイ・チェーンの遠端に対応する該リング・オシレータ上の規定のポイントまで実質的に同一のゲートを含む、前記送出するステップと、
   （ｂ）前記パルスが前記ディレイ・チェーンの遠端に到達したときに、前記リング・オシレータ内の信号のエッジが横切るゲートの数と、該ディレイ・チェーン内の対応するパルスのエッジが横切るゲートの数との間の、少なくとも１つの差を計測するステップと、
   （ｃ）前記信号のエッジが横切るゲートの数と、前記対応するパルスのエッジが横切るゲートの数との、前記少なくとも１つの計測された差によって、前記集積回路デバイスにおける１つ又は複数のスイッチング・ヒストリを決定するステップであって、第１のスイッチング遅延が第２のスイッチング遅延よりも大きい場合において及び前記第２のスイッチング遅延が前記第１のスイッチング遅延よりも大きい場合においてのいずれにおいても前記１つ又は複数のスイッチング・ヒストリを決定するステップを実行するように動作可能である、前記決定するステップと
   を含み、
   前記少なくとも１つの差を計測するステップ（ｂ）は、
   前記リング・オシレータ内の前記信号の立上りエッジの遅延と、前記ディレイ・チェーン内の前記パルスの立上りエッジの遅延との第１の部分差を決定するステップと、
   前記リング・オシレータ内の前記信号の立下りエッジの遅延と、前記ディレイ・チェーン内の前記パルスの立下りエッジの遅延との第２の部分差を決定するステップと
   を含み、
   前記遅延における第１の部分差を決定するステップは、
   前記信号が、前記ディレイ・チェーンの遠端におけるパルスの立上りエッジの重なりを終える位置で、前記リング・オシレータ上の立上りポイントを決定するステップと、
   前記リング・オシレータ上の前記立上りポイントと該リング・オシレータ上の前記規定されたポイントとの間のゲートの数における第１の部分差を計測するステップであって、該第１の部分差は前記集積回路デバイスの第１のスイッチング・ヒストリに対応する、前記計測するステップと
   を含み、
   前記遅延における第２の部分差を決定するステップは、
   前記信号が、前記ディレイ・チェーンの遠端におけるパルスの立下りエッジの重なりを終える位置で、前記リング・オシレータ上の立下りポイントを決定するステップと、
   前記リング・オシレータ上の前記立下りポイントと該リング・オシレータ上の前記規定されたポイントとの間のゲートの数における第２の部分差を計測するステップであって、該第２の部分差は前記集積回路デバイスにおける第２のスイッチング・ヒストリに対応する、前記計測するステップと
   をさらに含み、
   前記方法は、
   前記遅延における前記第１の部分差及び前記リング・オシレータの前記発振周波数に従って、前記集積回路デバイスにおける１つ又は複数の遅延を決定するステップと、
   前記遅延における前記第２の部分差と前記リング・オシレータの前記発振周波数とに従って、前記集積回路デバイスにおける１つ又は複数の遅延を決定するステップと
   をさらに含み、
   前記方法は、
   前記リング・オシレータの発振周波数を決定するステップと、
   前記リング・オシレータの前記発振周波数から定常状態遅延を決定するステップと、
   前記定常状態遅延及び前記集積回路デバイスにおける前記第１のスイッチング・ヒストリに従って、第１のスイッチング遅延を決定するステップと、
   前記定常状態遅延及び前記集積回路デバイスにおける前記第２のスイッチング・ヒストリに従って、第２のスイッチング遅延を決定するステップと
   をさらに含む、
   前記方法。
2. 前記パルスを送出するステップ（ａ）は、
   前記リング・オシレータ内の前記信号から、該信号と実質的に同期されたパルスを発生させるステップと、
   前記ディレイ・チェーンにおいて、前記リング・オシレータから前記パルスを受信するステップと
   を含む、請求項１に記載の方法。
3. 前記ディレイ・チェーン内と、前記リング・オシレータの前記規定されたポイントまでとにおいて、回路構成及び公称遅延が実質的に等しい、請求項１に記載の方法。
4. 前記送出するステップ（ａ）、前記計測するステップ（ｂ）、及び前記決定するステップ（ｃ）は、直流電流の入力のみを必要とする、請求項１に記載の方法。
   

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