JP2008064752A - Pd−soiテクノロジにおけるスイッチング遅延ヒストリ効果のインライン計測の方法及び装置 - Google Patents
Pd−soiテクノロジにおけるスイッチング遅延ヒストリ効果のインライン計測の方法及び装置 Download PDFInfo
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Abstract
【解決手段】 集積回路デバイスにおけるスイッチング遅延ヒストリ効果のインライン計測のための技術が提供される。パルスがディレイ・チェーンに送出される。パルスは、リング・オシレータの信号に実質的に同期される。ディレイ・チェーン及びリング・オシレータは、ディレイ・チェーンの遠端に対応するリング・オシレータ上の規定されたポイントまで、実質的に同一のゲートを含む。ディレイ・チェーンの遠端にパルスが到達したときに、リング・オシレータ内の信号のエッジが横切るゲートの数と、ディレイ・チェーン内の対応するパルスのエッジが横切るゲートの数との少なくとも1つの差が計測される。集積回路デバイスにおける1つ又は複数のスイッチング・ヒストリが、信号のエッジ及び対応するパルスのエッジが横切るゲートの数における少なくとも1つの計測された差に従って、決定される。
【選択図】 図15
Description
例えば、本発明の1つの態様において、集積回路デバイスにおけるスイッチング遅延ヒストリ効果のインライン計測の方法が提供される。パルスがディレイ・チェーンに送出される。パルスは、リング・オシレータの信号と実質的に同期される。ディレイ・チェーン及びリング・オシレータは、ディレイ・チェーンの遠端に対応するリング・オシレータ上の規定されたポイントまで、実質的に同一のゲートを含む。リング・オシレータ内の信号のエッジが横切るゲートの数と、ディレイ・チェーン内の対応するパルスのエッジが横切るゲートの数との少なくとも1つの差が、パルスがディレイ・チェーンの遠端に到達したときに計測される。集積回路デバイスにおける1つ又は複数のスイッチング・ヒストリが、信号のエッジ及び対応するパルスのエッジが横切るゲートの数における少なくとも1つの計測された差に従って、決定される。
H(1SW−SS)=(D1−D0)/D0 (1)
H(2SW−SS)=(D2−D0)/D0 (2)
H(1SW−2SW)=(D1−D2)/D0 (3)
204、404、604、704、804,1404:ディレイ・チェーン
306、406:パルス
502、504、506:波形
902、904、906、908,910,1102:ラッチ
914、1108:NAND2ゲート
1104:デコーダ
1110:インバータ
1112:ORゲート
Claims (18)
- 集積回路デバイスにおけるスイッチング遅延ヒストリ効果のインライン計測の方法であって、
パルスをディレイ・チェーンに送出するステップであって、前記パルスはリング・オシレータの信号に実質的に同期され、前記ディレイ・チェーン及び前記リング・オシレータは、該ディレイ・チェーンの遠端に対応する該リング・オシレータ上の規定のポイントまで実質的に同一のゲートを含む、ステップと、
前記パルスが前記ディレイ・チェーンの遠端に到達したときに、前記リング・オシレータ内の信号のエッジが横切るゲートの数と、該ディレイ・チェーン内の対応するパルスのエッジが横切るゲートの数との間の、少なくとも1つの差を計測するステップと、
前記信号のエッジが横切るゲートの数と、前記対応するパルスのエッジが横切るゲートの数との、前記少なくとも1つの計測された差によって、前記集積回路デバイスにおける1つ又は複数のスイッチング・ヒストリを決定するステップと
を含む、方法。 - 前記パルスを送出するステップにおいて、該パルスは、前記リング・オシレータの発振周期の半分に実質的に等しい幅を備える、請求項1に記載の方法。
- 前記パルスを送出するステップは、
前記リング・オシレータ内の前記信号から、該信号と実質的に同期されたパルスを発生させるステップと、
前記ディレイ・チェーンにおいて、前記リング・オシレータから前記パルスを受信するステップと
を含む、請求項1に記載の方法。 - 前記ディレイ・チェーン内と、前記リング・オシレータの前記規定されたポイントまでとにおいて、回路構成及び公称遅延が実質的に等しい、請求項1に記載の方法。
- 前記少なくとも1つの差を計測するステップは、前記リング・オシレータ内の前記信号の立上りエッジの遅延と、前記ディレイ・チェーン内の前記パルスの立上りエッジの遅延との部分差を決定するステップを含む、請求項1に記載の方法。
- 前記遅延における部分差を決定するステップは、
前記信号が、前記ディレイ・チェーンの遠端におけるパルスの立上りエッジの重なりを終える位置で、前記リング・オシレータ上の立上りポイントを決定するステップと、
前記リング・オシレータ上の前記立上りポイントと該リング・オシレータ上の前記規定されたポイントとの間のゲートの数における部分差を計測するステップであって、該部分差は前記集積回路デバイスの第1のスイッチング・ヒストリに対応する、ステップと
を含む、請求項5に記載の方法。 - 前記遅延における部分差及び前記リング・オシレータの発振周波数に従って、前記集積回路デバイスにおける1つ又は複数の遅延を決定するステップをさらに含む、請求項6に記載の方法。
- 前記リング・オシレータの発振周波数を決定するステップと、
前記リング・オシレータの前記発振周波数から定常状態遅延を決定するステップと、
前記定常状態遅延及び前記集積回路デバイスにおける前記第1のスイッチング・ヒストリに従って、第1のスイッチング遅延を決定するステップと
をさらに含む、請求項7に記載の方法。 - 前記少なくとも1つの差を計測するステップは、前記リング・オシレータ内の前記信号の立下りエッジの遅延と、前記ディレイ・チェーン内の前記パルスの立下りエッジの遅延との部分差を決定するステップを含む、請求項1に記載の方法。
- 前記遅延における部分差を決定するステップは、
前記信号が、前記ディレイ・チェーンの遠端におけるパルスの立下りエッジの重なりを終える位置で、前記リング・オシレータ上の立下りポイントを決定するステップと、
前記リング・オシレータ上の立下りポイントと該リング・オシレータ上の前記規定されたポイントとの間のゲートの数における部分差を計測するステップであって、該部分差は前記集積回路デバイスにおける第2のスイッチング・ヒストリに対応する、ステップと
をさらに含む、請求項9に記載の方法。 - 前記遅延における部分差と前記リング・オシレータの発振周波数とに従って、前記集積回路デバイスにおける1つ又は複数の遅延を決定するステップをさらに含む、請求項10に記載の方法。
- 前記リング・オシレータの発信周波数を決定するステップと、
前記リング・オシレータの前記発信周波数から定常状態遅延を決定するステップと、
前記定常状態遅延及び前記第2のスイッチング・ヒストリに従って、第2のスイッチング遅延を決定するステップと
をさらに含む、請求項11に記載の方法。 - 前記送出するステップ、計測するステップ、及び決定するステップは、直流電流の入力のみを必要とする、請求項1に記載の方法。
- 集積回路デバイスであって、
複数のゲート及び1つの発振周期を有するリング・オシレータと、
前記リング・オシレータの信号に実質的に同期されたパルスを発生するための、該リング・オシレータと一体化されたパルス発生回路と、
ディレイ・チェーンの遠端に対応する前記リング・オシレータの規定されたポイントまでの該リング・オシレータと実質的に同一のゲートを有するディレイ・チェーンであって、前記パルス発生回路と電気的に接続されて該リング・オシレータの信号に同期されたパルスを受信する、ディレイ・チェーンと、
前記リング・オシレータ及び前記ディレイ・チェーンに電気的に接続された信号遅延計測回路であって、前記パルスが前記ディレイ・チェーンの遠端に到達したときに、前記リング・オシレータ内の信号のエッジが横切るゲートの数と、前記ディレイ・チェーン内の前記対応するパルスのエッジが横切るゲートの数との、少なくとも1つの計測された差に従って、前記集積回路デバイスにおける1つ又は複数のスイッチング・ヒストリを決定するための、信号遅延計測回路と
を含む、集積回路デバイス。 - 前記信号遅延計測回路は、前記1つ又は複数のスイッチング・ヒストリ及び前記リング・オシレータの発振周波数に従って、前記集積回路デバイスにおける1つ又は複数の遅延を決定する、請求項14に記載の集積回路デバイス。
- 前記リング・オシレータ及び前記ディレイ・チェーンは、該リング・オシレータの前記規定されたポイントまで、複数の実質的に同一の反転相補型金属酸化膜半導体ステージを含む、請求項14に記載の集積回路デバイス。
- 前記リング・オシレータ及び前記ディレイ・チェーンは、物理的にきわめて近接している、請求項14に記載の集積回路デバイス。
- 複数のアクティブ・ラッチ及び複数の組み合わせ論理ゲートを含む、リング・オシレータと一体化されたパルス発生回路であって、該パルス発生回路は、該リング・オシレータの信号からタイミング・パルスを発生し、該リング・オシレータの信号の立上りエッジ及び立下りエッジと、それぞれ、実質的に同期された立上りエッジ及び立下りエッジを有するパルスを送出する、パルス発生回路。
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