CN101140313B - 开关延迟历史效应的在线测量的集成电路器件及方法 - Google Patents

Abstract

集成电路器件中的开关延迟历史效应的在线测量技术。将脉冲发下延迟链。该脉冲与环形振荡器的信号基本上同步。对于对应于延迟链的远端的环形振荡器上的确定点，延迟链和环形振荡器包括基本上相同的门。当脉冲到达延迟链的远端时，测量环形振荡器中的信号沿经过的门的数目与延迟链中的相应脉冲沿经过的门的数目的至少一个差异。根据信号沿和相应的脉冲沿所经过的门的数目的该至少一个测量差异，而确定集成电路器件中的一个或多个开关历史。

Description

开关延迟历史效应的在线测量的集成电路器件及方法

技术领域

本发明一般地涉及集成电路器件，并且更特别地涉及集成电路器件中的开关延迟历史效应的在线测量技术。

背景技术

在部分耗尽绝缘体上硅(PD-SOI)技术的互补金属氧化物半导体(CMOS)电路中，延迟依赖于其开关历史。当电路在空闲几毫秒(ms)或更久之后第一次转换时，它将具有比当它在几纳秒(ns)内再次转换时更长或更短的延迟。电路的第一次转换在这里称作1SW，而第二次转换在这里称作2SW。如果相同的电路基于每隔几ns或更短的规律原则而转换，那么它将具有在这里称作SS的稳态操作的第三延迟特性。需要测量称作SOI历史的这些效应，以准确地表征PD-SOI电路的性能。

SOI历史的测量需要几个ns的输入脉冲宽度以及皮秒(ps)时间分辨率，参见例如Ketchen等人的“表征绝缘体上硅逻辑门中的开关延迟历史效应的电路和技术”，Review of Scientific Instruments，Vol.75，pp.768-771，2004年3月。典型地，已使用高速探测技术和设备在有限硬件上作为台架测试而进行这种测量。因为噪声、屏蔽以及测试时间的问题，在制造环境的处理过程中难以执行这些测量。台架测试已显示：在当前CMOS技术中PD-SOI历史通常是10-15％，并且它是器件设计的强函数。跨越晶圆的历史变化可能超过5％。

当前，已描述了使用具有dc信号输入和输出的自校准自计时技术测量SOI历史的方法，参见例如Ketchen等人的“在线过程监控和模型校准的高速测试结构”，Proc.2005IEEE InternationalConference on Microelectronic Test Structures，pp.33-38，2005年4月。具有1％的分辨率的历史测量是可实现的，而不需要使用高频设备。该设计已经被实现，并且现在通常在制造环境中用来收集数据，以便了解过程和统计变化对历史的影响。该技术仅测量1SW和2SW延迟之间的分数差异(fractional difference)。SS延迟相对于1SW和2SW延迟位于何处的问题没有使用该结构明确地满足，并且也没有测量实际的1SW和2SW延迟本身。

通常根据产生SS延迟的一个或多个环形振荡器(RO)的性能来评估该技术。目前，仅可以从适当地设计和激励的延迟链(DLC)结构上的时间分辨台架测试测量来获得SS延迟跟1SW和2SW延迟之间的偏移。作为例子，图1是说明130纳米(nm)PD-SOI技术下的反相器链实验的台架测试数据的图。在这里，表示为1SW-SS、2SW-SS和1SW-2SW历史的1SW、2SW和SS开关序列的百分比延迟差异全部绘制成电源电压VDD的函数，其中标称操作VDD＝1.2V。1SW-2SW历史在大约1.1V达到峰值。值得注意的是：在低VDD下，大部分历史与2SW相比于SS加速相关；而在高VDD下，大部分历史涉及1SW关于SS减速。在VDD＝1.2V下，同样用RO测量的SS延迟将比1SW和2SW延迟的平均值高大约3.5％，而在VDD＝1.8V下将低3.5％。

仅测量1SW-2SW历史提供延迟变化性的重要观察，但是不能用SS延迟校准该历史。因此，研发允许作为标准参数测试器上的在线测试而常规地测量1SW-SS和2SW-SS历史的测试结构是相当值得关注和有价值的。

发明内容

本发明提供PD-SOI技术中的相对于稳态延迟的开关延迟历史效应的在线测量技术。

例如，在发明的一个方面，提供了集成电路器件中的开关延迟历史效应的在线测量方法。将脉冲发下延迟链。该脉冲与环形振荡器的信号基本上同步。对于对应于延迟链的远端的环形振荡器上的确定点，延迟链和环形振荡器包括基本上相同的门。当脉冲到达延迟链的远端时，测量环形振荡器中的信号沿经过的门的数目与延迟链中的相应脉冲沿经过的门的数目的至少一个差异。根据信号沿和相应的脉冲沿所经过的门的数目的该至少一个测量差异，而确定集成电路器件中的一个或多个开关历史。

为了测量至少一个差异，可以确定环形振荡器中的信号的上升沿和下降沿的延迟跟延迟链中的脉冲的上升沿的延迟的分数差异。另外地，可以根据延迟中的分数差异和环形振荡器的振荡频率，而确定集成电路器件中的一个或多个延迟。

根据发明的另一个方面，提供了集成电路器件。集成电路器件包括具有多个门和振荡周期的环形振荡器，以及与环形振荡器集成在一起的用于产生与环形振荡器的信号基本上同步的脉冲的脉冲发生电路。集成电路器件还包括对于对应于延迟链的远端的环形振荡器的确定点具有与环形振荡器基本上相同的门的延迟链。延迟链与脉冲发生电路电连接，以接收与环形振荡器的信号同步的脉冲。最后，集成电路器件包括与环形振荡器和延迟链电连接的信号延迟测量电路，以根据当脉冲到达延迟链的远端时环形振荡器中的信号沿所经过的门的数目与延迟链中的相应脉冲沿所经过的门的数目的至少一个测量差异而确定集成电路器件中的一个或多个开关。

本发明的这些和其他目的、特征和优点将从下面结合附图一起阅读的示例实施方案的详细描述中变得明白。

附图说明

图1是说明反相器链实验的台架测试数据的图；

图2是根据本发明的实施方案的说明RO和DLC配置的图；

图3是根据本发明的实施方案的说明点A处稳态波形(a)，选择的脉冲(b)，点Bd处波形(c)，以及点Br处脉冲(d)的图；

图4是根据本发明的实施方案的说明图3的具有叠加波形的RO和DLC的图；

图5(a)是根据本发明的实施方案的说明在图4的Bd和Br、Bd和Br(l)，以及Bd和Br(r)处测量的波形的图；

图5(b)是根据本发明的实施方案的说明作为三组波形的时序的函数的(1，0)状态发生的图；

图5(c)是根据本发明的实施方案的以数字方式说明是否发生(1，0)状态的图；

图6是根据本发明的实施方案的说明选择脉冲的1SW上升沿测量的RO和DCL配置的图；

图7是根据本发明的实施方案的说明完成选择脉冲的2SW下降沿测量的RO和DCL配置的图；

图8(a)是根据本发明的实施方案的说明图6和7的内容概要的图；

图8(b)是根据本发明的实施方案的在概念上说明连接到点Bd和Pj并用来确定出现状态(1，0)的点Pj的电路的图；

图9是根据本发明的实施方案的说明脉冲选择器/同步器电路的实施的图；

图10是根据本发明的实施方案的说明在脉冲发生事件期间图9的电路中的不同节点处的电压水平的时序图；

图11是根据本发明的实施方案的说明图8(b)的(1，0)探测器电路的图；

图12是根据本发明的实施方案的说明在测量事件期间图11的电路中的不同节点处的电压水平的时序图；

图13是根据本发明的实施方案的用来部分地运用和读出测试结构的位组合的表格；

图14是根据本发明的实施方案的说明能够证实RO和DLC中的平均门延迟为相同的RO和DCL配置的图；以及

图15是根据本发明的实施方案的说明开关延迟历史效应的在线测量方法学的流程图。

具体实施方式

提供了用于测量以PD-SOI技术制造的CMOS门中的1SW-SS、2SW-SS以及1SW-2SW历史的集成电路器件。本发明的实施方案执行与1SW、2SW和SS延迟的相对幅度无关的测量。这种实施方案包括：具有几个ns的振荡周期的环形振荡器(RO)、延迟链(DLC)、与RO的信号同步地将脉冲向下发送DLC的电路，以及测量脉冲的上升和下降沿相对于RO信号的相应沿的位置的电路。1SW和2SW延迟相对于SS延迟的差异以及这些延迟的绝对幅度以RO和DLC中所使用的反相CMOS门的延迟为单位而确定。SS门延迟从RO的振荡频率中提取，该振荡频率在划分成几MHz之后可以用非定制频率计数器容易地测量，参见例如Ketchen等人的“在线过程监控和模型校准的高速测试结构”，Proc.2005 IEEEInternational Conference on Microelectronic Test Structures，pp.33-38，2005年4月。然后，所测量的RO的SS门延迟用来确定1SW和2SW门延迟的绝对幅度以及1SW-SS和2SW-SS延迟差异。

电路被配置，使得它仅需要直流电DC输入和输入，并且所有测量可以执行为标准参数测试器上的在线测试。RO和DLC两者包括相同的反相门，并且布置成物理上紧密临近。将宽度等于RO的振荡周期(几个ns)的一半的脉冲沿着DLC发射(launched down)，它与围绕RO的第二信号同步。当它达到DLC的末端时该脉冲相对于围绕RO行进的相应脉冲的时序以门延迟为单位而确定。DLC中门的数目与RO中信号所经过的门的相应数目之间的分数差异是脉冲前沿的1SW-SS历史以及脉冲后沿的2SW-SS历史的测量值。因为门的SS延迟可以从RO的振荡频率直接确定，所以也可以确定1SW和2SW延迟。

现在参考图2，该图说明根据本发明的实施方案的RO和DCL配置。RO202包括很多的n个相同反相级，例如大约1000级。在其稳定振荡态中，RO202具有恒定的振荡频率f＝1/(2nτ)，其中τ是每级延迟。包括与RO202中相同的级的DLC204在点A处从RO202中接收宽度1/(2f)的单脉冲，并且该脉冲行进到DLC204末端的点Bd。通过设计，从A到DLC204中的节点Bd的电路组成和标称延迟与从A到RO202中的Br的路径是相同的。

现在参考图3，该图说明根据本发明的实施方案的图2的点A、Bd和Br处的波形。在该例子和随后的讨论中，假设比较点由偶数个反相级分开。图3的波形(a)显示点A处的稳态方波，而图3的波形(b)显示由脉冲选择器/同步器电路选出的并沿着DLC发送的脉冲306。图3的波形(c)显示点Br处的RO波形，其在时间上偏离点A的波形D0＝Mτ，其中M是A和Br之间的门的数目。图3的波形(d)显示到达点Bd时的DLC中的脉冲306。如果没有关于先前开关历史的延迟相关性，那么点Bd处的脉冲306将仍然是宽度WA，仍然与点Br处的相应RO脉冲波形完美地同步，并且在时间上偏离点A处的波形D0。因为历史效应存在，所以点Bd处的脉冲306具有可以大于或小于WA的新宽度WBd。脉冲306的前沿和后沿都可能偏离点Br处的RO波形的相应沿。延迟链的前1SW转变沿的延迟是D1，而后2SW转变沿的延迟是D2。相应的历史值可以定义如下：

H(1SW-SS)＝(D1-D0)/D0            (1)

H(2SW-SS)＝(D2-D0)/D0            (2)

H(1SW-2SW)＝(D1-D2)/D0           (3)

图3的波形(d)中的脉冲306对应于代表典型130nm、90nm和65nm PD-SOI技术的在它们的标称操作电压下的1SW延迟>2SW延迟(WBd<WBr＝WA)，并且与图1中所示的数据一致。另外，Bd处的DLC波形由Br处的相应RO脉冲波形所跨骑。如果代替地1SW延迟<2SW延迟，那么当经过DLC时脉冲将变宽，并且比较Br和Bd处的波形导致WBd>WBr＝WA。最初，所描述的本发明的实施方案局限于图3中所示的WBd<WBr情况。但是，该情况随后将推广成包括所有其他可能性。

现在参考图4，该图说明根据本发明的实施方案的叠加图3的波形的RO和DLC。脉冲406显示为处于DLC404的点Bd，并且波形显示为处于RO402的点Br。图4也说明在Br左边的点Br(l)以及在Br右边的第二点Br(r)。

现在参考图5(a)，该图说明根据本发明的实施方案的在图4的Bd和Br、Bd和Br(l)以及Bd和Br(r)测量的具有相同时基的波形。先前在图3和4中描述了中间组波形502。在第一组波形504中，RO波形向左移动，对应于其较早到达Br(l)。在最后组波形506中，RO波形向右移动，对应于其随后到达Br(r)。Br(l)和Br(r)都足够远离Br，使得在那些点的RO脉冲不再跨骑Bd处的DLC脉冲。重叠状态定义为(Bd，Br_)，其中Bd是“1”或“0”对应于Bd处的脉冲的存在或不存在，并且Br_是“1”或“0”对应于Br、Br(l)或Br(r)处的脉冲的存在或不存在。各个区域中的重叠状态如图中所示。在中间组波形502中，仅出现三个重叠状态：(0，0)，(0，1)和(1，1)。在第一组波形504中，涉及对于Br(l)处的RO脉冲的下降和Bd处的DLC脉冲的下降之间的时间长度在Br(l)点出现额外状态(1，0)。在最后组波形506中，涉及对于Bd处的DLC脉冲的上升和Br(r)处的RO脉冲的上升之间的时间长度在Br(r)点再次出现(1，0)状态。图5(b)是说明作为这三组波形的时序的函数的(1，0)状态发生的图。图5(c)是以数字发生说明是否发生(1，0)状态的图。

如果改变Br(l)和Br之间的门的数目，则图5(b)中的(1，0)状态脉冲的宽度将改变。当减小门的数目时，将达到(1，0)状态脉冲的宽度收缩到0的临界分隔，并且图5(c)中的数字指示从“1”切换到“0”。在该临界分隔下，信号沿着环从Br(l)行进到Br的时间精确地等于在Bd处测量的DLC下降沿和在Br处测量的RO下降沿之间的时间延迟。对于上升沿可以进行相应的分析以显示类似的临界分隔，其中信号沿着RO从Br行进到Br(r)的时间精确地等于在Br处测量的RO上升沿和在Bd处测量的DLC上升沿之间的时间延迟。在这两种情况中，时间可以同样好地分别表示为Br(l)和Br或者Br和Br(r)之间的门的数目(或门延迟)。

现在参考图6，该图说明根据本发明的实施方案的选择脉冲的1SW上升沿。该上升沿到达DLC604的末端点Bd，并且同时沿着RO602到达在点Br右边的相应位置。沿着环形振荡器在Br附近选择特定点Pj(j＝1～8)。

对于所示的情况，确定了8个点，每个点在时间上与下一个点相隔偶数m个门延迟mT。在选择的上升沿到达之前观看点Bd和Br＝P5，状态(Bd，P5)是(0，0)。在上升沿刚好通过点P5之后，(Bd，P5)＝(0，1)，并且在1SW沿刚好到达点Bd之后，(Bd，P5)＝(1，1)。在P5上方指示了该状态序列。在P5左边的Pj，图像是类似的，因为(1，0)状态不会出现。在P5右边的Pj，开始时状态是类似的，但是最终跨越某个边界，在该边界右边序列变成(0，0)，(1，0)，(1，1)，其中(0，1)状态现在不出现。在图6中，该边界位于P7和P8之间。在Pj点处的(1，0)状态的发生在图6的右上部分用“0”和“1”的字符串来表示。显然地，H(1SW-SS)>D(P7-P5)/D0＝2mT/Mτ＝2m/M，以及H(1SW-SS)<d(P8-P5)/D0＝3m/M。应当注意，这是自校准结果，因为实际延迟的知识是不需要的，参见例如Ketchen等人的“在线过程监控和模型校准的高速测试结构”，Proc.2005IEEEInternational Conference onMicroelectronic Test Structures，pp.33-38，2005年4月。

现在参考图7，该图说明根据本发明的实施方案的完成选择脉冲的2SW下降沿。下降沿离开点A并到达DLC704的Bd，并且同时沿着RO702到达在点Br左边的相应位置。在选择的下降沿到达之前观看点Bd和Br＝P5，(Bd，P5)的状态是(1，1)。在2SW沿刚好到达点Bd之后，(Bd，P5)＝(0，1)，并且在下降沿刚好通过点P5之后，(Bd，P5)＝(0，0)。在P5右边的点Pj，图形是类似的，因为状态(1，0)不会出现。在P5左边的Pj，开始时状态是类似的，但是最终跨越某个边界，在该边界左边序列变成(1，1)，(1，0)，(0，0)，其中(0，1)状态现在不出现。在图7中，该边界位于P2和P3之间。各个Pj处的(1，0)状态的出现再次表示为“1”和“0”的字符串。从该图像中显然地H(2SW-SS)>d(P2-P5)/D0＝-3m/M以及H(2SW-SS)<d(P3-P5)/D0＝-2m/M。

现在参考图8(a)，该图说明根据本发明的实施方案的图6和7的内容概要。上面所述的边界对于DLC804上Bd处的脉冲下降沿显示在沿着RO802的P2和P3之间，以及对于上升沿显示在P7和P8之间。图8(a)显示：可以根据(Bd，Pj)的状态可能是(1，0)以及不可能是(1，0)的区域而自一致地表示1SW-SS和2SW-SS历史，如在各个Pj上面由“1”和“0”的字符串所表示的。因为已知P5＝Br，所以以m/M为单位的1SW-SS和2SW-SS历史值可以从该字符串中直接读出。

现在参考图8(b)，该图在概念上说明根据本发明的实施方案的连接到点Bd和Pj的并用来确定出现状态(1，0)的点Pj的电路。例如，使用该电路的一个版本，指示了8个分离的但在标称上相同的脉冲发射事件，对于每个事件设置探测器以选择特定Pj。对于每个事件，探测(1，0)状态是“1”还是“0”。结果是如图8中所示的一组8个“1”和“0”，其描述具有m/M的分辨率的H(1SW-SS)和H(2SW-SS)。

直到目前为止，假设Br和Bd处的波形分别描述为图3的波形(c)和(d)。1SW延迟>2SW延迟(WBd<WBr＝WA)以及Bd处的DLD波形被Br处的相应RO脉冲波形所跨骑。重访图6和7的讨论，现在清楚看到如果对波形的这些约束是宽松的，则图形保持基本相同。特别地，1SW上升沿可以在相应SS上升沿到达点Br之前或之后到达点Bd，并且2SW下降沿可以在相应SS下降沿到达点Br之前或之后到达点Bd。在所有情况中，在表示(1，0)状态的出现的“1”和“0”的字符串中从“1”到“0”的转变表示相应的历史值，不管它出现在Br(在该情况中＝P5)的右边还是左边。图8(a)中所示的组合图形也继续保持，但只有当1SW延迟保持大于2SW延迟时。如果2SW延迟大于1SW延迟，那么表示(1，0)状态的出现的“1”和“0”的字符串变成只是“1”的字符串，从而历史信息丢失。实际上，期望有这样的电路，它可以用来在开始进行复合测量，因为典型地1SW延迟比2SW延迟更长，但是它还允许如果最初测量给出只有“1”的字符串时随后单独地测量每个沿。

根据本发明的实施方案，电路可以与环形振荡器频率确定结合，以实施具有上述所有特征的该历史和延迟测量能力。一个这种电路是与在RO中循环的信号同步地将所需的脉冲沿着DLC发射的脉冲选择器/同步器电路。另一个这种电路是测量围绕稳态中的环形振荡器行进的信号相对于同步地沿着类似门的先前静止DLC发射的信号的相对延迟/级的电路方案。

现在参考图9，该图说明根据本发明的实施方案的脉冲选择器/同步器电路的实施。该电路使用4个有源锁存器902，904，906，908，负载锁存器910，多个组合逻辑门，以及RO912以实施期望的任务。每个锁存器的时钟、数据输入和数据输出端口分别指定为C#，D#和Z#，其中#是锁存器编号。有用于产生脉冲的3个输入Sel，Arm和Lauch。输入G1和G2是与随后讨论的探测电路结合使用的DC输入。所有外部施加的输入信号的转变时序和形状都不是重要的。节点ROUT处的电压输出用于在将它划分成例如256份之后用外部频率计数器测量RO频率。RO912包括n个门，优选地其中n>1000，以及NAND2门914以允许振荡。Latch6910和NAND2门914插入RO912中的节点A的右边，以保持从A到Br的RO912中的延迟路径组成尽可能接近于在DLC中的从A到Bd的路径组成。

现在参考图10，该时序图说明根据本发明的实施方案的在脉冲产生事件期间在图9的电路中的不同节点处的电压水平。当Sel输入设置成“1”时，RO启动并且在100μs-1ms量级的时间之后达到稳态条件。在A处看到的RO的方波显示在图10的轨迹A。显示为图10中的轨迹C2的从RO中的信号循环中跨越节点X1和X2而产生的时序脉冲驱动Latch2的时钟输入C2。该脉冲的宽度等于X1和X2之间的偶数个门的门延迟，其指定为比RO的周期例如10-20ns小得多的～100ps。在RO处于稳态中，输入Launch设置成“1”，同时输入Arm处于“0”，则允许系统在该配置中运行等效于RO的多个周期的时间。该操作将锁存器输出Z1，Z2和Z3设置成“0”并将Z4设置成“1”。到Latch1的输入在Z1和在D2处建立“0”。C2处的下一个时序脉冲允许D2处的“0”转移到Z2和D3上。当产生C2时序脉冲的上升沿沿着RO进一步移动到点A时，其施加“1”到C3并通过反相器施加“0”到C4。D3处的“0”传送到Z3，将“1”布置在Z4，以及将“0”布置在Latch4后面的NAND2的下输入。在一半RO周期之后，下降沿通过点X1，X2和A。当它通过点X1和X2时不具有影响，但是当它通过点A时，“1”布置在C4上，允许D4处的“1”转移到后面NAND2的上输入的Z4。当RO继续振荡时，在4个锁存器的数据输入和数据输出端口处没有进一步的改变。下一个Launch输入设置成“0”，然后Arm输入设置成“1”，从而完成脉冲发放电路的预设置。

为了将同步脉冲沿着延迟链发射，接着将“1”施加到Launch输入，即图10的Launch轨迹的第二脉冲。在该脉冲的激发中的一些点处，这相对于在RO中循环的信号完全是任意的，Latch1的时钟激发，并且D1处的“1”传送到Z1和D2上。下一个C2时钟脉冲允许D2处的“1”传送到Z2和D3上。当产生C2脉冲的上升沿到达点A时，其设置C3＝“1”以及C4＝“0”。然后，D3处的“1”传送到Z3以及传送到Latch4后面的NAND2的下输入，并且在D4处建立“0”，(在C4设置成“0”之后)。正在等待的其另一个输入为“1”的NAND2立即切换，从而将1SW沿传送给DLC，并且点Ad处的上升沿与点Ar处的相应上升沿对齐。在一半RO周期之后，该下一个下降沿通过X1，X2和A。当它经过点X1和X2时不具有影响；但是，当它经过点A时，“1”布置到C4上，允许在D4处等待的“0”转移到Z4以及转移到后面的NAND2的上输入。这阻止NAND2并将2SW转变传送到DLC，同时Ad处的下降沿与Ar处的相应下降沿对齐。当RO继续振荡时，在4个锁存器的输入和输出端口处没有进一步的改变，直到对外部输入信号做出进一步改变为止。这些事件的净结果是将初始宽度WA的单脉冲发送到DLC，如图10的标记为Ad的轨迹所指示的，它在开始时与RO中的信号完美地同步。应当注意，使用RO中的Latch6和NAND2，DLC脉冲和相应的RO脉冲在点A处可以看作是一致的。还应当注意，如果来自Z1的“1”在施加C2时钟脉冲的同时刚好到达D2，那么如果C2保持在“1”足够长时间的话“1”将继续到Z2上，并且将随后产生DLC脉冲。如果C2不是足够长时间的，那么“1”将不会通过Latch2，直到一个RO周期时间以后。在任一种方法中，一个且仅一个脉冲将沿着DLC发射。

现在参考图11，该图说明根据本发明的实施方案的图8(b)的(1，0)探测器电路。来自脉冲选择器/同步器电路的信号用来控制如图9和11中指示的(1，0)探测器中的Latch51102。

现在参考图12，该时序图说明根据本发明的实施方案的在测量事件期间在图11的电路中的不同节点处的电压水平。在锁存器复位周期过程中，当Arm＝“0”并且Launch＝“1”时，Z3处于“0”、Z4处于“1”，并且C2是周期性的脉冲。C2脉冲施加到C5，这允许D5处的“0”传送到Z5。在启动DLC脉冲产生过程的Latch2时钟输入脉冲的不久之后，Z3改变成“1”并施加到D5，准备让Latch51102探测C5处的下一个脉冲。

参考回到图11，对于8个Pj点的情况，3位(Y1，Y2，Y3)探测器1104通过布置“1”到相应的NAND3输入上，而用来选择8个点中的一个。所有NAND31106在它们输出处具有“1”，除了将产生短的互补脉冲的选定NAND3是可能例外的，该短的互补脉冲的宽度大约是关于图6-8的讨论的(1，0)状态存在的时间段。如果产生这种脉冲，那么它又施加到8-输入NAND的输入上，其他7个输入处于“1”。这导致在节点Bd-r处产生短的正脉冲，也具有大约为(1，0)状态存在的时间段的宽度。假设输入Q＝“1”，该脉冲继续通过NAND21108、反相器1110，以及OR门1112而到达正在等待的“1”已预装载到其数据端口D5的Latch51102的时钟端口C5。“1”传送到Z5，它被保持在那里以用于随后在OUT端的观察。应当注意，响应于在Z4处出现“0”而将2SW沿沿着延迟链发射。然后，随后的C2脉冲都不会传送到C5上，直到启动另一个复位周期，其将在观察到Z5为“0”或“1”之后。

如图9中所示，输入Q从外部DC输入G1和G2以及从节点电压Ad中产生。如果G1＝“1”并且G2＝“0”，那么Q将仅对于上升沿测量事件时处于“1”。如果G1＝“0”并且G2＝“1”，那么Q将仅对于下降沿测量事件时处于“1”。如果G1＝“1”并且G2＝“1”，那么Q对于上升沿和下降沿测量事件都处于“1”。这三个状态对应于图6-8中所描述的三个情况。

在DLC上产生脉冲、探测与选定Pj点关联的(1，0)状态的存在或不存在，然后将电路复位的上面过程沿着RO顺序地对于每个Pj点而重复。然后，可以直接解释作为结果的“1”和“0”值的读出模式，以根据图6-8的讨论而给出历史值。另外，如图7中所示的，将RO的输出传导通过分频器，并且可以在低频率(～MHz)下直接读出，提供SS、1SW和2SW延迟的绝对时间校准。图13显示用来部分地实施和读出测试结构的位组合的表格。

上面的分析假设RO和DLC中的平均门延迟是相同的，并且验证该假设为正确是重要的。这一点通过添加门到DLC上以及将它配置成与原始RO标称上相同的环形振荡器来实施。可以通过在该环形振荡器模式中的操作DLC来测量由工艺偏差引起的RO和DLC中的门延迟的任何差异。这可以用图14中所示的方案来实施。如该图中所示的布置三个传输门开关TG1，TG2和TG3。为了测量DLC1404的频率，将开关TG2关闭，并且将RO1402上的TG1以及TG3打开。对于正常操作，将TG1和TG3关闭，而将TG2打开。

现在参考图15，该流程图说明了根据本发明的实施方案的用于开关延迟历史效应的在线测量方法。该方法在方框1502中开始，启动环形振荡器。在方框1504中，从环形振荡器的信号中产生脉冲。该脉冲与信号基本上同步。在方框1506中，在延迟链处从环形振荡器中接收该脉冲。在方框1508中，将脉冲沿着具有与环形振荡器基本上相同的门的延迟链发射至对应于延迟链远端的环形振荡器的确定点。在方框1510中，环形振荡器中信号的上升沿的延迟与延迟链中脉冲的上升沿的延迟的分数差异被确定。在方框1512中，环形振荡器中信号的下降沿的延迟与延迟链中脉冲的下降沿的延迟的分数差异被确定。在方框1515中，1SW-SS、2SW-SS，以及1SW-2SW开关历史被确定。

从方框1502，在方框1516中测量环形振荡器的振荡频率。在方框1518中，确定稳态(SS)延迟。在方框1502中，从开关历史以及稳态延迟确定实际延迟1SW和2SW，然后终止该方法。

虽然已经在这里参考附图描述了本发明的示例实施方案，但是应当明白，发明不限于那些精确的实施方案，而可以由本领域技术人员进行各种其他改变和修改，而不背离发明的范围和本质。

Claims (18)

1.一种集成电路器件中的开关延迟历史效应的在线测量方法，包括步骤：

将脉冲沿着延迟链发射，其中该脉冲与环形振荡器的信号同步，并且对于对应于延迟链的远端的环形振荡器上的确定点，延迟链和环形振荡器包括相同的门；

当脉冲到达延迟链的远端时，测量环形振荡器中的信号沿经过的门的数目与延迟链中的相应脉冲沿经过的门的数目之间的至少一个差异；以及

根据信号沿和相应的脉冲沿所经过的门的数目的该至少一个测量差异，而确定集成电路器件中的一个或多个开关历史。

2.根据权利要求1的方法，其中在发射脉冲的步骤中该脉冲包括与环形振荡器的振荡周期的一半相等的宽度。

3.根据权利要求1的方法，其中发射脉冲的步骤包括步骤：

从环形振荡器的信号中产生脉冲，其中该脉冲与信号同步；以及

在延迟链处从环形振荡器接收该脉冲。

4.根据权利要求1的方法，其中电路组成和标称延迟在延迟链中以及到环形振荡器的确定点是相同的。

5.根据权利要求1的方法，其中测量至少一个差异的步骤包括确定环形振荡器中信号的上升沿的延迟与延迟链中脉冲的上升沿的延迟的分数差异的步骤。

6.根据权利要求5的方法，其中确定延迟的分数差异的步骤包括步骤：

确定环形振荡器上的上升点，其中信号的位置终止在延迟链的远端处的脉冲上升沿的重叠；

测量环形振荡器上的上升点与环形振荡器上的确定点之间的门的数目的分数差异，其对应于集成电路器件中的第一开关历史。

7.根据权利要求6的方法，还包括根据延迟的分数差异以及环形振荡器的振荡频率而确定集成电路器件中的一个或多个延迟的步骤。

8.根据权利要求7的方法，还包括步骤：

确定环形振荡器的振荡频率；

从环形振荡器的振荡频率中确定稳态延迟；以及

根据稳态延迟以及集成电路器件中的第一开关历史而确定第一开关延迟。

9.根据权利要求1的方法，其中测量至少一个差异的步骤包括确定环形振荡器中信号的下降沿的延迟与延迟链中脉冲的下降沿的延迟的分数差异的步骤。

10.根据权利要求9的方法，其中确定延迟的分数差异的步骤还包括步骤：

确定环形振荡器上的下降点，其中信号的位置终止在延迟链的远端处的脉冲下降沿的重叠；

测量环形振荡器上的下降点与环形振荡器上的确定点之间的门的数目的分数差异，其中该差异对应于集成电路器件中的第二开关历史。

11.根据权利要求10的方法，还包括根据延迟的分数差异以及环形振荡器的振荡频率而确定集成电路器件中的一个或多个延迟的步骤。

12.根据权利要求11的方法，还包括步骤：

确定环形振荡器的振荡频率；

从环形振荡器的振荡频率中确定稳态延迟；以及

根据稳态延迟以及集成电路器件中的第二开关历史而确定第二开关延迟。

13.根据权利要求1的方法，其中发射、测量以及确定步骤仅需要直流电输入。

14.一种集成电路器件，包括：

具有多个门和振荡周期的环形振荡器；

脉冲发生电路，其与环形振荡器集成在一起，用于产生与环形振荡器的信号同步的脉冲；

延迟链，其对于对应于延迟链的远端的环形振荡器的确定点具有与环形振荡器相同的门，其中延迟链与脉冲发生电路电连接，以接收与环形振荡器的信号同步的脉冲；以及

信号延迟测量电路，其与环形振荡器和延迟链电连接，以根据当脉冲到达延迟链的远端时环形振荡器中的信号沿所经过的门的数目与延迟链中的相应脉冲沿所经过的门的数目的至少一个测量差异而确定集成电路器件中的一个或多个开关历史。

15.根据权利要求14的集成电路器件，其中该信号延迟测量电路根据该一个或多个开关历史以及环形振荡器的振荡频率而确定集成电路器件中的一个或多个延迟。

16.根据权利要求14的集成电路器件，其中环形振荡器和延迟链包括到环形振荡器的确定点的多个相同的反相互补金属氧化物半导体级。

17.根据权利要求14的集成电路器件，其中环形振荡器和延迟链处于物理上紧密临近。

18.与环形振荡器集成的脉冲发生电路，包括多个有源锁存器以及多个组合逻辑门，其中脉冲发生电路由环形振荡器的信号产生时序脉冲并发射具有分别与环形振荡器的信号的上升沿和下降沿同步的上升沿和下降沿的脉冲。

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