JP3094969B2 - 半導体装置用試験方法及び装置 - Google Patents
半導体装置用試験方法及び装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置用の試験
方法に関し、特にその半導体装置のＡＣ動作／サイクル
動作判定方法及びその装置に関する。
方法に関し、特にその半導体装置のＡＣ動作／サイクル
動作判定方法及びその装置に関する。
【０００２】
【従来の技術】従来、クロック動作するフリップ・フロ
ップ（以下、ＦＥという）を含む同期式回路を搭載した
半導体装置では、動作応答特性（以下、ＡＣ特性とい
う）による選別を行う際の項目として、最高動作周波数
を測定することが、一般に行われている。測定する半導
体装置の最高動作周波数がＡＣ選別を行うＬＳＩテスタ
の動作周波数に対して低ければ、機能試験時のクロック
・サイクル周波数を変化させることにより、最高動作周
波数を測定することができる。
ップ（以下、ＦＥという）を含む同期式回路を搭載した
半導体装置では、動作応答特性（以下、ＡＣ特性とい
う）による選別を行う際の項目として、最高動作周波数
を測定することが、一般に行われている。測定する半導
体装置の最高動作周波数がＡＣ選別を行うＬＳＩテスタ
の動作周波数に対して低ければ、機能試験時のクロック
・サイクル周波数を変化させることにより、最高動作周
波数を測定することができる。
【０００３】図５に示す半導体装置は、クロックＣＬＫ
に同期する複数個のＦＦ１、２と、それらの間をつなぐ
組合回路３とからなる同期回路を含んでいる。図５に示
す構成の半導体装置での一般的な動作では、クロック同
期して、ＦＦ１、２の出力が変化し、その変化が組合回
路３を構成する複数段の基本ゲートに伝わり、順次各段
のゲート出力が確定していき、最終的にある遅延時間を
経過した後で、ＦＦ１、２の入力部の直前のゲートの出
力が確定する。このような回路での最高動作周波数ｆｍ
ａｘは、ＦＦ１、２でのセットアップ／ディレイ時間を
除けば、ほぼ、このＦＦ１、２間に挾まれた組合回路３
の遅延の中で最大の遅延時間Ｔｄ，ｍａｘの逆数で求め
られる。 ｆｍａｘ〜1／Ｔｄ，ｍａｘ
に同期する複数個のＦＦ１、２と、それらの間をつなぐ
組合回路３とからなる同期回路を含んでいる。図５に示
す構成の半導体装置での一般的な動作では、クロック同
期して、ＦＦ１、２の出力が変化し、その変化が組合回
路３を構成する複数段の基本ゲートに伝わり、順次各段
のゲート出力が確定していき、最終的にある遅延時間を
経過した後で、ＦＦ１、２の入力部の直前のゲートの出
力が確定する。このような回路での最高動作周波数ｆｍ
ａｘは、ＦＦ１、２でのセットアップ／ディレイ時間を
除けば、ほぼ、このＦＦ１、２間に挾まれた組合回路３
の遅延の中で最大の遅延時間Ｔｄ，ｍａｘの逆数で求め
られる。 ｆｍａｘ〜1／Ｔｄ，ｍａｘ
【０００４】半導体装置に与えられるクロックの周波数
が、この値よりも大きい場合は、最初のクロックによる
前段のＦＦの出力の信号変化が組合回路で確定し、後段
のＦＦの入力に伝わる前に次のクロックが入るため、回
路は誤動作を引き起こすことがある。
が、この値よりも大きい場合は、最初のクロックによる
前段のＦＦの出力の信号変化が組合回路で確定し、後段
のＦＦの入力に伝わる前に次のクロックが入るため、回
路は誤動作を引き起こすことがある。
【０００５】半導体装置の試験で、この最高動作周波数
ｆｍａｘの測定には、ＬＳＩテスタによる機能試験での
判定によって行うことが一般的である。この場合、半導
体装置に与える入力のクロック周波数を変化させて、機
能試験を行うことで求められる。
ｆｍａｘの測定には、ＬＳＩテスタによる機能試験での
判定によって行うことが一般的である。この場合、半導
体装置に与える入力のクロック周波数を変化させて、機
能試験を行うことで求められる。
【０００６】図６は、図５に示す従来例に係る半導体装
置の試験方法を示す構成図である。ここで、ＬＳＩテス
タ４のドライバー部ＤＲＶは、試験を行う半導体装置Ｌ
ＳＩのクロック入力を含む入力端子に接続され、コンパ
レータ部ＣＭＰは、半導体装置の出力端子に接続されて
いる。この状態で、ＬＳＩテスタの機能試験のクロック
周波数を変えた条件により、各入力端子から、機能試験
用の信号パターンを半導体装置ＬＳＩに入力し、各半導
体装置ＬＳＩからの出力信号をＬＳＩテスタのコンパレ
ータ部ＣＭＰにて期待パターンと比較し、機能判定を行
う。最高動作周波数は、正常動作と判定された機能試験
時のクロック周波数の上限から求められる。
置の試験方法を示す構成図である。ここで、ＬＳＩテス
タ４のドライバー部ＤＲＶは、試験を行う半導体装置Ｌ
ＳＩのクロック入力を含む入力端子に接続され、コンパ
レータ部ＣＭＰは、半導体装置の出力端子に接続されて
いる。この状態で、ＬＳＩテスタの機能試験のクロック
周波数を変えた条件により、各入力端子から、機能試験
用の信号パターンを半導体装置ＬＳＩに入力し、各半導
体装置ＬＳＩからの出力信号をＬＳＩテスタのコンパレ
ータ部ＣＭＰにて期待パターンと比較し、機能判定を行
う。最高動作周波数は、正常動作と判定された機能試験
時のクロック周波数の上限から求められる。
【０００７】
【発明が解決しようとする課題】しかしながら、上述し
た従来例では、試験を行う半導体装置の最高動作周波数
が高く、測定を行うＬＳＩテスタの動作周波数がこれに
対応できない場合には、このような形式の試験方法を用
いることはできない。
た従来例では、試験を行う半導体装置の最高動作周波数
が高く、測定を行うＬＳＩテスタの動作周波数がこれに
対応できない場合には、このような形式の試験方法を用
いることはできない。
【０００８】このため、半導体装置の最高動作周波数が
高い場合には、より高性能なＬＳＩテスタが必要とな
る。また、半導体装置の機能試験を高い周波数で測定す
る場合、半導体装置の内部のゲートのスイッチング電流
による動作ノイズや、出力バッファが、ＬＳＩテスタま
での配線を駆動する際の同時動作ノイズを押さえること
が必要となる。
高い場合には、より高性能なＬＳＩテスタが必要とな
る。また、半導体装置の機能試験を高い周波数で測定す
る場合、半導体装置の内部のゲートのスイッチング電流
による動作ノイズや、出力バッファが、ＬＳＩテスタま
での配線を駆動する際の同時動作ノイズを押さえること
が必要となる。
【０００９】これらの対策は、高性能化が急速な現在の
半導体装置では、非常に困難になりつつある。また、高
周波動作を行う環境を整え、高速なＬＳＩテスタを導入
することは、製造原価の増加をもたらすという欠点があ
る。
半導体装置では、非常に困難になりつつある。また、高
周波動作を行う環境を整え、高速なＬＳＩテスタを導入
することは、製造原価の増加をもたらすという欠点があ
る。
【００１０】本発明の目的は、高速クロックでの動作を
行える高性能ＬＳＩテスタや、ＬＳＩを高速で、安定に
動作させるための高周波特性のよい治具を要求しない、
安価で、測定精度の高い半導体装置用試験方法及び装置
を提供することにある。
行える高性能ＬＳＩテスタや、ＬＳＩを高速で、安定に
動作させるための高周波特性のよい治具を要求しない、
安価で、測定精度の高い半導体装置用試験方法及び装置
を提供することにある。
【００１１】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置用試験方法は、ＣＭＯＳ回
路を搭載した半導体装置の特性を試験する半導体装置の
試験方法において、前記半導体装置にクロック信号を入
力させ、クロック動作タイミングから電源電流を増加し
て、再度定常的に０となるまでの遅延時間の逆数から最
高動作周波数を求めるものである。
め、本発明に係る半導体装置用試験方法は、ＣＭＯＳ回
路を搭載した半導体装置の特性を試験する半導体装置の
試験方法において、前記半導体装置にクロック信号を入
力させ、クロック動作タイミングから電源電流を増加し
て、再度定常的に０となるまでの遅延時間の逆数から最
高動作周波数を求めるものである。
【００１２】また、同一構成の複数個の半導体装置に対
して、その対応する入力端子に試験用の信号波形を与
え、該複数個の半導体装置からの電流波形の波形の差分
を求め、前記半導体装置の最高動作周波数を相対的に求
めるものである。
して、その対応する入力端子に試験用の信号波形を与
え、該複数個の半導体装置からの電流波形の波形の差分
を求め、前記半導体装置の最高動作周波数を相対的に求
めるものである。
【００１３】また、本発明に係る半導体装置用試験装置
は、半導体テスタと、観測手段とを有し、ＣＭＯＳ回路
を搭載した半導体装置の特性を試験する半導体装置用試
験装置であって、前記半導体テスタは、前記半導体装置
に試験用の信号波形を印加するものであり、前記観測手
段は、前記半導体装置の電源電流の時間応答波形を観測
し、その電流波形の形状により、該半導体装置の最高動
作周波数を求めるものである。
は、半導体テスタと、観測手段とを有し、ＣＭＯＳ回路
を搭載した半導体装置の特性を試験する半導体装置用試
験装置であって、前記半導体テスタは、前記半導体装置
に試験用の信号波形を印加するものであり、前記観測手
段は、前記半導体装置の電源電流の時間応答波形を観測
し、その電流波形の形状により、該半導体装置の最高動
作周波数を求めるものである。
【００１４】また、前記半導体装置は、クロック入力端
子とそのクロックに同期して動作を行う複数個のフリッ
プ・フロップによる順序回路と、それらフリップ・フロ
ップに接続された組合回路とからなるものである。
子とそのクロックに同期して動作を行う複数個のフリッ
プ・フロップによる順序回路と、それらフリップ・フロ
ップに接続された組合回路とからなるものである。
【００１５】また、前記半導体テスタは、同一構成の複
数個の半導体装置に対して、その対応する入力端子に試
験用の信号波形を与えものであり、前記観測手段は、前
記複数個の半導体装置からの電流波形の波形の差分を求
め、前記半導体装置の最高動作周波数を相対的に求める
ものである。
数個の半導体装置に対して、その対応する入力端子に試
験用の信号波形を与えものであり、前記観測手段は、前
記複数個の半導体装置からの電流波形の波形の差分を求
め、前記半導体装置の最高動作周波数を相対的に求める
ものである。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。
より説明する。
【００１７】（実施形態１）図１は、本発明の実施形態
１を示す構成図である。
１を示す構成図である。
【００１８】図１において、本発明の実施形態１に係る
半導体装置用試験装置は、試験対象となる半導体装置Ｌ
ＳＩの入力端にクロックＣＬＫ及びその他の信号を与え
る信号を与えるＬＳＩ（半導体）テスタ５と、試験対象
の半導体装置ＬＳＩの動作電流を観測する電流測定装置
６とを有している。
半導体装置用試験装置は、試験対象となる半導体装置Ｌ
ＳＩの入力端にクロックＣＬＫ及びその他の信号を与え
る信号を与えるＬＳＩ（半導体）テスタ５と、試験対象
の半導体装置ＬＳＩの動作電流を観測する電流測定装置
６とを有している。
【００１９】ここで、試験対象の半導体装置ＬＳＩは、
クロック入力端子とその入力端子に同期して動作を行う
複数個のフリップ・ブロックによる順序回路と、それら
フリップ・フロップに接続された組合回路とからなるも
のであって、具体的には、クロックＣＬＫに同期して動
作する複数個のフリップ・フロップＦＦ１、２と、それ
らのフリップ・フロップＦＦ１、２間に単純ゲートで構
成された組合回路３とから構成されている。また、ＬＳ
Ｉテスタ５は、半導体装置ＬＳＩに特定の機能動作を行
わせるために、クロックＣＬＫとクロックＣＬＫに同期
して複数入力端子分のパターンを順次出力するようにな
っている。
クロック入力端子とその入力端子に同期して動作を行う
複数個のフリップ・ブロックによる順序回路と、それら
フリップ・フロップに接続された組合回路とからなるも
のであって、具体的には、クロックＣＬＫに同期して動
作する複数個のフリップ・フロップＦＦ１、２と、それ
らのフリップ・フロップＦＦ１、２間に単純ゲートで構
成された組合回路３とから構成されている。また、ＬＳ
Ｉテスタ５は、半導体装置ＬＳＩに特定の機能動作を行
わせるために、クロックＣＬＫとクロックＣＬＫに同期
して複数入力端子分のパターンを順次出力するようにな
っている。
【００２０】図２は、図１の試験対象となる半導体装置
ＬＳＩのクロック端子に与えられるクロックＣＬＫの信
号電圧波形と、半導体装置ＬＳＩに内包した組合回路３
が出力する内部波形（出力電圧波形）、半導体装置ＬＳ
Ｉの電源端子を流れる電流Ｉｄｄ（電源電流波形）を時
間軸をそろえて図示したものである。
ＬＳＩのクロック端子に与えられるクロックＣＬＫの信
号電圧波形と、半導体装置ＬＳＩに内包した組合回路３
が出力する内部波形（出力電圧波形）、半導体装置ＬＳ
Ｉの電源端子を流れる電流Ｉｄｄ（電源電流波形）を時
間軸をそろえて図示したものである。
【００２１】ＣＭＯＳゲート回路での電源電流は、動作
時の過渡応答での各部の容量を充放電電流や、ゲート電
圧が、中間電位を取って、ＣＭＯＳゲートのＰチャネル
側／Ｎチャネル側のトランジスタとも導通状態になった
状態の貫通電流などの総和として表され、回路が停止し
ている場合には、０となる。
時の過渡応答での各部の容量を充放電電流や、ゲート電
圧が、中間電位を取って、ＣＭＯＳゲートのＰチャネル
側／Ｎチャネル側のトランジスタとも導通状態になった
状態の貫通電流などの総和として表され、回路が停止し
ている場合には、０となる。
【００２２】図１の構成では、クロックＣＬＫの入力に
より、まず、ＦＦ１の出力が変化し、ＦＦ１の出力部で
の信号変化の過渡応答時間の間、そのＦＦ１の出力部か
ら見える負荷容量を充放電する電流とＦＦ１自体の貫通
電流で決まる電流が流れる。また、そのＦＦ１の直後に
位置する組合回路３のゲートは、ＦＦ１の出力の変化か
ら、ゲート遅延時間分だけ遅れて動作をおこない、同様
に、負荷容量と貫通電流分に相当する電流が流れる。こ
れらの動作が、ＦＦ１、２間の組合回路３の各動作パス
のゲートで順次発生し、最終的に、もっとも遅延時間の
大きな動作パス（最大遅延パス波形）でのＦＦ入力での
信号の過渡応答が完了した時点で、半導体装置ＬＳＩの
全電源電流は０となる。
より、まず、ＦＦ１の出力が変化し、ＦＦ１の出力部で
の信号変化の過渡応答時間の間、そのＦＦ１の出力部か
ら見える負荷容量を充放電する電流とＦＦ１自体の貫通
電流で決まる電流が流れる。また、そのＦＦ１の直後に
位置する組合回路３のゲートは、ＦＦ１の出力の変化か
ら、ゲート遅延時間分だけ遅れて動作をおこない、同様
に、負荷容量と貫通電流分に相当する電流が流れる。こ
れらの動作が、ＦＦ１、２間の組合回路３の各動作パス
のゲートで順次発生し、最終的に、もっとも遅延時間の
大きな動作パス（最大遅延パス波形）でのＦＦ入力での
信号の過渡応答が完了した時点で、半導体装置ＬＳＩの
全電源電流は０となる。
【００２３】この変化をクロック入力信号と半導体装置
内部のゲートの信号波形、電源電流波形として示したも
のが図２であり、クロック入力信号の変化から回路動作
遅延分だけ遅れた形で、組合回路３のゲートは動作し、
その中で最大遅延パスとなるゲートの出力部での電圧の
変化が完了した時点で、半導体装置ＬＳＩに流れる電源
電流Ｉｄｄの波形は０となる。
内部のゲートの信号波形、電源電流波形として示したも
のが図２であり、クロック入力信号の変化から回路動作
遅延分だけ遅れた形で、組合回路３のゲートは動作し、
その中で最大遅延パスとなるゲートの出力部での電圧の
変化が完了した時点で、半導体装置ＬＳＩに流れる電源
電流Ｉｄｄの波形は０となる。
【００２４】電流測定装置６では、半導体装置ＬＳＩの
電源電流Ｉｄｄの波形を、クロックＣＬＫの入力からの
過渡応答として観測し、電流が流れ始めて再び０になる
までの時間を見積もることにより、半導体装置ＬＳＩの
ＦＦ１、２間の最大遅延パスの遅延時間を測定する。ま
た、ＬＳＩテスタ４によりクロックＣＬＫに同期して半
導体装置ＬＳＩに入力する信号パターンを変化させるこ
とにより、ＦＦ１、２間で活性化する動作パスを変更
し、その活性動作パスでの最大遅延を求めることもでき
る。
電源電流Ｉｄｄの波形を、クロックＣＬＫの入力からの
過渡応答として観測し、電流が流れ始めて再び０になる
までの時間を見積もることにより、半導体装置ＬＳＩの
ＦＦ１、２間の最大遅延パスの遅延時間を測定する。ま
た、ＬＳＩテスタ４によりクロックＣＬＫに同期して半
導体装置ＬＳＩに入力する信号パターンを変化させるこ
とにより、ＦＦ１、２間で活性化する動作パスを変更
し、その活性動作パスでの最大遅延を求めることもでき
る。
【００２５】（実施形態２）図３は、本発明の実施形態
２に係る半導体装置の試験装置を示す構成図である。図
１に示す本発明の実施形態１に係る測定装置は、１個の
半導体装置ＬＳＩの電源電流Ｉｄｄを観測して半導体装
置ＬＳＩの内部回路の動作特性を求めているが、これに
対して図３に示す本発明の実施形態２に係る測定装置
は、同一の回路構成の２個の半導体装置ＬＩＳ１，ＬＳ
Ｉ２の入力端子にＬＳＩテスタ５から各同一の入力波形
を与え、その２個の半導体装置ＬＩＳ１，ＬＳＩ２の動
作電流Ｉｄｄ1，Ｉｄｄ2を電流測定装置６ａ，６ｂで検
出し、その波形を比較器７で比較して内部動作特性を求
めるようにしたものである。
２に係る半導体装置の試験装置を示す構成図である。図
１に示す本発明の実施形態１に係る測定装置は、１個の
半導体装置ＬＳＩの電源電流Ｉｄｄを観測して半導体装
置ＬＳＩの内部回路の動作特性を求めているが、これに
対して図３に示す本発明の実施形態２に係る測定装置
は、同一の回路構成の２個の半導体装置ＬＩＳ１，ＬＳ
Ｉ２の入力端子にＬＳＩテスタ５から各同一の入力波形
を与え、その２個の半導体装置ＬＩＳ１，ＬＳＩ２の動
作電流Ｉｄｄ1，Ｉｄｄ2を電流測定装置６ａ，６ｂで検
出し、その波形を比較器７で比較して内部動作特性を求
めるようにしたものである。
【００２６】また説明の都合上、半導体装置ＬＳＩ１に
比べて、半導体装置ＬＳＩ２の方が回路を構成するゲー
トの能力が低く、最高動作周波数が低いものと仮定す
る。
比べて、半導体装置ＬＳＩ２の方が回路を構成するゲー
トの能力が低く、最高動作周波数が低いものと仮定す
る。
【００２７】図４は、本発明の実施形態２に係る試験方
法において、半導体装置ＬＳＩ１，ＬＳＩ２の電源電流
Ｉｄｄ1，Ｉｄｄ2を、同一の入力波形を与えた場合の電
流波形の時間変化を示したものである。
法において、半導体装置ＬＳＩ１，ＬＳＩ２の電源電流
Ｉｄｄ1，Ｉｄｄ2を、同一の入力波形を与えた場合の電
流波形の時間変化を示したものである。
【００２８】電流波形Ｉｄｄ1，Ｉｄｄ2を比較すると、
過渡応答が劣る半導体装置ＬＳＩ２の電流波形Ｉｄｄ2
の方が、クロックの変化に対する電流波形の応答時間が
長くなり、電流波形のピーク値が低くなる。
過渡応答が劣る半導体装置ＬＳＩ２の電流波形Ｉｄｄ2
の方が、クロックの変化に対する電流波形の応答時間が
長くなり、電流波形のピーク値が低くなる。
【００２９】一方の半導体装置の最高動作周波数が既知
であれば、この電流波形の差分を観測することにより、
もう一方の半導体装置の最高動作周波数の値を相対的に
求めることができる。
であれば、この電流波形の差分を観測することにより、
もう一方の半導体装置の最高動作周波数の値を相対的に
求めることができる。
【００３０】また、本実施形態では、２個の電源電流測
定系とその比較部を等長に配置することで、ＬＳＩテス
タのクロックとの時間スキューを考慮しなくても精度の
高い測定が可能であるという効果がある。さらに、本実
施形態では、比較を行う半導体装置の数は増加すること
が容易であり、並列測定を簡便に行えるという効果もあ
る。
定系とその比較部を等長に配置することで、ＬＳＩテス
タのクロックとの時間スキューを考慮しなくても精度の
高い測定が可能であるという効果がある。さらに、本実
施形態では、比較を行う半導体装置の数は増加すること
が容易であり、並列測定を簡便に行えるという効果もあ
る。
【００３１】
【発明の効果】以上説明したように本発明によれば、最
高動作周波数試験において、測定時のＬＳＩ試験装置の
動作周波数を高めることなしに、精度良く試験を行う半
導体装置の最高動作周波数を測定することができる。
高動作周波数試験において、測定時のＬＳＩ試験装置の
動作周波数を高めることなしに、精度良く試験を行う半
導体装置の最高動作周波数を測定することができる。
【図面の簡単な説明】
【図１】本発明の実施形態１を示す構成図である。
【図２】図１に示す半導体試験装置の動作時の電圧電流
の時間変化を示す図である。
の時間変化を示す図である。
【図３】本発明の実施形態２を示す構成図である。
【図４】図４に示す半導体試験装置の半導体装置の２つ
の電源電流の時間変化と、その差分を示す図である。
の電源電流の時間変化と、その差分を示す図である。
【図５】フリップ・フロップを含む同期式回路をもつ半
導体装置を示す構成図である。
導体装置を示す構成図である。
【図６】従来例の半導体試験装置を示す構成図である。
１、２ フリップ・フロップ（ＦＦ） ３ 組合回路 ５ ＬＳＩテスタ ６、６ａ、６ｂ 電流測定装置 ７ 比較器
Claims (5)
- 【請求項１】 ＣＭＯＳ回路を搭載した半導体装置の特
性を試験する半導体装置の試験方法において、 前記半導体装置にクロック信号を入力させ、 クロック動作タイミングから電源電流を増加して、再度
定常的に０となるまでの遅延時間の逆数から最高動作周
波数を求めることを特徴とする半導体装置用試験方法。 - 【請求項２】 同一構成の複数個の半導体装置に対し
て、その対応する入力端子に試験用の信号波形を与え、 該複数個の半導体装置からの電流波形の波形の差分を求
め、 前記半導体装置の最高動作周波数を相対的に求めること
を特徴とする請求項１に記載の半導体装置用試験方法。 - 【請求項３】 半導体テスタと、観測手段とを有し、Ｃ
ＭＯＳ回路を搭載した半導体装置の特性を試験する半導
体装置用試験装置であって、 前記半導体テスタは、前記半導体装置に試験用の信号波
形を印加するものであり、 前記観測手段は、前記半導体装置の電源電流の時間応答
波形を観測し、その電流波形の形状により、該半導体装
置の最高動作周波数を求めるものであることを特徴とす
る半導体装置用試験装置。 - 【請求項４】 前記半導体装置は、クロック入力端子と
そのクロックに同期して動作を行う複数個のフリップ・
フロップによる順序回路と、それらフリップ・フロップ
に接続された組合回路とからなるものであることを特徴
とする請求項３に記載の半導体装置用試験装置。 - 【請求項５】 前記半導体テスタは、同一構成の複数個
の半導体装置に対して、その対応する入力端子に試験用
の信号波形を与えるものであり、 前記観測手段は、前記複数個の半導体装置からの電流波
形の波形の差分を求め、前記半導体装置の最高動作周波
数を相対的に求めるものであることを特徴とする請求項
３に記載の半導体装置用試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09255282A JP3094969B2 (ja) | 1997-09-19 | 1997-09-19 | 半導体装置用試験方法及び装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09255282A JP3094969B2 (ja) | 1997-09-19 | 1997-09-19 | 半導体装置用試験方法及び装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1194917A JPH1194917A (ja) | 1999-04-09 |
| JP3094969B2 true JP3094969B2 (ja) | 2000-10-03 |
Family
ID=17276599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09255282A Expired - Fee Related JP3094969B2 (ja) | 1997-09-19 | 1997-09-19 | 半導体装置用試験方法及び装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Families Citing this family (2)
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|---|---|---|---|---|
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-
1997
- 1997-09-19 JP JP09255282A patent/JP3094969B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH0629652U (ja) * | 1992-02-22 | 1994-04-19 | 株式会社トキコー | 塗装用マスキングシート |
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| Publication number | Publication date |
|---|---|
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