JP4657825B2 - 半導体装置のインタフェース回路及び測定方法 - Google Patents

Description

本発明は、半導体装置及びその測定方法に関し、特に、半導体装置のインタフェース部のＡＣ特性の測定に好適な回路及びその測定方法に関する。

半導体装置は、一般に、外部とのインタフェース端子を持ち、要求されるＡＣ特性（遅延特性）を満足できるように回路が構成され、また該特性を満足できるかを測定で確認できるように構成される。

近年のプロセスの微細化、デバイスの高速化、低電圧化、ＩＯ（入出力）電源範囲の広範囲化等により、高速クロック周波数におけるインタフェース部分のタイミング特性を満足することが難しくなってきている。

また、デバイスのＡＣ特性を精度よく測定することが、難しくなってきている。例えばＡＣ特性の測定に関して、デバイス内部で発生される内部クロック信号（デバイスへ外部から入力されるクロック信号に基づき作成され、また、特定の出力端子から外部に出力される）を基準とし、ＡＣ特性を測定する場合に、通常、以下のように行われる。

すなわち、被検査デバイス（Device Under Test;；ＤＵＴともいう）への入力クロック信号（テスタから供給される）を基準として、被検査デバイスから出力される内部クロック信号（特定出力端子）の測定と、測定対象端子の２つのＡＣ特性の測定を行った後、その差分を演算する必要がある。

特開平８−０３６４３８号公報

高速インタフェースのスペック確保と、高測定精度の要求と、テストコストの削減要求を満足するために、従来手法の改善が課題となっている。以下、特許文献１に開示されているクロック供給回路を例に説明する。

図７は、特許文献１記載のクロック供給回路の構成を示す図である。図７を参照すると、クロック入力端子１０からの入力クロック信号ＣＫＩＮを入力バッファ１１で受けＮ分周器１２（分周比Nは２以上の所定の整数）で分周される。分周クロック信号は、バッファ１３を介して、出力バッファ１４に供給され、出力バッファ１４は、分周クロック信号を出力クロック信号ＣＫＯＵＴとして出力端子１５より出力する。データ入力端子１６からのデータ入力ＤＩＮは、入力バッファ１７に供給され、入力バッファ１７の出力は、フリップフロップ回路（「ＦＦ回路」と略記される）１８に供給される。ＦＦ回路１８では、出力バッファ１４から出力端子１５に出力するクロック信号をバッファ２１で受けたクロック信号ＣＬＫをサンプリングクロックとして、データ入力ＤＩＮをラッチし、出力バッファ１９を通して出力端子２０に出力される。

出力データＤＯＵＴは、出力クロック信号ＣＫＯＵＴに基づくタイミングで出力される構成とされ、基本的には、出力バッファ１９の遅れで出力される。一般的に、駆動能力を必要とする出力バッファは、遅延が大きい。このため、外部のインタフェースにとって、ホールドタイムの確保に、余裕となる回路構成となっている。

図８は、図７の回路の動作を示すタイミング図である。特に制限されないが、図８に示す例では、出力クロック信号ＣＫＯＵＴの周波数は２５ＭＨｚとされている。なお、図８の時間の数値もあくまで参考値である。基準とする出力クロック信号ＣＫＯＵＴに対して出力データ信号ＤＯＵＴは、出力バッファ１９で遅延されることになる。図８に示すように、出力データ信号ＤＯＵＴは、出力クロック信号ＣＫＯＵＴに対して、図７の出力バッファ１９の遅延Ｘ分遅れている。この出力データ信号ＤＯＵＴの遅れは、ホールドタイムの確保に有効になるが、セットアップが厳しくなる。すなわち、この場合、出力クロック信号ＣＫＯＵＴの立ち上がりから出力バッファ１９の遅延Ｘ（＝１０ｎｓ）遅れて端子２０からデータ信号が出力されているが、データ信号の遷移タイミングから出力クロック信号ＣＫＯＵＴの立ち下がりタイミングまでの期間（セットアップタイム）は１０ｎｓとされ、一方、出力クロック信号ＣＫＯＵＴの立ち下がりタイミングからデータが保持される期間（ホールドタイム）は、１サイクル４０ｎｓから１０ｎｓを差し引いた３０ｎｓとなっている。

一般的に、駆動能力を必要とする出力バッファは遅延が大きい。これは、外部負荷が見えるためで、ＬＳＩの外部には、パッケージ容量や、装置基板、基板配線の負荷、接続されるデバイスの入力負荷があげられる。これらすべてが、出力バッファの外部負荷となるため、出力バッファの遅延は、ＬＳＩの内部負荷が見えるだけの入力バッファの遅延と比べ、格段に大きい。

このため、図８に示したように、出力クロック信号ＣＫＯＵＴに対する出力データＤＯＵＴは、ホールドタイムとしては、十分確保できるが、セットアップタイムを確保しにくい。

特に、クロック周波数が高いインタフェースの場合は、セットアップ確保が難しくなる。例として、出力クロック信号ＣＫＯＵＴのクロック周波数Ｔ＝４０ｎｓｅｃ（２５ＭＨｚ）とし、図７の出力バッファ１９の遅延が、Ｘ＝１０ｎｓｅｃとする。

セットアップタイムＳＴ＝Ｘ＝１０ｎｓｅｃとなり、ホールドタイムは、ＨＴ＝Ｔ−ＳＴ＝３０ｎｓｅｃとなる。セットアップタイムは、１０ｎｓｅｃの余裕分のみとなる。

出力クロック信号ＣＫＯＵＴの周波数が２倍になると、セットアップタイムの余裕分は１／２になる。

このように、高速クロックになるに従い、セットアップタイムの余裕は、小さくなっていく。

また、出力クロック信号ＣＫＯＵＴに対する出力データＤＯＵＴのＡＣ特性を測定する場合、通常、入力クロックＣＫＩＮを基準に、デバイス内部から発生するクロック（特定出力端子）と測定対象端子の２つの測定を行う必要があり、演算により差分を出力することで、結果を得ている。この場合、テスタ精度を考えると、測定が困難となる問題点がある。

上記課題に鑑みて創案された本発明は、概略以下の通りである。

本発明に係る半導体装置は、制御信号に基づき活性状態と非活性状態に切り替え設定され、活性状態のときは、クロック信号を受けて出力し、非活性状態のときは、出力がハイインピーダンス状態に設定される出力バッファと、前記出力バッファの出力に入力が接続された入力バッファとを有する入出力バッファと、前記入力バッファからの出力を受け遅延させて出力する遅延回路と、前記遅延回路の出力に応答してデータ信号をサンプルして出力する第１のフリップフロップと、を備えている。

本発明において、前記入力バッファはインバータよりなる。

本発明において、前記クロック信号は、外部より供給された第１のクロック信号を入力して生成した内部クロック信号である。

本発明において、前記第１のフリップフロップが、内部データ信号をサンプルし、前記第１のフリップフロップの出力を受け、出力がデータ出力端子に接続されている出力バッファを備えた構成としてもよい。

本発明において、前記第１のフリップフロップが、外部より供給されるデータ入力信号をサンプルし、前記クロック信号は、外部より供給された第１のクロック信号を入力して生成した内部クロック信号であり、前記第１のフリップフロップの出力を直接又は間接に受け、前記第１のクロック信号に応答してサンプルする第２のフリップフロップと、前記第２のフリップフロップの出力を受け、出力がデータ接続されている出力バッファを備えた構成としてもよい。

本発明において、テストモード時は、制御信号により前記出力バッファの出力がハイインピーダンス状態とされ、前記端子より第２のクロック信号を入力し、前記入出力バッファ、前記遅延回路を介して前記フリップフロップのクロック端子に供給される。

本発明において、前記入出力バッファの前記出力バッファの出力端子と前記入力バッファ用の入力端子をそれぞれ備え、前記出力端子と入力端子は、半導体装置を備えたパッケージの共通端子に共通接続された構成としてもよい。

本発明に係る測定方法は、上記構成の半導体装置に対してテスト時には、前記入出力バッファの出力バッファの出力をハイインピーダンス状態とし、前記入出力バッファの入力バッファに、テスタからクロック信号を供給する工程を少なくとも含む。

本発明によれば、インバータと遅延回路（ディレイ素子）を使った回路構成とすることで、セットアップタイムを確保することができる。

本発明によれば、２回の測定が必要だった回路構成を１回で測定できるテストモードを付加した構成とする。本発明によれば、測定回数が１／２になるので、測定精度は２倍になる。本発明によれば、測定回数が１／２になるので、テスト時間が１／２になる。

上記した本発明についてさらに詳細に説述すべく添付図面を参照して以下に説明する。
本発明に係る半導体装置のインタフェース回路は、図１又は図６を参照すると、制御信号（４２）（実施例では、ＴＥＳＴＭＯＤＥ信号）により、活性状態／非活性状態が制御され、活性状態（出力イネーブル状態）のとき、クロック信号を端子から出力し、非活性状態（出力ディスエーブル状態）のとき、出力がハイインピーダンス状態とされるトライステートバッファよりなる出力バッファ（４３）と、出力バッファの出力に入力が接続された入力バッファ（４４）とを備えた入出力バッファ（３６）と、入力バッファ（４４）の出力を遅延させる遅延（ディレイ）回路（３８）と、遅延回路（３８）の出力をサンプリングクロックとしてデータ信号をサンプルして出力するフリップフロップ（３９）を備えている。通常動作時は、制御信号（４２）により出力バッファ（４３）は活性状態とされる。テストモード時は、制御信号（４２）により出力バッファ（４３）の出力はハイインピーダンス状態とされ、テスタから、共通端子（３７）に供給されたクロック信号が入力バッファ（４４）に入力され、遅延回路（３８）を介して、フリップフロップ（３９）のクロック端子に供給される。以下、いくつかの実施例に即して説明する。

図１は、本発明の一実施例の回路構成を示す図である。図１を参照すると、端子３１から入力されたクロック信号ＭＣＬＫ（マスタークロック）は入力バッファ３２で受け、Ｎ分周回路３３で分周される。

Ｎ分周回路３３で分周されたクロック信号は、論理回路３４を介してバッファ３５を経由して、出力バッファ４３と入力バッファ（インバータよりなる反転バッファ）４４より構成される入出力バッファ３６の出力バッファ４３に供給され、出力バッファ４３は端子３７（入力と出力の共通端子、「ＩＯ端子」ともいう）から出力クロック信号ＣＬＫＯＵＴとして出力する。

このとき、テストモード信号（ＴＥＳＴＭＯＤＥ）４２は、ノーマルモードの設定、入出力バッファ３６は、バッファ３５からの入力を、出力バッファ４３を通して、出力端子３７に出力する。

端子（Ｉ／Ｏ端子）３７に出力バッファ４３から出力されるクロック信号ＣＬＫＯＵＴは、入力バッファ４４の入力端子にも入力され、入力バッファ４４で反転されて出力される。そして入力バッファ４４からの出力をディレイ（遅延）回路３８で遅延されたクロック信号が、ＦＦ回路３９のクロック端子ＣＬＫに入力される。ＦＦ回路３９は、そのデータ入力端子Ｄに受ける内部データを、そのクロック端子ＣＬＫに入力されるクロック信号の、例えば立ち上がりエッジでラッチする。ＦＦ回路３９のデータ出力端子Ｑからのデータ信号は出力バッファ４０に供給され、出力バッファ４０は、出力端子４１から、出力データ信号ＤＡＴＡＯＵＴとして外部に出力する。

テストモード信号（ＴＥＳＴＭＯＤＥ）４２がテストモードを示す時には、入出力バッファ３６はバッファ３５からの入力を受けるが、出力バッファ４３の出力はハイ・インピーダンス状態となる。端子３７（Ｉ／Ｏ端子）から入力信号が入力され、入力バッファ（インバータ）４４を通して該入力信号を反転した信号がディレイ回路３８に伝達される。

図２、図３、図４を参照して、本実施例の動作を説明する。図２は、本発明の一実施例の動作を説明するタイミング波形図である。図３、図４は、本発明の一実施例の動作を説明するための図であり、回路構成は、図１と同じであるが、クロック信号のパスとデータパスを太い実線で示している。図３は、図１の構成における、ノーマルモードでの動作（通常動作）の信号パスを示している。図３を参照して、ノーマルモードの動作を説明する。

ＭＣＬＫ端子３１から、クロック信号が入力され、入力バッファ３２で受け、Ｎ分周回路３３で分周される。Ｎ分周回路３３から出力される分周クロック信号は、論理回路３４、バッファ３５を経由して、入出力バッファ３６に伝達され、出力クロック信号ＣＬＫＯＵＴとして出力端子３７から出力される。このクロック信号ＣＬＫＯＵＴが、外部デバイスへ供給されるクロックとなる。

半導体装置で生成された内部データ信号の外部への出力は、出力端子４１から出力データ信号ＤＡＴＡＯＵＴとして出力される。この出力データ信号が、出力クロック信号ＣＬＫＯＵＴを基準として出力されるように、入出力バッファ３６において、端子３７の接続部（出力バッファ４３の出力と入力バッファ４４の入力の接続部）から、入力バッファ（インバータ）４４経由でクロック信号ＣＬＫＯＵＴを引き出し、ディレイ回路３８に供給され遅延が調整され、ＦＦ回路３９のクロック端子ＣＬＫに入力される。ＦＦ回路３９は、内部データ信号を、クロック端子ＣＬＫのクロックの例えば立ち上がりエッジでサンプルして出力し、ＦＦ回路３９のデータ出力端子Ｑからの出力は出力バッファ４０を介して端子４１より出力データ信号ＤＡＴＡＯＵＴとして出力される。すなわち、本発明の一実施例においては、ディレイ回路３８により、出力データ信号ＤＡＴＡＯＵＴの出力タイミングを調整することができる。

図２は、図１のＮ分周回路３３を２分周（Ｎ＝２）とした場合の例を示す図である。図２のＣＬＫＯＵＴ端子３７の出力は、図１の入出力バッファ３６の出力バッファ４３の遅延分遅れて出力される。

図１の端子４１からの出力データ信号ＤＡＴＡＯＵＴは、図１のＦＦ回路３９の出力を、出力バッファ４０の遅延分遅れて出力する。図１のＦＦ回路３９のクロックＣＬＫは、図１の端子３７の出力クロックＣＬＫＯＵＴを、図１の入出力バッファ３６内のインバータ４４とディレイ回路３８を通した信号となる。出力クロックＣＬＫＯＵＴに対して出力データ信号ＤＡＴＡＯＵＴの出力タイミングが一致したときが、セットアップ・ホールドを最も満足できるところになり得る。

本実施例においては、このように、ディレイ回路３８がクロックラインに配設されており、ディレイ回路３８の遅延値を調整することで、セットアップ・ホールドの最適値が設定できる。

例として、
クロックＣＬＫＯＵＴの周波数を、Ｔ＝４０ｎｓｅｃ（２５ＭＨｚ）とし、
図１のディレイ回路３８の遅延値Ｘを１０ｎｓｅｃとし、
出力バッファ４０の遅延値Ｙを１０ｎｓｅｃとすると、
セットアップタイムＳＴは
ＳＴ＝Ｘ＋Ｙ＝２０ｎｓｅｃ、
ホールドタイムＨＴは、ＨＴ＝Ｔ−ＳＴ＝２０ｎｓｅｃ
となり、最適値が設定される。

次に、本発明の一実施例における、半導体装置のＡＣ特性の測定方法について述べる。

出力クロック信号ＣＬＫＯＵＴに対するＤＡＴＡＯＵＴの出力遅延のＡＣ特性を説明する。これは、外部のＬＳＩが、半導体装置からの出力クロック信号ＣＬＫＯＵＴを使って出力データ信号ＤＡＴＡＯＵＴのデータを取り込むためのＡＣ規格になる。

ノーマルモードでは、図３に示すように、端子３１からの入力クロック信号ＭＣＬＫを基準入力として、端子３７からの出力クロック信号ＣＬＫＯＵＴとして遅延量Ａを測定する（図３の矢線”Ａ”参照）。遅延量Ａは、クロックＭＣＬＫの所定のエッジから、対応する出力ＣＬＫＯＵＴのエッジまでの伝搬遅延時間である。

次に、端子３１からの入力クロック信号ＭＣＬＫを基準入力として、端子４１からの出力データ信号ＤＡＴＡＯＵＴまでの遅延量Ｂ（図３の矢線”Ｂ”参照）を測定する。

出力クロック信号ＣＬＫＯＵＴに対する出力データ信号ＤＡＴＡＯＵＴの出力遅延Ｃは、Ｂ−Ａを計算することで求められる（図３の白抜矢線”Ｃ＝Ｂ−Ａ”参照）。

一方、図４に示すように、テストモードを有効にすると、テストモード信号４２により、入出力バッファ３６内の出力バッファ４３は、出力ディスエーブルに設定され、その出力はハイ・インピーダンス状態となり、端子３７から入力信号が入力される。端子３７からのクロックを基準入力として、端子４１からの出力データ信号ＤＡＴＡＯＵＴの遅延量Ｃを測定する。この値は、出力クロック信号ＣＬＫＯＵＴに対する出力データ信号ＤＡＴＡＯＵＴの出力遅延となり、ノーマルモードでの２回の測定から、テストモードでは、１回の測定で求められることになる。

このように、端子３７からの入力を可能にすることで、あたかも該端子からの出力クロックを基準として測定しているかのように、端子４１からの出力データ信号ＤＡＴＡＯＵＴのＡＣ特性を測定することができる。

図１の端子３７からの出力クロック信号ＣＬＫＯＵＴは、図３の端子３１のクロック入力ＭＣＬＫに対して、図３の入出力バッファ３６内の出力バッファ４３の遅延分遅れて出力される。

図１の端子４１からの出力データ信号ＤＡＴＡＯＵＴは、ＦＦ回路３９の出力タイミングに対して出力バッファ４０の遅延時間分、遅れて出力される。ＦＦ回路３９のクロック入力端子は、端子３７からのＣＬＫＯＵＴを、インバータ４４で反転させ、ディレイ回路３８で遅延させ信号になる。出力クロック信号ＣＬＫＯＵＴに対して、出力データ信号ＤＡＴＡＯＵＴのタイミングが一致したときが、セットアップ・ホールドを最も満足できるところになる。ディレイ回路３８がクロックライン上にあるので、この値を調整することで、端子４１のＤＡＴＡＯＵＴのタイミングを調整することができる。よって、従来技術の課題とされた、セットアップタイムの不足を調整できることになり、セットアップ・ホールドの最適値を設定することができる。

ＡＣ特性の測定方法についても、図１の回路構成で、テストモードを使用することにより、端子３７から、直接、基準クロックを入力し（図示されないテスタから供給される）、端子４１からの出力データの遅延値を測定できるため、１回の測定で、要求されるＡＣ特性を測定することができる。

また、本実施例によれば、ＦＦ回路３９のクロック端子ＣＬＫのクロック信号の遅延を、ディレイ回路３８で調整することができるため、外部インタフェースのセットアップ・ホールドタイムを高速クロックにおいても満足させることができる。

さらに、本実施例によれば、ＡＣ測定のテスト回数が従来手法の１／２になるので、ＡＣのテスト時間も従来手法の１／２になる。すなわち、テスト時間を短縮する。

さらにまた、本実施例によれば、テスト精度（測定マージン）が倍増する。テスタ等による測定誤差は、１つの測定につき、所定の誤差が発生する。この誤差は、２つの測定では、１つの測定の２倍となる。本実施例によれば、上記の如く、測定回数は、従来手法に比べ、１／２になるため、測定誤差も１／２とし、テスト精度を向上させることができる。

そして、本実施例によれば、入力に対する出力の遅延が直接確認でき、テストボードや負荷による影響が小さくなるので、評価時のデバッグ効率を上げることにもなる。

また、本実施例によれば、高精度なテストボード設計の要求を軽減（緩和）することにもつながる。

次に、本発明の別の実施例について説明する。図５は、本発明の第２の実施例の構成を示す図であり、ＬＳＩ構成を考えた場合の遅延値の誤差の軽減を図るものである。図５では、ＬＳＩのチップ４５を搭載したＬＳＩのパッケージ４６を備えている。図１に示した前記実施例に対しては、図５の本実施例では、入出力バッファ３６の接続に特徴がある。

入出力バッファ３６は、入出力共通端子ではなく、出力用（Ｈｉ−Ｚ出力可）４８、入力用４９に分離する。分離した端子は、ＬＳＩパッケージ４６の端子５０で共通に接続される。

入出力バッファ３６で、出力クロック信号ＣＬＫＯＵＴの出力点と入力点があったものに対して、最も外部よりのＬＳＩパッケージ４６にＣＬＫＯＵＴの出力点と入力点ができる。

ＬＳＩ化した場合、この構成により、ディレイ回路３８の調整値が、精度よくなり、セットアップ・ホールドの最適値がより精度よく設定できる。また、ＡＣ特性の測定精度を向上させることができる。

図６は、本発明の第３の実施例を説明するための図である。ＬＳＩのＡＣ特性を考えたときに、入力側のセットアップ、ホールド特性に適用した例を示す図である。図６において、端子３１からのクロック入力ＭＣＬＫが、端子３７に出力クロック信号ＣＬＫＯＵＴとして出力されるまでの構成は、図１と同様である。

データ入力端子６０に入力された入力データＤＡＴＡＩＮは、入力バッファ６３を経由し、ＦＦ回路３９のデータ入力端子Ｄに供給される。ＦＦ回路３９のクロック端子ＣＬＫに入力されるクロック信号は、ディレイ回路３８（インバータ４４の出力を受ける）の出力とされ、端子６０のセットアップタイム、ホールドタイムは、ディレイ回路３８における遅延値の調整により、最適値が設定できることになる。

ＦＦ回路３９がデータ（端子６０のデータ信号ＤＡＴＡＩＮを受ける入力バッファ６３の出力）を正しく受け取ったか否か（サンプルできたか否か）は、端子３１（ＭＣＬＫを入力する）の接続される入力バッファ３２経由のバッファ６１の出力が、クロック端子ＣＬＫに接続されるＦＦ回路６２のデータ出力端子Ｑからの出力信号による。この結果（ＦＦ回路３９におけるサンプルの適否の結果）は、ＦＦ回路６２の出力を受ける出力バッファ４０を経由し端子６４から出力される出力信号（テスト出力信号）ＴＥＳＴＯＵＴによって確認することができる。

以上本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみに限定されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

本発明の一実施例の構成を示す図である。 本発明の一実施例の動作を示すタイミング図である。 本発明の一実施例のＡＣ測定動作の一例を説明する図である。 本発明の一実施例のＡＣ測定動作の他の例を説明する図である。 本発明の第２の実施例の構成を示す図である。 本発明の第３の実施例の構成を示す図である。 特許文献１のクロック供給回路の構成を示す図である。 図７の回路の動作を示すタイミング図である。

符号の説明

１０ クロック入力端子
１１ 入力バッファ
１２ Ｎ分周器
１３ バッファ
１４ 出力バッファ
１５ クロック出力端子
１６ データ入力端子
１７ 入力バッファ
１８ ＦＦ回路
１９ 出力バッファ
２０ データ出力端子
２１ バッファ
３１ クロック入力端子
３２ 入力バッファ
３３ N分周回路
３４ 論理回路
３５ バッファ
３６ 入出力バッファ
３７ 端子
３９ ＦＦ回路
３８ 遅延回路
４０ 出力バッファ
４１ データ出力端子
４２ テストモード信号
４３ 出力バッファ
４４ インバータ
４５ ＬＳＩチップ
４６ ＬＳＩパッケージ
４７ クロック端子
４８ 出力用端子
４９ 入力用端子
５０ クロック端子
５１ データ出力端子
６０ データ入力端子
６１ バッファ
６２ ＦＦ回路
６３ 入力バッファ
６４ 端子

Claims (11)

1. 制御信号に基づき活性状態と非活性状態に切り替え制御され、活性状態のときはクロック信号を受けて出力し、非活性状態のときは、出力がハイインピーダンス状態に設定される出力バッファと、
   前記出力バッファの出力に入力が接続された入力バッファと、
   を有する入出力バッファと、
   前記入力バッファからの出力を受け遅延させて出力する遅延回路と、
   前記遅延回路の出力に応答してデータ信号をサンプルして出力する第１のフリップフロップと、
   を備えている、ことを特徴とするインタフェース回路。
2. 前記入出力バッファの入力バッファがインバータよりなる、ことを特徴とする請求項１記載のインタフェース回路。
3. 請求項１又は２記載の前記インタフェース回路を備えたことを特徴とする半導体装置。
4. 前記クロック信号は、外部より供給された第１のクロック信号を入力し、前記半導体装置内部で生成された内部クロック信号である、ことを特徴とする請求項３記載の半導体装置。
5. 前記第１のフリップフロップが、前記半導体装置の内部回路からのデータ信号をサンプルし、
   前記第１のフリップフロップの出力を受け、出力がデータ端子に接続されている出力バッファを備えている、ことを特徴とする請求項３記載の半導体装置。
6. 前記第１のフリップフロップが、外部より供給されるデータ入力信号をサンプルし、
   前記クロック信号は、外部より供給された第１のクロック信号を入力し半導体装置内部で生成した内部クロック信号であり、
   前記第１のフリップフロップの出力を、直接又は内部回路を介して間接に、データ信号として受け、前記データ信号を前記第１のクロック信号に応答して、サンプルして出力する第２のフリップフロップと、
   前記第２のフリップフロップの出力を受け、出力がデータ端子に接続されている出力バッファを備えている、ことを特徴とする請求項３記載の半導体装置。
7. テストモード時には、前記制御信号により前記出力バッファの出力がハイインピーダンス状態に設定され、前記出力バッファの出力と前記入力バッファの入力が接続される端子より第２のクロック信号が前記入出力バッファに入力され、前記遅延回路を介して前記第１のフリップフロップに供給される、ことを特徴とする請求項３乃至６のいずれか一に記載の半導体装置。
8. ノーマルモード時には、前記制御信号により前記出力バッファは活性化されてクロック信号を出力し、前記出力バッファから出力される前記クロック信号は、前記入出力バッファに入力され、前記遅延回路を介して前記第１のフリップフロップに供給される、ことを特徴とする請求項３乃至７のいずれか一に記載の半導体装置。
9. 前記入出力バッファの前記出力バッファの出力端子と前記入力バッファの入力端子をそれぞれ備え、前記出力端子と前記入力端子とは、前記半導体装置を搭載したパッケージの共通端子に共通接続されている、ことを特徴とする請求項３記載の半導体装置。
10. 制御信号に基づき、活性状態と非活性状態に切り替え制御され、活性状態のときは、クロック信号を受けて出力し、非活性状態のときは、出力がハイインピーダンス状態に設定される出力バッファと、
    前記出力バッファの出力に入力が接続された入力バッファと、
    を有する入出力バッファと、
    前記入力バッファからの出力を受け遅延させて出力する遅延回路と、
    前記遅延回路の出力に応答してデータ信号をサンプルして出力するフリップフロップと、
    前記フリップフロップの出力を受け、出力がデータ出力端子に接続されている出力バッファを備えた半導体装置の測定方法であって、
    テスト時には、前記入出力バッファの出力バッファの出力をハイインピーダンス状態とし、前記入出力バッファの入力バッファの入力に、テスタから、クロック信号を供給する、ことを特徴とする測定方法。
11. 制御信号に基づき、活性状態と非活性状態に切り替え制御され、活性状態のときは、クロック信号を受けて出力し、非活性状態のときは、出力がハイインピーダンス状態に設定される出力バッファと、
    前記出力バッファの出力に入力が接続された入力バッファと、
    を有する入出力バッファと、
    前記入力バッファからの出力を受け遅延させて出力する遅延回路と、
    前記遅延回路の出力に応答して入力データ信号をサンプルして出力する第１のフリップフロップと、
    を備え、
    前記クロック信号は、外部より供給された第１のクロック信号を入力して生成した内部クロック信号であり、
    前記第１のフリップフロップの出力を直接又は間接に受け、前記第１のクロック信号に応答してサンプルして出力する第２のフリップフロップと、
    前記第２のフリップフロップの出力を受け、出力がデータ端子に接続されている出力バッファを備えた半導体装置の測定方法であって、
    テスト時には、前記入出力バッファの出力バッファの出力をハイインピーダンス状態とし、前記入出力バッファの入力バッファに、テスタからクロック信号を供給する、ことを特徴とする測定方法。

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