JPS63135883A - 集積回路の試験回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は集積回路の試験回路に係り、特に集積回路の出
力バッファの特性を試験する試験回路に関する。

［従来の技術］ 従来、この種の試験装置として汎用ＬＳＩテスタが使用
されており、かかるテスタを使用して集積回路、例えば
出力バッファの特性を試験していた。

［発明が解決しようとする問題点］ しかしながら、上記汎用ＬＳＩテスタによる試験では該
汎用ＬＳＩテスタに起因する通常１００９ｆ程度の大き
な負荷容量が出力バッファに付加されるので、小負荷容
量時の出力バッファの動作速度を測定できないという問
題点があった。

したがって、本発明の目的は広範な付加範囲で集積回路
の特性を試験可能な試験回路を提供することである。

［問題点を解決するための手段］ 本発明は内部回路から供給される出力信号を該内部回路
から供給される内部クロックに同期して出力する第１フ
リップフロップと、イネーブル信号が供給されていると
きには上記第１フリップフロップの出力を出力端子に転
送するトライステート出力バッファとを有する集積回路
の試験回路において、テストモード時には上記内部クロ
ック信号に代えて試験用クロック信号を上記第１フリッ
プフロップに供給するセレクタと、上記トライステート
出力バッファの出力が供給される入力バッファと、上記
試験用クロック信号に同期して上記入力バッファの出力
を出力バッファを介してテスト出力端子に供給する第２
フリップフロップとを備えたことを特徴としている。

［作用および効果］ 上記構成に係る本発明の試験回路はテストモードに設定
されるとセレクタが内部回路から供給される内部クロッ
ク信号に代えて試験用クロック信号を第１フリップフロ
ップに供給する。その結果、第１フリップフロップは内
部回路から供給される出力信号を試験用クロックに同期
してトライステート出力バッファに出力する。このトラ
イステート出力バッファはイネーブル信号が供給されて
いると上記第１フリップフロップの出力を入力バッファ
に供給し、再度試験用クロック信号が印可されろと該試
験用クロック信号に同期して第２フリップフロップが上
記入力バッファの出力を出力バッファを介してテスト出
力端子に供給する。

次に、イネーブル信号の供給を停止してトライステート
出力バッファをオフした後に、上記出力端子からテスト
信号を入力バッファを介して第２フリップフロップに供
給し、第２フリップフロップの出力をテスト出力端子に
供給する。上記内部回路の出力信号の遅延時間とテスト
信号の遅延時間との差は第１フリップフロップとトライ
ステート出力バッファとの動作時間に対応しているので
、この時間差に基づきこれらの動作速度を測定できる。

しかも、上記時間差は汎用テスタに基づく負荷容量の影
響を受けないので、小容量負荷での動作速度を測定でき
る。

［実施例］ 次に、本発明の実施例を図面を参照しつつ説明する。

図こよ本発明の一実施例を示すブロック図であり、一実
施例は内部回路と同一の半導体基板上に試験用回路を集
積したものである。

図中１はテストモード信号の入力ノード、２は試験用ク
ロックの入力ノード、３はテストモード信号を反転させ
るインバータである。４は図示していない内部論理回路
から供給される出力信号とテストモード信号との論理積
を求めるアンド回路、５はインバータ３の出力と試験用
クロックとの論理積を求めるアンド回路である。６はア
ンド回路４．５の出力の論理和を求めてＤフリップフロ
ップ７のクロック端子に出力を供給するオア回路である
。上記アンド回路４．５とオア回路６とは全体としてセ
レクタを構成している。８はトライステート付き出力バ
ッファであり、９は出力端子である。１０は入力バッフ
ァ、１１はＤフリップフロップであり、このＤフリップ
フロップ１１のＤ端子の出力は出力バッフ７１４を介し
てテスト出力１２に結果を出力する。１３は上記出力バ
ッファ８のイネーブル制御信号用ノードである。添付図
中破線で囲まれた部分が本実施例に係る試験回路である
。

次に、上記実施例の作用について説明する。まず、テス
トモード信号用ノードを「０」に移行させてテストモー
ドにする。なお、出力端子９はオープンにしておく。テ
ストモード信号が「０」に移行すると、アンド回路４．
５とオア回路６とて構成されているセレクタは試験用ク
ロックを選択するようになり、図示していない内部論理
を操作してＤフリップフロップ７に「０」または「１」
をセットし、再度試験用クロックを供給してＤフリップ
フロップ１１にセットする。かようにして試験用クロッ
クを供給しつつ時間間隔を測定すると、該時間間隔は出
力バッファ８と入力バッファ１０とＤフリップフロップ
７．１１と出力バッファ１４との合計遅延時間間隔が得
られる。

続いて、イネーブル信号を操作してトライステートバッ
ファ８をクローズにし、テスタからデータを供給して入
力バッファ１０とＤフリップフロップ１１と出力バッフ
ァ１４との合計遅延時間を測定する。したがって、上記
２つの合計遅延時間の差を求めれは該時間差は出力バッ
ファ８とＤフリップフロップ７との合計時間差を表して
いる。

その結果、汎用テスタに起因する負荷容量の影響を受け
ることなく動作時間の測定を行うことができる。

さらに、出力端子９に容量を付加すれば容量特性を測定
することができる。

【図面の簡単な説明】

添付図は本発明の一実施例を示す電気回路図である。 １・・・・・・・テストモード信号用ノード、２・・・
・・・・試験クロック用ノード、３・・・・・・・イン
バータ、 ４．５・・・・・アンド回路、 ６・・・・・・・オア回路、 ７．１１・・・・フリップフロップ、 ８・・・・・・・トライステート出力バッファ、１０・
・・・・・入力バッファ、 １４・・・・・・出力バッファ。

Claims (1)

1. 【特許請求の範囲】 内部回路から供給される出力信号を該内部回路から供給
   される内部クロックに同期して出力する第１フリップフ
   ロップと、 イネーブル信号が供給されているときには上記第１フリ
   ップフロップの出力を出力端子に転送するトライステー
   ト出力バッファとを有する集積回路の試験回路において
   、 テストモード時には上記内部クロック信号に代えて試験
   用クロック信号を上記第１フリップフロップに供給する
   セレクタと、 上記トライステート出力バッファの出力が供給される入
   力バッファと、 上記試験用クロック信号に同期して上記入力バッファの
   出力を出力バッファを介してテスト出力端子に供給する
   第２フリップフロップとを備えたことを特徴とする集積
   回路の試験回路。