KR100224776B1 - 웨이퍼 번-인 시험 방법 - Google Patents

Abstract

본 발명은 반도체 소자의 웨이퍼 번-인 시험 방법에 관한 것으로 특히 외부에서 어드레스 신호를 받아들이지 않고 내부적으로 어드레스 신호를 발생시키는 장치를 구현하므로써 어드레스 핀을 줄이기 위한 반도체 소자의 웨이퍼 번-인 시험 방법에 관한 것으로 상기 달성을 위하여 내부 어드레스 발생 수단을 구비하였으며 본 발명을 반도체 소자의 웨이퍼 번-인 시험에 구현하게 되면 웨이퍼상에서 용이하게 번-인 시험을 할 수 있는 효과가 있다.

Description

웨이퍼 번-인 시험 방법

본 발명은 반도체 소자의 웨이퍼 번-인 시험 방법에 관한 것으로, 특히 외부에서 어드레스 신호를 받아들이지 않고 테스트 패턴내에 내부 어드레스 발생 장치를 구현하여 상기 내부 어드레스 발생 장치를 인에이블시키는 신호만을 입력시키므로써 어드레스 핀의 갯수를 줄이기 위한 반도체 소자의 웨이퍼 번-인 시험 방법에 관한 것이다.

일반적으로 번-인 시험이란 칩의 특성을 안정화시키기 위하여 칩을 고온 상태에 두고 고전위를 인가하여 셀 및 소자에 스트레스를 주는 방식을 말한다.

종래에는 최초 패키지 상태에서 번-인 시험을 수행하였다. 패키지 상태에서 번-인 시험을 실시하게 되면 웨이퍼 상태에서 패키지 상태로 되기까지 많은 시간이 소요되고 상기 번-인 시험시 페일이 발생되었을 경우 웨이퍼 상태에서 패키지 상태로 될때까지의 단가가 손실되는 단점이 있다.

따라서 이러한 단점을 보완하기 위하여 웨이퍼 상태에거 번-인 시험을 실시하였는바 이는 상기한 패키지 상태에서 번-인 시험시 발생되는 단점들을 방지할 수 있는 반면 웨이퍼 테스트시는 탐침 카드(Probe Card)를 이용하여 테스트 하는 관계로 8∼10개 정도의 칩만을 동시에 테스트 할 수 있어 번-인 시험을 하는데 대단히 많은 시간이 소요되는 단점이 있다.

따라서 상기한 단점들을 보완하여 웨이퍼 상태에서 칩을 번-인 시험하는 방법이 각 칩의 시그널 핀, 어드레스 핀, 파워 핀을 버스 라인을 이용하여 상호 접속하고 스크라이브 라인을 통해 테스트 패턴이 있는 곳까지 가지고 와서 통합하는 것이다. 이렇게 하므로써 테스트 시간을 줄이고 웨이퍼 상태에서 패키지 상태로 되기 까지의 시간을 줄일 수 있느며 단가의 손실을 방지할 수 있게 된다.

본 발명은 이러한 웨이퍼 번-인 시험을 전제로 하여 테스트 패턴내의 내부 어드레스신호 발생 방법 및 그 장치에 관한 것이다.

제1도는 일반적인 테스트 패턴이 형성된 웨이퍼 평면도로서, 복수개의 메인칩과, 칩과 칩 사이에 후에 패키지를 할때 각각의 칩을 잘라내기 위한 스크 라이프 라인과, 웨이퍼의 전체적인 특성을 알아보기 위한 다섯군데의 테스트 패턴(11)으로 구성 된다.

제2도는 각 칩의 시그널 핀, 어드레스 핀, 파워 핀을 버스 라인을 이용하여 스크라이브 라인을 통해 테스트 패턴이 있는 곳까지 와서 통합된 관계를 도시한 구조도로서, 각각의 메인 칩내의 시그널 핀, 어드레스 핀, 파워 핀은 스크 라이브 라인을 통해 배선되어 있는 버스 라인에 의해 연결되며 상기 연결점들은 버스 라인을 통해 테스트 패턴까지 연결되어 있다. 상기 테스트 패턴에서는 이 통합된 버스 라인으로 입력이 들어갈 수 있도록 패드가 만들어져 있으며 이렇게 만들어진 테스트 패턴은 Probe Card 제작시 입력을 줄 수 있는 몇개의 Probe Card만을 제작하므로써 배량의 칩을 동시에 번-인 시험할 수 있다.

제3도는 종래기술에 따른 외부 어드레스를 받아들이는 테스트 패턴내의 어드레스 핀, 시그럴 핀, 파워 핀 상태를 나타낸 구조도로서, 12개의 어드레스 핀과, 시그널 핀에 해당하는 WE, OE, CAS, RAS 핀과, 파워 핀에 해당하는 VCC, VSS 핀과, 상기 테스트 패턴내의 총 18개의 핀에 접속되어 상기 18개의 핀으로 입력되는 외부 신호를 각각의 해당 메인 칩으로 전달하는 버스 라인(13)과, 칩과 칩 사이에 존재하며 후에 패키지를 할때 각각의 칩을 잘라내기 위한 스크라이브 라인으로 구성된다.

상기 제3도에 도시된 바와 같이 종래기술에 있어서는 외부에서 어드레스 신호를 입력하게 되면 예를 들어 16MDRAM의 경우 VCC, VSS, RAS, CAS, WE, OE, 12개의 어드레스 (AO, Al, A2, A3, A4, A5, A6, A7, A8, A9, A10, A11)으로 총 18개의 핀이 존재하게 되어 Probing Card 제작시 많은 어려움이 있게 된다.

따라서 본 발명은 상기한 문제점을 해결하기 위하여 창안된 것으로 테스트 패턴내에 내부 어드레스 신호를 발생시키는 어드레스 카운터를 장착하고 어드레스 카운터 인에이블 핀을 통해 외부 신호가 입력되게 하므로써 어드레스 핀을 수를 줄이기 위한 웨이퍼 번-인 시험 방법을 제공함에 그 목적이 있다.

제1도는 일반적인 테스트 패턴이 형성된 웨이퍼 평면도.

제2도는 각 칩의 시그널 핀, 어드레스 핀, 파워 핀을 버스 라인을 이용하여 스크 라이브 라인을 통해 테스트 패턴이 있는 곳까지 와서 통합된 관계를 도시한 구조도.

제3도는 종래기술에 따른 외부 어드레스를 받아들이는 테스트 패턴내의 어드레 스 피, 시그널 핀, 파워 핀 상태를 나타낸 구조도.

제4도는 본 발명의 일실시예에 따른 테스트 패턴내의 어드레스 카운터 및 시그 널 핀, 파워 핀 상태를 나타낸 구조도,

제5도는 상기 제4도는 어드레스 카운터 상세 회로도.

* 도면의 주요부분에 대한 부호의 설명

10 : 어드레스 카운터 11 : 테스트 패턴

12 : 스크라이브 라인 13 : 버스 라인

14 : 플립 플롭 PT1∼PT4 : 패스 트랜지스터

14-1∼14-6 : 제1플립플롭∼제6플립플롭

상기 목적 달성을 위한 본 발명의 웨이퍼 번-인 시험 방법은 테스트 패턴내에 내부 어드레스 신호를 발생시킬 수 있는 어드레스 카운터(10)와, 상기 어드레스 카운터를 인에이블시키는 외부 신호를 입력받는 어드레스 카운터 인에이블 핀을 포함하는 것을 특징으로 한다.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한다음의 상세한 설명을 통해 보다 분명해질 것이다.

이하, 첨부도면을 참조하여 본 발명을 상세히 설명하기로 한다.

제4도는 본 발명의 일실시예에 따른 테스트 패턴내의 어드레스 카운터 및 시그널 핀, 파워 핀 상태를 나타낸 구조도로서, 외부에서 어드레스 신호를 각각 받아들이지 않고 내부에서 어드레스 신호를 발생시키는 어드레스 카운터(10)와, 상기 어드레스 카운터(10)를 인에이블시키는 외부 신호를 받아들이기 위한 어드레스 카운터(10) 인에이블 핀과, 외부 시그널 핀에 해당되는 WE, OE, CAS, RAS 핀과, 파워 핀에 해당되는 VSS, VCC 핀과, 상기 어드레스 카운터(10) 출력단, 시그널 핀 및 파워 핀과 복수개의 메인 칩 사이에 접속된 버스 라인과, 칩과 칩 사이에 위치하며 상기 버스 라인들의 배선 통로가 되는 스크라이브 라인으로 구성 된다.

종래의 테스트 패턴 구조와는 달리 본 발명에 있어서는 각각의 외부 어드레스 신호를 받아들이는 어드레스 핀 대신에 어드레스 카운터를 인에이블시키는 어드레스 카운터 인에이블핀 하나만으로 충분하므로 어드레스 핀의 갯수가 현저하게 줄어들며 따라서 테스트 패턴내의 총 핀의 갯수도 16MDRAM의 경우 종전의 18개에서 7개로 급격히 감소됨을 알 수 있다. 이는 Probe Card 제 작시 아주 용이하게 된다.

제4도는 상기 제4도의 어드레스 카운터 상세 회로도로서, (b)는 어드레스 카운터 인에이블 핀 단자와 제1노드 사이에 접속된 제1인버터와, 상기 제1노드와 제1플립플롭 일측 입력단자 사이에 접속된 제2인버터와, 일측 단자가 제2인버터 출력단 즉, 제2노드에 접속되고 타측 단자가 제1노드에 접속되어 A₀를 발생시키는 제1플립플롭(14-1)과, 상기 제1플립플롭의 두 출력신호를 입력으로 받아들여 A₁을 출력하는 제2플립플롭(14-2)과, 상기 제2플립플롭의 두 출력신호를 입력으로 받아들여 A₂를 출력하는 제3 플립플롭(14-3)과, 상기 제3플립플롭의 두 출력신호를 받아들여 A₃를 출력하는 제4플립플롭(14-4)과, 상기 제4플립플롭의 두 출력신호를 받아들여 A₄를 출력하는 제5플립플롭(14-5)과, 상기 제5플립플롭의 두 출력신호를 입력으로 받아들여 A₅를 출력하는 제6플립플롭(14-6) 등으로 구성된다.

상기 제1플립플롭 내지 제6플립플롭은 상기 제5도의 (a)에 도시된 바와 같이 /Out과 제3노드 사이에 접속되며 두 게이트 단자로 각각 제1노드 및 제 2노드상의 신호가 인가되는 제1패스 트랜지스터(PT1)와, 상기 제3노드와 제 4노드 사이에 접속되는 제3인버터와, 상기 제4노드와 제2패스 트랜지스터 (PT₂) 일측 단자 사시에 접속되는 제4인버터와, 상기 제4인버터 출력단과 상기 제3노드 사이에 접속되며 게이트로 각각 상기 제1노드상의 신호 및 제2노드상의 신호가 인가되는 제2패스 트랜지스터(PT2)와, 상기 제4노드와 제5노드 사이에 접속되며 게이트로 각각 제1노드상의 신호 및 제2노드상의 신호가 인가되는 제3패스 트랜지스터(PT3)와, 상기 제5노드와 제6노드 사이에 접속되는 제5인버터와, 상기 제6노드와 제4 패스 트랜지스터(PT4) 일측 단차 사이에 접속되는 제6인버터와, 상기 제6 인버터 출력단과 상기 제5노드 사이에 접속되며 각각의 게이트로 상기 제2노드상의 신호 인가되는 제4패스 트랜 지스터(PT4)와, 상기 제6노드에 접속되는 Out과, 상기 제6노드상의 신호를 반전시켜 /Out으로 출력하는 제7인버터로 구성된다.

이하, 상기 구성에 따른 동작관계를 살펴보면 먼저 어드레스 카운터 인에이블 핀으로 외부 신호가 입력되면 제1인버터와 제2인버터에 의해 각각 상반된 신호가 제1플립플롭의 두 입력단으로 입력된다. 여기서 어드레스 카운터 인에이블 핀으로 입력되는 외부 신호는 클럭신호가 입력된다. 예를 들어 (a)의 제1노드로 하이 신호가 인가되고 제2노드에 로우 신호가 인가된다고 가정하면 상기 제1패스 트랜지스터는 턴-오프되고 제2패스 트랜지스터는 턴-온된다. 제3패스 트랜지스터는 턴-온되고 제4패스 트랜지스터는 턴-오프된다. 따라서 출력단에는 이러한 과정을 거쳐 발생된 어드레스 신호가 출력되며 상기 어드레스 카운터 인에이블 핀으로 입력되는 외부 신호가 바뀌면 제1노드 및 제2노드의 신호 또한 반전되어 제2패스 트랜지스터가 턴-오프되고 제4패스 트랜지스터가 턴-온되어 래치된다. 이와 같이 제1플립플롭에 의해 A₀가 출력 되고 제1플립플롭의 두 출력신호를 입력으로 받아들이는 제2플립플롭에 의해 순차적으로 A₁순으로 필요로하는 어드레스 신호가 출력되므로써 필요한수 만큼의 어드레스 신호를 발생시키는 것이다.

이상에서 설명한 바와 같이 본 발명을 반도체 칩의 웨이퍼 번-인 시험에 구현하게 되면 테스트 패턴내의 어드레스 핀의 수가 현저히 감소하게 되어 테스트 패턴의 싸이즈가 감소되고 Probe Cad 제작시 용이해지는 효과가 있다.

Claims (2)

1. 메인 칩과 스크라이브 라인과 테스트 패턴으로 이루어지는 웨이퍼내의 복수개의 칩을 테스트 하는 웨이퍼 번-인 시험 방법에 있어서, 복수개의 메인 칩은 버스 라인에 의해 상호 접속되고, 상기 버스 라인은 스크라이브 라인을 통해 배선되어 테스트 패턴에 접속 되고, 상기 테스트 패턴내에 내부 어드레스 신호를 발생시키는 어드레스 카운 터가 존재 하고, 상기 어드레스 카운터 인에이블 패드, 시그널 패드, 파워 패드가 테스트 패턴내에 존재하여 외부 신호를 입력받으며, 상기 어드레스 카운터는 패드에 입력되는 전압의 레벨에 응답하여 동작 됨을 특징으로 하는 웨이퍼 번-인 시험 방법.
2. 제1항에 있어서, 상기 어드레스 카운터는 어드레스 카운터 인에이블 핀으로 입력되는 외부 신호를 입력으로 받아 필요로 하는 내부 어드레스 신호의 수 만큼 플립플롭 회로를 직렬접속시켜 순차적으로 내부 어드레스 신호를 발생시키는 것을 특징으로 하는 웨이퍼 번-인 시험 방법.