JP3509001B2 - 自己診断テスト回路機能を備えた半導体集積回路および半導体集積回路のテスト方法 - Google Patents
自己診断テスト回路機能を備えた半導体集積回路および半導体集積回路のテスト方法Info
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
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- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
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Description
【０００１】
【発明の属する技術分野】本発明は、自己診断テスト回
路機能を備えた半導体集積回路および半導体集積回路の
テスト方法に係り、特にバーンインテストに際して有効
なテスト回路装置およびテスト方法に関するものであ
る。
路機能を備えた半導体集積回路および半導体集積回路の
テスト方法に係り、特にバーンインテストに際して有効
なテスト回路装置およびテスト方法に関するものであ
る。
【０００２】
【従来の技術】半導体集積回路の信頼性試験のひとつで
あるバーンインテストでは、内部回路を実動作に近い状
態で動作させてストレスを印加するが、従来のバーンイ
ンテストでは、パッケージされた完成品に対して行われ
ていたため、必要な入力信号は外部の信号供給源から端
子に入力し内部回路を動作させる方法を取っていた。
あるバーンインテストでは、内部回路を実動作に近い状
態で動作させてストレスを印加するが、従来のバーンイ
ンテストでは、パッケージされた完成品に対して行われ
ていたため、必要な入力信号は外部の信号供給源から端
子に入力し内部回路を動作させる方法を取っていた。
【０００３】しかしながら、最近では大量の半導体集積
回路に対して同時にテストすることが可能なウエハーレ
ベルバーンインの手法も確立されつつあり、非常に端子
ピン数の多いものに対してテストをする必要が生じてい
る。外部接続によるテストによる場合は、従来のパッケ
ージ品のバーンインテストに比べて入力に使用できる端
子数が限られてきており、そのため、内部に疑似乱数発
生回路を設けてその出力信号をスキャンチェーンの入力
信号としてスキャン動作させることで回路にストレスを
与える方法が提案されている。
回路に対して同時にテストすることが可能なウエハーレ
ベルバーンインの手法も確立されつつあり、非常に端子
ピン数の多いものに対してテストをする必要が生じてい
る。外部接続によるテストによる場合は、従来のパッケ
ージ品のバーンインテストに比べて入力に使用できる端
子数が限られてきており、そのため、内部に疑似乱数発
生回路を設けてその出力信号をスキャンチェーンの入力
信号としてスキャン動作させることで回路にストレスを
与える方法が提案されている。
【０００４】
【発明が解決しようとする課題】しかしながら、上記方
法では、外部の信号供給源の入力に使われる端子と、ス
キャンチェーン最終段の出力信号が出力される端子以外
のＩ／Ｏセルに対しては、適切なストレスを与えること
ができない。
法では、外部の信号供給源の入力に使われる端子と、ス
キャンチェーン最終段の出力信号が出力される端子以外
のＩ／Ｏセルに対しては、適切なストレスを与えること
ができない。
【０００５】また、バーンインテスト時にスキャン機能
付き回路に対して出力判定回路を設けて正しくストレス
が与えられているか否かを確認する方法がある。しかし
ながら、スキャン機能を持たない非同期回路やメモリセ
ルに対して、テストＲＯＭに書かれた命令によりＣＰＵ
を動作させて回路にストレスを与える方法においては、
テストＲＯＭの誤動作などで適切なストレスが与えられ
なかった場合、正しくストレスが与えられた場合との判
別をつけることができない。
付き回路に対して出力判定回路を設けて正しくストレス
が与えられているか否かを確認する方法がある。しかし
ながら、スキャン機能を持たない非同期回路やメモリセ
ルに対して、テストＲＯＭに書かれた命令によりＣＰＵ
を動作させて回路にストレスを与える方法においては、
テストＲＯＭの誤動作などで適切なストレスが与えられ
なかった場合、正しくストレスが与えられた場合との判
別をつけることができない。
【０００６】本発明は前記実情に鑑みてなされたもの
で、若干の回路を追加するのみで、テスト時にすべての
Ｉ／Ｏセルに対して適切なストレスを与えることができ
る半導体集積回路のテスト回路装置およびテスト方法を
提供することを目的とする。
で、若干の回路を追加するのみで、テスト時にすべての
Ｉ／Ｏセルに対して適切なストレスを与えることができ
る半導体集積回路のテスト回路装置およびテスト方法を
提供することを目的とする。
【０００７】また本発明は、さらにスキャン機能を持た
ない非同期回路やメモリセルに対して、正しくストレス
が与えられているか否かを確認することができる半導体
集積回路のテスト回路装置およびテスト方法を提供する
ことを目的とする。
ない非同期回路やメモリセルに対して、正しくストレス
が与えられているか否かを確認することができる半導体
集積回路のテスト回路装置およびテスト方法を提供する
ことを目的とする。
【０００８】
【課題を解決するための手段】本発明の第１の自己診断
テスト回路機能を備えた半導体集積回路は、ＣＰＵと、
Ｉ／Ｏセルと、テストモード時に前記ＣＰＵを動作させ
る命令を書き込んだＲＯＭと、このＣＰＵに接続された
ポート信号出力設定レジスタとを具備し、Ｉ／Ｏセルの
うち、通常モードで使用するポート信号出力設定レジス
タを具備したＩ／Ｏセルについては、前記ＣＰＵを接続
しておくようにすると共に、通常モードで使用するポー
ト信号出力設定レジスタを具備しないＩ／Ｏセルについ
ては、 前記ＣＰＵに接続されたテスト専用のポート信
号出力設定レジスタを具備するようにし、前記ＣＰＵに
よって、テストモード時に、ＣＰＵを動作させる命令を
送り、前記ＣＰＵによって、全ての前記Ｉ／Ｏセルに
“Ｈ”と“Ｌ” を含むテスト信号を入出力することに
より、全ての前記Ｉ／Ｏセルに対して適切なストレスを
与えるように構成したことを特徴とする。
テスト回路機能を備えた半導体集積回路は、ＣＰＵと、
Ｉ／Ｏセルと、テストモード時に前記ＣＰＵを動作させ
る命令を書き込んだＲＯＭと、このＣＰＵに接続された
ポート信号出力設定レジスタとを具備し、Ｉ／Ｏセルの
うち、通常モードで使用するポート信号出力設定レジス
タを具備したＩ／Ｏセルについては、前記ＣＰＵを接続
しておくようにすると共に、通常モードで使用するポー
ト信号出力設定レジスタを具備しないＩ／Ｏセルについ
ては、 前記ＣＰＵに接続されたテスト専用のポート信
号出力設定レジスタを具備するようにし、前記ＣＰＵに
よって、テストモード時に、ＣＰＵを動作させる命令を
送り、前記ＣＰＵによって、全ての前記Ｉ／Ｏセルに
“Ｈ”と“Ｌ” を含むテスト信号を入出力することに
より、全ての前記Ｉ／Ｏセルに対して適切なストレスを
与えるように構成したことを特徴とする。
【０００９】この回路構成によって、バーンインテスト
などのテスト時に内部回路をスキャン動作させてストレ
スを印加させるなどの場合、外部の信号供給源の入力に
使われる端子と、スキャンチェーン最終段の出力信号が
出力される端子以外のＩ／Ｏセルに対しても、適切なス
トレスを与えることができる。
などのテスト時に内部回路をスキャン動作させてストレ
スを印加させるなどの場合、外部の信号供給源の入力に
使われる端子と、スキャンチェーン最終段の出力信号が
出力される端子以外のＩ／Ｏセルに対しても、適切なス
トレスを与えることができる。
【００１０】本発明の第2では、請求項1に記載の自己診
断テスト回路機能を備えた半導体集積回路において、前
記半導体集積回路は全てのＩ／Ｏセルに“Ｈ”と“Ｌ”
を出力するポート信号出力設定レジスタを具備したこと
を特徴とする。
断テスト回路機能を備えた半導体集積回路において、前
記半導体集積回路は全てのＩ／Ｏセルに“Ｈ”と“Ｌ”
を出力するポート信号出力設定レジスタを具備したこと
を特徴とする。
【００１１】かかる構成によれば、全Ｉ／Ｏセルに対し
て容易に自己診断テストを行うことができる。
て容易に自己診断テストを行うことができる。
【００１２】本発明の第２では、請求項1に記載の自己
診断テスト回路機能を備えた半導体集積回路において、
前記テスト専用のポート信号出力設定レジスタは、複数
のＩ／Ｏセルに“Ｈ”と“Ｌ”を出力するように構成さ
れていることを特徴とする。
診断テスト回路機能を備えた半導体集積回路において、
前記テスト専用のポート信号出力設定レジスタは、複数
のＩ／Ｏセルに“Ｈ”と“Ｌ”を出力するように構成さ
れていることを特徴とする。
【００１３】かかる構成によれば、テスト専用のポート
信号出力設定レジスタをすべてのＩ／Ｏセルに共通に
し、チップ上にひとつとすることも可能となる。しか
も、すべてのＩ／Ｏセルがポート信号出力設定レジスタ
を具備したことになり、全Ｉ／Ｏセルに対して容易に自
己診断テストを行うことができる。
信号出力設定レジスタをすべてのＩ／Ｏセルに共通に
し、チップ上にひとつとすることも可能となる。しか
も、すべてのＩ／Ｏセルがポート信号出力設定レジスタ
を具備したことになり、全Ｉ／Ｏセルに対して容易に自
己診断テストを行うことができる。
【００１４】本発明の第4では、請求項1に記載の自己診
断テスト回路機能を備えた半導体集積回路において、前
記テストはバーンインテストであることを特徴とする。
断テスト回路機能を備えた半導体集積回路において、前
記テストはバーンインテストであることを特徴とする。
【００１５】
【００１６】
【００１７】
【００１８】
【００１９】
【００２０】本発明の第４によれば、請求項１記載の自
己診断テスト回路機能を備えた半導体集積回路におい
て、ＣＰＵを備えた半導体集積回路において、テストモ
ード時にＣＰＵを動作させる命令を書き込んだテストＲ
ＯＭを備え、そのテストＲＯＭの最後にテストＲＯＭ判
定レジスタにフラグを設定する命令を書き込み、フラグ
を外部端子に出力させることによって、テスト時にテス
トＲＯＭが最後まで正しく動作しているか否かを判定す
る回路を構成したことを特徴とする。
己診断テスト回路機能を備えた半導体集積回路におい
て、ＣＰＵを備えた半導体集積回路において、テストモ
ード時にＣＰＵを動作させる命令を書き込んだテストＲ
ＯＭを備え、そのテストＲＯＭの最後にテストＲＯＭ判
定レジスタにフラグを設定する命令を書き込み、フラグ
を外部端子に出力させることによって、テスト時にテス
トＲＯＭが最後まで正しく動作しているか否かを判定す
る回路を構成したことを特徴とする。
【００２１】かかる構成によれば、バーンインテストの
ような場合、長時間のテスト工程が終了した後、実際に
ストレスがかけられたかどうかを判断することができる
ため、テスト結果の確実化をはかることができる。ま
た、この回路構成によって、スキャン機能を持たない非
同期回路やメモリセルに対してテストＲＯＭに書かれた
命令によりＣＰＵを動作させて回路にストレスを印加さ
せる場合でも、正しくストレスが印加されているか否か
を確認することができる。
ような場合、長時間のテスト工程が終了した後、実際に
ストレスがかけられたかどうかを判断することができる
ため、テスト結果の確実化をはかることができる。ま
た、この回路構成によって、スキャン機能を持たない非
同期回路やメモリセルに対してテストＲＯＭに書かれた
命令によりＣＰＵを動作させて回路にストレスを印加さ
せる場合でも、正しくストレスが印加されているか否か
を確認することができる。
【００２２】本発明の第５によれば、請求項４記載の自
己診断テスト回路機能を備えた半導体集積回路において
前記テストＲＯＭ判定レジスタのフラグがテスト時に何
らかの原因で固定されてしまった場合でも、テストＲＯ
Ｍが最後まで正しく動作しているか否かを判定すること
ができるように、複数のビットで構成されたレジスタを
具備したことを特徴とする。
己診断テスト回路機能を備えた半導体集積回路において
前記テストＲＯＭ判定レジスタのフラグがテスト時に何
らかの原因で固定されてしまった場合でも、テストＲＯ
Ｍが最後まで正しく動作しているか否かを判定すること
ができるように、複数のビットで構成されたレジスタを
具備したことを特徴とする。
【００２３】この回路構成によって、前記テストＲＯＭ
判定レジスタのフラグがバーンインテストなどのテスト
時に何らかの原因で固定されてしまった場合でも、テス
トＲＯＭが最後まで正しく動作しているか否かを判定す
ることができる。また、本発明の半導体集積回路のテス
ト方法では、請求項１乃至５のいずれかに記載の半導体
集積回路において、テストモード時に、ＣＰＵを動作さ
せる命令を送り、すべてのＩ／Ｏセルに “Ｈ”と
“Ｌ”を含むテスト信号を入出力することにより、前記
Ｉ／Ｏセルに対して適切なストレスを与えるテスト工程
を含むことを特徴とする。かかる構成によれば、従来の
方法では全Ｉ／Ｏセルに対してテストをするのは不可能
であったが、本発明の方法によれば、全Ｉ／Ｏセルに対
して自己診断テストを行うことができる。従って、バー
ンインテストモード時など、いかなる環境下でも極めて
容易にテストを行うことが可能となる。
判定レジスタのフラグがバーンインテストなどのテスト
時に何らかの原因で固定されてしまった場合でも、テス
トＲＯＭが最後まで正しく動作しているか否かを判定す
ることができる。また、本発明の半導体集積回路のテス
ト方法では、請求項１乃至５のいずれかに記載の半導体
集積回路において、テストモード時に、ＣＰＵを動作さ
せる命令を送り、すべてのＩ／Ｏセルに “Ｈ”と
“Ｌ”を含むテスト信号を入出力することにより、前記
Ｉ／Ｏセルに対して適切なストレスを与えるテスト工程
を含むことを特徴とする。かかる構成によれば、従来の
方法では全Ｉ／Ｏセルに対してテストをするのは不可能
であったが、本発明の方法によれば、全Ｉ／Ｏセルに対
して自己診断テストを行うことができる。従って、バー
ンインテストモード時など、いかなる環境下でも極めて
容易にテストを行うことが可能となる。
【００２４】
【発明の実施の形態】以下、本発明の実施形態につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
【００２５】（第１の実施形態）図１は本発明の第１の
実施形態における半導体集積回路のテスト回路装置の回
路構成図である。この半導体集積回路装置（チップ）１
００は、Ｉ／Ｏセル１０１の自己診断テスト機能を備え
たことを特徴とするものでＣＰＵ１０２を備えた半導体
集積回路において、バーンインテストモード時にＣＰＵ
を動作させる命令を書き込んだテストＲＯＭ１０３を具
備しこのテストＲＯＭによって、テスト時にＩ／Ｏセル
１０１に“Ｈ”と“Ｌ”を出力するポート信号出力設定
レジスタ１０６を具備したことを特徴とする。図１にお
いて、１０１は入出力の切り替えが可能なＩ／Ｏセル、
１０４はチップ内部の半導体集積回路、１０５は出力信
号選択回路である。
実施形態における半導体集積回路のテスト回路装置の回
路構成図である。この半導体集積回路装置（チップ）１
００は、Ｉ／Ｏセル１０１の自己診断テスト機能を備え
たことを特徴とするものでＣＰＵ１０２を備えた半導体
集積回路において、バーンインテストモード時にＣＰＵ
を動作させる命令を書き込んだテストＲＯＭ１０３を具
備しこのテストＲＯＭによって、テスト時にＩ／Ｏセル
１０１に“Ｈ”と“Ｌ”を出力するポート信号出力設定
レジスタ１０６を具備したことを特徴とする。図１にお
いて、１０１は入出力の切り替えが可能なＩ／Ｏセル、
１０４はチップ内部の半導体集積回路、１０５は出力信
号選択回路である。
【００２６】すなわち、この半導体集積回路は、モード
の設定によって入出力の切り替えができるＩ／Ｏセル１
０１と、バーンインテストモード時にＣＰＵ１０２を動
作させる命令を書き込んだテストＲＯＭ１０３を備えて
いる。このＩ／Ｏセル１０１は、通常モードでは内部の
半導体集積回路１０４への入力信号が外部から入力され
ているか、または半導体集積回路１０４からの出力信号
が外部へ出力されている。バーンインテスト時は、バー
ンインテストモード信号ＭによってＩ／Ｏセル１０１は
出力になり、出力信号選択回路１０５では、ポート出力
信号設定レジスタ１０６の出力が選択される。テストＲ
ＯＭ１０２には、定期的にポート出力信号設定レジスタ
１０６に“Ｈ”と“Ｌ”を交互に設定する命令を書いて
おく。
の設定によって入出力の切り替えができるＩ／Ｏセル１
０１と、バーンインテストモード時にＣＰＵ１０２を動
作させる命令を書き込んだテストＲＯＭ１０３を備えて
いる。このＩ／Ｏセル１０１は、通常モードでは内部の
半導体集積回路１０４への入力信号が外部から入力され
ているか、または半導体集積回路１０４からの出力信号
が外部へ出力されている。バーンインテスト時は、バー
ンインテストモード信号ＭによってＩ／Ｏセル１０１は
出力になり、出力信号選択回路１０５では、ポート出力
信号設定レジスタ１０６の出力が選択される。テストＲ
ＯＭ１０２には、定期的にポート出力信号設定レジスタ
１０６に“Ｈ”と“Ｌ”を交互に設定する命令を書いて
おく。
【００２７】この回路構成によって、バーンイン時には
Ｉ／Ｏセルから“Ｈ”と“Ｌ”が交互に出力され、Ｉ／
Ｏセルに対して適切なストレスを印加することができ
る。この回路構成は、1個のＩ／Ｏセルについて説明し
たが、図2に示すように、チップ上の全てのＩ／Ｏセル
に対して同様の構成をとることができ、またポート出力
信号設定レジスタ１０６は全てのＩ／Ｏセルに対して共
通でよいのでチップ上に１つあればよい。
Ｉ／Ｏセルから“Ｈ”と“Ｌ”が交互に出力され、Ｉ／
Ｏセルに対して適切なストレスを印加することができ
る。この回路構成は、1個のＩ／Ｏセルについて説明し
たが、図2に示すように、チップ上の全てのＩ／Ｏセル
に対して同様の構成をとることができ、またポート出力
信号設定レジスタ１０６は全てのＩ／Ｏセルに対して共
通でよいのでチップ上に１つあればよい。
【００２８】次にこの半導体集積回路装置を用いたテス
ト工程について説明する。所望の半導体集積回路装置の
作り込みのなされた半導体ウェハを、所定の間隔をおい
て多数用意し、オーブン内に設置し、あらかじめ決定さ
れた１４０℃の高温環境を形成する。この状態で、テス
ト命令信号ＭをテストＲＯＭ１０３に送出し、自己診断
テストモードとする。この状態で8時間放置することに
より、すべてのＩ／Ｏセルを含むデバイス全体に自動的
にストレスが印加される。そして、バーンインによる不
良品を選別して、バーンインテストが完了する。このよ
うにしてテストが完了したのち、出荷する。
ト工程について説明する。所望の半導体集積回路装置の
作り込みのなされた半導体ウェハを、所定の間隔をおい
て多数用意し、オーブン内に設置し、あらかじめ決定さ
れた１４０℃の高温環境を形成する。この状態で、テス
ト命令信号ＭをテストＲＯＭ１０３に送出し、自己診断
テストモードとする。この状態で8時間放置することに
より、すべてのＩ／Ｏセルを含むデバイス全体に自動的
にストレスが印加される。そして、バーンインによる不
良品を選別して、バーンインテストが完了する。このよ
うにしてテストが完了したのち、出荷する。
【００２９】ここでは、通常の使用時にはこのポート出
力信号設定レジスタ１０６は使用しない。
力信号設定レジスタ１０６は使用しない。
【００３０】しかし通常の使用に際してこのポート出力
信号設定レジスタ１０６を使用するようにしてもよい、
信号設定レジスタ１０６を使用するようにしてもよい、
【００３１】以上のようにこの実施形態では、出力信号
選択回路１０５およびポート出力信号設定レジスタ１０
６を追加するだけで、ウエハーレベルバーンイン時にチ
ップ上の全てのＩ／Ｏセルに対して適切なストレスを印
加することができる。
選択回路１０５およびポート出力信号設定レジスタ１０
６を追加するだけで、ウエハーレベルバーンイン時にチ
ップ上の全てのＩ／Ｏセルに対して適切なストレスを印
加することができる。
【００３２】また、回路動作の中で使用する出力信号選
択回路１０５およびポート出力信号設定レジスタ１０６
をテスト用として兼用してもよい。
択回路１０５およびポート出力信号設定レジスタ１０６
をテスト用として兼用してもよい。
【００３３】（第２の実施形態）次に本発明の第2の実
施形態について説明する。この例では図3に示すよう
に、前記第1の実施形態のように特別に専用として設け
た出力信号選択回路１０５およびポート出力信号設定レ
ジスタ１０６の他に通常の回路動作の中で使用する出力
信号選択回路１０５ｓおよびポート出力信号設定レジス
タ１０６ｓをテスト用と兼用するようにしたものも有効
である。なお、同一個所には同一符号を付し、説明は省
略する。
施形態について説明する。この例では図3に示すよう
に、前記第1の実施形態のように特別に専用として設け
た出力信号選択回路１０５およびポート出力信号設定レ
ジスタ１０６の他に通常の回路動作の中で使用する出力
信号選択回路１０５ｓおよびポート出力信号設定レジス
タ１０６ｓをテスト用と兼用するようにしたものも有効
である。なお、同一個所には同一符号を付し、説明は省
略する。
【００３４】このように、一部のＩ／Ｏセルについて
は、特別に専用として設けた出力信号選択回路１０５お
よびポート出力信号設定レジスタ１０６の他に通常の回
路動作の中で使用する出力信号選択回路１０５ｓおよび
ポート出力信号設定レジスタ１０６ｓをテスト用と兼用
するようにすることにより、回路構成も自由度が増し、
より確実で信頼性の高いテストを行うことが可能とな
る。
は、特別に専用として設けた出力信号選択回路１０５お
よびポート出力信号設定レジスタ１０６の他に通常の回
路動作の中で使用する出力信号選択回路１０５ｓおよび
ポート出力信号設定レジスタ１０６ｓをテスト用と兼用
するようにすることにより、回路構成も自由度が増し、
より確実で信頼性の高いテストを行うことが可能とな
る。
【００３５】（第３の実施形態）
図４は本発明の第３の実施形態におけるテスト回路装置
を備えた半導体集積回路の回路構成図である。この半導
体集積回路装置は、前記第1の実施形態の装置に、テス
トモード時にＣＰＵを動作させる命令を書き込んだテス
トＲＯＭ２０３を設け、その最後にテストＲＯＭ判定レ
ジスタにフラグを設定する命令を書き込んでおくように
したもので、フラグを外部端子に出力させることによっ
て、テスト時にテストＲＯＭが最後まで正しく動作して
いるか否かを判定することができるようにしたことを特
徴とする。
を備えた半導体集積回路の回路構成図である。この半導
体集積回路装置は、前記第1の実施形態の装置に、テス
トモード時にＣＰＵを動作させる命令を書き込んだテス
トＲＯＭ２０３を設け、その最後にテストＲＯＭ判定レ
ジスタにフラグを設定する命令を書き込んでおくように
したもので、フラグを外部端子に出力させることによっ
て、テスト時にテストＲＯＭが最後まで正しく動作して
いるか否かを判定することができるようにしたことを特
徴とする。
【００３６】図４において、２０３はバーインテストモ
ード時に動作するテストＲＯＭ、２０７はテストＲＯＭ
動作判定用レジスタ、２０８はストレス印加状態を判定
する出力判定回路、２０９はＡＮＤ回路である。他につ
いては前記第1の実施形態と同様であり、同一個所には
同一符号を付した。
ード時に動作するテストＲＯＭ、２０７はテストＲＯＭ
動作判定用レジスタ、２０８はストレス印加状態を判定
する出力判定回路、２０９はＡＮＤ回路である。他につ
いては前記第1の実施形態と同様であり、同一個所には
同一符号を付した。
【００３７】この実施形態では、スキャン機能を持たな
い非同期回路や自己診断回路を持たないメモリセルなど
を、バーンインテスト時にテストＲＯＭ２０３に書かれ
た命令によってＣＰＵ１０２を動作させてストレスを印
加させている。そのテストＲＯＭ２０３が最後まで正し
く動作していることを確認するため、テストＲＯＭ判定
用レジスタ２０７を設け、テストＲＯＭ２０３に書き込
む命令の最後に、そのテストＲＯＭ判定用レジスタ２０
７にフラグ“Ｈ”を書き込む命令を書いておく。このフ
ラグは、外部リセット信号Ｒによってのみリセットされ
て“Ｌ”になる。レジスタに書かれたフラグは、スキャ
ン機能付きフリップフロップ回路を含む半導体集積回路
１０４のストレス印加状態を判定する出力判定回路２０
８の出力信号とともに、ＡＮＤ回路２０９に入力され、
そのＡＮＤ回路２０９の出力信号を外部端子に出力し
て、回路へのストレス印加が適切か否かを判定する。
い非同期回路や自己診断回路を持たないメモリセルなど
を、バーンインテスト時にテストＲＯＭ２０３に書かれ
た命令によってＣＰＵ１０２を動作させてストレスを印
加させている。そのテストＲＯＭ２０３が最後まで正し
く動作していることを確認するため、テストＲＯＭ判定
用レジスタ２０７を設け、テストＲＯＭ２０３に書き込
む命令の最後に、そのテストＲＯＭ判定用レジスタ２０
７にフラグ“Ｈ”を書き込む命令を書いておく。このフ
ラグは、外部リセット信号Ｒによってのみリセットされ
て“Ｌ”になる。レジスタに書かれたフラグは、スキャ
ン機能付きフリップフロップ回路を含む半導体集積回路
１０４のストレス印加状態を判定する出力判定回路２０
８の出力信号とともに、ＡＮＤ回路２０９に入力され、
そのＡＮＤ回路２０９の出力信号を外部端子に出力し
て、回路へのストレス印加が適切か否かを判定する。
【００３８】以上のように、本実施形態では、テストＲ
ＯＭ動作判定用レジスタ２０７を追加するとともにテス
トＲＯＭ２０３の命令の最後にその判定用レジスタ２０
７にフラグを書き込む命令を書くだけで、スキャン機能
を持った同期回路だけでなく、スキャン機能を持たない
非同期回路や自己診断回路を持たないメモリセルなどに
ついても同時にバーンインテスト時のストレス印加が適
切か否かを判定することができる。
ＯＭ動作判定用レジスタ２０７を追加するとともにテス
トＲＯＭ２０３の命令の最後にその判定用レジスタ２０
７にフラグを書き込む命令を書くだけで、スキャン機能
を持った同期回路だけでなく、スキャン機能を持たない
非同期回路や自己診断回路を持たないメモリセルなどに
ついても同時にバーンインテスト時のストレス印加が適
切か否かを判定することができる。
【００３９】また、動作判定用レジスタ２０７を複数の
ビットで構成することによって、そのレジスタのフラグ
のいずれかが、バーンインテスト時に何らかの原因で
“Ｈ”に固定されてしまった場合でも、全てのフラグの
論理積をＡＮＤ回路２０９に入力することで、テストＲ
ＯＭが最後まで正しく動作しているか否かを判定するこ
とができる。
ビットで構成することによって、そのレジスタのフラグ
のいずれかが、バーンインテスト時に何らかの原因で
“Ｈ”に固定されてしまった場合でも、全てのフラグの
論理積をＡＮＤ回路２０９に入力することで、テストＲ
ＯＭが最後まで正しく動作しているか否かを判定するこ
とができる。
【００４０】このようにして、極めて簡単な構成でより
確実なバーンインテストを行うことが可能となる。
確実なバーンインテストを行うことが可能となる。
【００４１】前記実施形態では、バーンインテスト時に
ついて説明したが、バーンインテストに限定されること
なく、通常のテスト時にも適用可能であることはいうま
でもない。
ついて説明したが、バーンインテストに限定されること
なく、通常のテスト時にも適用可能であることはいうま
でもない。
【００４２】また、前記実施形態では、半導体集積回路
チップにおけるバーンインテストについて説明したが、
これに限定されることなく、ウェハレベルでのバーンイ
ンテストにも適用可能であり、多数の端子ピンを有する
半導体集積回路装置についても極めて容易にバッチ処理
を行うことが可能である。
チップにおけるバーンインテストについて説明したが、
これに限定されることなく、ウェハレベルでのバーンイ
ンテストにも適用可能であり、多数の端子ピンを有する
半導体集積回路装置についても極めて容易にバッチ処理
を行うことが可能である。
【００４３】
【発明の効果】以上説明したように、本発明によれば、
若干の回路を追加するだけで、バーンインテスト時にす
べてのＩ／Ｏセルに対して適切なストレスを与えること
ができる。
若干の回路を追加するだけで、バーンインテスト時にす
べてのＩ／Ｏセルに対して適切なストレスを与えること
ができる。
【００４４】また、スキャン機能を持たない非同期回路
やメモリセルに対しても、極めて簡単な構成で、正しく
ストレスが印加されているか否かを確認することができ
る。
やメモリセルに対しても、極めて簡単な構成で、正しく
ストレスが印加されているか否かを確認することができ
る。
【図１】本発明の第１の実施形態における半導体集積回
路のテスト回路装置の回路構成を示す要部図である。
路のテスト回路装置の回路構成を示す要部図である。
【図２】本発明の第１の実施形態における半導体集積回
路のテスト回路装置の回路構成図である。
路のテスト回路装置の回路構成図である。
【図３】本発明の第２の実施形態における半導体集積回
路のテスト回路装置の回路構成図である。
路のテスト回路装置の回路構成図である。
【図４】本発明の第３の実施形態における半導体集積回
路のテスト回路装置の回路構成図である。
路のテスト回路装置の回路構成図である。
【符号の説明】
１０１ Ｉ／Ｏセル
１０２ ＣＰＵ
１０３ テストＲＯＭ
１０４ 半導体集積回路
１０５ 出力信号選択回路
１０６ ポート出力信号設定レジスタ
１０５ｓ 専用の出力信号選択回路
１０６ｓ 専用のポート出力信号設定レジスタ
２０３ テストＲＯＭ
２０７ テストＲＯＭ動作判定用レジスタ
２０８ 出力判定回路
２０９ ＡＮＤ回路
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平７−141219（ＪＰ，Ａ)
特開 平11−203162（ＪＰ，Ａ)
特許2863593（ＪＰ，Ｂ２)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G01R 31/28
G06F 11/22 340
H01L 27/04
Claims (6)
- 【請求項１】 ＣＰＵと、Ｉ／Ｏセルと、テストモード
時に前記ＣＰＵを動作させる命令を書き込んだＲＯＭと
を備えた半導体集積回路において、 前記ＣＰＵに接続されたポート信号出力設定レジスタと
を具備し、 前記Ｉ／Ｏセルのうち、通常モードで使用するポート信
号出力設定レジスタを具備したＩ／Ｏセルについては、
前記ＣＰＵを接続しておくようにすると共に、 通常モードで使用するポート信号出力設定レジスタを具
備しないＩ／Ｏセルについては、 前記ＣＰＵに接続さ
れたテスト専用のポート信号出力設定レジスタを具備す
るようにし、テストモード時に、ＣＰＵを動作させる命令を送り、 前
記ＣＰＵによって、全ての前記Ｉ／Ｏセルに“Ｈ”と
“Ｌ” を含むテスト信号を入出力することにより、全
ての前記Ｉ／Ｏセルに対して適切なストレスを与えるよ
うに構成したことを特徴とする自己診断テスト回路機能
を備えた半導体集積回路。 - 【請求項２】 前記テスト専用のポート信号出力設定レ
ジスタは、複数のＩ／Ｏセルに“Ｈ”と“Ｌ”を出力す
るように構成されていることを特徴とする請求項1に記
載の自己診断テスト回路機能を備えた半導体集積回路。 - 【請求項３】 前記テストはバーンインテストであるこ
とを特徴とする請求項1に記載の自己診断テスト回路機
能を備えた半導体集積回路。 - 【請求項４】 さらに、テストＲＯＭ判定レジスタを具
備し、前記ＲＯＭは最後に前記テストＲＯＭ判定レジス
タにフラグを設定する命令を具備しており、 前記フラグを外部端子に出力させることにより、テスト
時にテストＲＯＭが最後まで正しく動作しているか否か
を判定する判定回路を具備したことを特徴とする請求項
１記載の半導体集積回路。 - 【請求項５】 前記テストＲＯＭ判定レジスタは、前記
フラグがテスト時に何らかの原因で固定されてしまった
場合でも、テストＲＯＭが最後まで正しく動作している
か否かを判定することができるように、複数のビットで
構成されており、これらの出力の論理積がＡＮＤ回路に
入力されていることを特徴とする請求項４記載の半導体
集積回路。 - 【請求項６】 請求項１乃至５のいずれかに記載の半導
体集積回路において、テストモード時に、ＣＰＵを動作
させる命令を送り、すべてのＩ／Ｏセルに “Ｈ”と
“Ｌ”を含むテスト信号を入出力することにより、前記
Ｉ／Ｏセルに対して適切なストレスを与えるテスト工程
を含むことを特徴とする半導体集積回路のテスト方法。
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| JP34774699A JP3509001B2 (ja) | 1999-12-07 | 1999-12-07 | 自己診断テスト回路機能を備えた半導体集積回路および半導体集積回路のテスト方法 |
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| JP34774699A JP3509001B2 (ja) | 1999-12-07 | 1999-12-07 | 自己診断テスト回路機能を備えた半導体集積回路および半導体集積回路のテスト方法 |
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| CN114488902B (zh) * | 2022-02-10 | 2022-10-25 | 深圳市海曼科技股份有限公司 | 一种单片机io口的复用方法、电路及产品 |
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-
2000
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- 2000-12-07 DE DE60021691T patent/DE60021691T2/de not_active Expired - Lifetime
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