JPH11109000A - 半導体装置の接続試験用装置 - Google Patents
半導体装置の接続試験用装置Info
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- JPH11109000A JPH11109000A JP9274258A JP27425897A JPH11109000A JP H11109000 A JPH11109000 A JP H11109000A JP 9274258 A JP9274258 A JP 9274258A JP 27425897 A JP27425897 A JP 27425897A JP H11109000 A JPH11109000 A JP H11109000A
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Abstract
(57)【要約】
【課題】 ピン数に制限がある半導体装置を容易に実装
時状態で接続試験できる装置を提供すること。 【解決手段】 接続確認用の信号を与えるためのテスト
モード端子ＴＭと、このテストモード端子にテストモー
ド信号が与えられたとき、全端子のほぼ半数がテスト用
入力端子となって残りの端子がテスト用出力端子とな
り、かつ各端子が内部回路と切り離されるように接続さ
れた半導体回路と、をそなえ、前記テストモード端子に
テストモード信号が与えられないときは通常動作を行
い、テストモード信号が与えられたときは前記テスト用
入力端子および前記テスト用出力端子による入出力状態
を形成する半導体装置の接続試験用装置。
時状態で接続試験できる装置を提供すること。 【解決手段】 接続確認用の信号を与えるためのテスト
モード端子ＴＭと、このテストモード端子にテストモー
ド信号が与えられたとき、全端子のほぼ半数がテスト用
入力端子となって残りの端子がテスト用出力端子とな
り、かつ各端子が内部回路と切り離されるように接続さ
れた半導体回路と、をそなえ、前記テストモード端子に
テストモード信号が与えられないときは通常動作を行
い、テストモード信号が与えられたときは前記テスト用
入力端子および前記テスト用出力端子による入出力状態
を形成する半導体装置の接続試験用装置。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置を搭載
した回路基板を試験する装置に係り、とくに回路基板と
外部回路との接続状態を試験する装置に関する。
した回路基板を試験する装置に係り、とくに回路基板と
外部回路との接続状態を試験する装置に関する。
【０００２】
【従来の技術】一般に、情報機器用回路基板は、半導体
装置を用いて構成されている。そして、この半導体装置
を半田付けにより回路基板に実装した状態で接続いかん
の確認を行う。これには、一方法としてイン・サーキッ
トテスタを使用してパターンや半田付けのショートおよ
び断線を確認することが行われている。また、近年はバ
ウンダリ・スキャン方式が標準化されており、ＩＥＥＥ
−１１４９．１に準拠した部品であれば、簡単に検査を
行うことができるようになっている。すなわち、このよ
うな部品は、数本のスキャン専用ラインのチェーンで制
御動作を行うことにより、各端子の状態を設定したり読
み出したりすることができ、これにより回路基板のショ
ート、断線を検査できるようになっている。
装置を用いて構成されている。そして、この半導体装置
を半田付けにより回路基板に実装した状態で接続いかん
の確認を行う。これには、一方法としてイン・サーキッ
トテスタを使用してパターンや半田付けのショートおよ
び断線を確認することが行われている。また、近年はバ
ウンダリ・スキャン方式が標準化されており、ＩＥＥＥ
−１１４９．１に準拠した部品であれば、簡単に検査を
行うことができるようになっている。すなわち、このよ
うな部品は、数本のスキャン専用ラインのチェーンで制
御動作を行うことにより、各端子の状態を設定したり読
み出したりすることができ、これにより回路基板のショ
ート、断線を検査できるようになっている。
【０００３】
【発明が解決しようとする課題】上記２つの方法は、そ
れぞれ次のような問題点がある。
れぞれ次のような問題点がある。
【０００４】まずイン・サーキットテスタによる方法
は、専用治具が必要である。また、メモリ制御回路の端
子やモジュールソケットと基板との接続不良は、検査で
きない。
は、専用治具が必要である。また、メモリ制御回路の端
子やモジュールソケットと基板との接続不良は、検査で
きない。
【０００５】次のバウンダリスキャン法は、イン・サー
キットテスタ法の欠点を補うものである。しかし、部品
内部にバウンダリスキャン回路を内蔵する必要があり、
この結果、内部の回路規模を大きくすることになり、動
作速度が遅くなるなどの問題がある。また、バウンダリ
スキャン機能を実現するためには４本（または５本）の
専用端子が必要であるが、ダイナミックメモリなどの高
密度実装部品ではピン数を増し難いからバウンダリスキ
ャン回路を内蔵しておらず、バウンダリスキャン法を適
用できない。
キットテスタ法の欠点を補うものである。しかし、部品
内部にバウンダリスキャン回路を内蔵する必要があり、
この結果、内部の回路規模を大きくすることになり、動
作速度が遅くなるなどの問題がある。また、バウンダリ
スキャン機能を実現するためには４本（または５本）の
専用端子が必要であるが、ダイナミックメモリなどの高
密度実装部品ではピン数を増し難いからバウンダリスキ
ャン回路を内蔵しておらず、バウンダリスキャン法を適
用できない。
【０００６】本発明は上述の点を考慮してなされたもの
で、ピン数に制限がある半導体装置を容易に実装時状態
で接続試験できる装置を提供することを目的とする。
で、ピン数に制限がある半導体装置を容易に実装時状態
で接続試験できる装置を提供することを目的とする。
【０００７】
【課題解決のための手段】上記目的達成のため、本発明
では、請求項１記載の、接続確認用の信号を与えるため
のテストモード端子と、このテストモード端子にテスト
モード信号が与えられたとき、全端子のほぼ半数がテス
ト用入力端子となって残りの端子がテスト用出力端子と
なり、かつ各端子が内部回路と切り離されるように接続
された半導体回路と、をそなえ、前記テストモード端子
にテストモード信号が与えられないときは通常動作を行
い、テストモード信号が与えられたときは前記テスト用
入力端子および前記テスト用出力端子による入出力状態
を形成する半導体装置の接続試験用装置、請求項２記載
の、接続確認用の信号を与えるためのテストモード端子
と、入力信号に対して対応関係にある出力信号を生じる
組み合わせ回路と、前記テストモード端子にテストモー
ド信号が与えられたとき、全端子のほぼ半数がテスト用
入力端子となって残りの端子がテスト用出力端子とな
り、前記テスト用入力端子から前記組み合わせ回路を介
して前記出力用端子に出力を生じ、かつ各端子が内部回
路と切り離されるように接続された半導体回路と、をそ
なえ、前記テストモード端子にテストモード信号が与え
られないときは通常動作を行い、テストモード信号が与
えられたときは前記テスト用入力端子および前記テスト
用出力端子による入出力状態を形成する半導体装置の接
続試験用装置、および請求項３記載の、接続確認用の信
号を与えるためのテストモード端子と、入力信号に対し
て対応関係にある出力信号を生じる組み合わせ回路と、
前記テストモード端子にテストモード信号が与えられた
とき、データ入出力端子または出力端子がテストデータ
出力端子となり、通常の入力端子からの入力を前記組み
合わせ回路を介して前記テストデータ出力端子に出力を
生じように接続された半導体回路と、をそなえ、前記テ
ストモード端子にテストモード信号が与えられないとき
は通常動作を行い、テストモード信号が与えられたとき
は前記通常の入力端子と前記テストデータ出力端子によ
る入出力状態を形成する半導体装置の接続試験用装置、
を提供するものである。
では、請求項１記載の、接続確認用の信号を与えるため
のテストモード端子と、このテストモード端子にテスト
モード信号が与えられたとき、全端子のほぼ半数がテス
ト用入力端子となって残りの端子がテスト用出力端子と
なり、かつ各端子が内部回路と切り離されるように接続
された半導体回路と、をそなえ、前記テストモード端子
にテストモード信号が与えられないときは通常動作を行
い、テストモード信号が与えられたときは前記テスト用
入力端子および前記テスト用出力端子による入出力状態
を形成する半導体装置の接続試験用装置、請求項２記載
の、接続確認用の信号を与えるためのテストモード端子
と、入力信号に対して対応関係にある出力信号を生じる
組み合わせ回路と、前記テストモード端子にテストモー
ド信号が与えられたとき、全端子のほぼ半数がテスト用
入力端子となって残りの端子がテスト用出力端子とな
り、前記テスト用入力端子から前記組み合わせ回路を介
して前記出力用端子に出力を生じ、かつ各端子が内部回
路と切り離されるように接続された半導体回路と、をそ
なえ、前記テストモード端子にテストモード信号が与え
られないときは通常動作を行い、テストモード信号が与
えられたときは前記テスト用入力端子および前記テスト
用出力端子による入出力状態を形成する半導体装置の接
続試験用装置、および請求項３記載の、接続確認用の信
号を与えるためのテストモード端子と、入力信号に対し
て対応関係にある出力信号を生じる組み合わせ回路と、
前記テストモード端子にテストモード信号が与えられた
とき、データ入出力端子または出力端子がテストデータ
出力端子となり、通常の入力端子からの入力を前記組み
合わせ回路を介して前記テストデータ出力端子に出力を
生じように接続された半導体回路と、をそなえ、前記テ
ストモード端子にテストモード信号が与えられないとき
は通常動作を行い、テストモード信号が与えられたとき
は前記通常の入力端子と前記テストデータ出力端子によ
る入出力状態を形成する半導体装置の接続試験用装置、
を提供するものである。
【０００８】
（実施例の構成）図１は、本発明の第１の実施例を示し
た回路図である。この第１図において、１０１は２０ピ
ン構成の回路基板であり、内部回路１０２、マルチプレ
クサ１０３、オアゲートＯＲおよび入出力ドライバを有
する。そして、回路基板１０１は電源端子Ｖｃｃ（２０
ピン）、接地端子ＧＮＤ（１９ピン）、テストモード端
子ＴＭ（１８ピン）の外に、通常動作時の入力ピン１−
６、出力ピン７、入出力ピン８、入力ピン９−１５、出
力ピン１６および入出力ピン１７を有する。
た回路図である。この第１図において、１０１は２０ピ
ン構成の回路基板であり、内部回路１０２、マルチプレ
クサ１０３、オアゲートＯＲおよび入出力ドライバを有
する。そして、回路基板１０１は電源端子Ｖｃｃ（２０
ピン）、接地端子ＧＮＤ（１９ピン）、テストモード端
子ＴＭ（１８ピン）の外に、通常動作時の入力ピン１−
６、出力ピン７、入出力ピン８、入力ピン９−１５、出
力ピン１６および入出力ピン１７を有する。
【０００９】そして、出力ピン１６および入出力ピン１
７は、その前段にマルチプレクサ１０３を各ピン毎に有
し、このマルチプレクサ１０３はテストモード端子ＴＭ
に与えられる信号のレベルに応じて切換動作を行う。入
力ピン９−１５は、通常動作時は入力端子であり、マル
チプレクサ１０３は不要である。
７は、その前段にマルチプレクサ１０３を各ピン毎に有
し、このマルチプレクサ１０３はテストモード端子ＴＭ
に与えられる信号のレベルに応じて切換動作を行う。入
力ピン９−１５は、通常動作時は入力端子であり、マル
チプレクサ１０３は不要である。
【００１０】そして、入力ピン１−６、出力ピン７およ
び入出力ピン８までをテストモード時の入力端子グルー
プとし、入力ピン９−１５、出力ピン１６および入出力
ピン１７をテストモード時の出力端子グループとする。
び入出力ピン８までをテストモード時の入力端子グルー
プとし、入力ピン９−１５、出力ピン１６および入出力
ピン１７をテストモード時の出力端子グループとする。
【００１１】改めてこの第１の実施例におけるピンの接
続の仕方を一般的にいえば、次の通りである。回路基板
１０１における全端子のうち、電源端子ピン（１９，２
０）を除くピン総数をＭとし、そのうち１本をテストモ
ード端子ＴＭとする。そして、残りの（Ｍ−１）本のピ
ンを、（Ｍ−１）が偶数であれば（Ｍ−１）／２本ずつ
の２群とし、（Ｍ−１）が奇数であればＭ／２本と（Ｍ
／２−１）本との２群に分ける。そして、一方の群が入
力端子グループ、他方の群が出力端子グループとされ
る。
続の仕方を一般的にいえば、次の通りである。回路基板
１０１における全端子のうち、電源端子ピン（１９，２
０）を除くピン総数をＭとし、そのうち１本をテストモ
ード端子ＴＭとする。そして、残りの（Ｍ−１）本のピ
ンを、（Ｍ−１）が偶数であれば（Ｍ−１）／２本ずつ
の２群とし、（Ｍ−１）が奇数であればＭ／２本と（Ｍ
／２−１）本との２群に分ける。そして、一方の群が入
力端子グループ、他方の群が出力端子グループとされ
る。
【００１２】この回路は、テストモード端子ＴＭの信号
レベルに応じて通常モードあるいはテストモードとなっ
て各別の動作を行う。まず、テストモード端子ＴＭがＬ
（ロー）のときは、本来の回路１０２からの出力信号を
選択し、出力ドライバの本来の動作を行う。また、テス
トモード端子ＴＭがＨ（ハイ）のときは、入力端子グル
ープの対応する信号が選択されるとともに出力ドライバ
が許可されて、出力端子グループの各端子に対応する入
力端子グループの信号が出力される。
レベルに応じて通常モードあるいはテストモードとなっ
て各別の動作を行う。まず、テストモード端子ＴＭがＬ
（ロー）のときは、本来の回路１０２からの出力信号を
選択し、出力ドライバの本来の動作を行う。また、テス
トモード端子ＴＭがＨ（ハイ）のときは、入力端子グル
ープの対応する信号が選択されるとともに出力ドライバ
が許可されて、出力端子グループの各端子に対応する入
力端子グループの信号が出力される。
【００１３】この入出力関係が正しいものであるか否か
によって回路基板の接続状態の正否が明らかになる。
によって回路基板の接続状態の正否が明らかになる。
【００１４】図２は、本発明の第２の実施例を示したも
のである。この図２において、回路基板２０１は２０ピ
ン構成であり、内部回路２０２、エンコーダ２０３、マ
ルチプレクサ２０４、オアゲートＯＲおよび入出力ドラ
イバを有する。そして、回路基板２０１は、電源端子Ｖ
ｃｃ（２０ピン）、接地端子ＧＮＤ（１９ピン）、テス
トモード端子ＴＭ（１８ピン）の外に、通常動作時の入
力ピン１−１１および１４−１５、出力ピン１２および
１６、入出力ピン１３−１７を有する。
のである。この図２において、回路基板２０１は２０ピ
ン構成であり、内部回路２０２、エンコーダ２０３、マ
ルチプレクサ２０４、オアゲートＯＲおよび入出力ドラ
イバを有する。そして、回路基板２０１は、電源端子Ｖ
ｃｃ（２０ピン）、接地端子ＧＮＤ（１９ピン）、テス
トモード端子ＴＭ（１８ピン）の外に、通常動作時の入
力ピン１−１１および１４−１５、出力ピン１２および
１６、入出力ピン１３−１７を有する。
【００１５】そして、入力ピン１−１１、１４−１５か
らの入力が内部回路２０２に与えられ、内部回路２０２
の出力信号を出力ピン１２−１３、およびマルチプレク
サ２０４に与える。また、入力ピン１−１１、１４−１
５はエンコーダ２０３に接続されており、このエンコー
ダ２０３は入出力関係が１３−４のものであるから、そ
の４つの出力信号をマルチプレクサ２０４に与える。マ
ルチプレクサ２０４はテストモード端子ＴＭ（１８）か
らのテストモード信号ＴＭのレベルに応じて通常動作時
は内部回路２０２からの信号をピン１４−１７に与え
る。テストモード信号がＬ（ロー）のとき、通常動作を
行って本来の回路２０２からの出力信号を選択し、出力
ドライバも本来の動作を行う。また、テストモード信号
がＨ（ハイ）のとき入力グループの入力がデコーダで演
算された結果が出力グループに出力され、かつ出力ドラ
イバが許可される。
らの入力が内部回路２０２に与えられ、内部回路２０２
の出力信号を出力ピン１２−１３、およびマルチプレク
サ２０４に与える。また、入力ピン１−１１、１４−１
５はエンコーダ２０３に接続されており、このエンコー
ダ２０３は入出力関係が１３−４のものであるから、そ
の４つの出力信号をマルチプレクサ２０４に与える。マ
ルチプレクサ２０４はテストモード端子ＴＭ（１８）か
らのテストモード信号ＴＭのレベルに応じて通常動作時
は内部回路２０２からの信号をピン１４−１７に与え
る。テストモード信号がＬ（ロー）のとき、通常動作を
行って本来の回路２０２からの出力信号を選択し、出力
ドライバも本来の動作を行う。また、テストモード信号
がＨ（ハイ）のとき入力グループの入力がデコーダで演
算された結果が出力グループに出力され、かつ出力ドラ
イバが許可される。
【００１６】改めて第２の実施例におけるピンの接続の
仕方を一般的にいえば、次の通りである。回路基板２０
１における全端子のうち、電源端子ピン（１９、２０）
を除くピン総数をＭとし、そのうちの１本をテストモー
ド端子ＴＭとする。そして、残りの（Ｍ−１）本のピン
をＮ本と（Ｍ−１−Ｎ）本との２群に分けておく。
仕方を一般的にいえば、次の通りである。回路基板２０
１における全端子のうち、電源端子ピン（１９、２０）
を除くピン総数をＭとし、そのうちの１本をテストモー
ド端子ＴＭとする。そして、残りの（Ｍ−１）本のピン
をＮ本と（Ｍ−１−Ｎ）本との２群に分けておく。
【００１７】そして、これら２群は、テストモード信号
がＨ（ハイ）のときに、その１群（例えばＮ本側）が入
力端子として、他の１群（Ｍ−１−Ｎ本側）が出力端子
として使用される。この際、入力信号は、回路基板２０
１上の組み合わせ回路、つまり入力信号と出力信号とが
予め定められた関係の回路、たとえばエンコーダ、デコ
ーダを通して出力端子に至るようになっている。
がＨ（ハイ）のときに、その１群（例えばＮ本側）が入
力端子として、他の１群（Ｍ−１−Ｎ本側）が出力端子
として使用される。この際、入力信号は、回路基板２０
１上の組み合わせ回路、つまり入力信号と出力信号とが
予め定められた関係の回路、たとえばエンコーダ、デコ
ーダを通して出力端子に至るようになっている。
【００１８】図３は、本発明の第３の実施例を示したも
のである。この第３図において、回路基板３０１は、２
０ピン構成の回路基板であり、内部回路３０２、セレク
タ３０３、オアゲートＯＲおよび入出力ドライバを有す
る。そして、回路基板３０１は、電源端子Ｖｃｃ（２０
ピン）、接地端子ＧＮＤ（１９ピン）、テストモード端
子ＴＭ（１８ピン）の外に、双方向のデータ入出力ピン
（１２−１５ピン）、アドレス端子Ａ１−Ａ９（１−９
ピン）、コマンド入力端子ＲＡＳ、ＣＡＳ、ＷＥ、ＯＥ
を有する。このコマンド端子ＷＥ、ＯＥは、テストセレ
クト端子として用いる。この回路基板３０１では、内部
回路３０２としてＤＲＡＭを、また組み合わせ回路をセ
レクタ（マルチプレクサ）を用いて構成しているが、デ
コーダとかエンコーダでもよい。
のである。この第３図において、回路基板３０１は、２
０ピン構成の回路基板であり、内部回路３０２、セレク
タ３０３、オアゲートＯＲおよび入出力ドライバを有す
る。そして、回路基板３０１は、電源端子Ｖｃｃ（２０
ピン）、接地端子ＧＮＤ（１９ピン）、テストモード端
子ＴＭ（１８ピン）の外に、双方向のデータ入出力ピン
（１２−１５ピン）、アドレス端子Ａ１−Ａ９（１−９
ピン）、コマンド入力端子ＲＡＳ、ＣＡＳ、ＷＥ、ＯＥ
を有する。このコマンド端子ＷＥ、ＯＥは、テストセレ
クト端子として用いる。この回路基板３０１では、内部
回路３０２としてＤＲＡＭを、また組み合わせ回路をセ
レクタ（マルチプレクサ）を用いて構成しているが、デ
コーダとかエンコーダでもよい。
【００１９】この回路は、テストモード端子ＴＭの信号
がＬのときは通常の動作を行う。
がＬのときは通常の動作を行う。
【００２０】そしてテストモード端子ＴＭの信号がＨの
ときは、テストセレクト端子の２つの信号ＷＥ、ＯＥの
状態に応じて、次のように入力端子ピンの状態が入出力
端子ピンに出力される。 （ＷＥ、ＯＥ）＝（０，０）のとき ＩＯ１−ＩＯ４＝
Ａ１−Ａ４ （ＷＥ、ＯＥ）＝（０，１）のとき ＩＯ１−ＩＯ４＝
Ａ５−Ａ８ （ＷＥ、ＯＥ）＝（１，０）のとき ＩＯ１−ＩＯ４＝
Ａ８，ＲＡＳ，ＣＡＳ，固定値 （ＷＥ、ＯＥ）＝（１，１）のとき 固定値たとえば
１，０，１，０ このようなテストモード時の入出力関係を得るために、
入出力端子ＩＯ１−ＩＯ４の各バッファの前に、５入力
のマルチプレクサを設けて、ＴＭ＝Ｌのときは内部回路
の状態を、ＴＭ＝ＨのときはＷＥ，ＯＥによって選択し
た入力端子の状態を入出力端子に出力するとともに出力
ドライバを許可する。
ときは、テストセレクト端子の２つの信号ＷＥ、ＯＥの
状態に応じて、次のように入力端子ピンの状態が入出力
端子ピンに出力される。 （ＷＥ、ＯＥ）＝（０，０）のとき ＩＯ１−ＩＯ４＝
Ａ１−Ａ４ （ＷＥ、ＯＥ）＝（０，１）のとき ＩＯ１−ＩＯ４＝
Ａ５−Ａ８ （ＷＥ、ＯＥ）＝（１，０）のとき ＩＯ１−ＩＯ４＝
Ａ８，ＲＡＳ，ＣＡＳ，固定値 （ＷＥ、ＯＥ）＝（１，１）のとき 固定値たとえば
１，０，１，０ このようなテストモード時の入出力関係を得るために、
入出力端子ＩＯ１−ＩＯ４の各バッファの前に、５入力
のマルチプレクサを設けて、ＴＭ＝Ｌのときは内部回路
の状態を、ＴＭ＝ＨのときはＷＥ，ＯＥによって選択し
た入力端子の状態を入出力端子に出力するとともに出力
ドライバを許可する。
【００２１】図４は、図１および図２に示した第１の実
施例および第２の実施例の動作を説明するための接続図
である。この図４において、４０１は回路基板であって
図１における回路基板１０１および図２における回路基
板２０１を代表するものであり、信号線４１０によりバ
ウンダリスキャン回路を内蔵する周囲回路４０２に接続
され、さらにバウンダリテスタ４０３に接続されてい
る。
施例および第２の実施例の動作を説明するための接続図
である。この図４において、４０１は回路基板であって
図１における回路基板１０１および図２における回路基
板２０１を代表するものであり、信号線４１０によりバ
ウンダリスキャン回路を内蔵する周囲回路４０２に接続
され、さらにバウンダリテスタ４０３に接続されてい
る。
【００２２】回路基板４０１には、バウンダリスキャン
テスタ４０３から周囲回路４０２を介して５本（または
４本）のバウンダリスキャン制御信号がチェインされて
与えられる。回路基板４０１は、ＩＥＥＥ−１１４９．
１に準拠していないためチェインには接続されていない
が、周囲回路４０２のバウンダリスキャン制御可能な端
子に接続されているため、信号線４１０の信号群はバウ
ンダリスキャンテスタによって制御可能である。
テスタ４０３から周囲回路４０２を介して５本（または
４本）のバウンダリスキャン制御信号がチェインされて
与えられる。回路基板４０１は、ＩＥＥＥ−１１４９．
１に準拠していないためチェインには接続されていない
が、周囲回路４０２のバウンダリスキャン制御可能な端
子に接続されているため、信号線４１０の信号群はバウ
ンダリスキャンテスタによって制御可能である。
【００２３】信号線４１０の試験をする場合、バウンダ
リスキャンテスタ４０３は回路基板４０１のテストモー
ド端子ＴＭがＨになるようにバウンダリセルを制御した
上で回路基板４０１をテストモードにおける回路構成と
見なして試験する。すなわち、回路基板４０１が図１の
回路基板１０１である場合の信号は、入力と出力とがバ
ッファで接続されただけと見なす。また回路基板４０１
が図２の回路基板２０１であるときは内部が組み合わせ
回路となっていると見なす。
リスキャンテスタ４０３は回路基板４０１のテストモー
ド端子ＴＭがＨになるようにバウンダリセルを制御した
上で回路基板４０１をテストモードにおける回路構成と
見なして試験する。すなわち、回路基板４０１が図１の
回路基板１０１である場合の信号は、入力と出力とがバ
ッファで接続されただけと見なす。また回路基板４０１
が図２の回路基板２０１であるときは内部が組み合わせ
回路となっていると見なす。
【００２４】このように見なした上で、バウンダリスキ
ャンテスタ４０３は、信号線４１０の信号をテストする
ためのテストベクトルを生成する。このベクトルを周囲
回路４０２のバウンダリスキャンセルにセットすると、
テストベクトルが回路基板４０１の入力端子グループに
入力され、それが回路基板４０１の出力端子グループか
ら周囲回路４０２に戻されてくる。バウンダリスキャン
テスタは、この結果をスキャンチェインから読み出し、
正しい結果が得られているかどうかを検査する。
ャンテスタ４０３は、信号線４１０の信号をテストする
ためのテストベクトルを生成する。このベクトルを周囲
回路４０２のバウンダリスキャンセルにセットすると、
テストベクトルが回路基板４０１の入力端子グループに
入力され、それが回路基板４０１の出力端子グループか
ら周囲回路４０２に戻されてくる。バウンダリスキャン
テスタは、この結果をスキャンチェインから読み出し、
正しい結果が得られているかどうかを検査する。
【００２５】このように、回路基板４０１がバウンダリ
スキャン機能を持たず、スキャンチェインに含まれてい
ない場合でも、その端子の接続状態について検査するこ
とができる。
スキャン機能を持たず、スキャンチェインに含まれてい
ない場合でも、その端子の接続状態について検査するこ
とができる。
【００２６】第３の実施例における回路基板３０１を検
査する場合も動作は同じである。テストモード信号ＴＭ
をＨにした後、回路基板３０１をその内部の組み合わせ
回路すなわちマルチプレクサ回路と見なしてテストベク
トルを生成する。
査する場合も動作は同じである。テストモード信号ＴＭ
をＨにした後、回路基板３０１をその内部の組み合わせ
回路すなわちマルチプレクサ回路と見なしてテストベク
トルを生成する。
【００２７】この第３の実施例はとくにメモリ回路など
のように、同じ素子が多数使用され、それぞれの入力信
号が他の素子と共通に接続されている場合や、バウンダ
リスキャンセルを持った周辺回路との間にバウンダリス
キャンセルを持たないドライバが介在するときに、有効
である。これらの場合、本来の入力端子は、テスト前に
出力端子とともに使用するには個々の素子のＴＭ端子を
個別に制御しなければならない。メモリ回路のように、
多数の素子を共通に接続する場合、テストモード信号が
多くなりすぎるのに対し、本発明によれば各素子のテス
トモード端子を共通に使用できる。
のように、同じ素子が多数使用され、それぞれの入力信
号が他の素子と共通に接続されている場合や、バウンダ
リスキャンセルを持った周辺回路との間にバウンダリス
キャンセルを持たないドライバが介在するときに、有効
である。これらの場合、本来の入力端子は、テスト前に
出力端子とともに使用するには個々の素子のＴＭ端子を
個別に制御しなければならない。メモリ回路のように、
多数の素子を共通に接続する場合、テストモード信号が
多くなりすぎるのに対し、本発明によれば各素子のテス
トモード端子を共通に使用できる。
【００２８】図５は、メモリ回路の試験を行うための構
成を示したものである。回路基板３０１を４個使用し、
１６ビットのメモリを構成している。４個の回路基板３
０１は、アドレス、制御およびテストモードの各端子を
共通に接続している。回路基板における各メモリ３０１
に対するデータの入出力は、各別に行われて１６ビット
のメモリブロックを構成する。回路基板のメモリ３０１
のアドレスと制御は、メモリコントローラ５０３により
ドライバ５０２を介して行われる。すなわち、メモリコ
ントローラ５０３は、データ入出力回路、アドレス信
号、制御信号およびＴＭ信号を生成し、メモリ３０１に
出力する。そして、メモリコントローラ５０３は、バウ
ンダリスキャン回路を内蔵し、信号線５０４を介してバ
ウンダリスキャンテスタ５０５に接続される。
成を示したものである。回路基板３０１を４個使用し、
１６ビットのメモリを構成している。４個の回路基板３
０１は、アドレス、制御およびテストモードの各端子を
共通に接続している。回路基板における各メモリ３０１
に対するデータの入出力は、各別に行われて１６ビット
のメモリブロックを構成する。回路基板のメモリ３０１
のアドレスと制御は、メモリコントローラ５０３により
ドライバ５０２を介して行われる。すなわち、メモリコ
ントローラ５０３は、データ入出力回路、アドレス信
号、制御信号およびＴＭ信号を生成し、メモリ３０１に
出力する。そして、メモリコントローラ５０３は、バウ
ンダリスキャン回路を内蔵し、信号線５０４を介してバ
ウンダリスキャンテスタ５０５に接続される。
【００２９】ドライバ５０２、メモリコントローラ５０
３および４個のメモリ３０１の接続をテストする場合、
バウンダリスキャンテスタ５０５はスキャン信号を制御
してＴＭ＝１にする。これにより、メモリ回路３０１の
ブロックは、ドライバ５０３からアドレス信号および制
御信号が与えられる。メモリ３０１のブロックは、与え
られた信号の状態によって選ばれた信号を、テストデー
タの出力端子つまりデータ出力端子に出力する。
３および４個のメモリ３０１の接続をテストする場合、
バウンダリスキャンテスタ５０５はスキャン信号を制御
してＴＭ＝１にする。これにより、メモリ回路３０１の
ブロックは、ドライバ５０３からアドレス信号および制
御信号が与えられる。メモリ３０１のブロックは、与え
られた信号の状態によって選ばれた信号を、テストデー
タの出力端子つまりデータ出力端子に出力する。
【００３０】この信号は、ドライバ５０３のバウンダリ
スキャン回路に取り込まれ、信号線を介してバウンダリ
スキャンテスタ５０５に入力され、正しい結果かどうか
が検査される。そして、テスト信号を種々変えることに
よってメモリ３０１のブロックに接続される信号のオー
プン、ショートを検査することができる。
スキャン回路に取り込まれ、信号線を介してバウンダリ
スキャンテスタ５０５に入力され、正しい結果かどうか
が検査される。そして、テスト信号を種々変えることに
よってメモリ３０１のブロックに接続される信号のオー
プン、ショートを検査することができる。
【００３１】図５の場合、４個のメモリ３０１を持つメ
モリブロックが同一のアドレス信号および制御信号を共
通に使用するため、アドレス、制御信号をテストデータ
として使用できない。そこで、本発明の方式によれば良
好に検査することができる。 （他の適用例）本発明は、ＣＰＵモジュール、オプショ
ンカードモジュールにも適用できるし、ＰＣＭＣＩＡカ
ードなどにも適用することができる。
モリブロックが同一のアドレス信号および制御信号を共
通に使用するため、アドレス、制御信号をテストデータ
として使用できない。そこで、本発明の方式によれば良
好に検査することができる。 （他の適用例）本発明は、ＣＰＵモジュール、オプショ
ンカードモジュールにも適用できるし、ＰＣＭＣＩＡカ
ードなどにも適用することができる。
【００３２】
【発明の効果】本発明は上述のように、テストモード端
子を有し、このテストモード端子にテストモード信号が
与えられなければ通常動作を行い、テストモード信号が
与えられたときテスト動作を行うように構成したため、
半導体回路に１ピンを追加するだけでバウンダリスキャ
ンテストの一部に組み入れることができる。
子を有し、このテストモード端子にテストモード信号が
与えられなければ通常動作を行い、テストモード信号が
与えられたときテスト動作を行うように構成したため、
半導体回路に１ピンを追加するだけでバウンダリスキャ
ンテストの一部に組み入れることができる。
【図１】本発明の第１の実施例を示す接続図。
【図２】本発明の第２の実施例を示す接続図。
【図３】本発明の第３の実施例を示す接続図。
【図４】図１および図２の実施例に関する動作を説明す
るためのブロック線図。
るためのブロック線図。
【図５】図３の実施例に関する動作を説明するためのブ
ロック線図。
ロック線図。
１０１ 回路基板 １０２ 内部回路 １０３ マルチプレクサ ２０１ 回路基板 ２０２ 内部回路 ２０３ エンコーダ ２０４ マルチプレクサ ３０１ 回路基板 ３０２ 内部回路 ３０３ セレクタ ４０１ 回路基板 ４０２ 周囲回路 ５０２ ドライバ ５０３ メモリコントローラ ５０４ 信号線 ５０５ バウンダリスキャンテスタ ＯＲ オア回路 ＴＭ テストモード端子
Claims (3)
- 【請求項１】接続確認用の信号を与えるためのテストモ
ード端子と、 このテストモード端子にテストモード信号が与えられた
とき、全端子のほぼ半数がテスト用入力端子となって残
りの端子がテスト用出力端子となり、かつ各端子が内部
回路と切り離されるように接続された半導体回路と、 をそなえ、 前記テストモード端子にテストモード信号が与えられな
いときは通常動作を行い、テストモード信号が与えられ
たときは前記テスト用入力端子および前記テスト用出力
端子による入出力状態を形成する半導体装置の接続試験
用装置。 - 【請求項２】接続確認用の信号を与えるためのテストモ
ード端子と、 入力信号に対して対応関係にある出力信号を生じる組み
合わせ回路と、 前記テストモード端子にテストモード信号が与えられた
とき、全端子のほぼ半数がテスト用入力端子となって残
りの端子がテスト用出力端子となり、前記テスト用入力
端子から前記組み合わせ回路を介して前記出力用端子に
出力を生じ、かつ各端子が内部回路と切り離されるよう
に接続された半導体回路と、 をそなえ、 前記テストモード端子にテストモード信号が与えられな
いときは通常動作を行い、テストモード信号が与えられ
たときは前記テスト用入力端子および前記テスト用出力
端子による入出力状態を形成する半導体装置の接続試験
用装置。 - 【請求項３】接続確認用の信号を与えるためのテストモ
ード端子と、 入力信号に対して対応関係にある出力信号を生じる組み
合わせ回路と、 前記テストモード端子にテストモード信号が与えられた
とき、データ入出力端子または出力端子がテストデータ
出力端子となり、通常の入力端子からの入力を前記組み
合わせ回路を介して前記テストデータ出力端子に出力を
生じるように接続された半導体回路と、 をそなえ、 前記テストモード端子にテストモード信号が与えられな
いときは通常動作を行い、テストモード信号が与えられ
たときは前記通常の入力端子と前記テストデータ出力端
子による入出力状態を形成する半導体装置の接続試験用
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9274258A JPH11109000A (ja) | 1997-10-07 | 1997-10-07 | 半導体装置の接続試験用装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9274258A JPH11109000A (ja) | 1997-10-07 | 1997-10-07 | 半導体装置の接続試験用装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11109000A true JPH11109000A (ja) | 1999-04-23 |
Family
ID=17539189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9274258A Pending JPH11109000A (ja) | 1997-10-07 | 1997-10-07 | 半導体装置の接続試験用装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11109000A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010191053A (ja) * | 2009-02-17 | 2010-09-02 | Hitachi Displays Ltd | 表示装置およびその試験方法 |
| JP2010271182A (ja) * | 2009-05-21 | 2010-12-02 | Mitsubishi Electric Corp | 接続異常検出装置およびそれを用いた車載用電子機器 |
| JP2014513275A (ja) * | 2011-03-02 | 2014-05-29 | サンディスク テクノロジィース インコーポレイテッド | 接着構造パッド導通検査のためのシステムおよび方法 |
-
1997
- 1997-10-07 JP JP9274258A patent/JPH11109000A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010191053A (ja) * | 2009-02-17 | 2010-09-02 | Hitachi Displays Ltd | 表示装置およびその試験方法 |
| JP2010271182A (ja) * | 2009-05-21 | 2010-12-02 | Mitsubishi Electric Corp | 接続異常検出装置およびそれを用いた車載用電子機器 |
| JP2014513275A (ja) * | 2011-03-02 | 2014-05-29 | サンディスク テクノロジィース インコーポレイテッド | 接着構造パッド導通検査のためのシステムおよび方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041005 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051028 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060714 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20061110 |