JP2014513275A - 接着構造パッド導通検査のためのシステムおよび方法 - Google Patents

Abstract

境界パッドのための導通試験回路は、境界パッドと第１の電源との間に電気的に接続されたプルアップトランジスタと、境界パッドと第１の基準接地電位との間に電気的に接続されたプルダウントランジスタとを備える。通常出力導体は、通常動作中に境界パッドと同じ電気状態を有するように電気的に接続される。導通試験出力導体は、導通試験動作中に境界パッドと同じ電気状態を有するように電気的に接続される。導通試験制御回路は、導通試験動作中、導通試験出力導体に存在する電気状態が境界パッドと境界パッドが電気的に接続されるべき第２の電源または第２の基準接地電位との間の電気的導通の状態を示すように、プルアップトランジスタ、プルダウントランジスタ、および通常出力導体を制御するように画定される。

Description

本発明は、接着構造パッド導通検査のためのシステムおよび方法に関する。

フラッシュメモリカード等の不揮発性半導体記憶装置は、最新の電子装置におけるデジタル情報記憶のための不可欠のコンポーネントとなっている。特に、最新の携帯可能な電子装置は、半導体記憶装置により与えられる大容量、融通性、丈夫さ、および電力利用効率から大きく利益を得ている。このような最新の携帯可能な電子装置は、例えば、特にデジタルカメラ、デジタル音楽プレイヤー、スマートフォン、ビデオゲームコンソール、携帯可能な計算装置を含み得る。

フラッシュメモリストレージカードは、システムインアパッケージ（ＳＩＰ）として、またはマルチチップモジュール（ＭＣＭ）として製造され、それらにおいては複数の半導体ダイが基板上に搭載され相互に接続される。基板は、一面または両面にエッチングされた導電層を伴う堅い誘電体ベースを含み得る。ダイは、基板の導電層（１つまたは複数）に電気的に接続される。基板の導電層（１つまたは複数）はダイのホスト電子装置への電気的接続を提供する。基板の導電層（１つまたは複数）へのダイの電気的接続に続いて、ダイ／基板アセンブリは保護材料に包まれることができ、それはダイおよび基板の結合を保つことにも役立つ。

基板へのダイの接続は、基板上のワイヤボンドへのダイ上の導電性パッドの接続を含み得る。ダイのパッドと基板のワイヤボンドとの間の結線は、ダイが基板上に置かれれば、特にダイと基板とが保護材料で包まれた後は、導通試験のためにアクセスできないことがしばしばある。製品試験の目的のためには、ダイの各パッドと、パッドが電気的に接続されるべき基板の対応するワイヤボンドとの間の電気的導通を試験できることが望ましい。本発明は、この文脈の中で生じた。

一実施形態において、境界パッドのための導通試験回路が開示される。この導通試験回路は、境界パッドと第１の電源との間に電気的に接続されたプルアップトランジスタを備える。この導通試験回路は、境界パッドと第１の基準接地電位との間に電気的に接続されたプルダウントランジスタをも備える。この導通試験回路は、通常動作中に境界パッドと同じ電気状態を有するように電気的に接続された通常出力導体をも備える。この導通試験回路は、導通試験動作中に境界パッドと同じ電気状態を有するように電気的に接続された導通試験出力導体をも備える。さらに、この導通試験回路は、導通試験動作中にプルアップトランジスタ、プルダウントランジスタ、および通常出力導体を、導通試験出力導体に存在する電気状態が境界パッドと境界パッドが電気的に接続されるべき第２の電源または第２の基準接地電位との間の電気的導通の状態を示すように、制御するように画定された導通試験制御回路を備える。

一実施形態では、基板およびダイを備えるメモリシステムが開示される。基板は数個のワイヤボンドを含む。ダイは数個の境界パッドを含む。ダイは、その数個の境界パッドがそれぞれ電気的に数個のワイヤボンドに接続されるように基板に固定される。ダイは、各境界パッドのための導通試験回路をも含む。所与の境界パッドのための導通試験回路は、所与の境界パッドとそのワイヤボンドとの間の電気的導通のファームウェアで制御される試験を可能にするように画定される。

一実施形態では、境界パッドとワイヤボンドとの間の電気的導通を試験する方法が開示される。この方法は、付勢されている電源または基準接地電位にワイヤボンドが電気的に接続されているかを判定するための動作を含む。ワイヤボンドが付勢されている電源に接続されている場合には、この方法は第１のセットの動作で進む。第１のセットの動作は、境界パッドに接続されているプルアップトランジスタをオフにし、かつ境界パッドに接続されているプルダウントランジスタをオンにすることを含む。第１のセットの動作は、境界パッドに存在する信号を、この信号がハイデジタル状態を表すかあるいはローデジタル状態を表すかを判定するために、観察することをも含む。ワイヤボンドが付勢されている電源に接続されている場合には、ハイデジタル状態は境界パッドとワイヤボンドとの間の電気的導通を示し、ローデジタル状態は境界パッドとワイヤボンドとの間の電気的導通の不存在を示す。ワイヤボンドが基準接地電位に接続されている場合には、この方法は第２のセットの動作で進む。第２のセットの動作は、境界パッドに接続されているプルアップトランジスタをオンにし、かつ境界パッドに接続されているプルダウントランジスタをオフにすることを含む。第２のセットの動作は、境界パッドに存在する信号を、この信号がハイデジタル状態を表すのかそれともローデジタル状態を表すのかを判定するために、観察することをも含む。ワイヤボンドが基準接地電位に接続されている場合には、ローデジタル状態は境界パッドとワイヤボンドとの間の電気的導通を示し、ハイデジタル状態は境界パッドとワイヤボンドとの間の電気的導通の不存在を示す。

本発明の他の態様および利点は、例を挙げて本発明を示す添付の図面と関連して解釈される以下の詳細な記述からより明らかとなる。

ダイ上に存在することのある在来の境界パッド構造を示す。 ダイ上に存在することのある在来の境界パッド構造を示す。 基板に接続されたダイを含むメモリシステムを示す。 本発明の一実施形態に従う、境界パッドのための導通試験回路を示す。 本発明の一実施形態に従う、導通試験が行われていて境界パッドと第２の電源が接続されたワイヤボンドとの間に電気的導通が確かに存在するときに図２Ａの導通試験回路内に存在するデジタル状態を示す。 本発明の一実施形態に従う、導通試験が行われていて境界パッドと第２の電源が接続されたワイヤボンドとの間に電気的導通が存在しないときに図２Ａの導通試験回路内に存在するデジタル状態を示す。 本発明の一実施形態に従う、ダイ上の境界パッドが基板上の第２の基準接地電位に電気的に接続されている、図２Ａの導通試験回路を示す。 本発明の一実施形態に従う、導通試験が行われていて境界パッドと第２の基準接地電位が接続されたワイヤボンドとの間に電気的導通が確かに存在するときに図３Ａの導通試験回路内に存在するデジタル状態を示す。 本発明の一実施形態に従う、導通試験が行われていて境界パッドと第２の基準接地電位が接続されたワイヤボンドとの間に電気的導通が存在しないときに図３Ａの導通試験回路内に存在するデジタル状態を示す。 本発明の一実施形態に従う、基板に接続されたダイを含むメモリシステムを示し、ダイはその境界パッドの各々のための導通試験回路を含む。 本発明の一実施形態に従う、境界パッドとワイヤボンドとの間の電気的導通を試験する方法のフローチャートを示す。

以下の記述において、本発明の完全な理解を提供するために多数の具体的な詳細が明らかにされる。しかし、これらの具体的な詳細の幾つかまたは全部がなくても本発明は実施可能であることは当業者にとっては明らかである。他の場合には、本発明を不必要に不明瞭にしないために、公知のプロセス動作は詳しく記述されていない。

図１Ａおよび１Ｂは、ダイ上に存在することのある在来の境界パッド構造を示す。図１Ａでは、境界パッド１００は、ワイヤボンド１２３によって電源１０３に電気的に接続されている。境界パッド１００はバッファ１０１にも電気的に接続されている。バッファ１０１の出力は通常出力導体１０７に接続され、これに沿って電気信号（ｃｏｕｔ）が境界パッド１００からダイ上のコア論理回路などの他の回路へ送信され得る。図１Ｂでは、境界パッド１００は同様にバッファ１０１に接続され、これは通常出力導体１０７に接続されている。しかし、図１Ｂでは、境界パッド１００はワイヤボンド１２３によって基準接地電位１０５に電気的に接続されている。

図１Ｃは、基板１３０に接続されたダイ１２１を含むメモリシステム１２０を示す。ダイ１２１は、図１Ａおよび１Ｂに関して記載されたような数個の境界パッド１００を含む。ダイ１２１が基板１３０に接続されるとき、各境界パッド１００は、基板１３０上に存在する対応するワイヤボンド１２３に電気的に接続されると想定される。各ワイヤボンド１２３は、電源１０３または基準接地電位１０５に接続される。或る実施形態では、境界パッド１００は、ダイ１２１が基板１３０に接続された後は物理的にアクセス不可能である。これらの実施形態では、境界パッド１００とそのワイヤボンド１２３との間の電気的導通を視覚的に検査することは不可能である。同様に、ダイ１２１が基板１３０に接続された後にダイ１２１と基板１３０との間をプローブで調べることも物理的に不可能である。従って、それらのワイヤボンド１２３との電気的導通を確かめるために境界パッド１００を物理的に調べることはできない。従って、ダイ１２１が基板１３０に接続された後に境界パッド１００とそのワイヤボンド１２３との間の電気的導通を試験するための解決策が必要である。

図２Ａは、本発明の一実施形態に従う、境界パッド１００のための導通試験回路を示す。導通試験回路は、境界パッド１００と第１の電源２０３との間に電気的に接続されているプルアップトランジスタ２０１を含む。境界パッド１００は、プルアップトランジスタ２０１がオンであるときプルアップトランジスタ２０１を通して第１の電源２０３に電気的に接続される。境界パッド１００は、プルアップトランジスタ２０１がオフであるときにはプルアップトランジスタ２０１によって第１の電源２０３から電気的に絶縁される。導通試験回路は、境界パッド１００と第１の基準接地電位２０７との間に電気的に接続されているプルダウントランジスタ２０５をも含む。境界パッド１００は、プルダウントランジスタ２０５がオンであるときにはプルダウントランジスタ２０５を通して第１の基準接地電位２０７に電気的に接続される。境界パッド１００は、プルダウントランジスタ２０５がオフであるときにはプルダウントランジスタ２０５によって第１の基準接地電位２０７から電気的に絶縁される。プルアップトランジスタ２０１、プルダウントランジスタ２０５、第１の電源２０３、および第１の基準接地電位２０７はダイ２００の中に画定されていることが理解されるべきである。

以下でより詳しく論じられるように、導通試験回路は、通常動作中に境界パッド１００と同じ電気状態を有するように電気的に接続された通常出力導体１０７をも含む。導通試験回路は、導通試験動作中に境界パッド１００と同じ電気状態を有するように電気的に接続された導通試験出力導体２０９をさらに含む。一実施形態では、通常出力導体１０７および導通試験出力導体２０９はともにバッファ１０１を通して境界パッド１００に電気的に接続される。より具体的には、バッファ１０１は、境界パッド１００に電気的に接続された入力１０１Ａ、および導通試験出力導体２０９に電気的に接続された出力１０１Ｂを有する。以下でより詳しく論じられるように、バッファ１０１の出力１０１Ｂに存在する電気信号は、通常動作中、出力制御マルチプレクサ２１５の指揮下で通常出力導体１０７に送られる。

導通試験回路は、導通試験出力導体２０９に存在する電気状態が、境界パッド１００と、境界パッド１００が電気的に接続されるべき第２の電源１０３または第２の基準接地電位１０５との間の電気的導通の状態を示すように、導通試験動作中にプルアップトランジスタ２０１、プルダウントランジスタ２０５、および通常出力導体１０７を制御するように画定された導通試験制御回路をも含む。図３Ａは、境界パッド１００が第２の基準接地電位１０５に電気的に接続される場合を示す。

境界パッド１００は、境界パッド１００と第２の電源１０３または第２の基準接地電位１０５との間に電気的導通を確立するために、実際そうであり得るように、ワイヤボンド１２３に物理的に接続されることが理解されるべきである。従って、第２の電源１０３に接続された境界パッド１００について、境界パッド１００と第２の電源１０３との間の電気的導通は、境界パッド１００がそのワイヤボンド１２３に物理的に接続されているか否かを示す。そして、第２の基準接地電位１０５に接続された境界パッド１００について、境界パッド１００と第２の基準接地電位１０５との間の電気的導通は、境界パッド１００がそのワイヤボンド１２３に物理的に接続されているか否かを示す。

ワイヤボンド１２３、第２の電源１０３、および第２の基準接地電位１０５はダイ２００が接続される基板１３０の中に画定されるということが理解されるべきである。一実施形態では、第１の電源２０３および第２の電源１０３は同等である。他の１つの実施形態では、第１の電源２０３および第２の電源１０３は異なる。一実施形態では、第１の基準接地電位２０７および第２の基準接地電位１０５は同等である。他の１つの実施形態では、第１の基準接地電位２０７および第２の基準接地電位１０５は異なる。

導通試験制御回路は、動作制御信号（ｂｙｐａｓｓ＿ｅｎ）に従ってプルアップトランジスタ２０１のゲート２０１Ａを制御するように画定されたプルアップ制御マルチプレクサ２１１を含む。プルアップ制御マルチプレクサ２１１は、動作制御信号（ｂｙｐａｓｓ＿ｅｎ）がセットされる導通試験イネーブルレジスタ２１７に電気的に接続されるセレクト入力２１１Ｄを含むように画定される。動作制御信号（ｂｙｐａｓｓ＿ｅｎ）は、通常動作モードまたは導通試験動作モードを示すように導通試験イネーブルレジスタ２１７内でセットされる。一実施形態では、動作制御信号（ｂｙｐａｓｓ＿ｅｎ）は、ファームウェア２１９を通して導通試験イネーブルレジスタ２１７内でセットされる。プルアップ制御マルチプレクサ２１１は、プルアップトランジスタ通常制御信号（ｐｕ＿ｎ＿ｆ）を受け取るように接続される第１の入力２１１Ａを有するようにも画定される。プルアップ制御マルチプレクサ２１１は、プルアップトランジスタ試験制御信号（ｐｕ＿ｎ＿ｆｗ）を受け取るように接続される第２の入力２１１Ｂを有するように画定される。プルアップ制御マルチプレクサ２１１は、プルアップトランジスタ２０１のゲート２０１Ａに電気的に接続される出力２１１Ｃをさらに含む。

動作制御信号（ｂｙｐａｓｓ＿ｅｎ）が通常動作モードを示すときには、プルアップトランジスタ通常制御信号（ｐｕ＿ｎ＿ｆ）がプルアップ制御マルチプレクサ２１１によってプルアップトランジスタ２０１のゲート２０１Ａに送られる。プルアップトランジスタ通常制御信号（ｐｕ＿ｎ＿ｆ）は、ファームウェア２１９を通して生成され、境界パッド１００と関連付けられた通常動作要件に応じてハイデジタル状態信号（１）またはローデジタル状態信号（０）に対応し得る。

動作制御信号（ｂｙｐａｓｓ＿ｅｎ）が導通試験動作モードを示すときには、プルアップトランジスタ試験制御信号（ｐｕ＿ｎ＿ｆｗ）がプルアップ制御マルチプレクサ２１１によってプルアップトランジスタ２０１のゲート２０１Ａに送られる。プルアップトランジスタ試験制御信号（ｐｕ＿ｎ＿ｆｗ）は、ファームウェア２１９を通して生成され、境界パッド１００が第２の電源１０３に接続すると想定されるのかそれとも第２の基準接地電位１０５に接続すると想定されるのかにより、ハイデジタル状態信号（１）またはローデジタル状態信号（０）に対応し得る。

具体的には、境界パッド１００が、図２Ａに示されているように、第２の電源１０３に接続すると想定されるときには、動作制御信号（ｂｙｐａｓｓ＿ｅｎ）がプルアップトランジスタ試験制御信号（ｐｕ＿ｎ＿ｆｗ）をプルアップ制御マルチプレクサ２１１を通してプルアップトランジスタ２０１のゲート２０１Ａに送らせるときにプルアップトランジスタ２０１がオフにされるように、ファームウェア２１９はプルアップトランジスタ試験制御信号（ｐｕ＿ｎ＿ｆｗ）をローデジタル状態信号（０）にセットするように動作する。あるいは、境界パッド１００が、図３Ａに示されているように、第２の基準接地電位１０５に接続すると想定されるときには、動作制御信号（ｂｙｐａｓｓ＿ｅｎ）がプルアップトランジスタ試験制御信号（ｐｕ＿ｎ＿ｆｗ）をプルアップ制御マルチプレクサ２１１を通してプルアップトランジスタ２０１のゲート２０１Ａに送らせるときにプルアップトランジスタ２０１がオンにされるように、ファームウェア２１９はプルアップトランジスタ試験制御信号（ｐｕ＿ｎ＿ｆｗ）をハイデジタル状態信号（１）にセットするように動作する。

導通試験制御回路は、動作制御信号（ｂｙｐａｓｓ＿ｅｎ）に従ってプルダウントランジスタ２０５のゲート２０５Ａを制御するように画定されたプルダウン制御マルチプレクサ２１３をも含む。プルダウン制御マルチプレクサ２１３は、動作制御信号（ｂｙｐａｓｓ＿ｅｎ）がセットされる導通試験イネーブルレジスタ２１７に電気的に接続されるセレクト入力２１３Ｄを含むように画定される。プルダウン制御マルチプレクサ２１３は、プルダウントランジスタ通常制御信号（ｐｄ＿ｎ＿ｆ）を受け取るように接続される第１の入力２１３Ａを有するようにも画定される。プルダウン制御マルチプレクサ２１３は、プルダウントランジスタ試験制御信号（ｐｄ＿ｎ＿ｆｗ）を受け取るように接続される第２の入力２１３Ｂを有するように画定される。プルダウン制御マルチプレクサ２１３は、プルダウントランジスタ２０５のゲート２０５Ａに電気的に接続される出力２１３Ｃをさらに含む。

動作制御信号（ｂｙｐａｓｓ＿ｅｎ）が通常動作モードを示すときには、プルダウントランジスタ通常制御信号（ｐｄ＿ｎ＿ｆ）がプルダウン制御マルチプレクサ２１３によってプルダウントランジスタ２０５のゲート２０５Ａに送られる。プルダウントランジスタ通常制御信号（ｐｄ＿ｎ＿ｆ）は、ファームウェア２１９を通して生成され、境界パッド１００と関連付けられた通常動作要件に応じてハイデジタル状態信号（１）またはローデジタル状態信号（０）に対応し得る。

動作制御信号（ｂｙｐａｓｓ＿ｅｎ）が導通試験動作モードを示すときには、プルダウントランジスタ試験制御信号（ｐｄ＿ｎ＿ｆｗ）がプルダウン制御マルチプレクサ２１３によってプルダウントランジスタ２０５のゲート２０５Ａに送られる。プルダウントランジスタ試験制御信号（ｐｄ＿ｎ＿ｆｗ）は、ファームウェア２１９を通して生成され、境界パッド１００が第２の電源１０３に接続すると想定されるのかそれとも第２の基準接地電位１０５に接続すると想定されるのかにより、ハイデジタル状態信号（１）またはローデジタル状態信号（０）に対応し得る。

具体的には、境界パッド１００が、図２Ａに示されているように、第２の電源１０３に接続すると想定されるときには、動作制御信号（ｂｙｐａｓｓ＿ｅｎ）がプルダウントランジスタ試験制御信号（ｐｄ＿ｎ＿ｆｗ）をプルダウン制御マルチプレクサ２１３を通してプルダウントランジスタ２０５のゲート２０５Ａに送らせるときにプルダウントランジスタ２０５がオンにされるように、ファームウェア２１９はプルダウントランジスタ試験制御信号（ｐｄ＿ｎ＿ｆｗ）をハイデジタル状態信号（１）にセットするように動作する。あるいは、境界パッド１００が、図３Ａに示されているように、第２の基準接地電位１０５に接続すると想定されるときには、動作制御信号（ｂｙｐａｓｓ＿ｅｎ）がプルダウントランジスタ試験制御信号（ｐｄ＿ｎ＿ｆｗ）をプルダウン制御マルチプレクサ２１３を通してプルダウントランジスタ２０５のゲート２０５Ａに送らせるときにプルダウントランジスタ２０５がオフにされるように、ファームウェア２１９はプルダウントランジスタ試験制御信号（ｐｄ＿ｎ＿ｆｗ）をローデジタル状態信号（０）にセットするように動作する。

導通試験制御回路は、動作制御信号（ｂｙｐａｓｓ＿ｅｎ）に従って通常動作出力信号（ｃｏｕｔ）を通常出力導体１０７に対して主張するように画定された出力制御マルチプレクサ２１５をも含む。出力制御マルチプレクサ２１５は、動作制御信号（ｂｙｐａｓｓ＿ｅｎ）がセットされる導通試験イネーブルレジスタ２１７に電気的に接続されるセレクト入力２１５Ｄを含むように画定される。出力制御マルチプレクサ２１５は、境界パッド１００に存在する電気状態を受け取るように接続される第１の入力２１５Ａを有するようにも画定される。より具体的には、出力制御マルチプレクサ２１５の第１の入力２１５Ａは、バッファ１０１の出力１０１Ｂに電気的に接続される。バッファ１０１の出力は境界パッド１００に存在する信号の増幅されたバージョンであるので、出力制御マルチプレクサ２１５の第１の入力２１５Ａは境界パッド１００に存在する電気状態を受け取るように接続される。出力制御マルチプレクサ２１５は、出力オーバーライド信号（ｃｏｕｔ＿ｏｖｅｒｒｉｄｅ＿ｆｗ）を受け取るように接続される第２の入力２１５Ｂを有するようにも画定される。

出力制御マルチプレクサ２１５は、通常出力導体１０７に電気的に接続される出力２１５Ｃをも含む。出力制御マルチプレクサ２１５は、動作制御信号（ｂｙｐａｓｓ＿ｅｎ）が通常動作モードを示すときには、出力制御マルチプレクサ２１５の第１の入力２１５Ａに存在する電気状態が出力制御マルチプレクサ２１５によって通常出力導体１０７に送られるように、画定される。従って、動作制御信号（ｂｙｐａｓｓ＿ｅｎ）が通常動作モードを示すときには、境界パッド１００に存在する電気状態が出力制御マルチプレクサ２１５を通して通常出力導体１０７に送られる。

動作制御信号（ｂｙｐａｓｓ＿ｅｎ）が導通試験動作モードを示すときには、出力オーバーライド信号（ｃｏｕｔ＿ｏｖｅｒｒｉｄｅ＿ｆｗ）が出力制御マルチプレクサ２１５によって通常出力導体１０７に送られる。出力オーバーライド信号（ｃｏｕｔ＿ｏｖｅｒｒｉｄｅ＿ｆｗ）は、導通試験動作モード中に予想される通常動作出力信号（ｃｏｕｔ）を通常出力導体１０７に対して主張するために使用される。このように、導通試験実行中の境界パッド１００における電気状態変化は、境界パッド１００から通常動作出力信号（ｃｏｕｔ）を受け取るように接続されている他の回路から隠される。従って、ここで開示される境界パッド１００に対する導通試験は、例えば境界パッド１００に接続されているコア回路などの他の回路により予想される通常動作出力信号（ｃｏｕｔ）の潜在的中断なしで実行され得る。

出力オーバーライド信号（ｃｏｕｔ＿ｏｖｅｒｒｉｄｅ＿ｆｗ）は、ファームウェア２１９を通して生成される。境界パッド１００が第２の電源１０３に接続されると想定されるときには、出力オーバーライド信号（ｃｏｕｔ＿ｏｖｅｒｒｉｄｅ＿ｆｗ）はハイデジタル状態（１）を示すようにセットされる。境界パッド１００が第２の基準接地電位１０５に接続されると想定されるときには、出力オーバーライド信号（ｃｏｕｔ＿ｏｖｅｒｒｉｄｅ＿ｆｗ）はローデジタル状態（０）を示すようにセットされる。従って、出力オーバーライド信号（ｃｏｕｔ＿ｏｖｅｒｒｉｄｅ＿ｆｗ）および出力制御マルチプレクサ２１５を通して、導通試験動作モード中に通常出力導体１０７において正しい電気信号が提供される。

図２Ａはダイ２００上の境界パッド１００のための導通試験回路を示し、そこでは境界パッド１００が、本発明の一実施形態に従って、基板１３０上の第２の電源１０３に電気的に接続されると想定されている。導通試験回路は、ダイ２００上の境界パッド１００と基板１３０上のワイヤボンド１２３との間の電気的導通の試験を提供する。一実施形態では、導通試験動作モードに入るために動作制御信号（ｂｙｐａｓｓ＿ｅｎ）はハイデジタル状態（１）にセットされる。プルアップ制御マルチプレクサ２１１、プルダウン制御マルチプレクサ２１３、および出力制御マルチプレクサ２１５の各々において逆の入力を有する他の１つの実施形態では、導通試験動作モードに入るために動作制御信号（ｂｙｐａｓｓ＿ｅｎ）はローデジタル状態（０）にセットされ得るということが理解されるべきである。議論を容易にするために、導通試験回路の動作は本願明細書において図２Ａに示されている構成に関して記述され、そこでは動作制御信号（ｂｙｐａｓｓ＿ｅｎ）のハイデジタル状態（１）が導通試験動作モードをトリガーする。

図２Ａに示されているように、境界パッド１００と第２の電源１０３との間の導通試験のために、ファームウェア２１９の動作を通して次の設定が実行される。
●動作制御信号（ｂｙｐａｓｓ＿ｅｎ）がハイデジタル状態（１）にセットされる。
●プルアップトランジスタ試験制御信号（ｐｕ＿ｎ＿ｆｗ）がローデジタル状態信号（０）にセットされ、これによりプルアップトランジスタ２０１をオフにする。
●プルダウントランジスタ試験制御信号（ｐｄ＿ｎ＿ｆｗ）がハイデジタル状態信号（１）にセットされ、これによりプルダウントランジスタ２０５をオンにする。
●出力オーバーライド信号（ｃｏｕｔ＿ｏｖｅｒｒｉｄｅ＿ｆｗ）が、境界パッド１００に存在すると予想されるハイデジタル状態（１）にセットされる。

前述した設定が実行されると、導通試験出力導体２０９に存在する電気信号、すなわち導通試験出力信号（ｃｏｕｔ＿ｆｗ）が、境界パッド１００と第２の電源１０３との間に電気的導通が確立されているかを判定するために観察される。より具体的には、境界パッド１００と第２の電源１０３との間の電気的導通を試験するために、導通試験出力信号（ｃｏｕｔ＿ｆｗ）がハイデジタル状態（１）に対応するならば、境界パッド１００と、第２の電源１０３が接続されているワイヤボンド１２３との間に電気的導通が確かに存在する。図２Ｂは、本発明の一実施形態に従って、導通試験が実行されて境界パッド１００と第２の電源１０３が接続されているワイヤボンド１２３との間に電気的導通が確かに存在するときに図２Ａの導通試験回路内に存在するデジタル状態を示す。

同様に、境界パッド１００と第２の電源１０３との間の電気的導通を試験するために、導通試験出力信号（ｃｏｕｔ＿ｆｗ）がローデジタル状態（０）に対応するならば、境界パッド１００と第２の電源１０３が接続されているワイヤボンド１２３との間に電気的導通は存在しない。図２Ｃは、本発明の一実施形態に従って、導通試験が実行されて境界パッド１００と第２の電源１０３が接続されているワイヤボンド１２３との間に電気的導通が存在しないときに図２Ａの導通試験回路内に存在するデジタル状態を示す。

図３Ａは図２Ａの導通試験回路を示し、本発明の一実施形態に従って、ダイ２００上の境界パッド１００が基板１３０上の第２の基準接地電位１０５に電気的に接続されている。図３Ａに示されているように、境界パッド１００と第２の基準接地電位１０５との間の導通試験のために、ファームウェア２１９の動作を通して次の設定が実行される。
●動作制御信号（ｂｙｐａｓｓ＿ｅｎ）がハイデジタル状態（１）にセットされる。
●プルアップトランジスタ試験制御信号（ｐｕ＿ｎ＿ｆｗ）がハイデジタル状態信号（１）にセットされ、これによりプルアップトランジスタ２０１をオンにする。
●プルダウントランジスタ試験制御信号（ｐｄ＿ｎ＿ｆｗ）がローデジタル状態信号（０）にセットされ、これによりプルダウントランジスタ２０５をオフにする。
●出力オーバーライド信号（ｃｏｕｔ＿ｏｖｅｒｒｉｄｅ＿ｆｗ）が、境界パッド１００に存在すると予想されるローデジタル状態（０）にセットされる。

前述した設定が実行されると、導通試験出力導体２０９に存在する電気信号、すなわち導通試験出力信号（ｃｏｕｔ＿ｆｗ）が、境界パッド１００と第２の基準接地電位１０５との間に電気的導通が確立されているかを判定するために観察される。より具体的には、境界パッド１００と第２の基準接地電位１０５との間の電気的導通を試験するために、導通試験出力信号（ｃｏｕｔ＿ｆｗ）がローデジタル状態（０）に対応するならば、境界パッド１００と、第２の基準接地電位１０５が接続されているワイヤボンド１２３との間に電気的導通が確かに存在する。図３Ｂは、本発明の一実施形態に従って、導通試験が実行されて境界パッド１００と第２の基準接地電位１０５が接続されているワイヤボンド１２３との間に電気的導通が確かに存在するときに図３Ａの導通試験回路内に存在するデジタル状態を示す。

同様に、境界パッド１００と第２の基準接地電位１０５との間の電気的導通を試験するために、導通試験出力信号（ｃｏｕｔ＿ｆｗ）がハイデジタル状態（１）に対応するならば、境界パッド１００と第２の基準接地電位１０５が接続されているワイヤボンド１２３との間に電気的導通は存在しない。図３Ｃは、本発明の一実施形態に従って、導通試験が実行されて境界パッド１００と第２の基準接地電位１０５が接続されているワイヤボンド１２３との間に電気的導通が存在しないときに図３Ａの導通試験回路内に存在するデジタル状態を示す。

図４は、本発明の一実施形態に従って、基板１３０に接続されたダイ２００を含むメモリシステム４００を示し、ダイ２００はその境界パッド１００の各々のための導通試験回路４０１を含む。基板１３０は、数個のワイヤボンド１２３を含む。ワイヤボンド１２３のうちの幾つかは基板上の第２の電源１０３に電気的に接続され、ワイヤボンド１２３のうちの幾つかは第２の基準接地電位１０５に電気的に接続されている。ダイ２００は、数個の境界パッド１００を含む。ダイ２００は、数個の境界パッド１００が数個のワイヤボンド１２３に電気的にそれぞれ接続されるように、基板１３０に固定される。ダイ２００は、各境界パッド１００のために導通試験回路４０１を含む。所与の境界パッド１００のための導通試験回路４０１は、その所与の境界パッド１００とそのワイヤボンド１２３との間の電気的導通のファームウェア２１９で制御される試験を可能にするように画定される。ダイ２００が基板１３０に固定されると、数個の境界パッド１００はメモリシステム４００の外側から物理的にアクセス可能ではないということが理解されるべきである。

各境界パッド１００のための導通試験回路４０１は、図２Ａおよび３Ａの各々に関して示されたプルアップトランジスタ２０１、プルアップ制御マルチプレクサ２１１、プルダウントランジスタ２０５、プルダウン制御マルチプレクサ２１３、出力制御マルチプレクサ２１５、導通試験出力導体２０９、通常出力導体１０７、導通試験イネーブルレジスタ２１７、ファームウェア２１９、およびそれらのそれぞれの電気的接続を含む。従って、導通試験回路４０１は、所与の境界パッド１００からダイ２００のコア４０７への予想される信号伝送を中断させることなく所与の境界パッド１００とそのワイヤボンド１２３との間の電気的導通を試験するように画定される。

一実施形態では、導通試験回路４０１を操作するために使用される信号は、メモリシステム４００が接続されているホストデバイスの中央処理装置を通してプログラム可能である。具体的には、プルアップトランジスタ試験制御信号（ｐｕ＿ｎ＿ｆｗ）、プルダウントランジスタ試験制御信号（ｐｄ＿ｎ＿ｆｗ）、出力オーバーライド信号（ｃｏｕｔ＿ｏｖｅｒｒｉｄｅ＿ｆｗ）、および動作制御信号（ｂｙｐａｓｓ＿ｅｎ）は、メモリシステム４００が接続されているホストデバイスを通してそれぞれのレジスタでプログラムされ得る。この実施形態では、ホストデバイスは、導通試験を開始させるために、すなわち導通試験イネーブルレジスタ２１７において動作制御信号（ｂｙｐａｓｓ＿ｅｎ）をハイデジタル状態（１）にセットするために、コマンドをファームウェア２１９に送ることができる。同様に、この実施形態では、ホストは、各境界パッド１００で導通試験を行うために、すなわち各境界パッド１００をポールして各境界パッド１００の導通状態を調べるために、ファームウェア２１９を指揮することができる。

図５は、本発明の一実施形態に従う、境界パッド１００とワイヤボンド１２３との間の電気的導通を試験する方法のフローチャートを示す。この方法は、付勢されている電源１０３あるいは基準接地電位１０５にワイヤボンド１２３が電気的に接続されているかを判定するための動作５０１を含む。ワイヤボンド１２３が付勢されている電源１０３に接続されているならば、この方法は、境界パッド１００に接続されているプルアップトランジスタ２０１をオフにする動作５０３で進む。境界パッド１００に接続されているプルダウントランジスタ２０５をオンにする動作５０５も行われる。動作５０３および５０５は実質的に同時に行われ得るということが理解されるべきである。その後、境界パッド１００に存在する信号を、この信号がハイデジタル状態を表すのかそれともローデジタル状態を表すのかを判定するために、観察する動作５０７が行われる。動作５０７でハイデジタル状態が観察されたということは、境界パッド１００とワイヤボンド１２３との間の電気的導通を示す。動作５０７でローデジタル状態が観察されたということは、境界パッド１００とワイヤボンド１２３との間の電気的導通の不存在を示す。

さかのぼって動作５０１に関して、ワイヤボンド１２３が基準接地電位１０５に接続されるならば、この方法は、境界パッド１００に接続されているプルアップトランジスタ２０１をオンにする動作５０９で進む。境界パッド１００に接続されているプルダウントランジスタ２０５をオフにする動作５１１も行われる。動作５０９および５１１は実質的に同時に行われ得るということが理解されるべきである。その後、境界パッド１００に存在する信号を、この信号がハイデジタル状態を表すのかあるいはローデジタル状態を表すのかを判定するために、観察する動作５１３が行われる。動作５１３でローデジタル状態が観察されたということは、境界パッド１００とワイヤボンド１２３との間の電気的導通を示す。動作５１３でハイデジタル状態が観察されたということは、境界パッド１００とワイヤボンド１２３との間の電気的導通の不存在を示す。

図５の方法では、境界パッド１００に接続されているプルアップトランジスタ２０１をオンにすると、境界パッド１００は導通試験電源２０３と電気的に接続される。同様に、境界パッド１００に接続されているプルアップトランジスタ２０１をオフにすると、境界パッド１００は導通試験電源２０３から電気的に絶縁される。さらに、図５の方法では、境界パッド１００に接続されているプルダウントランジスタ２０５をオンにすると、境界パッド１００は導通試験基準接地電位２０７と電気的に接続される。同様に、境界パッド１００に接続されているプルダウントランジスタ２０５をオフにすると、境界パッド１００は導通試験基準接地電位２０７から電気的に絶縁される。

図５の方法は、境界パッド１００が通常接続されているコア回路４０７から境界パッド１００を電気的に絶縁する動作を含むこともできる。一実施形態では、通常動作中に境界パッド１００から予想される信号は、境界パッド１００がコア回路４０７から電気的に絶縁されているときにコア回路４０７に送られる。さらに、図５の方法は、境界パッド１００に存在する信号を、この信号がハイデジタル状態を表すのかそれともローデジタル状態を表すのかを判定するために、動作５０７および５１３で観察する前に、境界パッド１００に存在する信号をバッファリングする動作を含むこともできる。

本願明細書で論じられた導通試験回路、ダイ、基板、メモリシステム、メモリコンポーネント、メモリチップ、メモリコントローラなどは、本発明を不必要に不明瞭にすることを避けるために本願明細書に記載されていない付加的な回路およびコンポーネントを含むことができるということが理解されるべきである。同様に、本願明細書に開示された導通試験回路は、種々のダイ、基板、メモリシステム、メモリコンポーネント、メモリチップ、メモリコントローラなどの付加的回路とコンパチブルでかつそれらとインターフェイスで接続されるように画定されるということも理解されるべきである。さらに、本願明細書に開示された実施形態の導通試験回路は、現存するメモリシステムに効率的に実装され得るということも理解されるべきである。

一実施形態では、本願明細書に記載された導通試験回路は、コンピュータ可読媒体上のコンピュータ可読コードとして具体化され得る。例えば、コンピュータ可読コードは、導通試験回路に対応する１つ以上のレイアウトがその中に格納されているレイアウトデータファイルを含むことができる。本願明細書で言及されたコンピュータ可読媒体は、のちにコンピュータシステムによって読まれ得るデータを記憶できる任意のデータ記憶装置である。コンピュータ可読媒体の例は、ハードディスク、ネットワークアタッチトストレージ（ＮＡＳ）、読み出し専用メモリ、ランダムアクセスメモリ、ＣＤ−ＲＯＭ、ＣＤ−Ｒ、ＣＤ−ＲＷ、磁気テープ、並びに他の光学および非光学データ記憶装置を含む。

本発明の一部を形成する本願明細書に記載された動作はいずれも有用な機械動作である。本発明は、これらの動作を行うためのデバイスまたは装置にも関する。この装置は、専用コンピュータなど、所要の目的のために特別に構成され得る。専用コンピュータとして定義されるとき、コンピュータは、依然としてその特別な目的のために動作することができると同時に、その特別な目的の一部ではない他の処理、プログラム実行またはルーチンをも実行することができる。あるいは、動作は、コンピュータメモリ、キャッシュに格納されているかあるいはネットワークを介して得られる１つ以上のコンピュータプログラムにより選択的に起動または構成される汎用コンピュータにより処理され得る。データがネットワークを介して得られる場合、データは、例えば計算リソースのクラウドなどの、ネットワーク上の他のコンピュータによって処理され得る。

本発明の実施形態は、データを１つの状態から他の状態へ変換する機器としても定義され得る。データは、電子信号として表されることができてデータを電子的に処理することのできる物品を表すことができる。その変換されたデータは、或る場合には、ディスプレイ上に視覚的に描かれて、データの変換から生じる物理的オブジェクトを表すことができる。変換されたデータは、一般的に、あるいは物理的な有形のオブジェクトの構築または描写を可能にする特定のフォーマットで記憶装置に保存され得る。或る実施形態では、処理はプロセッサにより行われ得る。従って、そのような例では、プロセッサはデータを１つのものから他のものに変換する。さらに、このような方法は、ネットワークを介して接続され得る１つ以上の機器またはプロセッサによって処理され得る。各機器は、データを１つの状態またはものから他の状態またはものへ変換することができるとともに、データを処理し、データを記憶装置に保存し、データをネットワークを介して送り、結果を表示し、あるいは結果を他の機器に伝達することもできる。

本願明細書に開示された導通試験回路は半導体デバイスまたはチップの一部として製造され得るということがさらに理解されるべきである。集積回路、メモリセルなどの半導体デバイスの製造において、半導体ウェハ上にフィーチャを画定するために一連の製造操作が行われる。ウェハは、シリコン基板上に画定されたマルチレベル構造の形の集積回路デバイスを含む。基板レベルにおいて、拡散領域を有するトランジスタデバイスが形成される。爾後のレベルにおいて、所望の集積回路デバイスを画定するために相互接続メタライゼーション線がパターニングされてトランジスタデバイスに電気的に接続される。さらに、パターニングされた導電層は誘電体材料によって他の導電層から絶縁される。

本発明は幾つかの実施形態に関して記述されているが、当業者であれば前の明細書を読んで図面を研究すればその種々の改変、付加物、置換および同等物を理解するであろうということが認識されるべきである。従って、本発明は、本発明の真の趣旨と範囲に属するようなあらゆる改変、付加物、置換、および同等物を含むことが意図されている。

Claims (26)

1. 境界パッドのための導通試験回路であって、
   前記境界パッドと第１の電源との間に電気的に接続されたプルアップトランジスタと、
   前記境界パッドと第１の基準接地電位との間に電気的に接続されたプルダウントランジスタと、
   通常動作中に前記境界パッドと同じ電気状態を有するように電気的に接続された通常出力導体と、
   導通試験動作中に前記境界パッドと同じ電気状態を有するように電気的に接続された導通試験出力導体と、
   導通試験動作中に前記プルアップトランジスタ、前記プルダウントランジスタ、および前記通常出力導体を、前記導通試験出力導体に存在する電気状態が前記境界パッドと前記境界パッドが電気的に接続されるべき第２の電源または第２の基準接地電位との間の電気的導通の状態を示すように、制御するように画定された導通試験制御回路と、
   を備える導通試験回路。
2. 請求項１記載の導通試験回路において、
   前記プルアップトランジスタがオンであるときに、前記境界パッドは前記プルアップトランジスタを通して第１の電源に電気的に接続される導通試験回路。
3. 請求項１記載の導通試験回路において、
   前記プルダウントランジスタがオンであるときに、前記境界パッドは前記プルダウントランジスタを通して第１の基準接地電位に電気的に接続される導通試験回路。
4. 請求項１記載の導通試験回路において、
   前記第１および第２の電源は、同等である導通試験回路。
5. 請求項１記載の導通試験回路において、
   前記第１および第２の電源は、異なる導通試験回路。
6. 請求項１記載の導通試験回路において、
   前記導通試験制御回路は、動作制御信号に従って前記プルアップトランジスタのゲートを制御するように画定されたプルアップ制御マルチプレクサを含み、
   前記導通試験制御回路は、動作制御信号に従って前記プルダウントランジスタのゲートを制御するように画定されたプルダウン制御マルチプレクサを含み、
   前記導通試験制御回路は、動作制御信号に従って前記通常出力導体に対して通常動作出力信号を主張するように画定された出力制御マルチプレクサを含む導通試験回路。
7. 請求項６記載の導通試験回路において、
   前記プルアップ制御マルチプレクサ、前記プルダウン制御マルチプレクサ、および前記出力制御マルチプレクサの各々は、導通試験イネーブルレジスタに電気的に接続されたそれぞれのセレクト入力を含むように画定され、
   動作制御信号は、通常動作モードまたは導通試験動作モードを示すように前記導通試験イネーブルレジスタ内でセットされる導通試験回路。
8. 請求項７記載の境界パッドのための導通試験回路において、
   前記プルアップ制御マルチプレクサは、プルアップトランジスタ通常制御信号を受け取るように接続された第１の入力とプルアップトランジスタ試験制御信号を受け取るように接続された第２の入力とを有するように画定され、
   前記プルアップ制御マルチプレクサは、動作制御信号が通常動作モードを示すときにはプルアップトランジスタ通常制御信号が前記プルアップ制御マルチプレクサによって前記プルアップトランジスタのゲートに送られるように、かつ動作制御信号が導通試験動作モードを示すときにはプルアップトランジスタ試験制御信号が前記プルアップ制御マルチプレクサによって前記プルアップトランジスタのゲートに送られるように、前記プルアップトランジスタのゲートに電気的に接続された出力をさらに含む導通試験回路。
9. 請求項８記載の導通試験回路において、
   プルアップトランジスタ通常制御信号およびプルアップトランジスタ試験制御信号の各々は、ファームウェアを通して生成される導通試験回路。
10. 請求項７記載の導通試験回路において、
    前記プルダウン制御マルチプレクサは、プルダウントランジスタ通常制御信号を受け取るように接続された第１の入力とプルダウントランジスタ試験制御信号を受け取るように接続された第２の入力とを有するように画定され、
    前記プルダウン制御マルチプレクサは、動作制御信号が通常動作モードを示すときにはプルダウントランジスタ通常制御信号が前記プルダウン制御マルチプレクサによって前記プルダウントランジスタのゲートに送られるように、かつ動作制御信号が導通試験動作モードを示すときにはプルダウントランジスタ試験制御信号が前記プルダウン制御マルチプレクサによって前記プルダウントランジスタのゲートに送られるように、前記プルダウントランジスタのゲートに電気的に接続された出力をさらに含む導通試験回路。
11. 請求項１０記載の導通試験回路において、
    プルダウントランジスタ通常制御信号およびプルダウントランジスタ試験制御信号の各々は、ファームウェアを通して生成される導通試験回路。
12. 請求項７記載の導通試験回路において、
    前記出力制御マルチプレクサは、前記境界パッドに存在する電気状態を受け取るように接続された第１の入力と、出力オーバーライド信号を受け取るように接続された第２の入力とを有するように画定され、
    前記出力制御マルチプレクサの出力は、動作制御信号が通常動作モードを示すときには前記境界パッドに存在する電気状態が前記出力制御マルチプレクサによって前記通常出力導体に送られるように、かつ動作制御信号が導通試験動作モードを示すときには出力オーバーライド信号が前記出力制御マルチプレクサによって前記通常出力導体に送られるように、前記通常出力導体に電気的に接続されている導通試験回路。
13. 請求項１２記載の導通試験回路において、
    出力オーバーライド信号は、ファームウェアを通して生成される導通試験回路。
14. 請求項１２記載の導通試験回路において、
    前記境界パッドが第２の電源に電気的に接続されるべきときには出力オーバーライド信号はハイデジタル状態を示すようにセットされ、前記境界パッドが第２の基準接地電位に電気的に接続されるべきときには出力オーバーライド信号はローデジタル状態を示すようにセットされる導通試験回路。
15. 請求項１２記載の導通試験回路において、
    入力および出力を有するバッファをさらに備え、前記出力制御マルチプレクサの第１の入力は前記バッファの出力に電気的に接続され、前記バッファの入力は前記境界パッドに電気的に接続されている導通試験回路。
16. 請求項１５記載の導通試験回路において、
    前記導通試験出力導体は、前記バッファの出力に電気的に接続されている導通試験回路。
17. メモリシステムであって、
    数個のワイヤボンドを含む基板と、
    数個の境界パッドを含むダイと、を備え、
    前記ダイは数個の境界パッドが数個のワイヤボンドに電気的にそれぞれ接続されるように前記基板に固定され、前記ダイは各境界パッドのための導通試験回路を含み、所与の境界パッドのための前記導通試験回路は所与の境界パッドとそのワイヤボンドとの間の電気的導通のファームウェアで制御される試験を可能にするように画定されるメモリシステム。
18. 請求項１７記載のメモリシステムにおいて、
    数個の境界パッドは、前記メモリシステムの外側から物理的にアクセス可能ではないメモリシステム。
19. 請求項１７記載のメモリシステムにおいて、
    前記導通試験回路は、所与の境界パッドから前記ダイのコアへの予想される信号伝送を中断させることなく所与の境界パッドとそのワイヤボンドとの間の電気的導通を試験するように画定されるメモリシステム。
20. 請求項１７記載のメモリシステムにおいて、
    所与の境界パッドのための前記導通試験回路は、
    所与の境界パッドと第１の電源との間に電気的に接続されたプルアップトランジスタと、
    所与の境界パッドと第１の基準接地電位との間に電気的に接続されたプルダウントランジスタと、
    通常動作中に所与の境界パッドと同じ電気状態を有するように電気的に接続された通常出力導体と、
    導通試験動作中に所与の境界パッドと同じ電気状態を有するように電気的に接続された導通試験出力導体と、
    導通試験動作中に前記プルアップトランジスタ、前記プルダウントランジスタ、および前記通常出力導体を、前記導通試験出力導体に存在する電気状態が所与の境界パッドとそのワイヤボンドとの間の電気的導通の状態を示すように、制御するように画定された導通試験制御回路と、
    を備えるメモリシステム。
21. 請求項２０記載のメモリシステムにおいて、
    前記ワイヤボンドは、前記基板上の電源または前記基板上の基準接地電位に電気的に接続されるメモリシステム。
22. 境界パッドとワイヤボンドとの間の電気的導通を試験する方法であって、
    前記ワイヤボンドが付勢される電源または基準接地電位に電気的に接続されているかを判定するステップと、
    前記ワイヤボンドが付勢される電源に接続されている場合には、前記境界パッドに接続されているプルアップトランジスタをオフにし、前記境界パッドに接続されているプルダウントランジスタをオンにし、かつ前記境界パッドに存在する信号を、この信号がハイデジタル状態を表すかあるいはローデジタル状態を表すかを判定するために、観察するステップであって、ハイデジタル状態は前記境界パッドと前記ワイヤボンドとの間の電気的導通を示し、ローデジタル状態は前記境界パッドと前記ワイヤボンドとの間の電気的導通の不存在を示すものであるステップと、
    前記ワイヤボンドが基準接地電位に接続されている場合には、前記境界パッドに接続されているプルアップトランジスタをオンにし、前記境界パッドに接続されているプルダウントランジスタをオフにし、かつ前記境界パッドに存在する信号を、この信号がハイデジタル状態を表すかあるいはローデジタル状態を表すかを判定するために、観察するステップであって、ローデジタル状態は前記境界パッドと前記ワイヤボンドとの間の電気的導通を示し、ハイデジタル状態は前記境界パッドと前記ワイヤボンドとの間の電気的導通の不存在を示すステップと、
    を含む方法。
23. 請求項２２記載の方法において、
    前記境界パッドが通常接続されているコア回路から前記境界パッドを電気的に絶縁させるステップをさらに含む方法。
24. 請求項２３記載の方法において、
    前記境界パッドが前記コア回路から電気的に絶縁されているときに、通常動作中前記境界パッドから予想される信号を前記コア回路に送るステップをさらに含む方法。
25. 請求項２２記載の方法において、
    前記境界パッドに接続されているプルアップトランジスタをオンにすると前記境界パッドは導通試験電源と電気的に接続され、前記境界パッドに接続されているプルアップトランジスタをオフにすると前記境界パッドは導通試験電源から電気的に絶縁され、
    前記境界パッドに接続されているプルダウントランジスタをオンにすると前記境界パッドは導通試験基準接地電位と電気的に接続され、前記境界パッドに接続されているプルダウントランジスタをオフにすると前記境界パッドは導通試験基準接地電位から電気的に絶縁される方法。
26. 請求項２２記載の方法において、
    前記境界パッドに存在する信号を、この信号がハイデジタル状態を表すのかあるいはローデジタル状態を表すのかを判定するために、観察するステップの前に、前記境界パッドに存在する信号をバッファリングするステップをさらに含む方法。

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