JPH0757497A

JPH0757497A - メモリテスト装置

Info

Publication number: JPH0757497A
Application number: JP20345393A
Authority: JP
Inventors: Tadashi Nishimoto; 忠司西本; Osamu Kano; 治狩野
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1993-08-17
Filing date: 1993-08-17
Publication date: 1995-03-03

Abstract

(57)【要約】【目的】ＳＲＡＭやＲＯＭなどのメモリにおいて書き
込み、読み出しを行うことなく、これらをテスト可能に
する。【構成】複数のメモリセルのアドレスを指定する各一
のワード線と、上記各メモリセルに接続された第１のビ
ット線と、上記各メモリセルに接続されて、データの書
き込み，読み込み時に上記第１のビット線とは反対の電
位が入力される第２のビット線と、外部から入力される
テスト信号により、上記各ワード線に「Ｈ」と「Ｌ」の
電位を交互に与える第１のテスト回路とを設けて、第２
のテスト回路に、隣合う上記各ワード線の電位の排他的
論理和をとらせ、これらの各排他的論理和の論理積によ
って、上記メモリセルの良否を判定させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体集積回路のう
ちスタティックランダムアクセスメモリやリードオンリ
メモリなどのメモリの良否判定に用いるメモリテスト装
置に関するものである。

【０００２】

【従来の技術】図７は従来のスタティックランダムアク
セスメモリ（以下、ＳＲＡＭという）を示す結線図であ
り、図において、Ｓ１はメモリブロックで、これがアド
レス線であるワード線が２本で、４ビットを１ワードと
した４ビット幅をもつＳＲＡＭ回路を構成する。１Ｗ，
２Ｗはワード線である。

【０００３】また、１ｂ，２ｂ，３ｂ，４ｂはビット線
であり、１ｂｂ，２ｂｂ，３ｂｂ，４ｂｂはメモリの書
き込み，読み出し時にビット線１ｂ，２ｂ，３ｂ，４ｂ
とは反対の電位を入力するビット線である。

【０００４】１，２，３，４，５，６，７，８はメモリ
セルで、メモリセル１，２，３，４はワード線１Ｗに接
続され、メモリセル５，６，７，８はワード線２Ｗに接
続されている。

【０００５】一方、９ａ，９ｂ，９ｃ，９ｄはセンスア
ンプで、このうち、センスアンプ９ａはビット線１ｂと
ビット線１ｂｂに接続され、同じくこれらに接続される
メモリセル１，５の値を検知するものである。また、セ
ンスアンプ９ｂはビット線２ｂとビット線２ｂｂに接続
され、これらに接続されるメモリセル２，６の値を検知
するものである。

【０００６】また、センスアンプ９ｃはビット線３ｂと
ビット線３ｂｂに接続され、これらに接続されるメモリ
セル３，７の値を検知するものである。さらに、センス
アンプ９ｃはビット線４ｂとビット線４ｂｂに接続さ
れ、これらに接続されるメモリセル４，８の値を検知す
るものである。

【０００７】次に、ＳＲＡＭのテスト時の動作について
説明する。テストでは、まず、一度メモリに値を書き込
んで、その値を読み出し、書き込み時の値と読み出し時
の値を比較するが、まず書き込み時の動作から、図７に
基づいて説明する。

【０００８】また、メモリのテストでは、メモリにＶｃ
ｃレベル（以下、「Ｈ」と略す。）の電位を書き込み、
書き込んだ「Ｈ」の値が正しくメモリから読み出せるか
どうかのテストと、Ｖｓｓレベル（以下、「Ｌ」と略
す。）の電位を書き込み、書き込んだ「Ｌ」の値が正し
くメモリから読み出せるかどうかのテストがあるが、こ
こでは、「Ｈ」の電位を与えてメモリのテストを行う方
法を例にとって説明する。

【０００９】図７において、ワード線１Ｗに「Ｈ」の電
位を与えると、ワード線１Ｗに接続された、メモリセル
１，２，３，４が導通状態になる。その後、ビット線１
ｂ，２ｂ，３ｂ，４ｂに「Ｈ」の電位を、またビット線
１ｂｂ，２ｂｂ，３ｂｂ，４ｂｂに「Ｌ」の電位を与え
ると、メモリセル１，２，３，４に「Ｈ」の値が書き込
まれる。

【００１０】これでワード線１Ｗに接続される全メモリ
セル１，２，３，４への書き込みが完了する。

【００１１】次にワード線２Ｗに関しても同様に、この
ワード線２Ｗに「Ｈ」の電位を与えると、ワード線２Ｗ
に接続されたメモリセル５，６，７，８が導通状態にな
る。その後、ビット線１ｂ，２ｂ，３ｂ，４ｂに「Ｈ」
の電位を、またビット線１ｂｂ，２ｂｂ，３ｂｂ，４ｂ
ｂに「Ｌ」の電位を与えると、メモリセル５，６，７，
８にそれぞれ「Ｈ」の値が書き込まれる。

【００１２】これでワード線２Ｗに接続される全てのメ
モリセル５，６，７，８に「Ｈ」の値が書き込まれる。
このようにして、ＳＲＡＭのテストでは、１ワード単位
でメモリセルへ、まず書き込みを行い、ＳＲＡＭ内の全
てのメモリセルにデータを書き込む。

【００１３】なお、ここでは、メモリセル１，２，３，
４，５，６，７，８に「Ｈ」の値を書き込む場合を例に
とり説明したが、「Ｌ」の値を書き込む場合において
も、１ワード単位でメモリセル１，２，３，４，５，
６，７，８へまず書き込みを行い、順次ＳＲＡＭ内の全
メモリセル１，２，３，４，５，６，７，８にデータを
書き込むことができる。

【００１４】次に、読み出しの動作について説明する。
図７において、ＳＲＡＭ内の全メモりセル１，２，３，
４，５，６，７，８に「Ｈ」の値の書き込みが終了した
後、ビット線１ｂ，２ｂ，３ｂ，４ｂ、およびビット線
１ｂｂ，２ｂｂ，３ｂｂ，４ｂｂに「Ｈ」の電位のプリ
チャージを行い、これらを「Ｈ」の電位に保つ。

【００１５】このプリチャージ終了後、ワード線１Ｗに
「Ｈ」の電位を与えると、ワード線１Ｗに接続されるメ
モリセル１，２，３，４が導通状態になる。その後、ビ
ット線１ｂとビット線１ｂｂ、２ｂと２ｂｂ、３ｂと３
ｂｂ、４ｂと４ｂｂに接続されるそれぞれのセンスアン
プ９ａ，９ｂ，９ｃ，９ｄの値を検知させる。

【００１６】ここでは、メモリセル１，２，３，４が正
常に動作すると、ビット線１ｂｂ，２ｂｂ，３ｂｂ，４
ｂｂからプリチャージした際の「Ｈ」の電位をメモリセ
ル１，２，３，４内に引き込み、ビット線１ｂｂ，２ｂ
ｂ，３ｂｂ，４ｂｂの電位はそれぞれ「Ｌ」の電位とな
り、ビット線１ｂ，２ｂ，３ｂ，４ｂの電位は「Ｈ」の
ままである。

【００１７】このためセンスアンプ９ａ，９ｂ，９ｃ，
９ｄは、メモリセルの値としてそれぞれ「Ｈ」の値を検
知し、メモリセル１，２，３，４の値の結果として、
「Ｈ」を読み出す。これでワード線１Ｗに接続されるメ
モリセル１，２，３，４の値の読み出しが終了する。

【００１８】次にワード線２Ｗに接続されるメモリセル
５，６，７，８の読み出しを行うが、読み出しの動作は
上述したワード線１Ｗに接続されるメモリセル１，２，
３，４の値の読み出しの動作と同様である。ＳＲＡＭの
テストでは、このようにしてワード単位でメモリセル
１，２，３，４，５，６，７，８の読み出しを行い、全
てのメモリセル１，２，３，４，５，６，７，８の値を
読み出す。

【００１９】ここでは、メモリセル１，２，３，４，
５，６，７，８に「Ｈ」の値を読み出す場合を例にとり
説明したが、「Ｌ」の値を読み出す場合においても、１
ワード単位で各メモリセル１，２，３，４，５，６，
７，８から読み出しを行い、ＳＲＡＭ内の全てのメモリ
セルの値を読み出すことは「Ｈ」の値の場合と同様であ
る。

【００２０】そして、最後に、ＳＲＡＭ内の全メモリセ
ル１，２，３，４，５，６，７，８に書き込んだ値と全
メモリセルから読み出した値が全て同一であるかどうか
を比較する。全メモリセルの値が一致すれば良品であ
り、１つでも一致しなければ不良品である。

【００２１】図７において、ＳＲＡＭのテストは、上述
したようにＳＲＡＭ内の全メモリセル１，２，３，４，
５，６，７，８に一度値を書き込み、次にメモリセルか
ら、この書き込んだ値を読み出すことによって、書き込
んだ値と読み出した値が同一であるかどうかを比較し、
全メモリセル１，２，３，４，５，６，７，８の値が一
致するかしないかでもって、良品か不良品かの判断を行
う。

【００２２】また、図８に示すリードオンリメモリ（以
下、ＲＯＭという）は、ワード線１Ｗ，２Ｗ，３Ｗとビ
ット線１ｂ，２ｂ，３ｂ，４ｂ，５ｂ，６ｂとに接続さ
れたメモリセル１０ａ，１０ｂ，１０ｃ，１０ｄ，１０
ｅ，１０ｆ，１０ｇ，１０ｈ，１０ｉ，１０ｊを有し、
テスト時には、全てのメモリセル１０ａ，１０ｂ，１０
ｃ，１０ｄ，１０ｅ，１０ｆ，１０ｇ，１０ｈ，１０
ｉ，１０ｊの情報を読み込み、ランダムアクセスメモリ
（以下、ＲＡＭという）にそのデータを書き込んでか
ら、このＲＡＭよりポートにデータを転送し、そのデー
タと実際に上記ＲＯＭに書かれたデータとを比較して、
全メモリセルで各データが一致するか否かで、良品か不
良品かを判断している。

【００２３】

【発明が解決しようとする課題】従来のＳＲＡＭなどの
テストは以上のように構成されているので、全てのメモ
リセル１，２，３，４，５，６，７，８に一度「Ｈ」ま
たは「Ｌ」の値の書き込みを行い、その書き込んだ値を
全てのメモリセルから読み出し、書き込んだ値を読み出
した値と比較し、全メモリセル１，２，３，４，５，
６，７，８の値が一致するかしないかで良品か、不良品
かの判断を行っていたため、全アドレスをチェックする
のに、かなりの時間を要するなどの問題点があった。

【００２４】また、従来のリードオンリメモリでは、全
てのメモリセルの情報を読み込み、ランダムアクセスメ
モリにそのデータを書き込んでから、このＲＡＭよりポ
ートにデータを転送し、そのデータと実際にＲＯＭに書
かれているはずのデータとを比較し、全メモリセルが一
致するかしないかで、良品か不良品かの判断を行ってい
たため、テストにおける読み出しに時間を要し、また、
全アドレスをチェックするのにかなりの時間を要するな
どの問題点があった。

【００２５】請求項１の発明は上記のような問題点を解
消するためになされたもので、隣合う各ワード線にそれ
ぞれ「Ｈ」と「Ｌ」の電位を与えて、これらの排他的論
理和をとり、さらに、これらの排他的論理和の論理積を
とり、上記各ワード線の不良を短時間に発見できるメモ
リテスト装置を得ることを目的とする。

【００２６】請求項２の発明は隣合う第１のビット線お
よび第２のビット線にそれぞれ「Ｈ」と「Ｌ」の電位を
与えて、これらの排他的論理和をとり、さらに、これら
の排他的論理和の論理積をとり、上記各ビット線の不良
を短時間に発見できるメモリテスト装置を得ることを目
的とする。

【００２７】請求項３の発明は「Ｈ」出力のワード線に
はプルダウンをオンさせ、「Ｌ」出力のワード線にはプ
ルアップをオンさせ、テスト時にのみテスト回路を各ワ
ード線に接続して、ワード線の断線不良とショート不良
を発見できるメモリテスト装置を得ることを目的とす
る。

【００２８】請求項４の発明は第１のビット線にはプル
ダウンをオンさせ、第２のビット線にはプルアップをオ
ンさせ、各ビット線の断線不良とショート不良を発見で
きるメモリテスト装置を得ることを目的とする。

【００２９】請求項５の発明は各ワード線上の電位の排
他的論理和出力を論理和処理し、その処理結果を保持す
ることで、どのアドレスで不良が生じたかを解析できる
メモリテスト装置を得ることを目的とする。

【００３０】請求項６の発明は各ビット線上の電位の排
他的論理和を論理和処理し、その処理結果を保持するこ
とで、どのアドレスで不良が生じたかを解析できるメモ
リテスト装置を得ることを目的とする。

【００３１】

【課題を解決するための手段】請求項１の発明に係るメ
モリテスト装置は、複数のメモリセルのアドレスを指定
する各一のワード線と、上記各メモリセルに接続された
第１のビット線と、上記各メモリセルに接続されて、デ
ータの書き込み，読み出し時に上記第１のビット線とは
反対の電位が入力される第２のビット線と、外部から入
力されるテスト信号により、上記各ワード線に「Ｈ」と
「Ｌ」の電位を交互に与える第１のテスト回路とを設け
て、第２のテスト回路に、隣合う上記各ワード線の電位
の排他的論理和をとらせ、これらの各排他的論理和の論
理積をとらせて、上記メモリセルの良否を判定させるよ
うにしたものである。

【００３２】請求項２の発明に係るメモリテスト装置
は、第１のビット線および上記各第２のビット線に
「Ｈ」と「Ｌ」の電位を交互に与える書き込み回路を設
け、テスト回路に、隣合う第１のビット線および第２の
ビット線の電位の排他的論理和をとらせ、さらにこれら
の排他的論理和の論理積をとらせて、上記メモリセルの
良否を判定させるようにしたものである。

【００３３】請求項３の発明に係るメモリテスト装置
は、テスト信号によってオンするプルアッププルダウン
トランジスタを上記各ワード線に接続した第２のテスト
回路を設けたものである。

【００３４】請求項４の発明に係るメモリテスト装置
は、テスト信号によってオンするプルアッププルダウン
トランジスタを上記第１のビット線および第２のビット
線に接続したテスト回路を設けたものである。

【００３５】請求項５の発明に係るメモリテスト装置
は、テスト回路に隣合うワード線ごとの２つの排他的論
理和およびテスト準備信号の論理和をとらせ、これらを
各一のリセットセットフリップフロップに保持させるよ
うにしたものである。

【００３６】請求項６の発明に係るメモリテスト装置
は、テスト回路に隣合うビット線ごとの２つの排他的論
理和およびテスト準備信号の論理和をとらせ、これらを
各一のリセットフリップフロップに保持させるようにし
たものである。

【００３７】

【作用】請求項１の発明におけるメモリテスト装置は、
各ワード線に「Ｈ」の電位と「Ｌ」の電位を交互に与
え、その排他的論理和をとり、さらにその出力の論理積
をとることでワード線の良，不良の判定を行うことで、
メモリセルにあらかじめ書き込んであるデータまたは書
き込んだデータを読み出して、値を比較して良，不良の
判定を行う場合に比べて、テスト時間の短縮を図れるよ
うにする。

【００３８】請求項２の発明におけるメモリテスト装置
は、第１のビット線「Ｈ」の電位を与え、第１のビット
線と第２のビット線の各ビットの排他的論理和をとり、
さらにその出力の論理積をとることにより、第１のビッ
ト線または第２のビット線の良，不良の判定を行うこと
で、メモリセルに、あらかじめ書き込んであるデータや
または書き込んだデータを読み出して、値を比較して
良，不良の判定を行う場合に比べて、テスト時間の短縮
を図れるようにする。

【００３９】請求項３の発明におけるメモリテスト装置
は、ワード線に「Ｈ」の電位と「Ｌ」の電位を交互に与
え、各ワード線の「Ｈ」出力，「Ｌ」出力に合わせて、
「Ｈ」出力のワード線にはプルダウンをオンさせ、
「Ｌ」出力のワード線にはプルアップをオンさせる。

【００４０】そして、これらの各ワード線の排他的論理
和をとり、その出力の論理積をとることでワード線の
良，不良の判定を行わせ、メモリセルのテスト時間の短
縮を図れるようにする。

【００４１】請求項４の発明におけるメモリテスト装置
は、第１のビット線に「Ｈ」の電位を与え、第１のビッ
ト線、第２のビット線の「Ｈ」出力，「Ｌ」出力に合わ
せて、第１のビット線にはプルダウンをオンさせ、第２
のビット線にはプルアップをオンさせる。

【００４２】そして、これらの第１のビット線と第２の
ビット線の排他的論理和をとり、その全ての出力の論理
積をとることで第１のビット線または第２のビット線の
良，不良の判定を行わせ、テスト時間の短縮を図れるよ
うにする。

【００４３】請求項５の発明におけるメモリテスト装置
は、隣合うワード線に異なる「Ｈ」の電位と「Ｌ」の電
位を交互に与え、その排他的論理和をとり、その出力さ
れた信号の論理和をとり、その論理和をデータとして出
力することにより、どのアドレスに不良があるか解析す
ることで、テスト時間の短縮を図れるようにする。

【００４４】請求項６の発明におけるメモリテスト装置
は、第１のビット線に「Ｈ」の電位を与え、第１のビッ
ト線の排他的論理和をとり、その出力された信号の論理
和をとり、その論理和をデータとして出力することで、
どの第１のビット線または第２のビット線に不良がある
かを解析することにより、テスト時間の短縮が行える。

【００４５】

【実施例】

実施例１．以下、請求項１の発明の一実施例を図につい
て説明する。図１において、Ｓ１はＳＲＡＭ回路を構成
するメモリブロックで、これがアドレス線であるワード
線が４本で、２ビットを１ワードとした２ビット幅をも
つ。Ｔ１，Ｔ２はＳＲＡＭをテストするためのテスト回
路である。

【００４６】また、メモリブロックＳ１において１，
２，３，４，５，６，７，８はメモリセル、１Ｗ，２
Ｗ，３Ｗ，４Ｗはワード線、１ｂ，２ｂは第１のビット
線としてのビット線であり、１ｂｂ，２ｂｂはメモリの
書き込み、読み出し時にビット線１ｂ，２ｂとは反対の
電位を表す第２のビット線としてのビット線である。

【００４７】さらに、９，１０はセンスアンプであり、
メモリセル１，３，５，７はセンスアンプ９によって値
を読み出され、メモリセル２，４，６，８はセンスアン
プ１０によって値を読み出される。

【００４８】第１のテスト回路としての上記テスト回路
Ｔ２はトランスミッションゲート１７，１８，１９，２
０およびインバータ２１を含み、テスト時に、トランス
ミッションゲート１７，１８，１９，２０をオンさせ、
テスト信号をワード線１Ｗ，３Ｗに、テスト信号をイン
バータ２１で反転させた信号をワード線２Ｗ，４Ｗに入
力する。

【００４９】また、第２のテスト回路としてのテスト回
路Ｔ１は排他的論理和（以下、ＥＸ−ＯＲという）ゲー
ト１３，１４，１５およびＡＮＤゲート１６を含む。こ
のＥＸ−ＯＲゲート１３はワード線１Ｗ，２Ｗからの信
号を入力とし、信号１ｄを出力する。

【００５０】そして、ＥＸ−ＯＲゲート１５はワード線
３Ｗ，４Ｗからの信号を入力とし、信号３ｄを出力し、
ＥＸ−ＯＲゲート１４はワード線２Ｗ，３Ｗからの信号
を入力として、信号２ｄを出力する。ＡＮＤゲート１６
は信号１ｄ，２ｄ，３ｄを入力とし信号１ｃを出力す
る。

【００５１】次に動作について説明する。テスト回路Ｔ
２は、各ワード線１Ｗ，２Ｗ，３Ｗ，４Ｗに、「Ｈ」，
「Ｌ」を交互に出力するテスト信号制御回路として動作
し、テスト信号をインバータ２１で反転させた信号をワ
ード線２Ｗ，４Ｗに出力し、そのテスト信号をワード線
１Ｗ，３Ｗに出力することによって、「Ｈ」と「Ｌ」を
交互に出力する。

【００５２】さらに、テストモード時には、トランスミ
ッションゲート１７，１８，１９，２０をオンさせるこ
とにより、ワード線１Ｗ，２Ｗ，３Ｗ，４Ｗ上に上記各
信号を出力する。テスト回路Ｔ１ではワード線１Ｗ，２
Ｗ，３Ｗ，４Ｗ上に設けたＥＸ−ＯＲゲート１３，１
４，１５は１つの入力が「Ｈ」で他の入力が「Ｌ」の時
に「Ｈ」を出力し、２つの入力が等しければ「Ｌ」を出
力する。

【００５３】ワード線１Ｗ，２Ｗ，３Ｗ，４Ｗのどれか
がショートしていれば、それに対応したＥＸ−ＯＲゲー
ト１３，１４，１５が「Ｌ」を出力し、ワード線１Ｗ，
２Ｗ，３Ｗ，４Ｗが全て正常ならば、ＥＸ−ＯＲゲート
１３，１４，１５も全て「Ｈ」を出力する。

【００５４】この出力された信号をＡＮＤゲート１６に
入力してやり、全ワード線が正常ならば「Ｈ」を出力
し、１本でも不良があれば「Ｌ」を出力するようにし
て、ＳＲＡＭのテストを行う。

【００５５】実施例２．図２は請求項２の発明の一実施
例を示し、図において、メモリブロックＳ２はアドレス
線であるワード線が３本で、２ビットを１ワードとした
２ビット幅をもつＳＲＡＭ回路である。回路ブロックＴ
３はこの発明の実施例であるＳＲＡＭをテストするため
のテスト回路である。また、１Ｗ，２Ｗ，３Ｗは上記の
ワード線である。

【００５６】さらに、１，２，３，４，５，６はメモリ
セル、１ｂ，２ｂは第１のビット線としてのビット線、
１ｂｂ，２ｂｂはメモリの書き込み，読み出し時にビッ
ト線１ｂ，２ｂとは反対の電位を表す第２のビット線と
してのビット線である。

【００５７】１１はセレクタ選択回路であり、セレクタ
選択回路１１により、トランスミッションゲート２２，
２３，２４，２５を制御してビット線１ｂ，２ｂ、ビッ
ト線１ｂｂ，２ｂｂを選択する。テスト時には、セレク
タ選択回路１１により全てのビット線１ｂ，２ｂ、ビッ
ト線１ｂｂ，２ｂｂを選択する。

【００５８】９はセンスアンプであり、メモリセル１，
３，５は、セレクタ選択回路１１によりビット線１ｂ，
１ｂｂを選択し、センスアンプ９によって値を読み出さ
れる。またテスト回路Ｔ３にも接続されている。

【００５９】同様に、メモリセル２，４，６はセレクタ
選択回路１１によりビット線２ｂ，ビット線２ｂｂを選
択し、センスアンプ９によって値を読み出される。ま
た、テスト回路Ｔ３にも接続されている。

【００６０】Ｗ１は書き込み回路で、これがＯＲゲート
３０、スイッチ回路３１、インバータ２８，２９、Ｎチ
ャネルトランジスタ２６，２７を含み、ＯＲゲート３０
はＷＲＩＴＥ信号１Ｇとテスト信号１Ｈを入力とし、信
号１Ｊを出力する。この信号１Ｊにより、Ｎチャネルト
ランジスタ２６，２７をオン，オフさせる。

【００６１】スイッチ回路３１はテスト信号１Ｈを入力
とし、ＷＲＩＴＥ信号１Ｇかテスト信号１Ｈを選択し
て、信号２Ｊを出力する。インバータ２８は、信号２Ｊ
を反転させ、Ｎチャネルトランジスタ２６がオンしてい
ればビット線１ｂ，２ｂに出力する。

【００６２】インバータ２９はインバータ２８からの出
力信号を反転させ、Ｎチャネルトランジスタ２７がオン
していればビット線１ｂｂ，２ｂｂに出力する。

【００６３】また、図において、テスト回路Ｔ３は、Ｅ
Ｘ−ＯＲゲート１３，１４，ＡＮＤゲート１６を含む。
このうち、ＥＸ−ＯＲゲート１３はビット線１ｂとビッ
ト線１ｂｂからの信号を入力とし、出力１ｄを出力す
る。

【００６４】一方、ＥＸ−ＯＲゲート１４はビット線２
ｂとビット線２ｂｂからの信号を入力とし、出力２ｄを
出力する。そして、ＡＮＤゲート１６は各信号１ｄ，２
ｄを入力とし、信号１ｃを出力する。

【００６５】次に動作について説明する。ＳＲＡＭ回路
で、テストモード時には、セレクタ選択回路１１によっ
て、トランスミッションゲート２２，２３，２４，２５
をオンさせる。これにより、全てのビット線１ｂ，２
ｂ，ビット線１ｂｂ，２ｂｂを選択する。

【００６６】そして、書き込み回路Ｗ１により、ＯＲゲ
ート３０にテスト信号１Ｈとして、「Ｈ」の電位を入力
し、信号１Ｊを出力して、Ｎチャネルトランジスタ２
６，２７をオンさせる。

【００６７】次に、スイッチ回路３１にテスト信号１Ｈ
を入力して、テスト信号を選択させ、インバータ２８に
よって、ビット線１ｂ，２ｂにテスト信号の反転信号を
出力し、さらにインバータ２９によって、ビット線１ｂ
ｂ，２ｂｂにテスト信号を出力させる。

【００６８】これによってビット線１ｂ，２ｂおよびビ
ット線１ｂｂ，２ｂｂにそれぞれ「Ｈ」と「Ｌ」を交互
に出力させる。

【００６９】テスト回路Ｔ３ではビット線１ｂ，２ｂと
ビット線１ｂｂ，２ｂｂを入力しているＥＸ−ＯＲゲー
ト１３，１４によりビット線１ｂ，１ｂｂが正常ならば
信号１ｄとして「Ｈ」を出力し、ショートしていれば
「Ｌ」を出力する。同様に、ビット線２ｂ，２ｂｂが正
常ならば信号２ｄに「Ｈ」を出力し、ショートしていれ
ば「Ｌ」を出力する。

【００７０】この出力された信号をＡＮＤゲート１６に
入力してやり、全てのビット線１ｂ，２ｂおよびビット
線１ｂｂ，２ｂｂが正常ならば、「Ｈ」を出力し、１本
でも不良があれば、「Ｌ」を出力するようにして、ＳＲ
ＡＭのテストを行う。

【００７１】実施例３．図３は請求項３の発明の一実施
例を示す。この実施例では、メモリ回路ブロックＳ３は
アドレス線であるワード線が４本で、１ビットを１ワー
ドとした１ビット幅をもつＳＲＡＭ回路である。Ｔ４，
Ｔ５はＳＲＡＭをテストするためのテスト回路である。

【００７２】また、１，２，３，４はメモリセル、１
Ｗ，２Ｗ，３Ｗ，４Ｗはワード線、１ｂはビット線であ
り、１ｂｂはメモリの書き込み，読み出し時にビット線
１ｂとは反対の電位を表すビット線である。９はセンス
アンプであり、メモリセル１，２，３，４はセンスアン
プ５によって値を読み出される。

【００７３】第１のテスト回路としてのテスト回路Ｔ５
はトランスミッションゲート１７，１８，１９，２０お
よびインバータ２１を含み、テスト時にトランスミッシ
ョンゲート１７，１８，１９，２０をオンさせ、テスト
信号をワード信号１Ｗ，３Ｗに、また、テスト信号をイ
ンバータ２１で反転させた信号をワード線２Ｗ，４Ｗに
入力する。

【００７４】第２のテスト回路としてのテスト回路Ｔ４
はトランスミッションゲート３８，３９，４０，４１お
よびプルアッププルダウントランジスタ３２，３３，３
４，３５、インバータ３６，３７、ＥＸ−ＯＲゲート１
３，１４，１５、ＡＮＤゲート１６を含む。

【００７５】また、トランスミッションゲート３８，３
９，４０，４１はテスト時にオンさせ、テスト回路Ｔ５
のインバータ２１によってテスト信号を反転させた信号
で、ワード線２Ｗ，４Ｗのプルアッププルダウントラン
ジスタ３３，３５をオンさせ、さらに、テスト信号によ
りワード線１Ｗ，３Ｗ上のプルアッププルダウントラン
ジスタ３２，３４をオンさせる。

【００７６】ＥＸ−ＯＲゲート１３はワード線１Ｗ，２
Ｗからの信号を入力とし、出力１ｄを出力する。ＥＸ−
ＯＲゲート１４はワード線２Ｗ，３Ｗからの信号を入力
とし、信号２ｄを出力する。ＥＸ−ＯＲゲート１５はワ
ード線３Ｗ，４Ｗからの信号を入力とし、信号３ｄを出
力する。ＡＮＤゲート１６は各信号１ｄ，２ｄ，３ｄを
入力とし、信号１ｃを出力する。

【００７７】次に動作について説明する。テスト回路Ｔ
５は、各ワード線１Ｗ，２Ｗ，３Ｗ，４Ｗに、「Ｈ」，
「Ｌ」を交互に出力するテスト信号制御回路として動作
し、テスト信号を、インバータ２１で反転させた信号
と、そのテスト信号を交互にワード線１Ｗ，２Ｗ，３
Ｗ，４Ｗに出力することによって、「Ｈ」と「Ｌ」を交
互に出力する。さらにテストモード時には、トランスミ
ッションゲート１７，１８，１９，２０をオンさせるこ
とにより、ワード線１Ｗ，２Ｗ，３Ｗ，４Ｗ上に上記各
信号を出力する。

【００７８】テスト回路Ｔ４ではテストモード時にトラ
ンスミッションゲート３８，３９，４０，４１をオンさ
せる。次に、テスト回路Ｔ５のテスト信号をインバータ
３６，３７によって反転させた信号により、プルアップ
プルダウントランジスタ３２，３４をオンさせる。

【００７９】仮に、テスト信号に「Ｈ」が出力されたと
する。この時ワード線１Ｗ，３Ｗは「Ｈ」を出力し、ワ
ード線２Ｗ，４Ｗはインバータ２１によって、「Ｌ」を
出力する。そしてワード線１Ｗ，３Ｗ上のプルアッププ
ルダウントランジスタ３２，３４はインバータ３６，３
７によって「Ｈ」に反転された信号により、プルダウン
をオンさせる。

【００８０】これによりワード線１Ｗ，３Ｗが断線して
いる場合、プルアッププルダウントランジスタ３２，３
４により「Ｌ」を出力する。また、ワード線２Ｗ，４Ｗ
が断線している場合、プルアッププルダウントランジス
タ３３，３５により「Ｈ」を出力する。以上により断線
していても、ショートと同様な現象を発生させることが
できる。

【００８１】さらに、ワード線上に設けたＥＸ−ＯＲゲ
ート１３，１４，１５は１つの入力が「Ｈ」で他の入力
が「Ｌ」の時に「Ｈ」を出力し、２つの入力が等しけれ
ば、「Ｌ」を出力するから、ワード線１Ｗ，２Ｗ，３Ｗ
のどれかがショートしていれば、それに対応したＥＸ−
ＯＲゲートが「Ｌ」を出力し、ワード線１Ｗ，２Ｗ，３
Ｗが全て正常ならば、ＥＸ−ＯＲゲートも全て「Ｈ」を
出力する。

【００８２】この出力された信号をＡＮＤゲート１６に
入力してやり、全ワード線が正常ならば、「Ｈ」を出力
し、１本でも不良があれば「Ｌ」を出力するようにし
て、ＳＲＡＭのテストを行う。

【００８３】実施例４．図４は請求項４の発明の一実施
例を示す。この実施例ではメモリブロックＳ４はアドレ
ス線であるワード線が２本で、２ビットを１ワードとし
た２ビット幅をもつＳＲＡＭ回路である。また、Ｔ６は
ＳＲＡＭをテストするためのテスト回路である。

【００８４】１，２，３，４はメモリセル、１Ｗ，２Ｗ
はワード線、１ｂ，２ｂはビット線、１ｂｂ，２ｂｂは
メモリの書き込み、読み出し時にビット線１ｂ，２ｂと
は反対の電位を表すビット線である。

【００８５】また、１１はセレクタ選択回路であり、こ
のセレクタ選択回路１１により、トランスミッションゲ
ート２２，２３，２４，２５を制御してビット線１ｂ，
２ｂ、ビット線１ｂｂ，２ｂｂを選択する。テスト時に
は、セレクタ選択回路１１により、全てのビット線１
ｂ，２ｂおよびビット線１ｂｂ，２ｂｂを選択する。

【００８６】９はセンスアンプであり、メモリセル１，
３はセレクタ選択回路１１によりビット線１ｂ，ビット
線１ｂｂを選択し、このセンスアンプ９によって値を読
み出す。また、テスト回路Ｔ６にも接続されている。

【００８７】同様に、メモリセル２，４はセレクタ選択
回路１１によりビット線２ｂ，ビット線２ｂｂを選択
し、このセンスアンプ９によって値を読み出す。また、
テスト回路Ｔ６にも接続されている。

【００８８】書き込み回路Ｗ１はＯＲゲート３６、スイ
ッチ回路３１、インバータ２８，２９、Ｎチャネルトラ
ンジスタ２６，２７を含み、ＯＲゲート３０はＷＲＩＴ
Ｅ信号１Ｇとテスト信号１Ｈを入力とし、信号１Ｊを出
力する。この信号１ＪはＮチャネルトランジスタ２６，
２７をオン，オフさせる。

【００８９】スイッチ回路３１はテスト信号１Ｈを入力
とし、ＷＲＩＴＥ信号１Ｇかテスト信号１Ｈを選択し
て、信号２Ｊを出力する。インバータ２８は信号２Ｊを
反転させ、Ｎチャネルトランジスタ２６がオンしていれ
ば、ビット線１ｂ，２ｂに出力する。

【００９０】インバータ２９は、インバータ２６からの
出力信号を反転させ、Ｎチャネルトランジスタ２７がオ
ンしていれば、ビット線１ｂｂ，２ｂｂに出力する。

【００９１】また、上記テスト回路Ｔ６はトランスミッ
ションゲート４６，４７，４８，４９、プルアッププル
ダウントランジスタ４２，４３，４４，４５，ＥＸ−Ｏ
Ｒゲート１３，１４およびＡＮＤゲート１６を含む。

【００９２】テスト時にトランスミッションゲート４
６，４７，４８，４９をオンさせ、ビット線１ｂ，２ｂ
の出力によりプルアッププルダウントランジスタ４２，
４４をオンさせ、ビット線１ｂｂ，２ｂｂの出力により
プルアッププルダウントランジスタ４３，４５をオンさ
せる。

【００９３】ＥＸ−ＯＲゲート１３はビット線１ｂ，１
ｂｂからの信号を入力とし、信号１ｄを出力する。ＥＸ
−ＯＲゲート１４はビット線２ｂ，２ｂｂからの信号を
入力とし、信号２ｄを出力する。ＡＮＤゲート１６は信
号１ｄ，２ｄを入力とし、信号１ｃを出力する。

【００９４】次に動作について説明する。ＳＲＡＭ回路
で、テストモード時には、セレクタ選択回路１１によっ
て、トランスミッシヨンゲート２２，２３，２４，２５
をオンさせる。これにより、ビット線１ｂ，２ｂ、ビッ
ト線１ｂｂ，２ｂｂを選択したことになる。また、書き
込み回路Ｗ１により、ＯＲゲート３０にテスト信号１Ｈ
として「Ｈ」の電位を入力し、信号１Ｊを出力して、Ｎ
チャンネルトランジスタ２６，２７をオンさせる。

【００９５】続いて、スイッチ回路３１にテスト信号１
Ｈを入力して、テスト信号を選択させ、インバータ２８
によってビット線１ｂ，２ｂにテスト信号の反転した信
号を出力し、さらにインバータ２９によってビット線１
ｂｂ，２ｂｂにテスト信号を出力させる。これによっ
て、ビット線１ｂ，２ｂ、ビット線１ｂｂ，２ｂｂにそ
れぞれ「Ｈ」と「Ｌ」を交互に出力させる。

【００９６】一方、テスト回路Ｔ６では、テストモード
時に、トランスミッションゲート４６，４７，４８，４
９を全てオンさせ、続いて、ビット線１ｂ，２ｂ、ビッ
ト線１ｂｂ，２ｂｂの出力により、プルアッププルダウ
ントランジスタ４２，４３，４４，４５をオンさせる。

【００９７】例えば、ビット線１ｂが「Ｈ」出力でビッ
ト線１ｂｂが「Ｌ」出力とすると、ビット線１ｂの
「Ｈ」出力により、プルアッププルダウントランジスタ
４２はプルダウンをオンさせ、ビット線１ｂｂの「Ｌ」
出力により、プルアッププルダウントランジスタ４３は
プルアップをオンさせる。

【００９８】これによりビット線１ｂが断線している場
合はプルダウンにより「Ｌ」を出力する。ビット線１ｂ
ｂが断線している場合はプルアップにより「Ｈ」を出力
する。以上の動作により、断線していてもショートと同
様な現象を発生させることができる。

【００９９】さらに、ビット線１ｂ，２ｂとビット線１
ｂｂ，２ｂｂを入力としているＥＸ−ＯＲゲート１３，
１４により、ビット線１ｂ，１ｂｂが正常ならば、信号
１ｄに「Ｈ」を出力し、信号２ｄに「Ｈ」を出力し、シ
ョートしていれば「Ｌ」を出力する。

【０１００】この出力された信号をＡＮＤゲート１６に
入力してやり、全てのビット線１ｂ，２ｂ、ビット線１
ｂｂ，２ｂｂが正常ならば、「Ｈ」を出力し、１本でも
不良があれば「Ｌ」を出力するようにして、ＳＲＡＭの
テストを行う。

【０１０１】実施例５．図５は請求項５の発明の一実施
例を示す。この実施例ではメモリブロックＳ５はアドレ
ス線であるワード線が４本で、１ビットを１ワードとし
た１ビット幅をもつＳＲＡＭ回路である。Ｔ１，Ｔ２は
ＳＲＡＭをテストするためのテスト回路である。

【０１０２】上記メモリブロックＳ５において、１，
２，３，４はメモリセルであり、１Ｗ，２Ｗ，３Ｗ，４
Ｗはワード線、１ｂはビット線、１ｂｂはメモリの書き
込み、読み出し時にビット線１ｂとは反対の電位を表す
ビット線である。９はセンスアンプであり、メモリセル
１，２，３，４はこのセンスアンプ９によって値を読み
出される。

【０１０３】第１のテスト回路としてのテスト回路Ｔ８
はトランスミッションゲート１７，１８，１９，２０、
インバータ２１を含む。テスト時にトランスミッション
ゲート１７，１８，１９，２０をオンさせ、テスト信号
をワード線１Ｗ，３Ｗに、また、このテスト信号をイン
バータ１０で反転させた信号をワード線２Ｗ，４Ｗに入
力する。

【０１０４】また、第２のテスト回路としてのテスト回
路Ｔ７はＥＸ−ＯＲゲート５１，５２，５３，５４、イ
ンバータ６４，６５、ＯＲゲート５５，５６，５７、リ
セットセットフリップフロップ（以下、ＲＳ−ＦＦとい
う）回路５８，５９，６０、３ステートバッファ６１，
６２，６３を含む。

【０１０５】そして、ＥＸ−ＯＲゲート５１はワード線
１Ｗ，２Ｗからの信号を入力とし、信号１ｄを出力す
る。ＥＸ−ＯＲゲート５２はワード線２Ｗ，３Ｗからの
信号を入力とし、信号２ｄを出力する。ＥＸ−ＯＲゲー
ト５３はワード線３Ｗ，４Ｗからの信号を入力とし、信
号３ｄを出力する。ＥＸ−ＯＲゲート５４はワード線４
Ｗ，５Ｗからの信号を入力とし、信号４ｄを出力する。

【０１０６】テスト準備信号は、データの有効，無効を
制御するために、テストモード時には信号Ｆとして
「Ｌ」を出力し、それ以外は信号Ｆとして「Ｈ」を出力
する。

【０１０７】ＯＲゲート５５は信号Ｆ，１ｄ，２ｄを入
力とし、信号１ｃを出力する。また、ＯＲゲート５７は
信号Ｆ，３ｄ，４ｄを入力とし、信号３ｃを出力する。

【０１０８】リセット信号は保持しているデータにリセ
ットをかけるために、リセット時には信号Ｅとして
「Ｌ」を出力し、それ以外は信号Ｅとして「Ｈ」を出力
する。ＲＳ−ＦＦ回路５８は信号Ｅ，１ｃを入力とし、
信号１Ｂを出力し、３ステートバッファ６１により信号
１Ａをデータバスに出力する。

【０１０９】また、ＲＳ−ＦＦ回路５９は信号Ｅ，２ｃ
を入力とし、信号２Ｂを出力し、３ステートバッファ６
２により信号２Ａをデータバスに出力する。さらに、Ｒ
Ｓ−ＦＦ回路６０は信号Ｅ，３ｃを入力とし、信号３Ｂ
を出力し、３ステートバッファ６３により信号３Ａをデ
ータバスに出力する。

【０１１０】次に動作について説明する。テスト回路Ｔ
８は、各ワード線１Ｗ，２Ｗ，３Ｗ，４Ｗに、「Ｈ」，
「Ｌ」を交互に出力するテスト信号制御回路として動作
し、テスト信号をインバータ２１で反転させた信号と、
そのテスト信号を交互にワード１Ｗ，２Ｗ，３Ｗ，４Ｗ
に出力することによって、「Ｈ」と「Ｌ」を交互に出力
する。すなわち、テストモード時には、トランスミッシ
ョンゲート１７，１８，１９，２０をオンさせることに
より、ワード線１Ｗ，２Ｗ，３Ｗ，４Ｗ上にこの信号を
出力する。

【０１１１】テスト回路Ｔ７ではワード線１Ｗ，２Ｗ，
３Ｗ，４Ｗ上に設けたＥＸ−ＯＲゲート５１により、ワ
ード線１Ｗと２Ｗの不良をチェックし、同様に、ＥＸ−
ＯＲゲート５２により、ワード線２Ｗと３Ｗの不良をチ
ェックする。

【０１１２】そして、ＯＲゲート５５に、この出力され
た信号１ｄ，２ｄとテスト準備信号Ｆを入力し、不良が
あれば信号１ｃとして「Ｌ」を出力し、正常であれば
「Ｈ」を出力する。

【０１１３】例えば、ワード線２Ｗが不良で、ワード線
１Ｗとショートしていたとする。この場合、ワード線１
Ｗ，２Ｗ，３Ｗは同じ出力となるのでＥＸ−ＯＲゲート
５１，５２からは「Ｌ」が出力される。

【０１１４】さらに、テスト準備信号によりテストモー
ドとなっている時は、信号Ｆとして「Ｌ」が出力され、
通常時には「Ｈ」が出力される。

【０１１５】これによって、不良が出ればＯＲゲートは
「Ｌ」を出力し、正常であれば「Ｈ」を出力する。な
お、テスト準備信号が「Ｌ」を出力している時（通常
時）は、インバータ６４によって信号Ｆが「Ｈ」とな
り、ＯＲゲート５５は「Ｈ」に固定される。

【０１１６】次に、ＲＳ−ＦＦ回路５８により、データ
を保持し、３ステートバッファ６１からデータをデータ
バス１Ａへ出力する。

【０１１７】ここで、ＲＳ−ＦＦ回路５８，５９，６０
は、テスト開始前にセット信号により、信号Ｅを「Ｌ」
として、リセット端子Ｒに入力してやることにより、リ
セット状態にしておく。なお、リセット時以外の時は、
常に「Ｈ」をリセット端子Ｒに入力しておく。

【０１１８】また、ＲＳ−ＦＦ回路５８，５９，６０は
セット端子Ｓ，リセット端子Ｒが「Ｈ」の時にデータ保
持の状態になるため、ワード線１Ｗ，２Ｗ，３Ｗ，４Ｗ
が正常ならばＯＲゲート５５，５６，５７が「Ｈ」を出
力するので、ＲＳ−ＦＦ回路５８，５９，６０はリセッ
ト状態のまま「Ｌ」を保持する。

【０１１９】さらに、ＲＳ−ＦＦ回路はセット端子Ｓが
「Ｌ」でリセット端子Ｒが「Ｈ」の時、「Ｈ」を出力す
るため、ワード線１Ｗ，２Ｗ，３Ｗ，４Ｗに不良があれ
ば、ＯＲゲート５５，５６，５７が「Ｌ」を出力するの
で、ＲＳ−ＦＦ回路５８，５９，６０は「Ｈ」を出力す
る。

【０１２０】テスト時以外の通常動作時においては、セ
ット端子Ｓ，リセット端子Ｒに「Ｈ」が入力されるか
ら、テスト時のデータをそのまま保持することになる。
以上の一連の動作より、不良箇所を発見し、そのデータ
を保持しておくことにより、ＳＲＡＭのテストを行う。

【０１２１】実施例６．図６は請求項６の発明の一実施
例を示す。この実施例ではメモリブロックＳ６はアドレ
ス線であるワード線２本で、２ビットを１ワードとした
２ビット幅をもつＳＲＡＭ回路である。Ｔ９はＳＲＡＭ
をテストするためのテスト回路である。

【０１２２】メモリブロックＳ６において１，２，３，
４はメモリセル、１Ｗ，２Ｗはワード線、１ｂ，２ｂは
ビット線であり、１ｂｂ，２ｂｂはメモリの書き込み、
読み出し時にビット線１ｂ，２ｂとは反対の電位を表す
ビット線である。

【０１２３】また、１１はセレクタ選択回路であり、こ
のセレクタ選択回路１１により、トランスミッションゲ
ート２２，２３，２４，２５を制御してビット線１ｂ，
２ｂ、ビット線１ｂｂ，２ｂｂを選択する。テスト時に
は、セレクタ選択回路１１により全てのビット線１ｂ，
２ｂ，１ｂｂ，２ｂｂを選択する。

【０１２４】さらに、９はセンスアンプであり、メモリ
セル１，３はセレクタ選択回路１１によりビット線１
ｂ，１ｂｂが選択され、このセンスアンプ９によって値
を読み出される。同様に、メモリセル２，４はセレクタ
選択回路１１によりビット線２ｂ，２ｂｂが選択され、
そのセンスアンプ９によって値を読み出される。

【０１２５】書き込み回路Ｗ１はＯＲゲート３０、スイ
ッチ回路３１、インバータ２８，２９、Ｎチャネルトラ
ンジスタ２６，２７を含み、ＯＲゲート３０はＷＲＩＴ
Ｅ信号１Ｇとテスト信号１Ｈを入力とし１Ｊを出力す
る。この信号１ＪによりＮチャネルトランジスタ２６，
２７をオン，オフさせる。

【０１２６】スイッチ回路３１はテスト信号１Ｈを入力
とし、ＷＲＩＴＥ信号１Ｇかテスト信号１Ｈを選択し
て、信号２Ｊを出力する。インバータ２８は、信号２Ｊ
を反転させ、Ｎチャネルトランジスタ２６がオンしてい
ればビット線１ｂ，２ｂに出力する。

【０１２７】インバータ２９はインバータ２８からの出
力信号を反転させ、Ｎチャネルトランジスタ２７がオン
していれば、ビット線１ｂｂ，２ｂｂに出力する。

【０１２８】テスト回路Ｔ９は、ＥＸ−ＯＲゲート６
６，６７，６８、インバータ９６，９７、ＯＲゲート６
９，７０，７１，７２、ＲＳ−ＦＦ回路７３，７４，７
５，７６、３ステートバッファ７７，７８，７９，８０
を含む。

【０１２９】ここで、ＥＸ−ＯＲゲート６６はビット線
１ｂ，１ｂｂからの信号を入力とし、信号１ｄを出力
し、ＥＸ−ＯＲゲート６７はビット線１ｂｂ，２ｂから
の信号を入力とし、信号２ｄを出力する。また、ＥＸ−
ＯＲゲート６８はビット線２ｂ，２ｂｂからの信号を入
力とし、信号３ｄを出力する。

【０１３０】テスト準備信号は、データの有効，無効を
制御するために、テストモード時には信号Ｆとして
「Ｌ」を出力し、それ以外は信号Ｆとして「Ｈ」を出力
する。ＯＲゲート６９は信号Ｆ，１ｄを入力とし、信号
１ｃを出力する。

【０１３１】ＯＲゲート７０は信号Ｆ，１ｄ，２ｄを入
力とし、信号２ｃを出力する。ＯＲゲート７１は信号
Ｆ，２ｄ，３ｄを入力とし、信号３ｃを出力する。ま
た、ＯＲゲート７２は信号Ｆ，３ｄ，４ｄを入力とし、
信号４ｃを出力する。

【０１３２】リセット信号は保持しているデータにリセ
ットをかけるために、リセット時には信号Ｅとして
「Ｌ」を出力し、それ以外は信号Ｅとして「Ｈ」を出力
する。

【０１３３】そして、ＲＳ−ＦＦ回路７３は信号Ｅ，１
ｃを入力とし、信号１Ｂを出力し、３ステートバッファ
７７により信号１Ａをデータバスに出力する。ＲＳ−Ｆ
Ｆ回路７４は信号Ｅ，２ｃを入力とし、信号２Ｂを出力
し、３ステートバッファ７８により信号２Ａをデータバ
スに出力する。

【０１３４】さらに、ＲＳ−ＦＦ回路７５は信号Ｅ，３
ｃからの信号を入力とし、信号３Ｂを出力し、３ステー
トバッファ７９により信号３Ａをデータバスに出力す
る。また、ＲＳ−ＦＦ回路７６は信号Ｅ，４ｃからの信
号を入力とし、信号４Ｂを出力し、３ステートバッファ
８０により信号４Ａをデータバスに出力する。

【０１３５】次に動作について説明する。ＳＲＡＭ回路
で、テストモード時には、セレクタ選択回路１１によっ
て、トランスミッションゲート２２，２３，２４，２５
をオンさせる。これにより、全てのビット線１ｂ，２
ｂ、ビット線１ｂｂ，２ｂｂを選択したことになる。ま
た、書き込み回路Ｗ１により、ＯＲゲート３０にテスト
信号１Ｈとして「Ｈ」の電位を入力し、信号１Ｊを出力
して、Ｎチャネルトランジスタ２６，２７をオンさせ
る。

【０１３６】続いて、スイッチ回路３１にテスト信号１
Ｈを入力して、テスト信号を選択させ、インバータ２８
によってビット線１ｂ，２ｂにテスト信号の反転した信
号を出力し、さらにインバータ２９によってビット線１
ｂｂ，２ｂｂにテスト信号を出力させる。これによって
ビット線１ｂ，２ｂ、ビット線１ｂｂ，２ｂｂにそれぞ
れ「Ｈ」と「Ｌ」を交互に出力させる。

【０１３７】一方、テスト回路Ｔ９では、ビット線１
ｂ，２ｂとビット線１ｂｂ，２ｂｂを入力としているＥ
Ｘ−ＯＲゲート６６により、ビット線１ｂ、ビット線１
ｂｂの不良をチェックし、同様に、ＥＸ−ＯＲゲート６
７によりビット線１ｂｂ、ビット線２ｂの不良をチェッ
クする。

【０１３８】また、ＥＸ−ＯＲゲート６８によりビット
線２ｂ、ビット線２ｂｂの不良をチェックする。ここで
ＯＲゲート７０において、この出力された信号１ｄ，２
ｄとテスト準備信号Ｆを入力し、不良があれば信号２ｃ
として「Ｌ」を出力し、正常であれば「Ｈ」を出力す
る。

【０１３９】同様に、ＯＲゲート７１で信号２ｄ，３ｄ
とテスト準備信号Ｆを入力し、不良があれば信号３ｃと
して「Ｌ」を出力し、正常であれば「Ｈ」を出力する。
ＯＲゲート７２では信号３ｄ，４ｄとテスト準備信号Ｆ
を入力し、不良があれば信号４ｃとして「Ｌ」を出力
し、正常であれば「Ｈ」を出力する。

【０１４０】仮にビット線１ｂｂが不良で、ビット線１
ｂとショートしていたとすると、各ビット線１ｂ，１ｂ
ｂ，２ｂは同じ出力となるので、ＥＸ−ＯＲゲート６
６，６７からは「Ｌ」が出力される。さらに、テスト準
備信号によりテストモード時は、信号Ｆに「Ｌ」が出力
され、通常時には「Ｈ」が出力される。

【０１４１】ＯＲゲート７０はこれらの信号により信号
２ｃとして「Ｌ」を出力する。これによって、不良が出
ればＯＲゲートは「Ｌ」を出力し、正常であれば「Ｈ」
を出力する。なお、テスト準備信号が「Ｌ」を出力して
いる時（通常時）は、インバータ９７によって信号Ｆと
して「Ｈ」が出力され、ＯＲゲートは「Ｈ」に固定され
る。

【０１４２】次に、ＲＳ−ＦＦ回路７３，７４，７５，
７６により、データを保持し、３ステートバッファ７
７，７８，７９，８０からデータをデータバスへ出力す
る。

【０１４３】ここで、ＲＳ−ＦＦ回路は、テスト開始前
にリセット信号により、信号Ｅを「Ｌ」として、リセッ
ト端子Ｒに入力してやることにより、リセット状態にし
ておく。なお、リセット時以外の時は、常に「Ｈ」をリ
セットＲに入力しておく。

【０１４４】ＲＳ−ＦＦ回路２１，２２，２３，２４は
セット端子Ｓ，リセット端子Ｒが「Ｈ」の時にデータ保
持になるため、ワード線１Ｗ，２Ｗが正常ならばＯＲゲ
ート６９，７０，７１，７２が「Ｈ」を出力するから、
ＲＳ−ＦＦ回路７３，７４，７５，７６はリセット状態
のまま「Ｌ」を保持する。

【０１４５】また、ＲＳ−ＦＦ回路７３，７４，７５，
７６はセット端子Ｓが「Ｌ」でリセット端子Ｒが「Ｈ」
の時、「Ｈ」を出力するため、ビット線１ｂ，２ｂまた
はビット線１ｂｂ，２ｂｂに不良があればＯＲゲートが
「Ｌ」を出力するから、ＲＳ−ＦＦ回路７３，７４，７
５，７６は「Ｈ」を出力する。

【０１４６】そして、テスト時以外の通常動作時におい
ては、セット端子Ｓ，リセット端子Ｒに「Ｈ」が入力さ
れるから、テスト時のデータをそのまま保持することに
なる。以上の一連の動作より、不良箇所を発見し、その
データを保持しておくことにより、ＳＲＡＭのテストを
行う。

【０１４７】

【発明の効果】以上のように、請求項１の発明によれば
複数のメモリセルのアドレスを指定する各一のワード線
と、上記各メモリセルに接続された第１のビット線と、
上記各メモリセルに接続されて、データの書き込み，読
み出し時に上記第１のビット線とは反対の電位が入力さ
れる第２のビット線と、外部から入力されるテスト信号
により、上記各ワード線に「Ｈ」と「Ｌ」の電位を交互
に与える第１のテスト回路とを設けて、第２のテスト回
路に、隣合う上記各ワード線の電位の排他的論理和をと
らせ、これらの各排他的論理和の論理積をとらせて、上
記メモリセルの良否を判定させるように構成したので、
隣合う各ワード線にそれぞれ「Ｈ」と「Ｌ」の電位を与
えて、これらの排他的論理和をとり、さらに、これらの
排他的論理和の論理積をとることで、上記各ワード線の
不良を短時間に発見できるものが得られる効果がある。

【０１４８】請求項２の発明によれば第１のビット線お
よび上記各第２のビット線に「Ｈ」と「Ｌ」の電位を交
互に与える書き込み回路を設け、テスト回路に、隣合う
第１のビット線および第２のビット線の電位の排他的論
理和をとらせ、さらにこれらの排他的論理和の論理積を
とらせて、上記メモリセルの良否を判定させるように構
成したので、隣合う第１のビット線および第２のビット
線にそれぞれ「Ｈ」と「Ｌ」の電位を与えて、これらの
排他的論理和をとり、さらに、これらの排他的論理和の
論理積をとることで、上記各ビット線の不良を短時間に
発見できるものが得られる効果がある。

【０１４９】請求項３の発明によればテスト信号によっ
てオンするプルアッププルダウントランジスタを上記各
ワード線に接続した第２のテスト回路を設けるように構
成したので、「Ｈ」出力のワード線にはプルダウンをオ
ンさせ、「Ｌ」出力のワード線にはプルアップをオンさ
せ、テスト時にのみテスト回路を各ワード線に接続し
て、ワード線の断線不良とショート不良を発見できるも
のが得られる効果がある。

【０１５０】請求項４の発明によればテスト信号によっ
てオンするプルアッププルダウントランジスタを上記第
１のビット線および第２のビット線に接続したテスト回
路を設けるように構成したので、第１のビット線にはプ
ルダウンをオンさせ、第２のビット線にはプルアップを
オンさせることで、各ビット線の断線不良とショート不
良を発見できるものが得られる効果がある。

【０１５１】請求項５の発明によればテスト回路に隣合
うワード線ごとの２つの排他的論理和およびテスト準備
信号の論理和をとらせ、これらを各一のリセットセット
フリップフロップに保持させるように構成したので、ワ
ード線およびメモリセルの良否判定を短時間に行えるも
のが得られる効果がある。

【０１５２】請求項６の発明によればテスト回路に隣合
うビット線ごとの２つの排他的論理和およびテスト準備
信号の論理和をとらせ、これらを各一のリセットフリッ
プフロップに保持させるように構成したので、第１のビ
ット線，第２のビット線およびメモリセルの良否判定を
短時間に行えるものが得られる効果がある。

【図面の簡単な説明】

【図１】請求項１の発明の一実施例によるメモリテスト
装置を示す回路図である。

【図２】請求項２の発明の一実施例によるメモリテスト
装置を示す回路図である。

【図３】請求項３の発明の一実施例によるメモリテスト
装置を示す回路図である。

【図４】請求項４の発明の一実施例によるメモリテスト
装置を示す回路図である。

【図５】請求項５の発明の一実施例によるメモリテスト
装置を示す回路図である。

【図６】請求項６の発明の一実施例によるメモリテスト
装置を示す回路図である。

【図７】従来のスタティックランダムアクセスメモリを
示す回路図である。

【図８】従来のリードオンリメモリを示す回路図であ
る。

【符号の説明】

１，２，３，４，５，６，７，８メモリセル１Ｗ，２Ｗ，３Ｗ，４Ｗワード線１ｂ，２ｂビット線（第１のビット線）１ｂｂ，２ｂｂビット線（第２のビット線）Ｔ２，Ｔ５，Ｔ８テスト回路（第１のテスト回路）Ｔ１，Ｔ４，Ｔ７テスト回路（第２のテスト回路）Ｔ３，Ｔ６，Ｔ９テスト回路３２，３３，３４，３５，４２，４３，４４，４５プ
ルアッププルダウントランジスタ５８，５９，６０，７３，７４，７５，７６リセット
セットフリップフロップ

Claims

【特許請求の範囲】

【請求項１】複数のメモリセルのアドレスを指定する
各一のワード線と、上記各メモリセルに接続された第１
のビット線と、上記各メモリセルに接続されて、データ
の書き込み，読み出し時に上記第１のビット線とは反対
の電位が入力される第２のビット線と、外部から入力さ
れるテスト信号により、上記各ワード線に「Ｈ」と
「Ｌ」の電位を交互に与える第１のテスト回路と、隣合
う上記各ワード線の電位の排他的論理和をとり、さらに
これらの各排他的論理和の論理積をとって、上記メモリ
セルの良否を判定する第２のテスト回路とを備えたメモ
リテスト装置。
【請求項２】複数のメモリセルのアドレスを指定する
各一のワード線と、上記各メモリセルに接続された第１
のビット線と、上記各メモリセルに接続されて、データ
の書き込み，読み出し時に上記第１のビット線とは反対
の電位が入力される第２のビット線と、外部から入力さ
れるテスト信号により、上記各第１のビット線および上
記各第２のビット線に「Ｈ」と「Ｌ」の電位を交互に与
える書き込み回路と、隣合う上記第１のビット線および
第２のビット線の電位の排他的論理和をとり、さらにこ
れらの排他的論理和の論理積をとって、上記メモリセル
の良否を判定するテスト回路とを備えたメモリテスト装
置
【請求項３】複数のメモリセルのアドレスを指定する
各一のワード線と、上記各メモリセルに接続された第１
のビット線と、上記各メモリセルに接続されて、データ
の書き込み，読み出し時に上記第１のビット線とは反対
の電位が入力される第２のビット線と、外部から入力さ
れるテスト信号により、上記各ワード線に「Ｈ」と
「Ｌ」の電位を交互に与える第１のテスト回路と、隣合
う上記各ワード線の電位の排他的論理和をとり、さらに
これらの各排他的論理和の論理積をとって、上記メモリ
セルの良否を判定するとともに、上記テスト信号によっ
てオンするプルアッププルダウントランジスタを上記各
ワード線に接続した第２のテスト回路とを備えたメモリ
テスト装置。
【請求項４】複数のメモリセルのアドレスを指定する
各一のワード線と、上記各メモリセルに接続された第１
のビット線と、上記各メモリセルに接続されて、データ
の書き込み，読み出し時に上記第１のビット線とは反対
の電位が入力される第２のビット線と、外部から入力さ
れるテスト信号により、上記各第１のビット線および上
記各第２のビット線に「Ｈ」と「Ｌ」の電位を交互に与
える書き込み回路と、隣合う上記第１のビット線および
第２のビット線の電位の排他的論理和をとり、さらにこ
れらの排他的論理和の論理積をとって、上記メモリセル
の良否を判定するとともに、上記テスト信号によってオ
ンするプルアッププルダウントランジスタを上記第１の
ビット線および第２のビット線に接続したテスト回路と
を備えたメモリテスト装置。
【請求項５】複数のメモリセルのアドレスを指定する
各一のワード線と、上記各メモリセルに接続された第１
のビット線と、上記各メモリセルに接続されて、データ
の書き込み，読み出し時に上記第１のビット線とは反対
の電位が入力される第２のビット線と、外部から入力さ
れるテスト信号により、上記各ワード線に「Ｈ」と
「Ｌ」の電位を交互に与える第１のテスト回路と、隣合
う上記各ワード線の電位の排他的論理和をとり、さら
に、隣合うワード線ごとの２つの排他的論理和およびテ
スト準備信号の論理和をとり、これらを各一のリセット
セットフリップフロップに保持する第２のテスト回路と
を備えたメモリテスト装置。
【請求項６】複数のメモリセルのアドレスを指定する
各一のワード線と、上記各メモリセルに接続された第１
のビット線と、上記各メモリセルに接続されて、データ
の書き込み，読み出し時に上記第１のビット線とは反対
の電位が入力される第２のビット線と、外部から入力さ
れるテスト信号により、上記各第１のビット線および上
記各第２のビット線に「Ｈ」と「Ｌ」の電位を交互に与
える書き込み回路と、隣合う上記第１のビット線および
第２のビット線の電位の排他的論理和をとり、さらに、
隣合うビット線ごとの２つの排他的論理和およびテスト
準備信号の論理和をとり、これらを各一のリセットセッ
トフリップフロップに保持するテスト回路とを備えたメ
モリテスト装置。