KR100558568B1 - 반도체 메모리 장치의 비교회로 - Google Patents

Abstract

메모리 셀로부터 제공되는 데이터를 비교하기 위한 비교회로가 개시된다. 그러한 반도체 메모리 장치의 비교회로는, 간단한 구성 및 레이아웃 축소를 위해, 모드 진입을 위한 제어신호에 응답하여 제1,2노드를 각기 미리 설정된 레벨로 초기에 설정하는 제1,2제어입력부와; 상기 장치의 메모리 셀들로부터 제공되는 데이터를 입력신호들로서 수신하고 그 입력신호들의 논리레벨이 모두 동일한지의 유무를 나타내는 상태신호를 상기 제1,2노드상에 각기 출력하는 풀업 및 풀다운 입력부와; 상기 상태신호에 따라 레벨 변화된 상기 제1,2노드상의 논리 레벨을 서로 비교하는 비교 게이팅부와; 상기 제어신호에 응답하여 인에이블되며 상기 비교 게이팅부의 게이팅 출력을 받아 메모리 셀의 결함유무를 가리키는 테스트 결과 신호로서 출력하는 출력전송부를 구비함을 특징으로 한다.

반도체 메모리 장치, 병렬테스트, 비교회로, 병렬비교기

Description

반도체 메모리 장치의 비교회로{compare circuit in semiconductor memory device}

도 1은 종래기술에 따른 비교회로도

도 2는 본 발명의 실시 예에 따른 비교회로도

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 스태이틱 램(이하 SRAM)등과 같은 반도체 메모리 장치의 병렬테스트를 위한 비교회로에 관한 것이다.

최근에 시스템의 프로세싱 속도의 증가에 따라 고속으로 데이터를 처리할 수 있는 캐시메모리로서의 SRAM이 더욱 요구되고 있다. 스태이틱 램을 제조시 수율향상을 도모하기 위한 리페어공정의 전 단계로서의 테스트 공정을 위해 테스트에 사용되는 비교 회로가 필요하게 된다. 그러한 테스트를 위해 사용되는 많은 회로들 중에서, 반도체 메모리의 생산단가의 절감의 일환으로 동시에 여러비트를 선택하고 전체 메모리 셀로부터 리드된 데이터를 서로 비교하여 패스 또는 페일여부를 판단 하는 병렬비교회로가 널리 알려져 있다. 그러한 병렬 비교회로는 싱글비교회로에 비해 테스트 타임을 대폭 감소시켜주는 장점을 가지므로 많이 이용된다.

종래에 사용하던 비교회로는 도 1에 도시된다. 도 1을 참조하면, 제1그룹의 입력신호들 S1,S3,S5,S7을 수신하여 게이팅을 하는 낸드 및 노아 게이트들(1,2)과, 제2그룹의 입력신호들 S2,S4,S6,S8을 수신하여 게이팅을 하는 낸드 및 노아 게이트들(3,4)과, 상기 낸드 게이트(1)의 출력을 반전하는 인버터(5), 상기 인버터(5)의 출력 및 상기 노아 게이트(2)의 출력과 인가되는 신호 WPBTb를 노아 게이팅한 응답을 생성하는 노아 게이트(7), 상기 낸드 게이트(4)의 출력을 반전하는 인버터(6), 상기 인버터(6)의 출력 및 상기 노아 게이트(3)의 출력과 인가되는 신호 WPBTb를 노아 게이팅한 응답을 생성하는 노아 게이트(8), 상기 노아 게이트들(7,8)의 출력들을 노아 게이팅한 응답을 생성하는 노아 게이트(P), 상기 노아 게이트(P)의 출력을 반전하여 비교 결과 데이터 CHKb로서 출력하는 인버터(INV)로 이루어진 비교 회로가 나타나 있다.

비교동작은 상기한 게이트들의 게이팅동작에 의해 행하여진다. 상기 제1,2그룹의 입력신호들 S1,S3,S5,S7 및 S2,S4,S6,S8중에서 어느 하나라도 데이터 레벨에 이상이 있으면 상기 비교 결과 데이터 CHKb의 논리가 데이터 레벨에 이상이 없는 경우와는 다르게 나온다. 따라서, 이상이 있는 경우는 해당 메모리 셀이 결함을 가지는 것으로 간주되고 이는 리페어공정을 통해 스페어 셀로 대치된다.

그러나, 상기한 비교회로는 회로구현시 트랜지스터의 개수가 많이 필요하고 특히 입력신호들이 많을수록 회로구성이 더욱 복잡해지고 레이아웃 면적이 커지는 문제를 갖는다.

따라서, 본 발명의 목적은 상기 언급된 문제를 해결할 수 있는 반도체 메모리 장치의 병렬비교회로를 제공함에 있다.

본 발명의 다른 목적은 종래에 비해 회로구성이 간단하고 칩내의 점유면적을 줄일 수 있는 회로를 제공함에 있다.

상기 목적을 달성하기 위한 본 발명에 따라, 반도체 메모리 장치의 비교회로는, 모드 진입을 위한 제어신호에 응답하여 제1,2노드를 각기 미리 설정된 레벨로 초기에 설정하는 제1,2제어입력부와; 상기 장치의 메모리 셀들로부터 제공되는 데이터를 입력신호들로서 수신하고 그 입력신호들의 논리레벨이 모두 동일한지의 유무를 나타내는 상태신호를 상기 제1,2노드상에 각기 출력하는 풀업 및 풀다운 입력부와; 상기 상태신호에 따라 레벨 변화된 상기 제1,2노드상의 논리 레벨을 서로 비교하는 비교 게이팅부와; 상기 제어신호에 응답하여 인에이블되며 상기 비교 게이팅부의 게이팅 출력을 받아 메모리 셀의 결함유무를 가리키는 테스트 결과 신호로서 출력하는 출력전송부를 구비함을 특징으로 한다.

상기한 본 발명의 목적들 및 타의 목적들, 특징, 그리고 이점들은, 첨부된 도면들을 참조하여 이하에서 기술되는 본 발명의 상세하고 바람직한 실시예의 설명 에 의해 보다 명확해질 것이다.

도 2는 메모리 셀로부터 얻어진 입력신호들을 비교하고 비교의 결과로서 패스 또는 페일신호를 제공하는 본 발명의 일예에 따른 비교회로를 보여준다. 도면을 참조하면, 제1,2제어입력부(10,20)는 각기 인버터(12,13)와 두 개의 인버터(22,23,24)로 구성되어 모드 진입을 위한 제어신호에 응답하여 제1,2노드(NO1,NO2)를 각기 미리 설정된 레벨로 초기에 설정하는 기능을 한다. 풀업 및 풀다운 입력부(30,40)는 각기 복수의 트랜지스터들(32-36),(42-46)으로 구성되어, 상기 장치의 메모리 셀들로부터 제공되는 데이터를 입력신호들로서 수신하고 그 입력신호들의 논리레벨이 모두 동일한지의 유무를 나타내는 상태신호를 상기 제1,2노드상에 각기 출력하는 역할을 한다. 비교 게이팅부(50)는 인버터(52)와 노아 게이트(53)으로 구성되어 상기 상태신호에 따라 레벨 변화된 상기 제1,2노드상의 논리 레벨을 서로 비교하는 기능을 한다. 출력전송부(60)는 패스 게이트(62)와 인버터(63)로 구성되어, 상기 제어신호에 응답하여 인에이블되며 상기 비교 게이팅부의 게이팅 출력을 받아 메모리 셀의 결함유무를 가리키는 테스트 결과 신호 CHKb로서 출력한다.

이하 도 2의 구체적인 동작을 설명한다.

먼저, 입력단 IN1으로 제어신호 WPBT가 논리레벨 하이레벨로서 인가되면, 제1제어입력부(10)내의 엔 모오스 트랜지스터(13)와 제2제어 입력부(20)내의 피 모오스 트랜지스터(23)가 각기 턴온 상태로 되어, 풀업 노드(NO1)는 로우 레벨이 되고 풀다운 노드(NO2)는 하이레벨이 된다. 이 경우가 본 실시예에 따른 병렬 비트 테스트 모드의 진입조건이 된다. 즉, 병렬 비트 테스트 모드로 진입되지 아니하는 경우에는 상기 입력단 IN1으로 인가되는 제어신호 WPBT의 논리레벨은 로우레벨이 된다.

상기한 병렬 비트 테스트 모드에서, 상기 풀업 노드(NO1)의 레벨은 로우 레벨이지만 풀업 입력부(30)내의 피 모오스 트랜지스터들 각각의 게이트로 각기 인가되는 입력신호들(S1,S2∼Sn)의 논리레벨에 따라 변화될 수 있다. 즉, 상기 입력신호들(S1,S2∼Sn)의 논리레벨중 어느 하나라도 논리 로우가 인가되면 상기 풀업 노드(NO1)의 레벨은 하이로 간다. 결국, 상기 입력신호들(S1,S2∼Sn)의 논리 레벨에 따라 메모리 셀의 결함 유무를 알 수 있게 된다. 유사하게, 상기 풀다운 노드(NO2)의 레벨은 하이 레벨이지만 풀다운 입력부(40)내의 엔 모오스 트랜지스터들 각각의 게이트로 각기 인가되는 입력신호들(S1,S2∼Sn)의 논리레벨에 따라 변화될 수 있다. 즉, 상기 입력신호들(S1,S2∼Sn)의 논리레벨중 어느 하나라도 논리 하이가 인가되면 상기 풀다운 노드(NO2)의 레벨은 로우로 간다. 결국, 상기 입력신호들(S1,S2∼Sn)의 논리 레벨에 따라 메모리 셀의 결함 유무를 알 수 있게 된다.

예컨대,메모리 셀 어레이의 대응 메모리 셀이 모두 결함이 없다고 가정하고, 이 경우에 상기 입력신호들(S1,S2∼Sn)의 논리 레벨이 모두 하이레벨이라고 하자. 그러면, 상기 테스트 모드에서 상기 풀업 노드(NO1)의 레벨은 그대로 로우레벨이다. 한편 상기 풀다운 노드(NO2)의 레벨은 하이레벨에서 로우레벨로 변화된다. 따라서, 인버터(52)의 출력은 하이가 되고, 비교 게이팅부(50)내의 노아 게이트(53) 의 출력은 로우가 된다. 따라서, 출력전송부를 통하여 출력되는 비교 결과 데이터 CHKb는 로우가 되어 테스트된 모든 메모리 셀들이 정상(패스)이라고 인식된다.

반대로, 메모리 셀 어레이의 대응 메모리 셀중 일부가 결함이 없다고 가정하고, 이 경우에 상기 입력신호들(S1,S2∼Sn)중 입력신호(S1)만이 로우이고, 나머지는 모두 하이레벨이라고 하자. 그러면, 상기 테스트 모드에서 상기 풀업 노드(NO1)의 레벨은 하이레벨이 된다. 한편 상기 풀다운 노드(NO2)의 레벨은 하이레벨에서 로우레벨로 여전히 변화된다. 따라서, 인버터(52)의 출력은 로우가 되고, 비교 게이팅부(50)내의 노아 게이트(53)의 출력은 하이가 된다. 따라서, 출력전송부(60)를 통하여 출력되는 비교 결과 데이터 CHKb는 논리 "하이"가 되어 테스트된 메모리 셀들중 어느 것이 결함(페일)이라고 인식된다.

한편, 상기 병렬 비트 테스트 모드로 진입되지 아니하는 경우에는 상기 입력단 IN1으로 인가되는 제어신호 WPBT의 논리레벨은 로우레벨이 된다. 따라서, 제1제어입력부(10)내의 엔 모오스 트랜지스터(13)와 제2제어 입력부(20)내의 피 모오스 트랜지스터(23)가 모두 턴오프 상태로 되고, 피 모오스 트랜지스터(12)와 엔 모오스 트랜지스터(24)가 턴온 상태가 되어, 풀업 노드(NO1)는 하이 레벨이 되고 풀다운 노드(NO2)는 로우레벨이 되므로, 이로 인한 전류의 소모는 거의 없게 된다. 그리고, 상기 제어신호 WPBT의 로우레벨에 의해 출력 전송부(60)내의 전송 게이트(62)가 차단되어 비교 회로는 디세이블 상태에 있게 된다.

여기서, 상기 풀 업 및 풀 다운 노드의 레벨 설정을 확실히 하기 위해, 상기 피 모오스 트랜지스터들(32, 36)의 사이즈는 엔 모오스 트랜지스터(13)의 사이즈보 다 큰 것을 사용하고, 엔 모오스 트랜지스터들(42, 46)의 사이즈는 피 모오스 트랜지스터(23)의 사이즈보다 큰 것을 사용한다.

상기한 바와 같은 본 발명에 따르면, 회로구현시 트랜지스터의 개수가 줄어들어 입력신호들이 많을수록 회로구성이 더욱 유리해지고 레이아웃 면적이 축소되는 효과를 갖는다.

Claims (3)

1. 반도체 메모리 장치의 비교회로에 있어서:

   모드 진입을 위한 제어신호에 응답하여 제1,2노드를 각기 미리 설정된 레벨로 초기에 설정하는 제1,2제어입력부와;

   상기 장치의 메모리 셀들로부터 제공되는 데이터를 입력신호들로서 수신하고 그 입력신호들의 논리레벨이 모두 동일한지의 유무를 나타내는 상태신호를 상기 제1,2노드상에 각기 출력하는 풀업 및 풀다운 입력부와;

   상기 상태신호에 따라 레벨 변화된 상기 제1,2노드상의 논리 레벨을 서로 비교하는 비교 게이팅부와;

   상기 제어신호에 응답하여 인에이블되며 상기 비교 게이팅부의 게이팅 출력을 받아 메모리 셀의 결함유무를 가리키는 테스트 결과 신호로서 출력하는 출력전송부를 구비함을 특징으로 하는 반도체 메모리 장치.
2. 제1항에 있어서,

   상기 제어신호의 논리레벨이 하이인 경우에 모드 진입이 허용되며, 상기 제1,2노드는 로우 및 하이레벨로 각기 초기에 설정됨을 특징으로 하는 반도체 메모리 장치.
3. 제1항에 있어서,

   상기 풀업 및 풀다운 입력부는 각기 복수의 피형 및 엔형 모오스 트랜지스터들로 이루어지고, 각각의 게이트 단자를 통하여 상기 입력신호들을 수신하는 것을 특징으로 하는 반도체 장치.

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