JP2007122853A

JP2007122853A - 半導体メモリ

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Publication number: JP2007122853A
Application number: JP2006265117A
Authority: JP
Inventors: Yukichi Ono; 祐吉小野
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 2005-09-29
Filing date: 2006-09-28
Publication date: 2007-05-17

Abstract

【課題】ＳＲＡＭ等の半導体メモリのメモリコアの不良を短時間で検査することが可能な試験方法を実現する。
【解決手段】ＳＲＡＭのメモリコア集積部１には、テスト回路２が接続されており、メモリコア集積部１の試験を行う際には、ＴＥＳＴ信号をＨｉｇｈにセットする。このとき、テスト回路２からメモリコア集積部１のビット線ＢＬまたは反ビット線ＢＬ＿のいずれか一方の線が書き込み用となり、データがセットされる。もう片方の線は読み取り用となり、正常動作時は書き込まれたデータが反転してセットされる。ビット線ＢＬにセットされたデータと、反転ビット線ＢＬ＿にセットされたデータとが互いに反転していることをＥＯＲ２２で確認することでメモリコアが正常であると判定する。
【選択図】図４

Description

本発明は、ＳＲＡＭ等の半導体メモリに関する。

従来、ＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）等の半導体メモリの製造出荷時には、ＳＲＡＭ内で“０、１”の二値情報を蓄える部分であるメモリコアへの書き込み・読み出し試験を行う。

このメモリコアへの書き込み・読み出し試験では、まず、テストパターンを作成しどのメモリコアにどのデータを書き込むかを決める。続いて、書き込みモードに設定して書き込みを行うメモリコアのアドレスを指定する。アドレスが指定されると、そのアドレスに対応した特定のワード線、ビット線および反ビット線が選択され、指定されたメモリコアにテストパターンで決められたデータが書き込まれる。

書き込みが終了すると、読み出しモードに設定を変更し、書き込みを行ったメモリコアのアドレスを指定し書き込まれたデータを読み出す。書き込んだデータと読み出されたデータとが一致すれば、そのメモリコアは正常に書き込み・読み出しが行われていると判定し、一致しなければそのメモリコアに異常が発生していると判定する。なお、本出願に関する従来技術の参考文献として、特許文献1から特許文献４が知られている。
特許第３３４８６３２号公報特開平０４−３４４３９９号公報特開２００１−０２３４００号公報特開２００１−２１００９５号公報

ＳＲＡＭは、その素子の大半をメモリコアが占めており、不良も大半がメモリコアで発生するため、メモリコアの不良を短時間で検査することが可能な試験方法が望ましい。しかし、上記従来の書き込み・読み出し試験では、メモリコアの試験時においてもメモリコアの周辺回路を動作させ、上述したような一連の書き込み・読み出し動作を行わせる必要がある。

この一連の動作を行うには、ＳＲＡＭの動作周波数で数クロックに相当する時間がかかる。また、特にＬＳＩの論理が深いところに組み込まれているようなＳＲＡＭのメモリコアの試験を行う時には、同時に動かす必要のある周辺回路が多くなり、それらの周辺回路を動かすタイミングを考慮して試験パターンを作成する必要がある。このため、試験パターンの作成に時間がかかるという問題があった。

本発明は上記事情を考慮してなされたもので、その目的は、ＳＲＡＭ等の半導体メモリにおいて、そのメモリコアの不良を短時間で検査することが可能な半導体メモリを実現することにある。

本発明は上記の課題を解決するためになされたもので、請求項1に記載の発明は、複数のメモリコアと、前記メモリコアの行アドレスを指定する複数のワード線と、前記行アドレスを指定して前記ワード線を選択する行アドレス指定手段と、前記メモリコアに書き込むデータが加えられると共に、前記メモリコアのデータが読み出される二重ビット線と、を具備する半導体メモリにおいて、前記行アドレス指定手段で前記ワード線を指定し、前記二重ビット線の一方に、第1の論理レベルを加え、前記二重ビット線の他方のデータが前記第1の論理レベルに対応するデータであるか否かを判定する判定手順を行い、次いで、前記二重ビット線の一方に、第2の論理レベルのデータを加え、前記二重ビット線の他方のデータが前記第2の論理レベルに対応するデータであるか否かを判定する判定手順を行い、上記動作を全ワード線について実行するテスト回路を設けたことを特徴とする半導体メモリである。

また、請求項２に記載の発明は、複数のメモリコアと、前記メモリコアの行アドレスを指定する複数のワード線と、前記行アドレスを指定して前記ワード線を選択する行アドレス指定手段と、前記メモリコアに書き込むデータが加えられると共に、前記メモリコアのデータが読み出される二重ビット線と、を具備する半導体メモリにおいて、前記ワード線を指定するワード線指定回路を有し、前記ワード線指定回路で前記ワード線を指定し、前記二重ビット線の一方に、第1の論理レベルを加え、前記二重ビット線の他方のデータが前記第1の論理レベルに対応するデータであるか否かを判定する判定手順を行い、次いで、前記二重ビット線の一方に、第2の論理レベルのデータを加え、前記二重ビット線の他方のデータが前記第2の論理レベルに対応するデータであるか否かを判定する判定手順を行い、上記動作を全ワード線について実行するテスト回路を設けたことを特徴とする半導体メモリである。

また、請求項３に記載の発明は、請求項1又は請求項2に記載の発明において、前記テスト回路の判定手順は、前記二重ビット線の双方のデータに排他的論理和演算を行い、前記排他的論理和演算の演算結果に基づいて判定を行うことを特徴としている。

本発明によれば、ＳＲＡＭのメモリコアの試験を行う際に、メモリコア内のビット線に直接データを書き込み、読み取る方法であるため、周辺回路を動作させる必要がない。また、メモリコアへの書き込みおよび読み出しの手順はそれぞれＳＲＡＭの動作周波数で１クロックに相当する時間で行うことが可能であり、試験にかかる時間を短縮できる。

以下、図面を参照して本発明の実施形態について説明する。図1は、本発明の実施形態にかかるＳＲＡＭの構成を表すブロック図である。図1において、メモリコア集積部１は1ビットのメモリコアが集積されたものである。テスト回路2は、ＳＲＡＭの試験を行うときに使用する回路である。

アドレス信号バス３０は、メモリコア集積部１内の１つのメモリコアのアドレスの入力バスである。出力データバス３１は、メモリコア集積部１で保持するデータの出力バスである。入力データバス３２は、メモリコア集積部１へ書き込むデータの入力バスである。列デコーダ３３は、アドレス信号バス３０から入力されるアドレスデータの下位３ビットをデコードするものである。行デコーダ３４（行アドレス指定手段）は、アドレス信号バス３０から入力されるデータの上位５ビットをデコードするものである。

列選択部３５は、入力データバス３２から入力されたデータを、列デコーダ３３でデコードされた列のメモリコアへと書き込むものであり、また、列デコーダ３３でデコードされた列のメモリコアで保持するデータを読み出し、出力データバス３１へと出力するものである。なお、同図中のＤは、Ｄ−ＦＦ（ＤｅｌａｙｅｄＦｌｉｐ−Ｆｌｏｐ）である。

図２は、メモリコアの１ビットの構成を示したブロック図である。図２において、ＭＯＳＦＥＴ１２およびＭＯＳＦＥＴ１３は、メモリコアへの書き込み（または読み出し）動作を行うかどうかを切り替えるものである。ＭＯＳＦＥＴ１０１、ＭＯＳＦＥＴ１０２、ＭＯＳＦＥＴ１１１およびＭＯＳＦＥＴ１１２は１ビットの情報を保持する動作をつかさどるものである。

ここで、ＭＯＳＦＥＴ１０１およびＭＯＳＦＥＴ１０２はＮＯＴ回路の構成であり、同様にＭＯＳＦＥＴ１１１およびＭＯＳＦＥＴ１１２もＮＯＴ回路の構成である。そこで、以下ではメモリコアの１ビットを図３のように簡略化して表示する。

二重ビット線、すなわちビット線ＢＬおよび反ビット線ＢＬ＿は、列データにより選択され、書き込み及び読み出しの動作時にデータがセットされるものである。ワード線Ｗは、行データにより選択され、ＭＯＳＦＥＴ１２およびＭＯＳＦＥＴ１３のＯＮ、ＯＦＦを切り替える信号が流れるものである。１ビットのメモリコアは、ビット線ＢＬ、反ビット線ＢＬ＿およびワード線Ｗによって選択される。

次に、上述した実施形態の動作を図１から図３を参照して説明する。はじめに、ＳＲＡＭへの書き込み動作を説明する。書き込みの際には、書き込みを行うメモリコアのアドレスを示すアドレスデータ、書き込みを行う入力データ、書き込みを許可するかの書き込み許可信号（ＷＥＮ信号）、書き込みを行うＳＲＡＭを指定するチップ選択信号（ＣＳＮ信号）がＳＲＡＭへ入力される。

アドレスデータは上位５ビットの行データおよび下位３ビットの列データで表されている。列データは、列デコーダ３３でデコードされて列選択部へと出力され、行データは、行デコーダ３４でデコードされてメモリコア集積部１へと出力される。

書き込みを行う入力データは８ビットのデータであり、ＷＥＮ信号およびＣＳＮ信号がＬｏｗレベルであるときに列選択部３５へと出力される。列選択部３５は、列デコーダ３３から入力した列データから二重ビット線、ビット線ＢＬおよび反ビット線ＢＬ＿を選択し、入力データに従って書き込むデータを二重ビット線、ビット線ＢＬおよび反ビット線ＢＬ＿にセットする。

ここで、ビット線ＢＬと反ビット線ＢＬ＿には互いに論理の反転したデータをセットする。例えば、メモリコアに１を書き込む場合は、ビット線ＢＬにＨｉｇｈを、反ビット線ＢＬ＿にＬｏｗをセットする。逆に、メモリコアに０を書き込む場合は、ビット線ＢＬにＬｏｗを、反ビット線ＢＬ＿にＨｉｇｈをセットする。

メモリコア集積部１では、入力した行データで指定されたワード線がＨｉｇｈになり、そのワード線に接続されている図２のＭＯＳＦＥＴ１２およびＭＯＳＦＥＴ１３がＯＮとなる。このとき、ビット線ＢＬおよび反ビット線ＢＬ＿にセットされたデータがＸ点およびＹ点へと出力される。

例えば、ビット線ＢＬにＨｉｇｈ、反ビット線ＢＬ＿にＬｏｗがセットされているときは、ＭＯＳＦＥＴ１１１およびＭＯＳＦＥＴ１０２がＯＮ、ＭＯＳＦＥＴ１１２およびＭＯＳＦＥＴ１０１がＯＦＦとなり、Ｘ点にＨｉｇｈ、Ｙ点にＬｏｗが保持される。書き込みが終了すると、ワード線ＷがＨｉｇｈからＬｏｗへ変化し、ＭＯＳＦＥＴ１２およびＭＯＳＦＥＴ１３がＯＦＦとなる。

続いて、ＳＲＡＭからの読み出し動作を説明する。読み出しの際には、読み出しを行う
メモリコアのアドレスを示すアドレスデータ、読み出しのために出力を行うかを指定する（ＯＥＮ信号）がＳＲＡＭへ入力される。読み出しの動作においても、書き込み時と同様にアドレスデータからビット線ＢＬ、反ビット線ＢＬ＿およびワード線Ｗがメモリコア集積部１において指定され、このうち指定されたワード線ＷがＨｉｇｈにセットされる。

指定されたワード線ＷがＨｉｇｈにセットされると、図２のＭＯＳＦＥＴ１２およびＭＯＳＦＥＴ１３がＯＮになり、Ｘ点およびＹ点にセットされているデータがそれぞれビット線ＢＬおよびビット線ＢＬ＿に出力される。

例えば、Ｘ点にＨｉｇｈ、Ｙ点にＬｏｗがセットされていた場合は、ワード線ＷがＨｉｇｈになった後にビット線ＢＬにＨｉｇｈ、反ビット線ＢＬ＿にＬｏｗがセットされる。列選択部３５は、ビット線ＢＬおよび反ビット線ＢＬ＿にセットされているデータを読み出し、ＯＥＮ信号がＬｏｗのときに出力データバス３１へと出力する。

以上、ＳＲＡＭの通常動作時における書き込みおよび読み出しの動作を詳述してきたが、続いて図４から図７を参照してＳＲＡＭの試験を行う手順について説明する。ＳＲＡＭの試験を行う際には、外部の装置（図示せず）からテスト回路２へＴＥＳＴ信号（試験切り替え信号）としてＨｉｇｈレベルの信号を入力する。

ＴＥＳＴ信号がＨｉｇｈになると、図４のＭＯＳＦＥＴ２０およびＭＯＳＦＥＴ２１がＯＮになり、テスト用の入力信号ｔｅｓｔ＿ｉｎがテスト回路２からメモリコア集積部１のビット線ＢＬまたは反ビット線ＢＬ＿へと入力される。テスト用の入力信号ｔｅｓｔ＿ｉｎは、テスト回路２内のＤ−ＦＦ（ＤｅｌａｙｅｄＦｌｉｐ−Ｆｌｏｐ）２４で生成される。

このとき同時に、メモリコア集積部１と、列選択部３５との間の接続が切断され、列選択部３５を介しての書き込みおよび読み出しの動作は禁止される。以下、テスト回路２からテスト用の書き込みを行うメモリコアのアドレス（ワード線Ｗ）の選択は、アドレス信号バス３０から行デコーダ３４を経由して外部から入力してもよく、また、後述する図５の回路で選択してもよい。以下では、図５の回路を使用してワード線を選択して行う試験を説明する。

テスト回路２からビット線ＢＬまたは反ビット線ＢＬ＿に入力するテスト用の入力信号ｔｅｓｔ＿ｉｎを生成する手順について、図５の回路図を参照して説明する。図５において、ＳＲＡＭで使用されるクロックＣＫがテスト回路２内のＤ−ＦＦ（ＤｅｌａｙｅｄＦｌｉｐ−Ｆｌｏｐ）２４により１／２分周され、テスト用の入力信号ｔｅｓｔ＿ｉｎとなる。テスト用の入力信号ｔｅｓｔ＿ｉｎは、スイッチ回路２５で図４のＡ点またはＢ点のいずれか一方にのみ出力される。

一方、クロックＣＫは、テスト回路２のカウンタ３４１へ入力され、カウンタ３４１の出力の最上位ビットＱｍがスイッチ回路２５へ出力され、２ビット目Ｑ１から最上位ビットの一つ前のビットまでがデコーダ３４２へ出力される。なお、カウンタの出力ビット数は、メモリコア集積部１のワード線Ｗの数によって決定される。

デコーダ３４２は、カウンタ３４１からデータを入力し、メモリコア集積部１の各ワード線Ｗ０、Ｗ１、・・・へと出力する（ワード線指定回路）。ここで、デコーダ３４２の出力は、カウンタ３４１の出力が０（クロックＣＫを１回カウント）、および１（クロックＣＫを２回カウント）のときにＷ０がＨｉｇｈ，残りがＬｏｗとなり、カウンタ３４１の出力が２（クロックＣＫを３回カウント）、および３（クロックＣＫを４回カウント）のときにはＷ１がＨｉｇｈ、残りはＬｏｗとなる。以後、カウンタ３４１がクロックＣＫを２回カウントするごとに、Ｈｉｇｈとなるワード線が１つずつ変化する。

図６は、図５のスイッチ回路２５の回路構成を示した図である。図６において、カウンタ３４１の出力のＱｍ（Ｓ）がＬｏｗの場合、ＭＯＳＦＥＴ２５１およびＭＯＳＦＥＴ２５２がＯＮ、ＭＯＳＦＥＴ２５３およびＭＯＳＦＥＴ２５４がＯＦＦとなり、テスト用の入力信号ｔｅｓｔ＿ｉｎは図４のＡ点（すなわち、ビット線ＢＬ）へと出力される。

一方、カウンタ３４１の出力のＱｍ（Ｓ）がＨｉｇｈの場合、ＭＯＳＦＥＴ２５１およびＭＯＳＦＥＴ２５２がＯＦＦ、ＭＯＳＦＥＴ２５３およびＭＯＳＦＥＴ２５４がＯＮとなり、テスト用の入力信号ｔｅｓｔ＿ｉｎは図４のＢ点（すなわち、反ビット線ＢＬ＿）へと出力される。

図７は、ＳＲＡＭ内を流れる各信号のタイミング・チャートである。図７の（ａ）はクロックＣＫであり、（ｂ）はクロックＣＫがＤ−ＦＦ（ＤｅｌａｙｅｄＦｌｉｐ−Ｆｌｏｐ）２４で１／２分周されて生成されたテスト用の入力信号ｔｅｓｔ＿ｉｎである。テスト用の入力信号ｔｅｓｔ＿ｉｎはスイッチ回路２５を通り、ビット線ＢＬまたは反ビット線ＢＬ＿へと出力される。

テスト用の入力信号ｔｅｓｔ＿ｉｎがＭＯＳＦＥＴ２０を介してビット線ＢＬへ出力された（ＳがＬｏｗ）場合、図５のデコーダ３４２の出力でＨｉｇｈとなっているワード線Ｗと接続されたメモリコアにテスト用の入力信号ｔｅｓｔ＿ｉｎは出力される。

図５のカウンタ３４１の出力が０〜１（Ｑ１〜Ｑｍ−１は全てＬｏｗ）の場合、ワード線Ｗ０がＨｉｇｈ、すなわち図４のＭＯＳＦＥＴ１２およびＭＯＳＦＥＴ１３がＯＮとなり、Ｑｍ（Ｓ）はＬｏｗであるのでテスト用の入力信号ｔｅｓｔ＿ｉｎは図４のＡ点へ出力され、ＮＯＴ回路１０でテスト用の入力信号ｔｅｓｔ＿ｉｎの論理が反転して反ビット線ＢＬ＿へと透過的に出力される。反ビット線ＢＬ＿への出力信号は図７の（ｃ）に示すテスト用の出力信号ｔｅｓｔ＿ｏｕｔとなる。ここでは、ビット線ＢＬが書き込み用として、反ビット線ＢＬ＿が読み出し用として使用される。

テスト用の入力信号ｔｅｓｔ＿ｉｎ（この時は図４のＡ点）およびテスト用の出力信号ｔｅｓｔ＿ｏｕｔ（この時は図４のＢ点）は図４のＥＯＲ（ＥｘｃｌｕｓｉｖｅＯＲ、排他的論理和演算）２２の二つの入力端子へそれぞれ入力される。ＥＯＲ２２の出力は図７の（ｄ）となる。ＥＯＲ２２の出力をＤ−ＦＦ２３で反転クロックＣＫ＿の立ち上がり（すなわち、クロックＣＫの立下り）で検出すると、Ｄ−ＦＦ２３の出力ＴＯは図７の（ｅ）に示したように、Ｈｉｇｈとなる。

メモリコアに不良があり、テスト用の出力信号ｔｅｓｔ＿ｏｕｔがテスト用の入力信号ｔｅｓｔ＿ｉｎの論理を反転させた信号となっていなければ、Ｄ−ＦＦ２３の出力ＴＯがＬｏｗとなるため、不具合を検出できる。カウンタ３４１の出力が４〜５の場合にはワード線Ｗ１がＨｉｇｈとなり、次のメモリコアの不良を検出できる。以後カウンタ３４１のカウントアップに従い試験が行われる。

図７に示したように、クロックＣＫの１サイクル目でワード線Ｗ０のメモリコアへビット線ＢＬからテスト用の入力信号ｔｅｓｔ＿ｉｎとしてＨｉｇｈを書き込む動作の試験となり、２サイクル目でワード線Ｗ０のメモリコアへテスト用の入力信号ｔｅｓｔ＿ｉｎとしてＬｏｗを書き込む動作の試験となる。クロックＣＫの３，４サイクル目でワード線Ｗ１の試験を行い、以後、全てのワード線Ｗに対して各々クロックＣＫの２サイクルで試験を行う。

全てのワード線Ｗへの試験が終了すると、図５のカウンタ３４１の最上位ビットＱｍがＨｉｇｈとなり、以後、テスト用の入力信号ｔｅｓｔ＿ｉｎは図4のＢ点から反ビット線ＢＬ＿へと出力される。テスト用の出力信号ｔｅｓｔ＿ｏｕｔは図4のＡ点となる。上述したビット線ＢＬから入力する試験と同様に、各ワード線Ｗに対してクロックＣＫの２サイクルで試験を行う。

以上、１列分のメモリコアに関して試験方法を説明した。同様にして、他の列のメモリコアもテストすることができる。
図８に、メモリコア集積部１及びテスト回路２の全体の回路図を概略的に示す。メモリコア集積部１は、複数列のメモリコアを含む。

図５に示したテスト回路２のＤ−ＦＦ２４で生成された共通のテスト用の入力信号ｔｅｓｔ＿ｉｎが、複数のメモリコアの列に並列的に供給される。テスト用の入力信号ｔｅｓｔ＿ｉｎの入力先を、ビット線ＢＬと反ビット線ＢＬ＿との間で切り替えるスイッチ回路（図５に示すスイッチ回路２５）、及び、試験結果を検出するための回路（図４に示すＥＯＲ２２、Ｄ−ＦＦ２３）が、メモリコアの列毎に備えられている。

また、ＴＥＳＴ信号によりテスト回路２とメモリコア集積部１とを接続するスイッチ（図４に示したＭＯＳＦＥＴ２０及び２１）も、メモリコアの列毎に備えられている。なお、ＴＥＳＴ信号により、列選択部３５とメモリコア集積部１との接続を切断するスイッチ回路が、列選択部３５内に含まれる。

また、ＴＥＳＴ信号により、ワード線Ｗの接続先を行デコーダ３４とテスト回路２のデコーダ３４２との間で切り替えるスイッチ８００が、メモリコア集積部１に備えられている。このスイッチ８００は、ＴＥＳＴ信号がＬｏｗの場合はワード線Ｗと行デコーダ３４を接続し、ＴＥＳＴ信号がＨｉｇｈの場合はワード線Ｗとテスト回路２のデコーダ３４２を接続する。

また、メモリコアの各列のテスト結果出力ＴＯが、ＡＮＤ回路１００に供給される。ＡＮＤ回路１００は、全列のテスト結果出力ＴＯの論理積をとって、メモリコア全列に対するテスト結果出力ＴＯＴを生成する。テスト結果出力ＴＯＴが常にＨｉｇｈであれば、ＳＲＡＭが正常であると判定され、テスト結果出力ＴＯＴが一度でもＬｏｗになることがあれば、ＳＲＡＭが不良であると判定される。

本実施形態では、列選択部３５等の周辺回路を動作させることなく、すべてのメモリコアに対してＨｉｇｈおよびＬｏｗの双方のデータを書き込み、読み出す試験を行っている。また、試験時に使用するテスト信号はクロックＣＫから自動的に生成されるため、試験者がテスト信号を準備する必要がない。さらにまた、１つのメモリコアに対して１つのデータを書き込み読み出す操作がそれぞれ１クロックで終了するため、短時間で試験を完了することができる。

以上、本発明の実施形態を詳述してきたが、具体的な構成は本実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。例えば、試験時におけるワード線の選択を図５のデコーダ３４２を用いて行わず、図１のアドレス信号バス３０から入力しても良い。また、メモリコアの全列についてまとめられた試験結果を出力するためのＡＮＤ回路１００を省き、各列の試験結果を別々に出力してもよい。

本発明は、ＳＲＡＭ等の半導体メモリに用いて好適である。

本発明の実施形態にかかるＳＲＡＭの構成を示したブロック図である。１ビットのメモリコアの構成を示したブロック図である。１ビットのメモリコアを簡略化して示したブロック図である。図１のメモリコア集積部１及びテスト回路２の構成を示した構成図である。図４のビット線ＢＬおよび反ビット線ＢＬ＿への出力信号生成回路を示した回路図である。図５のスイッチ回路２５の回路構成を示した回路図である。ＳＲＡＭ内を流れる各信号のタイミング・チャートである。メモリコア集積部１及びテスト回路２の全体の回路図である。

符号の説明

１…メモリコア集積部、２…テスト回路、２２…ＥＯＲ、２３・２４…Ｄ−ＦＦ、２５…スイッチ回路、３３…列デコーダ、３４…行デコーダ（行アドレス指定手段）、３５…列選択部、１００…ＡＮＤ回路、３４１…カウンタ、３４２…デコーダ、８００…スイッチ

Claims

複数のメモリコアと、
前記メモリコアの行アドレスを指定する複数のワード線と、
前記行アドレスを指定して前記ワード線を選択する行アドレス指定手段と、
前記メモリコアに書き込むデータが加えられると共に、前記メモリコアのデータが読み出される二重ビット線と、
を具備する半導体メモリにおいて、
前記行アドレス指定手段で前記ワード線を指定し、前記二重ビット線の一方に、第1の論理レベルを加え、前記二重ビット線の他方のデータが前記第1の論理レベルに対応するデータであるか否かを判定する判定手順を行い、次いで、前記二重ビット線の一方に、第2の論理レベルのデータを加え、前記二重ビット線の他方のデータが前記第2の論理レベルに対応するデータであるか否かを判定する判定手順を行い、上記動作を全ワード線について実行するテスト回路を設けたことを特徴とする半導体メモリ。
複数のメモリコアと、
前記メモリコアの行アドレスを指定する複数のワード線と、
前記行アドレスを指定して前記ワード線を選択する行アドレス指定手段と、
前記メモリコアに書き込むデータが加えられると共に、前記メモリコアのデータが読み出される二重ビット線と、
を具備する半導体メモリにおいて、
前記ワード線を指定するワード線指定回路を有し、前記ワード線指定回路で前記ワード線を指定し、前記二重ビット線の一方に、第1の論理レベルを加え、前記二重ビット線の他方のデータが前記第1の論理レベルに対応するデータであるか否かを判定する判定手順を行い、次いで、前記二重ビット線の一方に、第2の論理レベルのデータを加え、前記二重ビット線の他方のデータが前記第2の論理レベルに対応するデータであるか否かを判定する判定手順を行い、上記動作を全ワード線について実行するテスト回路を設けたことを特徴とする半導体メモリ。
前記テスト回路の判定手順は、前記二重ビット線の双方のデータに排他的論理和演算を行い、前記排他的論理和演算の演算結果に基づいて判定を行うことを特徴とする請求項1又は請求項2に記載の半導体メモリ。